JPS5850769A - semiconductor storage device - Google Patents

semiconductor storage device

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Publication number
JPS5850769A
JPS5850769A JP56147896A JP14789681A JPS5850769A JP S5850769 A JPS5850769 A JP S5850769A JP 56147896 A JP56147896 A JP 56147896A JP 14789681 A JP14789681 A JP 14789681A JP S5850769 A JPS5850769 A JP S5850769A
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JP
Japan
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pair
transistors
current
rom
ram
Prior art date
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Pending
Application number
JP56147896A
Other languages
Japanese (ja)
Inventor
Isao Shimizu
勲 志水
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP56147896A priority Critical patent/JPS5850769A/en
Publication of JPS5850769A publication Critical patent/JPS5850769A/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/65—Integrated injection logic

Landscapes

  • Static Random-Access Memory (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明はI ’ L (Integrated Inj
ectim Iogic )を用いた半導体記憶装置に
関する。“ 半導体メモリとして電気的読み出しのみできるa Q 
E (Read Qn ly Memory )と電気
的書ぎ換えができるR A M (Random Ac
cess Memo ry ) トがあり、これらは高
速化、低電力消費化、集積化等の機能の追求に帰因して
、その構造及び製造プロセスが年々複雑化している。こ
れらメモリの多くがMO8mであり、この場合MO8半
導体チップ内tcROM及びRAMを構成し、マイクロ
コンピュータのごとき多機能チップを作ることが比較的
容易である。一方、高出力で使用できるバイポーラ型で
メモリーを構成する場合、同じように多機能を追求しよ
うとすれば、チタプサイズを節約するためKti13L
を用いることが当然考えられる。
DETAILED DESCRIPTION OF THE INVENTION The present invention is based on I'L (Integrated Inj
ectim Iogic). “A semiconductor memory that can only be read electrically Q
E (Read Qnly Memory) and RAM (Random Ac) which can be electrically rewritten.
Due to the pursuit of functions such as higher speed, lower power consumption, and greater integration, their structures and manufacturing processes are becoming more complex year by year. Most of these memories are MO8m, and in this case, it is relatively easy to construct a tcROM and RAM in an MO8 semiconductor chip and create a multifunctional chip such as a microcomputer. On the other hand, when configuring memory with a bipolar type that can be used at high output, if you are trying to pursue multiple functions in the same way, it is necessary to use Kti13L to save the chip size.
It is natural to consider using .

ItLを用いたR、AMKつぃてはRK知られているが
、IILでRQMを構成しようとすると構造的にもプロ
セス的にも櫛めて複雑なものとなり。
R and AMK systems using ItL are known as RK, but if you try to configure RQM with IIL, it will become complicated both in terms of structure and process.

一般の+) ニアIC上に簡単に作ることができず、そ
のようなROMが1!現したとい5報告はない。
General +) It cannot be easily created on a near IC, and such a ROM is 1! There are no reports of this occurring.

したがって従来においては、バイポー多形メモリではR
AMとROMとを同一システムに入れることはなく、周
辺回路も別なチップに形成するととでメモリ装置の複雑
化、大型化がさけられなかった。
Therefore, conventionally, in bipolar polymorphic memory, R
AM and ROM are not included in the same system, and peripheral circuits are also formed on separate chips, making the memory device more complex and larger.

本発明iま上記した点を、解決するためにな9号外たも
のであり5その目的とするところは、IILによ′すR
OM用のメモリ゛セルを得ることであり、又。
The present invention is to solve the above-mentioned problem, and its purpose is to solve the above-mentioned problem.
The purpose is to obtain memory cells for OM, and also.

同一チップ内の周辺回路、夕動作するILLからなるF
LAMおよびR,OMを構成することである。
F consisting of peripheral circuits and ILL operating in the same chip
Configuring LAM and R,OM.

以下、本発明を実施例にそって詳述する。Hereinafter, the present invention will be explained in detail with reference to Examples.

第1a図および第−ib図は本発#4によるI”Lを用
いたROMの一セルの平面図及び断面図を示すものであ
る。同図において、lはp−118i基板(サブストレ
ート)、2はN+m埋込層、3はN型エピタキシャル層
、4はpHインンエクタ。
Figures 1a and -ib show a plan view and a cross-sectional view of one cell of a ROM using I"L according to the present invention. In the figure, l is a p-118i substrate (substrate). , 2 is an N+m buried layer, 3 is an N-type epitaxial layer, and 4 is a pH injector.

5はNPNインバース(逆)トランジス−Q、。5 is an NPN inverse transistor-Q.

Q、のpmベース、6は同じくN+盤コレクタ。Q, pm base, 6 is also an N+ collector.

7はNWi工〈ツタカラーリングである。QA=Qlは
インジェクタを挾んで対のI”Lを構成し、第2図のよ
うにフリラグフロッグに結線する。QAとQBのβi(
逆NPN)ランジスタ動作時のh )に差を有し1例え
ばQ、のβiは、Q、のIC βiより大きくなるように、Qlのベース領域5は、Q
Aのそれよりも深(形成されている。
7 is NWi engineering (ivy coloring). QA=Ql sandwiches the injector to form a pair of I''L, and connects it to the free lug frog as shown in Figure 2. βi (of QA and QB)
For example, the base region 5 of Ql has a difference in h during transistor operation (inverse NPN), so that βi of Q, is larger than IC βi of Q,
Deeper (formed) than that of A.

5上記の対のItLからなるセルCE、lは第3図に示
すようにその共通インジェクタ端子PIをワー”ド線W
Lに接続し、エミッタE8およびEbヲ共iに、端子P
、に接続し、これを基準電位に接−続スル。さらにセル
トランジスタQ4.Q、  のコ□ レクタctlec
tl)をビット線BL1 、BL、にそれぞれ接続する
ことによって、ftQMを構成する。
5 The cell CE,l consisting of the above pair of ItL connects its common injector terminal PI to the word line W as shown in FIG.
Connect to terminal P to both emitters E8 and Ebwo.
, and connect this to the reference potential. Furthermore, cell transistor Q4. Q.
tl) to bit lines BL1 and BL, respectively, to configure ftQM.

次に動作を第3図を参照して説明すれば、例えば、セル
CEIを読み出し度い時、Xデコーダ■でワード線WL
、(インジェクタCPt点))の電位を上昇させ、一方
、YデコーダDYによって、ビットラインBL1 、B
L、をセンスアンプ8Aに結合させるようにする。WL
、を高電位にすることによってQAとQl にベース電
流が流れ、それにβ1倍されたコレクタ電流ICA s
 ”am  によって、そのベース電流の吸い込み状態
が決定される。これを第2のコレクタCAB e c、
、を通してピッ)線BL1 、BL!の電流をセンスア
ンプ8人によってセンスするが、βi (QA))βi
(Q、)であるため、Q、、がQ、のベース電流を吸い
込む”状態となりβ1の小さいQlはカットオフされ(
第4図参照)、一方の電流制限器、IR,には、電流I
cA−比例した電流が、また電流制限器I R。
Next, the operation will be explained with reference to FIG. 3. For example, when the cell CEI is read out, the word line WL is
, (injector CPt point)), and on the other hand, the bit lines BL1 and B are raised by the Y decoder DY.
L, is coupled to the sense amplifier 8A. WL
By setting , to a high potential, a base current flows through QA and Ql, and a collector current ICAs multiplied by β1
"am" determines the sinking state of its base current.This is determined by the second collector CABec,
, through the lines BL1, BL! The current is sensed by eight sense amplifiers, and βi (QA)) βi
Since (Q, ), Q, , is in a state of ``sucking the base current of Q,'' and Ql with small β1 is cut off (
(see Figure 4), one current limiter, IR, has a current I
cA-proportional current, also current limiter IR.

には電流lclに比例した電流が流れ、この電流の差を
センスアンプ8Aによって検出り ビットラインBL、
(又はnL、)が論理”0”か、”1.”かを判定する
・  =  、 このように対のI”、L QA * QBのβゑに差を
設けることによってROMの基本セルを、構成できるが
、βiに差を設ける手段として下記や方法がある。  
        − (1)上述の真施例のように、対のIILのうち。
A current proportional to the current lcl flows through the bit line BL, and the difference in this current is detected by the sense amplifier 8A.
Determine whether (or nL,) is logic "0" or "1." = , In this way, by creating a difference in the β of the pair I", L QA * QB, the basic cell of the ROM is configured. However, there are the following methods and methods for creating a difference in βi.
- (1) Of the IIL of the pair, as in the true example above.

一方のインバーストランジスタに不純物イオン打込みに
よりベース深さを変える。第6aalK示すように1例
えばPfiベース拡散のためのB(ボロン)イオン打込
みを一方は2度、他方は1度行なう。
The base depth is changed by implanting impurity ions into one of the inverse transistors. As shown in the 6th aalK, B (boron) ion implantation for Pfi base diffusion is performed twice on one side and once on the other side.

(2)一方のN+型カラーリングの深さを他方より深く
する。すなわちエミッタ拡散のためのP (ICン)デ
ポジシ曹ンの他にイオン打込みを行なう、。
(2) Make one N+ type collaring deeper than the other. That is, in addition to P (IC) deposition for emitter diffusion, ion implantation is performed.

+3)  一方のインバーストランジスタのコレクタサ
イズを他方と、異ならせる。
+3) Make the collector size of one inverse transistor different from the other.

(4)一方のインバーストランジスタが形成されるべき
Nfiエピタキシャル層の一部Fcp(リン)イオンを
打込む。
(4) Fcp (phosphorous) ions are implanted into a portion of the Nfi epitaxial layer where one inverse transistor is to be formed.

(5)  一方のインバーストランジスタが形成される
N+[雛込層の一部にP C17ン)を、!ポジット又
はイオン打込みしてエピタキシャル、層への「わき上り
現象」を利用する(第6b図参照)。
(5) N+ where one inverse transistor is formed [PC17n in a part of the injection layer]! The "rising phenomenon" in the epitaxial layer is utilized by positive or ion implantation (see Figure 6b).

、(6)ラテラルPNp、)ランジスタのベース幅、ス
なわち、インジェクタとインバースNPNトラyジ、ス
タのベースとの間の@(JI6C図の’ssd*)を変
える。各はPNP )ランク、スタの、ベースKP(リ
ン)をイオン打込みする。すなゎシ、インジェクシ嘗ン
効率を弯える(第6c図参照)。
, (6) Lateral PNp,) Change the base width of the transistor, that is, the width between the injector and the base of the inverse NPN transistor ('ssd* in the JI6C diagram). Each PNP) rank, star, and base KP (phosphorus) are ion implanted. In other words, the injection efficiency is increased (see Figure 6c).

以上実施例で述べた本発明−5よ些ばI”Lにより、高
集積化されたROMメモリ七ルセル現できる。
A highly integrated ROM memory with seven cells can be realized by I''L, which is more or less than the present invention-5 described in the embodiments above.

本発明は上述のようKItLでEtOMを簡単に構成で
きるから1周辺回路がRAMと同等でよいため、同一チ
ップのメモリ領域内にRAM、ROMを同時に構成する
ことができる。第5図に示すように、チップ8上におい
て、I”Lからなるメモリセル群のうち、βi[差を有
する対のILLを基本セルとする領域9でROMを構成
し、IiK差を有しない対のIILを基本セルとする領
域1−0でRAMを構成する。周辺回路である1ンスア
ングti、xデコーダ12.Xデコーダ13は。
In the present invention, since the EtOM can be easily configured with KItL as described above, one peripheral circuit may be equivalent to a RAM, and thus a RAM and a ROM can be configured simultaneously in the memory area of the same chip. As shown in FIG. 5, on a chip 8, among a group of memory cells consisting of I"L, a ROM is constructed in a region 9 in which the basic cells are ILL of a pair with βi[difference, and there is no IiK difference. A RAM is constituted by an area 1-0 having a pair of IILs as basic cells.Peripheral circuits include an x-decoder 12, an x-decoder 12, and an x-decoder 13.

RAMと同じようにβiに差を有し一般のI”L及びノ
ーマルトランジスタで構晟すればよい。
Like the RAM, it has a difference in βi and can be constructed using general I''L and normal transistors.

本発明によれば、今までIILでメモリを構成した場合
KfLAM、fLOMを同一システムに入れなかったの
を同一クステムに入れることで周辺回路を同一のもので
共用でき、例えばI”LマイクロコンピュータにRAM
、ROMを共存させてチップサイズを節減することが可
能となった。。
According to the present invention, KfLAM and fLOM were not included in the same system when the memory was configured with IIL, but by putting them in the same system, the peripheral circuits can be shared by the same system, for example, in the I"L microcomputer. RAM
It has become possible to reduce the chip size by allowing ROM to coexist. .

【図面の簡単な説明】[Brief explanation of the drawing]

第1a図は本発明による対のIILを使用したROMの
基本セルを示す平面図、第1b図は第13図におけるA
−A視断面図、第2図は第1a図に対応するROMのセ
ルの回路図、第3図はROMのシステム図を示し、その
一部の拡大図が第2図に対応する。第4図は対のインバ
ーストランジスタの出力特性図、第5図は周辺回路を含
めたIcメモリ装置の略式レイアウト図、第6a図〜第
6C図は対のI”Lにβiの差を設ける方法を説明する
ためのI”L断面図である。 l・・・P−型基板、2・・・N”mMi込層、3・・
・N−型エピタキシャル層、4・・:Pffiインジェ
クタ、5・・・Ptl1ペース、6・・・N+型コレク
タ、7・・・N+ m工ばツタカラーリング、8・・・
チップ、9・・・ft0M領域、10・・・RAM領域
、ll・・・センスアンプ。 12・・・Xデコーダ、13・・・Xデコーダ。 第1α図 第1b図 第  4 図 第  5  図 メl /3 第6山図 第6b図 第6C図
FIG. 1a is a plan view showing a basic cell of a ROM using a pair of IILs according to the present invention, and FIG.
-A sectional view, FIG. 2 is a circuit diagram of a ROM cell corresponding to FIG. 1a, and FIG. 3 is a ROM system diagram, and an enlarged view of a part thereof corresponds to FIG. 2. Fig. 4 is an output characteristic diagram of a pair of inverse transistors, Fig. 5 is a schematic layout diagram of an Ic memory device including peripheral circuits, and Figs. 6a to 6C are a method of creating a difference of βi in I''L of a pair. FIG. l...P-type substrate, 2...N''mMi layer, 3...
・N- type epitaxial layer, 4...: Pffi injector, 5... Ptl1 pace, 6... N+ type collector, 7... N+ m-type ivy coloring, 8...
Chip, 9...ft0M area, 10...RAM area, ll...Sense amplifier. 12...X decoder, 13...X decoder. Fig. 1α Fig. 1b Fig. 4 Fig. 5 Fig. 1 /3 Fig. 6 Fig. 6b Fig. 6C

Claims (1)

【特許請求の範囲】[Claims] 1、一つの半導体基板上に形成された一対の逆トランジ
スタを7リツプフロツプ構゛成とし、l#一対の逆トラ
ンジスタの電流増幅率(/i)の差を利用して情報を書
きこむようにしたことを特徴とす2、一つの半導体基板
上に一対の逆トランジスタの電流層@率が互いに異なる
か、もしくはそれらに対す□るインジェクシ曹ン効率が
互いに異なる一対のI2L構造群を形成する一方、逆ト
ランジスタの電気的特性が互いに同一な”他のIt’L
構造群を形成し、前記一対のILL構造群によってRO
Mを構成するとともに、前記他のILL構造群によって
RAMを構成した半導体記憶装置・
1. A pair of reverse transistors formed on a single semiconductor substrate is configured into a 7-lip-flop configuration, and information is written using the difference in current amplification factor (/i) of the pair of reverse transistors. 2.On one semiconductor substrate, a pair of I2L structure groups are formed, in which the current layer ratios of a pair of reverse transistors are different from each other, or the injector efficiencies for them are different from each other. "Other It'L" whose transistors have the same electrical characteristics
A structure group is formed, and RO is formed by the pair of ILL structure groups.
A semiconductor memory device which constitutes M and also constitutes a RAM by the other ILL structure group.
JP56147896A 1981-09-21 1981-09-21 semiconductor storage device Pending JPS5850769A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104468A (en) * 1986-10-22 1988-05-09 Hitachi Ltd Semiconductor integrated circuit device

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Publication number Priority date Publication date Assignee Title
JPS52137277A (en) * 1976-05-12 1977-11-16 Hitachi Ltd Semiconductor memory cell
JPS5351984A (en) * 1976-10-21 1978-05-11 Toshiba Corp Semiconductor device
JPS5533007A (en) * 1978-08-29 1980-03-08 Toshiba Corp Semiconductor intergated circuit

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