JPS585030A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS585030A JPS585030A JP10288481A JP10288481A JPS585030A JP S585030 A JPS585030 A JP S585030A JP 10288481 A JP10288481 A JP 10288481A JP 10288481 A JP10288481 A JP 10288481A JP S585030 A JPS585030 A JP S585030A
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- JP
- Japan
- Prior art keywords
- transistor
- couple
- output
- outputs
- complementary outputs
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路、特に相補論理出力を得るようにした
論１１ａ路に関するΦ論理回路形成として、！？Ｌ （
〒ｒａｍｓＩｓｔ＠ｒ−〒ｒａｍｓｉｓｔ＊ｒ Ｌ＠ｇ
ｉ・）ヤＩＣＬ（鳶ｍ１ｔｉ＠ｒ−Ｃｏｕｐｌｅｄ Ｌ
＠ｇｉ・）が知られている。
論１１ａ路に関するΦ論理回路形成として、！？Ｌ （
〒ｒａｍｓＩｓｔ＠ｒ−〒ｒａｍｓｉｓｔ＊ｒ Ｌ＠ｇ
ｉ・）ヤＩＣＬ（鳶ｍ１ｔｉ＠ｒ−Ｃｏｕｐｌｅｄ Ｌ
＠ｇｉ・）が知られている。
ｉ！Ｌは基本的に単一〇出力會得るものであり、従りて
相補出力を得ａｌまためには出力に更にインバータＲｔ
接続しなければならず、このためインバー１段で生じる
時間遅延によル相補出力間のスキ１−が大きくなるとい
う欠点がある。
相補出力を得ａｌまためには出力に更にインバータＲｔ
接続しなければならず、このためインバー１段で生じる
時間遅延によル相補出力間のスキ１−が大きくなるとい
う欠点がある。
従来のΣＣＬでは、入力段が工電ツタ結合されたＮＰＮ
）うｙゾスタで構成され、相補出力を得る場合には工（
、夕結合ＮＰＮ ）ツンゾスタのコレクタ出力が１対の
Ｍ頃トツンゾス！で構成された工５、！フォｐアを介し
て取り出されている・この１ｅＣＬで祉工さ、夕結合ト
ランジスタのコレクタ出力を１対の工電、クフォロアを
介して取り出しているため、相補出力間のスキ、−が小
さいものの高速安定動作のためにはかなりのΔワーを加
えなければならず、また論理“１′出力と論理″″０”
出力のレイル差がかなり小さいという欠点がある。
）うｙゾスタで構成され、相補出力を得る場合には工（
、夕結合ＮＰＮ ）ツンゾスタのコレクタ出力が１対の
Ｍ頃トツンゾス！で構成された工５、！フォｐアを介し
て取り出されている・この１ｅＣＬで祉工さ、夕結合ト
ランジスタのコレクタ出力を１対の工電、クフォロアを
介して取り出しているため、相補出力間のスキ、−が小
さいものの高速安定動作のためにはかなりのΔワーを加
えなければならず、また論理“１′出力と論理″″０”
出力のレイル差がかなり小さいという欠点がある。
本発明はかかる点に鑑みてなされたｔのであ砂、出力論
理″″ｌ”レベルと出力論理＠ Ｑ ｊｌ ｖ ４ルと
の間の差を大きく取ることができ、且つ低電力消費の相
補出力を得るためＯ論理回路を提供することを目的とす
るものである。
理″″ｌ”レベルと出力論理＠ Ｑ ｊｌ ｖ ４ルと
の間の差を大きく取ることができ、且つ低電力消費の相
補出力を得るためＯ論理回路を提供することを目的とす
るものである。
本発明によれば、入力段がエンνり結合されたＰＮＰ
）ランゾスタで構成され、これ等ＰＮＰ ）ツンゾスタ
のコレクタがそれぞれＮＰＮ ）ランゾスタで構成され
た１対のイン／？−タ段に結合される。
）ランゾスタで構成され、これ等ＰＮＰ ）ツンゾスタ
のコレクタがそれぞれＮＰＮ ）ランゾスタで構成され
た１対のイン／？−タ段に結合される。
以下、１１面を参照して本発明の論理回路を説明する。
入力段を構成する１対のＰＮＰ ）ランゾスタＱｔ及び
Ｑｓは工建ツタが共通接続されるとともに抵抗Ｒ１を介
して正電源＋ｖ１！＠に接続され、そしてコレクタがそ
れぞれ抵抗ＵＳ及びＲ３を介して接地されている。
Ｑｓは工建ツタが共通接続されるとともに抵抗Ｒ１を介
して正電源＋ｖ１！＠に接続され、そしてコレクタがそ
れぞれ抵抗ＵＳ及びＲ３を介して接地されている。
トランジス！Ｑ１のペースはダイオード、本実施例Ｋｓ
Ｐいてはシ、、トキーダイオードＤ１乃至Ｄ×を介して
論理入カムｌ乃至ムｎを受けるよう接続され、一方トラ
ンジスタＱｍのペースは基準電圧Ｖｒｅｆが供給される
。
Ｐいてはシ、、トキーダイオードＤ１乃至Ｄ×を介して
論理入カムｌ乃至ムｎを受けるよう接続され、一方トラ
ンジスタＱｍのペースは基準電圧Ｖｒｅｆが供給される
。
本実施例では、基準電圧Ｖｌ社はトランジスタＱ■のペ
ースと接地間に直列に接続されたダイオードＤ１及びＤ
ｂによりて与えられている。ダイオードの個数は必要に
応じて選択できる。
ースと接地間に直列に接続されたダイオードＤ１及びＤ
ｂによりて与えられている。ダイオードの個数は必要に
応じて選択できる。
トランジスタＱＩＯコレクタはインバータ出力段を構成
するＮＰＮ ） ｊンゾスタ、本実施例においてはショ
ットキートランジスタＱ４のペースに接続され、このＦ
ランゾスタＱ４のコレクタは負荷抵抗ＲＬｌｔ−介して
正電源＋ｖｅｘに接続され、エイ、りは接地されている
。
するＮＰＮ ） ｊンゾスタ、本実施例においてはショ
ットキートランジスタＱ４のペースに接続され、このＦ
ランゾスタＱ４のコレクタは負荷抵抗ＲＬｌｔ−介して
正電源＋ｖｅｘに接続され、エイ、りは接地されている
。
一方、トランジスタＱｓのコレクタは他のインバータ出
力段を構成するＮＰＮ ）ランゾスタであり、Ｑ４の場
合と同様にシ、、トキートランジスタＱｓＣ）−＜−ス
に接続され、このトランジスタＱｓのコレクタは負荷抵
抗ＲＬ、を介して正電源＋Ｖ＠ｅに接続され、エミ、り
は接地される。
力段を構成するＮＰＮ ）ランゾスタであり、Ｑ４の場
合と同様にシ、、トキートランジスタＱｓＣ）−＜−ス
に接続され、このトランジスタＱｓのコレクタは負荷抵
抗ＲＬ、を介して正電源＋Ｖ＠ｅに接続され、エミ、り
は接地される。
トランジスタＱ４及びＱｓのコレクタから相補出力Ａ・
及びｉ・が１１Ｒ１Ｄ出される。
及びｉ・が１１Ｒ１Ｄ出される。
上述し九回路の動作を説明する。
論理人カムｌ乃至Ａ１のうち、例えばム１がトランジス
タＱｍのペースに加えられる基準電圧Ｖｒｄに依存する
回路のし１１い値Ｖｔｈより低くなるとトランジスタＱ
１が導通し、一方トッンゾスタＱｍはカットオフ状態に
なる。トランジスタＱ１が導通することにより、抵抗Ｒ
，に電圧降下が生じ、この九めトランジスタｑ４がオン
状態となり、Ｑ４のコレクタ出力Ａ・はＱ４の飽和時の
プレクターエｔツタ間電圧Ｖｃ＋５（ｓ）ｔで低下すゐ
。
タＱｍのペースに加えられる基準電圧Ｖｒｄに依存する
回路のし１１い値Ｖｔｈより低くなるとトランジスタＱ
１が導通し、一方トッンゾスタＱｍはカットオフ状態に
なる。トランジスタＱ１が導通することにより、抵抗Ｒ
，に電圧降下が生じ、この九めトランジスタｑ４がオン
状態となり、Ｑ４のコレクタ出力Ａ・はＱ４の飽和時の
プレクターエｔツタ間電圧Ｖｃ＋５（ｓ）ｔで低下すゐ
。
一方、トランジスタＱｓは力、トオフしている九めｑ■
のプレフタ電圧は零（ＧＮＤレベル）であり、ト・′ラ
ンジスタＱｓはオフ状態にある。従って、トランジスタ
Ｑｓ ｏｓレクタ出力Ｘ・は＋ｖ＠ｃのレベルにある。
のプレフタ電圧は零（ＧＮＤレベル）であり、ト・′ラ
ンジスタＱｓはオフ状態にある。従って、トランジスタ
Ｑｓ ｏｓレクタ出力Ｘ・は＋ｖ＠ｃのレベルにある。
論理入カム１乃至ＡＩが全てしきい値Ｖｔｈよりも高け
れば、トランジスタＱ１はカッシオフし、一方トランｙ
不りＱｌが導通する。この場合にはトランジスタＱｓが
オンし、トランジスタＱ４がオフするため、出カム・は
＋ｖルベルに１出力Ａ ｅ ｈ Ｖｃ＋５（ｓ）レベル
になる。
れば、トランジスタＱ１はカッシオフし、一方トランｙ
不りＱｌが導通する。この場合にはトランジスタＱｓが
オンし、トランジスタＱ４がオフするため、出カム・は
＋ｖルベルに１出力Ａ ｅ ｈ Ｖｃ＋５（ｓ）レベル
になる。
本発明の論ｍ回路では、エミ、り結合されたＰ！ＩＰ
）ランジスタＱｔ及びＱｓのコレクタ出力がＮＰＮシツ
ンゾスタＱｓ及びＱ４によシ構成されたインバータ出力
段に結合されているので、抵抗Ｒ，及びＲｓＫ）ツンゾ
スタＱ４及びＱｓをオンさせるだけのバイアス電圧が生
じれば良い、従って、回路定数を大１くすることができ
るので低電力消費化が実現できる。ｔた高出力レベルと
低山（５） 力レベルとの差も大きくすることができる。更に一般に
ＮＰＮ）ヲンゾスタよりも動作が遅いとされているＰＮ
Ｐ ）ランゾスタを電流切換形の入力段に使用しており
、またインイータトランジスタとしてショットキートラ
ンジスタの使用も可能であるので高速動作が期待できる
。
）ランジスタＱｔ及びＱｓのコレクタ出力がＮＰＮシツ
ンゾスタＱｓ及びＱ４によシ構成されたインバータ出力
段に結合されているので、抵抗Ｒ，及びＲｓＫ）ツンゾ
スタＱ４及びＱｓをオンさせるだけのバイアス電圧が生
じれば良い、従って、回路定数を大１くすることができ
るので低電力消費化が実現できる。ｔた高出力レベルと
低山（５） 力レベルとの差も大きくすることができる。更に一般に
ＮＰＮ）ヲンゾスタよりも動作が遅いとされているＰＮ
Ｐ ）ランゾスタを電流切換形の入力段に使用しており
、またインイータトランジスタとしてショットキートラ
ンジスタの使用も可能であるので高速動作が期待できる
。
回路のしきい値Ｖｔｈはｖｒｄ を与えるダイオードの
個数を選ぶことにより任意に設定できる０図示した実施
例の場合、しきい値Ｖｔｋは次の式で与えられる。
個数を選ぶことにより任意に設定できる０図示した実施
例の場合、しきい値Ｖｔｋは次の式で与えられる。
Ｖ ｔｈ ■Ｖ ｈａ （Ｑ ＊ ） ＋ ｖｙ （Ｄ
ａ ）＋ ＶＦ （Ｄｂ ） −ｖｂ＠ （Ｑｌ ）
＝Ｖν（Ｄｌ） ＃２ ｖＦ （Ｄ ） ｖｙ （ＤＩ ）但し、Ｖｌ
）＠（Ｑｌ）はトランジスタＱｓのペース・ニオツタ間
電圧、Ｖｌ（Ｄ、）及びＶＦ （ＤＩ ）はダイオード
Ｄａ ｍ Ｄｂの順方向降下電圧、ｖｂ・（Ｑ、）はト
ッンゾス！Ｑ直のペース・エイツタ間電圧及びｖｒ （
ＤＩ ）はショットキーダイオードＤＩの順方向降下電
圧である。
ａ ）＋ ＶＦ （Ｄｂ ） −ｖｂ＠ （Ｑｌ ）
＝Ｖν（Ｄｌ） ＃２ ｖＦ （Ｄ ） ｖｙ （ＤＩ ）但し、Ｖｌ
）＠（Ｑｌ）はトランジスタＱｓのペース・ニオツタ間
電圧、Ｖｌ（Ｄ、）及びＶＦ （ＤＩ ）はダイオード
Ｄａ ｍ Ｄｂの順方向降下電圧、ｖｂ・（Ｑ、）はト
ッンゾス！Ｑ直のペース・エイツタ間電圧及びｖｒ （
ＤＩ ）はショットキーダイオードＤＩの順方向降下電
圧である。
（６）
図示し九回路で、シ、ットキーダイオードＤＩ乃至ＤＩ
＆はＦランゾスタＱ１のベースに与えられる低入力レベ
ルでトランジスタＱｌが飽和するのを防止するために設
けられるもので、論理入力Ａ１乃至Ａｍの低レベルの選
び方によりては必ずしも設ける必要はない。
＆はＦランゾスタＱ１のベースに与えられる低入力レベ
ルでトランジスタＱｌが飽和するのを防止するために設
けられるもので、論理入力Ａ１乃至Ａｍの低レベルの選
び方によりては必ずしも設ける必要はない。
図は本発明の論理回路の一実施例を示す回路図である。
Ｑｓ−Ｑｓ−ＰＮＰ）ツンジスタ、Ｑ ＠ ＃ Ｑ ４
＝ ＮＰＮシ１．トキーシランジスタ、Ｄｌ＊Ｄ＠−
ショットキーダイオード、ＤｌｅＤｂ・・・ダイオード
。 （７）
＝ ＮＰＮシ１．トキーシランジスタ、Ｄｌ＊Ｄ＠−
ショットキーダイオード、ＤｌｅＤｂ・・・ダイオード
。 （７）
Claims (1)
- 入力段を工々ツタ結合された１対のＰＮＰ ）ランジス
タで構成し、これ勢ＰＮＰ ）うｙｙスタのコレクタに
それぞれＮＰＮ ）ランジスタで構成された１対Ｏイン
バータ出力ＩＩＬｔ接続し、これにより相補論理出力を
得るようにしたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288481A JPS585030A (ja) | 1981-06-30 | 1981-06-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288481A JPS585030A (ja) | 1981-06-30 | 1981-06-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585030A true JPS585030A (ja) | 1983-01-12 |
Family
ID=14339288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10288481A Pending JPS585030A (ja) | 1981-06-30 | 1981-06-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585030A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342446U (ja) * | 1976-09-16 | 1978-04-12 |
-
1981
- 1981-06-30 JP JP10288481A patent/JPS585030A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342446U (ja) * | 1976-09-16 | 1978-04-12 |
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