JPS5846713A - Level shifting circuit - Google Patents
Level shifting circuitInfo
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- JPS5846713A JPS5846713A JP56144857A JP14485781A JPS5846713A JP S5846713 A JPS5846713 A JP S5846713A JP 56144857 A JP56144857 A JP 56144857A JP 14485781 A JP14485781 A JP 14485781A JP S5846713 A JPS5846713 A JP S5846713A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はバイポーラトランジスタを用いたレベルシフト
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a level shift circuit using bipolar transistors.
従来のレベルシフト回路を第１図及第２図に示す、第１
図は、コンブリペア−モストランジスタ（以下０Ｍ０８
）構造を用いたレベルシフト回路である。１０１は入力
端子、１０２は出力端子、１０３はＶＤＤ、１０４はｖ
ｓｓ、１０５はｖｓ８Ｌ、１０６はＰチャネルトランジ
スタ、１０．７は夏チャネルトランジスタである。ｖｓ
ｓｒ、は通常、ＶＳＳより低い電位にバイアスされるゆ
入力端子にＶＤＤが加わると出力端子にはＶＤＤが出力
され、ＶＳＳが加わると出力端子には’ＶＢ８Ｌが出力
される。すなわち負の電位の方向りレベルシフトされる
。この回路の欠点は０ＭＯ８構造のトランジスタの耐圧
が低いので、レベルシフトの電圧を大きくできない。さ
らに、０ＭＯ８構造のレベルシフト回路はモノリシック
で構成されるので、正の電位の方向にレベルシフトする
回路が製造困難である。すなわち第１図のＰチャネルト
ランジスタをＮチャネル、ＮチャネルトランジスタをＰ
チャネルとした構造ができないため、正の電位の方向に
レベルシフトする回路が構成できない欠点がある。A conventional level shift circuit is shown in FIGS. 1 and 2.
The figure shows a combri pair MOS transistor (hereinafter 0M08
) structure is used. 101 is an input terminal, 102 is an output terminal, 103 is VDD, 104 is v
ss, 105 is vs8L, 106 is a P channel transistor, and 10.7 is a summer channel transistor. vs
sr is normally biased to a potential lower than VSS, so when VDD is applied to the input terminal, VDD is output to the output terminal, and when VSS is applied, 'VB8L is output to the output terminal. That is, the level is shifted in the direction of negative potential. The drawback of this circuit is that the transistor with the 0MO8 structure has a low breakdown voltage, so the level shift voltage cannot be increased. Furthermore, since the level shift circuit of the 0MO8 structure is constructed monolithically, it is difficult to manufacture a circuit that shifts the level in the direction of positive potential. In other words, the P channel transistor in Fig. 1 is replaced by an N channel, and the N channel transistor is replaced by a P
Since a channel structure cannot be formed, there is a drawback that a circuit that shifts the level in the direction of positive potential cannot be constructed.
第２図はバ・イボーラトランジスタを用いたレベルシフ
ト回路である。２０１は入力端子、２０２に出力端子、
２０３はＶ Ｄ Ｄ゛、２０４はＶＤＤＨ。FIG. 2 shows a level shift circuit using bibolar transistors. 201 is an input terminal, 202 is an output terminal,
203 is VDD, 204 is VDDH.
２０５は７８８，２０６はＭＰＮ形ト５＞ジスタ、２０
７は抵抗である。ＶＤ’Ｄ）Ｉは通常ＶＤＤより高い電
位にバイアスされる。入力端子にＶＤＤが加わると出力
端子にＶＤＤＩ！が出力され、ＶＳＳが加わるとｖＳＢ
が出力される。すなわち正の電位の方向にレベルシフト
される。この回路の欠点はバイポーラトランジスタが電
流増幅素子であるために工之ツタ側の電位を容易に変え
ることができず、そのために１とφの両レベルをシフト
することができない欠点がある。205 is 788, 206 is MPN type 5 > register, 20
7 is resistance. VD'D)I is normally biased to a higher potential than VDD. When VDD is applied to the input terminal, VDDI is applied to the output terminal! is output and when VSS is added, vSB
is output. That is, the level is shifted in the direction of positive potential. The disadvantage of this circuit is that since the bipolar transistor is a current amplifying element, the potential on the side of the circuit cannot be easily changed, and therefore, both the 1 and φ levels cannot be shifted.
本発明はかかる従来のふたつの例の欠点を除央したもの
で、その目的は、１とφの両レベルともレベルシフトす
るレベルシフト回路を、得ること、さらに、レベルシフ
）は正、負それぞれできる回路例を用意すること、さら
に、現在入手可能な、素子で構成できることである。The present invention eliminates the drawbacks of these two conventional examples, and its purpose is to obtain a level shift circuit that level shifts both the 1 and φ levels, and furthermore, the level shift (level shift) can be performed both positive and negative. It is important to prepare circuit examples and to be able to construct the circuit using currently available elements.
以下実施例に基づいて本発明の詳細な説明する。The present invention will be described in detail below based on examples.
第３図は本発明の実施例である。（ａ）図はＮＰＮ形ト
ランジスタを用いた正方向レベルシフト回路、（１）図
はＰＩＩＰ形トランジスタを用いた負方向レベルシフト
回路である。第３ｖ！Ｊにおいて３０１は入力端子、３
０２は出力端子、５０３−はＶＤＤ、！Ｓ０４はｖ８８
％５０５はＶＤＤＨ１５０６はｖｓＳＨ１゛３０７はＴ
Ｉ）ＩＩＬ、３０８はＶ８８Ｉ、、３０９はダイオード
、３１０はコンデンサ、−５１１はダイオード、５１２
は出力トランジスタ、３１３はバッファトランジスタ、
３１４は抵抗である。FIG. 3 shows an embodiment of the invention. The figure (a) shows a positive level shift circuit using NPN type transistors, and the figure (1) shows a negative level shift circuit using PIIP type transistors. 3rd v! In J, 301 is an input terminal, 3
02 is the output terminal, 503- is VDD, ! S04 is v88
%505 is VDDH1506 is vsSH1, 307 is T
I) IIL, 308 is V88I, 309 is a diode, 310 is a capacitor, -511 is a diode, 512
is an output transistor, 313 is a buffer transistor,
314 is a resistor.
３１５は電源１．３１６は電源２．３１７は電源３であ
る。315 is power supply 1, 316 is power supply 2, and 317 is power supply 3.
以下実施例について説明する。（かっこ内は（ｊ）図の
場合）
入力端子に入力されたパルス信号は３１３のバッファト
ランジスタで増幅される。このときのレベルは’ＶＤＩ
Ｉとｖｓｓ間にある。ｖｂｎａ（ｖｎｎｚ）は通常ｖＤ
Ｄより高い（低い）電位にバイアスされる。ｖｓｓａ（
ｖｇｓＴＪ）は通常ｖｓｓより高い（低い）電位にバイ
アスされる。入力端子にＶＳＳが加わると出力端子にｖ
ｎｎａ（ｖｎＤＩＩ）が出力される。入力端子にＶＤＤ
が加わると出力端子にｖｓｓｍ（ｖｓｓｂ）が出方され
る。Examples will be described below. (In parentheses is the case in figure (j)) The pulse signal input to the input terminal is amplified by a buffer transistor 313. The level at this time is 'VDI
Located between I and vss. vbna (vnnz) is usually vD
Biased to a higher (lower) potential than D. vssa(
vgsTJ) is normally biased to a higher (lower) potential than vss. When VSS is applied to the input terminal, V is applied to the output terminal.
nna(vnDII) is output. VDD to input terminal
When is added, vssm (vssb) is output to the output terminal.
以上のように本実施例によれば、ｖｎｎ−ｖｓｓ間（Ｄ
パルス信号が、ｖｓｓａ−、ｖｎｎｕ（ｖｓｓＩ＋−ｖ
ｎｎｂ）間のインバートしてレベルシフトした信号に変
換される。５０９のダイオードは出力トランジスタのコ
レクタ側からの逆流電流を防止するものである。５１ｏ
のコンデンサは３０９のダイオードのスイッチング特性
を補なうスピードアップコンデンサである。３１１のダ
イオードは出力トランジスタがオフするときのノイズを
クランプするものである。As described above, according to this embodiment, between vnn and vss (D
The pulse signals are vssa-, vnnu (vssI+-v
nnb) and converted into a level-shifted signal. A diode 509 prevents reverse current from flowing from the collector side of the output transistor. 51o
The capacitor is a speed-up capacitor that complements the switching characteristics of the 309 diode. A diode 311 clamps noise when the output transistor is turned off.
以上のように本発明によれば、１とφの両レベルとも容
易にシフトできる回路が得られる。レベルシフトはＰｘ
ｐ形、ＭＸ’Ｈ形のトランジスタを用いて、正、負の両
方ともできる０品種傘富なバイポーラトランジスタを用
いているので、高耐圧あるいはいろいろな特性を出すこ
とができる。最終のバッファトランジスタは高耐圧が必
要であるが約ｖｓｓｉ−ｖｓｓ（ｖｎｎ−ｖｎＤＬ）間
の耐圧があれば良いので、少し、でも低い耐圧のものも
使用可能である０本発明は以上のような効果を有するも
のである。As described above, according to the present invention, a circuit that can easily shift both the 1 and φ levels can be obtained. Level shift is Px
Since p-type and MX'H-type transistors are used, and a wide variety of bipolar transistors are used that can be both positive and negative, high breakdown voltages and various characteristics can be achieved. The final buffer transistor needs to have a high breakdown voltage, but it only needs to have a breakdown voltage between about vssi-vss (vnn-vnDL), so it is also possible to use a transistor with a slightly lower breakdown voltage. It is effective.
１１１［は（：Ｊ Ｍ ＯＢ＄１１造を用いたレベ／ｋ
シフト回路、第２図はバイポーラトランジスタを用い
たレベルシフト回路、第３図は本発明の実施例であり、
（ａ）はＮＰＮ形トランジスタを用いたレベルシフト回
路、（６）はＰＩＰ形トランジスタを用いたレベルシフ
ト回路である。
１０１は入力端子、１０２は出力端子、１０３は’ＶＩ
）Ｄ、１０４は７１９１９，１０５はＶＢＢＩｌ、１０
６はＰチャネルトランジスタ、１０７は舅チャネルトラ
ンジスタ、２０１は入力端子、２０２は出力端子、２０
３は’ＶＤＩ）、２０４はＶＤＤｌｌ。
２０５は’Ｖ８Ｓ、２０６はｌｌＰｍ１形トランジスタ
、２０７は抵抗、３０１は入力端子、３０２は出力端子
、３０３は’ＶＤＤ、３０４はＶＢ８．３０５はＶＢＢ
Ｉｌ、５０７はダイオード、３１０はコンデンサ、３１
１はダイオー−ド、３１２は出力トランジスタ、３１３
はバッファトランジスタ、３１４は抵抗である。ｊｌ
５は電源１．３１６は電源２．５１７は電源３である。
以上111 [ha(: J M OB$11 level using
A shift circuit, FIG. 2 shows a level shift circuit using bipolar transistors, and FIG. 3 shows an embodiment of the present invention.
(a) is a level shift circuit using NPN type transistors, and (6) is a level shift circuit using PIP type transistors. 101 is an input terminal, 102 is an output terminal, 103 is 'VI
)D, 104 is 71919, 105 is VBBIl, 10
6 is a P channel transistor, 107 is a father channel transistor, 201 is an input terminal, 202 is an output terminal, 20
3 is 'VDI), 204 is VDDll. 205 is 'V8S, 206 is llPm1 type transistor, 207 is resistor, 301 is input terminal, 302 is output terminal, 303 is 'VDD, 304 is VB8.305 is VBB
Il, 507 is a diode, 310 is a capacitor, 31
1 is a diode, 312 is an output transistor, 313
is a buffer transistor, and 314 is a resistor. jl
5 is power supply 1, 316 is power supply 2, and 517 is power supply 3. that's all
Claims (1)
レベル共シフトすることを特徴とするレベルシフト回路
。 、（２）最終段のバッファトランジスタのエミッタはシ
フト前の電源１、同じくコレクタは抵抗をかいしてシフ
ト後の電源２につながれかつ出方トランジスタのエミッ
タはシフト後の電源５、同じくペースハバッ７アトラン
ジスタのコレクタ、同じくコレクタは抵抗をかいしてシ
フト後の電源２に接続されたことを特徴とする特許請求
の範囲第１項記載のレベルシフト回路。 （３）最終段のバッファトランジスタのコレクタと出力
トランジスタのペースの接続はダイオードとコンデン夛
の並列回路をかいすることを特徴とする特許請求の範囲
第１項記載のレベルシフト回路・ （４） 出力トランジスタのコレクタ、エミツータ間
に通常、逆バイアスとなるようにダイオードを並列接続
したことを特徴とする特許請求の範囲第１項記戦のレベ
ルシフト回路。[Scope of Claims] (1) A level shift circuit characterized in that both ring levels of 1 and φ are shifted by a bipolar transistor. , (2) The emitter of the final stage buffer transistor is connected to the power supply 1 before shifting, the collector is connected to the power supply 2 after shifting through a resistor, and the emitter of the output transistor is connected to the power supply 5 after shifting, which is also connected to the pace hub 7. 2. The level shift circuit according to claim 1, wherein the collector of the transistor is connected to the shifted power supply 2 through a resistor. (3) The level shift circuit according to claim 1, characterized in that the connection between the collector of the buffer transistor in the final stage and the pace of the output transistor is through a parallel circuit of a diode and a capacitor. (4) Output The level shift circuit according to claim 1, characterized in that a diode is connected in parallel between the collector and emitter of the transistor so as to normally provide reverse bias.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144857A JPS5846713A (en) | 1981-09-14 | 1981-09-14 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144857A JPS5846713A (en) | 1981-09-14 | 1981-09-14 | Level shifting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846713A true JPS5846713A (en) | 1983-03-18 |
Family
ID=15372017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144857A Pending JPS5846713A (en) | 1981-09-14 | 1981-09-14 | Level shifting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846713A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613523A (en) * | 1984-06-08 | 1986-01-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Bipolar logic circuit |
| JP2008068898A (en) * | 2006-09-14 | 2008-03-27 | Toyo Seikan Kaisha Ltd | Plastic bottle |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4715215U (en) * | 1971-03-22 | 1972-10-23 | ||
| JPS5512532U (en) * | 1978-07-12 | 1980-01-26 | ||
| JPS5527760A (en) * | 1978-08-21 | 1980-02-28 | Hitachi Ltd | Mosfet driving circuit |
-
1981
- 1981-09-14 JP JP56144857A patent/JPS5846713A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4715215U (en) * | 1971-03-22 | 1972-10-23 | ||
| JPS5512532U (en) * | 1978-07-12 | 1980-01-26 | ||
| JPS5527760A (en) * | 1978-08-21 | 1980-02-28 | Hitachi Ltd | Mosfet driving circuit |
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| JPS613523A (en) * | 1984-06-08 | 1986-01-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Bipolar logic circuit |
| JP2008068898A (en) * | 2006-09-14 | 2008-03-27 | Toyo Seikan Kaisha Ltd | Plastic bottle |
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