JPS5836225Y2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPS5836225Y2 JPS5836225Y2 JP12751078U JP12751078U JPS5836225Y2 JP S5836225 Y2 JPS5836225 Y2 JP S5836225Y2 JP 12751078 U JP12751078 U JP 12751078U JP 12751078 U JP12751078 U JP 12751078U JP S5836225 Y2 JPS5836225 Y2 JP S5836225Y2
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- Japan
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- diode
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- current
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Description
【考案の詳細な説明】
この考案は、集積回路化が容易で消費電流が少なく、昇
圧効率のすぐれた昇圧回路に関するものである。
圧効率のすぐれた昇圧回路に関するものである。
従来の昇圧回路には、トランジスタを用いるもの、 C
−MOSを用いるもの等があるが、いずれもバイポーラ
トランジスタと混在させて集積回路化することが困難で
あり、また、従来のバイポーラ素子のみを用いた回路に
おいても、消費電流が大きく、さらに素子数が多く、か
つ昇圧効率が悪い等の欠点があった。
−MOSを用いるもの等があるが、いずれもバイポーラ
トランジスタと混在させて集積回路化することが困難で
あり、また、従来のバイポーラ素子のみを用いた回路に
おいても、消費電流が大きく、さらに素子数が多く、か
つ昇圧効率が悪い等の欠点があった。
ところで、集積回路化においては、いかに素子数を減ら
し、素子の占有面積を減らし、かつ消費電流を少なくす
るかが常に問題となり、占有面積が大きく、消費電流の
大きい抵抗素子は極力避ける必要がある。
し、素子の占有面積を減らし、かつ消費電流を少なくす
るかが常に問題となり、占有面積が大きく、消費電流の
大きい抵抗素子は極力避ける必要がある。
この考案は、上記のような問題を解決するためになされ
たもので、素子数が少なく、安定度の高い、かつ昇圧効
率の極めて良好な昇圧回路を提供するものである。
たもので、素子数が少なく、安定度の高い、かつ昇圧効
率の極めて良好な昇圧回路を提供するものである。
以下この考案について説明する。図面はこの考案の一実
施例を示す回路図で、Sは電源端子、Eは接地端子、■
1.■2は定電流源、Aは入力端子、Bは出力端子、D
I、D2は逆電流阻止用のダイオード、Qlは入力トラ
ンジスタ、Q2はスイッチングトランジスタ、Q3.Q
4は同−導電形の一対のトランジスタ、Q5はトランジ
スタで、入力トランジスタQ1.スイッチングトランジ
スタQ2と同−導電形をしており、さらにトランジスタ
Q3.Q4とQl、Q2.Q5とは導電形を異にしてい
る。
施例を示す回路図で、Sは電源端子、Eは接地端子、■
1.■2は定電流源、Aは入力端子、Bは出力端子、D
I、D2は逆電流阻止用のダイオード、Qlは入力トラ
ンジスタ、Q2はスイッチングトランジスタ、Q3.Q
4は同−導電形の一対のトランジスタ、Q5はトランジ
スタで、入力トランジスタQ1.スイッチングトランジ
スタQ2と同−導電形をしており、さらにトランジスタ
Q3.Q4とQl、Q2.Q5とは導電形を異にしてい
る。
なお、以下特に必要のない限りQ1〜Q5は単にトラン
ジスタという。
ジスタという。
R1,R2は抵抗器、C1,C2はコンデンサである。
いま、入力端子Aには矩形波が入力されるものとする。
入力端子Aが低電位りになると、トランジスタQ、、Q
、がオフし、定電流源I2からの電流により、トランジ
スタQ2がオンし、それに伴いトランジスタQ3.Q5
がオンする。
、がオフし、定電流源I2からの電流により、トランジ
スタQ2がオンし、それに伴いトランジスタQ3.Q5
がオンする。
その結果、電源端子SからトランジスタQ3のコレクタ
を通り、コンテ゛ンサC1を通ってトランジスタQ5の
エミッタに抜ける電流ルートができ、コンテ゛ンサC1
には電荷が蓄積され、D点からみたC点の電位はほぼ電
源電圧となる。
を通り、コンテ゛ンサC1を通ってトランジスタQ5の
エミッタに抜ける電流ルートができ、コンテ゛ンサC1
には電荷が蓄積され、D点からみたC点の電位はほぼ電
源電圧となる。
それ故出力端子Bの電位は電源電圧からダイオードD2
の電圧VBE2を差し引いた電圧となる。
の電圧VBE2を差し引いた電圧となる。
次に入力端子Aが高電位Hになると、トランジスタQ1
.Q4がオンする。
.Q4がオンする。
ここで、ダイオードD1および゛トランジスタQ2.Q
5!こ注目すると、ダイオードD1のカソードはほぼ接
地電位となるためダイオードD1のアノード電位はI
X V BEとなるのに対し、トランジスタQ2のベー
ス電位はトランジスタQ2.Q5のため2XVBEとな
るため、定電流源■2からの電流は、ダイオードD1を
流れ、トランジスタQ2がオフし、続いてトランジスタ
Q3.Q5がオフする。
5!こ注目すると、ダイオードD1のカソードはほぼ接
地電位となるためダイオードD1のアノード電位はI
X V BEとなるのに対し、トランジスタQ2のベー
ス電位はトランジスタQ2.Q5のため2XVBEとな
るため、定電流源■2からの電流は、ダイオードD1を
流れ、トランジスタQ2がオフし、続いてトランジスタ
Q3.Q5がオフする。
その結果、電源端子SからトランジスタQ4のコレクタ
を通り、コンデンサC1,ダイオードD2.コンデンサ
C2を抜ける電流ルートができ、コンテ゛ンサC1には
前記と逆の方向に電荷が蓄積されて、C点と接地端子E
との電位差は電源電圧のほぼ2倍となる。
を通り、コンデンサC1,ダイオードD2.コンデンサ
C2を抜ける電流ルートができ、コンテ゛ンサC1には
前記と逆の方向に電荷が蓄積されて、C点と接地端子E
との電位差は電源電圧のほぼ2倍となる。
この電位がダイオードD2を介して出力端子Bに供給さ
れる。
れる。
入力が次の半サイクルで、LになってもダイオードD2
が逆バイアスされるため出力端子Bの電位は減少しない
。
が逆バイアスされるため出力端子Bの電位は減少しない
。
次にこの考案の大きな特徴であるダイオードD1の働き
について述べる。
について述べる。
回路動作上、入力端子Aの入力がLからHになると、ト
ランジスタQ4はオフからオンになるが、この時トラン
ジスタQ5が瞬間的にオン状態になると、電流は電源端
子SからトランジスタQ4.Q5を通り接地へ抜けてし
まい、昇圧がなされない場合がある。
ランジスタQ4はオフからオンになるが、この時トラン
ジスタQ5が瞬間的にオン状態になると、電流は電源端
子SからトランジスタQ4.Q5を通り接地へ抜けてし
まい、昇圧がなされない場合がある。
つまり、ダイオードD1がない場合を考えると、トラン
ジスタQ1.Q4がオンした場合、瞬間的にトランジス
タQ2のベース電位が電源電圧近くになり、トランジス
タQ2゜Q5がオン状態のままになってしまい、前述の
ような不都合が生じてしまう。
ジスタQ1.Q4がオンした場合、瞬間的にトランジス
タQ2のベース電位が電源電圧近くになり、トランジス
タQ2゜Q5がオン状態のままになってしまい、前述の
ような不都合が生じてしまう。
そこで、この考案では、逆流電流阻止用のダイオードD
1を挿入することにより、スイッチング時の昇圧電圧低
下を防ぐとともに、無効電流をほとんどなくしている。
1を挿入することにより、スイッチング時の昇圧電圧低
下を防ぐとともに、無効電流をほとんどなくしている。
さらに、ダイオードD1の動作について詳細に説明する
。
。
入力端子Aが低電位りの場合は、トランジスタQ□がオ
フし、定電流■2により、トランジスタQ2゜Q5がオ
ンし、トランジスタQ3がオンする。
フし、定電流■2により、トランジスタQ2゜Q5がオ
ンし、トランジスタQ3がオンする。
トランジスタQ4のベース電流はダイオードD1により
阻止されるため、トランジスタQ4はオフする。
阻止されるため、トランジスタQ4はオフする。
次の半サイクルで入力端子Aが高電位Hになると、トラ
ンジスタQ1がオンし、ダイオードD1のカソードはほ
ぼ接地電位となり、アノード電位はIXVBEとなる。
ンジスタQ1がオンし、ダイオードD1のカソードはほ
ぼ接地電位となり、アノード電位はIXVBEとなる。
それに対し、トランジスタQ2のベース電位は2XVB
E(VBEQ2+VBEQ5)必要なため、定電流■2
はダイオードD1を流れて、トランジスタQ2.Q5は
オフし、トランジスタQ3もオフする。
E(VBEQ2+VBEQ5)必要なため、定電流■2
はダイオードD1を流れて、トランジスタQ2.Q5は
オフし、トランジスタQ3もオフする。
また、トランジスタQ0のオンにより、トランジスタQ
4がオンする。
4がオンする。
つまり、ダイオードD1の効果としては、最初の半サイ
クルでトランジスタQ4のベース電流を阻止し、次の半
サイクルでは定電流■2の通過ルートを切り換えるとい
う2点がある。
クルでトランジスタQ4のベース電流を阻止し、次の半
サイクルでは定電流■2の通過ルートを切り換えるとい
う2点がある。
次に昇圧という点について述べる。
最初の半サイクルでトランジスタQ3.Q5がオン、ト
ランジスタQ4がオフになることにより、コンテ゛ンサ
C1にはほぼ電源電圧の電位がチャージされる。
ランジスタQ4がオフになることにより、コンテ゛ンサ
C1にはほぼ電源電圧の電位がチャージされる。
次の半サイクルでは、トランジスタQ3゜Q5がオフ、
トランジスタQ4がオンになることにより、コンデンサ
C1のD点がほぼ電源電圧に持ち上げられることから、
コンデンサC1のC点とE点にはほぼ2倍の電源電圧の
電位が発生する。
トランジスタQ4がオンになることにより、コンデンサ
C1のD点がほぼ電源電圧に持ち上げられることから、
コンデンサC1のC点とE点にはほぼ2倍の電源電圧の
電位が発生する。
この時トランジスタQ4とトランジスタQ5に関して、
同時にオンの瞬間があると、前述したように電流は、電
源端子S−)ランジスタQ4−トランジスタQ5と抜け
てしまい、コンテ゛ンサC1のD点電位が持ち上がらな
いため、昇圧がなされないのと同時に、上記電流は回路
動作に寄与しない無効電流となってしまう。
同時にオンの瞬間があると、前述したように電流は、電
源端子S−)ランジスタQ4−トランジスタQ5と抜け
てしまい、コンテ゛ンサC1のD点電位が持ち上がらな
いため、昇圧がなされないのと同時に、上記電流は回路
動作に寄与しない無効電流となってしまう。
回路中にダイオードD1が無い場合を考えると、入力端
子Aが低電圧り時、トランジスタQ1がオフし、定電流
■2によりトランジスタQ2→トランジスタQ5→トラ
ンジスタQ3とオンするが、トランジスタQ4のベース
電流もトランジスタQ2→トランジスタQ5と流れるた
め、トランジスタQ4もオンしてしまう。
子Aが低電圧り時、トランジスタQ1がオフし、定電流
■2によりトランジスタQ2→トランジスタQ5→トラ
ンジスタQ3とオンするが、トランジスタQ4のベース
電流もトランジスタQ2→トランジスタQ5と流れるた
め、トランジスタQ4もオンしてしまう。
この結果、トランジスタQ4→トランジスタQ5と流れ
る無効電流が発生する。
る無効電流が発生する。
また、トランジスタQlのオン、オフにかかわらず、ト
ランジスタQ4がオンし続けるため、前述のトランジス
タQ4.Q5の同時にオンという不都合が半サイクル毎
にあることになり、昇圧効率が低下する。
ランジスタQ4がオンし続けるため、前述のトランジス
タQ4.Q5の同時にオンという不都合が半サイクル毎
にあることになり、昇圧効率が低下する。
結局、トランジスタQ4のベース電流がトランジスタQ
2.Q5へと逆流して、トランジスタQ4がオンするの
を防止するための、逆流電流阻止用のダイオードD1の
挿入により、スイッチング時の昇圧電圧低下を防止でき
るとともに、無効電流が無くなるという利点がある。
2.Q5へと逆流して、トランジスタQ4がオンするの
を防止するための、逆流電流阻止用のダイオードD1の
挿入により、スイッチング時の昇圧電圧低下を防止でき
るとともに、無効電流が無くなるという利点がある。
以上説明したようにこの考案によれば、抵抗素子が少な
く、また、無効電流がないため昇圧効率の極めて良好な
昇圧回路が得られるので、集積回路化に特に有効である
利点を有する。
く、また、無効電流がないため昇圧効率の極めて良好な
昇圧回路が得られるので、集積回路化に特に有効である
利点を有する。
図面はこの考案の一実施例を示す回路図である。
図中、Sは電源端子、Aは入力端子、Bは出力端子、E
は接地端子、Qlは人力トランジスタ、Q2はスイッチ
ングトランジスタ、Q3.Q4は一対のトランジスタ、
Q5はトランジスタ、R1,R2は抵抗器、C1,C2
はコンデンサ、Dl、D2はダイオードである。
は接地端子、Qlは人力トランジスタ、Q2はスイッチ
ングトランジスタ、Q3.Q4は一対のトランジスタ、
Q5はトランジスタ、R1,R2は抵抗器、C1,C2
はコンデンサ、Dl、D2はダイオードである。
Claims (1)
- 入力端子Aをベースに有する入力トランジスタQ1と逆
流電流阻止用のダイオードD0および定電流源■2とを
電源端子Sと接地間に直列にかつ入力トランジスタQ1
のエミッタを接地側として接続し、入力トランジスタQ
1のベースと電源端子間S間に定電流源■1を接続し、
ダイオードD1のアノードに入力トランジスタQ□と同
−導電形のスイッチングトランジスタQ2のベースを接
続し、一方、スイッチングトランジスタQ2と逆導電形
の一対のトランジスタQ3.Q4のそれぞれのエミッタ
を電源端子Sに接続し、両コレクタ間にコンデンサC1
を接続し、トランジスタQ3のベースを抵抗器R1を介
してスイッチングトランジスタQ2のコレクタに接続し
、トランジスタQ4のベースを抵抗器R2を介してダイ
オードD1のカソードに接続し、トランジスタQ4のコ
レクタと接地間にスイッチングトランジスタQ2と同−
導電形のトランジスタQ5のコレクタとエミッタを接続
しそのベースをスイッチングトランジスタQ2のエミッ
タに接続するとともに、出力端子BとトランジスタQ3
のコレクタとの間にダイオードD2のカソードとアノー
ドを接続し、出力端子Bと接地間にコンテ゛ンサC2を
接続したことを特徴とする昇圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12751078U JPS5836225Y2 (ja) | 1978-09-15 | 1978-09-15 | 昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12751078U JPS5836225Y2 (ja) | 1978-09-15 | 1978-09-15 | 昇圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5543398U JPS5543398U (ja) | 1980-03-21 |
JPS5836225Y2 true JPS5836225Y2 (ja) | 1983-08-15 |
Family
ID=29090341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12751078U Expired JPS5836225Y2 (ja) | 1978-09-15 | 1978-09-15 | 昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5836225Y2 (ja) |
-
1978
- 1978-09-15 JP JP12751078U patent/JPS5836225Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5543398U (ja) | 1980-03-21 |
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