JPS58197777A - Semiconductor nonvolatile memory storage - Google Patents

Semiconductor nonvolatile memory storage

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JPS58197777A
JPS58197777A JP57082006A JP8200682A JPS58197777A JP S58197777 A JPS58197777 A JP S58197777A JP 57082006 A JP57082006 A JP 57082006A JP 8200682 A JP8200682 A JP 8200682A JP S58197777 A JPS58197777 A JP S58197777A
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memory
information
shielding film
ultraviolet irradiation
ultraviolet rays
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Ryuichi Matsuo
龍一 松尾
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation

Abstract

PURPOSE:To provide the memory region with which information can be stored even when ultraviolet rays are irradiated by a method wherein an ultraviolet ray type FET for nonvolatile memory, having a floating gate and a control gate, is arranged in matrix form, and at least one of the above is covered by an ultraviolet ray shielding film. CONSTITUTION:An N type source 2 and a drain 3 are provided on a P type Si substrate 1, a floating gate 4 and a control gate are provided and an FAMOS type FET of N-channel is arranged in matrix form as a memory element. At least one of them is covered by an Al film 8 and prevent the infiltration of ultraviolet ray 7 using it. As a result, the information once written-in can be maintained at this part even when ultraviolet rays are irradiated. Accordingly, the established information is memorized in this region, thereby enabling to prevent the elimination of information by the ultraviolet rays irradiated after an unexpected writing-in or the rewriting of other sections have been performed.

Description

【発明の詳細な説明】 この発明は、電気的に情報の書込みおよび読出しができ
、かつ紫外線照射によって書込まれた情報を消去するこ
とが可能な紫外線照射消去型の半導体不揮発性記憶装置
に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an ultraviolet irradiation erasable semiconductor non-volatile memory device in which information can be electrically written and read, and the written information can be erased by ultraviolet irradiation. It is.

紫外線照射消去型半導体不揮発性記憶装置は、FAMO
8(Floating  Gat−人uaLancha
  ■*jactitsnMO8))ランジスタをメモ
リトランジスタとして有するgPROM(Y、raza
hLg asj ProgrtnaxabLgRaat
L 0sZy Pylamary)であり、近年その利
用度が非常に高まっている。
Ultraviolet irradiation erasable semiconductor non-volatile memory device is manufactured by FAMO
8 (Floating Gat-person uaLancha
■*jactitsnMO8)) gPROM (Y, raza) that has a transistor as a memory transistor
hLg asj ProgrtnaxabLgRaat
L 0sZy Pylamary), and its usage has increased significantly in recent years.

第1図に、従来用いられているこの種の装置を示す。即
ち、同図はNチャネルのFAMO8型不揮発性記憶素子
の断面図であり、同図において、(1)はP型シリコン
基板、(2)はドレイン1lllN型不純物拡散領域(
以下ドレイ/という) 、(3)はソース側N型不純物
拡散領域(以下ソースという) 、f4)は基板(1)
の上に形成され九第1の導電層からなる浮遊デー)、(
5)は浮遊ゲート(4)の上に形成された第2の導電層
からなる制御ゲートでらり、浮遊ゲート(4jおよび制
御ゲート(5)は周囲を絶縁体(6)により覆われてい
る。なお、図上省略したが、ドレイン(2)、ソース(
3)および制御ゲート(5)は、それぞれ外部と電気的
に接続されるようになっている。また、(7)は紫外線
を示す、ここで紫外線とは、いわゆる紫外線およびそれ
に近い波長の光を含めていうものとする。
FIG. 1 shows a conventionally used device of this kind. That is, this figure is a cross-sectional view of an N-channel FAMO8 type nonvolatile memory element, in which (1) is a P-type silicon substrate, (2) is a drain 1llll N-type impurity diffusion region (
, (3) is the source side N-type impurity diffusion region (hereinafter referred to as source), f4) is the substrate (1)
A floating device formed on top of the ninth conductive layer), (
5) is a control gate made of a second conductive layer formed on the floating gate (4), and the floating gate (4j) and the control gate (5) are surrounded by an insulator (6). Although omitted from the diagram, the drain (2) and source (
3) and the control gate (5) are each electrically connected to the outside. Further, (7) indicates ultraviolet rays, and here, ultraviolet rays include so-called ultraviolet rays and light with wavelengths close to the ultraviolet rays.

上記構成において、浮遊ゲート(4)に電子を充電する
ことを情報の書込みといい、その電子を放出することを
消去という。書込みは、ドレイン(2)とIII制御ゲ
ート(5)に高電圧を印加し、チャネル領域で発生した
高エネルギ電子を絶縁体(6)のエネルギ・ギャップを
越えて浮遊ゲート(4)に到達させ、浮遊ゲート(4)
を帯電させることにより行なわれる。これに対し消去は
、紫外線(7)を照射することにより浮遊ゲート(4)
から基板(1)に光tiを鬼し、浮遊ゲ−[4)の中の
電荷を放電することにより行なわれるが、従来のEFR
OMにおいては、第1図に示したようなlビットのメモ
リトランジスタが1テツプ上に集積されており、「消去
」はこのICノ(ツケージに設けた紫外線透過ガラス等
よりなる窓から紫外線管照射することにより行なうため
にチップ上の全トランジスタの情報、即ち全ビットの情
報が消去されてしまう。
In the above configuration, charging the floating gate (4) with electrons is called writing information, and releasing the electrons is called erasing. Writing is performed by applying a high voltage to the drain (2) and the III control gate (5), and causing high-energy electrons generated in the channel region to cross the energy gap of the insulator (6) and reach the floating gate (4). , floating gate (4)
This is done by charging. On the other hand, erasing can be done by irradiating the floating gate (4) with ultraviolet light (7).
This is done by shining light onto the substrate (1) from the substrate (1) and discharging the charge in the floating gate (4), but this is not the case with conventional EFR.
In the OM, l-bit memory transistors as shown in Figure 1 are integrated on one step, and ``erasing'' is performed by irradiating the IC with an ultraviolet tube through a window made of ultraviolet-transmitting glass or the like installed in the cage. By doing so, the information of all transistors on the chip, that is, the information of all bits, will be erased.

なお、書込まれた情報の絖出しは、浮遊ゲート(4)の
中の電荷の有無でメモリトランジスタのしきい値が異な
り、それによってドレイン・ソース間を流れる電流量が
変わることを利用して、この1流をセンスアンプで増幅
し1ビか10′かの区別をすることによって行なわれる
Note that the written information is determined by utilizing the fact that the threshold value of the memory transistor differs depending on the presence or absence of charge in the floating gate (4), and the amount of current flowing between the drain and source changes accordingly. This is done by amplifying this first stream with a sense amplifier and distinguishing between 1 bit and 10'.

このように、従来の紫外線照射消去型BFROMは、利
用者が1ビツトもしくは数lθピットだけを書換えたい
場合であっても、またどうしても消去したくない情報エ
リアが混在する場合にも、情報の書換えを行なう丸めに
は全ビットを消去しなければならないという欠点があっ
た。
In this way, conventional ultraviolet irradiation erasable BFROMs can be used to rewrite information even when the user wants to rewrite only one bit or several lθ pits, or when there is a mixture of information areas that the user does not want to erase. The disadvantage of rounding is that all bits must be erased.

この発明は、以上のような状況に鑑みてなされたもので
あり、その目的は、紫外線の照射にかかわらず情報の保
存が可能なメモリエリアを有する紫外線照射消去型の半
導体不揮発性記憶装置を提供することにある。
The present invention was made in view of the above-mentioned circumstances, and its purpose is to provide a semiconductor non-volatile memory device that can be erased by ultraviolet rays and has a memory area that can store information regardless of irradiation with ultraviolet rays. It's about doing.

このような目的を達成するために、この発明は、マトリ
クス状に配列したFAMO8)ランジスタの少なくと4
1個を紫外線を透過させない遮蔽膜で覆ったものである
。以下、実施例を用いて本発明をi#絹に説明する。
In order to achieve such an object, the present invention provides at least four FAMO8) transistors arranged in a matrix.
One is covered with a shielding film that does not transmit ultraviolet rays. The present invention will be explained below using examples.

第2図は、この発明の記憶装置を構成するNチャネルF
AMOSメモリトランジスタの一列を示す断面図であり
、第1図と同一部分は同一記号を用いてその詳細脱刷は
省略する。第2図において、(8)はアルミニウムもし
くはモリブデン等の金属からなる遮蔽膜で69、これに
よりトランジスタ領域を覆って紫外線(7)が侵入でき
ないようにしであるO s3図は、同じくこの発明の記憶装置を構成するNテヤ
ネyFAMO8メモリトランジスタの他のガを示す断面
図であり、第2図と同一部分は同−記号を用いてその詳
細説明を省略する。即ち第3図において、金属からなる
遮蔽膜(8)でトランジス夕領域を覆ったことは第2図
と同様でbるが、P型シリコン基板(1)との接触面に
同じく紫外線を遮蔽す°る絶縁物からなる遮蔽膜(9)
を介在させたものでらる。このように絶縁性の遮蔽11
(9)を介在させることにより、基板(1)と導電性の
遮蔽膜(9)との間に電流が流れて雑音の原因となるお
それを1避することができる。
FIG. 2 shows an N-channel F constituting the storage device of the present invention.
2 is a cross-sectional view showing one row of AMOS memory transistors, and the same parts as in FIG. 1 are designated by the same symbols, and detailed reprinting thereof is omitted. In Fig. 2, (8) is a shielding film 69 made of metal such as aluminum or molybdenum, which covers the transistor area and prevents ultraviolet rays (7) from penetrating. 2 is a cross-sectional view showing another part of the NTE FAMO8 memory transistor constituting the device, and the same parts as those in FIG. 2 are denoted by the same symbols, and detailed explanation thereof will be omitted. That is, in FIG. 3, the transistor region is covered with a shielding film (8) made of metal, as in FIG. Shielding film made of insulating material (9)
It is something that intervenes. In this way, the insulating shield 11
By interposing (9), it is possible to avoid the possibility that current will flow between the substrate (1) and the conductive shielding film (9) and cause noise.

第4図は、半導体チップに紫外線で消去されなwFAM
O8)5ンジスタメモリと紫外線で消去される1i”A
Mo、9 )ランジスタメモリとを混在させ友メモリを
備えたこの発明の一実施例を示すブロック図である。同
図において、メモリa珍は、アドレス入力がA、〜A1
゜011本で69かつデータ入出力端子a湯が1本であ
るから、2”x i =2048ビットのメモリ容量を
有する。アドレス入力信号A、〜A1・で定められ良信
号は、アドレス人カバソファ(2)、α◆を介して行ア
ドレスデコーダQ場および列アドレスデコーダ翰に入力
され、デコードされて、) モIJ al)のうち容量
1ビツトの所定のメモリアドレスを選択する。マトリク
ス状に配列されたFAMO8))ンジスタメ篭りからな
るメモリ(11)は、紫外線照射により消去可能な通常
のFAMOSメモリトランジスタからなる第1のメモリ
エリア(llα)と、紫外線遮蔽膜を設けて紫外線によ
る消去を不可能としたPAMO8メモリトランジスタか
らなる!!2のメモリエリア(11b) (斜m部分)
とからな9、両エリアは互いにその列アドレスを異にし
ている。
Figure 4 shows wFAM that is not erased by ultraviolet light on the semiconductor chip.
O8) 5 resistor memory and 1i”A erased by ultraviolet light
FIG. 9 is a block diagram showing an embodiment of the present invention in which a companion memory is provided in which a transistor memory and a transistor memory are mixed. In the same figure, memory achin has address inputs A, ~A1.
Since there are 69 data input/output terminals and one data input/output terminal a, it has a memory capacity of 2" x i = 2048 bits. A good signal determined by the address input signals A and ~A1 is the address input signal. (2) is input to the row address decoder Q field and the column address decoder wire via α◆, and is decoded to select a predetermined memory address with a capacity of 1 bit from among The memory (11), which consists of a FAMO8)) memory cage, has a first memory area (llα) consisting of a normal FAMOS memory transistor that can be erased by ultraviolet irradiation, and an ultraviolet shielding film that makes it impossible to erase by ultraviolet rays. Consisting of PAMO8 memory transistors!!2 memory area (11b) (diagonal m part)
Tokarana 9, both areas have different column addresses.

従って、列アドレス入力信号を1H′もしくはゝL′の
いずれかにすることにより、どちらか一方のメモリエリ
アを選択することができる。
Therefore, by setting the column address input signal to either 1H' or 1L', one of the memory areas can be selected.

他方、メモリIは、センスアンプを含むリード・ライト
コントロール回路αηに接続されており、リード・ライ
ト信号端子α樟に入力されるリード・ライト信号により
書込みモードか読出しモードかが選択され、バッファを
含むデータ入出力回路Qlを介してデータ入出力端子α
りと接続される。
On the other hand, the memory I is connected to a read/write control circuit αη including a sense amplifier, and the write mode or read mode is selected by the read/write signal input to the read/write signal terminal αη, and the buffer is Data input/output terminal α via data input/output circuit Ql including
connected.

上記構成において5.先ず、アドレス入力人。−人、。In the above configuration 5. First, address input person. -People.

のいずれかを設定し、データ入出力端子αりから任意の
データ″hljFまたは10′を入力し、リード・ライ
ト信号をライトモードにすることにより所定のメモリア
ドレスに任意のデータ11′または%O1が書込まれる
, input arbitrary data "hljF or 10' from the data input/output terminal α, and set the read/write signal to write mode to write arbitrary data 11' or %O1 to the specified memory address. is written.

貌出すときには、アドレス入力搗〜Allを設定し、リ
ード・ライト信号をリードモードにすることにより、所
定のメモリアドレスから書込まれたデータを示す11′
か%□lかの信号が、センスアンプおよび出カバソファ
を介してデータ入出力端子(1′4に出力される。
When the data is displayed, the address input signal 11' indicating data written from a predetermined memory address is set by setting the address input to All and setting the read/write signal to read mode.
A signal of %□l is output to the data input/output terminal (1'4) via the sense amplifier and the output sofa.

次に消去は、紫外線を照射することにより行なうが、本
実施例では、紫外線で消去されるのは従来のFAM08
メモリトランジスタ群からなるメモリエリア(Uα)の
みであり、遮蔽膜を設けたFAMOSメモリトランジス
タ群からなるメモリエリア(11b)は消去されずに書
込まれたデータを保持する。即ち、この紫外線で消去さ
れないメモリエリア(nA)は、一度書込みが行なわれ
るとメモリエリア(Uα)における書換えにかかわらず
初期の書込まれ九情報を記憶しているということになり
、「ヒユーズROMJと同様な働自をする。従って、消
去を必豐としない確定された情報をこのメモリエリア(
ub)に書込むことにより、予期しない紫外線の照射お
るiは利用者のIl!&輪作による紫外線の照射があっ
た場合などの情報消失を防止することができる。
Next, erasing is performed by irradiating ultraviolet rays, but in this example, the conventional FAM08 is erased with ultraviolet rays.
There is only a memory area (Uα) consisting of a group of memory transistors, and a memory area (11b) consisting of a group of FAMOS memory transistors provided with a shielding film holds written data without being erased. In other words, once writing is performed in the memory area (nA) that is not erased by ultraviolet rays, the initial written information is stored regardless of rewriting in the memory area (Uα). Therefore, fixed information that does not necessarily need to be erased is stored in this memory area (
ub), the user's Il! & It is possible to prevent information loss when exposed to ultraviolet rays due to crop rotation.

また、このように消去可能なメモリと消去不能なメモリ
とをそれぞれ特定エリアにまとめて設けることは、分散
して設ける場合に対して遮蔽膜を形成し易−利点がある
Moreover, providing the erasable memory and the non-erasable memory together in a specific area has the advantage of making it easier to form a shielding film, compared to the case where they are provided dispersedly.

なお、上述した実施HにおいてはFAMO8)ランジス
タメ篭りを10行2列のマトリクス構成とし、列アドレ
ス信号A1.によって消去可能なエリアと消去不能なエ
リアとを選別できるようにしたが、これに限らず、いか
なる行または列のアドレス入力信号によって選別できる
ように構成しても良いことは勿論である。
In the above-mentioned implementation H, the FAMO8) transistors are arranged in a matrix of 10 rows and 2 columns, and the column address signals A1. Although the erasable area and the non-erasable area can be selected by using the above method, the present invention is not limited to this, and it goes without saying that the configuration can be made such that the selection can be performed using an address input signal of any row or column.

s5図は、この発明の他の実施ガを示すブロック図でら
る0本実施岡は、メモリ四を、それぞれデータ入出力回
路Qυ、(2)を介してデータ入出力端子@、(至)に
接続された2つのメモリエリア(20cL)。
Figure s5 is a block diagram showing another embodiment of the present invention. In this embodiment, the memory 4 is connected to the data input/output terminals @, (to) through the data input/output circuits Qυ, (2), respectively. Two memory areas (20cL) connected to.

(20b)に区分し、第1のメモリエリア(204)を
通常の紫外線照射で消去可能なFAMO8)ランジスタ
メモリで、第2のメモリエリア(20”)をa蔽膜を設
けて消去不能にしたFAMO8)ランジスタメモリで構
成し九ものでおる。このような構成にすることにより利
用者は、データ入出力端子(2)からデータ入出力回゛
路QIおよびリード・ライトコントロール回路(2)を
介して消去を必要としない確定され九情報をメモリエリ
ア(2ob)に、またデータ入出力端子(至)からデー
タ入出力回路(2)およびリード・ライトコントロール
回路(ホ)を介してその他の情報をメモリエリア(2o
Ix)にと、区分して記憶させることができる。
(20b), the first memory area (204) is a FAMO8) transistor memory that can be erased by ordinary ultraviolet irradiation, and the second memory area (20'') is made non-erasable by providing an a-shielding film. FAMO8) consists of 9 transistor memories.With this configuration, the user can connect the data input/output terminal (2) to the data input/output circuit QI and the read/write control circuit (2). Confirmed information that does not require erasure is transferred to the memory area (2ob), and other information is transferred from the data input/output terminal (to) through the data input/output circuit (2) and the read/write control circuit (e). Memory area (2o
Ix) can be stored separately.

なお、上述した実施例は、2つのデータ入出力端子と、
それぞれに対応した2つのメモリエリアを有する例でお
るが、より多数のデータ入出力端子とそれに対応するメ
モリエリアとがめる場合には、それらのうちいずれか複
数のメモリエリアを消去不能なFAn08 )ツ、ンジ
スタメモリで構成するようにしても良いことは勿論であ
る。
Note that the embodiment described above has two data input/output terminals,
In this example, there are two memory areas corresponding to each terminal, but if a larger number of data input/output terminals and corresponding memory areas are considered, one or more of them may be set to a non-erasable FAn08). Of course, it is also possible to use a register memory.

第6図は、この発明の更に他の実施例を示すブロック図
である0本実施岡では、メモリを第1のメモリエリア(
27K)〜(27C)と@2のメモリエリア(274)
とに区分し、第2のメモリエリア(nりのみを遮蔽膜を
設けて消去不能なFムMO8)ツンジスタメモリによっ
て構成し九が、このII2のメモリエリア(2%)は、
特定の列アドレスを有し、しかも特定のデータ入出力端
子に対応している。
FIG. 6 is a block diagram showing still another embodiment of the present invention. In this embodiment, the memory is located in the first memory area (
27K) ~ (27C) and @2 memory area (274)
The second memory area (only N area is provided with a shielding film so that it cannot be erased) is composed of Tungister memory, and this memory area (2%) of II2 is as follows:
It has a specific column address and also corresponds to a specific data input/output terminal.

以上説明したように、この発明によれば、マトリクス状
に配列したFAMO8メモリトランジスタの一部を紫外
線を透過させない遮蔽膜で覆ったことにより、その部分
においては紫外線の照射にかかわらず一旦書込まれた情
報が保存される。従って、確定され九情報をこの領域に
記憶させることにより、予期しない、あるいは他の部分
の書換えに伴う紫外線の照射による情報の消失を防ぐこ
とができる。また、メモリ領域を通常のFAMOSメモ
リトランジスタからなる領域と遮蔽膜を設けたFAMO
&メモリド2ンジスタからなる領域とに区分し、それぞ
れに特定の行または列アドレスを割当てることにより、
特定のアドレス入力信号によっていずれかの領域に属す
るメモリ群を選択することが可能となる。更に、通常O
FAMOSメモリトランジスタからなる領域と遮蔽膜を
有するFAMO8メモリトランジスタからなる領域とを
それぞれ特定のデータ入出力端子に対応させることによ
り、各領域に属するメモリトランジスタ群に対し、それ
ぞれ別のデータ入出力端子を通じて情報の書込みおよび
絖出しを行なうことができる。
As explained above, according to the present invention, a part of the FAMO8 memory transistors arranged in a matrix is covered with a shielding film that does not transmit ultraviolet rays. information will be saved. Therefore, by storing confirmed information in this area, it is possible to prevent information from being lost unexpectedly or due to ultraviolet irradiation associated with rewriting other parts. In addition, the memory area is a region consisting of a normal FAMOS memory transistor and a FAMO with a shielding film.
By dividing the memory into an area consisting of 2 registers and 2 registers, and assigning a specific row or column address to each area,
A memory group belonging to any area can be selected by a specific address input signal. Furthermore, usually O
By associating a region made up of FAMOS memory transistors and a region made up of FAMO8 memory transistors with a shielding film with specific data input/output terminals, the memory transistors belonging to each region can be accessed through different data input/output terminals. It is possible to write information and create a plan.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の半導体不揮発性記憶装置を構成する記憶
素子の一例を示す断面図、42図はこの発明に係る半導
体不揮発性記憶装置を構成する記憶素子の一例を示す断
面図、1iI3図は同じくこの発明に係る半導体不揮発
性記憶装置を構成する記憶素子の他の構成例を示す断面
図、第4図はこの発明の一実施例を示すブロック図、第
5図および第6図はそれぞれこの発明の他の実施例を示
すブロック図である◎ (1)・・・・Pfiシリコン基板、(4)・・・・浮
遊ゲート、(5)・・・・制御ゲート、(6)・・・・
絶縁体、(7)・・・・紫外線、(8) 、 (9)・
・・・1蔽膜、*LCAtH)−−−−メモリ、(ll
α) 、 (20g) + (27α) +(27h)
 、 (27C)  ・・・・消去可能な第1のメモリ
エリア、(llb)、(加り、 (27A)・・・・消
去不能な第2のメモリエリア、as、(21,g4・・
・・データ入出力端子、(11,Q◆・・・・アドレス
人カパツ7ア、QCJ・・・・行アドレスデコーダーα
呻・・・・列アドレスデコーダ。 代 理 人    葛  野  信  −第1図 第2図 第3図
FIG. 1 is a sectional view showing an example of a memory element constituting a conventional semiconductor nonvolatile memory device, FIG. 42 is a sectional view showing an example of a memory element constituting a semiconductor nonvolatile memory device according to the present invention, and FIG. Similarly, FIG. 4 is a cross-sectional view showing another configuration example of a memory element constituting a semiconductor nonvolatile memory device according to the present invention, FIG. 4 is a block diagram showing an embodiment of the present invention, and FIGS. It is a block diagram showing another embodiment of the invention (1)... Pfi silicon substrate, (4)... floating gate, (5)... control gate, (6)...・
Insulator, (7)...Ultraviolet light, (8), (9)...
...1 membrane, *LCAtH)----memory, (ll
α) , (20g) + (27α) + (27h)
, (27C)... Erasable first memory area, (llb), (addition), (27A)... Non-erasable second memory area, as, (21, g4...
...Data input/output terminal, (11, Q◆...Address person capatsu 7a, QCJ...Row address decoder α
Groan...column address decoder. Agent Makoto Kuzuno - Figure 1 Figure 2 Figure 3

Claims (3)

【特許請求の範囲】[Claims] (1)半導体基板上に絶縁された電荷蓄積可能な浮遊ゲ
ートと制御ゲートとを備えかつ電気的に情報の書込みが
可能であると共に書込まれえ情報の消去が紫外線照射に
よって可能な電界効果メモlランラスタをマトリクス状
に配列してなる記憶素子を有する紫外線照射消去型の半
導体不揮発性記憶装置において、上記電界効果メモリト
ランジスタの少なくとも1個を紫外線を透過させない遮
蔽膜で覆ったことを特徴とする半導体不揮発性記憶装置
(1) A field effect memory that is equipped with a floating gate that can store charge and a control gate that are insulated on a semiconductor substrate, that allows information to be written electrically, and that can be erased by ultraviolet irradiation. An ultraviolet irradiation erasable semiconductor nonvolatile memory device having a memory element formed by arranging l-run rasters in a matrix, characterized in that at least one of the field effect memory transistors is covered with a shielding film that does not transmit ultraviolet rays. Semiconductor non-volatile memory device.
(2)半導体基板上に絶縁され九電荷蓄積可能な浮遊ゲ
ートと制御ゲートとを備えかつ電気的に情報の書込みが
可能であると共に書込まれ九情報の消去が紫外線照射に
よって可能な電界効果メモIJ トランジスタをマトリ
クス状に配列してなる記憶素子を有する紫外線照射消去
型の半導体不揮発性記憶装置において、上記電界効果メ
モリトランジスタのうち特定の行アドレスまたは列アド
レスを有するメモリエリアに属するメモリトランジスタ
群を紫外線を透過させな一遮蔽膜で覆い、アドレス制御
回路に入力される特定のアドレス入力信号により遮蔽膜
で覆うたメモリトランジスタ群またはその他のトランジ
スタ群のいずれかを選択し得るようにした半導体不揮発
性記憶装置〇
(2) A field-effect memory that is equipped with a floating gate and a control gate that are insulated on a semiconductor substrate and can store nine charges, and that allows information to be written electrically and that written information can be erased by ultraviolet irradiation. In an ultraviolet irradiation erasable semiconductor nonvolatile memory device having a memory element formed by arranging IJ transistors in a matrix, a group of memory transistors belonging to a memory area having a specific row address or column address among the field effect memory transistors is selected. A semiconductor non-volatile device covered with a shielding film that does not transmit ultraviolet rays so that either a group of memory transistors covered with the shielding film or other transistor groups can be selected by a specific address input signal input to an address control circuit. Storage device〇
(3)半導体基板上に絶縁された電荷蓄積可能な浮遊ゲ
ートと制御ゲートとを備えかつ電気的に情報の書込みが
可能であると共に書込まれ九情報の消去が紫外線照射に
よって可能な電界効果メモlランラスタをマトリクス状
に配列してなる記憶素子含有する紫外線照射消去型の半
導体不揮発性記憶装置において、それぞれ上記記憶素子
の特定のメモリエリアに対応する複数のデータ入出力端
子を備え、上記電界効果メモリトランジスタのうち特定
のデータ入出力端子に対応するメモリエリアに属するト
ランジスタ群を紫外線を透過させない遮蔽膜で覆ったこ
とを特徴とする半導体不揮発性記憶装置。
(3) A field effect memory that is equipped with a floating gate that can store charge and a control gate that are insulated on a semiconductor substrate, that allows information to be written electrically, and that written information can be erased by ultraviolet irradiation. An ultraviolet irradiation erasable semiconductor non-volatile memory device containing a memory element formed by arranging l-run rasters in a matrix, comprising a plurality of data input/output terminals each corresponding to a specific memory area of the memory element; A semiconductor nonvolatile memory device characterized in that a group of memory transistors belonging to a memory area corresponding to a specific data input/output terminal is covered with a shielding film that does not transmit ultraviolet rays.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS616868A (en) * 1984-06-20 1986-01-13 Nec Corp Mis type field-effect semiconductor device
US4758984A (en) * 1985-12-18 1988-07-19 Fujitsu Limited Semiconductor memory device including read only memory element for storing fixed information
US4942450A (en) * 1987-07-08 1990-07-17 Nec Corporation Semiconductor memory device having non-volatile memory transistors
US5070378A (en) * 1988-09-22 1991-12-03 Nec Corporation Eprom erasable by uv radiation having redundant circuit
US7311385B2 (en) 2003-11-12 2007-12-25 Lexmark International, Inc. Micro-fluid ejecting device having embedded memory device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS616868A (en) * 1984-06-20 1986-01-13 Nec Corp Mis type field-effect semiconductor device
US4758984A (en) * 1985-12-18 1988-07-19 Fujitsu Limited Semiconductor memory device including read only memory element for storing fixed information
US4942450A (en) * 1987-07-08 1990-07-17 Nec Corporation Semiconductor memory device having non-volatile memory transistors
US5070378A (en) * 1988-09-22 1991-12-03 Nec Corporation Eprom erasable by uv radiation having redundant circuit
US7311385B2 (en) 2003-11-12 2007-12-25 Lexmark International, Inc. Micro-fluid ejecting device having embedded memory device
US7673973B2 (en) 2003-11-12 2010-03-09 Lexmark Internatinoal, Inc. Micro-fluid ejecting device having embedded memory devices
US7954929B2 (en) 2003-11-12 2011-06-07 Lexmark International, Inc. Micro-fluid ejecting device having embedded memory in communication with an external controller

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