JPS58192150A - Interruption controlling system - Google Patents

Interruption controlling system

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Publication number
JPS58192150A
JPS58192150A JP7453482A JP7453482A JPS58192150A JP S58192150 A JPS58192150 A JP S58192150A JP 7453482 A JP7453482 A JP 7453482A JP 7453482 A JP7453482 A JP 7453482A JP S58192150 A JPS58192150 A JP S58192150A
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JP
Japan
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priority
interrupt
interrupt request
request
signal
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Pending
Application number
JP7453482A
Other languages
Japanese (ja)
Inventor
Keiichi Ito
啓一 伊藤
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

Abstract

PURPOSE:To attain the efficient interruption processing having the flexibility in matching with a system, by setting a fixed priority as to a specific interruption request, and not fixing the priority as to another interrupting request. CONSTITUTION:When interruption request signals REQ1-REQ4 are generated, they are latched to an interruption request latch circuit 1 in synchronizing with a clock signal CLK to a request latch circuit 1. An output of the latch circuit 1 is applied to a priority control memory 2 as an address signal. Priority data a, b, c from the priority control memory 2 are set to an interruption control register 3 and applied to a request reception signal (ACK) transmission encoder 4 as BCD outputs a', b', c' together with the output of the latch circuit 1. Thus, any of the ACK signals ACK1-ACK4 in response to the priority selection data is transmitted to a central processing unit, and the efficient interruption processing is attained.

Description

【発明の詳細な説明】 本発明は端末装置からの割込みなどの要求受付けを制御
する方式に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for controlling acceptance of requests such as interrupts from terminal devices.

従来端末装置からの割込みや電源断、システム誤動作な
どの割込みを受は伺ける代表的な方法として次の三つが
ある。
Conventionally, there are three typical methods for receiving interrupts from terminal devices, power interruptions, system malfunctions, etc.

一つは固定式と呼ばれるもので、複数の割込み要求に各
々優先順位を固定的に設け、同時に2個以上の割込み要
求が発生した場合は優先順位の高いものから順に受付け
るようにしたものであるが、優先順位の高い割込み要求
が頻繁に発生すると優先順位の低いものはほとんどある
いは全く受付けられないことがあり、優先順位下位の割
込み処理は非常に遅くなる。
One type is called a fixed type, in which a fixed priority is assigned to each of multiple interrupt requests, and when two or more interrupt requests occur at the same time, they are accepted in order of priority. However, if high-priority interrupt requests occur frequently, low-priority requests may rarely or never be accepted, and the processing of lower-priority interrupts becomes extremely slow.

もう一つは回転式と称するもので、優先順位を逐次回転
させることにより各側込み要求が均一に受付けられるよ
うにしたものであるが、ある特定の割込み要求だけを優
先的に受付けて処理したい一合には不向きである。
The other type is called the rotating type, which allows each side interrupt request to be accepted uniformly by sequentially rotating the priority order, but it is desired to accept and process only a specific interrupt request with priority. It is not suitable for one match.

三つ目は上記二つの方法を複合した方法で、優先順位を
固定式と回転式の二連りに設定できるものであるが、単
に優先順位を固定とするかあるいは回転させるかだけで
あって、特定の幾つかの割込み要求の優先順位を固定し
、それ以外の割込み要求の優先順位は非固定とすること
はできない。
The third method is a combination of the above two methods, in which the priority can be set in two ways: fixed and rotating, but it is not just a matter of whether the priority is fixed or rotating. , it is not possible to fix the priorities of some specific interrupt requests and make the priorities of other interrupt requests non-fixed.

本発明は上記従来の割込み処理の欠点を鑑みてなされた
ものであって、特定の割込み要求についでは固定の優先
順位を設定し、それ以外の割込み要求については優先順
位を非固定とすることを可能にして、融通性のある効率
的な割込み処理を行うことを目的とし、又同−の割込み
要求が連続的に発生するような場合はその割込み処理を
迅速になし得るようにすることを目的とする。
The present invention was made in view of the above-mentioned drawbacks of the conventional interrupt processing, and it sets fixed priorities for specific interrupt requests, and sets non-fixed priorities for other interrupt requests. The purpose is to enable flexible and efficient interrupt processing, and to quickly process interrupts when the same interrupt requests occur continuously. shall be.

以下図面に従って本発明の詳細な説明する。The present invention will be described in detail below with reference to the drawings.

第1図は本発明の一実施例の構成を示すもので、1は各
端末からの割込み要求信号REQ 1〜REQ4をラッ
チする割込み要求ラッーチ回路、2は割込み要求の受付
は優先順位を決める選択データを記憶している優先順位
制御メモリ、3は前記優先順位制御メモリ2からの優先
選択データa +  g Cを−す 時記憶する割込み制御レソスタ、4は図示せぬ中央処理
装置等に割込み要求受付は信号ACK、〜ACKaのい
ずれかを送出する要求受付信号送出エンコーダ(以下単
にACK送出エンコーダという)である。
FIG. 1 shows the configuration of an embodiment of the present invention, where 1 is an interrupt request latch circuit that latches interrupt request signals REQ1 to REQ4 from each terminal, and 2 is a selection that determines the priority order for accepting interrupt requests. A priority control memory stores data, 3 is an interrupt control register that stores priority selection data a + g C from the priority control memory 2, and 4 is an interrupt request to a central processing unit (not shown). The reception is performed by a request acceptance signal sending encoder (hereinafter simply referred to as an ACK sending encoder) that sends out one of the signals ACK and -ACKa.

上記構成において、割込み要求信号REQ1−REQ4
が発生すると、これらはクロック信号CLKに同期して
割込み要求う、チ回路1にラッチされる。このラッチ回
路1の出力は優先順位制御メモリ2にアドレス信号とし
て加わる。壕だ前記優先順位制御メモリ2には制御レノ
スタ3の出力a / 、 b/ 、 c /も同様にア
ドレス信号として加わる。優先順位制御メモリ2から読
出される優先選択データa、b。
In the above configuration, interrupt request signals REQ1-REQ4
When these occur, they are latched into the circuit 1, which requests an interrupt in synchronization with the clock signal CLK. The output of the latch circuit 1 is applied to the priority control memory 2 as an address signal. Similarly, the outputs a/, b/, and c/ of the control register 3 are added to the priority control memory 2 as address signals. Priority selection data a, b read from priority control memory 2.

Cは割込み制御レジスタ3ヘクロ、り信号CLKに同期
してセットされる。割込み制御レノスタ3にセットされ
た優先選択データ&、  、eは割込み要求ラッチ回路
1の出力と共にACK送出エンコーグ4に供給され、そ
のときに受付ける割込み要求を選定するのに用いられる
C is set in interrupt control register 3 in synchronization with signal CLK. The priority selection data &, , e set in the interrupt control renoster 3 is supplied to the ACK sending encoder 4 together with the output of the interrupt request latch circuit 1, and is used to select the interrupt request to be accepted at that time.

次に割込み要求の中で第4番月の割込み要求   □R
EQ 4を最優先とし、他の割込み要求は優先順位が逐
次回転するように具体的に優先順位を設定した場合につ
いて説明する。
Next, the fourth month's interrupt request among the interrupt requests □R
A case will be described in which the priorities are specifically set so that EQ 4 is given the highest priority and the priorities of other interrupt requests are sequentially rotated.

第2図は優先順位が上記の場合のACK送出エンコーグ
4の構成を示すもので、割込み制御レノスタ3の出力信
号a′、b′、c′は2進化10進のエンコーダBCD
の入力端子に各々図示の如く加わるようになっておシ、
該エンコーダBCDの10進化出力データが「4」以上
のとき即ち入力信号a′が“1”のときは第4番目の割
込み要求信号REQ4に対する受付は信号ACK4が送
出さ、れるように、その他の場合は入力信号b’、c′
に応じて出力されるエンコーダBCDの10進化データ
にて選択される割込み要求の受付は信号が送出されるよ
うに該エンコーダBCDの出力信号と割込み要求信号R
EQ 1〜REQ 4がケ゛−ト回路により組合わされ
ている。
FIG. 2 shows the configuration of the ACK sending encoder 4 when the priority order is as above.
are connected to the input terminals as shown in the figure.
When the decimal output data of the encoder BCD is "4" or more, that is, when the input signal a' is "1", the acceptance of the fourth interrupt request signal REQ4 is performed by sending the signal ACK4. In this case, input signals b', c'
Acceptance of an interrupt request selected by the decimal evolution data of the encoder BCD output according to the output signal of the encoder BCD and the interrupt request signal R is performed so that the signal is sent.
EQ 1 to REQ 4 are combined by a gate circuit.

第3図はこの具体例の場合の優先順位制御メモリ2のア
ドレス(REQ1〜REQ41 a/ # b’ # 
(!’ )とその記憶内容である優先選択データa、b
、cの関係を示すと共にそのときに送出される割込み要
求受付は信号ACKを示している。なおこの図にお) いて、Xは′1”、′0”のいずれでもよいことを意味
する。
FIG. 3 shows the addresses of the priority control memory 2 (REQ1 to REQ41 a/ # b'#
(!') and its memory contents, priority selection data a, b
, c, and the interrupt request acceptance sent at that time indicates the signal ACK. In this figure, X means either '1' or '0'.

同図から明らかなように割込み要求信号REQ、〜RE
Q4が全て”0”即ち何の割込み要求も発生していない
ときは割込み制御レノスタ3の出力a / 、 b/。
As is clear from the figure, the interrupt request signals REQ, ~RE
When Q4 is all "0", that is, no interrupt request is generated, the outputs a/, b/ of the interrupt control reno star 3.

C′と同一内容の優先選択データが優先順位制御メモリ
2から出力される。たとえばそのときの匍]込み制御レ
ノスタ3の出力a′、b′、c′が(o、o、1)であ
れば出力される優先選択データa 、’b 、 cは(
0,0,1)となる。即ち割込み要求REQ 1〜RE
Q4で指定されるアドレスの下位4ビツトカ(0,0,
0,0)でその上位3ビツトa’ Hb’ Hc’が(
0,0,1)であるアドレスに(0,0,1)を記憶し
ておく。同様に前記上位3ビア ) a’、 b’、 
c’が(0,1、O)のアドレスには(0,1,0) 
、(0,1,1)のアドレスには(0,1,1)、(1
,0,1)のアドレスには(1,0,’1)、(1,1
,0)のアドレスには(1,1,0)そして(1,1,
1)のアドレスには(1,1,1)を夫々記憶しておく
。これにより割込み要求が何も発生していない状態では
優先順位制御メモリ2から割込み制御レノスタ3の内容
と同一の優先選択データが読み出されることになり、そ
の結果核剤込み制御レジスタ3の内容は割込み要求が新
たに発生するまで前回割込み発生時のま1保持される。
Priority selection data having the same content as C' is output from the priority order control memory 2. For example, if the outputs a', b', and c' of the included control renostar 3 at that time are (o, o, 1), the output priority selection data a, 'b, and c are (
0,0,1). That is, interrupt requests REQ 1 to RE
The lower 4 bits of the address specified by Q4 (0, 0,
0, 0), and its upper 3 bits a'Hb'Hc' are (
(0,0,1) is stored at the address (0,0,1). Similarly, the top three vias) a', b',
The address where c' is (0, 1, O) is (0, 1, 0)
, (0,1,1) addresses (0,1,1), (1
,0,1), (1,0,'1), (1,1
, 0) is (1, 1, 0) and (1, 1,
(1, 1, 1) are stored in the addresses 1), respectively. As a result, when no interrupt request is generated, the same priority selection data as the contents of the interrupt control register 3 is read from the priority control memory 2, and as a result, the contents of the core control register 3 are Until a new request occurs, the same value as when the previous interrupt occurred is held.

したがって前回受付けのものと同じ割込み要求が続けて
発生すると、この割込み要求信号が割込み要求う、子回
路1にう、チされると同時にACKに送出エンコーダ4
かもその割込み要求受付けの信号が送出される。この場
合は優先順位制御メモリ2から優先選択データが読み出
されて割込み制御レジスタ3に記憶される時間分だけ割
込み処理が早く開始されることになる。
Therefore, when the same interrupt request as the one accepted last time occurs consecutively, this interrupt request signal is sent to the encoder 4 as an ACK signal.
Then, a signal indicating acceptance of the interrupt request is sent. In this case, the interrupt processing is started earlier by the time required for the priority selection data to be read from the priority control memory 2 and stored in the interrupt control register 3.

いま割込み制御レジスタ3の出力a’、b’、c’が(
0,0,1)のとき4つの割込み要求REQ1〜REQ
4が同時に発生したとすると、まず上述のように第1番
目の割込み要求受付は信号ACK jが送出される。
Now the outputs a', b', c' of the interrupt control register 3 are (
0, 0, 1), four interrupt requests REQ1 to REQ
4 occur at the same time, the signal ACK j is sent out for the first interrupt request acceptance as described above.

この第1番目の割込み要求の処理が終了すると、その割
込み要求信号REQ1は消滅し、優先順位制御メモリ2
のアドレス信号のうち下位4ビツトは(0,1,1,1
)に、また割込み制御レジスタ3の出力&’ @ b’
 1 C’で指定されるその上位3ビツトは(0,0,
1)になる。その結果優先順位制御メモリ2からは第2
図(イ)に示すように優先選択データa。
When the processing of this first interrupt request is completed, the interrupt request signal REQ1 disappears and the priority control memory 2
The lower 4 bits of the address signal are (0, 1, 1, 1
), and the output of interrupt control register 3 &' @ b'
1 The upper 3 bits specified by C' are (0, 0,
1). As a result, the second
As shown in Figure (a), priority selection data a.

b + cとして(1,1,0)が読み出され、割込み
制御レジスタ3に記憶されると共にACK送出エンコー
ダ4に加わる優先選択データa’ 1 b’ r C’
は(1,1,0)に変わる。前記ACK送出エンコーダ
4は前記優先選択データa′が1”であることにより無
条件に第4番目の割込み要求REQ4に対する受付は信
号ACK4を送出する。
(1, 1, 0) is read out as b + c, stored in the interrupt control register 3, and added to the ACK sending encoder 4 as priority selection data a' 1 b' r C'
changes to (1, 1, 0). Since the priority selection data a' is 1'', the ACK sending encoder 4 unconditionally sends out a signal ACK4 in response to the fourth interrupt request REQ4.

第4番目の割込み要求REQ4の処理が終了すると、割
込み要求ラッチ回路1の出力は核剤込み要求信号REQ
4の消滅により(0,1,]#O)となる。このため優
先順位制御メモリ2からは次に第2図(ロ)に示すよう
に優先選択データa、l)、cとして(0、1、0)が
読み出され、これが割込み制御レジスタ3に記憶される
ことによりACK送出エンコーダ4から第2番目の割込
み要求REQ 2に対する受付は信号ACK2が送出さ
れる。一方上記割込み要求信ア 号REQ4の消滅前または消滅と同時に第1の割込み要
求信号REQ 1が再び発生した場合は割込み要求ラッ
チ回路1の出力は(1,1,1,0)となるが、割込み
制御レジスタ3の出力a / 、 b/ 、 c ’が
(1,1,0)のためこの場合も優先選択データa、b
、cは第2図(ロ)に示す関係から(0,1,0)とな
り、上記と同じく第2番目の割込み要求REQ2の受付
信号ACK2が送出される。
When the processing of the fourth interrupt request REQ4 is completed, the output of the interrupt request latch circuit 1 becomes the core loading request signal REQ.
The disappearance of 4 results in (0, 1,]#O). Therefore, (0, 1, 0) is read out from the priority control memory 2 as the priority selection data a, l), c as shown in FIG. 2 (b), and this is stored in the interrupt control register 3. As a result, the ACK sending encoder 4 sends a signal ACK2 in response to the second interrupt request REQ2. On the other hand, if the first interrupt request signal REQ1 is generated again before or at the same time as the disappearance of the interrupt request signal REQ4, the output of the interrupt request latch circuit 1 becomes (1, 1, 1, 0). Since the outputs a/, b/, and c' of the interrupt control register 3 are (1, 1, 0), priority selection data a, b are also used in this case.
, c become (0, 1, 0) from the relationship shown in FIG.

次に上記第2番目の割込み要求REQ 2の処理が終了
し、その割込み要求信号がなくなると、割込み要求う、
子回路1の出力は(0,0,1,0)となる。
Next, when the processing of the second interrupt request REQ 2 is completed and the interrupt request signal disappears, the interrupt request is made.
The output of the child circuit 1 is (0, 0, 1, 0).

このとき優先順位制御メモリ2からは第2図()に示す
ように優先選択データa g l) g Cとして(0
,1,0)が読み出され、ACK送出エンコーダ4から
第3番目の割込み要求REQ 5の受付は信号ACK3
が送出される。また上記第2番目の割込み要求REQ2
の消滅前または消滅と同時に再び優先順位最高位の第4
の割込み要求信号REQ5が発生すると割込み要求ラッ
チ回路1の出力は(0,0,1,1)となる。このとき
割込み制御レジスタ3の記憶内容a’、b’、c’は上
記の如< (0,1,0)となっているから優先順位制
御メモリ2の読出しデータa。
At this time, the priority control memory 2 outputs (0
, 1, 0) are read out, and the third interrupt request REQ 5 is accepted from the ACK sending encoder 4 by the signal ACK3.
is sent. In addition, the second interrupt request REQ2
4th highest priority again before or at the same time as disappearing.
When the interrupt request signal REQ5 is generated, the output of the interrupt request latch circuit 1 becomes (0, 0, 1, 1). At this time, the stored contents a', b', and c' of the interrupt control register 3 are as shown above (0, 1, 0), so the read data a of the priority control memory 2 is read.

b、cは第2図に)に示すように(1,1,1)となる
b and c become (1, 1, 1) as shown in Fig. 2).

この優先選択データは割込み制御レジスタ3に記憶され
るが、該レジスタ3の出力のうちa′が1”であるだめ
この場合はACK送出エンコーダ4から第4番目の割込
み要求に対する受付は信号ACK4が送出され、第4番
目の割込み要求から優先的に処理される。この第4番目
の割込み要求の処理が終了すると、割込み要求ラッチ回
路1の出力は((+、0,1.0)となり、−刃側込み
制御レジスタ3のこのときの記憶内容は(1,1,Dと
なっている。この場合優先順位制御メモリ2からは第2
図(ホ)に示すように優先選択データa、b、cとして
((1,1,1)が読み出され、その結果第3番目の割
込み要求に対する受付は信号ACK3が送出される。
This priority selection data is stored in the interrupt control register 3, but since a' of the output of the register 3 is 1'', in this case, the signal ACK4 is used to accept the fourth interrupt request from the ACK sending encoder 4. The interrupt request latch circuit 1 outputs ((+, 0, 1.0), and the fourth interrupt request is processed first. When the fourth interrupt request is processed, the output of the interrupt request latch circuit 1 becomes ((+,0,1.0). - The memory contents of the blade side control register 3 at this time are (1, 1, D. In this case, the second
As shown in FIG. 5(e), ((1, 1, 1) is read out as the priority selection data a, b, c, and as a result, a signal ACK3 is sent to acknowledge the third interrupt request.

このように上記実施例では優先順位制御メモリ2の各ア
ドレスに第2図に示すように優先選択データa+b+c
を記憶しておくことにより複数の割込みが同時に発生し
た場合その中に前回受付けと同じ割込みがあればまずそ
の割込み要求を最優先で受付け、なければ第4番目の割
込み要求を最優先で受付けると共にその他の割込み要求
については一つの割込み要求を受付けるごとに優先順位
を逐次回転させることができる。
In this way, in the above embodiment, priority selection data a+b+c is stored in each address of the priority control memory 2 as shown in FIG.
By remembering this, when multiple interrupts occur simultaneously, if there is an interrupt that is the same as the previous one, that interrupt request will be accepted with the highest priority, and if not, the fourth interrupt request will be accepted with the highest priority. Regarding other interrupt requests, the priority order can be sequentially rotated each time one interrupt request is accepted.

以上は割込みの優先順位が固定と回転の二通り設定され
た複合方式の具体例について説明したが、優先順位制御
メモリ2に予じめ記憶しておく優先選択データを適宜設
定することにより固定式1回転式のいずれの割込み制御
も行うことができる。
The above describes a specific example of a composite method in which the interrupt priority is set in two ways, fixed and rotating. Any one-rotation type interrupt control can be performed.

たとえば割込み要求の優先順位をREQl > REQ
2 >REQ3 > REQ4と固定したい場合には第
3図に示すように優先順位制御メモリ2の下位4ビ、ト
が(1,X、X、X)である全アドレスに優先選択デー
タ(a 、 b 、 c )−(0,0,1)、該下位
4ビツトが(0,1,X、X)である全アドレスに優先
選択データ(0,1,0)、該下位4ビツトが(o、o
*x、x)である全アドレスに優先選択データ(0,1
,1)、該下位4ビツトが(0,0,0,1)である全
アドレスに優先選択データ(1,0,0)を夫々記憶さ
せればよい。
For example, set the priority of interrupt requests as REQl > REQ
2 > REQ3 > REQ4, as shown in Figure 3, the priority selection data (a, b, c) - (0, 0, 1), priority selection data (0, 1, 0) for all addresses whose lower 4 bits are (0, 1, X, X), and whose lower 4 bits are (o ,o
Priority selection data (0, 1
, 1), priority selection data (1, 0, 0) may be stored in all addresses whose lower 4 bits are (0, 0, 0, 1).

なお上記実施例は割込み要求が4種類の場合について述
べたが、更に割込み要求の種類がこれより多い場合も優
先順位制御メモリ2の優先選択データのビット数を3ビ
ツトより多くすることにより上記実施例と同様に実施で
きることは言う捷でもない。
The above embodiment has been described for the case where there are four types of interrupt requests, but even if there are more types of interrupt requests than this, the above implementation can be carried out by increasing the number of bits of the priority selection data in the priority control memory 2 to more than 3 bits. There is no point in saying that it can be implemented in the same way as the example.

また上記優先順位制御メモリ2は読取り専用メモリ(’
ROM)又はプロゲラムロノックアレイ(PLA)を用
いて構成してもよいが、一つの優先順位制御メモリで固
定式2回転式及びこれらの複合式と任意に割込み制御方
式を切替えたい場合は読取り/−書込みメモIJ (R
AM )を用いて構成するのがよい。
The priority control memory 2 is also a read-only memory ('
ROM) or programmatic knockout array (PLA), but if you want to switch the interrupt control method arbitrarily between a fixed two-rotation type and a combination of these types with a single priority control memory, read/write. -Written memo IJ (R
It is preferable to configure using AM).

以上詳細に説明したように本発明では、複数の割込み要
求が同時に発生した場合優先的に受付けるべき割込み要
求を指定する優先選択データをメモリに記憶し、このメ
モリを割込み要求信号と前回受付けの割込み要求を指示
する信号の組合せによりアドレス指定して前記優先選択
データを読出すとともにこれを異なる優先選択データが
読出さ  、1れるまで一時記憶するようにしたため、
予じめ上記メモリに記憶する優先選択データを選定する
ことによりシステムに合わせて融通性のある効率的な割
込み処理が行なえるようになるとともに同一の割込み要
求が連続的に発生するような場合の割込み処理がより迅
速になされる効果がある。
As explained in detail above, in the present invention, priority selection data specifying which interrupt requests should be accepted preferentially when multiple interrupt requests occur at the same time is stored in memory, and this memory is used to store interrupt request signals and previously accepted interrupts. The priority selection data is read out by addressing with a combination of signals instructing a request, and is temporarily stored until different priority selection data is read out and becomes 1.
By selecting the priority selection data to be stored in the memory in advance, flexible and efficient interrupt processing can be performed according to the system, and it is also possible to perform interrupt processing when the same interrupt request occurs continuously. This has the effect of processing interrupts more quickly.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の構成を示すブロック図、第
2図は第1図の一部の詳細を示す回路図、第3図は本発
明の一実施例の説明図、第4図は本発明の他の実施例の
説明図である。 1・・割込み要求ラッチ回路、2・・・優先順位制御メ
モリ、3・・・割込み制御レノスタ、4・・・ACK送
出エンコーダ、REQ1〜REQ 4・・・割込み要求
信号、a。 b+c・・・優先選択データ、ACKj〜ACK4・・
・割込み要求受付は信号。 第3図 第4図 1 事件の表示 昭和57年 特 許  願第074534 舟2 発明
の名称 割込み制御方式 5 補正の対象 別紙のとおり  、 ′5B、 2.1O6、補正の内
容 (1)  明細書第8頁第1行、第12行、第9自第3
行、第9行、第20行、及び第10貞第1f1行、第1
5行に、「第2図」とあるのを「第3図」と補正する。 (2)  回書第11頁9行に「第3図」とあるのを「
第4図」と補正する。 (3)  図面第3図を別紙のとおり補正する。 j
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a circuit diagram showing some details of FIG. 1, FIG. 3 is an explanatory diagram of an embodiment of the present invention, and FIG. The figure is an explanatory diagram of another embodiment of the present invention. 1...Interrupt request latch circuit, 2...Priority control memory, 3...Interrupt control renostar, 4...ACK sending encoder, REQ1-REQ 4...Interrupt request signal, a. b+c...priority selection data, ACKj~ACK4...
- Interrupt request acceptance is a signal. Figure 3 Figure 4 1 Display of the case 1982 Patent Application No. 074534 Boat 2 Name of the invention Interrupt control method 5 Subject of amendment As per the appendix, '5B, 2.1O6, Contents of amendment (1) Description No. 8th page 1st line, 12th line, 9th auto 3rd
row, 9th row, 20th row, and 10th row 1f1 row, 1st
In line 5, "Figure 2" is corrected to "Figure 3." (2) On page 11, line 9 of the circular, replace “Figure 3” with “
Figure 4” is corrected. (3) Figure 3 of the drawings will be amended as shown in the attached sheet. j

Claims (1)

【特許請求の範囲】[Claims] 複数の割込み要求信号をラッチする割込み要求う、子回
路と、同時に複数の割込み要求が発生した場合優先的に
受付けるべき割込み要求を指定する優先選択データを記
憶するメモリと、前言Cメモリからの読出しデータを一
時記憶する記憶回路と、前記割込み要求ラッチ回路にラ
ッチされた割込み要求の中から前記記憶回路の記憶デー
タにより指示される割込み要求の受付信号を送出する受
付は信号送出回路とを備え、前記メモリを前記割込み要
求ラッチ回路にう、チされた割込み要求信号と前記記憶
回路の記憶データ信号の組合せによりアドレス指定する
ことによりそのときに受付けるべき割込み要求の前記優
先選択データを発生することを特徴とする割込み制御方
式。
An interrupt request that latches multiple interrupt request signals, a child circuit, a memory that stores priority selection data that specifies which interrupt request should be accepted preferentially when multiple interrupt requests occur at the same time, and reading from the aforementioned C memory. A reception circuit includes a storage circuit that temporarily stores data, and a signal sending circuit that sends out an acceptance signal for an interrupt request specified by data stored in the storage circuit from among the interrupt requests latched in the interrupt request latch circuit; The priority selection data of the interrupt request to be accepted at that time is generated by addressing the memory in the interrupt request latch circuit by a combination of the checked interrupt request signal and the stored data signal of the storage circuit. Features an interrupt control method.
JP7453482A 1982-05-06 1982-05-06 Interruption controlling system Pending JPS58192150A (en)

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ID=13550048

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6029219A (en) * 1997-08-29 2000-02-22 Fujitsu Limited Arbitration circuit for arbitrating requests from multiple processors

Cited By (1)

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Publication number Priority date Publication date Assignee Title
US6029219A (en) * 1997-08-29 2000-02-22 Fujitsu Limited Arbitration circuit for arbitrating requests from multiple processors

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