JPS58181151A - マイクロプロセツサのテスト・パタ−ン作成方法 - Google Patents
マイクロプロセツサのテスト・パタ−ン作成方法Info
- Publication number
- JPS58181151A JPS58181151A JP57063534A JP6353482A JPS58181151A JP S58181151 A JPS58181151 A JP S58181151A JP 57063534 A JP57063534 A JP 57063534A JP 6353482 A JP6353482 A JP 6353482A JP S58181151 A JPS58181151 A JP S58181151A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- memory
- pattern
- test pattern
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリにプログラムを格納しておき、良Aの
マイクロプロセッサで上記プログラムの実行を行わせ、
その際にメモリとマイクロプロセンサとの間のインタフ
ェース信号線上の情報をコピーシ、このコピーさnた情
報を用いてマイクロプロセッサのテスト・パターンを作
成するようにしたマイクロプロセッサのテスト・パター
ン作成方法に関するものである。
マイクロプロセッサで上記プログラムの実行を行わせ、
その際にメモリとマイクロプロセンサとの間のインタフ
ェース信号線上の情報をコピーシ、このコピーさnた情
報を用いてマイクロプロセッサのテスト・パターンを作
成するようにしたマイクロプロセッサのテスト・パター
ン作成方法に関するものである。
従来、LSIテスタでマイクロプロセッサのテストを行
う場合、マイクロプロセッサの入力クロック・サイクル
毎における入出力信号の状態が分っているならば、容易
にテストΦパターンを作成する事が出来る。しかし、命
令先取り機能をもつマイクロプロセッサにおいては、命
令フェッチと実行が非同期に行われるので、入力クロッ
ク・サイクル毎の入出力信号の状態が分らず、入力クロ
ック・サイクル毎に比較するテス)−パターンを作成す
ることが出来ない。そこで、周辺LSIやメモリなどを
接続し友実機テストを行う方法もあるが、この方法はマ
イクロプロセッサの入力クロック・サイクル毎に比較判
定しているのではなく。
う場合、マイクロプロセッサの入力クロック・サイクル
毎における入出力信号の状態が分っているならば、容易
にテストΦパターンを作成する事が出来る。しかし、命
令先取り機能をもつマイクロプロセッサにおいては、命
令フェッチと実行が非同期に行われるので、入力クロッ
ク・サイクル毎の入出力信号の状態が分らず、入力クロ
ック・サイクル毎に比較するテス)−パターンを作成す
ることが出来ない。そこで、周辺LSIやメモリなどを
接続し友実機テストを行う方法もあるが、この方法はマ
イクロプロセッサの入力クロック・サイクル毎に比較判
定しているのではなく。
組合わせ几インストラクションの全てが正常動作したと
きに分枝するアドレスと、異常があったときに分枝する
アドレスによって、バス(paas)か、フェイル(F
a(J)かを判定している。そのためにフェイルを発生
した場合、テストをしようとしたインストラクションが
原因なのか、他のインストラクションが原因なのかを判
定しにくいことや二重のフェイルによって誤ってバスす
る危険性がある。
きに分枝するアドレスと、異常があったときに分枝する
アドレスによって、バス(paas)か、フェイル(F
a(J)かを判定している。そのためにフェイルを発生
した場合、テストをしようとしたインストラクションが
原因なのか、他のインストラクションが原因なのかを判
定しにくいことや二重のフェイルによって誤ってバスす
る危険性がある。
本発明は、上記の考察に基づくものであって、命令先取
多機能を有するマイクロプロセッサに対する入カクロレ
ク・サイクル毎のテストを行うためのテスト・パターン
を簡単に作成できるようにシタマイクロプロセッサのテ
スト・パターン作成方法を提供することを目的としてい
る。
多機能を有するマイクロプロセッサに対する入カクロレ
ク・サイクル毎のテストを行うためのテスト・パターン
を簡単に作成できるようにシタマイクロプロセッサのテ
スト・パターン作成方法を提供することを目的としてい
る。
そしてそのmめ、本発明のマイクロプロセフすのテスト
・パターン作成方法は、 (イ) メモリにロード・モジー−ルを格納する過程と
。
・パターン作成方法は、 (イ) メモリにロード・モジー−ルを格納する過程と
。
(ロ)上記メモリと良品であることが保証されている先
取り機能を有するマイクロプロセッサとを接続し、上記
マイクロプロセッサに上記ロード・モジュールを実行さ
せ、両者間のインタフェース上の信号を上記マイクロプ
ロセッサに対する入力クロックでサンプリングし、該サ
ンプリング信号を記憶する過程と。
取り機能を有するマイクロプロセッサとを接続し、上記
マイクロプロセッサに上記ロード・モジュールを実行さ
せ、両者間のインタフェース上の信号を上記マイクロプ
ロセッサに対する入力クロックでサンプリングし、該サ
ンプリング信号を記憶する過程と。
(ハ)上記記憶されたサンプリング信号列に基づいて、
上記マイクロプロセッサと同種のマイクロプロセッサに
対する1人カクロクク毎の期待値データる含むテスト・
パターンを作成する過程と、 を有することを特徴とするものである。
上記マイクロプロセッサと同種のマイクロプロセッサに
対する1人カクロクク毎の期待値データる含むテスト・
パターンを作成する過程と、 を有することを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第1図は本発明を実施するためのハードウェア構成の一
例を示す図、第2図はテストを実行するまでの処理を説
明するフローチャート、第3図はパターン・ファイルの
内容を説明する図、第4図は切換回路によって切換えら
れるシステムの状態を示す図である。
例を示す図、第2図はテストを実行するまでの処理を説
明するフローチャート、第3図はパターン・ファイルの
内容を説明する図、第4図は切換回路によって切換えら
れるシステムの状態を示す図である。
第1図において、1はD U T CDavioe U
tsdarTest) s 2は切換回路、3は外付メ
モリ、4はコンパレータ、5はドライバ波形整形回路、
6は書込みレジスタ、7は制御部、8はパターン・ファ
イル、9はコンベア・イネーブル1フアイル。
tsdarTest) s 2は切換回路、3は外付メ
モリ、4はコンパレータ、5はドライバ波形整形回路、
6は書込みレジスタ、7は制御部、8はパターン・ファ
イル、9はコンベア・イネーブル1フアイル。
10は7エイル・メモリ、11はデータ・バス、12は
外部記憶装置、Tはテスタ、SlないしS7は制御信号
をそれぞれ示している。
外部記憶装置、Tはテスタ、SlないしS7は制御信号
をそれぞれ示している。
DUT 1はマイクロプロセッサである0符号4ないし
12の部分は、テスタTを構成している。切換回路2は
、第4図に示すように、外付メモリ3とテスタTとを接
続したり、外付メモリ3とDUTlとを接続し且つ両者
間のインタフェースをテスタTに接続したり、DUTl
とテスタTを接続したシする機能を有している。外付メ
モリ3には、良品DUTによって実行されるプログラム
が格納されている。コンパレータ4は、信号s4がオン
になった時に、コンパレータ・イネーブル信号に従って
切換回路2からのパターン・データとパターン・ファイ
ル8からのパターン・データとの比較を行う。ドライバ
波形整形回路5は、信号s5がオンになった時、パター
ン・ファイル8がらのパターン争データを波形整形して
出方する。書込みレジスタ6は、信号s1がオンになっ
た時、比較判定結果を取込む。制御部7は、テスタ全体
の制御を行うものであシ、これは例えばマイクロプロセ
ッサから構成されている。パターン・ファイル8には、
テストに必要なパターン・データが格納されており、信
号S6がオンになると、パターン・データがドライバ波
形整形回路5又はコンパレータ4に転送さ扛る。コンベ
ア0イネーブル・ファイル9には、コンベア・イネーブ
ル情報が格納されてお)、信号S3がオンとなると、コ
ンベア拳イネーブル情報がコンパレータ4に転送される
。フェイル1メモリ10には、信号S2のオン時に、書
込みレジスタ6のデータが書込まれる。制御部7は、信
号S7によってデータ・バス11を制御シ、パターン・
ファイル8、フェイル−メモリ10、コンベア・イネー
ブル ジ転送を行う。
12の部分は、テスタTを構成している。切換回路2は
、第4図に示すように、外付メモリ3とテスタTとを接
続したり、外付メモリ3とDUTlとを接続し且つ両者
間のインタフェースをテスタTに接続したり、DUTl
とテスタTを接続したシする機能を有している。外付メ
モリ3には、良品DUTによって実行されるプログラム
が格納されている。コンパレータ4は、信号s4がオン
になった時に、コンパレータ・イネーブル信号に従って
切換回路2からのパターン・データとパターン・ファイ
ル8からのパターン・データとの比較を行う。ドライバ
波形整形回路5は、信号s5がオンになった時、パター
ン・ファイル8がらのパターン争データを波形整形して
出方する。書込みレジスタ6は、信号s1がオンになっ
た時、比較判定結果を取込む。制御部7は、テスタ全体
の制御を行うものであシ、これは例えばマイクロプロセ
ッサから構成されている。パターン・ファイル8には、
テストに必要なパターン・データが格納されており、信
号S6がオンになると、パターン・データがドライバ波
形整形回路5又はコンパレータ4に転送さ扛る。コンベ
ア0イネーブル・ファイル9には、コンベア・イネーブ
ル情報が格納されてお)、信号S3がオンとなると、コ
ンベア拳イネーブル情報がコンパレータ4に転送される
。フェイル1メモリ10には、信号S2のオン時に、書
込みレジスタ6のデータが書込まれる。制御部7は、信
号S7によってデータ・バス11を制御シ、パターン・
ファイル8、フェイル−メモリ10、コンベア・イネー
ブル ジ転送を行う。
第2図はテストを実行するまでの処理を説明するもので
おる。先ず、二一モニンクを用いてテスト・パターンを
作成する。このテスト・パターンは、例えば下記のよう
なものでおる。
おる。先ず、二一モニンクを用いてテスト・パターンを
作成する。このテスト・パターンは、例えば下記のよう
なものでおる。
1、 MOVI SP X 2020’2、
POPF 3、MOVI AX X 5555’4、MO
VI CX X 5555’5、 ADD
AX,CX 6、MOV TMOV (BP)、AX7、
PUSHF ステップ1は、スタック・ポインタ(s p)にXv2
020vをセットせよという命令である。ステップ2は
、スタック・ポインタで指示されるメモリ・アドレスの
内容をフラグ拳レジスタにセットせよという命令である
。ステップ3は.AXレジスタにデータXv5555’
をセクトせよという命令である。ステップ4は,CXレ
ジスタにデータX’5555”をセットせよという命令
である。ステップ5は,AXレジスタのデータとCXレ
ジスタのデータとを加算し、加算結果をAXレジスタに
セットせよという命令である0ステツプ6は.AXレジ
スタのデータを変数TMOVで指示されるメモリ・アド
レスにストアせよという命令である。ステップ7は,フ
ラグ書レジスタのデータをメモリにストアせよという命
令である。
POPF 3、MOVI AX X 5555’4、MO
VI CX X 5555’5、 ADD
AX,CX 6、MOV TMOV (BP)、AX7、
PUSHF ステップ1は、スタック・ポインタ(s p)にXv2
020vをセットせよという命令である。ステップ2は
、スタック・ポインタで指示されるメモリ・アドレスの
内容をフラグ拳レジスタにセットせよという命令である
。ステップ3は.AXレジスタにデータXv5555’
をセクトせよという命令である。ステップ4は,CXレ
ジスタにデータX’5555”をセットせよという命令
である。ステップ5は,AXレジスタのデータとCXレ
ジスタのデータとを加算し、加算結果をAXレジスタに
セットせよという命令である0ステツプ6は.AXレジ
スタのデータを変数TMOVで指示されるメモリ・アド
レスにストアせよという命令である。ステップ7は,フ
ラグ書レジスタのデータをメモリにストアせよという命
令である。
上記のような二−モニツクのテスト−ノくターンは,ア
センブルされる。アセンブルされたテスト・パターンは
、例えば下記のようになるOBC 20 20
9D B8 55 55 B9 5555
01 C8 89 06 44 44
9Cアセンブルされたテスト・パターン、切換回路
2への制御信号、DUTlもしくは外付メモリ3への制
御信号についてのパターン番データをパターン争ファイ
ル8に格納する。
センブルされる。アセンブルされたテスト・パターンは
、例えば下記のようになるOBC 20 20
9D B8 55 55 B9 5555
01 C8 89 06 44 44
9Cアセンブルされたテスト・パターン、切換回路
2への制御信号、DUTlもしくは外付メモリ3への制
御信号についてのパターン番データをパターン争ファイ
ル8に格納する。
第4図(イ)に示すように、切換回路2によって。
外付メモリ3とテスタ7とを接続し、外付メモリ3にア
センブルされ几テスト・パターンを格納する。そして、
第4図(口)に示すように、外部メモリ3と良品のDU
T 1とを接続し、両者間のインタフェースをテスタT
に接続する。このときのDUTlは良品であることが保
証されているマイクロプロセッサである。この状態の下
でDUTIを起動すると、DUTIは外付メモリ3内の
ロード・モジュールを逐次実行する。外付メモリ3とD
UTlとを接続するインタフェース上の信号は、DUT
Iへの入力クロックでサンプリングされ、このサンプリ
ング信号はテスタT内のフェイル・メモリ10に取込ま
れる。
センブルされ几テスト・パターンを格納する。そして、
第4図(口)に示すように、外部メモリ3と良品のDU
T 1とを接続し、両者間のインタフェースをテスタT
に接続する。このときのDUTlは良品であることが保
証されているマイクロプロセッサである。この状態の下
でDUTIを起動すると、DUTIは外付メモリ3内の
ロード・モジュールを逐次実行する。外付メモリ3とD
UTlとを接続するインタフェース上の信号は、DUT
Iへの入力クロックでサンプリングされ、このサンプリ
ング信号はテスタT内のフェイル・メモリ10に取込ま
れる。
フェイル・メモリ10からサンプリング情報を胱出し、
読出しデータを処理して、入力クロック・サイクルでの
比較判定可能なテスト・パターンを作成する。
読出しデータを処理して、入力クロック・サイクルでの
比較判定可能なテスト・パターンを作成する。
新たに作成したテスト・パターンをパターン争ファイル
8に格納する。
8に格納する。
第4図(ハ)に示すように、切換回路2によってテスタ
Tと未テストのDUT 1とを接続し,未テストのDU
Tlを起動し、ファンクシ日ンeテストを行う。
Tと未テストのDUT 1とを接続し,未テストのDU
Tlを起動し、ファンクシ日ンeテストを行う。
第3図はパターン・ファイルの内容を説明する次めの図
である。アセンブルしたテスト・パターンを外付メモリ
3上に配置し、良品のDUTlと外付メモリ3の間で動
作を実行させるために、パターン・ファイル8に、外付
メモリ3への制御信号、外付メモリーアドレス、外付メ
モリ・アドレスに対応するデータ、切換回路2への制御
信号、DUT 1への制御信号、および外付メモリ3と
DUTlO間に入力クロック・サイクルでの期待値をパ
ターン・データとして書込む。それぞれのデータは、パ
ターン争ファイルのピン番号に対応するフィールドから
出力されたるか、或は取込まれた信号と比較される。第
3図において、PlないしP6はフィールド、αないし
Cは記憶域をそれぞれ示している。フィールドP1は、
DUTlと外付メモリ3の間のインタフェースに接続さ
れるピンに対応するものであり、初期値としてオール“
0”が書込まれている。フィールドP2は、DUTIへ
の制御入力信号(例えばRoast信号、Ready
信号など)を格納するものである。フィ−ルドP 3
i;t、切換回路2への制御信号を格納するものである
。フィールドP4は、外付メモリ・アドレスを格納する
ものであり、フィールドP5は外付メモリ3に対するデ
ータを格納するものでアシ、フィールドP6は外付メモ
リ3に対する制御信号(リード/ライト信号やチップ・
セレクト信号など)を格納するものでおる。
である。アセンブルしたテスト・パターンを外付メモリ
3上に配置し、良品のDUTlと外付メモリ3の間で動
作を実行させるために、パターン・ファイル8に、外付
メモリ3への制御信号、外付メモリーアドレス、外付メ
モリ・アドレスに対応するデータ、切換回路2への制御
信号、DUT 1への制御信号、および外付メモリ3と
DUTlO間に入力クロック・サイクルでの期待値をパ
ターン・データとして書込む。それぞれのデータは、パ
ターン争ファイルのピン番号に対応するフィールドから
出力されたるか、或は取込まれた信号と比較される。第
3図において、PlないしP6はフィールド、αないし
Cは記憶域をそれぞれ示している。フィールドP1は、
DUTlと外付メモリ3の間のインタフェースに接続さ
れるピンに対応するものであり、初期値としてオール“
0”が書込まれている。フィールドP2は、DUTIへ
の制御入力信号(例えばRoast信号、Ready
信号など)を格納するものである。フィ−ルドP 3
i;t、切換回路2への制御信号を格納するものである
。フィールドP4は、外付メモリ・アドレスを格納する
ものであり、フィールドP5は外付メモリ3に対するデ
ータを格納するものでアシ、フィールドP6は外付メモ
リ3に対する制御信号(リード/ライト信号やチップ・
セレクト信号など)を格納するものでおる。
記憶域αには、外付メモリ3にロードすべきロード・モ
ジュールおよびロードするときに必要と々る各種の制御
信号が格納されている。記憶域すは、良品のDUT 1
が外付メモリ3のプログラムを実行する場合に必要とな
る各種の制御情報および仮の期待値データが格納されて
いる。この仮の期待値データは、記憶域すのフィールド
P1に書込まれており、この場合の仮の期待値データは
オール“0#である。
ジュールおよびロードするときに必要と々る各種の制御
信号が格納されている。記憶域すは、良品のDUT 1
が外付メモリ3のプログラムを実行する場合に必要とな
る各種の制御情報および仮の期待値データが格納されて
いる。この仮の期待値データは、記憶域すのフィールド
P1に書込まれており、この場合の仮の期待値データは
オール“0#である。
制御部7がパターン・ファイル8に起動をかけると、パ
ターン・ファイル8の内容に従って、次のような処理が
行われる。先ず、外付メモリ3に1パターン・ファイル
8に格納されているロード・I 。
ターン・ファイル8の内容に従って、次のような処理が
行われる。先ず、外付メモリ3に1パターン・ファイル
8に格納されているロード・I 。
モジュールがロードきれる。このロード・モジュールは
、先に述べた二−モニツクの命令列をアセンブルしたも
のである。外付メモリ3へのロード・モジュールのロー
ド後、外付メモリ3と良品のDUTlとが接続され&D
UT1が起動される。
、先に述べた二−モニツクの命令列をアセンブルしたも
のである。外付メモリ3へのロード・モジュールのロー
ド後、外付メモリ3と良品のDUTlとが接続され&D
UT1が起動される。
良品のDUTlが外付メモリ3のプログラムを実行して
いる期間、DUTlと外付メモリ3の間のインタフェー
ス上の(it号は%DUT1への入力クロックでサンプ
リングされ、サンプリング信号はパターン・ファイル8
の仮の期待値(オール“0″データ)と比較される。そ
して、フェイルの場合には、7エイル情報がフェイル・
メモリ10に畳込まれる。
いる期間、DUTlと外付メモリ3の間のインタフェー
ス上の(it号は%DUT1への入力クロックでサンプ
リングされ、サンプリング信号はパターン・ファイル8
の仮の期待値(オール“0″データ)と比較される。そ
して、フェイルの場合には、7エイル情報がフェイル・
メモリ10に畳込まれる。
外付メモリ3のプログラムの全てが良品のDUTlによ
って実行された後、フェイル・メモリ10内の情報はデ
ータ管バス11を介して外部に取出され、この情報に基
づいて入力クロック・サイクルで比較可能な期待値デー
タを含むテスト・パターンが作成される。このようにし
て作成された入力クロック・サイクルで比較可能なテス
)−パターンは、第3図(ロ)に示すように、パターン
・ファイル8の記憶域Cに書込まれる。パターン・ファ
イル8の記憶域Cに格納されているテスト・パターンを
使用して、DUTのファンクシ璽ン・テスト°を行う。
って実行された後、フェイル・メモリ10内の情報はデ
ータ管バス11を介して外部に取出され、この情報に基
づいて入力クロック・サイクルで比較可能な期待値デー
タを含むテスト・パターンが作成される。このようにし
て作成された入力クロック・サイクルで比較可能なテス
)−パターンは、第3図(ロ)に示すように、パターン
・ファイル8の記憶域Cに書込まれる。パターン・ファ
イル8の記憶域Cに格納されているテスト・パターンを
使用して、DUTのファンクシ璽ン・テスト°を行う。
以上の説明から明らかなように、本発明によれば、命令
先取9機能をもつマイクロプロセッサの動作を入力クロ
ック・サイクル単位でテストすることの出来るテスト・
パターンを生成することが出来る〇
先取9機能をもつマイクロプロセッサの動作を入力クロ
ック・サイクル単位でテストすることの出来るテスト・
パターンを生成することが出来る〇
第1図は本発明を実施するための71−ドウエア構成の
一例を示す図、第2図はテストを実行するまでの処理を
示すフローチャート、第3図はパターン・ファイルの内
容を説明するための図、第4図は切換回路によって切換
えられるシステムの状態を示す図である。 1・・・DUT、2・・・切換回路、3・・・外付メモ
リ、4・・・コンパレータ、5・・・ドライバ波形整形
回路、6・・・書込みレジスタ、7・・・制御部、8・
・・パターン・ファイル、9・・・コンベア・イネ−フ
ル・ファイル、10・・・フェイル拳メモIJ 、 1
1・・・データ・バス、12・・・外部記憶装置。 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 京 谷 四 部IA1名ヤ3図(イ) )V3い穐 (ロ)
一例を示す図、第2図はテストを実行するまでの処理を
示すフローチャート、第3図はパターン・ファイルの内
容を説明するための図、第4図は切換回路によって切換
えられるシステムの状態を示す図である。 1・・・DUT、2・・・切換回路、3・・・外付メモ
リ、4・・・コンパレータ、5・・・ドライバ波形整形
回路、6・・・書込みレジスタ、7・・・制御部、8・
・・パターン・ファイル、9・・・コンベア・イネ−フ
ル・ファイル、10・・・フェイル拳メモIJ 、 1
1・・・データ・バス、12・・・外部記憶装置。 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 京 谷 四 部IA1名ヤ3図(イ) )V3い穐 (ロ)
Claims (1)
- 【特許請求の範囲】 (イ) メモリにロード・モジュールを格納する過程と
、 (ロ)上記メモリと良品であることが保証さnている先
取り機能を有するマイクロプロセッサとを接続し、上記
マイクロプロセッサに上記ロード・モジュールを実行さ
せ1両者間のインタフェース上の信号を上記マイクロプ
ロセッサに対する入力クロックでサンプリングし、該サ
ンプリング信号を記憶する過程と、 (ハ)上記記憶されたサンプリング信号列に基づいて、
上記マイクロプロセッサと同種のマイクロプロセッサに
対する1人カクロクク毎の期待値データを含むテスト・
パターンを作成する過程と、 を有することを特徴とするマイクロプロセッサのテスト
Φパターン作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57063534A JPS58181151A (ja) | 1982-04-16 | 1982-04-16 | マイクロプロセツサのテスト・パタ−ン作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57063534A JPS58181151A (ja) | 1982-04-16 | 1982-04-16 | マイクロプロセツサのテスト・パタ−ン作成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58181151A true JPS58181151A (ja) | 1983-10-22 |
Family
ID=13231973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57063534A Pending JPS58181151A (ja) | 1982-04-16 | 1982-04-16 | マイクロプロセツサのテスト・パタ−ン作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58181151A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5287335A (en) * | 1976-01-16 | 1977-07-21 | Toshiba Corp | Automatic drawing procedure for correct answer |
JPS5492037A (en) * | 1977-12-29 | 1979-07-20 | Takeda Riken Ind Co Ltd | Device for forming expecting value pattern |
-
1982
- 1982-04-16 JP JP57063534A patent/JPS58181151A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5287335A (en) * | 1976-01-16 | 1977-07-21 | Toshiba Corp | Automatic drawing procedure for correct answer |
JPS5492037A (en) * | 1977-12-29 | 1979-07-20 | Takeda Riken Ind Co Ltd | Device for forming expecting value pattern |
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