JPS58181151A - マイクロプロセツサのテスト・パタ−ン作成方法 - Google Patents
マイクロプロセツサのテスト・パタ−ン作成方法Info
- Publication number
- JPS58181151A JPS58181151A JP57063534A JP6353482A JPS58181151A JP S58181151 A JPS58181151 A JP S58181151A JP 57063534 A JP57063534 A JP 57063534A JP 6353482 A JP6353482 A JP 6353482A JP S58181151 A JPS58181151 A JP S58181151A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- memory
- pattern
- test pattern
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリにプログラムを格納しておき、良Ａの
マイクロプロセッサで上記プログラムの実行を行わせ、
その際にメモリとマイクロプロセンサとの間のインタフ
ェース信号線上の情報をコピーシ、このコピーさｎた情
報を用いてマイクロプロセッサのテスト・パターンを作
成するようにしたマイクロプロセッサのテスト・パター
ン作成方法に関するものである。
マイクロプロセッサで上記プログラムの実行を行わせ、
その際にメモリとマイクロプロセンサとの間のインタフ
ェース信号線上の情報をコピーシ、このコピーさｎた情
報を用いてマイクロプロセッサのテスト・パターンを作
成するようにしたマイクロプロセッサのテスト・パター
ン作成方法に関するものである。
従来、ＬＳＩテスタでマイクロプロセッサのテストを行
う場合、マイクロプロセッサの入力クロック・サイクル
毎における入出力信号の状態が分っているならば、容易
にテストΦパターンを作成する事が出来る。しかし、命
令先取り機能をもつマイクロプロセッサにおいては、命
令フェッチと実行が非同期に行われるので、入力クロッ
ク・サイクル毎の入出力信号の状態が分らず、入力クロ
ック・サイクル毎に比較するテス）−パターンを作成す
ることが出来ない。そこで、周辺ＬＳＩやメモリなどを
接続し友実機テストを行う方法もあるが、この方法はマ
イクロプロセッサの入力クロック・サイクル毎に比較判
定しているのではなく。
う場合、マイクロプロセッサの入力クロック・サイクル
毎における入出力信号の状態が分っているならば、容易
にテストΦパターンを作成する事が出来る。しかし、命
令先取り機能をもつマイクロプロセッサにおいては、命
令フェッチと実行が非同期に行われるので、入力クロッ
ク・サイクル毎の入出力信号の状態が分らず、入力クロ
ック・サイクル毎に比較するテス）−パターンを作成す
ることが出来ない。そこで、周辺ＬＳＩやメモリなどを
接続し友実機テストを行う方法もあるが、この方法はマ
イクロプロセッサの入力クロック・サイクル毎に比較判
定しているのではなく。
組合わせ几インストラクションの全てが正常動作したと
きに分枝するアドレスと、異常があったときに分枝する
アドレスによって、バス（ｐａａｓ）か、フェイル（Ｆ
ａ（Ｊ）かを判定している。そのためにフェイルを発生
した場合、テストをしようとしたインストラクションが
原因なのか、他のインストラクションが原因なのかを判
定しにくいことや二重のフェイルによって誤ってバスす
る危険性がある。
きに分枝するアドレスと、異常があったときに分枝する
アドレスによって、バス（ｐａａｓ）か、フェイル（Ｆ
ａ（Ｊ）かを判定している。そのためにフェイルを発生
した場合、テストをしようとしたインストラクションが
原因なのか、他のインストラクションが原因なのかを判
定しにくいことや二重のフェイルによって誤ってバスす
る危険性がある。
本発明は、上記の考察に基づくものであって、命令先取
多機能を有するマイクロプロセッサに対する入カクロレ
ク・サイクル毎のテストを行うためのテスト・パターン
を簡単に作成できるようにシタマイクロプロセッサのテ
スト・パターン作成方法を提供することを目的としてい
る。
多機能を有するマイクロプロセッサに対する入カクロレ
ク・サイクル毎のテストを行うためのテスト・パターン
を簡単に作成できるようにシタマイクロプロセッサのテ
スト・パターン作成方法を提供することを目的としてい
る。
そしてそのｍめ、本発明のマイクロプロセフすのテスト
・パターン作成方法は、 （イ） メモリにロード・モジー−ルを格納する過程と
。
・パターン作成方法は、 （イ） メモリにロード・モジー−ルを格納する過程と
。
（ロ）上記メモリと良品であることが保証されている先
取り機能を有するマイクロプロセッサとを接続し、上記
マイクロプロセッサに上記ロード・モジュールを実行さ
せ、両者間のインタフェース上の信号を上記マイクロプ
ロセッサに対する入力クロックでサンプリングし、該サ
ンプリング信号を記憶する過程と。
取り機能を有するマイクロプロセッサとを接続し、上記
マイクロプロセッサに上記ロード・モジュールを実行さ
せ、両者間のインタフェース上の信号を上記マイクロプ
ロセッサに対する入力クロックでサンプリングし、該サ
ンプリング信号を記憶する過程と。
（ハ）上記記憶されたサンプリング信号列に基づいて、
上記マイクロプロセッサと同種のマイクロプロセッサに
対する１人カクロクク毎の期待値データる含むテスト・
パターンを作成する過程と、 を有することを特徴とするものである。
上記マイクロプロセッサと同種のマイクロプロセッサに
対する１人カクロクク毎の期待値データる含むテスト・
パターンを作成する過程と、 を有することを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明を実施するためのハードウェア構成の一
例を示す図、第２図はテストを実行するまでの処理を説
明するフローチャート、第３図はパターン・ファイルの
内容を説明する図、第４図は切換回路によって切換えら
れるシステムの状態を示す図である。
例を示す図、第２図はテストを実行するまでの処理を説
明するフローチャート、第３図はパターン・ファイルの
内容を説明する図、第４図は切換回路によって切換えら
れるシステムの状態を示す図である。
第１図において、１はＤ Ｕ Ｔ ＣＤａｖｉｏｅ Ｕ
ｔｓｄａｒＴｅｓｔ） ｓ ２は切換回路、３は外付メ
モリ、４はコンパレータ、５はドライバ波形整形回路、
６は書込みレジスタ、７は制御部、８はパターン・ファ
イル、９はコンベア・イネーブル１フアイル。
ｔｓｄａｒＴｅｓｔ） ｓ ２は切換回路、３は外付メ
モリ、４はコンパレータ、５はドライバ波形整形回路、
６は書込みレジスタ、７は制御部、８はパターン・ファ
イル、９はコンベア・イネーブル１フアイル。
１０は７エイル・メモリ、１１はデータ・バス、１２は
外部記憶装置、Ｔはテスタ、ＳｌないしＳ７は制御信号
をそれぞれ示している。
外部記憶装置、Ｔはテスタ、ＳｌないしＳ７は制御信号
をそれぞれ示している。
ＤＵＴ １はマイクロプロセッサである０符号４ないし
１２の部分は、テスタＴを構成している。切換回路２は
、第４図に示すように、外付メモリ３とテスタＴとを接
続したり、外付メモリ３とＤＵＴｌとを接続し且つ両者
間のインタフェースをテスタＴに接続したり、ＤＵＴｌ
とテスタＴを接続したシする機能を有している。外付メ
モリ３には、良品ＤＵＴによって実行されるプログラム
が格納されている。コンパレータ４は、信号ｓ４がオン
になった時に、コンパレータ・イネーブル信号に従って
切換回路２からのパターン・データとパターン・ファイ
ル８からのパターン・データとの比較を行う。ドライバ
波形整形回路５は、信号ｓ５がオンになった時、パター
ン・ファイル８がらのパターン争データを波形整形して
出方する。書込みレジスタ６は、信号ｓ１がオンになっ
た時、比較判定結果を取込む。制御部７は、テスタ全体
の制御を行うものであシ、これは例えばマイクロプロセ
ッサから構成されている。パターン・ファイル８には、
テストに必要なパターン・データが格納されており、信
号Ｓ６がオンになると、パターン・データがドライバ波
形整形回路５又はコンパレータ４に転送さ扛る。コンベ
ア０イネーブル・ファイル９には、コンベア・イネーブ
ル情報が格納されてお）、信号Ｓ３がオンとなると、コ
ンベア拳イネーブル情報がコンパレータ４に転送される
。フェイル１メモリ１０には、信号Ｓ２のオン時に、書
込みレジスタ６のデータが書込まれる。制御部７は、信
号Ｓ７によってデータ・バス１１を制御シ、パターン・
ファイル８、フェイル−メモリ１０、コンベア・イネー
ブル ジ転送を行う。
１２の部分は、テスタＴを構成している。切換回路２は
、第４図に示すように、外付メモリ３とテスタＴとを接
続したり、外付メモリ３とＤＵＴｌとを接続し且つ両者
間のインタフェースをテスタＴに接続したり、ＤＵＴｌ
とテスタＴを接続したシする機能を有している。外付メ
モリ３には、良品ＤＵＴによって実行されるプログラム
が格納されている。コンパレータ４は、信号ｓ４がオン
になった時に、コンパレータ・イネーブル信号に従って
切換回路２からのパターン・データとパターン・ファイ
ル８からのパターン・データとの比較を行う。ドライバ
波形整形回路５は、信号ｓ５がオンになった時、パター
ン・ファイル８がらのパターン争データを波形整形して
出方する。書込みレジスタ６は、信号ｓ１がオンになっ
た時、比較判定結果を取込む。制御部７は、テスタ全体
の制御を行うものであシ、これは例えばマイクロプロセ
ッサから構成されている。パターン・ファイル８には、
テストに必要なパターン・データが格納されており、信
号Ｓ６がオンになると、パターン・データがドライバ波
形整形回路５又はコンパレータ４に転送さ扛る。コンベ
ア０イネーブル・ファイル９には、コンベア・イネーブ
ル情報が格納されてお）、信号Ｓ３がオンとなると、コ
ンベア拳イネーブル情報がコンパレータ４に転送される
。フェイル１メモリ１０には、信号Ｓ２のオン時に、書
込みレジスタ６のデータが書込まれる。制御部７は、信
号Ｓ７によってデータ・バス１１を制御シ、パターン・
ファイル８、フェイル−メモリ１０、コンベア・イネー
ブル ジ転送を行う。
第２図はテストを実行するまでの処理を説明するもので
おる。先ず、二一モニンクを用いてテスト・パターンを
作成する。このテスト・パターンは、例えば下記のよう
なものでおる。
おる。先ず、二一モニンクを用いてテスト・パターンを
作成する。このテスト・パターンは、例えば下記のよう
なものでおる。
１、 ＭＯＶＩ ＳＰ Ｘ ２０２０’２、
ＰＯＰＦ ３、ＭＯＶＩ ＡＸ Ｘ ５５５５’４、ＭＯ
ＶＩ ＣＸ Ｘ ５５５５’５、 ＡＤＤ
ＡＸ，ＣＸ ６、ＭＯＶ ＴＭＯＶ （ＢＰ）、ＡＸ７、
ＰＵＳＨＦ ステップ１は、スタック・ポインタ（ｓ ｐ）にＸｖ２
０２０ｖをセットせよという命令である。ステップ２は
、スタック・ポインタで指示されるメモリ・アドレスの
内容をフラグ拳レジスタにセットせよという命令である
。ステップ３は．ＡＸレジスタにデータＸｖ５５５５’
をセクトせよという命令である。ステップ４は，ＣＸレ
ジスタにデータＸ’５５５５”をセットせよという命令
である。ステップ５は，ＡＸレジスタのデータとＣＸレ
ジスタのデータとを加算し、加算結果をＡＸレジスタに
セットせよという命令である０ステツプ６は．ＡＸレジ
スタのデータを変数ＴＭＯＶで指示されるメモリ・アド
レスにストアせよという命令である。ステップ７は，フ
ラグ書レジスタのデータをメモリにストアせよという命
令である。
ＰＯＰＦ ３、ＭＯＶＩ ＡＸ Ｘ ５５５５’４、ＭＯ
ＶＩ ＣＸ Ｘ ５５５５’５、 ＡＤＤ
ＡＸ，ＣＸ ６、ＭＯＶ ＴＭＯＶ （ＢＰ）、ＡＸ７、
ＰＵＳＨＦ ステップ１は、スタック・ポインタ（ｓ ｐ）にＸｖ２
０２０ｖをセットせよという命令である。ステップ２は
、スタック・ポインタで指示されるメモリ・アドレスの
内容をフラグ拳レジスタにセットせよという命令である
。ステップ３は．ＡＸレジスタにデータＸｖ５５５５’
をセクトせよという命令である。ステップ４は，ＣＸレ
ジスタにデータＸ’５５５５”をセットせよという命令
である。ステップ５は，ＡＸレジスタのデータとＣＸレ
ジスタのデータとを加算し、加算結果をＡＸレジスタに
セットせよという命令である０ステツプ６は．ＡＸレジ
スタのデータを変数ＴＭＯＶで指示されるメモリ・アド
レスにストアせよという命令である。ステップ７は，フ
ラグ書レジスタのデータをメモリにストアせよという命
令である。
上記のような二−モニツクのテスト−ノくターンは，ア
センブルされる。アセンブルされたテスト・パターンは
、例えば下記のようになるＯＢＣ ２０ ２０
９Ｄ Ｂ８ ５５ ５５ Ｂ９ ５５５５
０１ Ｃ８ ８９ ０６ ４４ ４４
９Ｃアセンブルされたテスト・パターン、切換回路
２への制御信号、ＤＵＴｌもしくは外付メモリ３への制
御信号についてのパターン番データをパターン争ファイ
ル８に格納する。
センブルされる。アセンブルされたテスト・パターンは
、例えば下記のようになるＯＢＣ ２０ ２０
９Ｄ Ｂ８ ５５ ５５ Ｂ９ ５５５５
０１ Ｃ８ ８９ ０６ ４４ ４４
９Ｃアセンブルされたテスト・パターン、切換回路
２への制御信号、ＤＵＴｌもしくは外付メモリ３への制
御信号についてのパターン番データをパターン争ファイ
ル８に格納する。
第４図（イ）に示すように、切換回路２によって。
外付メモリ３とテスタ７とを接続し、外付メモリ３にア
センブルされ几テスト・パターンを格納する。そして、
第４図（口）に示すように、外部メモリ３と良品のＤＵ
Ｔ １とを接続し、両者間のインタフェースをテスタＴ
に接続する。このときのＤＵＴｌは良品であることが保
証されているマイクロプロセッサである。この状態の下
でＤＵＴＩを起動すると、ＤＵＴＩは外付メモリ３内の
ロード・モジュールを逐次実行する。外付メモリ３とＤ
ＵＴｌとを接続するインタフェース上の信号は、ＤＵＴ
Ｉへの入力クロックでサンプリングされ、このサンプリ
ング信号はテスタＴ内のフェイル・メモリ１０に取込ま
れる。
センブルされ几テスト・パターンを格納する。そして、
第４図（口）に示すように、外部メモリ３と良品のＤＵ
Ｔ １とを接続し、両者間のインタフェースをテスタＴ
に接続する。このときのＤＵＴｌは良品であることが保
証されているマイクロプロセッサである。この状態の下
でＤＵＴＩを起動すると、ＤＵＴＩは外付メモリ３内の
ロード・モジュールを逐次実行する。外付メモリ３とＤ
ＵＴｌとを接続するインタフェース上の信号は、ＤＵＴ
Ｉへの入力クロックでサンプリングされ、このサンプリ
ング信号はテスタＴ内のフェイル・メモリ１０に取込ま
れる。
フェイル・メモリ１０からサンプリング情報を胱出し、
読出しデータを処理して、入力クロック・サイクルでの
比較判定可能なテスト・パターンを作成する。
読出しデータを処理して、入力クロック・サイクルでの
比較判定可能なテスト・パターンを作成する。
新たに作成したテスト・パターンをパターン争ファイル
８に格納する。
８に格納する。
第４図（ハ）に示すように、切換回路２によってテスタ
Ｔと未テストのＤＵＴ １とを接続し，未テストのＤＵ
Ｔｌを起動し、ファンクシ日ンｅテストを行う。
Ｔと未テストのＤＵＴ １とを接続し，未テストのＤＵ
Ｔｌを起動し、ファンクシ日ンｅテストを行う。
第３図はパターン・ファイルの内容を説明する次めの図
である。アセンブルしたテスト・パターンを外付メモリ
３上に配置し、良品のＤＵＴｌと外付メモリ３の間で動
作を実行させるために、パターン・ファイル８に、外付
メモリ３への制御信号、外付メモリーアドレス、外付メ
モリ・アドレスに対応するデータ、切換回路２への制御
信号、ＤＵＴ １への制御信号、および外付メモリ３と
ＤＵＴｌＯ間に入力クロック・サイクルでの期待値をパ
ターン・データとして書込む。それぞれのデータは、パ
ターン争ファイルのピン番号に対応するフィールドから
出力されたるか、或は取込まれた信号と比較される。第
３図において、ＰｌないしＰ６はフィールド、αないし
Ｃは記憶域をそれぞれ示している。フィールドＰ１は、
ＤＵＴｌと外付メモリ３の間のインタフェースに接続さ
れるピンに対応するものであり、初期値としてオール“
０”が書込まれている。フィールドＰ２は、ＤＵＴＩへ
の制御入力信号（例えばＲｏａｓｔ信号、Ｒｅａｄｙ
信号など）を格納するものである。フィ−ルドＰ ３
ｉ；ｔ、切換回路２への制御信号を格納するものである
。フィールドＰ４は、外付メモリ・アドレスを格納する
ものであり、フィールドＰ５は外付メモリ３に対するデ
ータを格納するものでアシ、フィールドＰ６は外付メモ
リ３に対する制御信号（リード／ライト信号やチップ・
セレクト信号など）を格納するものでおる。
である。アセンブルしたテスト・パターンを外付メモリ
３上に配置し、良品のＤＵＴｌと外付メモリ３の間で動
作を実行させるために、パターン・ファイル８に、外付
メモリ３への制御信号、外付メモリーアドレス、外付メ
モリ・アドレスに対応するデータ、切換回路２への制御
信号、ＤＵＴ １への制御信号、および外付メモリ３と
ＤＵＴｌＯ間に入力クロック・サイクルでの期待値をパ
ターン・データとして書込む。それぞれのデータは、パ
ターン争ファイルのピン番号に対応するフィールドから
出力されたるか、或は取込まれた信号と比較される。第
３図において、ＰｌないしＰ６はフィールド、αないし
Ｃは記憶域をそれぞれ示している。フィールドＰ１は、
ＤＵＴｌと外付メモリ３の間のインタフェースに接続さ
れるピンに対応するものであり、初期値としてオール“
０”が書込まれている。フィールドＰ２は、ＤＵＴＩへ
の制御入力信号（例えばＲｏａｓｔ信号、Ｒｅａｄｙ
信号など）を格納するものである。フィ−ルドＰ ３
ｉ；ｔ、切換回路２への制御信号を格納するものである
。フィールドＰ４は、外付メモリ・アドレスを格納する
ものであり、フィールドＰ５は外付メモリ３に対するデ
ータを格納するものでアシ、フィールドＰ６は外付メモ
リ３に対する制御信号（リード／ライト信号やチップ・
セレクト信号など）を格納するものでおる。
記憶域αには、外付メモリ３にロードすべきロード・モ
ジュールおよびロードするときに必要と々る各種の制御
信号が格納されている。記憶域すは、良品のＤＵＴ １
が外付メモリ３のプログラムを実行する場合に必要とな
る各種の制御情報および仮の期待値データが格納されて
いる。この仮の期待値データは、記憶域すのフィールド
Ｐ１に書込まれており、この場合の仮の期待値データは
オール“０＃である。
ジュールおよびロードするときに必要と々る各種の制御
信号が格納されている。記憶域すは、良品のＤＵＴ １
が外付メモリ３のプログラムを実行する場合に必要とな
る各種の制御情報および仮の期待値データが格納されて
いる。この仮の期待値データは、記憶域すのフィールド
Ｐ１に書込まれており、この場合の仮の期待値データは
オール“０＃である。
制御部７がパターン・ファイル８に起動をかけると、パ
ターン・ファイル８の内容に従って、次のような処理が
行われる。先ず、外付メモリ３に１パターン・ファイル
８に格納されているロード・Ｉ 。
ターン・ファイル８の内容に従って、次のような処理が
行われる。先ず、外付メモリ３に１パターン・ファイル
８に格納されているロード・Ｉ 。
モジュールがロードきれる。このロード・モジュールは
、先に述べた二−モニツクの命令列をアセンブルしたも
のである。外付メモリ３へのロード・モジュールのロー
ド後、外付メモリ３と良品のＤＵＴｌとが接続され＆Ｄ
ＵＴ１が起動される。
、先に述べた二−モニツクの命令列をアセンブルしたも
のである。外付メモリ３へのロード・モジュールのロー
ド後、外付メモリ３と良品のＤＵＴｌとが接続され＆Ｄ
ＵＴ１が起動される。
良品のＤＵＴｌが外付メモリ３のプログラムを実行して
いる期間、ＤＵＴｌと外付メモリ３の間のインタフェー
ス上の（ｉｔ号は％ＤＵＴ１への入力クロックでサンプ
リングされ、サンプリング信号はパターン・ファイル８
の仮の期待値（オール“０″データ）と比較される。そ
して、フェイルの場合には、７エイル情報がフェイル・
メモリ１０に畳込まれる。
いる期間、ＤＵＴｌと外付メモリ３の間のインタフェー
ス上の（ｉｔ号は％ＤＵＴ１への入力クロックでサンプ
リングされ、サンプリング信号はパターン・ファイル８
の仮の期待値（オール“０″データ）と比較される。そ
して、フェイルの場合には、７エイル情報がフェイル・
メモリ１０に畳込まれる。
外付メモリ３のプログラムの全てが良品のＤＵＴｌによ
って実行された後、フェイル・メモリ１０内の情報はデ
ータ管バス１１を介して外部に取出され、この情報に基
づいて入力クロック・サイクルで比較可能な期待値デー
タを含むテスト・パターンが作成される。このようにし
て作成された入力クロック・サイクルで比較可能なテス
）−パターンは、第３図（ロ）に示すように、パターン
・ファイル８の記憶域Ｃに書込まれる。パターン・ファ
イル８の記憶域Ｃに格納されているテスト・パターンを
使用して、ＤＵＴのファンクシ璽ン・テスト°を行う。
って実行された後、フェイル・メモリ１０内の情報はデ
ータ管バス１１を介して外部に取出され、この情報に基
づいて入力クロック・サイクルで比較可能な期待値デー
タを含むテスト・パターンが作成される。このようにし
て作成された入力クロック・サイクルで比較可能なテス
）−パターンは、第３図（ロ）に示すように、パターン
・ファイル８の記憶域Ｃに書込まれる。パターン・ファ
イル８の記憶域Ｃに格納されているテスト・パターンを
使用して、ＤＵＴのファンクシ璽ン・テスト°を行う。
以上の説明から明らかなように、本発明によれば、命令
先取９機能をもつマイクロプロセッサの動作を入力クロ
ック・サイクル単位でテストすることの出来るテスト・
パターンを生成することが出来る〇
先取９機能をもつマイクロプロセッサの動作を入力クロ
ック・サイクル単位でテストすることの出来るテスト・
パターンを生成することが出来る〇
第１図は本発明を実施するための７１−ドウエア構成の
一例を示す図、第２図はテストを実行するまでの処理を
示すフローチャート、第３図はパターン・ファイルの内
容を説明するための図、第４図は切換回路によって切換
えられるシステムの状態を示す図である。 １・・・ＤＵＴ、２・・・切換回路、３・・・外付メモ
リ、４・・・コンパレータ、５・・・ドライバ波形整形
回路、６・・・書込みレジスタ、７・・・制御部、８・
・・パターン・ファイル、９・・・コンベア・イネ−フ
ル・ファイル、１０・・・フェイル拳メモＩＪ 、 １
１・・・データ・バス、１２・・・外部記憶装置。 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 京 谷 四 部ＩＡ１名ヤ３図（イ） ）Ｖ３い穐 （ロ）
一例を示す図、第２図はテストを実行するまでの処理を
示すフローチャート、第３図はパターン・ファイルの内
容を説明するための図、第４図は切換回路によって切換
えられるシステムの状態を示す図である。 １・・・ＤＵＴ、２・・・切換回路、３・・・外付メモ
リ、４・・・コンパレータ、５・・・ドライバ波形整形
回路、６・・・書込みレジスタ、７・・・制御部、８・
・・パターン・ファイル、９・・・コンベア・イネ−フ
ル・ファイル、１０・・・フェイル拳メモＩＪ 、 １
１・・・データ・バス、１２・・・外部記憶装置。 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 京 谷 四 部ＩＡ１名ヤ３図（イ） ）Ｖ３い穐 （ロ）
Claims (1)
- 【特許請求の範囲】 （イ） メモリにロード・モジュールを格納する過程と
、 （ロ）上記メモリと良品であることが保証さｎている先
取り機能を有するマイクロプロセッサとを接続し、上記
マイクロプロセッサに上記ロード・モジュールを実行さ
せ１両者間のインタフェース上の信号を上記マイクロプ
ロセッサに対する入力クロックでサンプリングし、該サ
ンプリング信号を記憶する過程と、 （ハ）上記記憶されたサンプリング信号列に基づいて、
上記マイクロプロセッサと同種のマイクロプロセッサに
対する１人カクロクク毎の期待値データを含むテスト・
パターンを作成する過程と、 を有することを特徴とするマイクロプロセッサのテスト
Φパターン作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063534A JPS58181151A (ja) | 1982-04-16 | 1982-04-16 | マイクロプロセツサのテスト・パタ−ン作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063534A JPS58181151A (ja) | 1982-04-16 | 1982-04-16 | マイクロプロセツサのテスト・パタ−ン作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58181151A true JPS58181151A (ja) | 1983-10-22 |
Family
ID=13231973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063534A Pending JPS58181151A (ja) | 1982-04-16 | 1982-04-16 | マイクロプロセツサのテスト・パタ−ン作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58181151A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287335A (en) * | 1976-01-16 | 1977-07-21 | Toshiba Corp | Automatic drawing procedure for correct answer |
| JPS5492037A (en) * | 1977-12-29 | 1979-07-20 | Takeda Riken Ind Co Ltd | Device for forming expecting value pattern |
-
1982
- 1982-04-16 JP JP57063534A patent/JPS58181151A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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