JPS58115516A - Bus tracer - Google Patents
Bus tracerInfo
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- JPS58115516A JPS58115516A JP56213663A JP21366381A JPS58115516A JP S58115516 A JPS58115516 A JP S58115516A JP 56213663 A JP56213663 A JP 56213663A JP 21366381 A JP21366381 A JP 21366381A JP S58115516 A JPS58115516 A JP S58115516A
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- JP
- Japan
- Prior art keywords
- address
- uar
- bus
- data
- operated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
本発明に特に情報処理システム等において、処理装置と
メモリとの間のバスに接続され、パス上に流れるデータ
會トレースして障害時の診断に供するためのバス・トレ
ーサに関する。The present invention particularly relates to a bus tracer that is connected to a bus between a processing device and a memory in an information processing system and the like, and is used to trace data flowing on a path to diagnose a failure.
従来よりこのようなバス・トレーサは存在しているが、
従来のものはパス上のデータを丁べでトレースするもの
であり、また診断装蓋等と組合わせて使用される場合で
も率に特電のモード時に動作するよう制御されるに丁ぎ
す、動作中においてはやはりすべてのデータ會トレース
するものであった。
トレーサのメモリ容量にも当然制限があり、従ッて一般
にプツシ、ダウンメモリを循環的に使用する。従ってメ
モリ中に残っているのは過去Nサイクル(NUプツシ凰
ダウンメモリの容量)分のみである。
一方、情報処理システムの障害の大半を占めるのはプロ
グラムミスによるプログラムの誤動作であり、具体的に
は、本来アクセスさnる筈のないアドレスに飛んでしま
り几り、無限ループを形成してしまりtOすることがあ
る。このような場合、もし上記−っ几プログラムの実行
時点から、検出可能なエラーを生じて処理が停止するま
でのサイクルがNより大きいとすると、エラーの原因と
なった上記誤つ友プログラムステップに関する情報はト
レーサ中には残らない場合が生じる。Although such bus tracers have existed for a long time,
The conventional type traces the data on the path, and even when used in combination with a diagnostic device, etc., it is often controlled to operate in the special electric mode, so that it is not in operation. In this case, all data sessions were traced. The tracer's memory capacity is naturally limited, and therefore push and down memory is generally used cyclically. Therefore, only the past N cycles (the capacity of the NU pushdown memory) remain in the memory. On the other hand, the majority of failures in information processing systems are caused by program malfunctions due to programming errors. Specifically, programs jump to addresses that are not supposed to be accessed, resulting in an infinite loop. Sometimes I do tO. In such a case, if the number of cycles from the execution of the above-mentioned program until a detectable error occurs and the processing is stopped is greater than N, then Information may not remain in the tracer.
本発明は上記のような場合にも、原因となつ友誤ったプ
ログラムステップがトレーサ中に残るようにすることt
目的としており、そのためにデバグ対象となっているプ
ログラムが格納されるアドレス範囲ktIi足し、その
範囲内のアドレスに関するアクセスが生じたときのみそ
のアドレスとデータ會トレースするようにしたものであ
る0
このように丁れば、瞑つtプログラムステップを実行し
友ためにアクセスが上記範囲外に飛んでしまり友と′l
!は、その誤りたステップの情報がトレーサの最終デー
タとして残るof友上記範囲内アドレスを含む□ループ
1生じたときにも、その範囲内アドレスのみが何回もト
レースされるため、トレース内容からループしたことが
判明し、かつ少くともそのループの一部の情報も残すこ
とができる0
〔発明の実施例〕
図は本発明の一実施例ブロック図で、ノ(ストレーザB
TはバスBUBK結ばれ、データはデータレジスタDR
K、ItアドレスはアドレスレジスタARに夫々毎サイ
クルセットされ60ま友アドレス範囲の上限・下限アド
レスは夫々レジスタUAR、LARにセットされる。尚
、後述のごとく上限・下限アドレスtl! OAR、L
ARのどちらにセットしてもよい。
ARの各ピッ)e−jU A Rの対応する各ビットと
排他的論理和否定llN0RI ゲー)EGにより夫
々ENORされる0またUARの各ビットとLARの各
ビットも夫々lNORされる。さらにUARとLARの
lNOR結果は上位桁側から隣接ビットと論理積(AN
D)が順次\ANDゲ−)AGでとられる。OARとL
AR12)lNOR結果の敵上位ビットの出力と、上記
各ムNDゲ−)AGの出力に、夫々舌足(!)されて上
記ARとU A RI) lNOR結果と論理和(OR
Iゲ−)OGでORされ、さらに各OGの出力が多入力
ANDゲートANDGでANDされてアドレス該蟲信号
)11Tとなる。
一方、DRの出力、AHの出力は多数のANDゲート群
AG’でHIT信号でゲートされる。
t7tプツシ、ダウンメモリPMのアドレスカウンタA
CTもHIT1M号で歩進される。
上記回路の動作は次表を参照すれば明らかとなる。次表
FiUA11c”01100101″′ 即ち16dl
1表示テ(65Il@t 7j L h RIC″’0
1111011”即ち16道表示で(7B)1g1zセ
ツトした場合を示す(■、■)。従ってOARとLAR
との、ENOR出力は”1txoooot1 となる(
■)。
との■欄の上位側から、1IIlビツトと$2ビットの
ANDQとると°l′″、その結果と第3ビツトのムN
DQとるとjllll、さらにその結果と114ビツト
のムNDQとると“0′、以下同様に順次AND’iと
る(■)0この■欄の最上位ビットと■欄の各ビットの
否定は”00011111“となる(■)。
次に今ARICセット嘔れ友バス上のアドレス力”01
110101” 即’S)16道表示(75)III+
(l+でめるとすると、ARとUARとのENORlt
l力ri”11101111’″ となる(■)0これ
と先のI出力(■)とのORkとると”1111111
ビとなる(■)。従ってANPGの出力は”1″とな0
EiIT信号が出る。
以上の動作の意味について説明する。■〜■け、UAR
とLARの上位側から一致しているピット1探すステッ
プである。そして■は一致している部分についてtiA
RとUARとのENOR結果を用いるが、それ以下につ
いてに強制的に”1″i立てるためのマスク情報に相当
する。
即ち、この実施例は、UARとLARの上位側から共通
なビット部分を抽出し、その部分についてのみARの対
応部分と比較し、その部分が一致していれば、所定範囲
内であるとみな丁万式tとっている◎従って上記の例で
、UARに(+55111.LARに(7Blxs
2セクトしtが、実際にトレースされるのは(6G)1
gから(7F)16までとなる。従りて、UARに下限
アドレスを入れ、LARに上限アドレス聖人れても四じ
ことになる。ま7t@かなn度で範囲の指示はできな込
が、その範囲を含んで若干広い範曲tトレースできるの
で実用上はまったく間IILはない。The present invention prevents the erroneous program step that is the cause from remaining in the tracer even in the above case.
For this purpose, the address range ktIi where the program to be debugged is stored is added, and only when an access to an address within that range occurs, that address and data connection are traced. If you do so, the access will jump outside the above range when executing the program step and the user will not be able to access the program.
! Even when loop 1 occurs, only the addresses within the range are traced many times, so the trace contents can be traced many times. [Embodiment of the Invention] The figure is a block diagram of an embodiment of the present invention.
T is connected to bus BUBK, and data is sent to data register DR.
The K and It addresses are respectively set in the address register AR every cycle, and the upper and lower limit addresses of the 60 address range are set in the registers UAR and LAR, respectively. In addition, as described later, the upper and lower limit addresses tl! OAR,L
You can set it to either AR. Each bit of AR is exclusive-ORed with each corresponding bit of AR. Furthermore, the INOR result of UAR and LAR is ANDed (AN) with adjacent bits from the upper digit side.
D) is taken sequentially by \AND game)AG. OAR and L
AR12) The output of the enemy high-order bit of the NOR result and the output of each of the above MND game) AG are added (!) to the above AR and U A RI) The NOR result and the logical sum (OR) are added.
The output of each OG is ANDed by a multi-input AND gate ANDG to obtain an address signal (11T). On the other hand, the output of DR and the output of AH are gated with a HIT signal by a large number of AND gates AG'. t7t push, down memory PM address counter A
CT is also advanced by HIT1M. The operation of the above circuit will become clear with reference to the following table. The following table FiUA11c"01100101"' i.e. 16dl
1 display Te (65Il@t 7j L h RIC'''0
1111011'', that is, 16-way display (7B) 1g1z set (■, ■). Therefore, OAR and LAR
, the ENOR output becomes "1txoooot1" (
■). From the high-order side of the ■ column with
If we take DQ, we get jllll, and if we take the result and 114-bit sum NDQ, we get "0," and then we take AND'i in order (■) 0. The negation of the most significant bit in the ■ column and each bit in the ■ column is "00011111. “It becomes (■). Next, the address power on the ARIC set vomit friend bus” 01
110101” Soku'S) 16 road display (75) III+
(If you use l+, ENORlt between AR and UAR
The output is "11101111'" (■) 0 If we ORk this with the previous I output (■), we get "1111111"
Becomes bi (■). Therefore, the output of ANPG is “1” and 0
EiIT signal is output. The meaning of the above operations will be explained. ■~■ke, UAR
This step is to search for pit 1 that matches from the upper side of LAR. ■ is tiA for the matching part
The ENOR result of R and UAR is used, but it corresponds to mask information for forcibly setting i to "1" for anything below that value. That is, this embodiment extracts a common bit part from the upper side of UAR and LAR, compares only that part with the corresponding part of AR, and if the part matches, it is considered to be within a predetermined range. ◎ Therefore, in the above example, to UAR (+55111.LAR to (7Blxs
2 sectors and t are actually traced (6G)1
g to (7F)16. Therefore, even if the lower limit address is placed in the UAR and the upper limit address is placed in the LAR, the result will be four times the same. Although it is not possible to specify a range with 7t@kana n degrees, it is possible to trace a slightly wider range of t that includes that range, so in practice there is no interval at all.
以上の如く本発明でに、特電のアドレス範囲内のデータ
のみ會トレースするので、限らrt几プツシ、ダウンメ
モリ容置でも有効にソフトウェアのデパグやパスの障害
調査が行なえる。
teアドレス範囲の比較方式も上記の如く上位側ビット
のENOHのみでできるので、一般に考えられる方式、
例えばARとUARの差及びARとLARの差音とり、
それらの結果の符号によって範囲内にあることをチェッ
クする方式に比べて少ないハードウェアで尚速な比較が
可能である。As described above, in the present invention, since only the data within the address range of the special telephone is traced, software debugging and path failure investigation can be effectively performed even with limited RT push and down memory storage. The comparison method for the te address range can also be done using only the ENOH of the upper bits as described above, so the commonly considered methods,
For example, the difference between AR and UAR and the difference between AR and LAR,
Compared to the method of checking whether the results are within the range based on the sign of the results, faster comparison can be performed using less hardware.
図は本発明の一実施例ブロック図であり、DRはデータ
レジスタ、人Rはアドレスレジスタ、UAR,LARH
上・下限アドレスレジスタ、PMはプツシ、ダウンメモ
リ、ACTF′iアドレスカウンタ、KGはENORゲ
ート、AG、ムG’、ANDGはアンドゲート、och
オアゲート、■はインバータである。The figure is a block diagram of an embodiment of the present invention, where DR is a data register, R is an address register, UAR, and LARH.
Upper/lower limit address register, PM is push, down memory, ACTF'i address counter, KG is ENOR gate, AG, muG', ANDG is AND gate, och
OR gate, ■ is an inverter.
Claims (1)
アドレス及びデータを対にして順次ブック、ダウンメモ
リに循環的に格納するバス・トレーサにおいて、上限ア
ドレス及び下限アドレス會指定する手段、及び上記パス
上のアドレスがそれら上限アドレスと下限アドレスの範
囲内にあるときのみ該アドレスとデータを上記プツシ、
ダウンメモリに格納する手段を設けたことt−W徴とす
るバス・トレーサ。In a bus tracer that is connected to an address bus and a data bus and that sequentially stores addresses and data on the bus in pairs in a book and a down memory, a means for specifying an upper limit address and a lower limit address, and a means for specifying an upper limit address and a lower limit address; Push the above address and data only when the above address is within the range of the upper limit address and lower limit address.
A bus tracer having means for storing in down memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56213663A JPS58115516A (en) | 1981-12-29 | 1981-12-29 | Bus tracer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56213663A JPS58115516A (en) | 1981-12-29 | 1981-12-29 | Bus tracer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58115516A true JPS58115516A (en) | 1983-07-09 |
Family
ID=16642891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56213663A Pending JPS58115516A (en) | 1981-12-29 | 1981-12-29 | Bus tracer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58115516A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54148449A (en) * | 1978-05-15 | 1979-11-20 | Fujitsu Ltd | Tracer |
JPS5578353A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Maintenance unit |
-
1981
- 1981-12-29 JP JP56213663A patent/JPS58115516A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54148449A (en) * | 1978-05-15 | 1979-11-20 | Fujitsu Ltd | Tracer |
JPS5578353A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Maintenance unit |
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