JPS58114242A - コンピユ−タの停止制御方法 - Google Patents
コンピユ−タの停止制御方法Info
- Publication number
- JPS58114242A JPS58114242A JP56212900A JP21290081A JPS58114242A JP S58114242 A JPS58114242 A JP S58114242A JP 56212900 A JP56212900 A JP 56212900A JP 21290081 A JP21290081 A JP 21290081A JP S58114242 A JPS58114242 A JP S58114242A
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- Japan
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- halt
- instruction
- mode
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- Granted
Links
- 238000000034 method Methods 0.000 title claims description 10
- 239000000725 suspension Substances 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 16
- 230000007704 transition Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータの停止制御方法に関するものであ
る。
る。
近年、電子機器の省エネルギ一対策の一環として、マイ
クロコンピュータＬＳＩにおいても低消費電力化のだめ
のいくつかの方法が試みられている。その中の一つとし
て、マイクロコンピュータＬＳＩを０ＭＯ８で構成し、
動作状態に応じてＣＰＵへのクロック供給を停止するＨ
ＡＬＴ／５ＴＯＰモードを設ける方法が知られている。
クロコンピュータＬＳＩにおいても低消費電力化のだめ
のいくつかの方法が試みられている。その中の一つとし
て、マイクロコンピュータＬＳＩを０ＭＯ８で構成し、
動作状態に応じてＣＰＵへのクロック供給を停止するＨ
ＡＬＴ／５ＴＯＰモードを設ける方法が知られている。
ここでＨＡＬＴモードは、割込検知部などのＨＡＬＴモ
ードを解除するだめの特定回路を除（ＣＰＵ各部へのク
ロックパルス供給を一時停止制御するものであり、５Ｔ
ＯＰモードは、クロック発生を停止し、ＣＰＵ全てに対
するクロック供給を停止制御するものである。
ードを解除するだめの特定回路を除（ＣＰＵ各部へのク
ロックパルス供給を一時停止制御するものであり、５Ｔ
ＯＰモードは、クロック発生を停止し、ＣＰＵ全てに対
するクロック供給を停止制御するものである。
従来の停止制御方法を、第１図のプロ７り図を用いて説
明する。
明する。
第１図は命令テコーダの要部を示しており、１および６
がそれぞれＲ−Ｓフリップフロ７プ（Ｒ８−ＦＦ）で構
成されたＨＡＬＴフラクおよび５ＴＯＰフラグである。
がそれぞれＲ−Ｓフリップフロ７プ（Ｒ８−ＦＦ）で構
成されたＨＡＬＴフラクおよび５ＴＯＰフラグである。
２は割込検出信号とリセット信号によってＨＡＬＴフラ
グをリセットするだめのＯＲゲート、３は外部割込入力
端子４からの割込要求を検出するための割込検出回路で
ある、。
グをリセットするだめのＯＲゲート、３は外部割込入力
端子４からの割込要求を検出するための割込検出回路で
ある、。
通常モード時には、ＣＰＵの動作開始とともにリセット
信号が能動状態となり、Ｈ，ＡＬＴフラグＩ ５ＴＯ
Ｐフラグ６共にリセットされており、クロック発生器（
図示せず）からのり０７りはＣＰＵ内各部に供給されて
いる。
信号が能動状態となり、Ｈ，ＡＬＴフラグＩ ５ＴＯ
Ｐフラグ６共にリセットされており、クロック発生器（
図示せず）からのり０７りはＣＰＵ内各部に供給されて
いる。
プログラムの割込許可命令によって割込許可フラグ（図
示せず）が能動状態となり、外部割込入力端子４を通し
て割込要求が検出きれ得る状態となった後でプログラム
のＨＡＬＴ命令が解読されると、ＨＡＬＴフラグ１を構
成するＲ５−ＦＦのセット端子に印加されるＨＡＬＴ信
号が能動レベルになり、このＨＡＬＴ信号によって、ク
ロックパルス発生器からＣＰＵ谷部へのクロックツ々ル
スの供給を禁止するゲート回路（図示せず）が制御され
、割込検出回路３を除くＣＰＵ各部へのクロックパルス
供給が停止され、各部の状態は保持される。
示せず）が能動状態となり、外部割込入力端子４を通し
て割込要求が検出きれ得る状態となった後でプログラム
のＨＡＬＴ命令が解読されると、ＨＡＬＴフラグ１を構
成するＲ５−ＦＦのセット端子に印加されるＨＡＬＴ信
号が能動レベルになり、このＨＡＬＴ信号によって、ク
ロックパルス発生器からＣＰＵ谷部へのクロックツ々ル
スの供給を禁止するゲート回路（図示せず）が制御され
、割込検出回路３を除くＣＰＵ各部へのクロックパルス
供給が停止され、各部の状態は保持される。
ＨＡＬＴモードになっている時も、割込検出回路３は能
動状態にあり、Ｃ−ＰＵ外部で割込要因が発生し外部割
込入力端子４に割込要求信号が加わったときには、ＨＡ
ＬＴモードを解除するために割込検出信号を発生する。
動状態にあり、Ｃ−ＰＵ外部で割込要因が発生し外部割
込入力端子４に割込要求信号が加わったときには、ＨＡ
ＬＴモードを解除するために割込検出信号を発生する。
ＨＡＬＴフラグ１のリセット端子にはＯＲゲート２の出
力が加えられてお９、ＨＡＬＴモートは、前述の割込要
求の検出時とリセット制御端子（図示せず）から、ＣＰ
Ｕのリセットを要求するリセット信号が出さｔた時に解
除される構成となっている。
力が加えられてお９、ＨＡＬＴモートは、前述の割込要
求の検出時とリセット制御端子（図示せず）から、ＣＰ
Ｕのリセットを要求するリセット信号が出さｔた時に解
除される構成となっている。
一方５ＴＯＰモードは、プログラムによる５ＴＯＰ命令
によりＲ１−ＦＦで構成される５ＴＯＰフラグ６がセッ
トされることによって設定される。
によりＲ１−ＦＦで構成される５ＴＯＰフラグ６がセッ
トされることによって設定される。
５ＴＯＰ信号が能動レベルになると、クロック発生が停
止され、ＣＰＨの内部状態が保持されたま捷で全ての回
路動作が停止する。５ＴＯＰモードの解除は、リセット
制御端子に能動信号を印加することによるＣＰＵのリセ
ットによってのみ行なわれる。
止され、ＣＰＨの内部状態が保持されたま捷で全ての回
路動作が停止する。５ＴＯＰモードの解除は、リセット
制御端子に能動信号を印加することによるＣＰＵのリセ
ットによってのみ行なわれる。
従来は、以上のように、ＨＡ Ｌ Ｔ／Ｓ Ｔ ＯＰモ
ードを設けることに□よって谷部の動体を停止させ、省
′亀力化を実現しているが、こｔｌらのモードを実行す
るための命令数が増加し、命令をデコードするためのハ
ードウェアの構成がそれに伴い複雑になるとともに、Ｈ
ＡＬＴ／５ＴＯＰモード機能のない従来機種との間にプ
ログラム上での互換性がなく、ハードウェア・ソフトウ
ェア開発サポート・ツールが複雑になるという問題があ
った。
ードを設けることに□よって谷部の動体を停止させ、省
′亀力化を実現しているが、こｔｌらのモードを実行す
るための命令数が増加し、命令をデコードするためのハ
ードウェアの構成がそれに伴い複雑になるとともに、Ｈ
ＡＬＴ／５ＴＯＰモード機能のない従来機種との間にプ
ログラム上での互換性がなく、ハードウェア・ソフトウ
ェア開発サポート・ツールが複雑になるという問題があ
った。
したがって、本発明は、これらの問題を解決することを
目的とするものでＨＡ Ｌ Ｔ／Ｓ Ｔ ＯＰモードへ
の移行を、ともに割込待機命令（Ｗａ ｉ ｔＩｎｔｅ
ｒｒｕｐｔ）によって行ない、いずれのモードに移行す
るかは、割込許可フラグの制御命令、即ち割込許可命令
（Ｉｎｔｅｒｒｕｐｔ Ｅｎａｂｌｅ ）と全割込禁
止命令（Ｉｎｔｅｒｒｕｐｔ Ｄｉｓａｂｌｅ ａｌｌ
）によって決定するコンピュータの停止制御方法を提
案するものである。以下、実施例を用いて本発明を説明
する。
目的とするものでＨＡ Ｌ Ｔ／Ｓ Ｔ ＯＰモードへ
の移行を、ともに割込待機命令（Ｗａ ｉ ｔＩｎｔｅ
ｒｒｕｐｔ）によって行ない、いずれのモードに移行す
るかは、割込許可フラグの制御命令、即ち割込許可命令
（Ｉｎｔｅｒｒｕｐｔ Ｅｎａｂｌｅ ）と全割込禁
止命令（Ｉｎｔｅｒｒｕｐｔ Ｄｉｓａｂｌｅ ａｌｌ
）によって決定するコンピュータの停止制御方法を提
案するものである。以下、実施例を用いて本発明を説明
する。
第２図は、本発明によるコンビーータ停止制御方法を実
施したマイクロコンピュータのＨＡ Ｌ Ｔ。
施したマイクロコンピュータのＨＡ Ｌ Ｔ。
５ＴＯＰ制御回路の要部を示している。図中１１および
１６は、それぞれ第１図と同様Ｒ８−ＦＦで構成された
ＨＡＬＴフラグおよび５ＴＯＰフラグであり、１２はＯ
Ｒゲート、１３は割込検出回路、１４は外部割込入力端
子、１６はムＮＤ回路、１７は５ＴＯＰ検出回路である
。
１６は、それぞれ第１図と同様Ｒ８−ＦＦで構成された
ＨＡＬＴフラグおよび５ＴＯＰフラグであり、１２はＯ
Ｒゲート、１３は割込検出回路、１４は外部割込入力端
子、１６はムＮＤ回路、１７は５ＴＯＰ検出回路である
。
通常モードでの動作、およびＨＡＬＴ、５ＴＯＰモード
を解除する動作は、第１図の従来例と同様に行なわれる
。即ち、ＨＡＬＴフラグ１１のリセット入力端子に接続
されたＯＲ回路１２の一方の入力端子と、５ＴＯＰフラ
グ１６のリセット入力端子に加えられるリセット信号が
能動化されることによって通常動作モードに移行する。
を解除する動作は、第１図の従来例と同様に行なわれる
。即ち、ＨＡＬＴフラグ１１のリセット入力端子に接続
されたＯＲ回路１２の一方の入力端子と、５ＴＯＰフラ
グ１６のリセット入力端子に加えられるリセット信号が
能動化されることによって通常動作モードに移行する。
ＨＡＬＴモードは、又、割込要求が割込検出回路１３に
よって検出されたときも解除される。
よって検出されたときも解除される。
通常動作モードからＨＡＬＴモードへ移行する時には、
まずＨＡＬＴモードへ移行させる前処理としてプログラ
ムによる割込許可フラグ（図示せず）をセットするだめ
の割込許可命令を実行し、外部割込入力端子１４を通し
て割込要求が入力され得る状態にし、続いての割込待機
命令を実行す□ることによって割込待機信号（ｗｒ倍信
号を能動状態にし、ＨＡＬＴフラグ１１をセットする。
まずＨＡＬＴモードへ移行させる前処理としてプログラ
ムによる割込許可フラグ（図示せず）をセットするだめ
の割込許可命令を実行し、外部割込入力端子１４を通し
て割込要求が入力され得る状態にし、続いての割込待機
命令を実行す□ることによって割込待機信号（ｗｒ倍信
号を能動状態にし、ＨＡＬＴフラグ１１をセットする。
これによりＨＡＬＴ信号が能動状態になシ、第１図と同
様、割込検出回路１３などＨＡＬＴモードを解除するの
に必要な特定回路を除く回路へのクロック供給を停止す
る。Ｗ工信号は、５ＴＯＰフラグ１５のセット入力端子
に接続されたＡＮＤゲー−ト１６の一方の入力端子にも
供給されているが、ＡＮＤゲート１６の他方の入力端ｒ
は５ＴＯＰ検出回路１７の出力端子に接続されており、
５ＴＯＰ検出回路１７の出力は、割込禁止命令が実行さ
れたときにのみ能動レベルとなるため、５ＴＯＰフラグ
１６はリセット状態のままである。
様、割込検出回路１３などＨＡＬＴモードを解除するの
に必要な特定回路を除く回路へのクロック供給を停止す
る。Ｗ工信号は、５ＴＯＰフラグ１５のセット入力端子
に接続されたＡＮＤゲー−ト１６の一方の入力端子にも
供給されているが、ＡＮＤゲート１６の他方の入力端ｒ
は５ＴＯＰ検出回路１７の出力端子に接続されており、
５ＴＯＰ検出回路１７の出力は、割込禁止命令が実行さ
れたときにのみ能動レベルとなるため、５ＴＯＰフラグ
１６はリセット状態のままである。
次に、通常動作モードから５ＴＯＰモードへ移行する時
には、まず５ＴＯＰモードに移行させるための前処理と
して、全ての割込みを禁止するための割込許可フラグを
セクトする割込禁止命令を実行する。これにより割込入
力端子１４への割込要求印加は禁止されるとともに、５
ＴＯＰ検出回路１７の出力が能動レベルになる。この状
態で、割込待機命令が実行されると、ＨＡＬＴフラグ１
１とともに５ＴＯＰ７ラグ１５がセクトされ、５ＴＯＰ
同様、クロック発生て停止制御きれる。ここでは、ＨＡ
ＬＴ信号も同時に能動レベルとなるが、５ＴＯＰ信号に
よってクロック発生が停止されているので、実質的には
何の変化もない。
には、まず５ＴＯＰモードに移行させるための前処理と
して、全ての割込みを禁止するための割込許可フラグを
セクトする割込禁止命令を実行する。これにより割込入
力端子１４への割込要求印加は禁止されるとともに、５
ＴＯＰ検出回路１７の出力が能動レベルになる。この状
態で、割込待機命令が実行されると、ＨＡＬＴフラグ１
１とともに５ＴＯＰ７ラグ１５がセクトされ、５ＴＯＰ
同様、クロック発生て停止制御きれる。ここでは、ＨＡ
ＬＴ信号も同時に能動レベルとなるが、５ＴＯＰ信号に
よってクロック発生が停止されているので、実質的には
何の変化もない。
本実施例における割込許可命令、割込待機命令および全
割込禁止命令は、いずれもＨＡＬＴ／５ＴＯＰモードを
有しない従来のマイクロコンピュータで用いられている
命令と同一であり、その組合わせによってＨＡＬＴ 、
５ＴＯＰの各モードへの移行制御を行うところに本発明
の特徴がある。
割込禁止命令は、いずれもＨＡＬＴ／５ＴＯＰモードを
有しない従来のマイクロコンピュータで用いられている
命令と同一であり、その組合わせによってＨＡＬＴ 、
５ＴＯＰの各モードへの移行制御を行うところに本発明
の特徴がある。
即ち、従来例で述べたように、ＨＡ Ｌ Ｔ／５ＴＯＰ
モードを付加することによって、それぞれのモードへ移
行するために別の命令を用意し、かつそれらの命令をデ
コードするデコーダを設ける必要がないため、ハードウ
ェアの構成が複雑にならない。
モードを付加することによって、それぞれのモードへ移
行するために別の命令を用意し、かつそれらの命令をデ
コードするデコーダを設ける必要がないため、ハードウ
ェアの構成が複雑にならない。
また、マイクロコンピュータのハードウェア、ソフトウ
ェアの開発サポートツールがＨＡ Ｌ Ｔ／５ＴＯＰモ
ードを有しない従来のものと共用でき、７・利点がある
。
ェアの開発サポートツールがＨＡ Ｌ Ｔ／５ＴＯＰモ
ードを有しない従来のものと共用でき、７・利点がある
。
以トの説明から明らかなように、本発明によるコンピュ
ータの停止制御方法は、割込許可命令を実行した後の割
込待機命令の実行によってＨＡＬＴモードへ移行させ、
全割込禁止命令を実行した後の割込待機命令の実行によ
って５ＴＯＰモードへ移行させることが可能となり、Ｈ
Ａ Ｌ Ｔ／Ｓ ＴＯＰモードを有しない従来の機種と
の間でのソフトウェアの共用化が可能となる等の優れた
効果を有するものである。
ータの停止制御方法は、割込許可命令を実行した後の割
込待機命令の実行によってＨＡＬＴモードへ移行させ、
全割込禁止命令を実行した後の割込待機命令の実行によ
って５ＴＯＰモードへ移行させることが可能となり、Ｈ
Ａ Ｌ Ｔ／Ｓ ＴＯＰモードを有しない従来の機種と
の間でのソフトウェアの共用化が可能となる等の優れた
効果を有するものである。
第１図は従来のコンピュータ停止制御方法を示１１・・
・・・・ＨＡＬＴフラグ、１２・・・・・・ＯＲゲート
、１３・・・・・・割込検出回路、１４・・・・・・割
込入力端子、１６・・・・・・５ＴＯＰフラグ、１６・
・・・・・ムＮＤゲート、１７・・・・・・５ＴＯＰ検
出回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 １ 第２図
・・・・ＨＡＬＴフラグ、１２・・・・・・ＯＲゲート
、１３・・・・・・割込検出回路、１４・・・・・・割
込入力端子、１６・・・・・・５ＴＯＰフラグ、１６・
・・・・・ムＮＤゲート、１７・・・・・・５ＴＯＰ検
出回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 １ 第２図
Claims (1)
- ＨＡＬＴモードを解除する回路ｒ畦＜ｃｐｕ各部へのク
ロック供給を一時停止制御するＨＡＬＴフラグのセット
入力側に、割込待機命令の実行により能動となる信号を
加えるとともに、クロック発生を停止制御する５ＴＯＰ
フラグのセット入力側に、全割込禁止命令の実行によっ
て能動となる信号と前記割込待機命令の実行によって能
動となる信号との論理積からなる信ρを加え、前記割込
待機命令の実行によってＨＡＬＴフラッグ又は５ＴＯＰ
フラグがセットされることを特徴とするコンピュータの
停止制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212900A JPS58114242A (ja) | 1981-12-28 | 1981-12-28 | コンピユ−タの停止制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212900A JPS58114242A (ja) | 1981-12-28 | 1981-12-28 | コンピユ−タの停止制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114242A true JPS58114242A (ja) | 1983-07-07 |
| JPH0149968B2 JPH0149968B2 (ja) | 1989-10-26 |
Family
ID=16630129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212900A Granted JPS58114242A (ja) | 1981-12-28 | 1981-12-28 | コンピユ−タの停止制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114242A (ja) |
-
1981
- 1981-12-28 JP JP56212900A patent/JPS58114242A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149968B2 (ja) | 1989-10-26 |
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