JPS58111185A - Semiconductor storing circuit - Google Patents
Semiconductor storing circuitInfo
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- JPS58111185A JPS58111185A JP56215661A JP21566181A JPS58111185A JP S58111185 A JPS58111185 A JP S58111185A JP 56215661 A JP56215661 A JP 56215661A JP 21566181 A JP21566181 A JP 21566181A JP S58111185 A JPS58111185 A JP S58111185A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
Abstract
Description
【発明の詳細な説明】
本発明はＭＯ８ＦＥ前記憶回前記開回路特ＷＣ３個のＭ
ＯＳＦＥＴよシなるＲＡＭセル管もつ記憶回路ｏｎみ出
し及び書き込み回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides three M
The present invention relates to a storage circuit on read and write circuit having a RAM cell tube such as an OSFET.
近年、牟導体集秋回路の高集積ｊｔに伴い！イクロプ呻
セッサ勢に多機能化及び分散錫珈管指向し。In recent years, with the high integration of conductor integrated circuits! Iklop is aiming for multi-functional and distributed tin tubes.
ｌチップ内に複数個のプロセＶすを含んだマルチプロセ
ッサタイプのもの中内蔵のＲＯＭとＲＡＭの高容量化さ
れたものが製品化されている。この徴なプ■セッサにお
いて重ｌｉ！になるのは複数、個のプロセｔす関のデー
タ転送のバッフ丁となるＲＡＭである。最近この橡なＲ
ＡＭは面積効率を上げることやパワーを低減させること
を目的として、従来のスーティクＲＡＭから３トランジ
Ｘりよりなるダイナ（ツ／ＲＡＭへ移動度９ている。こ
の種のダイナきツタＲＡＭは、蕗１図に示す徐に、絖み
出し用のＭＯ８ＦＥＴゲートｌと書き込み用のＭＯ８Ｆ
ＥＴゲート２とデータを記憶するＭＯＳ−ＦＥＴ３の３
個のＭＯＳＦＥＴからなるＲＡＭ七と、読み出しｍ’ｔ
プリチャージするＭＯＳＦＥＴ４と銃み出し九セルのデ
ータを薔き込み縁にフィードバックするインバータＩＭ
５からなるリフレッシ＝１ｇ回路から＊成されている。Among the multiprocessor type devices that include a plurality of processors in a single chip, products with high capacity built-in ROM and RAM have been commercialized. This is a sign of pressure! The RAM serves as a buffer for data transfer between a plurality of processes. Recently this stupid R
For the purpose of increasing area efficiency and reducing power, AM has a mobility of 9 compared to conventional SUTIC RAM, which is made up of 3 transistors, and has a mobility of 9. As shown in Figure 1, the MO8FET gate 1 for start-up and the MO8F gate 1 for writing are shown.
ET gate 2 and MOS-FET 3 that stores data
RAM 7 consisting of MOSFETs and read m't
Inverter IM that feeds back the data of MOSFET 4 for precharging and the 9 protruding cells to the edge of the inlet.
Refresh consisting of 5 = 1g circuit.
この回路會第２図タイばングチャートを参照して蘭単に
説明する。読み出しを行う場合、４のＭＯＳＦＥＴがプ
リチャージ（Ｐｒｏ）信号によりて４通し読み出し酵Ｒ
Ｌがプリチャージされ１次に説み出しくＲＤ）信号によ
って１のＭＯＳＦＥＴが導通し読み出し線ＲＬＫデータ
が出力される。This circuit will be briefly explained with reference to the tying chart in FIG. When reading, MOSFET 4 is activated for 4 consecutive readings by the precharge (Pro) signal.
The MOSFET 1 is made conductive by the RD) signal which is precharged to the primary level and outputs the read line RLK data.
普た。書き込みを行う場合は、この後書き込み（ＷＲ）
信号によってＭＯＳＦＥＴ２が導通し読み出し線ＲＬＫ
入力されたデータをＭＯ８Ｆ’ＥＴ３のゲートに書き込
むことができる。リフレッシ、の場合は、軌み出し線Ｒ
ＬＫ外部よシデータを入力しなけれはＲＤ傷信号読み出
されたＲＡＭセル内のデータがそのｔま書き込まれリフ
レッシ、される、この嫌ＫＲＡＭでは、読み出しｌ１ｌ
ＲＬが使用されているときには書き込みＩＩＷＬが使用
されていない、ｔた。逆に壷き込み線ＷＬが使用されて
いるときＫは読み出し線ＲＬが使用されていないという
轍に書き込み及び読み出し１ｔｔｔ１−効率よく使って
いないという欠点があり九。Spread. When writing, write after this (WR)
The signal makes MOSFET2 conductive and the readout line RLK
The input data can be written to the gate of MO8F'ET3. In the case of refresh, the gauge line R
If LK external data is not input, the data in the read RAM cell will be written and refreshed until that time.
Write IIWL is not used when RL is used. On the other hand, when the write line WL is used, K has the disadvantage that the read line RL is not used for writing and reading.
本発明は、ＷＬみ出し及び書き込み線を効率よく使用し
た回路を提供するとと４Ｋｈデータ転送會゛効率よく行
う回路を提供することに−ある。SUMMARY OF THE INVENTION An object of the present invention is to provide a circuit that efficiently uses WL readout and write lines, and to provide a circuit that efficiently performs 4Kh data transfer.
本発明は、統み出し用のＭＯ８ＦＥ’ｌ’ゲートと１１
き込み用のＭＯ８ＦＥＴゲートとデータを記憶するＭＯ
８ＦＥＴゲートの３個のＭＯＳＦＥＴからなるＲＡＭセ
ルと、読み出しｍをプリチャージするＭＯＳＦＥＴとＲ
ＡＭセルよ如耽み出したデータを書き込み線にフィード
パ豐りする２個のＭＯ８ＦＥＴゲートと１個のインバー
タよシなるり７レツシ、用回路、から＃ｌ成され、るＲ
ＡＭが２個で１組になシ、かつ、一方の薔き込み線が他
方の読み出し線として使用され％ｔた一方の読み出し纏
が他方の書き込、み１ＩＩＫ使用される橡に、読み出し
及び壷き込み線の使用効率を高め九本のである。The present invention has a MO8FE'l' gate for leading and 11
MO8FET gate for reading and MO for storing data
A RAM cell consisting of three MOSFETs with an 8FET gate, a MOSFET for precharging read m, and R.
#l consists of two MO8FET gates and one inverter, which feed the data read out from the AM cell to the write line, and a circuit for 7 circuits.
Two AMs are used as a set, and one of the wires is used as a readout wire of the other, and one readout wire is used as a write wire of the other. There are nine wires, increasing the efficiency of use of the wires.
また、１ＩｒＩ記の一方説み出し線と他方の薔き込み線
′に結線するｍｒｙｙｘｏｓｙｗＴゲートを設けること
によって、２つのＲＡＭｒｆｌｌのデータの□ダイレク
ト・メモ１ノーアクセス（１）ＭＡ）転送を容易にでき
る。In addition, by providing an mryyxosywT gate connected to one lead line and the other rosette line of 1IrI, direct memory 1 no access (1) MA) transfer of data in two RAM rfllls is facilitated. can.
本発明の！！施例ｔ−図面を用いて詳しく説明する。The invention! ! Example t - This will be explained in detail using the drawings.
纂３図は本発明の賽―例回路でめ９１語１図のＲＡＭに
本発明の方法を適用したものである。ＲＡＭセルは、読
み出し用のＭＯＳＦＥＴ１．１’、畳き込み用のＭＯＳ
ＦＥＴ２．２’ 、データを記憶するＭＯＳＦＥＴ３
、”３’からなゐ、また、リフレ曽シュ回路は、読み出
し及び畳き込み線８゜９ｔプリチヤージするｈｔｔｏｓ
ｖｗＴａ 、４’％読み出しデータを薔き込み線にフィ
ードバックするＭＯＳＦＥＴ６．６’ 、７．７’及び
インバー−５，５′よシなる。Figure 3 shows an example circuit of the present invention in which the method of the present invention is applied to a RAM of 91 words and 1 figure. The RAM cell is MOSFET1.1' for reading and MOS for convolution.
FET2.2', MOSFET3 that stores data
, ``3'', and the refresh circuit has a readout and convolution line 8°9t precharge httos.
vwTa, MOSFETs 6.6', 7.7', and inverters 5, 5' which feed back the 4'% read data to the bushing line.
この嫌に構成され九回路の動作をタイミングチャート５
１１４４図を参照して説明すると、プリチャージ（Ｐｒ
・）信号によりて、ディジッ）ｍ８＊９がプリチャージ
され、次に信号ＲＤ、ＲＤ、によってＲＡＭセル内のデ
ータが８．９に読み出されると同時に６．６’ を通っ
てインバータ５，５′の入力ゲートにチャージされる。Timing chart 5 shows the operation of this poorly configured nine circuits.
To explain with reference to FIG. 1144, precharge (Pr
The digit) m8*9 is precharged by the ・) signal, and then the data in the RAM cell is read out at 8.9 by the signals RD, RD, and simultaneously passes through 6.6' to the inverters 5 and 5'. is charged to the input gate of
この時％絖み出しモードのとＩＦｉ８．９’を遍して外
部へ読み出せる。At this time, it can be read out to the outside through IFi8.9' in the % cutting mode.
信号ＷＲ，ＷＲｓによりて７．７’、２．２’が導通し
、３，３・′のゲートにデータが書き込まれリフレッシ
、される、まえ、畳き込みモードのときはこれに続いて
ＷＲ傷信号に・よって２．２′が場通し％ ８．９１−
通し９て外部より人力することによって書き込みができ
る。従って、ディジット＠ ８゜９は読み書きの両状態
で使用されている。7.7' and 2.2' are made conductive by the signals WR and WRs, and data is written to the gates of 3, 3, and refreshed. Due to the damage signal, 2.2' is passed % 8.91-
Writing can be done manually from outside through the 9. Therefore, digits @8°9 are used in both read and write states.
第・５図はＲＡＭ間のデータ伝送管容易にした回路の実
施例である。ここで、ＲＡＭＡとＲＡＭＢは通常は信号
Ｘによりて分離され、独立に動作しそれぞれ１１４図と
同様なタイミングによって読み出し、書き込み、リフレ
ッシ、が可能である。ＲＡＭＡとＲＡＭＢの間にＤＭＡ
転送をする場合には。FIG. 5 shows an embodiment of a circuit that facilitates data transmission between RAMs. Here, RAMA and RAMB are usually separated by a signal X, operate independently, and can be read, written, and refreshed at the same timing as shown in FIG. 114. DMA between RAMA and RAMB
In case of transfer.
まず信号、ＸＫよってＭ０８ＦＥＴｌ、！が導通する。First of all, the signal is M08FETl by XK! conducts.
この状態でリフレ！シ１回路の信号ＲＤＩＡ。Refrain in this state! Signal RDIA of C1 circuit.
ＲＤＩＢ、ＷＲＩＡ、ＷＲＩＢをマスクすることを除い
て通常のリフレ、シ、サイクルと同様に、プリチャージ
、耽み出し、書暑込み會行うことによって（謳６図参照
）、ＲＡＭＡの趨ばれたワード繊のセルのデータがＲＡ
ＭＨの対応するセルに書き込まれ％ｔたｆｉＦｉ時にＲ
ＡＭＢのセルのデータがＲＡＭＡのセルに書き込まれる
。この嫌な操作をＲＡＭＡＲＡＭ Ｂの全ワード線につ
いて行う、ことによりてＲＡＭＡとＲＡＭＢの内容すべ
て入れ換えることができる。ま九＊ ＲＡ Ｍ Ａ ｔ
たはＲＡＭＢのどちらか一方の書き込み信号ＷＲＢＩｒ
ｆｆスクすゐことによりて一方のデータを他方に書き込
むことができる。ここで重量なことは、この僚な操作は
ダイナｔｙりＲＡＭのりフレッＶ＆のための回路を利用
してでき１％別な回路を設ける必要がないことである。By performing precharging, indulgence, and writing heat exchange in the same way as the normal reflation, shift, and cycle except for masking RDIB, WRIA, and WRIB (see Figure 6), the fallen word of RAMA is Sen cell data is RA
R when fiFi written to corresponding cell of MH and %t
The data in the AMB cell is written into the RAMA cell. By performing this unpleasant operation on all word lines of RAMARAM B, the entire contents of RAMA and RAMB can be exchanged. Maku *RA M A t
or RAMB write signal WRBIr
Data from one can be written to the other by scanning the ff. The important thing here is that this simple operation can be done using the circuit for the dynamic RAM pasteboard V&, and there is no need to provide a 1% separate circuit.
上記のＲＡＭを用いることによって、！ルチプロセ曹す
タイプのプロセッサにおいても回路を複雑にすることな
しに極めてデータ転送を効率よく実現することができる
。By using the above RAM! Even in a multi-processor type processor, data transfer can be achieved extremely efficiently without complicating the circuit.
第１図は従来例回路図、第２図は第１図のタイ電ングチ
ャート、第３図は本発明の！Ｉ！總例回路図、第４図は
第３図のタイ電ンダチャート、臨５図は本発明の実施例
回路図、纂６図は８８５図のタイ電ングチャートであゐ
。
１〜６：ＦＩＴ
篤 ７図
小 −］−］１−−−−
−’Ｄ −−−Ｊ−ｔ−一−
ＷＩＧ’ −「］−
ｇ 、ｒ。Fig. 1 is a circuit diagram of the conventional example, Fig. 2 is a tie-up chart of Fig. 1, and Fig. 3 is a circuit diagram of the present invention! I! An example circuit diagram, FIG. 4 is a tie diagram of FIG. 3, FIG. 5 is a circuit diagram of an embodiment of the present invention, and FIG. 6 is a tie diagram of FIG. 885. 1-6: FIT Atsushi 7 Figure Small -]-]1-------'D---J-t-1-WIG'-']-g, r.
Claims (2)
ＳＦＥＴとデーー會記憶するＭＯＳＦＥＴの３個のＭＯ
ＳＦＥＴからなるメモリセルと、読み出し−を、プリチ
ャージするＭＯ８，ＦＥＴとメモリセルより読み出し九
データを書き込み線にツイードパークする２＠０Ｍ０８
ＦＥＴｌ＾トと１個の４７バータよｐなるリフレ！シ、
用回路から構成される単位の２つＫついて一方の書き込
み線が他方の読み出し線にｔ九一方の読み出し線が他方
の書き込み＠になることを特徴とする半導体記憶回路。(1) MO8F'ET for protruding a and MO for writing
SFET and three MOSFET memory memory
Precharge the memory cell consisting of SFET and read-out MO8, Tweed park the read-out data from the FET and memory cell to the write line 2@0M08
FETl^t and one 47 barter! C,
1. A semiconductor memory circuit characterized in that one write line becomes the other read line and one read line becomes the other write @ for each unit consisting of two K circuits.
る箇所にＭＯｌｉｉＦＥＴゲート管もち゛、上記の２個
の単位間のデー−転送が容易にできる仁とを特徴とする
特許請求の範囲＄１１（１）項記載の半導体記憶回路。(2) A MOlii FET gate tube is provided at the point where one write line and the other read line are connected, so that data transfer between the two units described above can be easily performed. The semiconductor memory circuit described in (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215661A JPS58111185A (en) | 1981-12-24 | 1981-12-24 | Semiconductor storing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215661A JPS58111185A (en) | 1981-12-24 | 1981-12-24 | Semiconductor storing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111185A true JPS58111185A (en) | 1983-07-02 |
Family
ID=16676079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215661A Pending JPS58111185A (en) | 1981-12-24 | 1981-12-24 | Semiconductor storing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111185A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119050A (en) * | 2010-11-08 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | Semiconductor memory device and method for driving semiconductor memory device |
-
1981
- 1981-12-24 JP JP56215661A patent/JPS58111185A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119050A (en) * | 2010-11-08 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | Semiconductor memory device and method for driving semiconductor memory device |
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