JPS58104551A - Data transmitter - Google Patents
Data transmitterInfo
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- JPS58104551A JPS58104551A JP56204641A JP20464181A JPS58104551A JP S58104551 A JPS58104551 A JP S58104551A JP 56204641 A JP56204641 A JP 56204641A JP 20464181 A JP20464181 A JP 20464181A JP S58104551 A JPS58104551 A JP S58104551A
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- data
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- input
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/423—Loop networks with centralised control, e.g. polling
Abstract
Description
【発明の詳細な説明】
本発明は、共通伝送路を介して複数のステーションを接
続したデータ伝送装置において、特にプロセス制御装置
等のデータをサイクリックに伝送するデータ伝送装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transmission device that connects a plurality of stations via a common transmission path, and particularly to a data transmission device that cyclically transmits data from a process control device or the like.
第１図嬬従米のこの種データ伝送装置を示すブロック図
である。第１図において、メインステージ曹ン（１）は
、伝送路（２）を経由してローカルステーション（８）
、（４）、（６）にループ状に接続され、各ローカルス
テーションに接続さｎたプロセス入出力装置（６）との
間で信号の授受を行なうようになっている。FIG. 1 is a block diagram illustrating this type of data transmission device in the US. In Figure 1, the main stage (1) is connected to the local station (8) via the transmission line (2).
, (4), and (6) in a loop, and signals are exchanged with the process input/output devices (6) connected to each local station.
しかして、第２図は上記−一カルス′チージョン（８）
の内部構成を示し友もので、同図において、１８１１は
伝送路（２）を介して入力されるシリアル信号をパラレ
ル信号に変換し、又ステーション内部のパラレル信号を
シリアル信号に変換して伝送路（２）へ流出する信号変
換器、−はローカルステーション（８）の内部のタイミ
ングを取るタイミングコントローラ％−は伝送路（２）
からのアドレス情報を記憶するアドレスメモリ、−は入
力データ旬をアドレスにより選択するマルチプレクサｌ
ｓ＋ｓ＋ｔ１アドレスにより伝送路（２）よシ送られて
きたデータを出力メモリーに振分けるデ！ルテプレクサ
で、−はプロセス出力である。Therefore, Fig. 2 shows the above-one callus' chision (8).
This figure shows the internal configuration of the station. In the figure, 1811 converts the serial signal input via the transmission line (2) into a parallel signal, and also converts the parallel signal inside the station into a serial signal and connects it to the transmission line. The signal converter that flows out to (2), - is the timing controller that takes the internal timing of the local station (8) % - is the transmission line (2)
address memory that stores address information from , - is a multiplexer that selects the input data according to the address.
The data sent through the transmission line (2) is distributed to the output memory using the s+s+t1 address. In the luteplexer, - is the process output.
上記籐１．２図の構成において、メインステージ曹ン（
１）は伝送路（２）によりループ状に接続されたローカ
ルステーション（８）〜（６）を介してプロセス入出力
装置（６）と信号の授受を行なうが、第６図に示すよう
に、メインステーション（１）はデータを出力する場合
に、同期を取る為の同期情報ＢＹＮＯ及びアドレス情報
ＡＤＲ８と、そのアドレスに相当するデータＤＡＴＡ１
〜ｎ を付けて伝送路（２）を通してローカルステーシ
ョン（８）へ送信スる。各ローカルステーション（８）
では同期を取った後各アドレスに相当するプロセス入出
力装置（６）のデータを選択しスロツ） ＤＡＴＡ１〜
ｎ にそのデータを書き込むことにな９、メインステー
ション（１）ではこの送ら扛てきたデータを読込む、こ
のようにして次のアドレスのデータの送受信を行ないこ
ｎを繰返して全てのデータの送受信を行なう。In the configuration shown in Figure 1.2 above, the main stage Caon (
1) sends and receives signals to and from the process input/output device (6) via local stations (8) to (6) connected in a loop by the transmission path (2), but as shown in FIG. When outputting data, the main station (1) outputs synchronization information BYNO and address information ADR8 for synchronization, and data DATA1 corresponding to the address.
~n is attached and transmitted to the local station (8) through the transmission path (2). Each local station (8)
After synchronizing, select the data of the process input/output device (6) corresponding to each address and select the slot) DATA1~
The main station (1) then writes the data to n9.The main station (1) reads the transmitted data.In this way, the data of the next address is sent and received.N is repeated to send and receive all the data. Do this.
さらに、第２図に示さｎるローカルステージ譜ン（８）
の構成に基いてこのデータの送受信を詳細に説明すると
、第２図において、伝送路（２）を通して入力さｎるシ
リアル信号は信号変換器１８１１によりパラレル変換さ
ｎｌこの際に第５図に示すように最初に送ら扛てくる同
期信号８ＹＮＣにより信号の同期が取らｎ１次のアドレ
スＡＤＲ８をアドレスメモリーに記憶する。そして、次
に送られてくるデータＤムＴム１〜ｎを出力メモリ−）
へのデータとし、デマルチプレクサ−）とアドレスメモ
リ瞥に記憶さｎたアドレスによって選択された読込信号
によシ、アドレスで指定さｎた出力メモリーにデータを
書き込む、タイミングコントローラーは、この時のタイ
ミングをコントロールし、この出力メモリーに書込まれ
たデータがプロセス出力−へ送らｎる。さらに、伝送路
（２）には再び次の同期信号８ＹＮＣが送信さ扛て、ア
ドレス、データと続く、この時のアドレスは当然前回の
アドレスに対し＋ｎとなり、データはそのアドレスに相
当するデータが送られてくる。この動作を繰返して全て
の出力データをローカルステーション（３）〜（５）へ
送信ｔｂ。Furthermore, local stage music (8) shown in FIG.
To explain in detail the transmission and reception of this data based on the configuration of FIG. The signals are synchronized by the synchronization signal 8YNC that is sent first, and the n1th address ADR8 is stored in the address memory. Then, the next sent data DmuTmu1 to n are output to the memory -)
The timing controller writes the data to the output memory specified by the address according to the read signal selected by the address stored in the address memory (demultiplexer) and the address memory. The data written in this output memory is sent to the process output. Furthermore, the next synchronization signal 8YNC is transmitted to the transmission line (2) again, and the address and data are continued.The address at this time is of course +n from the previous address, and the data corresponds to that address. It will be sent to you. This operation is repeated to transmit all output data to local stations (3) to (5) tb.
次に、プロセス入出力装置（６）よｐ送られてくる入力
データ１６１１ついてｋと、伝送路（２）経由で送らｎ
てくる同期信号により同期を取りアドレスカウンタをア
ドレスメモリ瞥に記憶する。このアドレスによりマルチ
プレクサ四はプロセス入出力装置（６）の入力データ則
を選択し、信号変換器−）に送ｐ１パラレル侶号をシリ
アル信号に変換して、第２図のＤＡＴム１〜ｎ のスロ
ットに乗せる。メインステーション（１）ではこのデー
タを読み込み、次にアドレスを＋ｎして次のデータの読
み込みに入る。この動作を繰り返すことによシ全ての入
力データを絖み込むことになり、以上の動作をサイクリ
ックに行なうことにより全入出力データの伝送を行なう
。Next, the input data 1611 sent from the process input/output device (6) is k and the data n sent via the transmission path (2).
Synchronization is achieved by the incoming synchronization signal, and the address counter is stored in the address memory. Based on this address, the multiplexer 4 selects the input data rule of the process input/output device (6), and sends it to the signal converter (-) to convert the p1 parallel signal into a serial signal, and converts the p1 parallel signal into a serial signal. put it on the slot. The main station (1) reads this data, then increases the address by +n and begins reading the next data. By repeating this operation, all the input data will be inserted, and by cyclically performing the above operation, all the input and output data will be transmitted.
しかるに、従来のデータ伝送装置１は以上の工うに構成
さｎているので、数多くのプロセス入出力装置へ出力す
る場合は、デマルチブレフサ−）を通して出力メモリー
へデータを書き込む時に時間がかかり、賊悪の場合出力
メモリーへのデータの書込み終了する前に次のデータが
出力さｎることとなる。又データを入力する場合キアド
レスが判別してからマルチプレクサ四を動作させて入力
データを取込む為１時間遅れが生じ正常にデータを指定
さｎｆＣスロットに乗せらｎない場合が生ずる。However, since the conventional data transmission device 1 is configured as described above, when outputting to a large number of process input/output devices, it takes time to write data to the output memory through the demultiplexer, and it is difficult for thieves to do so. In this case, the next data will be output before the writing of data to the output memory is completed. Furthermore, when inputting data, multiplexer 4 is operated after the key address is determined to take in the input data, resulting in a one-hour delay, which may result in data not being correctly specified and placed in the nfC slot.
これは特に入出力点数が多くなりアドレスとデータをバ
スにして長い距離送る場合に問題となる。This becomes a problem especially when the number of input/output points increases and addresses and data are sent over long distances using a bus.
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、各ローカルステーション内部にて
入出力データを一度パツ７アメモリに記憶し、伝送路と
はこのパックアメモリを介して信号を授受することによ
り高速のデータ伝送のできるデータ伝送装置を提供する
ことを目的としている。The present invention was made in order to eliminate the drawbacks of the conventional ones as described above, and the input/output data is once stored in the pack memory inside each local station, and the transmission path is connected via the pack memory. The object of the present invention is to provide a data transmission device capable of high-speed data transmission by transmitting and receiving signals.
以下、本発明の一実施例をｓ５図と同一部分は同一符号
を附して示す第４図について説明する。Hereinafter, an embodiment of the present invention will be described with reference to FIG. 4, in which the same parts as in FIG. s5 are denoted by the same reference numerals.
ｆｓ４図においてｓ （３Ｌ）は！ルチプレクサ麹と
デマルチプレクサ１８５）のアドレスをサイクリックに
スキャンするアドレスカウンタ％ Ｃ５ｂＨパツクア
メモリ（３ｄ）のアドレスを切換えるアドレスセレクタ
、（３りはバッファメモ’） （３ｄＪの入力データを
切換えるデータセレクタでおる。 （５ｅ）はバッフ
ァメモリ（５１１）の内容を出力メモリ（３リヘ記憶す
る迄保持する出力バックアメモリである。In the fs4 diagram, s (3L) is! An address counter that cyclically scans the addresses of the multiplexer koji and the demultiplexer 185), an address selector that switches the address of the C5bH pack memory (3d), and a data selector that switches the input data of (3dJ). (5e) is an output backup memory that holds the contents of the buffer memory (511) until they are stored in the output memory (3 refills).
次に、第４図構成における動作について説明すると、伝
送路（２）を通してシリアル信号として送らｎてきた信
号は信号変換器−１によりノ（ラレル信号に変換さｎｌ
この際、伝送路を通して送られてきた同期信号により信
号の四Ｍを取りアドレスをアドレスメモリーに記憶する
。そして、アドレスの次に送らｎてくるデータＤＡＴＡ
１〜ｎ をバッファメモリ（３ｄ）に記憶する。この時
はアドレスセレクタ（３ｂ）及びデータセレクタ（３り
はタインングコントローフーの指示により、アドレスは
アドレスメモリー、データは伝送路から送らｎてきたデ
ータを選択している。Next, to explain the operation in the configuration shown in FIG. 4, the signal sent as a serial signal through the transmission line (2) is converted into a parallel signal by the signal converter
At this time, 4M signals are taken from the synchronization signal sent through the transmission line and the address is stored in the address memory. Then, the data DATA sent after the address
1 to n are stored in the buffer memory (3d). At this time, the address selector (3b) and the data selector (3) select the address from the address memory and the data from the transmission line according to instructions from the typing controller.
また、入力データも同様に、バッフ１メモリ（２）のデ
ータをアドレスセレクタ（６ｂ）の指示により読み出し
、データＤＡＴム１〜ｎ のスロットへ信号変換器四）
によりシリアル信号に変換した信号を伝送路（２）を通
してメインステーション（１）へ伝送する。Similarly, the input data is read out from the buffer 1 memory (2) according to instructions from the address selector (6b), and sent to the slots of data DATs 1 to n by the signal converter 4).
The signal converted into a serial signal is transmitted to the main station (1) through the transmission path (2).
この場合、信号の授受はバッファメモ’） （５Ｌ）と
行なうだけであるので、高速動作が可能となる。又、バ
ッファメモリ（３ｃ１）の内容は、アドレスカウンタ（
６ａ）によりアドレスが設定さｎる。そして、プロセス
人力闘の入力信号は、同様にアドレスカウンタ（２ａ）
によシマルチプレクｆｅ＠で選択さｎ、データセレクタ
（６りを通してバッファメモリ（３ｄ）に書き込まれる
。この場合、アドレスは伝送路（２）経由で指定される
アドレスではないので、アドレスが確定した後、データ
が確定してからアドレスセレクタ（３ｂ）とデータセレ
クタ（６ｃ）を伝送路（２）側から切換えてバックアメ
モリ（３ｄ）に読み込める。このように動作させｎば数
多くの入力データを取り込む迄の時間、すなわちアドレ
スを送ってデータを取シ込む迄の時間が遅くてもバック
アメモリ（９）の専有時間は短かい時間で可能となる。In this case, high-speed operation is possible because signals are only exchanged with the buffer memo') (5L). Also, the contents of the buffer memory (3c1) are stored in the address counter (
The address is set by 6a). Similarly, the input signal of the process human power is sent to the address counter (2a).
Selected by the multiplexer fe@, it is written to the buffer memory (3d) through the data selector (6). In this case, the address is not an address specified via the transmission path (2), so after the address is determined, After the data is determined, the address selector (3b) and data selector (6c) can be switched from the transmission path (2) side and read into the backup memory (3d). Even if the time from sending the address to inputting the data is slow, the exclusive time of the backup memory (9) can be shortened.
次に出力の場合は、同様にアドレスカウンタ（６ａ）に
より指定されたバックアメモリ（５ｄ）の内容を出力バ
ックアメモリ（３ｅ）に記憶し、バッファメモリ（３ｄ
）を開放する。出力パッファメ七す（３・）の内容は出
力メモリーに送られ、アドレスカウンタＣ５＆）のアド
レスによりデマルチプレクｆ−一で選択さｎた出力メモ
ツーにデータを書き込み、プロセス出力−へ信号を送る
。この場合も出力バッファメモリ（５りを動作させた後
の動作、すなわち出力メモツーを選択し動作させる時間
が遅くてもデータ伝送の時間は遅くならないので、高速
のデータ伝送が可能となる。但しアドレスセレクタ（３
ｂ）とデータセレクタ（３Ｃ）の切換えは伝送路に流ｎ
ている信号と同期を取ってバッファメモリ（３ｄ）の信
号及びアドレスが誤まらないように構成しなければなら
ない。Next, in the case of output, the contents of the backup memory (5d) specified by the address counter (6a) are similarly stored in the output backup memory (3e), and the contents of the backup memory (3d) are stored in the output backup memory (3e).
). The contents of the output puffer memory (3) are sent to the output memory, data is written to the output memory selected by the demultiplexer f-1 according to the address of the address counter C5&), and a signal is sent to the process output. In this case as well, even if the operation after operating the output buffer memory (5), that is, the time to select and operate the output memo two, the data transmission time will not be delayed, so high-speed data transmission is possible. However, the address Selector (3
b) and the data selector (3C) are switched on the transmission line.
The buffer memory (3d) must be configured so that the signal and address of the buffer memory (3d) are not erroneously synchronized with the signal.
なお、上記実施例ではローカルステーション数を３つの
場合について説明したが、数は限定されることはない。Note that although the above embodiment describes a case where the number of local stations is three, the number is not limited.
父上記冥施例では、メインステーション（１） 、！：
ローカルステーション（８）〜（５）の間の信号の授受
について１：Ｎのデータ伝送の場合で説明したが、Ｎ：
Ｍのデータ伝送でも同様に本発明を適用できる。In the father's example above, the main station (1),! :
The transmission and reception of signals between local stations (8) to (5) has been explained in the case of 1:N data transmission, but N:
The present invention can be similarly applied to M data transmission.
以上のように本発明によｎば、入出力データをバッファ
メモリを介して伝送路と信号の授受を行なうよう構成し
たので、高速でデータ伝送が行ない得るデータ伝送装置
が得らｎる。As described above, according to the present invention, since the input/output data is configured to be exchanged with the transmission line via the buffer memory, a data transmission device capable of high-speed data transmission can be obtained.
第１図は、従来のデータ伝送装置を示すブロック図、第
２図は第１図のローカルステーションの内部構成を示す
ブロック図、第３図は、第１．２図の動作を説明するた
めのデータ構成を示す概念図、第４図は本発明の一実施
例によるデータ伝送装置のローカルステーションの内部
構成を示すブロック図である。
（１）：メインステーション
（２）；伝送路
（８）、（４）ｓ （５） ：ローカルステーション（
６）：プロセス入出力装置
一１１＝信号変換・器
一：タイミングコントローラ
瞥）ニアドレスメモリ
ｐｌ ：マルチプレクサ
ｉｍ＋ ：デマルチプレクサ
ｔ８６１ ：出力メモリ
（６ル：入力データ（プロセス人力）
１６２１：プロセス出力
（３ａ）ニアドレスカウンタ
（５ｂＪニアドレスセレクタ
（５す：データセレクタ
（Ａｄノ：バッファメモリ
（６す：出カバツクアメモリ
なお、図中、同一符号は同一、又は相尚部分を示す。
代理人 葛 野 信 −
第１図
５ＹＮＣＡＯＲ５０ＡＴＡ１ＱＡＴＡ２０ＡＴＡ３
ロ！三■！匝工第２図
第４図FIG. 1 is a block diagram showing a conventional data transmission device, FIG. 2 is a block diagram showing the internal configuration of the local station in FIG. 1, and FIG. 3 is a block diagram showing the internal configuration of the local station in FIG. FIG. 4 is a conceptual diagram showing the data structure. FIG. 4 is a block diagram showing the internal structure of the local station of the data transmission device according to an embodiment of the present invention. (1): Main station (2); Transmission line (8), (4)s (5): Local station (
6): Process input/output device 11 = signal conversion/equipment 1: Timing controller glance) Near address memory pl: Multiplexer im+: Demultiplexer t861: Output memory (6): Input data (process manual power) 1621: Process output (3a ) Near address counter (5bJ Near address selector (5): Data selector (Ad: Buffer memory (6): Output backup memory In the figure, the same reference numerals indicate the same or similar parts. Agent Shin Kuzuno - Figure 1 5YNCAOR50ATA1QATA20ATA3
B! Three ■! Fig. 2, Fig. 4
Claims (1)
続された各ローカルステーションのプロセス入出力装置
と上記メインステーションとの間で信号の授受を行うデ
ータ伝送装置において、上記各ローカルステーション内
部にて入出力信号を一度パツ７アメモリに記憶させて伝
送路と鉱該バッファメモリを介して信号の授受を行うこ
とを特徴とするデータ伝送装置。In a data transmission device that sends and receives signals between the process input/output device of each local station connected in a loop to the main station via a common transmission path and the main station, input/output is performed inside each local station. A data transmission device characterized in that the signal is once stored in a memory, and then sent and received via a transmission line and a buffer memory.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204641A JPS58104551A (en) | 1981-12-16 | 1981-12-16 | Data transmitter |
| US06/395,902 US4570259A (en) | 1981-12-16 | 1982-07-07 | Data transmission on equipment including a plurality of data stations connected by a common transmission line |
| DE19823226302 DE3226302A1 (en) | 1981-12-16 | 1982-07-14 | DATA TRANSFER DEVICE |
| CH4303/82A CH661395A5 (en) | 1981-12-16 | 1982-07-15 | DATA TRANSFER DEVICE. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204641A JPS58104551A (en) | 1981-12-16 | 1981-12-16 | Data transmitter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58104551A true JPS58104551A (en) | 1983-06-22 |
Family
ID=16493836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204641A Pending JPS58104551A (en) | 1981-12-16 | 1981-12-16 | Data transmitter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4570259A (en) |
| JP (1) | JPS58104551A (en) |
| CH (1) | CH661395A5 (en) |
| DE (1) | DE3226302A1 (en) |
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1982
- 1982-07-07 US US06/395,902 patent/US4570259A/en not_active Expired - Lifetime
- 1982-07-14 DE DE19823226302 patent/DE3226302A1/en active Granted
- 1982-07-15 CH CH4303/82A patent/CH661395A5/en not_active IP Right Cessation
Also Published As
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|---|---|
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