JPH1194917A - Method and device for testing semiconductor device - Google Patents

Method and device for testing semiconductor device

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JPH1194917A
JPH1194917A JP25528297A JP25528297A JPH1194917A JP H1194917 A JPH1194917 A JP H1194917A JP 25528297 A JP25528297 A JP 25528297A JP 25528297 A JP25528297 A JP 25528297A JP H1194917 A JPH1194917 A JP H1194917A
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Toshio Ishii
利生 石井
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日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To measure the highest operating frequency of a semiconductor device which performs high-speed clock operations without using any high-speed LSI testing machine at the time of conducting AC (performance response) tests on the semiconductor device. SOLUTION: At the time of measuring and sorting the AC operations of a semiconductor device LSI provided with a CMOS circuit composed of flip flips 1 and 2 which operate synchronously to signals from a clock input terminal and a combinational circuit connected between the outputs of the flip flops 1 and the inputs of the flip flops 2, an LSI tester 5 which impresses a signal waveform for testing upon the device LSI and a power supply current device 6 which observes the time response waveform of the power supply current Idd of the device LSI are used and the highest operating frequency of the semiconductor device LSI is found from the transient response of the waveform of a power supply current from the device LSI.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置用の試験方法に関し、特にその半導体装置のAC動作/サイクル動作判定方法及びその装置に関する。 BACKGROUND OF THE INVENTION The present invention relates to a method of testing a semiconductor device, particularly to AC operation / cycle operation determination method and apparatus of the semiconductor device.

【0002】 [0002]

【従来の技術】従来、クロック動作するフリップ・フロップ(以下、FEという)を含む同期式回路を搭載した半導体装置では、動作応答特性(以下、AC特性という)による選別を行う際の項目として、最高動作周波数を測定することが、一般に行われている。 Conventionally, the flip-flop (hereinafter, referred to as FE) operating clock in a semiconductor device equipped with a synchronous circuit comprising the operation response characteristic (hereinafter, referred to as AC characteristics) as an item in performing selection by, measuring the maximum operating frequency, is conventional. 測定する半導体装置の最高動作周波数がAC選別を行うLSIテスタの動作周波数に対して低ければ、機能試験時のクロック・サイクル周波数を変化させることにより、最高動作周波数を測定することができる。 If the maximum operating frequency of the measurement to the semiconductor device is lower relative to the operating frequency of the LSI tester for performing AC sorting, by varying the clock cycle frequency during the functional test, it can measure the maximum operating frequency.

【0003】図5に示す半導体装置は、クロックCLK [0003] The semiconductor device shown in FIG. 5, the clock CLK
に同期する複数個のFF1、2と、それらの間をつなぐ組合回路3とからなる同期回路を含んでいる。 Includes a plurality of FF1,2 to synchronize, the synchronization circuit comprising a combinational circuit 3 which connects between them. 図5に示す構成の半導体装置での一般的な動作では、クロック同期して、FF1、2の出力が変化し、その変化が組合回路3を構成する複数段の基本ゲートに伝わり、順次各段のゲート出力が確定していき、最終的にある遅延時間を経過した後で、FF1、2の入力部の直前のゲートの出力が確定する。 The general operation of the semiconductor device having the structure shown in FIG. 5, the clock synchronization, the output of FF1,2 changes transmitted to the basic gate of the plurality of stages of the change constitutes the combinational circuit 3 sequentially each stage the plan to the gate output is determined, after a lapse of the delay time in the final output of the gate immediately before the input of FF1,2 is determined. このような回路での最高動作周波数fm The maximum operating frequency fm in such circuit
axは、FF1、2でのセットアップ/ディレイ時間を除けば、ほぼ、このFF1、2間に挾まれた組合回路3 ax, except the setup / delay time at FF1,2, approximately, combinational circuit 3 sandwiched between the FF1,2
の遅延の中で最大の遅延時間Td,maxの逆数で求められる。 The maximum delay time Td in the delay is determined by the reciprocal of max. fmax〜1/Td,max fmax~1 / Td, max

【0004】半導体装置に与えられるクロックの周波数が、この値よりも大きい場合は、最初のクロックによる前段のFFの出力の信号変化が組合回路で確定し、後段のFFの入力に伝わる前に次のクロックが入るため、回路は誤動作を引き起こすことがある。 [0004] clock applied to the semiconductor device frequency is greater even than this value, the signal change of the output of the preceding FF by the first clock is determined by the combinational circuit, the following prior to transmitted to the input of the subsequent FF because of clock pulse, the circuit may cause a malfunction.

【0005】半導体装置の試験で、この最高動作周波数fmaxの測定には、LSIテスタによる機能試験での判定によって行うことが一般的である。 [0005] In testing a semiconductor device, the measurement of the maximum operating frequency fmax, it is generally performed by the determination of the functional test by the LSI tester. この場合、半導体装置に与える入力のクロック周波数を変化させて、機能試験を行うことで求められる。 In this case, by changing the input clock frequency to be supplied to the semiconductor device, obtained by performing a functional test.

【0006】図6は、図5に示す従来例に係る半導体装置の試験方法を示す構成図である。 [0006] Figure 6 is a block diagram showing a testing method of a semiconductor device according to the conventional example shown in FIG. ここで、LSIテスタ4のドライバー部DRVは、試験を行う半導体装置L Here, the driver unit DRV of the LSI tester 4, a semiconductor device L to be tested
SIのクロック入力を含む入力端子に接続され、コンパレータ部CMPは、半導体装置の出力端子に接続されている。 It is connected to an input terminal including a SI of the clock input, the comparator unit CMP is connected to the output terminal of the semiconductor device. この状態で、LSIテスタの機能試験のクロック周波数を変えた条件により、各入力端子から、機能試験用の信号パターンを半導体装置LSIに入力し、各半導体装置LSIからの出力信号をLSIテスタのコンパレータ部CMPにて期待パターンと比較し、機能判定を行う。 In this state, the condition of changing the clock frequency of the function test of the LSI tester, from each input terminal, inputs the signal pattern for functional testing the semiconductor device LSI, the comparator of the LSI tester output signals from each of the semiconductor device LSI compared to the expected pattern in parts CMP, perform the function determination. 最高動作周波数は、正常動作と判定された機能試験時のクロック周波数の上限から求められる。 Maximum operating frequency is determined from the upper limit of the clock frequency of the normal operation and the determined functional testing.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、上述した従来例では、試験を行う半導体装置の最高動作周波数が高く、測定を行うLSIテスタの動作周波数がこれに対応できない場合には、このような形式の試験方法を用いることはできない。 However [0005] In the conventional example described above, when a high maximum operating frequency of the semiconductor device to be tested, the operating frequency of the LSI tester for performing measurements can not cope with this, this type It can not be used the test method.

【0008】このため、半導体装置の最高動作周波数が高い場合には、より高性能なLSIテスタが必要となる。 [0008] Therefore, when a high maximum operating frequency of the semiconductor device, it is necessary to higher performance LSI tester. また、半導体装置の機能試験を高い周波数で測定する場合、半導体装置の内部のゲートのスイッチング電流による動作ノイズや、出力バッファが、LSIテスタまでの配線を駆動する際の同時動作ノイズを押さえることが必要となる。 Also, when measuring the functional test of the semiconductor device at a high frequency, operating noise and due to the internal gate of the switching current of the semiconductor device, the output buffer, that suppress the simultaneous operation noise when driving the wiring to the LSI tester is required.

【0009】これらの対策は、高性能化が急速な現在の半導体装置では、非常に困難になりつつある。 [0009] These measures, high performance at a rapid current of the semiconductor device is becoming very difficult. また、高周波動作を行う環境を整え、高速なLSIテスタを導入することは、製造原価の増加をもたらすという欠点がある。 Also, create an environment for performing the high frequency operation, the introduction of high-speed LSI tester, there is a drawback that results in an increase in manufacturing costs.

【0010】本発明の目的は、高速クロックでの動作を行える高性能LSIテスタや、LSIを高速で、安定に動作させるための高周波特性のよい治具を要求しない、 An object of the present invention, and high-performance LSI tester capable of performing operations on the high-speed clock, at high speed LSI, does not require good jig high frequency characteristics to operate stably,
安価で、測定精度の高い半導体装置用試験方法及び装置を提供することにある。 Inexpensive to provide a measurement accurate semiconductor device testing method and apparatus.

【0011】 [0011]

【課題を解決するための手段】前記目的を達成するため、本発明に係る半導体装置用試験方法は、CMOS回路を搭載した半導体装置の特性を試験する半導体装置の試験方法において、前記半導体装置にクロック信号を入力させ、クロック動作タイミングから電源電流を増加して、再度定常的に0となるまでの遅延時間の逆数から最高動作周波数を求めるものである。 Means for Solving the Problems] To achieve the above object, a semiconductor device testing method according to the present invention is a test method of a semiconductor device for testing the characteristics of a semiconductor device equipped with a CMOS circuit, the semiconductor device is input to the clock signal, by increasing the supply current from the clock operation timing, and requests the highest operating frequency from the reciprocal of the delay time until the regularly 0 again.

【0012】また、同一構成の複数個の半導体装置に対して、その対応する入力端子に試験用の信号波形を与え、該複数個の半導体装置からの電流波形の波形の差分を求め、前記半導体装置の最高動作周波数を相対的に求めるものである。 Further, with respect to a plurality of semiconductor devices having the same configuration, supplied a signal waveform for the test to the input terminal of its corresponding, obtains the difference of the waveform of the current waveform from the plurality several semiconductor device, the semiconductor and requests relatively highest operating frequency of the device.

【0013】また、本発明に係る半導体装置用試験装置は、半導体テスタと、観測手段とを有し、CMOS回路を搭載した半導体装置の特性を試験する半導体装置用試験装置であって、前記半導体テスタは、前記半導体装置に試験用の信号波形を印加するものであり、前記観測手段は、前記半導体装置の電源電流の時間応答波形を観測し、その電流波形の形状により、該半導体装置の最高動作周波数を求めるものである。 Further, the semiconductor device test apparatus according to the present invention, a semiconductor tester, and a monitoring means, a semiconductor device for a test apparatus for testing a characteristic of a semiconductor device equipped with a CMOS circuit, the semiconductor tester, the is intended to apply a signal waveform for testing the semiconductor device, wherein the observation means observes a time response waveform of the supply current of the semiconductor device, the shape of the current waveform, the maximum of the semiconductor device it is intended to determine the operating frequency.

【0014】また、前記半導体装置は、クロック入力端子とその入力端子に同期して動作を行う複数個のフリップ・ブロックによる順序回路と、それらフリップ・フロップに接続された組合回路とからなるものである。 Further, the semiconductor device is made of a clock input terminal and the sequential circuit according to a plurality of flip-block for operating in synchronism with the input terminal, and connected to combinational circuit to them flip-flop is there.

【0015】また、前記半導体テスタは、同一構成の複数個の半導体装置に対して、その対応する入力端子に試験用の信号波形を与えものであり、前記観測手段は、前記複数個の半導体装置からの電流波形の波形の差分を求め、前記半導体装置の最高動作周波数を相対的に求めるものである。 Further, the semiconductor tester for a plurality of semiconductor devices having the same structure are those given signal waveforms for testing an input terminal of its corresponding said observation means, said plurality of semiconductor devices It calculates the difference between the waveform of the current waveform from, and requests relatively highest operating frequency of the semiconductor device.

【0016】 [0016]

【発明の実施の形態】以下、本発明の実施の形態を図により説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described with reference to FIG embodiments of the present invention.

【0017】(実施形態1)図1は、本発明の実施形態1を示す構成図である。 [0017] (Embodiment 1) FIG. 1 is a configuration diagram showing an embodiment 1 of the present invention.

【0018】図1において、本発明の実施形態1に係る半導体装置用試験装置は、試験対象となる半導体装置L [0018] In FIG. 1, a semiconductor device test apparatus according to Embodiment 1 of the present invention, a semiconductor device L to be tested
SIの入力端にクロックCLK及びその他の信号を与える信号を与えるLSI(半導体)テスタ5と、試験対象の半導体装置LSIの動作電流を観測する電流測定装置6とを有している。 A LSI (semiconductor) tester 5 for providing a signal to clock CLK and other signals to the input terminal of the SI, and a current measuring device 6 for observing the operating current of the semiconductor device LSI to be tested.

【0019】ここで、試験対象の半導体装置LSIは、 [0019] Here, the semiconductor device LSI to be tested,
クロック入力端子とその入力端子に同期して動作を行う複数個のフリップ・ブロックによる順序回路と、それらフリップ・フロップに接続された組合回路とからなるものであって、具体的には、クロックCLKに同期して動作する複数個のフリップ・フロップFF1、2と、それらのフリップ・フロップFF1、2間に単純ゲートで構成された組合回路3とから構成されている。 A sequential circuit by a plurality of flip-blocks operating in synchronism the clock input terminal and to the input terminal, be comprised of the connected combinational circuit in their flip-flops, in particular, the clock CLK is composed of a plurality of flip-flops FF1,2 operating in synchronization, it consists of simple gates between their flip-flops FF1,2 unions circuit 3 which in. また、LS In addition, LS
Iテスタ5は、半導体装置LSIに特定の機能動作を行わせるために、クロックCLKとクロックCLKに同期して複数入力端子分のパターンを順次出力するようになっている。 I tester 5, in order to perform a specific functional operation on the semiconductor device LSI, in synchronization with a clock CLK and the clock CLK is adapted to sequentially output the pattern of the plurality input terminals min.

【0020】図2は、図1の試験対象となる半導体装置LSIのクロック端子に与えられるクロックCLKの信号電圧波形と、半導体装置LSIに内包した組合回路3 [0020] Figure 2, the signal voltage waveform of the clock CLK supplied to the clock terminal of the semiconductor device LSI to be tested 1, combinational circuit 3 which is included in the semiconductor device LSI
が出力する内部波形(出力電圧波形)、半導体装置LS Internal waveform (output voltage waveform), the semiconductor device LS but outputs
Iの電源端子を流れる電流Idd(電源電流波形)を時間軸をそろえて図示したものである。 Current flowing through the power supply terminal of the I Idd (the power supply current waveform) is a depiction align the time axis.

【0021】CMOSゲート回路での電源電流は、動作時の過渡応答での各部の容量を充放電電流や、ゲート電圧が、中間電位を取って、CMOSゲートのPチャネル側/Nチャネル側のトランジスタとも導通状態になった状態の貫通電流などの総和として表され、回路が停止している場合には、0となる。 The power supply current in the CMOS gate circuit, each unit of the capacity and charge and discharge current in the transient response of the operation, the gate voltage is, taking an intermediate potential, the P-channel side / N-channel side of the CMOS gate transistor both expressed as the sum of such a through current in a state where in a conductive state, when the circuit is stopped becomes 0.

【0022】図1の構成では、クロックCLKの入力により、まず、FF1の出力が変化し、FF1の出力部での信号変化の過渡応答時間の間、そのFF1の出力部から見える負荷容量を充放電する電流とFF1自体の貫通電流で決まる電流が流れる。 [0022] In the configuration of FIG. 1, the input of the clock CLK, first, the output of FF1 is changed, during the transient response time of the signal change at the output of FF1, charging the load capacitance seen from the output of the FF1 current determined by the discharge to current and FF1 itself through current flows. また、そのFF1の直後に位置する組合回路3のゲートは、FF1の出力の変化から、ゲート遅延時間分だけ遅れて動作をおこない、同様に、負荷容量と貫通電流分に相当する電流が流れる。 The gate of the combinational circuit 3 located immediately after the FF1 from the change in the output of FF1, performs an operation with a delay of the gate delay time, likewise, current flows corresponding to the load capacitance and the through current content. これらの動作が、FF1、2間の組合回路3の各動作パスのゲートで順次発生し、最終的に、もっとも遅延時間の大きな動作パス(最大遅延パス波形)でのFF入力での信号の過渡応答が完了した時点で、半導体装置LSIの全電源電流は0となる。 These operations are sequentially generated at the gate of the motion path of the combinational circuit 3 between FF1,2, finally, transient signals in FF input of the most significant operation path delay time (maximum delay path waveform) when the response has been completed, the total supply current of the semiconductor device LSI becomes 0.

【0023】この変化をクロック入力信号と半導体装置内部のゲートの信号波形、電源電流波形として示したものが図2であり、クロック入力信号の変化から回路動作遅延分だけ遅れた形で、組合回路3のゲートは動作し、 The signal waveform of the change in the internal clock input signal and the semiconductor device gate, intended as a power supply current waveform is 2, in a manner delayed by circuit operation amount of delay from the change of the clock input signal, combinational circuit 3 of the gate is operated,
その中で最大遅延パスとなるゲートの出力部での電圧の変化が完了した時点で、半導体装置LSIに流れる電源電流Iddの波形は0となる。 When the change in voltage at the output of the gate with the maximum delay path in which is completed, the waveform of the source current Idd flowing through the semiconductor device LSI becomes 0.

【0024】電流測定装置6では、半導体装置LSIの電源電流Iddの波形を、クロックCLKの入力からの過渡応答として観測し、電流が流れ始めて再び0になるまでの時間を見積もることにより、半導体装置LSIのFF1、2間の最大遅延パスの遅延時間を測定する。 [0024] In the current measuring device 6, the source current Idd of the waveform of the semiconductor device LSI, observed as transient response from the input of the clock CLK, by estimating the time until zero again current starts to flow, the semiconductor device to measure the delay time of the maximum delay path between FF1,2 of LSI. また、LSIテスタ4によりクロックCLKに同期して半導体装置LSIに入力する信号パターンを変化させることにより、FF1、2間で活性化する動作パスを変更し、その活性動作パスでの最大遅延を求めることもできる。 Further, by changing the signal pattern to be input in synchronization with the LSI tester 4 to a clock CLK to the semiconductor device LSI, change the motion path to activate between FF1,2, determine the maximum delay in its active operating path it is also possible.

【0025】(実施形態2)図3は、本発明の実施形態2に係る半導体装置の試験装置を示す構成図である。 [0025] (Embodiment 2) FIG. 3 is a block diagram showing a test apparatus for a semiconductor device according to a second embodiment of the present invention. 図1に示す本発明の実施形態1に係る測定装置は、1個の半導体装置LSIの電源電流Iddを観測して半導体装置LSIの内部回路の動作特性を求めているが、これに対して図3に示す本発明の実施形態2に係る測定装置は、同一の回路構成の2個の半導体装置LIS1,LS Measuring apparatus according to the first embodiment of the present invention shown in FIG. 1, but by observing the source current Idd of one semiconductor device LSI seeking the operating characteristics of the internal circuit of the semiconductor device LSI, FIG contrast measuring apparatus according to the second embodiment of the present invention is shown in 3, two semiconductor devices having the same circuit configuration LIS1, LS
I2の入力端子にLSIテスタ5から各同一の入力波形を与え、その2個の半導体装置LIS1,LSI2の動作電流Idd1,Idd2を電流測定装置6a,6bで検出し、その波形を比較器7で比較して内部動作特性を求めるようにしたものである。 Giving the same input waveform from the LSI tester 5 to the input terminal of I2, detecting an operating current Idd1, Idd2 the two semiconductor devices LIS1, LSI 2 current measuring devices 6a, in 6b, comparator 7 the waveform compared to those that were to determine the internal operating characteristics.

【0026】また説明の都合上、半導体装置LSI1に比べて、半導体装置LSI2の方が回路を構成するゲートの能力が低く、最高動作周波数が低いものと仮定する。 [0026] For convenience of explanation, as compared with the semiconductor device LSI 1, towards the semiconductor device LSI2 low ability of gates constituting the circuit, it is assumed that lower maximum operating frequency.

【0027】図4は、本発明の実施形態2に係る試験方法において、半導体装置LSI1,LSI2の電源電流Idd1,Idd2を、同一の入力波形を与えた場合の電流波形の時間変化を示したものである。 [0027] Figure 4, in the test method according to the second embodiment of the present invention, which supply current Idd1, Idd2 semiconductor device LSI 1, LSI 2, showing the time change of the current waveform when given the same input waveform it is.

【0028】電流波形Idd1,Idd2を比較すると、 [0028] A comparison of the current waveform Idd1, Idd2,
過渡応答が劣る半導体装置LSI2の電流波形Idd2 Current waveform of the semiconductor device LSI2 transient response is poor Idd2
の方が、クロックの変化に対する電流波形の応答時間が長くなり、電流波形のピーク値が低くなる。 It is, the response time of the current waveform with respect to the change of the clock is increased, the peak value of the current waveform is low for.

【0029】一方の半導体装置の最高動作周波数が既知であれば、この電流波形の差分を観測することにより、 If [0029] is known maximum operating frequency of one of the semiconductor device, by observing the difference between the current waveform,
もう一方の半導体装置の最高動作周波数の値を相対的に求めることができる。 It can be obtained relatively the value of the highest operating frequency of the other semiconductor device.

【0030】また、本実施形態では、2個の電源電流測定系とその比較部を等長に配置することで、LSIテスタのクロックとの時間スキューを考慮しなくても精度の高い測定が可能であるという効果がある。 Further, in the present embodiment, two of the power supply current measuring system and by arranging the equal length of the comparison unit, allows high measurement even accuracy without considering the time skew between the LSI tester clock there is an effect that is. さらに、本実施形態では、比較を行う半導体装置の数は増加することが容易であり、並列測定を簡便に行えるという効果もある。 Furthermore, in the present embodiment, the number of semiconductor device that performs comparison is easy to increase, there is also an effect that conveniently allows parallel measurement.

【0031】 [0031]

【発明の効果】以上説明したように本発明によれば、最高動作周波数試験において、測定時のLSI試験装置の動作周波数を高めることなしに、精度良く試験を行う半導体装置の最高動作周波数を測定することができる。 According to the present invention as described in the foregoing, at the highest operating frequency test, without increasing the operating frequency of the LSI test device at the time of measurement, the maximum operating frequency of the semiconductor device which accurately test measurement can do.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態1を示す構成図である。 1 is a block diagram illustrating an embodiment 1 of the present invention.

【図2】図1に示す半導体試験装置の動作時の電圧電流の時間変化を示す図である。 2 is a diagram showing a time change of the operating time of the voltage current of the semiconductor testing device shown in FIG.

【図3】本発明の実施形態2を示す構成図である。 3 is a block diagram illustrating an embodiment 2 of the present invention.

【図4】図4に示す半導体試験装置の半導体装置の2つの電源電流の時間変化と、その差分を示す図である。 Temporal change in two of the power supply current of the semiconductor device of the semiconductor testing device shown in FIG. 4 is a diagram showing the difference.

【図5】フリップ・フロップを含む同期式回路をもつ半導体装置を示す構成図である。 5 is a configuration diagram showing a semiconductor device having a synchronous circuit which includes a flip-flop.

【図6】従来例の半導体試験装置を示す構成図である。 6 is a configuration diagram showing a semiconductor test device of the conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、2 フリップ・フロップ(FF) 3 組合回路 5 LSIテスタ 6、6a、6b 電流測定装置 7 比較器 1,2 flip-flop (FF) 3 combinational circuit 5 LSI tester 6, 6a, 6b current measuring device 7 comparator

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 CMOS回路を搭載した半導体装置の特性を試験する半導体装置の試験方法において、 前記半導体装置にクロック信号を入力させ、 クロック動作タイミングから電源電流を増加して、再度定常的に0となるまでの遅延時間の逆数から最高動作周波数を求めることを特徴とする半導体装置用試験方法。 1. A test method for a semiconductor device for testing the characteristics of a semiconductor device equipped with a CMOS circuit, the semiconductor device is input to the clock signal, by increasing the supply current from the clock operation timing steadily again 0 test method for a semiconductor device characterized by obtaining the maximum operating frequency of the reciprocal of the delay time until the.
  2. 【請求項2】 同一構成の複数個の半導体装置に対して、その対応する入力端子に試験用の信号波形を与え、 該複数個の半導体装置からの電流波形の波形の差分を求め、 前記半導体装置の最高動作周波数を相対的に求めることを特徴とする請求項1に記載の半導体装置用試験方法。 Respect 2. A plurality of semiconductor devices having the same configuration, supplied a signal waveform for the test to the input terminal of its corresponding, obtains the difference of the waveform of the current waveform from the plurality several semiconductor device, the semiconductor semiconductor device testing method of claim 1, wherein the obtaining relatively highest operating frequency of the device.
  3. 【請求項3】 半導体テスタと、観測手段とを有し、C A 3. A semiconductor tester, and observation means, C
    MOS回路を搭載した半導体装置の特性を試験する半導体装置用試験装置であって、 前記半導体テスタは、前記半導体装置に試験用の信号波形を印加するものであり、 前記観測手段は、前記半導体装置の電源電流の時間応答波形を観測し、その電流波形の形状により、該半導体装置の最高動作周波数を求めるものであることを特徴とする半導体装置用試験方法。 A semiconductor device for a test apparatus for testing a characteristic of a semiconductor device equipped with MOS circuits, said semiconductor tester, which applies a signal waveform for testing the semiconductor device, said observation means, said semiconductor device of observing the time response waveform of the supply current, the shape of the current waveform, the test method for a semiconductor device, characterized in that those seeking the highest operating frequency of the semiconductor device.
  4. 【請求項4】 前記半導体装置は、クロック入力端子とその入力端子に同期して動作を行う複数個のフリップ・ Wherein said semiconductor device includes a plurality of flip-operating in synchronism the clock input terminal and to the input terminal
    ブロックによる順序回路と、それらフリップ・フロップに接続された組合回路とからなるものであることを特徴とする請求項3に記載の半導体装置用試験装置。 A sequential circuit by block, the semiconductor device test apparatus according to claim 3, characterized in that is made of the connected combinational circuit in their flip-flops.
  5. 【請求項5】 前記半導体テスタは、同一構成の複数個の半導体装置に対して、その対応する入力端子に試験用の信号波形を与えものであり、 前記観測手段は、前記複数個の半導体装置からの電流波形の波形の差分を求め、前記半導体装置の最高動作周波数を相対的に求めるものであることを特徴とする請求項1に記載の半導体装置用試験装置。 Wherein said semiconductor tester for a plurality of semiconductor devices having the same structure are those given signal waveforms for testing an input terminal of its corresponding said observation means, said plurality of semiconductor devices calculates the difference between the waveform of the current waveform from the semiconductor device test apparatus according to claim 1, wherein those seeking relatively maximum operating frequency of the semiconductor device.
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* Cited by examiner, † Cited by third party
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US6684170B2 (en) 1999-06-29 2004-01-27 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6801049B2 (en) 2000-04-04 2004-10-05 Advantest Corporation Method and apparatus for defect analysis of semiconductor integrated circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629652U (en) * 1992-02-22 1994-04-19 株式会社トキコー Paint masking sheet

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6684170B2 (en) 1999-06-29 2004-01-27 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6694274B2 (en) 1999-06-29 2004-02-17 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6704675B1 (en) 1999-06-29 2004-03-09 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6931336B2 (en) 1999-06-29 2005-08-16 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6801049B2 (en) 2000-04-04 2004-10-05 Advantest Corporation Method and apparatus for defect analysis of semiconductor integrated circuit

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