JPH1166143A - 半導体集積回路の信頼性検証装置及び検証方法並びに検証プログラムを格納した記憶媒体 - Google Patents
半導体集積回路の信頼性検証装置及び検証方法並びに検証プログラムを格納した記憶媒体Info
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- JPH1166143A JPH1166143A JP9236578A JP23657897A JPH1166143A JP H1166143 A JPH1166143 A JP H1166143A JP 9236578 A JP9236578 A JP 9236578A JP 23657897 A JP23657897 A JP 23657897A JP H1166143 A JPH1166143 A JP H1166143A
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Abstract
(57)【要約】
【課題】 スイッチングノイズの影響による誤動作を引
き起こす原因となる設計箇所を高速かつ網羅的に検出で
きる検証装置及び検証方法並びに検証プログラムを格納
した記憶媒体を提供する。 【解決手段】 被検証回路のネットリストに基づいて、
部分回路網に関する情報を検出する部分回路網検出部
と、部分回路網に関する情報に基づいてドライバが動作
する際の最大抵抗値を計算する最大抵抗計算部と、部分
回路網に関する情報に基づいて被駆動回路の総ゲート容
量を計算するゲート容量計算部と、最大抵抗値と総ゲー
ト容量とに基づいて、評価関数の値を計算し、予め設定
された設計基準を違反していないかどうかを判定するエ
ラー判定部と、算出値が設計基準を違反していると判定
された場合に検証結果を出力する出力装置とを備える。
き起こす原因となる設計箇所を高速かつ網羅的に検出で
きる検証装置及び検証方法並びに検証プログラムを格納
した記憶媒体を提供する。 【解決手段】 被検証回路のネットリストに基づいて、
部分回路網に関する情報を検出する部分回路網検出部
と、部分回路網に関する情報に基づいてドライバが動作
する際の最大抵抗値を計算する最大抵抗計算部と、部分
回路網に関する情報に基づいて被駆動回路の総ゲート容
量を計算するゲート容量計算部と、最大抵抗値と総ゲー
ト容量とに基づいて、評価関数の値を計算し、予め設定
された設計基準を違反していないかどうかを判定するエ
ラー判定部と、算出値が設計基準を違反していると判定
された場合に検証結果を出力する出力装置とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、ＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）の同期式回路（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｃｉｒｃｕｉｔ）におけるトランジスタレベ
ル（Ｔｒａｎｓｉｓｔｏｒ Ｌｅｖｅｌ）の設計情報に
対して、スイッチングノイズの影響により回路の誤動作
を引き起こす原因となる設計箇所を検出する半導体集積
回路の信頼性検証装置及び検証方法並びに検証プログラ
ムを格納した記憶媒体に関する。
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）の同期式回路（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｃｉｒｃｕｉｔ）におけるトランジスタレベ
ル（Ｔｒａｎｓｉｓｔｏｒ Ｌｅｖｅｌ）の設計情報に
対して、スイッチングノイズの影響により回路の誤動作
を引き起こす原因となる設計箇所を検出する半導体集積
回路の信頼性検証装置及び検証方法並びに検証プログラ
ムを格納した記憶媒体に関する。
【０００２】
【従来の技術】先ず、スイッチングノイズについて説明
する。図１１は検証対象である半導体集積回路の一例を
示す回路図、図１２は図１１の回路のノード２、３、４
における出力信号を示すタイムチャートである。
する。図１１は検証対象である半導体集積回路の一例を
示す回路図、図１２は図１１の回路のノード２、３、４
における出力信号を示すタイムチャートである。
【０００３】いま、ノード２の信号レベルがハイレベル
であり、ノード３の信号が立ち上がる場合を考える。こ
のとき、トランジスタＭ６はターンオンし、トランジス
タＭ３はターンオフする。これによって、ナンドの出力
であるノード５の信号が立ち下がる。そして、トランジ
スタＭ４のドレインとトランジスタＭ５のドレイン及び
ソースの電圧とが降下し、トランジスタＭ４、Ｍ６のゲ
ートに電流が流れ込む。これは、トランジスタのゲート
・トゥ・ドレイン・キャパシティ及びゲート・トゥ・ソ
ース・キャパシティによって生ずる。
であり、ノード３の信号が立ち上がる場合を考える。こ
のとき、トランジスタＭ６はターンオンし、トランジス
タＭ３はターンオフする。これによって、ナンドの出力
であるノード５の信号が立ち下がる。そして、トランジ
スタＭ４のドレインとトランジスタＭ５のドレイン及び
ソースの電圧とが降下し、トランジスタＭ４、Ｍ６のゲ
ートに電流が流れ込む。これは、トランジスタのゲート
・トゥ・ドレイン・キャパシティ及びゲート・トゥ・ソ
ース・キャパシティによって生ずる。
【０００４】トランジスタＭ４、Ｍ５のゲート容量が大
きく、かつインバータ１の出力抵抗が大きい場合、トラ
ンジスタＭ４、Ｍ５のゲートに流れ込む電流が、図１２
に示すように、ノード２の電圧を降下させる。これがス
イッチングノイズであり、更にこの影響はノード４に伝
搬する。そして、このスイッチングノイズは、ノード１
−ノード２−ノード４のパスの伝搬遅延時間に影響を与
え、当該半導体集積回路の誤動作の原因となる。
きく、かつインバータ１の出力抵抗が大きい場合、トラ
ンジスタＭ４、Ｍ５のゲートに流れ込む電流が、図１２
に示すように、ノード２の電圧を降下させる。これがス
イッチングノイズであり、更にこの影響はノード４に伝
搬する。そして、このスイッチングノイズは、ノード１
−ノード２−ノード４のパスの伝搬遅延時間に影響を与
え、当該半導体集積回路の誤動作の原因となる。
【０００５】従来、半導体集積回路のスイッチングノイ
ズに対する信頼性の検証を行なう場合、当該半導体集積
回路の設計段階において、回路シミュレータを用いて、
当該半導体集積回路がスイッチングノイズを受ける場合
の動作をシミュレーションしながら、スイッチングノイ
ズによって誤動作することのないように回路設計を行っ
ていた。
ズに対する信頼性の検証を行なう場合、当該半導体集積
回路の設計段階において、回路シミュレータを用いて、
当該半導体集積回路がスイッチングノイズを受ける場合
の動作をシミュレーションしながら、スイッチングノイ
ズによって誤動作することのないように回路設計を行っ
ていた。
【０００６】具体的には、半導体集積回路の入力端子に
テストパタンを与え、スイッチングノイズの発生を考慮
したシミュレーションを行う。そして、当該半導体集積
回路の出力端子に出力される値が、正常な場合に得られ
る期待値と一致するかどうかを検証する。もし、出力信
号の値が期待値と一致しない場合には、スイッチングノ
イズの影響によって回路の論理状態が変更してしまった
ことを意味する。この場合、設計者は、シミュレーショ
ンに用いたテストパタンに基づいて、当該半導体集積回
路中のスイッチングノイズの発生原因と考えられる部分
を特定し、スイッチングノイズによる誤動作が生じない
ように設計変更して対応していた。
テストパタンを与え、スイッチングノイズの発生を考慮
したシミュレーションを行う。そして、当該半導体集積
回路の出力端子に出力される値が、正常な場合に得られ
る期待値と一致するかどうかを検証する。もし、出力信
号の値が期待値と一致しない場合には、スイッチングノ
イズの影響によって回路の論理状態が変更してしまった
ことを意味する。この場合、設計者は、シミュレーショ
ンに用いたテストパタンに基づいて、当該半導体集積回
路中のスイッチングノイズの発生原因と考えられる部分
を特定し、スイッチングノイズによる誤動作が生じない
ように設計変更して対応していた。
【０００７】以上説明した従来の半導体集積回路のスイ
ッチングノイズに対する信頼性の検証方法は、例えば、
文献「ＡＳＩＣデザインハンドブック」（１９８９年、
株式会社サイエンスフォーラム、１８２頁）や、文献
「ＬＳＩ設計製作技術」（１９８７年、株式会社電気書
院、１４７頁）に詳細に記載されている。
ッチングノイズに対する信頼性の検証方法は、例えば、
文献「ＡＳＩＣデザインハンドブック」（１９８９年、
株式会社サイエンスフォーラム、１８２頁）や、文献
「ＬＳＩ設計製作技術」（１９８７年、株式会社電気書
院、１４７頁）に詳細に記載されている。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の半
導体集積回路のスイッチングノイズに対する信頼性の検
証方法は、設計者が半導体集積回路中におけるスイッチ
ングノイズの発生しそうな場所を選んで、個別に回路シ
ミュレータを用いた検証を行っていたため、大規模な半
導体集積回路に対して網羅的に検証を行おうとすると膨
大な時間と手間を要するため、現実的には検証すること
ができないという欠点があった。
導体集積回路のスイッチングノイズに対する信頼性の検
証方法は、設計者が半導体集積回路中におけるスイッチ
ングノイズの発生しそうな場所を選んで、個別に回路シ
ミュレータを用いた検証を行っていたため、大規模な半
導体集積回路に対して網羅的に検証を行おうとすると膨
大な時間と手間を要するため、現実的には検証すること
ができないという欠点があった。
【０００９】また、検証を行なった後にも、設計者が予
想できなかった箇所においてスイッチングノイズが発生
し、半導体集積回路が誤動作してしまうおそれがあっ
た。
想できなかった箇所においてスイッチングノイズが発生
し、半導体集積回路が誤動作してしまうおそれがあっ
た。
【００１０】本発明の目的は、大規模な半導体集積回路
の設計段階において、スイッチングノイズの影響による
誤動作を引き起こす原因となる設計箇所を高速かつ網羅
的に検出することを可能とし、確実で信頼性のある検証
装置及び検証方法並びに検証プログラムを格納した記憶
媒体を提供することにある。
の設計段階において、スイッチングノイズの影響による
誤動作を引き起こす原因となる設計箇所を高速かつ網羅
的に検出することを可能とし、確実で信頼性のある検証
装置及び検証方法並びに検証プログラムを格納した記憶
媒体を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する本
発明による半導体集積回路の信頼性検証装置は、ＣＭＯ
Ｓの同期式回路におけるトランジスタレベルの設計情報
に対して、スイッチングノイズの影響で回路の誤動作を
引き起こす設計箇所を検出する、半導体集積回路の信頼
性検証装置において、被検証回路のトランジスタレベル
のネットリストに相当する情報に基づいて、該被検証回
路の一部を構成する部分回路網に関する情報を検出する
部分回路網検出手段と、前記部分回路網検出手段により
検出された前記部分回路網に関する情報に基づいて、ド
ライバであるチャネル・コネクテッド・コンポーネント
が動作する際の最大抵抗値を計算する最大抵抗計算手段
と、前記部分回路網検出手段により検出された前記部分
回路網に関する情報に基づいて、前記ドライバにより駆
動される被駆動回路のうちのインバータを除く部分の総
ゲート容量を計算するゲート容量計算手段と、前記最大
抵抗計算手段により算出された前記最大抵抗値と前記ゲ
ート容量計算手段により算出された前記総ゲート容量と
に基づいて、評価関数の値を計算し、算出された値が予
め設定された設計基準を違反していないかどうかを判定
するエラー判定手段と、前記エラー判定手段により算出
値が設計基準を違反していると判定された場合に検証結
果を出力する出力手段とを備えたことを特徴とする。
発明による半導体集積回路の信頼性検証装置は、ＣＭＯ
Ｓの同期式回路におけるトランジスタレベルの設計情報
に対して、スイッチングノイズの影響で回路の誤動作を
引き起こす設計箇所を検出する、半導体集積回路の信頼
性検証装置において、被検証回路のトランジスタレベル
のネットリストに相当する情報に基づいて、該被検証回
路の一部を構成する部分回路網に関する情報を検出する
部分回路網検出手段と、前記部分回路網検出手段により
検出された前記部分回路網に関する情報に基づいて、ド
ライバであるチャネル・コネクテッド・コンポーネント
が動作する際の最大抵抗値を計算する最大抵抗計算手段
と、前記部分回路網検出手段により検出された前記部分
回路網に関する情報に基づいて、前記ドライバにより駆
動される被駆動回路のうちのインバータを除く部分の総
ゲート容量を計算するゲート容量計算手段と、前記最大
抵抗計算手段により算出された前記最大抵抗値と前記ゲ
ート容量計算手段により算出された前記総ゲート容量と
に基づいて、評価関数の値を計算し、算出された値が予
め設定された設計基準を違反していないかどうかを判定
するエラー判定手段と、前記エラー判定手段により算出
値が設計基準を違反していると判定された場合に検証結
果を出力する出力手段とを備えたことを特徴とする。
【００１２】これにより、本発明による半導体集積回路
の信頼性検証装置は、検証対象である半導体集積回路の
規模に関わらず、大規模な半導体集積回路の設計段階に
おいて、スイッチングノイズの影響による誤動作を引き
起こす原因となる設計箇所を高速かつ網羅的に検出する
ことが可能となる。
の信頼性検証装置は、検証対象である半導体集積回路の
規模に関わらず、大規模な半導体集積回路の設計段階に
おいて、スイッチングノイズの影響による誤動作を引き
起こす原因となる設計箇所を高速かつ網羅的に検出する
ことが可能となる。
【００１３】請求項２の本発明の半導体集積回路の信頼
性検証装置は、前記部分回路網検出手段が、少なくと
も、前記被検証回路の設計情報から前記チャネル・コネ
クテッド・コンポーネントを構成するトランジスタとそ
の被駆動回路のうちインバータを除く回路部分を構成す
るトランジスタとの接続関係及び該トランジスタを接続
する配線における寄生抵抗に関する情報を部分回路網の
情報として検出することを特徴とする。
性検証装置は、前記部分回路網検出手段が、少なくと
も、前記被検証回路の設計情報から前記チャネル・コネ
クテッド・コンポーネントを構成するトランジスタとそ
の被駆動回路のうちインバータを除く回路部分を構成す
るトランジスタとの接続関係及び該トランジスタを接続
する配線における寄生抵抗に関する情報を部分回路網の
情報として検出することを特徴とする。
【００１４】請求項３の本発明の半導体集積回路の信頼
性検証装置は、前記最大抵抗計算手段が、前記部分回路
網の前記チャネル・コネクテッド・コンポーネントを構
成するトランジスタを抵抗に置換し、該抵抗と前記配線
の寄生抵抗とを合成して最大抵抗値を計算することを特
徴とする。
性検証装置は、前記最大抵抗計算手段が、前記部分回路
網の前記チャネル・コネクテッド・コンポーネントを構
成するトランジスタを抵抗に置換し、該抵抗と前記配線
の寄生抵抗とを合成して最大抵抗値を計算することを特
徴とする。
【００１５】また、上記の目的を達成する本発明の半導
体集積回路の信頼性検証方法は、ＣＭＯＳの同期式回路
におけるトランジスタレベルの設計情報に対して、スイ
ッチングノイズの影響で回路の誤動作を引き起こす設計
箇所を検出する、半導体集積回路の信頼性検証方法にお
いて、被検証回路のトランジスタレベルのネットリスト
に相当する情報に基づいて、該被検証回路の一部を構成
する部分回路網に関する情報を検出する工程と、検出さ
れた前記部分回路網に関する情報に基づいて、ドライバ
であるチャネル・コネクテッド・コンポーネントが動作
する際の最大抵抗値を計算する工程と、検出された前記
部分回路網に関する情報に基づいて、前記ドライバによ
り駆動される被駆動回路のうちのインバータを除く部分
の総ゲート容量を計算する工程と、算出された前記最大
抵抗値と前記総ゲート容量とに基づいて、評価関数の値
を計算し、算出された値が予め設定された設計基準を違
反していないかどうかを判定する工程と、前記エラー判
定処理において算出値が設計基準を違反していると判定
された場合に検証結果を出力する工程とを含むことを特
徴とする。
体集積回路の信頼性検証方法は、ＣＭＯＳの同期式回路
におけるトランジスタレベルの設計情報に対して、スイ
ッチングノイズの影響で回路の誤動作を引き起こす設計
箇所を検出する、半導体集積回路の信頼性検証方法にお
いて、被検証回路のトランジスタレベルのネットリスト
に相当する情報に基づいて、該被検証回路の一部を構成
する部分回路網に関する情報を検出する工程と、検出さ
れた前記部分回路網に関する情報に基づいて、ドライバ
であるチャネル・コネクテッド・コンポーネントが動作
する際の最大抵抗値を計算する工程と、検出された前記
部分回路網に関する情報に基づいて、前記ドライバによ
り駆動される被駆動回路のうちのインバータを除く部分
の総ゲート容量を計算する工程と、算出された前記最大
抵抗値と前記総ゲート容量とに基づいて、評価関数の値
を計算し、算出された値が予め設定された設計基準を違
反していないかどうかを判定する工程と、前記エラー判
定処理において算出値が設計基準を違反していると判定
された場合に検証結果を出力する工程とを含むことを特
徴とする。
【００１６】さらに、上記の目的を達成する本発明の半
導体集積回路の信頼性検証プログラムを格納した記憶媒
体は、ＣＭＯＳの同期式回路におけるトランジスタレベ
ルの設計情報に対して、スイッチングノイズの影響で回
路の誤動作を引き起こす設計箇所を検出する半導体集積
回路の信頼性検証装置の動作を制御する検証プログラム
を格納した記憶媒体において、前記検証プログラムが、
被検証回路のトランジスタレベルのネットリストに相当
する情報に基づいて、該被検証回路の一部を構成する部
分回路網に関する情報を検出する工程と、検出された前
記部分回路網に関する情報に基づいて、ドライバである
チャネル・コネクテッド・コンポーネントが動作する際
の最大抵抗値を計算する工程と、検出された前記部分回
路網に関する情報に基づいて、前記ドライバにより駆動
される被駆動回路のうちのインバータを除く部分の総ゲ
ート容量を計算する工程と、算出された前記最大抵抗値
と前記総ゲート容量とに基づいて、評価関数の値を計算
し、算出された値が予め設定された設計基準を違反して
いないかどうかを判定する工程と、前記エラー判定処理
において算出値が設計基準を違反していると判定された
場合に検証結果を出力する工程とを含むことを特徴とす
る。
導体集積回路の信頼性検証プログラムを格納した記憶媒
体は、ＣＭＯＳの同期式回路におけるトランジスタレベ
ルの設計情報に対して、スイッチングノイズの影響で回
路の誤動作を引き起こす設計箇所を検出する半導体集積
回路の信頼性検証装置の動作を制御する検証プログラム
を格納した記憶媒体において、前記検証プログラムが、
被検証回路のトランジスタレベルのネットリストに相当
する情報に基づいて、該被検証回路の一部を構成する部
分回路網に関する情報を検出する工程と、検出された前
記部分回路網に関する情報に基づいて、ドライバである
チャネル・コネクテッド・コンポーネントが動作する際
の最大抵抗値を計算する工程と、検出された前記部分回
路網に関する情報に基づいて、前記ドライバにより駆動
される被駆動回路のうちのインバータを除く部分の総ゲ
ート容量を計算する工程と、算出された前記最大抵抗値
と前記総ゲート容量とに基づいて、評価関数の値を計算
し、算出された値が予め設定された設計基準を違反して
いないかどうかを判定する工程と、前記エラー判定処理
において算出値が設計基準を違反していると判定された
場合に検証結果を出力する工程とを含むことを特徴とす
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１８】図１は、本発明の一実施形態による信頼性
検証装置の構成を示すブロック図である。
検証装置の構成を示すブロック図である。
【００１９】図１を参照すると、本実施形態の信頼性検
証装置は、処理に要する種々の情報を記憶する記憶装置
１０と、プログラム制御により必要な種々の処理を実行
するデータ処理装置２０と、検証結果を出力する出力装
置３０とを備える。なお、図１には本実施形態における
特徴的な構成のみを記載し、他の一般的な構成について
は記載を省略してある。
証装置は、処理に要する種々の情報を記憶する記憶装置
１０と、プログラム制御により必要な種々の処理を実行
するデータ処理装置２０と、検証結果を出力する出力装
置３０とを備える。なお、図１には本実施形態における
特徴的な構成のみを記載し、他の一般的な構成について
は記載を省略してある。
【００２０】以上の構成において、記憶装置１０は、Ｒ
ＡＭその他の内部メモリや磁気ディスク装置その他の外
部記憶装置で実現される。データ処理装置２０は、コン
ピュータプログラムにより制御されたＣＰＵで実現され
る。出力装置３０は、ディスプレイ装置やプリンタで実
現される。データ処理装置２０を制御するコンピュータ
プログラム（検証プログラム）は、図示のように、記憶
媒体２００に格納して提供され、データ処理装置２０の
内部メモリにロードされることにより、種々の処理の実
行を制御する。記憶媒体２００としては、磁気ディスク
や半導体メモリその他の一般的な記憶媒体を用いること
ができる。
ＡＭその他の内部メモリや磁気ディスク装置その他の外
部記憶装置で実現される。データ処理装置２０は、コン
ピュータプログラムにより制御されたＣＰＵで実現され
る。出力装置３０は、ディスプレイ装置やプリンタで実
現される。データ処理装置２０を制御するコンピュータ
プログラム（検証プログラム）は、図示のように、記憶
媒体２００に格納して提供され、データ処理装置２０の
内部メモリにロードされることにより、種々の処理の実
行を制御する。記憶媒体２００としては、磁気ディスク
や半導体メモリその他の一般的な記憶媒体を用いること
ができる。
【００２１】上記構成において、記憶装置１０は、全回
路網記憶部４０と、部分回路網記憶部５０と、最大抵抗
記憶部６０と、ゲート容量記憶部７０と、検証結果記憶
部８０とを備える。
路網記憶部４０と、部分回路網記憶部５０と、最大抵抗
記憶部６０と、ゲート容量記憶部７０と、検証結果記憶
部８０とを備える。
【００２２】全回路網記憶部４０は、半導体集積回路の
トランジスタレベルのネットリストに相当する情報を予
め記憶している。一般に、トランジスタレベルのネット
リストは、ＬＰＤ（Ｌａｙｏｕｔ Ｐａｒａｍｅｔｅｒ
Ｅｘｔｒａｃｔｏｒ）その他のソフトウェアを用い
て、レイアウトデザインデータ（マスクパターン）から
得ることができる。
トランジスタレベルのネットリストに相当する情報を予
め記憶している。一般に、トランジスタレベルのネット
リストは、ＬＰＤ（Ｌａｙｏｕｔ Ｐａｒａｍｅｔｅｒ
Ｅｘｔｒａｃｔｏｒ）その他のソフトウェアを用い
て、レイアウトデザインデータ（マスクパターン）から
得ることができる。
【００２３】部分回路網記憶部５０は、トランジスタが
ＶＤＤからＶＳＳにかけてチャネル接続する回路（チャ
ネル・コネクテッド・コンポーネント）と当該回路によ
り駆動されている回路（以下、被駆動回路と称す）とか
らなる部分回路網の情報を記憶する。
ＶＤＤからＶＳＳにかけてチャネル接続する回路（チャ
ネル・コネクテッド・コンポーネント）と当該回路によ
り駆動されている回路（以下、被駆動回路と称す）とか
らなる部分回路網の情報を記憶する。
【００２４】最大抵抗記憶部６０は、部分回路網のドラ
イバであるチャネル・コネクテッド・コンポーネントが
動作する際の最大抵抗に関する情報を記憶する。
イバであるチャネル・コネクテッド・コンポーネントが
動作する際の最大抵抗に関する情報を記憶する。
【００２５】ゲート容量記憶部７０は、検出した部分回
路網の被駆動回路のうちインバータを除く部分の総ゲー
ト容量に関する情報を記憶する。
路網の被駆動回路のうちインバータを除く部分の総ゲー
ト容量に関する情報を記憶する。
【００２６】検証結果記憶部８０は、スイッチングノイ
ズに対する設計基準を違反している部分回路網に関する
情報と評価関数の値に関する情報とを記憶する。
ズに対する設計基準を違反している部分回路網に関する
情報と評価関数の値に関する情報とを記憶する。
【００２７】データ処理装置２０は、部分回路網検出部
９０と、最大抵抗計算部１００と、ゲート容量計算部１
１０と、エラー判定部１２０とを備える。
９０と、最大抵抗計算部１００と、ゲート容量計算部１
１０と、エラー判定部１２０とを備える。
【００２８】部分回路網検出部９０は、全回路網記憶部
４０に記憶されている半導体集積回路の設計情報からチ
ャネル・コネクテッド・コンポーネントとその被駆動回
路とからなる部分回路網の情報を抽出し、部分回路網記
憶部５０に格納する。
４０に記憶されている半導体集積回路の設計情報からチ
ャネル・コネクテッド・コンポーネントとその被駆動回
路とからなる部分回路網の情報を抽出し、部分回路網記
憶部５０に格納する。
【００２９】最大抵抗計算部１００は、部分回路網記憶
部５０に格納されている部分回路網に関する情報から部
分回路網のドライバであるチャネル・コネクテッド・コ
ンポーネントが動作する際の最大抵抗を計算し、算出さ
れた抵抗値を最大抵抗記憶部６０に格納する。
部５０に格納されている部分回路網に関する情報から部
分回路網のドライバであるチャネル・コネクテッド・コ
ンポーネントが動作する際の最大抵抗を計算し、算出さ
れた抵抗値を最大抵抗記憶部６０に格納する。
【００３０】ゲート容量計算部１１０は、部分回路網記
憶部５０に記憶されている部分回路網に関する情報から
所望の部分回路網における被駆動回路のうちインバータ
を除く部分の総ゲート容量を計算し、算出されたゲート
容量値をゲート容量記憶部７０に格納する。
憶部５０に記憶されている部分回路網に関する情報から
所望の部分回路網における被駆動回路のうちインバータ
を除く部分の総ゲート容量を計算し、算出されたゲート
容量値をゲート容量記憶部７０に格納する。
【００３１】エラー判定部１２０は、最大抵抗記憶部６
０に記憶されている最大抵抗に関する情報とゲート容量
記憶部７０に記憶されている総ゲート容量に関する情報
とに基づいて評価関数の値を計算し、算出された評価関
数値がスイッチングノイズに対する設計基準を違反して
いないかどうか判定する。そして、算出値が設計基準を
違反している場合、当該部分回路網に関する情報と評価
関数の値に関する情報とを検証結果記憶部８０に格納す
る。
０に記憶されている最大抵抗に関する情報とゲート容量
記憶部７０に記憶されている総ゲート容量に関する情報
とに基づいて評価関数の値を計算し、算出された評価関
数値がスイッチングノイズに対する設計基準を違反して
いないかどうか判定する。そして、算出値が設計基準を
違反している場合、当該部分回路網に関する情報と評価
関数の値に関する情報とを検証結果記憶部８０に格納す
る。
【００３２】出力装置３０は、検証結果記憶部８０に記
憶されているスイッチングノイズに対する設計基準を違
反している部分回路網に関する情報と評価関数の値に関
する情報とを出力する。
憶されているスイッチングノイズに対する設計基準を違
反している部分回路網に関する情報と評価関数の値に関
する情報とを出力する。
【００３３】次に、図２のフローチャートを参照して、
本実施形態の動作について説明する。
本実施形態の動作について説明する。
【００３４】まず、データ処理装置２０の部分回路網検
出部９０が、全回路網記憶部４０に格納された処理対象
である半導体集積回路に関する設計情報から、チャネル
・コネクテッド・コンポーネントとその被駆動回路とか
らなる部分回路網の情報を検出し、部分回路網記憶部５
０に格納する（ステップ２０１）。
出部９０が、全回路網記憶部４０に格納された処理対象
である半導体集積回路に関する設計情報から、チャネル
・コネクテッド・コンポーネントとその被駆動回路とか
らなる部分回路網の情報を検出し、部分回路網記憶部５
０に格納する（ステップ２０１）。
【００３５】次に、最大抵抗計算部１００が、部分回路
網記憶部５０に記憶されている部分回路網に関する情報
のうちから部分回路網のドライバであるチャネル・コネ
クテッド・コンポーネントが動作する際の最大抵抗を計
算し、算出された抵抗値を最大抵抗記憶部６０に格納す
る。そして、ゲート容量計算部１１０が、部分回路網記
憶部５０に格納されている部分回路綱に関する情報から
所望の部分回路網における被駆動回路のうちインバータ
を除く部分の総ゲート容量を計算し、得られたゲート容
量値をゲート容量記憶部７０に格納する（ステップ２０
２）。
網記憶部５０に記憶されている部分回路網に関する情報
のうちから部分回路網のドライバであるチャネル・コネ
クテッド・コンポーネントが動作する際の最大抵抗を計
算し、算出された抵抗値を最大抵抗記憶部６０に格納す
る。そして、ゲート容量計算部１１０が、部分回路網記
憶部５０に格納されている部分回路綱に関する情報から
所望の部分回路網における被駆動回路のうちインバータ
を除く部分の総ゲート容量を計算し、得られたゲート容
量値をゲート容量記憶部７０に格納する（ステップ２０
２）。
【００３６】次に、エラー判定手段１２が、最大抵抗記
憶部６０に記憶されている最大抵抗に関する情報とゲー
ト容量記憶部７０に記憶されている総ゲート容量に関す
る情報とに基づいて評価関数の値を計算し（ステップ２
０３）、算出された関数値がスイッチングノイズに対す
る設計基準を違反していないかどうか判定する（ステッ
プ２０４）。そして、算出された値が設計基準を違反し
ている場合は、当該部分回路網に関する情報と評価関数
の値に関する情報とを検証結果記憶部８０に格納する
（ステップ２０５）。
憶部６０に記憶されている最大抵抗に関する情報とゲー
ト容量記憶部７０に記憶されている総ゲート容量に関す
る情報とに基づいて評価関数の値を計算し（ステップ２
０３）、算出された関数値がスイッチングノイズに対す
る設計基準を違反していないかどうか判定する（ステッ
プ２０４）。そして、算出された値が設計基準を違反し
ている場合は、当該部分回路網に関する情報と評価関数
の値に関する情報とを検証結果記憶部８０に格納する
（ステップ２０５）。
【００３７】次に、検証すべき部分回路網の全てに対し
て検証したかどうかを判断し、眉間賞の部分回路網が残
っているならば、ステップ２０１に戻る（ステップ２０
６）。全ての部分回路網に対して検証したならば、出力
装置３０が、検証結果記憶部８０に格納された当該半導
体集積回路におけるスイッチングノイズに対する設計基
準を違反している部分回路網に関する情報と評価関数の
値に関する情報とを出力する（ステップ２０７）。
て検証したかどうかを判断し、眉間賞の部分回路網が残
っているならば、ステップ２０１に戻る（ステップ２０
６）。全ての部分回路網に対して検証したならば、出力
装置３０が、検証結果記憶部８０に格納された当該半導
体集積回路におけるスイッチングノイズに対する設計基
準を違反している部分回路網に関する情報と評価関数の
値に関する情報とを出力する（ステップ２０７）。
【００３８】
【実施例】次に、具体的な半導体集積回路に対する動作
例を上げて、本発明の実施例について説明する。
例を上げて、本発明の実施例について説明する。
【００３９】図３は、本実施例によりスイッチングノイ
ズに対する信頼性の検証を行なう半導体集積回路の全体
構成を示す回路図である。図３を参照すると、検証対象
である半導体集積回路は、チャネル・コネクテッド・コ
ンポーネントとして、トランジスタＭ１、Ｍ２、Ｍ３、
Ｍ４からなるナンドと、トランジスタＭ５、Ｍ６からな
るトランスファ・ゲートと、トランジスタＭ７、Ｍ８か
らなるトランスファ・ゲートと、トランジスタＭ９、Ｍ
１０、Ｍ１１、Ｍ１２からなるナンドと、トランジスタ
Ｍ１３、Ｍ１４からなるインバータと、トランジスタＭ
１５、Ｍ１６、Ｍ１７、Ｍ１８からなるｎｏｒと、トラ
ンジスタＭ１９、Ｍ２０からなるインバータとを備え
る。これらの情報は、初期的に全回路網記憶部４０に格
納されている。ただし、図３には便宜上配線における寄
生抵抗の表示を行っていないが、これらに関する情報も
全回路網記憶部４０に格納されている。
ズに対する信頼性の検証を行なう半導体集積回路の全体
構成を示す回路図である。図３を参照すると、検証対象
である半導体集積回路は、チャネル・コネクテッド・コ
ンポーネントとして、トランジスタＭ１、Ｍ２、Ｍ３、
Ｍ４からなるナンドと、トランジスタＭ５、Ｍ６からな
るトランスファ・ゲートと、トランジスタＭ７、Ｍ８か
らなるトランスファ・ゲートと、トランジスタＭ９、Ｍ
１０、Ｍ１１、Ｍ１２からなるナンドと、トランジスタ
Ｍ１３、Ｍ１４からなるインバータと、トランジスタＭ
１５、Ｍ１６、Ｍ１７、Ｍ１８からなるｎｏｒと、トラ
ンジスタＭ１９、Ｍ２０からなるインバータとを備え
る。これらの情報は、初期的に全回路網記憶部４０に格
納されている。ただし、図３には便宜上配線における寄
生抵抗の表示を行っていないが、これらに関する情報も
全回路網記憶部４０に格納されている。
【００４０】部分回路網検出部９０は、全回路網記憶部
４０のうち、ドライバでありトランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４からなるナンドと、トランスファ・ゲートで
あるトランジスタＭ５、Ｍ６と、ナンドにより駆動され
ている被駆動回路のインバータを除く部分のトランジス
タＭ１０、Ｍ１１とを含む一連の部分回路網の接続関
係、及びこれらを接続する配線における寄生抵抗に関す
る情報を検出し、部分回路網記憶部５０に格納する（ス
テップ２０１）。図４は、図３の半導体集積回路から抽
出され、部分回路網記憶部５０に情報を格納された部分
回路網の構成を示す回路図である。図示のように、トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４により構成されたナン
ドと、トランジスタＭ５、Ｍ６により構成されたトラン
スファ・ゲートと、被駆動回路のうちインバータを構成
するトランジスタＭ１３、Ｍ１４を除いた部分であるト
ランジスタＭ１０、Ｍ１１とが抽出されている。
４０のうち、ドライバでありトランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４からなるナンドと、トランスファ・ゲートで
あるトランジスタＭ５、Ｍ６と、ナンドにより駆動され
ている被駆動回路のインバータを除く部分のトランジス
タＭ１０、Ｍ１１とを含む一連の部分回路網の接続関
係、及びこれらを接続する配線における寄生抵抗に関す
る情報を検出し、部分回路網記憶部５０に格納する（ス
テップ２０１）。図４は、図３の半導体集積回路から抽
出され、部分回路網記憶部５０に情報を格納された部分
回路網の構成を示す回路図である。図示のように、トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４により構成されたナン
ドと、トランジスタＭ５、Ｍ６により構成されたトラン
スファ・ゲートと、被駆動回路のうちインバータを構成
するトランジスタＭ１３、Ｍ１４を除いた部分であるト
ランジスタＭ１０、Ｍ１１とが抽出されている。
【００４１】次に、最大抵抗計算部１００は、部分回路
網記憶部５０に格納されている部分回路網に関する情報
に基づいて、ドライバであるナンドが動作する際のＶＤ
ＤまたはＶＳＳを用いて被駆動回路のトランジスタＭ１
０、Ｍ１１までの最大抵抗を計算する。具体的には、ま
ず、ナンドの出力ノードｏｕｔからチャネル方向にトレ
ースしてＶＤＤまたはＶＳＳに至るパスを求め、次式
（１）〜（３）を用いてトランジスタを抵抗に置き換え
る。この場合の置換の様子を図５に示す。
網記憶部５０に格納されている部分回路網に関する情報
に基づいて、ドライバであるナンドが動作する際のＶＤ
ＤまたはＶＳＳを用いて被駆動回路のトランジスタＭ１
０、Ｍ１１までの最大抵抗を計算する。具体的には、ま
ず、ナンドの出力ノードｏｕｔからチャネル方向にトレ
ースしてＶＤＤまたはＶＳＳに至るパスを求め、次式
（１）〜（３）を用いてトランジスタを抵抗に置き換え
る。この場合の置換の様子を図５に示す。
【００４２】
【数１】
【００４３】上式（１）〜（３）において、ＲONはトラ
ンジスタのＯＮ抵抗、ＩDOはトランジスタのドレイン電
流、ＶGSはトランジスタのゲート−ソース間電圧、ＶTH
はしきい値電圧、μはキャリアの移動度、ＣOXは単位面
積あたりのゲート容量、Ｗは実効チャネル幅、Ｌは実効
チャネル長である。ただし、ＶGS＝ＶＤＤとして計算す
る。そして、各パスのうち、抵抗値が最大となる物を最
大出力抵抗として選択する。
ンジスタのＯＮ抵抗、ＩDOはトランジスタのドレイン電
流、ＶGSはトランジスタのゲート−ソース間電圧、ＶTH
はしきい値電圧、μはキャリアの移動度、ＣOXは単位面
積あたりのゲート容量、Ｗは実効チャネル幅、Ｌは実効
チャネル長である。ただし、ＶGS＝ＶＤＤとして計算す
る。そして、各パスのうち、抵抗値が最大となる物を最
大出力抵抗として選択する。
【００４４】次に、最大抵抗計算部１００は、トランス
ファ・ゲートを次式（４）を用いて抵抗に置き換える。
この場合の置換の様子を図６に示す。
ファ・ゲートを次式（４）を用いて抵抗に置き換える。
この場合の置換の様子を図６に示す。
【００４５】
【数２】
【００４６】上式（４）において、ＲTは標準サイズの
トランスファ・ゲートのＯＮ抵抗、ＷTPは標準サイズの
ＰＭＯＳ実効チャネル幅、ＬTPは標準サイズのＰＭＯＳ
実効チャネル長、ＷPはＰＭＯＳ実効チャネル幅、ＬPは
ＰＭＯＳ実効チャネル長である。ただし、トランスファ
・ゲートを構成するｐｍｏｓとｎｍｏｓの駆動能力が等
しくなるようなトランジスタサイズの比（ｒａｔｉｏ）
で設計されているものとする。また、ＲTは、予めＳＰ
ＩＣＥシミュレーションを実施することによって既知と
なっているものとする。
トランスファ・ゲートのＯＮ抵抗、ＷTPは標準サイズの
ＰＭＯＳ実効チャネル幅、ＬTPは標準サイズのＰＭＯＳ
実効チャネル長、ＷPはＰＭＯＳ実効チャネル幅、ＬPは
ＰＭＯＳ実効チャネル長である。ただし、トランスファ
・ゲートを構成するｐｍｏｓとｎｍｏｓの駆動能力が等
しくなるようなトランジスタサイズの比（ｒａｔｉｏ）
で設計されているものとする。また、ＲTは、予めＳＰ
ＩＣＥシミュレーションを実施することによって既知と
なっているものとする。
【００４７】この後、最大抵抗計算部１００は、ドライ
バであるナンドが動作する際の最大出力抵抗と、トラン
スファ・ゲートの抵抗と、配線に寄生する抵抗との接続
によって構成される回路に対し、当該回路が図７（ａ）
に示すような並列接続の場合には次式（５）を用い、図
７（ｂ）に示すような直列接続の場合には次式（６）を
用いて抵抗合成の操作を繰り返し、最大抵抗値ＲMAXを
計算し、算出された値ＲMAXを最大抵抗記憶部６０に格
納する（ステップ２０２）。
バであるナンドが動作する際の最大出力抵抗と、トラン
スファ・ゲートの抵抗と、配線に寄生する抵抗との接続
によって構成される回路に対し、当該回路が図７（ａ）
に示すような並列接続の場合には次式（５）を用い、図
７（ｂ）に示すような直列接続の場合には次式（６）を
用いて抵抗合成の操作を繰り返し、最大抵抗値ＲMAXを
計算し、算出された値ＲMAXを最大抵抗記憶部６０に格
納する（ステップ２０２）。
【００４８】
【数３】
【００４９】ただし、ナンドの出力ノードであるトラン
ジスタＭ１のドレインとトランジスタＭ２のドレインと
トランジスタＭ３のドレインとは同一のノードとみな
す。また、被駆動回路のトランジスタＭ１０のゲートと
Ｍ１１のゲートとは同一のノードとみなす。
ジスタＭ１のドレインとトランジスタＭ２のドレインと
トランジスタＭ３のドレインとは同一のノードとみな
す。また、被駆動回路のトランジスタＭ１０のゲートと
Ｍ１１のゲートとは同一のノードとみなす。
【００５０】次に、ゲート容量計算部１１０は、部分回
路網記憶部５０に記憶されている被駆動回路のトランジ
スタＭ１０、Ｍ１１のゲートにおける容量ＣGを、次式
（７）を用いて計算し、その合計値ＣGATEをゲート容量
記憶部７０に格納する（ステップ２０２）。
路網記憶部５０に記憶されている被駆動回路のトランジ
スタＭ１０、Ｍ１１のゲートにおける容量ＣGを、次式
（７）を用いて計算し、その合計値ＣGATEをゲート容量
記憶部７０に格納する（ステップ２０２）。
【００５１】
【数４】
【００５２】上式（７）において、ＣOXは単位面積あた
りのゲート容量、Ｗは実効チャネル幅、Ｌは実効チャネ
ル長である。
りのゲート容量、Ｗは実効チャネル幅、Ｌは実効チャネ
ル長である。
【００５３】エラー判定部１２０は、最大抵抗記憶部６
０に格納されている最大抵抗値ＲMAXに関する情報とゲ
ート容量記憶部７０に格納されている総ゲート容量ＣGA
TEに関する情報から評価関数の値を計算する（ステップ
２０３）。評価関数は、予めＳＰＩＣＥシミュレーショ
ンを実施して決定しておく。
０に格納されている最大抵抗値ＲMAXに関する情報とゲ
ート容量記憶部７０に格納されている総ゲート容量ＣGA
TEに関する情報から評価関数の値を計算する（ステップ
２０３）。評価関数は、予めＳＰＩＣＥシミュレーショ
ンを実施して決定しておく。
【００５４】図８は、評価関数を決定するのに用いるス
イッチングノイズの測定回路の一構成例を示す回路図で
ある。図８に示す回路のノード２における電圧を急峻に
立ち上がらせると、ノード１にスイッチングノイズが発
生する。そこで、抵抗Ｒとナンドのトランジスタサイズ
とを変化させて発生するスイッチングノイズの太ききを
測定する。
イッチングノイズの測定回路の一構成例を示す回路図で
ある。図８に示す回路のノード２における電圧を急峻に
立ち上がらせると、ノード１にスイッチングノイズが発
生する。そこで、抵抗Ｒとナンドのトランジスタサイズ
とを変化させて発生するスイッチングノイズの太ききを
測定する。
【００５５】図９は、ＳＰＩＣＥシミュレーションを実
施して求められた抵抗値とゲート容量に対するスイッチ
ングノイズの関係の一例を示す図である。図１０は、ス
イッチングノイズに対する信藤性の設計基準に基づいて
決定した評価関数の一例を示す図である。抵抗値とゲー
ト容量とが、図１０の基準境界線（Ｂｏｕｎｄａｒｙ）
を超えた違反領域（Ｖｉｏｌａｔｉｏｎ）に含まれる場
合、評価関数はスイッチングノイズの大きさを返す。一
方、基準値を満足している場合は値“０”を返す。
施して求められた抵抗値とゲート容量に対するスイッチ
ングノイズの関係の一例を示す図である。図１０は、ス
イッチングノイズに対する信藤性の設計基準に基づいて
決定した評価関数の一例を示す図である。抵抗値とゲー
ト容量とが、図１０の基準境界線（Ｂｏｕｎｄａｒｙ）
を超えた違反領域（Ｖｉｏｌａｔｉｏｎ）に含まれる場
合、評価関数はスイッチングノイズの大きさを返す。一
方、基準値を満足している場合は値“０”を返す。
【００５６】エラー判定部１２０は、以上のようにして
求めた評価関数の値が設計基準を違反していないかどう
か判定し（ステップ２０４）、違反している場合、部分
回路網に関する情報と評価関数の値と最大抵抗値と総ゲ
ート容量に関する情報とを検証結果記憶部８０に格納す
る（ステップ２０５）。
求めた評価関数の値が設計基準を違反していないかどう
か判定し（ステップ２０４）、違反している場合、部分
回路網に関する情報と評価関数の値と最大抵抗値と総ゲ
ート容量に関する情報とを検証結果記憶部８０に格納す
る（ステップ２０５）。
【００５７】検証すべき全ての部分回路に対して上記の
検証処理を行った後、出力装置３０は、検証結果記憶部
８０に格納された、スイッチングノイズに対する設計基
準を違反した部分回路網に関する情報と評価関数の値と
最大抵抗値と総ゲート容量に関する情報とを出力する
（ステップ２０６、２０７）。
検証処理を行った後、出力装置３０は、検証結果記憶部
８０に格納された、スイッチングノイズに対する設計基
準を違反した部分回路網に関する情報と評価関数の値と
最大抵抗値と総ゲート容量に関する情報とを出力する
（ステップ２０６、２０７）。
【００５８】以上のようにして、本実施例の信頼性検証
装置を用いて、検証対象である半導体集積回路における
スイッチングノイズの影響で誤動作を引き起こす原因と
なる設計箇所を網羅的に求め、適切な設計変更を行うこ
とにより、スイッチングノイズの影響により回路が誤動
作することのない信頼性の高い半導体集積回路を設計す
ることができる。
装置を用いて、検証対象である半導体集積回路における
スイッチングノイズの影響で誤動作を引き起こす原因と
なる設計箇所を網羅的に求め、適切な設計変更を行うこ
とにより、スイッチングノイズの影響により回路が誤動
作することのない信頼性の高い半導体集積回路を設計す
ることができる。
【００５９】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００６０】
【発明の効果】以上説明したように、本発明による半導
体集積回路の信頼性検証装置及び検証方法並びに検証プ
ログラムを格納した記憶媒体によれば、検証対象である
半導体集積回路から部分回路網を抽出し、部分回路網単
位でスイッチングノイズに対する信頼性を検証する。こ
のため、被検証回路が大規模であっても、もれなく確実
に検証することが可能である。また、個々の部分回路網
は小規模であるため、最大抵抗やゲート容量の算出、及
びエラー判定はどれも比較的簡単な処理となるため、高
速に実行することができる。したがって、大規模な半導
体集積回路の設計段階において、スイッチングノイズの
影響により誤動作を引き起こす原因となる設計箇所の検
出を、高速かつ網羅的に行うことができるという効果が
ある。
体集積回路の信頼性検証装置及び検証方法並びに検証プ
ログラムを格納した記憶媒体によれば、検証対象である
半導体集積回路から部分回路網を抽出し、部分回路網単
位でスイッチングノイズに対する信頼性を検証する。こ
のため、被検証回路が大規模であっても、もれなく確実
に検証することが可能である。また、個々の部分回路網
は小規模であるため、最大抵抗やゲート容量の算出、及
びエラー判定はどれも比較的簡単な処理となるため、高
速に実行することができる。したがって、大規模な半導
体集積回路の設計段階において、スイッチングノイズの
影響により誤動作を引き起こす原因となる設計箇所の検
出を、高速かつ網羅的に行うことができるという効果が
ある。
【００６１】また、本発明の信頼性検証装置及び検証方
法並びに検証プログラムを格納した記憶媒体は、従来の
シミュレーションによる検証方法のように設計情報に対
するテストパタンを作成し、その期待値を設定する必要
がないため、処理に要する手間を削減することができる
という効果がある。
法並びに検証プログラムを格納した記憶媒体は、従来の
シミュレーションによる検証方法のように設計情報に対
するテストパタンを作成し、その期待値を設定する必要
がないため、処理に要する手間を削減することができる
という効果がある。
【図１】 本発明の一実施形態による信頼性検証装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 本実施形態の動作を示すフローチャートであ
る。
る。
【図３】 本実施形態の検証対象である半導体集積回路
の全体構成を示す回路図である。
の全体構成を示す回路図である。
【図４】 図３に示す半導体集積回路から抽出した部分
回路網の構成を示す回路図である。
回路網の構成を示す回路図である。
【図５】 図４に示す部分回路のナンドを構成するトラ
ンジスタを抵抗に置換する様子を示す図。
ンジスタを抵抗に置換する様子を示す図。
【図６】 図４に示す部分回路のトランスファ・ゲート
を抵抗に置換する様子を示す図。
を抵抗に置換する様子を示す図。
【図７】 抵抗の接続関係を示す図。
【図８】 評価関数を決定するのに用いるスイッチング
ノイズの測定回路の構成例を示す回路図
ノイズの測定回路の構成例を示す回路図
【図９】 ＳＰＩＣＥシミュレーションを実施して求め
られた抵抗値とゲート容量に対するスイッチングノイズ
の関係の一例を示す図である。
られた抵抗値とゲート容量に対するスイッチングノイズ
の関係の一例を示す図である。
【図１０】 スイッチングノイズに対する信藤性の設計
基準に基づいて決定した評価関数の一例を示す図であ
る。
基準に基づいて決定した評価関数の一例を示す図であ
る。
【図１１】 スイッチングノイズが発生する回路の構成
例を示す回路図である。
例を示す回路図である。
【図１２】 スイッチングノイズの発生を示すタイムチ
ャートである。
ャートである。
【符号の説明】 １０ 記憶装置 ２０ データ処理装置 ３０ 出力装置 ４０ 全回路網記憶部 ５０ 部分回路網記憶部 ６０ 最大抵抗記憶部 ７０ ゲート容量記憶部 ８０ 検証結果記憶部 ９０ 部分回路網検出部 １００ 最大抵抗計算部 １１０ ゲート容量計算部 １２０ エラー判定部 ２００ 記憶媒体
Claims (9)
- 【請求項１】 ＣＭＯＳの同期式回路におけるトランジ
スタレベルの設計情報に対して、スイッチングノイズの
影響で回路の誤動作を引き起こす設計箇所を検出する、
半導体集積回路の信頼性検証装置において、 被検証回路のトランジスタレベルのネットリストに相当
する情報に基づいて、該被検証回路の一部を構成する部
分回路網に関する情報を検出する部分回路網検出手段
と、 前記部分回路網検出手段により検出された前記部分回路
網に関する情報に基づいて、ドライバであるチャネル・
コネクテッド・コンポーネントが動作する際の最大抵抗
値を計算する最大抵抗計算手段と、 前記部分回路網検出手段により検出された前記部分回路
網に関する情報に基づいて、前記ドライバにより駆動さ
れる被駆動回路のうちのインバータを除く部分の総ゲー
ト容量を計算するゲート容量計算手段と、 前記最大抵抗計算手段により算出された前記最大抵抗値
と前記ゲート容量計算手段により算出された前記総ゲー
ト容量とに基づいて、評価関数の値を計算し、算出され
た値が予め設定された設計基準を違反していないかどう
かを判定するエラー判定手段と、 前記エラー判定手段により算出値が設計基準を違反して
いると判定された場合に検証結果を出力する出力手段と
を備えたことを特徴とする半導体集積回路の信頼性検証
装置。 - 【請求項２】 前記部分回路網検出手段が、少なくと
も、前記被検証回路の設計情報から前記チャネル・コネ
クテッド・コンポーネントを構成するトランジスタとそ
の被駆動回路のうちインバータを除く回路部分を構成す
るトランジスタとの接続関係及び該トランジスタを接続
する配線における寄生抵抗に関する情報を部分回路網の
情報として検出することを特徴とする請求項１に記載の
半導体集積回路の信頼性検証装置。 - 【請求項３】 前記最大抵抗計算手段が、前記部分回路
網の前記チャネル・コネクテッド・コンポーネントを構
成するトランジスタを抵抗に置換し、該抵抗と前記配線
の寄生抵抗とを合成して最大抵抗値を計算することを特
徴とする請求項１または請求項２に記載の半導体集積回
路の信頼性検証装置。 - 【請求項４】 ＣＭＯＳの同期式回路におけるトランジ
スタレベルの設計情報に対して、スイッチングノイズの
影響で回路の誤動作を引き起こす設計箇所を検出する、
半導体集積回路の信頼性検証方法において、 被検証回路のトランジスタレベルのネットリストに相当
する情報に基づいて、該被検証回路の一部を構成する部
分回路網に関する情報を検出する工程と、 検出された前記部分回路網に関する情報に基づいて、ド
ライバであるチャネル・コネクテッド・コンポーネント
が動作する際における最大抵抗値を計算する工程と、 検出された前記部分回路網に関する情報に基づいて、前
記ドライバにより駆動される被駆動回路のうちのインバ
ータを除く部分の総ゲート容量を計算する工程と、 算出された前記最大抵抗値と前記総ゲート容量とに基づ
いて、評価関数の値を計算し、算出された値が予め設定
された設計基準を違反していないかどうかを判定する工
程と、 前記エラー判定処理において算出値が設計基準を違反し
ていると判定された場合に検証結果を出力する工程とを
含むことを特徴とする半導体集積回路の信頼性検証方
法。 - 【請求項５】 前記部分回路網検出工程において、少な
くとも、前記被検証回路の設計情報から前記チャネル・
コネクテッド・コンポーネントを構成するトランジスタ
とその被駆動回路のうちインバータを除く回路部分を構
成するトランジスタとの接続関係及び該トランジスタを
接続する配線における寄生抵抗に関する情報を部分回路
網の情報として検出することを特徴とする請求項４に記
載の半導体集積回路の信頼性検証方法。 - 【請求項６】 前記最大抵抗計算工程が、 前記部分回路網の前記チャネル・コネクテッド・コンポ
ーネントを構成するトランジスタを抵抗に置換する工程
と、 前記置換して得られた抵抗と前記配線の寄生抵抗とを合
成して最大抵抗値を計算する工程とを含むことを特徴と
する請求項４または請求項５に記載の半導体集積回路の
信頼性検証方法。 - 【請求項７】 ＣＭＯＳの同期式回路におけるトランジ
スタレベルの設計情報に対して、スイッチングノイズの
影響で回路の誤動作を引き起こす設計箇所を検出する半
導体集積回路の信頼性検証装置の動作を制御する検証プ
ログラムを格納した記憶媒体において、 前記検証プログラムが、 被検証回路のトランジスタレベルのネットリストに相当
する情報に基づいて、該被検証回路の一部を構成する部
分回路網に関する情報を検出する工程と、 検出された前記部分回路網に関する情報に基づいて、ド
ライバであるチャネル・コネクテッド・コンポーネント
が動作する際における最大抵抗値を計算する工程と、 検出された前記部分回路網に関する情報に基づいて、前
記ドライバにより駆動される被駆動回路のうちのインバ
ータを除く部分の総ゲート容量を計算する工程と、 算出された前記最大抵抗値と前記総ゲート容量とに基づ
いて、評価関数の値を計算し、算出された値が予め設定
された設計基準を違反していないかどうかを判定する工
程と、 前記エラー判定処理において算出値が設計基準を違反し
ていると判定された場合に検証結果を出力する工程とを
含むことを特徴とする半導体集積回路の信頼性検証プロ
グラムを格納した記憶媒体。 - 【請求項８】 前記部分回路網検出工程において、少な
くとも、前記被検証回路の設計情報から前記チャネル・
コネクテッド・コンポーネントを構成するトランジスタ
とその被駆動回路のうちインバータを除く回路部分を構
成するトランジスタとの接続関係及び該トランジスタを
接続する配線における寄生抵抗に関する情報を部分回路
網の情報として検出することを特徴とする請求項７に記
載の半導体集積回路の信頼性検証プログラムを格納した
記憶媒体。 - 【請求項９】 前記最大抵抗計算工程が、 前記部分回路網の前記チャネル・コネクテッド・コンポ
ーネントを構成するトランジスタを抵抗に置換する工程
と、 前記置換して得られた抵抗と前記配線の寄生抵抗とを合
成して最大抵抗値を計算する工程とを含むことを特徴と
する請求項７または請求項８に記載の半導体集積回路の
信頼性検証プログラムを格納した記憶媒体。
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