JPH1140681A - Manufacture of nonvolatile semiconductor memory - Google Patents

Manufacture of nonvolatile semiconductor memory

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JPH1140681A
JPH1140681A JP9194393A JP19439397A JPH1140681A JP H1140681 A JPH1140681 A JP H1140681A JP 9194393 A JP9194393 A JP 9194393A JP 19439397 A JP19439397 A JP 19439397A JP H1140681 A JPH1140681 A JP H1140681A
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oxide film
film
floating gate
silicon oxide
pressure cvd
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Abstract

PROBLEM TO BE SOLVED: To suppress the generation of trap sites by heat-treating a CVD oxide film in a nitrifying atmosphere contg. N2 O, NO and NH3 ; this film is made by at least the low-pressure CVD as a tunnel oxide film between a floating gate and control gate. SOLUTION: The manufacturing method comprises forming a second Si oxide film 15 which is a CVD oxide film called 'HTO film' made by the low- pressure CVD using monosilane and N2 O in a low-pressure CVD furnace so as to cover floating gates 13 and selective oxide film 14 on an Si substrate 11, feeding only N2 O in this furnace to do the N2 O-annealing, thermally oxidizing the substrate 11 having the film 15, forming a polycrystal Si film 24 on the substrate 11, and patterning this film 24 to form control gates 17 partly overlapped with the floating gates 13.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、フローティングゲ
ートと該フローティングゲートに重なって形成されるコ
ントロールゲートとを有する不揮発性半導体記憶装置の
製造方法に関し、更に言えばフローティングゲートに蓄
積された電荷(電子)をコントロールゲート側に抜き取
ることによるデータの消去を繰り返し行う際の消去効率
の低下を抑制し、メモリセルのサイクル寿命を延長させ
るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device having a floating gate and a control gate formed so as to overlap with the floating gate. ) To the control gate side to suppress a decrease in erasing efficiency when data is repeatedly erased and to prolong the cycle life of the memory cell.

【0002】[0002]

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、F−
N伝導(Fowler-Nordheim tunneling)によってフローテ
ィングゲートからコントルールゲートへ電荷を引き抜く
ことでデータの消去が行われる。
2. Description of the Related Art An electrically erasable nonvolatile semiconductor memory device in which a memory cell comprises a single transistor, in particular, a programmable ROM (EEPROM: Electronically Erasable an).
In d Programmable ROM), each memory cell is formed by a transistor having a double gate structure having a floating gate and a control gate. In the case of such a memory cell transistor having a double gate structure,
Data is written by accelerating and injecting hot electrons generated on the drain region side of the floating gate into the floating gate. And F-
Data is erased by extracting charges from the floating gate to the control gate by N conduction (Fowler-Nordheim tunneling).

【0003】図11は、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図で、
図12は、そのX−X線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。P
型のシリコン基板1の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域2が短冊状
に形成され、素子領域が区画される。シリコン基板1上
に、酸化膜3を介し、隣り合う分離領域2の間に跨るよ
うにしてフローティングゲート4が配置される。このフ
ローティングゲート4は、1つのメモリセル毎に独立し
て配置される。また、フローティングゲート4上の選択
酸化膜5は、選択酸化法によりフローティングゲート4
の中央部で厚く形成され、フローティングゲート4の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート4の端部で電界集中が生じ易い
ようにしている。
FIG. 11 is a plan view of a memory cell portion of a nonvolatile semiconductor memory device having a floating gate.
FIG. 12 is a sectional view taken along line XX. FIG. 1 shows a split gate structure in which a control gate is arranged alongside a floating gate. P
A plurality of isolation regions 2 made of a selectively thick oxide film (LOCOS) are formed in a strip shape in the surface region of the silicon substrate 1 of the mold, and the element region is partitioned. A floating gate 4 is arranged on a silicon substrate 1 with an oxide film 3 interposed between adjacent isolation regions 2. This floating gate 4 is arranged independently for each memory cell. The selective oxide film 5 on the floating gate 4 is formed by the selective oxidation method.
Are formed thick at the center of the floating gate 4, and the end of the floating gate 4 is formed at an acute angle. This makes it easier for electric field concentration to occur at the end of the floating gate 4 during data erasing operation.

【0004】複数のフローティングゲート4が配置され
たシリコン基板1上に、フローティングゲート4の各列
毎に対応してコントロールゲート6が配置される。この
コントロールゲート6は、一部がフローティングゲート
4上に重なり、残りの部分が酸化膜3を介してシリコン
基板1に接するように配置される。また、これらのフロ
ーティングゲート4及びコントロールゲート6は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。
On the silicon substrate 1 on which a plurality of floating gates 4 are arranged, control gates 6 are arranged corresponding to each column of the floating gates 4. The control gate 6 is arranged so that a part thereof overlaps the floating gate 4 and the remaining part is in contact with the silicon substrate 1 via the oxide film 3. The floating gate 4 and the control gate 6 are arranged such that adjacent rows are plane-symmetric with each other.

【0005】前記コントロールゲート6の間の基板領域
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で分離領域2に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。
An N-type drain region 7 and a source region 8 are formed in a substrate region between the control gate 6 and a substrate region between the floating gates 4. The drain region 7 is surrounded by the isolation region 2 between the control gates 6 and is independent, and the source region 8 is continuous in the direction in which the control gate 6 extends. These floating gate 4, control gate 6, drain region 7 and source region 8 constitute a memory cell transistor.

【0006】そして、前記コントロールゲート6上に、
酸化膜9を介して、アルミニウム配線10がコントロー
ルゲート6と交差する方向に配置される。このアルミニ
ウム配線10は、コンタクトホール11を通して、ドレ
イン領域7に接続される。そして、各コントロールゲー
ト6は、ワード線となり、コントロールゲート6と平行
に延在するソース領域8は、ソース線となる。また、ド
レイン領域7に接続されるアルミニウム配線10は、ビ
ット線となる。
Then, on the control gate 6,
Aluminum wiring 10 is arranged via oxide film 9 in a direction crossing control gate 6. This aluminum wiring 10 is connected to drain region 7 through contact hole 11. Each control gate 6 becomes a word line, and the source region 8 extending in parallel with the control gate 6 becomes a source line. Further, aluminum wiring 10 connected to drain region 7 becomes a bit line.

【0007】このような2重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応つけるようにしている。
In the case of such a memory cell transistor having a double gate structure, the on-resistance between the source and the drain varies depending on the amount of charge injected into the floating gate 4. Therefore, by selectively injecting electric charges into the floating gate 4, the on-resistance value of a specific memory cell transistor is varied, and the resulting difference in the operating characteristics of each memory cell transistor is associated with data to be stored. ing.

【0008】ところで、シリコン基板1、フローティン
グゲート4及びコントロールゲート6の間を絶縁する絶
縁膜3は、図13に示すように3種類のシリコン酸化膜
3a〜3cより構成される。第1のシリコン酸化膜3a
は、シリコン基板1の表面を熱酸化することにより形成
されるゲート絶縁膜で、シリコン基板1とフローティン
グゲート4との間を絶縁する。尚、第1のシリコン酸化
膜3aは、フローティングゲート4が形成される際、フ
ローティングゲート4のパターニング時にフローティン
グゲート4の下面以外のシリコン酸化膜3aは所定量エ
ッチング除去される。
Incidentally, the insulating film 3 for insulating between the silicon substrate 1, the floating gate 4 and the control gate 6 is composed of three types of silicon oxide films 3a to 3c as shown in FIG. First silicon oxide film 3a
Is a gate insulating film formed by thermally oxidizing the surface of the silicon substrate 1 to insulate the silicon substrate 1 from the floating gate 4. When the floating gate 4 is formed, a predetermined amount of the silicon oxide film 3a other than the lower surface of the floating gate 4 is removed by etching when the floating gate 4 is patterned.

【0009】また、第2のシリコン酸化膜3bは、前記
シリコン基板1上に形成されることでフローティングゲ
ート4を被覆するようにCVD(Chemical Vapor Deposi
tion)法により化学気相形成されるCVD酸化膜であ
る。そして、第3のシリコン酸化膜3cは、第2のシリ
コン酸化膜3bが形成された後、シリコン基板1を熱酸
化することにより、前記フローティングゲート4の側壁
部と前記シリコン基板1の表面に形成される。これらの
第1〜第3のシリコン酸化膜3a〜3cは、3層構造を
成し、シリコン基板1とコントロールゲート6との間、
フローティングゲート4とコントロールゲート6との間
を絶縁する。即ち、3層構造の絶縁膜3でフローティン
グゲート4を被覆することにより、フローティングゲー
ト4とコントロールゲート6との間の耐圧を高め、メモ
リセルの書き込み動作及び読み出し動作時の誤動作、所
謂ライトディスターブ及びリードディスターブを防止す
るようにしている。
The second silicon oxide film 3b is formed on the silicon substrate 1 so as to cover the floating gate 4 by CVD (Chemical Vapor Deposition).
This is a CVD oxide film formed by a chemical vapor deposition method. After the second silicon oxide film 3b is formed, the third silicon oxide film 3c is formed on the side wall of the floating gate 4 and the surface of the silicon substrate 1 by thermally oxidizing the silicon substrate 1. Is done. These first to third silicon oxide films 3a to 3c form a three-layer structure, and are provided between the silicon substrate 1 and the control gate 6,
The floating gate 4 and the control gate 6 are insulated. That is, by covering the floating gate 4 with the insulating film 3 having a three-layer structure, the withstand voltage between the floating gate 4 and the control gate 6 is increased, and a malfunction during a write operation and a read operation of the memory cell, so-called write disturb and Read disturb is prevented.

【0010】尚、上記したような従来技術に関する記載
は、本出願人が先に出願した特開平8−236647号
公報に開示されている。
[0010] The above description of the prior art is disclosed in Japanese Patent Application Laid-Open No. Hei 8-236647 filed earlier by the present applicant.

【0011】[0011]

【発明が解決しようとする課題】上記公報では、トンネ
ル酸化膜(絶縁膜3)の最適化を図り、メモリセルトラ
ンジスタにおけるデータの書き込み/消去を繰り返すこ
とのできる回数(サイクル寿命)を延長している。しか
し、最近の更なるサイクル寿命の要求を満足するには不
十分なものとなってきている。
In the above publication, the tunnel oxide film (insulating film 3) is optimized and the number of times (cycle life) in which data can be repeatedly written / erased in the memory cell transistor is extended. I have. However, it has become insufficient to satisfy recent demands for further cycle life.

【0012】図8は、上記構成の従来装置におけるサイ
クル寿命の測定結果を示し、データの書き換え回数(横
軸)の増加につれて、測定した消去状態のメモリセルの
メモリセル電流(縦軸)が低下していく様子を示してい
る。この図に示すように従来の工程を経て製造された不
揮発性半導体記憶装置では、セル電流が判定可能レベル
(例えば、前記した消去状態のメモリセルのメモリセル
電流の初期値100μAの30%程度:メモリセル電流
30μA)まで低下するまでの書き換え回数が、およそ
7万回であることを示している。一般のプログラマブル
メモリにおいては、データの書き込み/消去の繰り返し
は10万回程度が必要とされており、7万回程度では不
十分であり、更なる書き換え回数を可能にしたい。
FIG. 8 shows the results of measuring the cycle life of the conventional device having the above-described configuration. As the number of data rewrites (horizontal axis) increases, the measured memory cell current (vertical axis) of the memory cell in the erased state decreases. It shows how it works. As shown in this figure, in the nonvolatile semiconductor memory device manufactured through the conventional process, the cell current can be determined at a determinable level (for example, about 30% of the initial value of the memory cell current of the erased memory cell of 100 μA: This shows that the number of rewrites until the memory cell current drops to 30 μA) is about 70,000. In a general programmable memory, repetition of data writing / erasing is required to be about 100,000 times, and about 70,000 times is not sufficient, and it is desired to enable further rewriting.

【0013】そこで、本願出願人は、フローティングゲ
ートとコントロールゲートとの間に形成されるトンネル
酸化膜の構成を適正化してメモリセルトランジスタのサ
イクル寿命の更なる向上を図ることを目的とし、トンネ
ル酸化膜の膜質とサイクル寿命との間に以下に記載する
因果関係があることを突きとめた。即ち、消去動作時に
前記フローティングゲートから飛び出した電荷(電子)
がコントロールゲートとの間に生じた電界により加速さ
れエネルギーを持つために、この電荷(電子)に起因し
て第2のシリコン酸化膜とコントロールゲートの界面付
近にトラップサイトを発生し易く、このトラップサイト
に電子がトラップされ、消去効率を低下させるというも
のである。
[0013] The applicant of the present application aims at further improving the cycle life of the memory cell transistor by optimizing the configuration of the tunnel oxide film formed between the floating gate and the control gate. The following causal relationship was found between the film quality of the film and the cycle life. That is, the charges (electrons) jumping out of the floating gate during the erase operation
Are accelerated by an electric field generated between the control gate and the control gate, the energy is accelerated, and a trap site is easily generated near the interface between the second silicon oxide film and the control gate due to the electric charge (electrons). Electrons are trapped at the site, which lowers the erasing efficiency.

【0014】そこで本発明は、絶縁膜の構成を適正化し
て前記トラップサイトの発生を抑制することでメモリセ
ルトランジスタのサイクル寿命の更なる向上を可能とす
る不揮発性半導体記憶装置の製造方法を提供することを
目的とする。
Therefore, the present invention provides a method of manufacturing a nonvolatile semiconductor memory device which makes it possible to further improve the cycle life of a memory cell transistor by optimizing the structure of an insulating film and suppressing the occurrence of the trap site. The purpose is to do.

【0015】[0015]

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、フローティングゲートとコントロールゲートとの間
に形成されるトンネル酸化膜は、少なくとも減圧CVD
法により化学気相成長させたCVD酸化膜から成り、当
該CVD酸化膜をN2O、NO、NH3を含む窒化雰囲気
中で熱処理する工程を有するものである。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and the feature of the present invention is that a tunnel oxide film formed between a floating gate and a control gate is formed. , At least reduced pressure CVD
The method comprises a CVD oxide film grown by a chemical vapor deposition method and has a step of heat-treating the CVD oxide film in a nitriding atmosphere containing N2O, NO and NH3.

【0016】また、本発明のトンネル酸化膜の形成工程
において、およそ800℃乃至900℃の減圧CVD炉
内にモノシラン(SiH4)とN2Oを用いた減圧CVD
法でCVD酸化膜を形成した後に、連続して当該減圧C
VD炉内にN2O、NO、NH3を供給することで、N2
O、NO、NH3を含む窒化雰囲気で熱処理を行うもの
である。更に、CVD酸化膜の形成途中でN2O、N
O、NH3を含む窒化雰囲気中で熱処理を行うものであ
る。
In the step of forming a tunnel oxide film according to the present invention, a low-pressure CVD using monosilane (SiH4) and N2O in a low-pressure CVD furnace at about 800 to 900.degree.
After forming a CVD oxide film by the CVD method,
By supplying N2O, NO, and NH3 into the VD furnace, N2
The heat treatment is performed in a nitriding atmosphere containing O, NO, and NH3. Further, during the formation of the CVD oxide film, N2O, N
The heat treatment is performed in a nitriding atmosphere containing O and NH3.

【0017】これにより前記コントロールゲートとトン
ネル酸化膜との界面部分に窒素原子を導入し、SiとO
により形成される結合中に編入することによりトンネル
酸化膜の膜質を改善することができ、トラップサイトを
抑制することができる。従って、前記トラップサイトの
発生が抑制されるため、消去動作時にフローティングゲ
ートから飛び出した電荷(電子)がトラップされる割合
が減少し、サイクル寿命の向上が可能である。
Thus, nitrogen atoms are introduced into the interface between the control gate and the tunnel oxide film, and Si and O are introduced.
The quality of the tunnel oxide film can be improved by weaving into the bond formed by the above, and the trap site can be suppressed. Therefore, since the generation of the trap sites is suppressed, the rate at which charges (electrons) jumping out of the floating gate during the erase operation are trapped is reduced, and the cycle life can be improved.

【0018】[0018]

【発明の実施の形態】図1は、本発明の不揮発性半導体
記憶装置のメモリセルトランジスタの構造を説明するた
めの図である。P型のシリコン基板11の表面に第1の
酸化シリコン膜12が形成され、この第1のシリコン酸
化膜12上に多結晶シリコン膜からなるフローティング
ゲート13が配置される。この第1のシリコン酸化膜1
2は、シリコン基板11の表面を熱酸化することにより
形成されるゲート絶縁膜で、フローティングゲート13
を形成する際のエッチング工程によりフローティングゲ
ート13の下以外の部分の該シリコン酸化膜12は削ら
れ薄く形成される。フローティングゲート13上には、
フローティングゲート13の端部で膜厚が薄くなる選択
酸化膜14が形成される。この選択酸化膜14は、フロ
ーティングゲート13を形成する前にフローティングゲ
ートとなる多結晶シリコン膜の表面を選択酸化すること
によって形成される。これにより、フローティングゲー
ト13の角部が鋭角に形成され、後述するコントロール
ゲート17側で電界集中が起きやすいようにしている。
FIG. 1 is a diagram for explaining the structure of a memory cell transistor of a nonvolatile semiconductor memory device according to the present invention. A first silicon oxide film 12 is formed on a surface of a P-type silicon substrate 11, and a floating gate 13 made of a polycrystalline silicon film is arranged on the first silicon oxide film 12. This first silicon oxide film 1
Reference numeral 2 denotes a gate insulating film formed by thermally oxidizing the surface of the silicon substrate 11;
The silicon oxide film 12 other than under the floating gate 13 is shaved and thinly formed by an etching process when forming the silicon oxide film. On the floating gate 13,
At the end of the floating gate 13, a selective oxide film 14 having a small thickness is formed. This selective oxide film 14 is formed by selectively oxidizing the surface of the polycrystalline silicon film which will be the floating gate before forming the floating gate 13. As a result, the corners of the floating gate 13 are formed at an acute angle so that electric field concentration is likely to occur on the control gate 17 described later.

【0019】前記フローティングゲート13が形成され
たシリコン基板11上に、フローティングゲート13及
び選択酸化膜14を被覆するように第2のシリコン酸化
膜15が形成される。この第2のシリコン酸化膜15
は、CVD法により形成されるCVD酸化膜で、該シリ
コン酸化膜15中には窒素原子が含有されている。ま
た、前記シリコン基板11の表面と前記フローティング
ゲート13の側壁部に第3のシリコン酸化膜16が形成
される。この第3のシリコン酸化膜16は、第2のシリ
コン酸化膜15をCVD法により形成した後に全面を熱
酸化することによって形成される。従って、前記フロー
ティングゲート13とコントロールゲート17との間に
形成されるトンネル酸化膜は、上記した第1のシリコン
酸化膜12、第2のシリコン酸化膜15及び第3のシリ
コン酸化膜16からなる3層構造の絶縁膜から構成され
ている。
On the silicon substrate 11 on which the floating gate 13 is formed, a second silicon oxide film 15 is formed so as to cover the floating gate 13 and the selective oxide film 14. This second silicon oxide film 15
Is a CVD oxide film formed by a CVD method, and the silicon oxide film 15 contains nitrogen atoms. Further, a third silicon oxide film 16 is formed on the surface of the silicon substrate 11 and the side wall of the floating gate 13. The third silicon oxide film 16 is formed by forming the second silicon oxide film 15 by a CVD method and then thermally oxidizing the entire surface. Therefore, the tunnel oxide film formed between the floating gate 13 and the control gate 17 is composed of the first silicon oxide film 12, the second silicon oxide film 15, and the third silicon oxide film 16 described above. It is composed of an insulating film having a layer structure.

【0020】前記トンネル酸化膜としての第3のシリコ
ン酸化膜16上には、シリコン基板11の表面からフロ
ーティングゲート13上に跨り、多結晶シリコン膜から
なるコントロールゲート17が形成される。そして、こ
のコントロールゲート17に隣接するシリコン基板11
の表面に、N型の不純物が拡散されたドレイン領域18
が形成され、同様に、フローティングゲート13に隣接
するシリコン基板11の表面にN型の不純物が拡散され
たソース領域19が形成される。このドレイン領域18
及びソース領域19が、フローティングゲート13及び
コントロールゲート17と共にメモリセルトランジスタ
を構成する。尚、このメモリセルトランジスタは、図1
1と同様にして、シリコン基板11上に複数個が行列配
置され、メモリセルアレイを形成する。
On the third silicon oxide film 16 serving as the tunnel oxide film, a control gate 17 made of a polycrystalline silicon film is formed over the floating gate 13 from the surface of the silicon substrate 11. The silicon substrate 11 adjacent to the control gate 17
Drain region 18 in which N-type impurities are diffused
Similarly, a source region 19 in which an N-type impurity is diffused is formed on the surface of the silicon substrate 11 adjacent to the floating gate 13. This drain region 18
And source region 19 together with floating gate 13 and control gate 17 form a memory cell transistor. This memory cell transistor is the same as that shown in FIG.
In the same manner as in 1, a plurality of rows are arranged on the silicon substrate 11 to form a memory cell array.

【0021】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート17の電位を2V、ドレイン領
域18の電位を0.5V、ソース領域19の電位を12
Vとする。これにより、ドレイン領域18付近で発生す
るホットエレクトロンがフローティングゲート13側へ
加速され、第1のシリコン酸化膜12を通してフローテ
ィングゲート13に注入されてデータの書き込みが行わ
れる。
The operations of writing, erasing, and reading data in the nonvolatile semiconductor memory device described above are performed, for example, as follows. In the write operation, the potential of the control gate 17 is 2 V, the potential of the drain region 18 is 0.5 V, and the potential of the source region 19 is 12 V.
V. As a result, hot electrons generated near the drain region 18 are accelerated toward the floating gate 13 and injected into the floating gate 13 through the first silicon oxide film 12 to write data.

【0022】一方、消去動作においては、ドレイン領域
18及びソース領域19の電位を0Vとし、コントロー
ルゲート17を14Vとする。これにより、フローティ
ングゲート13内に蓄積されている電荷(電子)が、フ
ローティングゲート13の角部の鋭角部分からFN伝導
によって前記トンネル酸化膜を突き抜けてコントロール
ゲート17に放出されてデータが消去される。
On the other hand, in the erase operation, the potential of the drain region 18 and the source region 19 is set to 0 V, and the potential of the control gate 17 is set to 14 V. As a result, charges (electrons) accumulated in the floating gate 13 penetrate through the tunnel oxide film from the acute corner portion of the floating gate 13 by FN conduction to the control gate 17 and are erased, thereby erasing data. .

【0023】そして、読み出し動作においては、コント
ロールゲート17の電位を4Vとし、ドレイン領域18
を2V、ソース領域19を0Vとする。このとき、フロ
ーティングゲート13に電荷(電子)が注入されている
と、フローティングゲート13の電位が低くなるため、
フローティングゲート13の下にはチャネルが形成され
ずドレイン電流は流れない。逆に、フローティングゲー
ト13に電荷(電子)が注入されていなければ、フロー
ティングゲート13の電位が高くなるため、フローティ
ングゲート13の下にチャネルが形成されてドレイン電
流が流れる。そこで、ドレイン領域18から流れ出す電
流をセンスアンプにより検出することでメモリセルトラ
ンジスタのオン/オフの判定、即ち、書き込まれたデー
タの判定が行える。尚、上記したように本実施の形態の
不揮発性半導体記憶装置及び従来の不揮発性半導体装置
のオン/オフの判定レベルの限界点として、図8に示す
ように消去時のメモリセル電流が初期値100μAの3
0%となる30μAまで低下した点をデータの書き換え
回数の限界点とし、メモリセルトランジスタの寿命と規
定している。
In the read operation, the potential of the control gate 17 is set to 4 V and the drain region 18
Is 2V, and the source region 19 is 0V. At this time, if charges (electrons) are injected into the floating gate 13, the potential of the floating gate 13 becomes low,
No channel is formed below the floating gate 13, and no drain current flows. Conversely, if charges (electrons) are not injected into the floating gate 13, the potential of the floating gate 13 increases, so that a channel is formed below the floating gate 13 and a drain current flows. Therefore, by detecting the current flowing from the drain region 18 with a sense amplifier, it is possible to determine whether the memory cell transistor is on or off, that is, determine the written data. As described above, as a limit point of the on / off determination level of the nonvolatile semiconductor memory device of the present embodiment and the conventional nonvolatile semiconductor device, as shown in FIG. 100 μA 3
The point at which the voltage drops to 30 μA, which is 0%, is defined as the limit of the number of times of data rewriting, and is defined as the life of the memory cell transistor.

【0024】続いて、本発明の不揮発性半導体記憶装置
の製造方法を説明する。 第1工程:図2 P型のシリコン基板11の表面を熱酸化して第1のシリ
コン酸化膜12を例えば150Åの膜厚に形成する。更
に、第1のシリコン酸化膜12上に、CVD法により多
結晶シリコン膜21を例えば1700Åの膜厚に形成す
る。そして、多結晶シリコン膜21の表面に耐酸化膜と
なるシリコン窒化膜22を形成し、このシリコン窒化膜
22をパターニングしてフローティングゲート13を形
成する位置に開口23を形成する。
Next, a method of manufacturing the nonvolatile semiconductor memory device according to the present invention will be described. First step: FIG. 2 The surface of a P-type silicon substrate 11 is thermally oxidized to form a first silicon oxide film 12 having a thickness of, for example, 150 °. Further, a polycrystalline silicon film 21 is formed on the first silicon oxide film 12 to a thickness of, for example, 1700 ° by a CVD method. Then, a silicon nitride film 22 serving as an oxidation-resistant film is formed on the surface of the polycrystalline silicon film 21, and the silicon nitride film 22 is patterned to form an opening 23 at a position where the floating gate 13 is to be formed.

【0025】第2工程:図3 シリコン窒化膜22の開口23部分で、多結晶シリコン
膜21の表面を選択酸化して選択酸化膜14を形成す
る。その後、シリコン窒化膜23はエッチングにより除
去する。 第3工程:図4 多結晶シリコン膜21を選択酸化膜14をマスクとして
エッチングし、選択酸化膜14の下に角部が鋭角となる
フローティングゲート13を形成する。このとき、選択
酸化膜14の形成されていない部分については、第1の
シリコン酸化膜12の一部、例えば100Å程度の膜厚
を残すようにしている。
Second step: FIG. 3 A selective oxide film 14 is formed by selectively oxidizing the surface of the polycrystalline silicon film 21 at the opening 23 of the silicon nitride film 22. After that, the silicon nitride film 23 is removed by etching. Third step: FIG. 4 The polycrystalline silicon film 21 is etched using the selective oxide film 14 as a mask to form a floating gate 13 having a sharp corner under the selective oxide film 14. At this time, a part of the first silicon oxide film 12, for example, a thickness of about 100 ° is left in a portion where the selective oxide film 14 is not formed.

【0026】第4工程:図5 シリコン基板11上に、CVD法によりフローティング
ゲート13及び選択酸化膜14を被覆するように第2の
シリコン酸化膜15を200Å程度の膜厚で形成する。
尚、前記第2のシリコン酸化膜15は、およそ800℃
乃至900℃(本実施の形態では800℃に設定)の減
圧(LP)CVD炉内にモノシラン(SiH4)とN2O
とを例えば流量比300cc:3000ccの比率で用
い、真空度0.5乃至5Torrの条件下の減圧(L
P)CVD法によりHTO(High Temperature Oxide)
膜と称されるCVD酸化膜である。
Fourth step: FIG. 5 A second silicon oxide film 15 is formed on the silicon substrate 11 to a thickness of about 200 ° so as to cover the floating gate 13 and the selective oxide film 14 by the CVD method.
The second silicon oxide film 15 has a temperature of about 800 ° C.
Monosilane (SiH4) and N2O are placed in a low pressure (LP) CVD furnace at a temperature of from 900 to 900C (set to 800C in this embodiment).
Are used at a flow rate ratio of, for example, 300 cc: 3000 cc, and the pressure is reduced under a condition of a vacuum degree of 0.5 to 5 Torr (L
P) HTO (High Temperature Oxide) by CVD method
This is a CVD oxide film called a film.

【0027】続いて、当該LPCVD炉内に流量300
0cc〜5000cc程度のN2Oのみを供給し、およ
そ20分〜40分間のN2Oアニールを行う。これによ
り、前記第2のシリコン酸化膜15内に窒素原子(図5
等に示す第2のシリコン酸化膜15中の×印参照)が混
入される。これにより、従来の課題(前記コントロール
ゲート17と第2のシリコン酸化膜15との界面部分に
は前記フローティングゲート13から飛び出しコントロ
ールゲートとの電界で加速されエネルギーを持った電荷
(電子)に起因してトラップサイトが発生し易く、この
トラップサイトの発生領域で消去動作時にフローティン
グゲート13から飛び出した電荷(電子)がトラップさ
れるため、消去効率が低下する。)を抑制できる。即
ち、そのトラップサイト発生領域に対応する第2のシリ
コン酸化膜15に窒素原子を含有させることにより、そ
の領域のO−Si−Oの形を取らないダングリングボン
ドの未結合手を3価の窒素原子によってターミネートす
ることが可能となり、ダングリングボンドを抑制するこ
とができる。従って、電荷(電子)トラップサイトとな
るダングリングボンドの発生が抑制されるため、消去動
作時にフローティングゲートから飛び出した電子がトラ
ップされる割合が減少し、消去効率が向上する。
Subsequently, a flow rate of 300 was introduced into the LPCVD furnace.
Only N2O of about 0 cc to 5000 cc is supplied, and N2O annealing is performed for about 20 to 40 minutes. Thereby, nitrogen atoms (FIG. 5) are formed in the second silicon oxide film 15.
And the like in the second silicon oxide film 15). As a result, the conventional problem (at the interface between the control gate 17 and the second silicon oxide film 15, the charge (electrons) which jumps out of the floating gate 13 and is accelerated by an electric field with the control gate and has energy, is generated. Trap sites are likely to be generated, and charges (electrons) jumping out of the floating gate 13 during the erase operation are trapped in the region where the trap sites are generated, so that the erase efficiency is reduced.) That is, by making the second silicon oxide film 15 corresponding to the trap site generation region contain nitrogen atoms, dangling bonds that do not take the form of O—Si—O in the region are trivalent. Termination can be performed by a nitrogen atom, and dangling bonds can be suppressed. Therefore, the generation of dangling bonds serving as charge (electron) trap sites is suppressed, so that the ratio of electrons jumping out of the floating gate during the erasing operation is reduced, and the erasing efficiency is improved.

【0028】更に言えば、前記したようにN2Oアニー
ルを減圧(LP)CVD炉内の設定温度をおよそ800
℃と低温度に設定しているため、前記第2のシリコン酸
化膜15の比較的表面に近い領域により多く窒素原子が
含有されることになり、この領域における第2のシリコ
ン酸化膜15の膜質が高品質となり、消去動作時にフロ
ーティングゲートの角部から飛び出る電荷(電子)の移
動による該第2のシリコン酸化膜15の摩耗劣化が抑制
され、サイクル寿命の延長を図る上で有効である。
Further, as described above, the N 2 O annealing is performed at a set temperature of about 800 in a low pressure (LP) CVD furnace.
° C, the region relatively close to the surface of the second silicon oxide film 15 contains more nitrogen atoms, and the film quality of the second silicon oxide film 15 in this region is set. Of the second silicon oxide film 15 due to the movement of charges (electrons) jumping out from the corners of the floating gate during the erase operation, which is effective in extending the cycle life.

【0029】また、本実施形態では、前記第2のシリコ
ン酸化膜15を窒化処理する際にN2Oアニールを行っ
ているが、N2Oに限らず、例えばNO、NH3等の窒化
雰囲気中で熱処理を行うようにしても良い。図8は本発
明装置と従来装置におけるサイクル寿命を説明するため
の図であり、データの書き換え回数(横軸)の増加につ
れて、消去状態のメモリセルのメモリセル電流(縦軸)
が低下していく様子を示している。この図に示すように
従来の工程を経て製造された不揮発性半導体記憶装置で
は、メモリセル電流が判定可能レベル(例えば、セル電
流30μA)まで低下するまでの書き換え回数が、およ
そ7万回であったものが、本発明の工程を経て製造され
た不揮発性半導体記憶装置では、メモリセル電流が判定
可能レベルまで低下するまでの書き換え回数が、およそ
10万回に向上したことを示している。
In this embodiment, the N 2 O annealing is performed when the second silicon oxide film 15 is nitrided. However, the heat treatment is performed not only in N 2 O but also in a nitriding atmosphere such as NO and NH 3. You may do it. FIG. 8 is a diagram for explaining the cycle life of the device of the present invention and the conventional device. As the number of times of data rewriting (horizontal axis) increases, the memory cell current of the memory cell in the erased state (vertical axis)
Shows a decreasing state. As shown in this figure, in the nonvolatile semiconductor memory device manufactured through the conventional process, the number of rewrites until the memory cell current decreases to a determinable level (for example, a cell current of 30 μA) is about 70,000 times. However, in the nonvolatile semiconductor memory device manufactured through the process of the present invention, the number of rewrites until the memory cell current decreases to a determinable level has been improved to about 100,000 times.

【0030】このように本発明では、トンネル酸化膜の
一部である前記第2のシリコン酸化膜15に対してN2
O、NO、NH3等を含む窒化雰囲気中で熱処理を行う
ことで、サイクル寿命を従来装置に比べておよそ1.5
倍程度向上させることができた。 第5工程:図6 CVD法による第2のシリコン酸化膜15が形成された
シリコン基板11を熱酸化することにより、第3のシリ
コン酸化膜16を例えば200Åの膜厚に形成する。こ
の熱酸化においては、第2のシリコン酸化膜15の密度
が粗く酸素分子が透過しやすいことから、第2のシリコ
ン酸化膜15を介して前記シリコン基板1の表面及びフ
ローティングゲート13の側壁部にシリコン酸化膜が成
長する。
As described above, in the present invention, the second silicon oxide film 15 which is a part of the tunnel oxide film is
By performing the heat treatment in a nitriding atmosphere containing O, NO, NH3, etc., the cycle life is reduced by about 1.5 compared to the conventional apparatus.
It was able to improve about twice. Fifth step: FIG. 6 A third silicon oxide film 16 is formed to a thickness of, for example, 200 ° by thermally oxidizing the silicon substrate 11 on which the second silicon oxide film 15 is formed by the CVD method. In this thermal oxidation, since the density of the second silicon oxide film 15 is low and oxygen molecules are easily transmitted, the surface of the silicon substrate 1 and the side wall of the floating gate 13 are interposed via the second silicon oxide film 15. A silicon oxide film grows.

【0031】第6工程:図7 シリコン基板11上に第1のシリコン酸化膜12及び2
層構造の絶縁膜を介して多結晶シリコン膜24を例えば
3000Åの膜厚に形成する。そして、この多結晶シリ
コン膜24をパターニングしてフローティングゲート1
3と一部が重なるコントロールゲート17を形成する。
尚、当該コントロールゲート17は、ポリシリコン膜及
びタングステンシリサイド(WSix)膜から成る2層
構造としても良い。
Sixth step: FIG. 7 First silicon oxide films 12 and 2 are formed on a silicon substrate 11.
A polycrystalline silicon film 24 is formed to a thickness of, for example, 3000 ° via an insulating film having a layer structure. Then, the polysilicon film 24 is patterned to form the floating gate 1.
3 is formed to form a control gate 17 partially overlapping.
The control gate 17 may have a two-layer structure including a polysilicon film and a tungsten silicide (WSix) film.

【0032】この後、リン等のN型の不純物をフローテ
ィングゲート13及びコントロールゲート17をマスク
としてシリコン基板11にセルフアライメント注入する
ことで、図1に示すように、ドレイン領域18及びソー
ス領域19が形成される。以上の製造方法によれば、上
記したように減圧(LP)CVD炉によりトンネル酸化
膜となるHTO膜を形成した後に、続けて該減圧(L
P)CVD炉によりN2O、NO、NH3等の窒化雰囲気
中で熱処理を行うことで、第2のシリコン酸化膜15内
に窒素原子が入り込むことになる。ここで、上記したよ
うにコントロールゲート17と第2のシリコン酸化膜1
5との界面部分にはトラップサイト発生領域が存在し、
そのトラップサイト発生領域にはO−Si−Oの形をと
らないダングリングボンドが発生しやすい。しかし、そ
のトラップサイト発生領域に対応する第2のシリコン酸
化膜15に窒素原子を含有させることにより、そのダン
グリングボンドの未結合手を3価の窒素原子によってタ
ーミネートすることが可能となり、ダングリングボンド
を抑制することができる。従って、電荷(電子)トラッ
プサイトとなるダングリングボンドの発生が抑制される
ため、消去動作時にフローティングゲートから飛び出し
た電子がトラップされる割合が減少し、消去効率の低下
を防止し、サイクル寿命の向上が図れる。
Thereafter, self-alignment implantation of an N-type impurity such as phosphorus into the silicon substrate 11 using the floating gate 13 and the control gate 17 as a mask causes the drain region 18 and the source region 19 to be formed as shown in FIG. It is formed. According to the above manufacturing method, after the HTO film serving as the tunnel oxide film is formed by the low pressure (LP) CVD furnace as described above, the low pressure (L)
P) By performing a heat treatment in a nitriding atmosphere of N2O, NO, NH3, or the like by a CVD furnace, nitrogen atoms enter the second silicon oxide film 15. Here, as described above, the control gate 17 and the second silicon oxide film 1
There is a trap site generation region at the interface with 5,
Dangling bonds that do not take the form of O-Si-O are likely to occur in the trap site generation region. However, by including nitrogen atoms in the second silicon oxide film 15 corresponding to the trap site generation region, dangling bonds can be terminated by trivalent nitrogen atoms, and dangling can be terminated. Bonding can be suppressed. Accordingly, the generation of dangling bonds serving as charge (electron) trap sites is suppressed, so that the rate of electrons trapped from the floating gate during the erasing operation is reduced, the erasing efficiency is prevented from lowering, and the cycle life is reduced. Improvement can be achieved.

【0033】また、本発明の他の実施の形態について図
9及び図10を基に説明する。尚、前述した一実施の形
態と同等の構成については説明の重複を避けるため同符
号を付して説明を省略する。当該他の実施の形態の特徴
は、前述した一実施の形態の第4工程である図5に示す
フローティングゲート13及び選択酸化膜14を被覆す
る第2のシリコン酸化膜15の形成を複数回に分けて形
成したことに特徴がある。即ち、先ず、図9に示すよう
にシリコン基板11上に、CVD法によりフローティン
グゲート13及び選択酸化膜14を被覆するように一層
目の第2のシリコン酸化膜15Aを100Å程度の膜厚
で形成する。尚、当該第2のシリコン酸化膜15Aの形
成条件は、前述した一実施の形態と同様で、およそ80
0℃乃至900℃(本実施の形態では800℃に設定)
の減圧(LP)CVD炉内にモノシラン(SiH4)と
N2Oとを例えば流量比300cc:3000ccの比
率で用い、真空度0.5乃至5Torrの条件下の減圧
(LP)CVD法により形成する。
Another embodiment of the present invention will be described with reference to FIGS. Note that the same components as those in the above-described embodiment are denoted by the same reference numerals to avoid duplication of description, and description thereof will be omitted. A feature of the other embodiment is that the formation of the second silicon oxide film 15 covering the floating gate 13 and the selective oxide film 14 shown in FIG. It is characterized by being formed separately. That is, as shown in FIG. 9, a first second silicon oxide film 15A having a thickness of about 100 ° is formed on the silicon substrate 11 by the CVD method so as to cover the floating gate 13 and the selective oxide film 14. I do. The conditions for forming the second silicon oxide film 15A are the same as those in the above-described embodiment, and are approximately 80%.
0 ° C to 900 ° C (set to 800 ° C in this embodiment)
In a low pressure (LP) CVD furnace, monosilane (SiH4) and N2O are formed by a low pressure (LP) CVD method under a condition of a vacuum degree of 0.5 to 5 Torr using a flow rate ratio of 300 cc: 3000 cc, for example.

【0034】続いて、当該LPCVD炉内に流量300
0cc〜5000cc程度のN2Oのみを供給し、およ
そ20分〜40分間のN2Oアニールを行う。これによ
り、前記第2のシリコン酸化膜15A内に窒素原子(図
9に示す第2のシリコン酸化膜15A中の×印参照)が
混入される。そして、前記第2のシリコン酸化膜15A
上に更に前記した形成条件で100Å程度の膜厚の二層
目の第2のシリコン酸化膜15Bを形成した後に、該第
2のシリコン酸化膜15BにN2Oアニールを行う。こ
れにより、前記第2のシリコン酸化膜15B内に窒素原
子(図10に示す第2のシリコン酸化膜15B中の×印
参照)が混入される。
Subsequently, a flow rate of 300 was introduced into the LPCVD furnace.
Only N2O of about 0 cc to 5000 cc is supplied, and N2O annealing is performed for about 20 to 40 minutes. As a result, nitrogen atoms (see the crosses in the second silicon oxide film 15A shown in FIG. 9) are mixed into the second silicon oxide film 15A. Then, the second silicon oxide film 15A is formed.
After forming a second silicon oxide film 15B of a second layer having a thickness of about 100 ° on the above-mentioned formation condition, N2O annealing is performed on the second silicon oxide film 15B. As a result, nitrogen atoms (see the crosses in the second silicon oxide film 15B shown in FIG. 10) are mixed into the second silicon oxide film 15B.

【0035】このように本発明では、同一の減圧(L
P)CVD炉内で第2のシリコン膜の形成及び該第2の
シリコン酸化膜へのN2Oアニールを行っているため、
当該第2のシリコン酸化膜の形成工程とN2Oアニール
工程とを複数回(本実施の形態では、2回)に分けて行
うことができ、第2のシリコン酸化膜内の所望位置に窒
素原子を含有させることができる。つまり、トラップサ
イトの発生し易い箇所を窒化処理することで、消去効率
の低下を抑制できる。尚、本実施の形態では、第2のシ
リコン酸化膜の形成工程とN2Oアニール工程を2回に
分けて行っているが、窒化処理を行いたい領域に対応さ
せて、更に複数回に分けても良い。
As described above, in the present invention, the same reduced pressure (L
P) Since the second silicon film is formed and the N2O annealing is performed on the second silicon oxide film in the CVD furnace,
The step of forming the second silicon oxide film and the step of annealing N 2 O can be performed a plurality of times (two times in this embodiment), and nitrogen atoms can be transferred to desired positions in the second silicon oxide film. It can be contained. That is, by performing a nitriding treatment on a portion where a trap site is likely to be generated, a decrease in erasing efficiency can be suppressed. In the present embodiment, the step of forming the second silicon oxide film and the step of annealing N 2 O are performed in two steps. good.

【0036】[0036]

【発明の効果】本発明によれば、減圧(LP)CVD炉
において減圧(LP)CVD法によりトンネル酸化膜と
してのCVD酸化膜を形成した後に、同じ減圧(LP)
CVD炉にて窒化雰囲気で熱処理を行うことで、当該ト
ンネル酸化膜に対する窒化処理が800℃乃至900℃
という比較的低温で簡単に、しかも容易に行うことがで
きる。そして、トンネル酸化膜の膜質を高品質のものと
することができ、消去動作時においてフローティングゲ
ートから飛び出た電荷(電子)がトンネル酸化膜にトラ
ップされる割合を従来より減少させることができ、消去
効率の低下を防止し、長寿命な不揮発性半導体装置を提
供することができる。
According to the present invention, after forming a CVD oxide film as a tunnel oxide film by a low pressure (LP) CVD method in a low pressure (LP) CVD furnace, the same low pressure (LP) is formed.
By performing a heat treatment in a nitriding atmosphere in a CVD furnace, the nitriding treatment of the tunnel oxide film is performed at 800 ° C. to 900 ° C.
At a relatively low temperature. In addition, the quality of the tunnel oxide film can be made high quality, and the rate at which charges (electrons) jumping out of the floating gate during the erase operation are trapped in the tunnel oxide film can be reduced as compared with the conventional case. A decrease in efficiency can be prevented, and a long-life nonvolatile semiconductor device can be provided.

【0037】更に、同じ減圧(LP)CVD炉において
CVD酸化膜を形成した後に、窒化雰囲気で熱処理を行
うため、CVD酸化膜の形成途中で窒化処理し、再びC
VD酸化膜を形成し、更に窒化処理を行うといったCV
D酸化膜の形成工程と、窒化処理工程を複数回に分けて
行うことができるため、CVD酸化膜内の所望位置(ト
ラップサイトの発生し易い箇所)に窒素原子を含有させ
ることができる。
Further, after a CVD oxide film is formed in the same low pressure (LP) CVD furnace, a heat treatment is performed in a nitriding atmosphere.
CV such as forming a VD oxide film and further performing nitriding treatment
Since the step of forming the D oxide film and the step of nitriding can be performed a plurality of times, nitrogen atoms can be contained at desired positions (locations where trap sites are easily generated) in the CVD oxide film.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。
FIG. 1 is a cross-sectional view showing a structure of a memory cell transistor of a nonvolatile semiconductor memory device of the present invention.

【図2】本発明の不揮発性半導体記憶装置の製造方法の
第1の工程を示す断面図である。
FIG. 2 is a cross-sectional view showing a first step of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention.

【図3】本発明の不揮発性半導体記憶装置の製造方法の
第2の工程を示す断面図である。
FIG. 3 is a sectional view showing a second step of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention.

【図4】本発明の不揮発性半導体記憶装置の製造方法の
第3の工程を示す断面図である。
FIG. 4 is a sectional view showing a third step of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention.

【図5】本発明の不揮発性半導体記憶装置の製造方法の
第4の工程を示す断面図である。
FIG. 5 is a cross-sectional view showing a fourth step of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention.

【図6】本発明の不揮発性半導体記憶装置の製造方法の
第5の工程を示す断面図である。
FIG. 6 is a cross-sectional view showing a fifth step of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention.

【図7】本発明の不揮発性半導体記憶装置の製造方法の
第6の工程を示す断面図である。
FIG. 7 is a cross-sectional view showing a sixth step of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention.

【図8】本発明及び従来の不揮発性半導体記憶装置にお
けるサイクル寿命を説明するための図である。
FIG. 8 is a diagram for explaining a cycle life in the present invention and a conventional nonvolatile semiconductor memory device.

【図9】本発明の他の不揮発性半導体記憶装置の製造方
法の第1の工程を示す断面図である。
FIG. 9 is a sectional view showing a first step of a method for manufacturing another nonvolatile semiconductor memory device of the present invention.

【図10】本発明の他の不揮発性半導体記憶装置の製造
方法の第2の工程を示す断面図である。
FIG. 10 is a cross-sectional view showing a second step of the method for manufacturing another nonvolatile semiconductor memory device of the present invention.

【図11】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。
FIG. 11 is a plan view showing a structure of a memory cell of a conventional nonvolatile semiconductor memory device.

【図12】図10のX−X線の断面図である。FIG. 12 is a sectional view taken along line XX of FIG. 10;

【図13】従来の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。
FIG. 13 is a cross-sectional view showing a structure of a memory cell transistor of a conventional nonvolatile semiconductor memory device.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 一導電型の半導体基板上に形成されるフ
ローティングゲートと、このフローティングゲートを被
覆する絶縁膜と、この絶縁膜を介して前記フローティン
グゲートの一端部上に重なるように形成されるコントロ
ールゲートと、前記フローティングゲート及び前記コン
トロールゲートに隣接する前記半導体基板の表面に形成
される逆導電型の拡散領域とを備えた不揮発性半導体記
憶装置の製造方法において、 前記絶縁膜は、少なくとも減圧CVD法により化学気相
成長させたシリコン酸化膜から成り、当該酸化膜を窒化
雰囲気中で熱処理を行う工程を有することを特徴とする
不揮発性半導体記憶装置の製造方法。
1. A floating gate formed on a semiconductor substrate of one conductivity type, an insulating film covering the floating gate, and formed on one end of the floating gate via the insulating film. In the method for manufacturing a nonvolatile semiconductor memory device including a control gate and a diffusion region of a reverse conductivity type formed on a surface of the semiconductor substrate adjacent to the floating gate and the control gate, the insulating film may be at least decompressed. A method for manufacturing a nonvolatile semiconductor memory device, comprising a silicon oxide film grown by a chemical vapor deposition method by a CVD method, and a step of performing a heat treatment on the oxide film in a nitriding atmosphere.
【請求項2】 前記シリコン酸化膜は減圧CVD酸化膜
であり、当該減圧CVD酸化膜をN2O、NO、NH3を
含む窒化雰囲気中で熱処理したことを特徴とする請求項
1記載の不揮発性半導体記憶装置の製造方法。
2. The nonvolatile semiconductor memory according to claim 1, wherein said silicon oxide film is a low pressure CVD oxide film, and said low pressure CVD oxide film is heat-treated in a nitriding atmosphere containing N 2 O, NO, and NH 3. Device manufacturing method.
【請求項3】 前記シリコン酸化膜を減圧CVD炉内で
形成した後に当該減圧CVD炉内で連続してN2O、N
O、NH3を含む窒化雰囲気中で熱処理したことを特徴
とする請求項1または請求項2記載の不揮発性半導体記
憶装置の製造方法。
3. After the silicon oxide film is formed in a low pressure CVD furnace, N2O and N are continuously formed in the low pressure CVD furnace.
3. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein the heat treatment is performed in a nitriding atmosphere containing O and NH3.
【請求項4】 前記シリコン酸化膜を減圧CVD炉内で
所定の膜厚分形成した後に当該減圧CVD炉内で連続し
てN2O、NO、NH3を含む窒化雰囲気中で熱処理した
後に、更に残りの膜厚分の減圧CVD酸化膜を形成する
ことを特徴とする請求項1、請求項2または請求項3記
載の不揮発性半導体記憶装置の製造方法。
4. After the silicon oxide film is formed in a predetermined thickness in a low pressure CVD furnace and then heat-treated in a nitriding atmosphere containing N 2 O, NO and NH 3 in the low pressure CVD furnace, the remaining silicon oxide film is further removed. 4. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein a reduced-pressure CVD oxide film having a thickness equal to the film thickness is formed.
【請求項5】 前記減圧CVD炉内の設定温度をおよそ
800℃乃至900℃に設定したことを特徴とする請求
項3または請求項4記載の不揮発性半導体記憶装置の製
造方法。
5. The method for manufacturing a nonvolatile semiconductor memory device according to claim 3, wherein a set temperature in said low-pressure CVD furnace is set to about 800 ° C. to 900 ° C.
【請求項6】 一導電型の半導体基板の表面を熱酸化し
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第1の導電膜を形成した後に該導
電膜をパターニングしてフローティングゲートを形成す
る工程と、 前記半導体基板上にシリコン酸化膜を減圧CVD法によ
り化学気相成長させて前記フローティングゲートを被覆
する減圧CVD酸化膜を形成する工程と、 前記減圧CVD酸化膜を窒化雰囲気中で熱処理する工程
と、 前記半導体基板の表面を熱酸化して前記フローティング
ゲートの側壁部と前記半導体基板表面にシリコン酸化膜
を形成する工程と、 少なくとも前記減圧CVD酸化膜及びシリコン酸化膜か
ら成るトンネル酸化膜を介して第2の導電膜を形成した
後に該導電膜をパターニングして前記フローティングゲ
ートと重なるコントロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記半導体基板の表面に形成される逆導電型
の拡散領域とを形成する工程とを有することを特徴とす
る不揮発性半導体記憶装置の製造方法。
6. A step of thermally oxidizing a surface of a semiconductor substrate of one conductivity type to form a gate insulating film, forming a first conductive film on the gate insulating film, and patterning the conductive film to form a floating film. Forming a gate; forming a silicon oxide film on the semiconductor substrate by chemical vapor deposition by a low pressure CVD method to form a low pressure CVD oxide film covering the floating gate; Heat-treating the inside of the semiconductor substrate, and thermally oxidizing the surface of the semiconductor substrate to form a silicon oxide film on the side wall of the floating gate and the semiconductor substrate surface, comprising at least the low-pressure CVD oxide film and the silicon oxide film. After forming a second conductive film via a tunnel oxide film, the conductive film is patterned to overlap the floating gate. A non-volatile semiconductor memory, comprising: a step of forming a control gate; and a step of forming a reverse conductivity type diffusion region formed on a surface of the semiconductor substrate adjacent to the floating gate and the control gate. Device manufacturing method.
【請求項7】 一導電型の半導体基板の表面を熱酸化し
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第1の多結晶シリコン膜を形成
し、該第1の多結晶シリコン膜上に所定のパターンの開
口を有する耐酸化膜を形成した後、前記開口に応じて該
第1の多結晶シリコン膜を選択酸化して選択酸化膜を形
成する工程と、 前記選択酸化膜が形成された部分を除いて前記多結晶シ
リコン膜をエッチングしてフローティングゲートを形成
する工程と、 前記半導体基板上にシリコン酸化膜を減圧CVD法によ
り化学気相成長させて前記フローティングゲートを被覆
する減圧CVD酸化膜を形成する工程と、 前記減圧CVD酸化膜を窒化雰囲気中で熱処理する工程
と、 前記半導体基板の表面を熱酸化して前記フローティング
ゲートの側壁部と前記半導体基板表面にシリコン酸化膜
を形成する工程と、 少なくとも前記減圧CVD酸化膜及びシリコン酸化膜か
ら成るトンネル酸化膜を介して第2の導電膜を形成した
後に該導電膜をパターニングして前記フローティングゲ
ートと重なるコントロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記半導体基板の表面に形成される逆導電型
の拡散領域を形成する工程とを有することを特徴とする
不揮発性半導体記憶装置の製造方法。
7. A step of thermally oxidizing a surface of a semiconductor substrate of one conductivity type to form a gate insulating film; forming a first polycrystalline silicon film on the gate insulating film; Forming an oxidation resistant film having an opening of a predetermined pattern on the silicon film, and then selectively oxidizing the first polycrystalline silicon film according to the opening to form a selective oxide film; Forming a floating gate by etching the polycrystalline silicon film except for the portion where the silicon oxide film is formed; and covering the floating gate by growing a silicon oxide film on the semiconductor substrate by chemical vapor deposition using a low pressure CVD method. Forming a low-pressure CVD oxide film; heat-treating the low-pressure CVD oxide film in a nitriding atmosphere; thermally oxidizing a surface of the semiconductor substrate; Forming a silicon oxide film on the surface of the semiconductor substrate; forming a second conductive film through at least the tunnel oxide film comprising the low-pressure CVD oxide film and the silicon oxide film; Forming a control gate overlapping the gate; and forming a reverse conductivity type diffusion region formed on the surface of the semiconductor substrate adjacent to the floating gate and the control gate. A method for manufacturing a semiconductor storage device.
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US7776686B2 (en) 2005-03-08 2010-08-17 Nec Electronics Corporation Method of fabricating a non-volatile memory element including nitriding and oxidation of an insulating film

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