JPH11352521A - Liquid crystal display device - Google Patents

Liquid crystal display device

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JPH11352521A
JPH11352521A JP11098407A JP9840799A JPH11352521A JP H11352521 A JPH11352521 A JP H11352521A JP 11098407 A JP11098407 A JP 11098407A JP 9840799 A JP9840799 A JP 9840799A JP H11352521 A JPH11352521 A JP H11352521A
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Hironobu Abe
Masayasu Eto
Kazuhiro Ishida
Takuo Kaito
Hajime Kudo
Ikuko Mori
Haruhisa Okumura
Toshihiro Sato
敏浩 佐藤
治久 奥村
元 工藤
正容 江渡
拓生 海東
育子 盛
一博 石田
広伸 阿部
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To improve the opening rate of pixels and to improve the luminance of the display images by providing a device with a control electrode layer formed on the one surface side of a semiconductor layer, forming semiconductor elements and a light shielding film formed on the other surface side of the semiconductor layer.
SOLUTION: A thin-film transistor(TFT) is formed at the intersection region of a video signal line D and a scanning signal line G, in parallel with the video signal line D. The TFT comprises a semiconductor layer FG made of poly-SiTr. The scanning signal line G in common use as a gate electrode is formed via a second interlayer insulating film ILA3 concurrently used as a gate insulating film on the front surface (the surface on the liquid crystal side) of the semiconductor layer FG. Furthermore, the rear surface (the surface on a quartz substrate 11 side) of the semiconductor layer FG is provided with the rear surface light-proof film BS via a first interlayer insulating film ILA2 concurrently used as a gate insulating film. The light-proof film BS is formed along the scanning signal line G, by which the light reflected by the quartz substrate 11 and made incident on the TFT is blocked.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置に係わり、特に、ポリ・シリコン・トランジスタで構成されるTFT( hin ilm ransistor) The present invention relates to relates to a liquid crystal display device, particularly, TFT constituted by polysilicon transistors (T hin F ilm T ransistor)
方式の液晶表示装置に適用して有効な技術に関するものである。 A technique effectively applied to a liquid crystal display device of the type.

【0002】 [0002]

【従来の技術】従来液晶表示装置の一つとして、画素毎に能動素子を有し、この能動素子をスイッチング動作させるアクティブマトリクス型液晶表示装置が知られている。 As one of a conventional liquid crystal display device having an active element for each pixel, the active element an active matrix type liquid crystal display device for switching operation are known. このアクティブマトリクス型液晶表示装置の一つに、能動素子として、アモルファス・シリコン・トランジスタ、あるいは、ポリ・シリコン・トランジスタで構成される薄膜トランジスタを使用するTFT方式のアクティブマトリクス型液晶表示装置が知られている。 One of the active matrix type liquid crystal display device, as active elements, amorphous silicon transistors, or active matrix liquid crystal display device of the TFT type that use thin film transistors composed of poly-silicon transistor known there. なおこれ以降、本明細書中では、アモルファス・シリコン・ It should be noted that after this, herein, amorphous silicon
トランジスタをアモルファス−SiTr、ポリ・シリコン・トランジスタをPoly−SiTr、アモルファス・シリコン・トランジスタを使用したTFT方式の液晶表示装置をアモルファス−SiTr−TFT液晶表示装置、ポリ・シリコン・トランジスタを使用したTFT方式の液晶表示装置をPoly−SiTr−TFT液晶表示装置と称する。 Amorphous transistor -SiTr, polysilicon transistors Poly-SiTr, a liquid crystal display device of amorphous -SiTr-TFT liquid crystal display device of the TFT type using amorphous silicon transistors, TFT type using a polysilicon transistor It refers to a liquid crystal display device of the Poly-SiTr-TFT liquid crystal display device. アモルファス−SiTr−TFT液晶表示装置は、パソコンあるいはテレビの表示装置として広く使用されている。 Amorphous -SiTr-TFT liquid crystal display devices are widely used as personal computer or television display device. しかしながら、アモルファス−S However, amorphous -S
iTr−TFT液晶表示装置では、液晶を駆動するための駆動回路を、液晶表示パネルの周辺に設ける必要があった。 In Itr-TFT liquid crystal display device, a driving circuit for driving the liquid crystal, it is necessary to provide the periphery of the liquid crystal display panel. これに対して、近年、Poly−SiTr素子を使用したTFT方式の液晶表示装置が開発され、例えば、液晶プロジェクタ、あるいはヘッドマウント(眼鏡型)ディスプレイ等に使用されている。 In contrast, in recent years, a liquid crystal display device of the TFT type using Poly-SiTr elements have been developed, for example, a liquid crystal projector or a head-mounted, (glasses-type) are used in a display or the like. このPoly− The Poly-
SiTr−TFT液晶表示装置の液晶表示パネルでは、 In the liquid crystal display panel of SiTr-TFT liquid crystal display device,
アモルファス−SiTr−TFT液晶表示装置の液晶表示パネル同様、石英あるいはガラス基板上にPoly− Similar liquid crystal display panel of amorphous -SiTr-TFT liquid crystal display device, quartz or glass substrate Poly-
SiTrを、マトリクス状に配置・形成する。 The SiTr, is arranged and formed in a matrix. さらに、 further,
Poly−SiTrの動作速度がアモルファス−SiT Poly-SiTr operating speed of amorphous -SiT
rよりも高速であるため、Poly−SiTr−TFT Because it is faster than r, Poly-SiTr-TFT
液晶表示装置の液晶パネルでは、その周辺回路も同一基板上に作り込むことが可能である。 The liquid crystal panel of the liquid crystal display device, peripheral circuits can be fabricated on the same substrate. なお、このような技術に関しては、例えば、「日経エレクトロニクス」,日経マグロウヒル社,1994年2月28日,pp103 It should be noted that, with respect to such technology, for example, "Nikkei Electronics", Nikkei McGraw-Hill, Inc., February 28, 1994, pp103
〜pp109に記載されている。 It is described in the ~pp109.

【0003】 [0003]

【発明が解決しようとする課題】従来から液晶表示装置においては、液晶表示パネルの高解像度化が要求されており、液晶表示パネルの解像度が、例えば、VGA表示モードの640×480画素からSVGA表示モードの800×600画素と拡大されてきているが、近年、液晶表示パネルの大画面化の要求に伴って、XGA表示モードの1024×768画素以上(SXGA表示モードの1280×1024画素あるいはUXGA表示モードの1600×1200画素)とさらなる高解像度化が要求されている。 [SUMMARY OF THE INVENTION A liquid crystal display device conventionally has a high resolution is required of the liquid crystal display panel, the resolution of the liquid crystal display panel, for example, SVGA display from 640 × 480 pixels VGA display modes Although it has been enlarged with 800 × 600 pixels mode, in recent years, with the demand for large-screen liquid crystal display panel, 1024 × 768 pixels or more XGA display mode (SXGA display 1280 × 1024 pixels or UXGA display modes 1600 × 1200 pixels) with further higher resolution mode is required. 液晶プロジェクタに使用される液晶表示装置においても、このような高解像度化が要望されているが、液晶プロジェクタに使用される液晶表示装置にあっては、液晶表示パネルの大きさが制限されるので、この高解像度化により、各画素の大きさが小さくなり、スクリーンに表示される画像の輝度が不足(表示画像が暗く)なる。 In the liquid crystal display device used in a liquid crystal projector, but such a high resolution is desired, in the liquid crystal display device used in a liquid crystal projector, the size of the liquid crystal display panel is limited by this high resolution, the smaller the size of each pixel, the luminance of the image displayed on the screen is insufficient (dark display image). そのため、光源から照射される照射光の照度を大きくする必要があるが、その場合には、光源の消費電力等が増大するという問題点があった。 Therefore, it is necessary to increase the illuminance of the illumination light emitted from the light source, in this case, power consumption, etc. of the light source is disadvantageously increased. 本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、画素の開口率を向上させて、表示画像の輝度を向上させることが可能となる技術を提供することにある。 The present invention has been made to solve the problems of the prior art, an object of the present invention, in the liquid crystal display device, thereby improving the aperture ratio of the pixel, to improve the brightness of the display image it is desirable to provide a technology serving. また、本発明の他の目的は、液晶表示装置において、画素毎に設けられる半導体素子のリーク電流を低減させ、また、オン電流を増加させることが可能となる技術を提供することにある。 Another object of the present invention, in the liquid crystal display device, reduces the leakage current of the semiconductor element provided in each pixel, also is to provide a technique which makes it possible to increase the on-current. 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0004】 [0004]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
下記の通りである。 It is as follows. 即ち、本発明は、液晶表示装置において、第1の基板と、第2の基板と、前記第1の基板と第2の基板との間に狭持される液晶層と、前記第1の基板上に形成される半導体素子を有し、マトリクス状に配置される複数の画素と、前記半導体素子を形成する半導体層と、前記半導体層の一方の面側に形成される制御電極層と、前記半導体層の他方の面側に形成される遮光膜とを有することを特徴とする。 That is, the present invention provides a liquid crystal display device, a first substrate, a liquid crystal layer sandwiched between the second substrate, the first substrate and the second substrate, said first substrate has a semiconductor element formed on a plurality of pixels arranged in a matrix, a semiconductor layer forming the semiconductor element, a control electrode layer formed on one surface side of the semiconductor layer, wherein and having a light shielding film formed on the other surface side of the semiconductor layer. また、本発明は、第1の方向に延長して設けられ、前記第1の方向に連続して設けられる各画素の制御電極層に、制御電圧を印加する複数の走査信号線を有し、前記遮光膜は、前記半導体層と同一工程により形成される層を挟んで、前記各走査信号線と対向して設けられ、前記各走査信号線に印加される制御電圧が供給されることを特徴とする。 Further, the present invention is provided to extend in a first direction, the control electrode layer of each pixel is provided continuously in the first direction, a plurality of scanning signal lines for applying the control voltage, the light-shielding film, sandwiching a layer formed by the semiconductor layer and the same step, the provided opposite the scanning signal lines, characterized in that the control voltage applied to the respective scanning signal lines are supplied to. また、本発明は、第1の方向に延長して設けられ、前記第1の方向に連続して設けられる各画素の制御電極層に、制御電圧を印加する複数の走査信号線を有し、前記遮光膜は、前記半導体層と同一工程により形成される層を挟んで、前記各走査信号線と対向して設けられ、また、前記遮光膜は、前記各走査信号線に印加される制御電圧が供給され、前記半導体素子を制御することを特徴とする。 Further, the present invention is provided to extend in a first direction, the control electrode layer of each pixel is provided continuously in the first direction, a plurality of scanning signal lines for applying the control voltage, the light-shielding film, sandwiching a layer formed by the semiconductor layer and the same step, the provided opposite the scanning signal lines, also, the light shielding film, a control voltage applied to the respective scanning signal lines There is provided, and controls the semiconductor element. また、本発明は、第1の方向に延長して設けられ、前記第1の方向に連続して設けられる各画素の制御電極層に、 Further, the present invention is provided to extend in a first direction, the control electrode layer of each pixel is provided continuously in the first direction,
制御電圧を印加する複数の走査信号線を有し、前記遮光膜は、前記半導体層と同一工程により形成される層を挟んで、前記各走査信号線と対向して設けられ、前記各走査信号線に印加される制御電圧と同期した電圧が供給されることを特徴とする。 A plurality of scanning signal lines for applying the control voltage, the light shielding film, sandwiching a layer formed by the semiconductor layer and the same step, provided to face the respective scanning signal lines, the scanning signal control voltage synchronized with the voltage applied to the line, characterized in that it is supplied. また、本発明は、前記各走査信号線および遮光膜が、前記第1の方向に連続して設けられる画素列に隣接する画素列の各画素間に、第2の方向に延長して設けられる櫛歯状の延長部を有し、前記半導体層と同一工程により形成される層は、前記第1の方向に連続して設けられる画素列に隣接する画素列の各画素に制御電圧を印加する走査信号線の一部、および櫛歯状の延長部の下側に設けられることを特徴とする。 Further, the present invention, the scanning signal lines and light-shielding film, between each pixel of pixel column adjacent to the pixel rows which are provided continuously in the first direction are disposed to extend in the second direction It has a comb-shaped extension, the semiconductor layer and the layer formed by the same process applies a control voltage to each pixel in the pixel column adjacent to the pixel rows which are provided continuously in the first direction part of the scanning signal lines, and characterized in that it is provided on the lower side of the comb tooth-shaped extension.

【0005】 [0005]

【発明の実施の形態】以下、本発明を、ポリ・シリコン・トランジスタを使用したTFT方式の液晶表示装置に適用した実施の形態を図面を参照して詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention, the embodiment applied to the liquid crystal display device of the TFT type using a polysilicon transistor with reference to the accompanying drawings.
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, parts having identical functions are given same symbols and their repeated explanation is omitted.

【0006】[実施の形態1]図1は、本発明の実施の形態1のPoly−SiTr−TFT液晶表示装置の液晶表示パネルの概略構成を示す断面図である。 [0006] First Embodiment FIG. 1 is a sectional view showing a schematic configuration of a liquid crystal display panel of the Poly-SiTr-TFT liquid crystal display device of Embodiment 1 of the present invention. 本実施の形態の液晶表示パネルは、TFT電極基板10と、対向電極基板20と、TFT電極基板10と対向電極基板2 The liquid crystal display panel of this embodiment includes a TFT electrode substrate 10, a counter electrode substrate 20, TFT electrode substrate 10 and the counter electrode substrate 2
0との間に注入・封止される液晶30とで構成される。 0 composed of a liquid crystal 30 sealed injection and sealing between.
なお、図1において、40はシール剤、50は光源である。 In FIG. 1, 40 sealant, 50 denotes a light source. 対向電極基板20はガラス基板(本願発明の第2の基板)21を有し、ガラス基板21の液晶30側の表面には、遮光膜22、コモン電極(ITO2)、配向膜2 Counter electrode substrate 20 has a (second substrate of the present invention) 21 glass substrates, the liquid crystal 30 side surface of the glass substrate 21, the light shielding film 22, a common electrode (ITO2), the alignment layer 2
3とが順次積層される。 3 and are sequentially laminated. この遮光膜22は、図2に示すように、ガラス基板21の周囲にのみ形成され、また、 The light shielding film 22, as shown in FIG. 2, is formed only around the glass substrate 21, also,
ガラス基板21の反対側の表面には、偏光板24が形成される。 On the opposite side of the surface of the glass substrate 21, a polarizer 24 is formed. TFT電極基板10は石英基板(本願発明の第1の基板)11を有し、石英基板11の液晶30側の表面には、画素部12および周辺回路部13、配向膜14 The TFT electrode substrate 10 has a (first substrate of the present invention) 11 a quartz substrate, the liquid crystal 30 side of the surface of the quartz substrate 11, the pixel portion 12 and the peripheral circuit portion 13, the alignment film 14
とが順次積層される。 Bets are sequentially laminated. また、石英基板11の反対側の表面には、偏光板15が形成される。 Further, on the opposite side of the surface of the quartz substrate 11, a polarizer 15 is formed.

【0007】図3は、図1に示すTFT電極基板10の画素部12の概略構成を示す図である。 [0007] Figure 3 is a diagram showing a schematic configuration of the pixel portion 12 of the TFT electrode substrate 10 shown in FIG. なお、この図3 In addition, FIG. 3
では、裏面遮光膜(BS)、走査信号線(G)、薄膜トランジスタ(TFT)、映像信号線(D)および画素電極(ITO1)の配置関係を主に図示してあり、コンタクトホール等は一部省略している。 In the back side light-shielding film (BS), the scanning signal lines (G), a thin film transistor (TFT), the arrangement of the video signal lines (D) and the pixel electrode (ITO1) Yes mainly shown, contact holes, etc. Some It is omitted. 本実施の形態の画素部12のより詳細な構造は、後述する図4を参照されたい。 A more detailed structure of the pixel portion 12 in this embodiment, see FIG. 4 to be described later. 図3に示すように、TFT電極基板10の画素部1 As shown in FIG. 3, the pixel unit 1 of the TFT electrode substrate 10
2は、マトリクス状に配置された画素を有し、各画素は隣接する2本の走査信号線(ゲート信号線または水平信号線)(G)と、隣接する2本の映像信号線(ドレイン信号線または垂直信号線)(D)との交差領域(4本の信号線で囲まれた領域)内に配置される。 2 has pixels arranged in a matrix, each pixel and two adjacent scanning signal lines (gate signal lines or horizontal signal lines) (G), two adjacent video signal lines (drain signal are arranged in line or vertical signal lines) (D) region surrounded by intersection region (4 signal lines between) in. 各画素は、薄膜トランジスタ(TFT)と画素電極(ITO1)および付加容量(CSTG)を含んでいる。 Each pixel includes a thin film transistor (TFT) and pixel electrode (ITO1) and an additional capacitance (CSTG). マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ(TF The thin film transistors for each column of pixels arranged in a matrix (TF
T)のドレイン電極は、それぞれ映像信号線(D)に接続され、また、マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ(TFT)のソース電極は、画素電極(ITO1)に接続される。 A drain electrode of the T) are respectively connected to the video signal lines (D), The source electrode of each thin film transistor (TFT) for each row of pixels arranged in a matrix are connected to the pixel electrode (ITO1) that. なお、ドレイン電極およびソース電極は、本来その間のバイアス極性によって決まるもので、本実施の形態の液晶表示装置では、その極性は動作中反転するので、ドレイン電極、ソース電極は動作中入れ替わるものであるが、本明細書では、便宜上一方をドレイン電極、他方をソース電極と固定して説明する。 The drain electrode and the source electrode, those originally determined by the bias polarity between them, in the liquid crystal display device of this embodiment, since the polarity is inverted during the operation, the drain electrode, the source electrode are those interchanged during operation but in this specification, for convenience one drain electrode, and the other will be explained with fixed source electrode. また、各走査信号線(G)は、マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ(T Moreover, the scanning signal lines (G), each thin film transistor (T of each row of pixels arranged in a matrix
FT)のゲート電極を構成する。 Forming the gate electrode of the FT). さらに、画素電極(I Further, the pixel electrode (I
TO1)の端部は、容量線(C)と重なるようにされ、 End of TO1) is adapted to overlap the capacitor line (C),
これにより、付加容量(CSTG)が構成される。 Thus, additional capacitance (CSTG) is constructed.

【0008】図4は、図3に示すA−A'線で切断した断面を示す断面図である。 [0008] Figure 4 is a sectional view showing a section taken along line A-A 'shown in FIG. 図3に示すように、薄膜トランジスタ(TFT)は、映像信号線(D)と走査信号線(G)との交差領域に、映像信号線(D)と平行(または走査信号線(G)と直交する方向)に形成される。 As shown in FIG. 3 orthogonal, thin film transistor (TFT) is at the intersection of the video signal lines (D) and the scanning signal line (G), parallel to the video signal lines (D) (or scanning signal lines and (G) It is formed in the direction). この薄膜トランジスタ(TFT)は、Poly−SiTr The thin film transistor (TFT) is, Poly-SiTr
から成る半導体層(FG)で構成され、この半導体層(FG)の表面(液晶側の面)側には、ゲート絶縁膜を兼ねる第2の層間絶縁膜(ILA3)を介して、ゲート電極を兼ねる走査信号線(G)が形成される。 It is composed of a semiconductor layer (FG) made of, on the surface (surface on the liquid crystal side) side of the semiconductor layer (FG), through the second interlayer insulating film serving as a gate insulating film (ILA3), a gate electrode scanning signal lines also serving as (G) is formed. さらに、 further,
本実施の形態では、半導体層(FG)の裏面(石英基板11側の面)側には、ゲート絶縁膜を兼ねる第1の層間絶縁膜(ILA2)を介して、裏面遮光膜(BS)が設けられる。 In this embodiment, the rear surface (the surface of the quartz substrate 11 side) of the semiconductor layer (FG) through the first interlayer insulating film serving as a gate insulating film (Ila2), the back surface light-shielding film (BS) is It is provided. この裏面遮光膜(BS)は、走査信号線(G)に沿って、かつ、走査信号線(G)の幅より幅広に形成され、これにより、例えば、石英基板11で反射されて薄膜トランジスタ(TFT)に入射される光を遮光することができる。 The back side light-shielding film (BS) along the scanning signal lines (G), and is wider than the width of the scanning signal lines (G), thereby, for example, it is reflected by a quartz substrate 11 a thin film transistor (TFT it is possible to shield light incident on).

【0009】一般に、液晶プロジェクタにおいては、光源からの照射光を液晶表示パネルに照射し、液晶表示パネルに生成される画像により、液晶表示パネルを透過する照射光を制御し、当該制御された照射光をスクリーンに照射して画像を表示する。 [0009] In general illumination, in the liquid crystal projector irradiates light irradiated from the light source to the liquid crystal display panel, the image generated in the liquid crystal display panel, and controls the irradiation light transmitted through the liquid crystal display panel, which is the controlled by irradiating light onto a screen to display an image. また、画素毎に設けられる薄膜トランジスタは、光が入射されるとフォトコン等が発生し、薄膜トランジスタが誤動作する。 Further, thin film transistor provided in each pixel, the light enters the photo con or the like occurs, the thin film transistor to malfunction. そのため、従来の液晶表示プロジェクタに使用されるTFT方式の液晶表示装置の液晶パネルにおいては、光源側に遮光膜を設け、光源からの照射光が直接薄膜トランジスタに入射されるのを防止している。 Therefore, in the liquid crystal panel of a liquid crystal display device of the TFT type used in a conventional liquid crystal display projector, the light source side is provided a light shielding film, light emitted from the light source is prevented from being directly incident on TFT. しかしながら、液晶表示プロジェクタにより表示される画像として、ますます高輝度の画像が要求され、そのため、光源の照度も、ますます強くなる傾向にある(今後は1000万ルクス程度)。 However, as the image displayed by the liquid crystal display projectors, are increasingly required high-intensity image is, therefore, the illuminance of the light sources tend to be more and more strongly (hereafter about 10 million lux).
そして、光源の照度が増大するに伴い、液晶表示プロジェクタに使用されるTFT方式の液晶表示装置の液晶表示パネルでは、光源側から直接薄膜トランジスタに入射される照射光以外に、照射光が反射されて光源側とは反対側の表示面側から薄膜トランジスタに入射される光により、薄膜トランジスタが誤動作するという問題点があった。 Along with the illuminance of the light source is increased, the liquid crystal display panel of a liquid crystal display liquid crystal display device of the TFT method used in a projector, in addition to the irradiation light incident directly TFT from the light source side is reflected irradiation light the light source side by the light incident to the thin film transistor from the display surface side of the opposite side, a thin film transistor is disadvantageously malfunction. しかしながら、本実施の形態では、裏面遮光膜(BS)を設けるようにしたので、例えば、石英基板1 However, in this embodiment, since to provide a back surface light-shielding film (BS), for example, a quartz substrate 1
1で反射されて薄膜トランジスタ(TFT)に入射される光を遮光することができる。 It is reflected by 1 can block light incident on a thin film transistor (TFT).

【0010】半導体層(FG)のドレイン領域(DF [0010] The drain region of the semiconductor layer (FG) (DF
G)は、第3の層間絶縁膜(ILA4)に形成されたコンタクトホール(CH1)を介して、第3の層間絶縁膜(ILA4)上に形成された映像信号線(D)に接続される。 G) is connected via the third contact hole formed in the interlayer insulating film (ILA4) of (CH1), a third interlayer insulating film (ILA4) formed video signal line on the (D) . また、半導体層(FG)のソース領域(SFG) The source region of the semiconductor layer (FG) (SFG)
は、第1の導電膜(CVL1)および第2の導電膜(C A first conductive film (CVL1) and the second conductive film (C
VL2)を介して、画素電極(ITO1)に接続される。 VL2) through, is connected to the pixel electrode (ITO1). 即ち、半導体層(FG)のソース領域(SFG) That is, the source region of the semiconductor layer (FG) (SFG)
は、第3の層間絶縁膜(ILA4)に形成されたコンタクトホール(CH2)を介して、第3の層間絶縁膜(I A third through a contact hole formed in the interlayer insulating film (ILA4) of (CH2), the third interlayer insulating film (I
LA4)上に形成された第1の導電膜(CVL1)に接続され、第1の導電膜(CVL1)は、第4の層間絶縁膜(ILA5)に形成されたコンタクトホール(CH LA4) is connected to the first conductive film formed on (CVL1), the first conductive film (CVL1) are fourth interlayer contact hole formed in the insulating film (ILA5) (CH
3)を介して、第4の層間絶縁膜(ILA5)上に形成された第2の導電膜(CVL2)に接続され、さらに、 3) through, is connected to the second conductive film formed on the fourth interlayer insulating film (ILA5) (CVL2), further,
第2の導電膜(CVL2)は、平坦化膜(OC)に形成されたコンタクトホール(CH4)を介して、平坦化膜(OC)上に形成された画素電極(ITO1)に接続される。 A second conductive film (CVL2) via a contact hole (CH4) formed on the planarization film (OC), is connected to the flattened film (OC) pixel electrode formed on the (ITO1). ここで、第2の導電膜(CVL2)は、第4の層間絶縁膜(ILA5)上で、半導体層(FG)の領域まで延長され、この第2の導電膜(CVL2)は、表面側遮光膜を形成する。 Here, the second conductive film (CVL2) is on the fourth interlayer insulating film (ILA5), is extended to a region of the semiconductor layer (FG), the second conductive film (CVL2), the surface-side light-shielding to form a film.

【0011】図5は、本実施の形態の半導体層(FG) [0011] Figure 5 is a semiconductor layer in this embodiment (FG)
で形成される薄膜トランジスタ(TFT)および従来の薄膜トランジスタ(TFT)の等化回路を示す図であり、図5(a)が、本実施の形態の薄膜トランジスタ(TFT)の等化回路、図5(b)が、従来の薄膜トランジスタ(TFT)の等化回路である。 Is a diagram showing an equivalent circuit of in the thin film transistor to be formed (TFT) and conventional thin film transistor (TFT), FIGS. 5 (a) is, the equalization circuit of the thin film transistor of this embodiment (TFT), FIG. 5 (b ) is an equivalent circuit of the conventional thin film transistor (TFT). 図5(a)の等化回路から分かるように、本実施の形態の薄膜トランジスタ(TFT)は、所謂バックゲート電極付きの薄膜トランジスタ(TFT)を構成する。 As can be seen from the equivalent circuit of FIG. 5 (a), a thin film transistor (TFT) of this embodiment constitutes a thin film transistor (TFT) with a so-called back gate electrode.

【0012】図6は、本実施の形態の薄膜トランジスタ(TFT)における、バックゲート電極に印加するバックゲート電圧(V BS )とソース・ドレイン間電流(I DS )の関係を示すグラフである。 [0012] Figure 6, in the thin film transistor of the present embodiment (TFT), is a graph showing the relationship between the back gate voltage to be applied to the back gate electrode (V BS) and the source-drain current (I DS). 図6(a)は、薄膜トランジスタ(TFT)がオフとなるゲート電圧(V 6 (a) is a gate voltage (V thin film transistor (TFT) is turned off
goff)をゲート電極に印加した場合の、バックゲート電圧(V BS )とソース・ドレイン間電流(I DS )の関係を示すグラフである。 in the case of applying the goff) the gate electrode is a graph back gate voltage (V BS) and shows the relationship between the source-drain current (I DS). この図6(a)から分かるように、 As can be seen from FIG. 6 (a), the
薄膜トランジスタ(TFT)がオフとなるゲート電圧(Vgoff)をゲート電極に印加した場合には、バックゲート電極に0Vのバックゲート電圧(V BS )を印加することにより、オフ電流(所謂リーク電流)が最小となる。 When the thin film transistor (TFT) is applied to the gate voltage to turn it off (Vgoff) to the gate electrode, by applying a 0V back gate voltage (V BS) to the back gate electrode, the off current (the so-called leakage current) smallest. また、図6(b)は、薄膜トランジスタ(TFT) Also, FIG. 6 (b), a thin film transistor (TFT)
がオンとなるゲート電圧(Vgon)をゲート電極に印加した場合の、バックゲート電圧(V BS )とソース・ドレイン間電流(I DS )の関係を示すグラフである。 There in a case of applying a gate voltage to turn it on (Vgon) to the gate electrode is a graph back gate voltage (V BS) and shows the relationship between the source-drain current (I DS). この図6(b)から分かるように、薄膜トランジスタ(TF As can be seen from FIG. 6 (b), the thin film transistor (TF
T)がオンとなるゲート電圧(Vgon)をゲート電極に印加した場合には、バックゲート電極に印加する電圧を大きくすることにより、オン電流が増大させることができる。 Gate voltage T) is turned on a (Vgon) when applied to the gate electrode, by increasing the voltage applied to the back gate electrode can be on-current increases.

【0013】本実施の形態では、このバックゲート電極を構成する裏面遮光膜(BS)に、ゲート電極に印加するゲート電圧(Vg)を印加する。 [0013] In the present embodiment, the back surface light-shielding film which constitutes the back gate electrode (BS), applying a gate voltage (Vg) applied to the gate electrode. そのため、図7に示すように、図1に示すTFT電極基板10の画素部12 Therefore, as shown in FIG. 7, a pixel portion 12 of the TFT electrode substrate 10 shown in FIG. 1
の周辺部において、裏面遮光膜(BS)と走査信号線(G)とを電気的に接続する。 In the peripheral portion, the back surface light-shielding film (BS) and the scanning signal lines and (G) are electrically connected. なお、図7は、裏面遮光膜(BS)と走査信号線(G)との接続方法を説明するための要部断面図であり、同図に示すように、走査信号線(G)を、第3の層間絶縁膜(ILA4)に形成されたコンタクトホール(CH5)を介して、第3の層間絶縁膜(ILA4)上に形成されたAl等の第3の導電膜(CVL3)に接続し、また、この第3の導電膜(CV Note that FIG. 7 is a fragmentary cross-sectional view for explaining how to connect the back light shielding film (BS) and the scanning signal lines (G), as shown in the figure, the scanning signal lines (G), third interlayer insulating through the membrane formed (ILA4) a contact hole (CH5), connected to the third conductive film such as Al is formed on the third interlayer insulating film (ILA4) (CVL3) in addition, the third conductive film (CV
L3)と裏面遮光膜(BS)とを、第1の層間絶縁膜(ILA2)ないし第3の層間絶縁膜(ILA4)に形成されたコンタクトホール(CH6)を介して接続して、裏面遮光膜(BS)と走査信号線(G)とを電気的に接続する。 L3) a back shielding film and (BS), a first interlayer insulating film (Ila2) through the third interlayer insulating film (via the contact hole (CH6) formed ILA4) connected, the back surface light-shielding film (BS) and the scanning signal lines and (G) are electrically connected.

【0014】図8〜図10は、図1に示すTFT電極基板10の画素部12の製造方法を説明するための図である。 [0014] FIGS. 8 to 10 are views for explaining a manufacturing method of the pixel portion 12 of the TFT electrode substrate 10 shown in FIG. 以下、図8〜図10を用いて、図1に示すTFT電極基板10の画素部12の製造方法を説明する。 Hereinafter, with reference to FIGS, illustrating a manufacturing method of the pixel portion 12 of the TFT electrode substrate 10 shown in FIG. 始めに、図8(a)に示すように、石英基板11上に、例えば、低圧CVD法によりSiO 2膜を堆積し、バッファ層としての下地絶縁膜(ILA1)を形成する。 First, as shown in FIG. 8 (a), on a quartz substrate 11, for example, SiO 2 is deposited film by a low pressure CVD method to form the base insulating film as a buffer layer (ILA1). 次に、 next,
図8(b)に示すように、下地絶縁膜(ILA1)上に、例えば、スパッタ法により金属膜を形成した後、パターンニングして、裏面遮光膜(BS)を形成する。 As shown in FIG. 8 (b), on the base insulating film (ILA1), for example, after forming a metal film by sputtering and patterned to form a back surface light-shielding film (BS). ここで、この裏面遮光膜(BS)は、後述する半導体層(FG)形成工程において、高温に晒される関係上、モリブデン、タングステン、チタン等の高融点金属材料で構成するのが望ましく、さらに、この裏面遮光膜(B Here, the back surface light-shielding film (BS), in the semiconductor layer (FG) forming step described later, on exposed related to high temperatures, molybdenum, tungsten, it is desirable to configure a high-melting point metal material such as titanium, further, the back side light-shielding film (B
S)は、SiO 2膜と接する面側の一部、あるいは全部が金属シリサイド膜で構成される。 S), a portion of the surface side in contact with the SiO 2 film, or all made of a metal silicide film. 次に、図8(c)に示すように、裏面遮光膜(BS)および下地絶縁膜(I Next, as shown in FIG. 8 (c), the back surface light-shielding film (BS) and the base insulating film (I
LA1)上に、例えば、低圧CVD法によりSiO 2膜を堆積し、ゲート酸化膜を兼用する第1の層間絶縁膜(ILA2)を形成する。 On LA1), for example, SiO 2 is deposited film by a low pressure CVD method to form a first interlayer insulating film also serves as a gate oxide film (Ila2).

【0015】次に、図8(d)に示すように、第1の層間絶縁膜(ILA2)上に、例えば、CVD法によりポリ・シリコンを形成した後、パターンニングして、半導体層(FG)を生成する。 [0015] Next, as shown in FIG. 8 (d), on the first interlayer insulating film (Ila2), for example, after forming a polysilicon by a CVD method and patterned, the semiconductor layer (FG ) to generate. 次に、図8(e)に示すように、半導体層(FG)および第1の層間絶縁膜(ILA Next, as shown in FIG. 8 (e), the semiconductor layer (FG) and the first interlayer insulating film (ILA
2)上に、例えば、低圧CVD法によりSiO 2膜を堆積し、ゲート酸化膜を兼用する第2の層間絶縁膜(IL On 2), for example, a SiO 2 film is deposited by low-pressure CVD, a second interlayer insulating film also serves as a gate oxide film (IL
A3)を形成する。 A3) to form.

【0016】次に、図8(f)に示すように、第2の層間絶縁膜(ILA3)上に、例えば、CVD法によりポリ・シリコンを形成した後、パターンニングして、走査信号線(またはゲート電極)(G)を形成する。 [0016] Next, as shown in FIG. 8 (f), on the second interlayer insulating film (ILA3), for example, after forming a polysilicon by a CVD method and patterned, the scanning signal lines ( or gate electrode) is formed (G). 次に、 next,
図8(g)に示すように、走査信号線(G)および第2 As shown in FIG. 8 (g), the scanning signal lines (G) and a second
の層間絶縁膜(ILA3)上に、例えば、低圧CVD法によりSiO 2膜、およびCVD法により燐を含んだS The interlayer insulating film (ILA3) on the, for example, containing phosphorus by SiO 2 film, and the CVD method by a low pressure CVD method S
iO 2膜を順次堆積し、第3の層間絶縁膜(ILA4) iO 2 film are sequentially deposited, a third interlayer insulating film (ILA4)
を形成する。 To form.

【0017】次に、図9(a)に示すように、第3の層間絶縁膜(ILA4)に、コンタクトホール(CH1) [0017] Next, as shown in FIG. 9 (a), in the third interlayer insulating film (ILA4), a contact hole (CH1)
とコンタクトホール(CH2)とを形成する。 And forming a contact hole (CH2). 次に、図9(b)に示すように、第3の層間絶縁膜(ILA4) Next, as shown in FIG. 9 (b), the third interlayer insulating film (ILA4)
上に、例えば、スパッタ法により、Al等の金属膜を形成した後、パターンニングして、映像信号線(D)と第1の導電膜(CVL1)とを形成する。 Above, for example, by sputtering, after forming a metal film of Al or the like and patterned to form a video signal line (D) and a first conductive film (CVL1). 次に、図9 Next, as shown in FIG. 9
(c)に示すように、映像信号線(D)、第1の導電膜(CVL1)および第3の層間絶縁膜(ILA4)上に、例えば、ソースガスとしてテトラエソキシシラス(TEOS)ガスを使用するCVD法によりSiO 2膜を堆積し、第4の層間絶縁膜(ILA5)を形成する。 (C), the video signal lines (D), on the first conductive film (CVL1) and the third interlayer insulating film (ILA4), for example, tetra lizard carboxymethyl Shirasu (TEOS) gas as a source gas by a CVD method using deposition of a SiO 2 film, a fourth interlayer insulating film (ILA5).
次に、図9(d)に示すように、第4の層間絶縁膜(I Next, as shown in FIG. 9 (d), the fourth interlayer insulating film (I
LA5)に、コンタクトホール(CH3)を形成する。 The LA5), forming a contact hole (CH3).
次に、図9(e)に示すように、第4の層間絶縁膜(I Next, as shown in FIG. 9 (e), the fourth interlayer insulating film (I
LA5)上に、例えば、スパッタ法により、Al,Mo LA5) on, for example, by a sputtering method, Al, Mo
等の金属膜を形成した後、パターンニングして、第2の導電膜(CVL2)を形成する。 After forming a metal film etc., and patterned to form a second conductive film (CVL2).

【0018】次に、図10(a)に示すように、第4の層間絶縁膜(ILA5)および第2の導電膜(CVL Next, as shown in FIG. 10 (a), the fourth interlayer insulating film (ILA5) and the second conductive film (CVL
2)上に、平坦化膜(OC)を形成する。 On 2), to form a planarizing film (OC). 図10(c) Figure 10 (c)
に示すように、この平坦化膜(OC)は、例えば、ソースガスとしてテトラエトキシシラン(TEOS)ガスを使用するCVD法により堆積されたSiO 2膜、回転塗布法により形成されたSOG膜、およびプラズマCVD As shown in, the flattened film (OC) are for example, SiO 2 film deposited by a CVD method using tetraethoxysilane (TEOS) gas as a source gas, SOG film formed by spin coating, and plasma CVD
法により堆積されたSiN膜で構成される。 Composed of SiN films deposited by law. 最後に、図10(b)に示すように、平坦化膜(OC)にコンタクトホール(CH4)を形成した後、例えば、スパッタ法により、ITO膜を形成した後、パターンニングして、 Finally, as shown in FIG. 10 (b), after forming a contact hole (CH4) in the planarization film (OC), for example, by sputtering, after forming an ITO film, it is patterned,
画素電極(ITO1)を形成する。 Forming a pixel electrode (ITO1).

【0019】図11は、本実施の形態のPoly−Si [0019] Figure 11, in this embodiment Poly-Si
Tr−TFT液晶表示装置の液晶表示パネルの等化回路を示す図である。 Is a diagram showing an equivalent circuit of the liquid crystal display panel of the tr-TFT liquid crystal display device. なお、図11は回路図であるが、実際の幾何学的配置に対応して描かれており、また、本実施の形態の液晶表示パネルでは、走査信号線(G)が(m)本で構成され、映像信号線(D)が(n)本で構成されているが、図11では、走査信号線(G)は5 Although FIG. 11 is a circuit diagram is depicted corresponding to an actual geometric arrangement, also in the liquid crystal display panel of this embodiment, the scanning signal line (G) is at (m) present is configured, but the video signal lines (D) is composed of (n) present, in FIG. 11, the scanning signal line (G) 5
本、映像信号線(D)は7本しか図示していない。 This, video signal lines (D) is not shown only seven. 前記した如く、マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ(TFT)のドレイン電極は、それぞれ映像信号線(D)に接続され、この映像信号線(D)は、それぞれサンプルホールド回路を構成するスイッチングトランジスタ(SH1〜SH7)を介して、 As mentioned above, the drain electrode of the thin film transistors (TFT) for each column of pixels arranged in a matrix are respectively connected to the video signal lines (D), the video signal lines (D), respectively sample and hold through the switching transistor (SH1~SH7) constituting the circuit,
対応するビデオ信号線(S1〜S6)に接続される。 It is connected to a corresponding video signal line (S1 to S6). このスイッチングトランジスタ(SH1〜SH7)は6個ずつグループ化され、各グループを構成する各スイッチングトランジスタ(SH1〜SH6)(あるいはSH7 The switching transistor (SH1~SH7) are grouped by six, each of the switching transistors constituting each group (SH1~SH6) (or SH7
〜SH12(図示せず))のゲート電極には、インバータ回路(INV1〜INV4)を介して、水平シフトレジスタ(HSR)の各出力端子(SG1,SG2)から出力されるビデオ信号取り込み用信号が印加される。 The gate electrode of the ~SH12 (not shown)) through an inverter circuit (INV1-INV4), a video signal input for the signal output from the horizontal shift register (HSR the output terminals of the) (SG1, SG2) It applied. マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ(TFT)のゲート電極を兼ねる走査信号線(G)は垂直シフトレジスタ(VSR)に接続される。 Scanning signal lines also serving as a gate electrode of the thin film transistors of each row of pixels arranged in a matrix (TFT) (G) is connected to a vertical shift register (VSR).
各薄膜トランジスタ(TFT)は、ゲート電極に正のバイアス電圧を印加すると導通し、ゲート電極に負のバイアス電圧を印加すると不導通になる。 Each thin film transistor (TFT) is conductive with a positive bias voltage is applied to the gate electrode, becomes non-conductive when a negative bias voltage is applied to the gate electrode. また、画素電極(ITO1)とコモン電極(ITO2)との間に液晶層が設けられるので、各画素電極(ITO1)には、液晶容量(C LC )が等化的に接続され、また、図11に示す容量線(C)には、コモン電極(ITO2)に印加される(Vcom)の電位の電圧が印加される。 Further, since the liquid crystal layer is provided between the pixel electrode (ITO1) and the common electrode (ITO2), each pixel electrode (ITO1), a liquid crystal capacitor (C LC) is equivalently connected, also, FIG. the capacitance line (C) shown in 11, the voltage potential of which is applied to the common electrode (ITO2) (Vcom) is applied. このスイッチングトランジスタ(SH1〜SH7)、水平走査シフトレジスタ(HSR)、インバータ回路(INV1〜I The switching transistor (SH1~SH7), the horizontal scanning shift register (HSR), the inverter circuit (INV1~I
NV4)および垂直走査シフトレジスタ(VSR)は、 NV4) and the vertical scanning shift register (VSR) is
液晶表示パネルに組み込まれており、薄膜トランジスタ(TFT)と同じくPoly−SiTrで構成され、同一の基板上に形成される。 Is incorporated into the liquid crystal display panel, it is constructed similarly with Poly-SiTr the thin-film transistor (TFT), are formed on the same substrate.

【0020】次に、図11に示す液晶表示パネルの動作の概略を説明する。 [0020] Next, an outline of operation of the liquid crystal display panel shown in FIG. 11. 図11に示す垂直走査シフトレジスタ(VSR)は、スタートパルス(DY)および垂直駆動用クロック信号(CLY)により走査信号線(G)を順次選択して、選択した走査信号線(G)に正のバイアス電圧を出力する。 Vertical scanning shift register shown in FIG. 11 (VSR), the scanning signal lines (G) are sequentially selected by the start pulse (DY) and a vertical driving clock signal (CLY), positively selected scanning signal lines (G) and outputs the bias voltage. これにより、選択された走査信号線(G)をゲート電極とする薄膜トランジスタ(TFT) TFT Thus, the selected scanning signal lines (G) and gate electrode (TFT)
がオンとなる。 There turned on. また、水平走査シフトレジスタ(HS The horizontal scanning shift register (HS
R)は、スタートパルス(DX)および水平駆動用クロック信号(CLX)により、順次各出力端子からビデオ信号取り込み用信号を順次出力する。 R) is a start pulse (DX) and a horizontal driving clock signal (CLX), sequentially outputs a signal for a video signal input sequentially from the output terminals. このビデオ信号取り込み用信号は、インバータ回路(INV1〜INV The video signal input for the signal, the inverter circuit (INV1~INV
4)で順次電流が増幅され、各スイッチングトランジスタ(SH1〜SH7)のゲート電極に印加される。 Sequentially current 4) it is amplified and applied to the gate electrode of each switching transistor (SH1~SH7). これにより、各グループを構成する各スイッチングトランジスタ(SH1〜SH6、あるいは、SH7〜SH12) Each of the switching transistors thereby, that constitute each group (SH1~SH6 or,, SH7~SH12)
がオンとなり、それにより、ビデオ信号線(S1〜S There turned on, whereby the video signal lines (Sl to S
6)から6分割されたビデオ信号が、対応する6本の映像信号線(D)に出力される。 6 divided video signals from 6) is output to the corresponding six video signal lines (D). したがって、選択された走査信号線(G)をゲート電極とする薄膜トランジスタ(TFT)に対応する画素に、サンプリングされたビデオ信号(ビデオ信号の電圧)が書き込まれ、液晶表示パネルに表示される。 Therefore, the pixels corresponding to the thin film transistor to the selected scanning signal lines (G) and gate electrode (TFT), sampled video signal (voltage of the video signal) is written and displayed on the liquid crystal display panel. また、水平走査シフトレジスタ(H The horizontal scanning shift register (H
SR)とインバータ回路(INV1〜INV4)とは水平方向走査回路を構成し、水平走査シフトレジスタ(H SR) and the inverter circuit (INV1-INV4) constitute a horizontal scanning circuit, a horizontal scanning shift register (H
SR)は、(n)本の映像信号線(D)を分割駆動(走査)する相数を(N)とするとき、(n/N)個の出力端子を有する。 SR), when the number of phases to split driving (scanning) the (n) of video signal lines (D) (N), having a (n / N) pieces of output terminals. また、垂直走査シフトレジスタ(VS In addition, the vertical scanning shift register (VS
R)は垂直方向走査回路を構成する。 R) constitute the vertical scanning circuit. なお、図11に示す液晶表示パネルにおいて、SG1およびSG2は、それぞれ水平走査シフトレジスタ(HSR)の第1番目および第2番目の出力端子を示している。 In the liquid crystal display panel shown in FIG. 11, SG1 and SG2 are respectively show a first position and the second output terminal of the horizontal scanning shift register (HSR).

【0021】図12は、図11に示すPoly−SiT [0021] Figure 12, Poly-SiT shown in FIG. 11
r−TFT液晶表示装置の周辺回路の概略回路構成を示すブロック図である。 It is a block diagram showing a schematic circuit configuration of a peripheral circuit of r-TFT liquid crystal display device. 同図において、TFT−LCDは液晶表示パネル、301はコントロールIC回路、30 In the figure, TFT-LCD is a liquid crystal display panel, the control IC circuit 301, 30
2はディジタル/アナログ(D/A)変換器、304はサンプルホールド回路、305はドライバIC回路、3 2 a digital / analog (D / A) converter, a sample-hold circuit 304, 305 is a driver IC circuit, 3
06は信号処理回路である。 06 is a signal processing circuit. 本体側から送信される表示データ(R(赤)・G(緑)・B(青)の中の1つ)はD/A変換器302でアナログのビデオ信号とされる。 (One of R (red) · G (green) · B (blue)) display data transmitted from the main body is set to an analog video signal by the D / A converter 302.
なお、本体側からビデオ信号が供給される場合には、前記D/A変換器302は必要ない。 In the case where the video signal is supplied from the main body, the D / A converter 302 is not necessary.

【0022】図11に示す液晶表示パネルでは、映像信号線(D)を6相に分けて駆動(走査)するため、ビデオ信号もそれに併せて6相に分割する必要がある。 [0022] In the liquid crystal display panel shown in FIG. 11, for driving by dividing the video signal lines (D) in the six phases (scanning), it is necessary to divide into six phases accordingly a video signal. そのため、D/A変換器302からのビデオ信号は、水平駆動用クロック信号(CLX)と同期したサンプルホールド(S/H)用クロックに基づき、サンプルホールド回路304で6相に分割される。 Therefore, the video signal from the D / A converter 302, based on a sample hold (S / H) for clock synchronized with the horizontal driving clock signal (CLX), is divided into six phases in the sample and hold circuit 304. さらに、この6相に分割されたビデオ信号は、タイミングが調整されて同一の位相とされ、サンプルホールド回路304から出力される。 Further, the video signals divided into six phases, is adjusted the timing is set to the same phase, is output from the sample hold circuit 304. さらに、6相に分割されたビデオ信号は、信号処理回路306で、増幅処理・γ処理・交流化処理が施され、液晶表示パネル(TFT−LCD)のビデオ信号線(S1〜S6)に供給される。 Further, the video signals divided into 6 phases, the signal processing circuit 306, the amplification processing and gamma processing and exchange processing is performed, supplied to the liquid crystal display panel (TFT-LCD) of the video signal lines (S1 to S6) It is. ここで、γ処理は、液晶層のガンマ特性を補正するための信号処理であり、交流化処理は、液晶層に直流電圧が印加されるのを防止するための信号処理である。 Here, gamma processing is a signal processing for correcting the gamma characteristic of the liquid crystal layer, alternating process is a signal processing for preventing a DC voltage is applied to the liquid crystal layer. なお、サンプルホールド回路3 In addition, the sample-and-hold circuit 3
04と信号処理回路306の順序を入れ替えた回路構成とすることも可能である。 It is also possible to 04 and a circuit by rearranging the order of the signal processing circuit 306 configured. また、前記図11に示す液晶表示パネルは、多色表示可能なカラー液晶表示パネルであってもよく、その場合には、R・G・Bの各表示データを、それぞれD/A変換器302でビデオ信号に変換し、当該各ビデオ信号をそれぞれサンプルホールド回路304で6相に分割し、液晶表示パネルのビデオ信号線(S1〜S6)に供給するようにすればよい。 The liquid crystal display panel shown in FIG. 11 may be a multi-color display can be a color liquid crystal display panel, in which case, each display data of R · G · B, respectively D / A converter 302 in then converted into a video signal, divides the respective video signals on a 6 phase by the sample-and-hold circuit 304, respectively, may be supplied to the video signal lines of the liquid crystal display panel (S1 to S6). 但し、多色表示可能なカラー液晶表示パネルにおいては、前記図11に示す液晶表示パネルに、R・G・B用の薄膜トランジスタ(TFT)、R・G・B用の映像信号線(D) However, in multi-color display can be color liquid crystal display panel, the liquid crystal display panel shown in FIG. 11, a thin film transistor for R · G · B (TFT), a video signal line for R · G · B (D)
およびカラーフィルタを設け、R・G・Bのビデオ信号をそれぞれの映像信号線(D)に供給する必要がある。 And a color filter is provided, it is necessary to supply a video signal of R · G · B to each of the video signal lines (D).
また、1個の半導体集積回路(LSI)で構成されるコントロールIC回路301は、本体側からの水平同期信号(H−SYNC)、垂直同期信号(V−SYNC)、 Also, a single semiconductor integrated circuit (LSI) control IC circuit 301 composed of the horizontal sync signal (H-SYNC) from the main body side, the vertical sync signal (V-SYNC),
クロックパルス(CLK)に基づいて、水平駆動用クロック信号(CLX)、垂直駆動用クロック信号(CL Based on the clock pulse (CLK), the clock signal (CLX) for horizontal driving, vertical driving clock signal (CL
Y)、サンプルホールド(S/H)用クロック等を生成する。 Y), the generating a sample and hold (S / H) clock or the like. また、ドライバIC回路305は、水平駆動用クロック信号(CLX)、垂直駆動用クロック信号(CL The driver IC circuit 305, a clock signal (CLX) for horizontal driving, vertical driving clock signal (CL
Y)等を、液晶表示パネル(TFT−LCD)を動作させるために必要な電圧まで増幅する。 The Y) or the like, and amplified to a voltage necessary for operating the liquid crystal display panel (TFT-LCD).

【0023】このように、本実施の形態では、裏面遮光膜(BS)を設けるようにしたので、光源(図1の5 [0023] Thus, in this embodiment, since the provided backside shielding film (BS), 5 of the light source (Fig. 1
0)側とは反対側の表示面側から薄膜トランジスタ(T 0) TFT from a display surface side opposite to the side (T
FT)に入射される光により、薄膜トランジスタ(TF The light incident on the FT), a thin film transistor (TF
T)が誤動作するのを防止することが可能となる。 T) it is possible to prevent the malfunction. また、この裏面遮光膜(BS)に、走査信号線(G)に印加するゲート電圧を印加するようにしたので、薄膜トランジスタ(TFT)がオフのときのリーク電流を低減し、薄膜トランジスタ(TFT)がオンのときのオン電流を増加させることが可能となる。 Further, in the back surface light-shielding film (BS), since so as to apply a gate voltage to be applied to the scanning signal lines (G), a thin film transistor (TFT) is reducing a leak current when off, a thin film transistor (TFT) is it is possible to increase the on-current when turned on. これにより、各画素に映像信号電圧を余裕を持って書き込むことができ、さらに、各画素に書き込まれた映像信号電圧を長時間保持することができるので良好な画像を得ることが可能となる。 Accordingly, a video signal voltage to each pixel can be written with a margin, and further it is possible to obtain a good image because the image signal voltage written to each pixel can be held for a long time. なお、バックゲート電極を構成する裏面遮光膜(B Incidentally, the back side light-shielding film which constitutes the back gate electrode (B
S)に、ゲート電極に印加するゲート電圧(Vg)と同期した電圧を印加するようにしてもよい。 The S), a voltage may be applied to synchronized with the gate voltage applied to the gate electrode (Vg).

【0024】[実施の形態2]本実施の形態のPoly [0024] Poly of Embodiment 2 In this embodiment,
−SiTr−TFT液晶表示装置は、各画素の開口率を向上させた実施の形態である。 -SiTr-TFT liquid crystal display device is an embodiment with an improved aperture ratio of each pixel. 図13は、本発明の実施の形態2における、TFT電極基板10の画素部12の概略構成を示す図である。 13, in the second embodiment of the present invention, is a diagram showing a schematic configuration of the pixel portion 12 of the TFT electrode substrate 10. なお、この図13では、裏面遮光膜(BS)、走査信号線(G)、薄膜トランジスタ(TFT)、映像信号線(D)および画素電極(ITO In FIG 13, the back side light-shielding film (BS), the scanning signal lines (G), a thin film transistor (TFT), the video signal lines (D) and the pixel electrode (ITO
1)の配置関係を主に図示してあり、コンタクトホール等は一部省略している。 Yes mainly illustrated the arrangement of 1), the contact holes or the like are partially omitted. 本実施の形態の画素部12のより詳細な構造は、図14を参照されたい。 A more detailed structure of the pixel portion 12 in this embodiment, see Figure 14. 図14は、図13に示すB−B'線で切断した断面を示す断面図、図15は、図13に示すC−C'線で切断した断面を示す断面図である。 Figure 14 is a 'cross-sectional view showing a section taken along line 15, C-C shown in FIG. 13' B-B shown in FIG. 13 is a sectional view showing a section taken along line. なお、図13〜図15において、図3および図4と同一の符合は、図3および図4と同一物を表し、その説明は省略する。 Note that, in FIGS. 13 to 15, the same reference numerals as in FIG. 3 and FIG. 4 indicate the same things as in FIG. 3 and FIG. 4, a description thereof will be omitted. 図13〜図15に示すように、本実施の形態では、下地絶縁膜(ILA1)上に、 As shown in FIGS. 13 to 15, in the present embodiment, on the base insulating film (ILA1),
裏面遮光膜(BS)が井桁状に形成され、映像信号線(D)および走査信号線(G)は、この井桁状の裏面遮光膜(BS)上の領域に形成される。 Backside shielding film (BS) is formed in a grid shape, the video signal lines (D) and the scanning signal line (G) is formed in a region on the grid pattern of the back shielding film (BS). また、半導体層(FG)のソース領域(SFG)は、第1の層間絶縁膜(ILA2)上を、映像信号線(D)下の領域、および、前段(または後段)のゲート信号線(G)下の領域まで延長される。 The source region of the semiconductor layer (FG) (SFG) has a first interlayer insulating film (Ila2) above, the video signal lines (D) under the region, and the gate signal line of the preceding stage (or after) (G ) is extended to the area below. そして、この井桁状の裏面遮光膜(B Then, the grid pattern of the back shielding film (B
S)には、一定の電圧(例えば、コモン電極(ITO The S), a constant voltage (e.g., common electrode (ITO
2)に印加するVcomの電圧)が印加されるので、映像信号線(D)下の領域、および、後段(または前段) Since the voltage of Vcom applied to 2)) is applied, the video signal lines (D) under the region, and, subsequent (or preceding)
のゲート信号線(G)下の領域のソース領域(SFG) The gate signal line (G) a source region beneath the region (SFG)
と、井桁状の裏面遮光膜(BS)とで、付加容量(CS If, out with parallel crosses the back light shielding film (BS), an additional capacitor (CS
TG)が構成されることになる。 So that TG) is configured. したがって、本実施の形態では、容量線(C)が必要なくなり、その分、各画素の開口率を向上させることができ、さらに、画素電極(ITO1)を取り囲むように、裏面遮光膜(BS)が設けられるので、この部分から洩れる光を遮断することができるのでコントラスト比を増大させることができる。 Therefore, in the present embodiment, it eliminates the need for capacitive line (C), that amount, it is possible to improve the aperture ratio of each pixel, further, so as to surround the pixel electrode (ITO1), the back surface light-shielding film (BS) since is provided, it is possible to increase the contrast ratio it is possible to block light leaking from this portion. 本発明者によって実際に作成された液晶表示パネルでは、画素の開口率は、55%に向上させることができた。 The liquid crystal display panel that is actually created by the present inventors, the aperture ratio of the pixel can be improved to 55%.

【0025】液晶プロジェクタに使用される液晶表示装置においては、高解像度化が要望されているが、液晶プロジェクタに使用される液晶表示装置にあっては、液晶表示パネルの大きさが制限されるので、この高解像度化により、各画素の大きささが小さくなり、スクリーンに表示される画像の輝度が不足(表示画像が暗く)なる。 [0025] In the liquid crystal display device used in a liquid crystal projector, but high resolution is desired, in the liquid crystal display device used in a liquid crystal projector, the size of the liquid crystal display panel is limited by this high resolution, the smaller the size of each pixel, the luminance of the image displayed on the screen is insufficient (dark display image).
そのため、光源から照射される照射光の照度を大きくする必要があるが、その場合には、光源の消費電力等が増大するという問題点があった。 Therefore, it is necessary to increase the illuminance of the illumination light emitted from the light source, in this case, power consumption, etc. of the light source is disadvantageously increased. しかしながら、本実施の形態では、容量線(C)が必要なくなり、その分、各画素の開口率を向上させることができるので、光源の消費電力等が増大させる必要がなくなる。 However, in this embodiment, it eliminates the need for capacitive line (C), correspondingly, it is possible to improve the aperture ratio of each pixel, power consumption, etc. of the light source need not be increased.

【0026】図16は、本実施の形態において、井桁状の裏面遮光膜(BS)に、一定の電圧が印加するための構造の一例を示す要部断面図である。 [0026] Figure 16, in this embodiment, the grid pattern of the back shielding film (BS), is a fragmentary cross-sectional view showing an example of the structure for constant voltage is applied. この図16に示す構造では、図1に示すTFT電極基板10の画素部12 In the structure shown in FIG. 16, the pixel portion 12 of the TFT electrode substrate 10 shown in FIG. 1
の周辺部に、Al等の金属膜からなるパッド部(PA Of the peripheral portion, the pad portion made of a metal film such as Al (PA
D)を設け、このパッド部(PAD)を介して、一定の電圧(例えば、コモン電極(ITO2)に印加するVc D) The provided, the pad portions (via the PAD), a constant voltage (e.g., common electrode (ITO2) applied to Vc
omの電圧)を印加するようにしたものである。 It is obtained so as to apply a voltage) om.

【0027】図17は、本実施の形態のPoly−Si [0027] Figure 17, in this embodiment Poly-Si
Tr−TFT液晶表示装置の液晶表示パネルの等化回路を示す図である。 Is a diagram showing an equivalent circuit of the liquid crystal display panel of the tr-TFT liquid crystal display device. なお、本実施の形態では、裏面遮光膜(BS)を井桁状に形成したが、これに限らず、図18 In the present embodiment has formed the backside shielding film (BS) in a grid shape, not limited thereto, FIG. 18
に示すように、裏面遮光膜(BS)をゲート信号線(G)と平行に設け、半導体層(FG)のソース領域(SFG)を、ゲート信号線(G)下の領域まで延長するようにしてもよい。 As shown in, arranged in parallel back surface shielding film (BS) gate signal lines (G), a source region of the semiconductor layer (FG) (SFG), so as to extend to a region under the gate signal line (G) it may be. また、図19に示すように、裏面遮光膜(BS)を映像信号線(D)と平行に設け、半導体層(FG)のソース領域(SFG)を、映像信号線(D)下の領域まで延長するようにしてもよい。 Further, as shown in FIG. 19, provided in parallel back surface shielding film (BS) video signal lines and (D), a source region of the semiconductor layer (FG) (SFG), to a region beneath the video signal lines (D) it may be extended. なお、 It should be noted that,
図18、図19では、裏面遮光膜(BS)、走査信号線(G)、薄膜トランジスタ(TFT)、映像信号線(D)および画素電極(ITO1)の配置関係を主に図示してあり、コンタクトホール等は一部省略している。 In Figure 18, Figure 19, the back side light-shielding film (BS), the scanning signal lines (G), a thin film transistor (TFT), the arrangement of the video signal lines (D) and the pixel electrode (ITO1) Yes mainly illustrated, Contacts hole or the like are partially omitted.
さらに、本実施の形態では、半導体層(FG)のソース領域(SFG)を延長し、このソース領域(SFG)が延長された部分と、裏面遮光膜(BS)との間で容量素子を構成するようにしたが、半導体層(FG)のソース領域(SFG)を延長する代わりに、例えば、Al、あるいは高融点金属等の金属膜を形成することも可能である。 Further, in this embodiment, to extend the source region of the semiconductor layer (FG) (SFG), constituting a source region (SFG) is extended portion, the capacitor between the back light shielding film (BS) It was so, instead of extending the source region of the semiconductor layer (FG) (SFG), for example, it is possible to form a metal film such as Al or refractory metal.

【0028】[実施の形態3]本実施の形態のPoly [0028] Poly of Embodiment 3 In this embodiment,
−SiTr−TFT液晶表示装置も、各画素の開口率を向上させるようにしたものである。 -SiTr-TFT liquid crystal display device is also is obtained so as to improve the aperture ratio of each pixel. 図20は、本発明の実施の形態3における、TFT電極基板10の画素部1 Figure 20 is the third embodiment of the present invention, the pixel portion 1 of the TFT electrode substrate 10
2の要部断面を示す断面図である。 It is a sectional view showing a second main part cross-section. なお、図20において、図3および図4と同一の符合は、図3および図4と同一物を表し、その説明は省略する。 In FIG. 20, the same reference numerals as in FIG. 3 and FIG. 4 indicate the same things as in FIG. 3 and FIG. 4, a description thereof will be omitted. 図20に示すように、本実施の形態では、平坦化膜(OC)上にITO膜からなる透明導電膜(ITO3)を形成し、当該透明導電膜(ITO3)上に第5の層間絶縁膜(ILA6)を形成し、この層間絶縁膜(ILA6)上に、画素電極(ITO1)を形成する。 As shown in FIG. 20, in this embodiment, a transparent conductive film made of ITO film on the planarization layer (OC) (ITO3), the fifth interlayer insulating film on the transparent conductive film (ITO3) (ILA6) is formed, on the interlayer insulating film (ILA6), to form the pixel electrode (ITO1). この場合に、図21に示すように、透明導電膜(ITO3)は、画素電極(ITO In this case, as shown in FIG. 21, a transparent conductive film (ITO3), the pixel electrode (ITO
1)と第2の導電膜(CVL2)と接続するコンタクトホール(CH4)の部分を除き、画素部21の全面に形成される。 Except for the portion of the contact hole (CH4) that connects 1) and the second conductive film (CVL2), is formed on the entire surface of the pixel portion 21. また、この透明導電膜(ITO3)には、一定の電圧(例えば、コモン電極(ITO2)に印加するVcomの電圧)が印加される。 Further, this transparent conductive film (ITO3), a constant voltage (e.g., voltage Vcom applied to the common electrode (ITO2)) is applied. これにより、画素電極(ITO1)と透明導電膜(ITO3)で、付加容量(CSTG)が構成されることになる。 Thus, the pixel electrode (ITO1) and the transparent conductive film (ITO3), so that the additional capacitance (CSTG) is configured. したがって、本実施の形態では、容量線(C)が必要なくなり、その分、各画素の開口率を向上させることができる。 Accordingly, in this embodiment, eliminates the need for capacitive line (C), that amount, it is possible to improve the aperture ratio of each pixel.

【0029】なお、本実施の形態において、裏面遮光膜(BS)は、前記実施の形態1のように、バックゲート電極と動作させてもよく、また、前記実施の形態2のように、裏面遮光膜(BS)と、半導体層(FG)のソース領域(SFG)とで、容量を形成するようにしてもよい。 [0029] In the present embodiment, the back surface light-shielding film (BS), as the first embodiment may be operated as a back gate electrode, and as the the second embodiment, the back surface shielding film and (BS), out with the source region of the semiconductor layer (FG) (SFG), or so as to form a capacitance. また、透明導電膜(ITO3)は、全面に形成する代わりに、行あるいは列方向に、複数の帯状に形成するようにしてもよい。 The transparent conductive film (ITO3), instead of forming the entire surface, a row or column direction may be formed in a plurality of strip.

【0030】[実施の形態4]本発明の実施の形態4のPoly−SiTr−TFT液晶表示装置は、半導体層(FG)のソース領域(SFG)を、前段(または後段)の走査信号線(G)および裏面遮光膜(BS)と重なるように形成し、かつ、裏面遮光膜(BS)にゲート電極に印加するゲート電圧(Vg)を印加するようにしたものである。 [0030] Poly-SiTr-TFT liquid crystal display device of Embodiment 4 of Embodiment 4] The present invention, a source region of the semiconductor layer (FG) (SFG), front (or rear stage) of the scanning signal lines ( so as to overlap with the G) and the back light shielding film (BS), and is obtained by so applying the gate voltage (Vg) applied to the gate electrode on the back light shielding film (BS). 図22は、本実施の形態の裏面遮光膜(BS)の形状を、図24は、本実施の形態の走査信号線(G)の形状を示す図である。 22, the shape of the back light shielding film of the present embodiment (BS), FIG. 24 is a view showing the shape of the scanning signal lines in this embodiment (G). 図22に示すように、 As shown in FIG. 22,
本実施の形態の裏面遮光膜(BS)は櫛歯状の延長部(BSb)を有し、また、図24に示すように、本実施の形態の走査信号線(G)は、櫛歯状の延長部(Gb) Backside shielding film of the present embodiment (BS) has comb-like extension of the (BSb), also as shown in FIG. 24, this embodiment of the scanning signal lines (G), the comb-like extension of (Gb)
を有する。 Having. これら、櫛歯状の延長部(BSb,Gb) These comb-like extension (BSb, Gb)
は、映像信号線(D)の下側に設けられる。 It is provided on the lower side of the video signal lines (D). なお、図2 It should be noted that FIG. 2
2において、BSaは、薄膜トランジスタ(TFT)の遮光領域であり、また、図24において、Gaは、薄膜トランジスタ(TFT)のゲート電極である。 In 2, BSa is the light shielding region of a thin film transistor (TFT), also in FIG. 24, Ga is the gate electrode of the thin film transistor (TFT).

【0031】図23は、本実施の形態の半導体層(F FIG. 23 is a semiconductor layer in this embodiment (F
G)の形状を示す図である。 Is a diagram showing the shape of G). 図23に示すように、本実施の形態では、裏面遮光膜(BS)と走査信号線(G) As shown in FIG. 23, in this embodiment, the back surface light-shielding film (BS) and the scanning signal lines (G)
とが半導体層(FG)を挟んで対向するように、半導体層(FG)のソース領域(SFG)は、前段(または後段)の走査信号線(G)の櫛歯状の延長部(Gb)下を通って、前段(または後段)の走査信号線(G)の一部の領域下まで延長される。 Doo is in opposite directions via the semiconductor layer (FG), a source region of the semiconductor layer (FG) (SFG) is front (or rear stage) of the scanning signal line comb extension of (G) (Gb) It passes below, be extended to under part of the region of the front (or rear stage) of the scanning signal lines (G). なお、図23において、FG Incidentally, in FIG. 23, FG
aが薄膜トランジスタ(TFT)が形成される領域である。 a is an area where the thin film transistor (TFT) is formed. また、本実施の形態において、薄膜トランジスタ(TFT)は、LDD(Lightly Doped D Further, in the present embodiment, a thin film transistor (TFT) is, LDD (Lightly Doped D
rain Structure)構造とされる。 It is the rain Structure) structure. さらに、半導体層(FG)は、層間絶縁膜(ILA2)を介して、裏面遮光膜(BS)の上側に設けられ、かつ、層間絶縁膜(ILA3)を介して、走査信号線(G)の下側に設けられることはいうまでもない。 Furthermore, the semiconductor layer (FG) via an interlayer insulating film (Ila2), provided on the upper side of the back light shielding film (BS), and, via an interlayer insulating film (ILA3), the scanning signal lines (G) it goes without saying that provided on the lower side.

【0032】図25は、本実施の形態の映像信号線(D)および第1の導電膜(CVL1)の形状を示す図である。 [0032] Figure 25 is a view showing the shape of the video signal lines of the embodiment (D) and the first conductive film (CVL1). 本実施の形態の映像信号線(D)および第1の導電膜(CVL1)は、層間絶縁膜(ILA4)を介して、走査信号線(G)の上側に設けられる。 Video signal lines of the embodiment (D) and the first conductive film (CVL1) via an interlayer insulating film (ILA4), provided on the upper side of the scanning signal lines (G). 図25に示すように、本実施の形態の映像信号線(D)は、引出し部(Da)を有し、この引出し部(Da)は、コンタクトホール(CH1)を介して、半導体層(FG)のドレイン領域(DFG)に接続される。 As shown in FIG. 25, the video signal lines of the embodiment (D) has a lead-out portions (Da), the drawer part (Da) through the contact hole (CH1), the semiconductor layer (FG ) is connected to the drain region (DFG) of. また、半導体層(F In addition, the semiconductor layer (F
G)のソース領域(SFG)は、コンタクトホール(C A source region of the G) (SFG), a contact hole (C
H2)を介して、第1の導電膜(CVL1)に接続される。 Via H2), is connected to the first conductive film (CVL1). 図26は、本実施の形態の第2の導電膜(CVL Figure 26 is a second conductive film of the present embodiment (CVL
2)の形状を示す図である。 Is a view showing the shape of a 2). 本実施の形態の第2の導電膜(CVL2)は、層間絶縁膜(ILA5)を介して、 A second conductive film of the present embodiment (CVL2) via an interlayer insulating film (ILA5),
第1の導電膜(CVL1)の上側に設けられ、第2の導電膜(CVL2)は、コンタクトホール(CH3)を介して、第1の導電膜(CVL1)と接続される。 Provided above the first conductive film (CVL1), a second conductive film (CVL2) via a contact hole (CH3), is connected to the first conductive film (CVL1). なお、 It should be noted that,
図26において、第4の導電膜(CVL4)は、ドメインを低減させるために設けられる。 In Figure 26, the fourth conductive film (CVL4) is provided to reduce the domain. 図27は、本実施の形態の画素電極(ITO1)の形状を示す図である。 Figure 27 is a view showing the shape of the pixel electrode of the present embodiment (ITO1). 本実施の形態の画素電極(ITO1)は、平坦化膜(O Pixel electrodes of the present embodiment (ITO1) is flattened film (O
C)を介して、第2の導電膜(CVL2)の上側に設けられ、画素電極(ITO1)は、コンタクトホール(C Through C), provided above the second conductive film (CVL2), the pixel electrode (ITO1), a contact hole (C
H4)を介して、第2の導電膜(CVL2)と接続される。 H4) through and is connected to the second conductive film (CVL2). 図28は、本実施の形態のTFT基板の画素部の概略構成を示す図であり、前記図22ないし図27に示す裏面遮光膜(BS)、半導体層(FG)、各信号線(D,G)、導電層(CVL1,CVL2)および画素電極(ITO1)を重ね合わせた状態を示す図である。 Figure 28 is a diagram showing a schematic configuration of a pixel portion of the TFT substrate of this embodiment, the back surface light-shielding film shown in FIG. 22 through FIG. 27 (BS), the semiconductor layer (FG), each of the signal lines (D, G), a conductive layer (CVL1, CVL2) and is a diagram showing a state obtained by superposing the pixel electrode (ITO1).
本実施の形態によれば、画素の開口率を、65%に向上させることができた。 According to this embodiment, the aperture ratio of the pixel, can be improved to 65%.

【0033】図29は、本実施の形態の1画素の等化回路を示す図である。 FIG. 29 is a diagram showing an equivalent circuit of one pixel of this embodiment. 同図において、第1の保持容量(C In the figure, a first storage capacitor (C
add)は、走査信号線(G)と半導体層(FG)との間で形成される容量、また、第2の保持容量(Cadd add) the capacity is formed between the scanning signal lines (G) and the semiconductor layer and (FG), also the second storage capacitor (Cadd
B)は、裏面遮光膜(BS)と半導体層(FG)との間で形成される容量である。 B) is a capacitance formed between the back light shielding film (BS) and the semiconductor layer and (FG). 図30は、本実施の形態4のPoly−SiTr−TFT液晶表示装置の液晶表示パネルの等化回路を示す図である。 Figure 30 is a diagram showing an equivalent circuit of the liquid crystal display panel of the Poly-SiTr-TFT liquid crystal display device of the fourth embodiment. なお、図30は回路図であるが、実際の幾何学的配置に対応して描かれており、また、本実施の形態の液晶表示パネルでは、走査信号線(G)が(m)本で構成され、映像信号線(D)が(n)本で構成されているが、図30では、走査信号線(G)は8本、映像信号線(D)は14本しか図示していない。 Although FIG. 30 is a circuit diagram is depicted corresponding to an actual geometric arrangement, also in the liquid crystal display panel of this embodiment, the scanning signal line (G) is at (m) present It is configured, but the video signal lines (D) is composed of (n) present, in FIG. 30, the scanning signal lines (G) 8 present the video signal lines (D) is not shown only fourteen. マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ(TFT)のドレイン電極は、それぞれ映像信号線(D)に接続され、この映像信号線(D) A drain electrode of the thin film transistors of each column of pixels arranged in a matrix (TFT) are respectively connected to the video signal lines (D), the video signal lines (D)
は、サンプルホールド回路(SHD)を介して、対応するビデオ信号線(VSIG1〜VSIG12)に接続される。 Via a sample-and-hold circuit (SHD), it is connected to a corresponding video signal line (VSIG1~VSIG12). ここで、サンプルホールド回路(SHD)は、トランスファゲート回路(ST1〜ST14)で構成され、さらに、このトランスファゲート回路(ST1〜S Here, the sample-and-hold circuit (SHD) is constituted by a transfer gate circuit (ST1~ST14), further, the transfer gate circuit (ST1~S
T14)は、12個ずつグループ化され、各グループを構成するトランスファゲート回路(ST1〜ST12) T14), the transfer gate circuits are grouped by 12 pieces, forming each group (ST1~ST12)
のゲート電極には、水平方向走査回路(HSRC)の正相出力端子(SG1,SG2)および逆相出力端子(/ The gate electrode of the positive-phase output terminal of the horizontal scanning circuit (HSRC) (SG1, SG2) and reverse phase output terminal (/
SG1,/SG2)から出力されるビデオ信号取り込み用信号が印加される。 SG1, video signal input for the signal output is applied from / SG2). さらに、各映像信号線(D)は、 Furthermore, the video signal lines (D) is
プリチャージ回路(CPC)に接続され、このプリチャージ回路(CPC)は、複数のトランスファゲート回路(STC)で構成され、この複数のトランスファゲート回路(STC)は、プリチャージ駆動回路(PCD)からのプリチャージ電圧取り込み信号により駆動される。 Connected to a precharge circuit (CPC), the pre-charge circuit (CPC) is constituted by a plurality of transfer gate circuits (STC), the plurality of transfer gate circuits (STC) is, from the pre-charge driving circuit (PCD) It is driven by the precharge voltage capture signal.
また、マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ(TFT)のゲート電極は、それぞれ走査信号線(G)に接続される。 The gate electrode of the thin film transistors of each row of pixels arranged in a matrix (TFT) is connected to the respective scanning signal lines (G). なお、トランスファゲート回路(ST1〜ST14)、水平走査シフトレジスタ(HSR)、垂直走査シフトレジスタ(VSR)、プリチャージ回路(CPC)およびプリチャージ駆動回路(PCD)は、液晶表示パネルに組み込まれており、薄膜トランジスタ(TFT)と同じくPoly−SiTr Incidentally, the transfer gate circuit (ST1~ST14), the horizontal scanning shift register (HSR), the vertical scanning shift register (VSR), a precharge circuit (CPC) and precharge driving circuit (PCD) is incorporated into the liquid crystal display panel cage, like Poly-SiTr a thin film transistor (TFT)
で構成され、同一の基板上に形成される。 In the configuration, it is formed on the same substrate.

【0034】以下、本実施の形態の液晶表示パネルの動作について簡単に説明する。 [0034] Hereinafter, will be briefly described the operation of the liquid crystal display panel of this embodiment. 図30に示す垂直走査シフトレジスタ(VSR)は、スタートパルス(DY)および垂直駆動用クロック信号(CLY)により走査信号線(G)を順次選択して、選択した走査信号線(G)に正のバイアス電圧を出力する。 Vertical scanning shift register shown in FIG. 30 (VSR), the scanning signal lines (G) are sequentially selected by the start pulse (DY) and a vertical driving clock signal (CLY), positively selected scanning signal lines (G) and outputs the bias voltage. これにより、選択された走査信号線(G)をゲート電極とする薄膜トランジスタ(TFT)がオンとなる。 Thus, a thin film transistor (TFT) is turned on for selected scanning signal lines (G) and the gate electrode. また、水平方向走査回路(H Also, the horizontal scanning circuit (H
SRC)は、スタートパルス(DX)および水平駆動用クロック信号(CLX)により、順次各出力端子からビデオ信号取り込み用信号を順次出力する。 SRC) is a start pulse (DX) and a horizontal driving clock signal (CLX), sequentially outputs a signal for a video signal input sequentially from the output terminals. このビデオ信号取り込み用信号は、各トランスファゲート回路(ST The video signal input signal, each transfer gate circuit (ST
1〜ST14)のゲート電極に印加される。 Is applied to the gate electrode of the 1~ST14). これにより、各グループを構成する各トランスファゲート回路(ST1〜ST12)がオンとなり、それにより、ビデオ信号線(VSIG1〜VSIG12)から12分割されたビデオ信号が、対応する12本の映像信号線(D) Thus, the transfer gate circuits (ST1~ST12) is turned on constituting each group, whereby 12 divided video signals from a video signal line (VSIG1~VSIG12) is the corresponding 12 video signal lines ( D)
に出力される。 It is output to. したがって、選択された走査信号線(G)をゲート電極とする薄膜トランジスタ(TFT) Accordingly, the thin film transistor to the selected scanning signal lines (G) and gate electrode (TFT)
に対応する画素に、サンプリングされたビデオ信号(ビデオ信号の電圧)が書き込まれ、液晶表示パネルに表示される。 The pixels corresponding to the sampled video signal (voltage of the video signal) is written and displayed on the liquid crystal display panel. なお、水平方向走査回路(HSRC)は、例えば、図11に示す水平走査シフトレジスタ(HSR)とインバータ回路(INV1〜INV4)とを含んで構成される。 Incidentally, the horizontal scanning circuit (HSRC) includes, for example, a horizontal scanning shift register shown in FIG. 11 (HSR) and the inverter circuit (INV1-INV4). また、垂直走査シフトレジスタ(VSR)は垂直方向走査回路を構成する。 The vertical scanning shift register (VSR) constitute the vertical scanning circuit.

【0035】図31は、図30に示すプリチャージ回路(CPC)およびプリチャージ駆動回路(PCD)の動作を説明するための図であり、図30に示すプリチャージ回路(CPC)およびプリチャージ駆動回路(PC [0035] Figure 31 is a diagram for explaining the operation of the precharge circuit (CPC) and a precharge driving circuit shown in FIG. 30 (PCD), a precharge circuit (CPC) and the pre-charge driving as shown in FIG. 30 circuit (PC
D)に入力される各信号のタイミングチャートを示す図である。 It is a diagram showing a timing chart of signals inputted to D). ビデオ信号の1水平方向走査期間のブランキング期間内に、イネーブル信号(VENB)がLow(以下、Lレベルと称する。)となり、薄膜トランジスタ(TFT)のゲート電極に印加する電圧をLレベルとして、薄膜トランジスタ(TFT)をオフとする。 Within the blanking period of one horizontal scanning period of the video signal, the enable signal (VENB) is Low (hereinafter, L-level and referred.), And the voltage applied to the gate electrode of the thin film transistor (TFT) as a L level, the thin film transistor to turn off the (TFT). また、 Also,
このイネーブル信号(VENB)がLレベル内に、プリチャージ信号(PCP)がHigh(以下、Hレベルと称する。)となる。 The enable signal (VENB) into the inside L level, the precharge signal (PCP) is High (hereinafter, referred to as H level.) And a. これにより、プリチャージ駆動回路(PCD)は、プリチャージ回路(CPC)に対して、 Thus, the precharge driving circuit (PCD), to the pre-charge circuit (CPC),
プリチャージ回路(CPC)を構成する複数のトランスファゲート回路(STC)をオンとする、プリチャージ電圧取り込み信号を出力する。 Turning on a plurality of transfer gates circuit (STC) which constitutes a pre-charge circuit (CPC), and outputs a precharge voltage capture signal. したがって、各映像信号線(D)は、1ライン毎に、プリチャージ電圧(PC Thus, the respective video signal lines (D). For each line, the precharge voltage (PC
S)により、正または負の所定の電圧にプリチャージされ、それにより、各画素に映像信号電圧を書き込み時の書き込み時間を短くすることができる。 The S), is precharged to a predetermined positive or negative voltage, thereby making it possible to shorten the write time for writing the video signal voltage to each pixel.

【0036】このように、本実施の形態によれば、画素の開口率を向上させることができ、また、保持容量の値を大きくすることが可能となる。 [0036] Thus, according to this embodiment, it is possible to improve the aperture ratio of the pixel, also it is possible to increase the value of the storage capacitor. また、裏面遮光膜(B Further, the back surface light-shielding film (B
S)に、走査信号線(G)に印加するゲート電圧を印加するようにしたので、薄膜トランジスタ(TFT)がオフのときのリーク電流を低減し、薄膜トランジスタ(T The S), since so as to apply a gate voltage to be applied to the scanning signal lines (G), a thin film transistor (TFT) is reducing a leak current when off, a thin film transistor (T
FT)がオンのときのオン電流を増加させることが可能となる。 FT) it is possible to increase the on-current when turned on. さらに、各映像信号線(D)を、1ライン毎に、正または負の所定の電圧にプリチャージするようにしたので、各画素に映像信号電圧を書き込み時の書き込み時間を短くすることができる。 Moreover, the respective video signal lines (D), for each line, since a positive or negative predetermined voltage so as to precharge, it is possible to shorten the write time for writing the video signal voltage to each pixel . これにより、各画素に映像信号電圧を余裕を持って書き込むことができ、さらに、各画素に書き込まれた映像信号電圧を長時間保持することができるので良好な画像を得ることが可能となる。 Accordingly, a video signal voltage to each pixel can be written with a margin, and further it is possible to obtain a good image because the image signal voltage written to each pixel can be held for a long time.

【0037】図38は、液晶プロジェクタの使用状態の一例を示す図である。 FIG. 38 is a diagram showing an example of a use state of the liquid crystal projector. 同図において、100は液晶プロジェクタが設置される部屋、101は液晶プロジェクタ、102はスクリーン、103は設置台である。 In the figure, 100 is a room in which the liquid crystal projector is installed, 101 liquid crystal projector, is 102 screen, 103 is the installation base. 液晶プロジェクタ101は、設置台103に設置して使用するのが一般的であるが、図38に示すように、液晶プロジェクタ101を天井に設置して使用する場合が想定される。 The liquid crystal projector 101 is for use in installing the installation base 103 is generally, as shown in FIG. 38, when installing and using the liquid crystal projector 101 on the ceiling is assumed. このような場合には、液晶プロジェクタ101に使用されるPoly−SiTr−TFT液晶表示装置において、上下反転駆動(走査信号線(D)の走査方向を上下反転する駆動方法)が必要となる。 In such a case, the Poly-SiTr-TFT liquid crystal display device used in a liquid crystal projector 101, vertical inversion driving (driving method of the scanning direction upside down of the scanning signal line (D)) is required. しかしながら、 However,
従来のTFT方式の液晶表示装置では、上下反転駆動を行うと表示画像の表示品質が劣化するという問題点があった。 In the liquid crystal display device of the conventional TFT type, display quality of the display image performing vertical inversion driving is disadvantageously deteriorated. これに対して、本実施の形態のPoly−SiT In contrast, Poly-SiT of this embodiment
r−TFT液晶表示装置では、表示画像の表示品質を劣化させることなく、上下反転駆動を行うことが可能である。 In r-TFT liquid crystal display device, without degrading the display quality of the display image, it is possible to perform upside-down driving.

【0038】[実施の形態5]本発明の実施の形態5のPoly−SiTr−TFT液晶表示装置も、半導体層(FG)のソース領域(SFG)を、前段(または後段)の走査信号線(G)および裏面遮光膜(BS)と重なるように形成し、かつ、裏面遮光膜(BS)にゲート電極に印加するゲート電圧(Vg)を印加するようにしたものである。 [0038] Also Poly-SiTr-TFT liquid crystal display device of Embodiment 5 of the Embodiment 5 the present invention, a semiconductor layer source region (SFG) of (FG), front (or rear stage) of the scanning signal lines ( so as to overlap with the G) and the back light shielding film (BS), and is obtained by so applying the gate voltage (Vg) applied to the gate electrode on the back light shielding film (BS). 図32は、本実施の形態の裏面遮光膜(BS)の形状を示す図である。 Figure 32 is a view showing the shape of the back light shielding film of the present embodiment (BS). 同図に示すように、本実施の形態の裏面遮光膜(BS)は櫛歯状の延長部(B As shown in the figure, the back side light-shielding film (BS) is comb-like extension of the present embodiment (B
Sb)を有する。 Having a Sb). 本実施の形態の裏面遮光膜(BS) Backside shielding film of the present embodiment (BS)
は、薄膜トランジスタ(TFT)の遮光領域(BSa) A thin film transistor shielding region of the (TFT) (BSa)
が形成される領域が、前記実施の形態4の裏面遮光膜(BS)と相違する。 A region where but formed, differs from the back side light-shielding film of the fourth embodiment (BS). 図33は、本実施の形態の半導体層(FG)の形状を示す図であり、図32に示す裏面遮光膜(BS)の上に、層間絶縁膜(ILA2)を介して半導体層(FG)を形成した状態を示す図である。 Figure 33 is a view showing the shape of a semiconductor layer in this embodiment (FG), on the back side light-shielding film shown in FIG. 32 (BS), the semiconductor layer via an interlayer insulating film (ILA2) (FG) is a diagram showing the formed state. 同図に示すように、半導体層(FG)のソース領域(SF As shown in the figure, the source region of the semiconductor layer (FG) (SF
G)は、折り返し部(FGb)を有する。 G) has folded portion (FGb). 本実施の形態では、裏面遮光膜(BS)と走査信号線(G)とが半導体層(FG)を挟んで対向するように、半導体層(F In this embodiment, as the rear surface light-shielding film (BS) and the scanning signal lines and (G) are opposite to each other across the semiconductor layer (FG), the semiconductor layer (F
G)のソース領域(SFG)は、折り返し部(FGb) A source region of the G) (SFG) is folded portions (FGb)
を介して、前段(または後段)の走査信号線(G)の櫛歯状の延長部(Gb)下を通って、前段(または後段) Through the pre-stage (or after) the comb-shaped extension of the scanning signal lines (G) through (Gb) under preceding (or subsequent)
の走査信号線(G)の一部の領域下まで延長される。 It is extended to below a partial region of the scanning signal lines (G). なお、同図において、FGaは、薄膜トランジスタ(TF In the figure, FGa a thin film transistor (TF
T)の形成領域である。 T) is a region formed of. 図34は、本実施の形態の走査信号線(G)の形状を示す図であり、図33に示す半導体層(FG)の上に、層間絶縁膜(ILA3)を介して走査信号線(G)を形成した状態を示す図である。 Figure 34 is a view showing the shape of the scanning signal lines in this embodiment (G), on the semiconductor layer (FG) shown in FIG. 33, the scanning signal lines via an interlayer insulating film (ILA3) (G ) is a diagram showing the formed state. 同図に示すように、本実施の形態の走査信号線(G)は、裏面遮光膜(BS)と同様、櫛歯状の延長部(Gb)を有するが、この櫛歯状の延長部(Gb)は、その先端部(Gbs)が、半導体層(FG)の折り返し部(FG As shown in the figure, this embodiment of the scanning signal lines (G), like the rear surface light-shielding film (BS), has comb-like extension of the (Gb), the comb-shaped extension ( gb) has its tip (Gbs) are folded portions of the semiconductor layer (FG) (FG
b)と重なるように、折り曲げられている。 So as to overlap and b), it is bent. また、Ga In addition, Ga
は、薄膜トランジスタ(TFT)のゲート電極である。 Is the gate electrode of the thin film transistor (TFT).

【0039】図35は、本実施の形態の映像信号線(D)および第1の導電膜(CVL1)の形状を示す図であり、図34に示す走査信号線(G)の上に、層間絶縁膜(ILA4)を介して映像信号線(D)および第1 FIG. 35 is a view showing the shape of the video signal lines of the embodiment (D) and the first conductive film (CVL1), on the scanning signal lines shown in FIG. 34 (G), inter video signal lines through an insulating film (ILA4) (D) and the first
の導電膜(CVL1)を形成した状態を示す図である。 It is a diagram showing a state of forming a conductive film (CVL1).
同図に示すように、映像信号線(D)は、引出し部(D As shown in the figure, the video signal lines (D) is the lead-out portion (D
a)を有し、半導体層(FG)のドレイン領域(DF Has a), drain region (DF of the semiconductor layer (FG)
G)は、コンタクトホール(CH1)を介して、この引出し部(Da)と接続される。 G) via a contact hole (CH1), is connected to the lead-out portion (Da). この引出し部(Da) The lead-out portions (Da)
は、薄膜トランジスタ(TFT)領域を覆うように設けられる。 It is provided so as to cover the thin film transistor (TFT) region. また、第1の導電膜(CVL1)は、半導体層(FG)の折り返し部(FGb)に重なる部分を有し、 The first conductive film (CVL1) has a portion overlapping the folded portion of the semiconductor layer (FG) (FGb),
この部分に形成されたコンタクトホール(CH2)を介して、第1の導電膜(CVL1)は、半導体層(FG) Via a contact hole (CH2) formed in this portion, the first conductive film (CVL1), a semiconductor layer (FG)
のソース領域(SFG)と接続される。 It is connected to the source region (SFG). 図36は、本実施の形態の第2の導電膜(CVL2)および第3の導電膜(CVL3)の形状を示す図であり、図35に示す映像信号線(D)および第1の導電膜(CVL1)の上に、層間絶縁膜(ILA5)を介して第2の導電膜(C Figure 36 is a view showing the shape of the second conductive film (CVL2) and the third conductive film of this embodiment (CVL3), the video signal lines shown in FIG. 35 (D) and the first conductive film on the (CVL1), the second conductive film via an interlayer insulating film (ILA5) (C
VL2)および第3の導電膜(CVL3)を形成した状態を示す図である。 VL2) is a diagram illustrating and a third state in which the conductive layer (CVL3) was formed. 第2の導電膜(CVL2)は、半導体層(FG)の折り返し部(FGb)に重なる部分を有し、この部分に形成されたコンタクトホール(CH3) A second conductive film (CVL2) are folded portions of the semiconductor layer (FG) has a portion overlapping the (FGb), formed in this portion a contact hole (CH3)
を介して、第2の導電膜(CVL2)は、第1の導電膜(CVL1)と接続される。 Via a second conductive film (CVL2) is connected to the first conductive film (CVL1). なお、図36において、第3の導電膜(CVL3)は、ドメインを低減させるために設けられる。 Incidentally, in FIG. 36, the third conductive film (CVL3) is provided to reduce the domain. 図37は、本実施の形態の画素電極(I Figure 37 is a pixel electrode of the embodiment (I
TO1)の形状を示す図であり、図36に示す第3の導電膜(CVL3)および第3の導電膜(CVL3)の上に、平坦化膜(OC)を介して画素電極(ITO1)を形成した状態を示す図である。 It is a diagram showing a shape of TO1), on the third conductive film (CVL3) and the third conductive film shown in FIG. 36 (CVL3), the pixel electrode (ITO1) through the planarization film (OC) is a diagram showing the formed state. 画素電極(ITO1) Pixel electrodes (ITO1)
は、コンタクトホール(CH4)を介して、第2の導電膜(CVL2)と接続される。 Via a contact hole (CH4), it is connected to the second conductive film (CVL2). なお、図37は、前記図32ないし図36に示す裏面遮光膜(BS)、半導体層(FG)、各信号線(D,G)、導電層(CVL1,C Incidentally, FIG. 37, the back side light-shielding film shown in FIG. 32 to FIG. 36 (BS), the semiconductor layer (FG), each of the signal lines (D, G), the conductive layer (CVL1, C
VL2)および画素電極(ITO1)を重ね合わせた状態を示す図である。 VL2) and is a diagram showing a state obtained by superposing the pixel electrode (ITO1). また、本実施の形態の1画素の等化回路は、図29と同じであるのでその詳細な説明は省略する。 Further, the equalization circuit of one pixel of this embodiment, a detailed description thereof will be omitted because it is same as FIG. 29. 本実施の形態においても、前記実施の形態4と同様の作用・効果得ることが可能である。 Also in this embodiment, it is possible to obtain the same advantages as the fourth embodiment. なお、前記各実施の形態では、本発明をポリ・シリコン・トランジスタを使用したTFT方式の液晶表示装置に適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、アモルファス・シリコン・トランジスタを使用したTFT方式の液晶表示装置に適用可能である。 Incidentally, in the respective embodiments, the present invention has been described embodiment is applied to a liquid crystal display device of the TFT type using a polysilicon transistor, the present invention is not limited thereto, the present invention is applicable to a liquid crystal display device of the TFT type using amorphous silicon transistors. 以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、 Although the invention made by the present inventors has been specifically explained based on the embodiments, the present invention is,
前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 Is not limited to the above embodiment, it can be variously modified within a scope not departing from the gist thereof.

【0040】 [0040]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application, according to the present invention, is as follows. (1)本発明によれば、遮光膜と、各半導体素子の一方の電極に接続される複数の導電膜とにより、容量素子を構成するようにしたので、画素の開口率を向上させることが可能となる。 (1) According to the present invention, a light shielding film, by a plurality of conductive films connected to one electrode of each semiconductor element. Thus in the capacitor, to improve the aperture ratio of the pixel It can become. (2)本発明によれば、液晶表示装置に照射する光源の消費電力増大させることなく、表示画像の輝度を向上させることが可能となる。 (2) According to the present invention, without increasing the power consumption of the light source for irradiating the liquid crystal display device, it is possible to improve the brightness of the display image. (3)本発明によれば、遮光膜に、半導体素子の制御電極に印加される制御電圧、あるいは、それと同期した電圧を印加するようにしたので、半導体素子がオフのときのリーク電流を低減し、また、半導体素子がオンのときのオン電流を増加させることができ、それにより、良好な画像を得ることが可能となる。 (3) According to the present invention, the light shielding film, a control voltage is applied to the control electrode of the semiconductor element, or the same since so as to apply a synchronized voltage, the semiconductor device is reduced leakage current when off and, also, the semiconductor device can be increased on-current when the oN, thereby making it possible to obtain good images.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態1のPoly−SiTr− [1] Embodiment 1 of the present invention Poly-SiTr-
TFT液晶表示装置の液晶表示パネルの概略構成を示す断面図である。 It is a sectional view showing a schematic configuration of a liquid crystal display panel of the TFT liquid crystal display device.

【図2】図1に示す遮光膜が形成される領域を示す図である。 2 is a diagram showing a region where the light shielding film shown in FIG. 1 is formed.

【図3】図1に示すTFT電極基板の画素部の概略構成を示す図である。 3 is a diagram showing a schematic configuration of a pixel portion of the TFT electrode substrate shown in FIG.

【図4】図3に示すA−A'線で切断した断面を示す断面図である。 4 is a sectional view showing a section taken along line A-A 'shown in FIG.

【図5】本発明の実施の形態1の薄膜トランジスタ(T [5] Embodiment 1 of the thin film transistor of the present invention (T
FT)および従来の薄膜トランジスタ(TFT)の等化回路を示す図である。 FT) and is a diagram showing an equivalent circuit of the conventional thin film transistor (TFT).

【図6】本発明の実施の形態1の薄膜トランジスタ(T [6] Embodiment 1 of the thin film transistor of the present invention (T
FT)における、バックゲート電極に印加するバックゲート電圧(V BS )とソース・ドレイン間電流(I DS )の関係を示すグラフである。 In FT), which is a graph showing a back gate voltage applied to the back gate electrode and (V BS) the relationship between the source-drain current (I DS).

【図7】裏面遮光膜と走査信号線との接続方法を説明するための要部断面図である。 7 is a fragmentary cross-sectional view for explaining a method of connecting the rear surface light-shielding film and the scanning signal lines.

【図8】図1に示すTFT電極基板の画素部の製造方法を説明するための図である。 8 is a diagram for explaining a manufacturing method of the pixel portion of the TFT electrode substrate shown in FIG.

【図9】図1に示すTFT電極基板の画素部の製造方法を説明するための図である。 9 is a diagram for explaining a manufacturing method of the pixel portion of the TFT electrode substrate shown in FIG.

【図10】図1に示すTFT電極基板の画素部の製造方法を説明するための図である。 It is a diagram for explaining the manufacturing method of FIG. 10 pixel section of the TFT electrode substrate shown in FIG.

【図11】本発明の実施の形態1のPoly−SiTr [11] Poly-SiTr embodiment 1 of the present invention
−TFT液晶表示装置の液晶表示パネルの等化回路を示す図である。 -TFT is a diagram showing the equivalent circuit of the liquid crystal display panel of a liquid crystal display device.

【図12】図11に示すPoly−SiTr−TFT液晶表示装置の周辺回路の概略回路構成を示すブロック図である。 12 is a block diagram showing a schematic circuit configuration of a peripheral circuit of the Poly-SiTr-TFT liquid crystal display device shown in FIG. 11.

【図13】本発明の実施の形態2におけるTFT電極基板の画素部の概略構成を示す図である。 13 is a diagram showing a schematic configuration of a pixel portion of the TFT electrode substrate in a second embodiment of the present invention.

【図14】図13に示すB−B'線で切断した断面を示す断面図である。 14 is a cross-sectional view showing a section cut at line B-B 'shown in FIG. 13.

【図15】図13に示すC−C'線で切断した断面を示す断面図である。 15 is a sectional view showing a section taken along line C-C 'shown in FIG. 13.

【図16】本発明の実施の形態2において、井桁状の裏面遮光膜に一定の電圧を印加するための構造の一例を示す要部断面図である。 In the second embodiment of Figure 16 the present invention, it is a fragmentary cross-sectional view showing an example of a structure for applying a constant voltage to the grid pattern of the back shielding film.

【図17】本発明の実施の形態2のPoly−SiTr Poly-SiTr embodiment 2 of FIG. 17 the present invention
−TFT液晶表示装置の液晶表示パネルの等化回路を示す図である。 -TFT is a diagram showing the equivalent circuit of the liquid crystal display panel of a liquid crystal display device.

【図18】本発明の実施の形態2の裏面遮光膜の他の例を説明するための図である。 18 is a diagram for explaining another example of the back shielding film of the second embodiment of the present invention.

【図19】本発明の実施の形態2の裏面遮光膜の他の例を説明するための図である。 19 is a diagram for explaining another example of the back shielding film of the second embodiment of the present invention.

【図20】本発明の実施の形態3におけるTFT電極基板の画素部の要部断面を示す断面図である。 20 is a cross-sectional view showing a principal part cross-section of a pixel portion of the TFT electrode substrate in a third embodiment of the present invention.

【図21】本発明の実施の形態3の透明導電膜(ITO [21] The transparent conductive film of the embodiment 3 of the present invention (ITO
3)を説明するための図である。 3) it is a diagram for explaining the.

【図22】本発明の実施の形態4の裏面遮光膜(BS) [22] the rear surface light-shielding film of the fourth embodiment of the present invention (BS)
の形状を示す図である。 It is a diagram illustrating a shape.

【図23】本発明の実施の形態4の半導体層(FG)の形状を示す図である。 23 is a diagram showing the shape of a semiconductor layer of a fourth embodiment of the present invention (FG).

【図24】本発明の実施の形態4の走査信号線(G)の形状を示す図である。 Is a view showing the shape of the scanning signal lines (G) of the fourth embodiment of FIG. 24 the present invention.

【図25】本発明の実施の形態4の映像信号線(D)および第1の導電膜(CVL1)の形状を示す図である。 25 is a diagram showing the shape of a fourth embodiment of the video signal lines (D) of the present invention and the first conductive film (CVL1).

【図26】本発明の実施の形態4の第2の導電膜(CV A second conductive film of the fourth embodiment of FIG. 26 the present invention (CV
L2)の形状を示す図である。 Is a diagram showing the shape of L2).

【図27】本発明の実施の形態4の画素電極(ITO [27] Embodiment 4 of the pixel electrode of the present invention (ITO
1)の形状を示す図である。 It is a diagram showing the shape of a 1).

【図28】本発明の実施の形態4のTFT基板の画素部の概略構成を示す図である。 28 is a diagram showing a schematic configuration of a pixel portion of the TFT substrate of the fourth embodiment of the present invention.

【図29】本発明の実施の形態4の1画素の等化回路を示す図である。 29 is a diagram showing an equivalent circuit of one pixel of a fourth embodiment of the present invention.

【図30】本発明の実施の形態4のPoly−SiTr Poly-SiTr in FIG. 30 of the present invention form 4
−TFT液晶表示装置の液晶表示パネルの等化回路を示す図である。 -TFT is a diagram showing the equivalent circuit of the liquid crystal display panel of a liquid crystal display device.

【図31】図30に示すプリチャージ回路(CPC)およびプリチャージ駆動回路(PCD)の動作を説明するための図である。 FIG. 31 is a diagram for explaining the operation of the precharge circuit shown in FIG. 30 (CPC) and precharge driving circuit (PCD).

【図32】本発明の実施の形態5の裏面遮光膜(BS) [Figure 32] back surface light-shielding film of the fifth embodiment of the present invention (BS)
の形状を示す図である。 It is a diagram illustrating a shape.

【図33】本発明の実施の形態5の半導体層(FG)の形状を示す図である。 33 is a diagram showing the shape of a semiconductor layer of a fifth embodiment of the present invention (FG).

【図34】本発明の実施の形態5の走査信号線(G)の形状を示す図である。 34 is a diagram showing the shape of the scanning signal lines (G) according to the fifth embodiment of the present invention.

【図35】本発明の実施の形態5の映像信号線(D)および第1の導電膜(CVL1)の形状を示す図である。 35 is a diagram showing the shape of the fifth embodiment of the video signal lines (D) and the first conductive film (CVL1) of the present invention.

【図36】本発明の実施の形態5の第2の導電膜(CV [36] The second conductive film of the fifth embodiment of the present invention (CV
L2)の形状を示す図である。 Is a diagram showing the shape of L2).

【図37】本発明の実施の形態5の画素電極(ITO [Figure 37] The pixel electrode of the fifth embodiment of the present invention (ITO
1)の形状を示す図である。 It is a diagram showing the shape of a 1).

【図38】液晶プロジェクタの使用状態の一例を示す図である。 38 is a diagram showing an example of a use state of the liquid crystal projector.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…TFT電極基板、11…石英基板、12…画素部、13…周辺回路部、14,23…配向膜、15,2 10 ... TFT electrode substrate, 11 ... a quartz substrate, 12 ... pixel portion, 13 ... peripheral circuit portion, 14 and 23 ... orientation film, 15, 2
4…偏光板、20…対向電極基板、21…ガラス基板、 4 ... polarizing plate, 20 ... counter electrode substrate, 21 ... glass substrate,
22…遮光膜、30…液晶、40…シール剤、50…光源、100…部屋、101…液晶プロジェクタ、102 22 ... light blocking film, 30 ... liquid crystal, 40 ... sealing agent, 50 ... light source, 100 ... room 101 ... liquid crystal projector, 102
…スクリーン、103…設置台、301…コントロールIC回路、302…ディジタル/アナログ(D/A)変換器、304…サンプルホールド回路、305…ドライバIC回路、306…信号処理回路、TFT−LCD… ... screen, 103 ... installation base, 301 ... control IC circuit, 302 ... digital / analog (D / A) converter, 304 ... sample and hold circuit, 305 ... driver IC circuit, 306 ... signal processing circuit, TFT-LCD ...
液晶表示パネル、G…走査信号線(ゲート信号線または水平信号線)、Ga…ゲート電極、Gb…走査信号線の櫛歯状の延長部、D…映像信号線(ドレイン信号線または垂直信号線)、Da…映像信号線の延長部、TFT… Liquid crystal display panel, G ... scanning signal lines (gate signal lines or horizontal signal lines), Ga ... gate electrode, Gb ... comb-shaped extension of the scanning signal line, D ... video signal lines (drain signal lines or vertical signal lines ), the extension of the Da ... video signal lines, TFT ...
薄膜トランジスタ、C…容量線、ITO1…画素電極、 TFT, C ... capacitance line, ITO1 ... pixel electrode,
ITO2…コモン電極、ITO3…透明導電膜、ILA ITO2 ... common electrode, ITO3 ... transparent conductive film, ILA
…絶縁膜、OC…平坦化膜、CH…コンタクトホール、 ... insulating film, OC ... flat film, CH ... contact holes,
CVL…導電膜、BS…裏面遮光膜、BSa…裏面遮光膜の薄膜トランジスタ遮光領域、BSb…裏面遮光膜の櫛歯状の延長部、FG…半導体層、FGa…半導体層の薄膜トランジスタ形成領域、SFG…半導体層のソース領域、DFG…半導体層のドレイン領域、PAD…パッド部、Cadd,CaddB…保持容量、Clc…液晶容量、CSTG…付加容量、SH…スイッチングトランジスタ、S,VSIG…ビデオ信号線、INV…インバータ回路、HSR…水平シフトレジスタ、HSRC…水平方向走査回路、VSR…垂直シフトレジスタ、SHD… CVL ... conductive film, BS ... backside shielding film, BSa ... TFT light shielding region of the back shielding film, BSb ... comb-shaped extension of the back shielding film, FG ... semiconductor layer, a thin film transistor forming region of FGa ... semiconductor layer, SFG ... a source region, a drain region of the DFG ... semiconductor layer of the semiconductor layer, pAD ... pad portion, Cadd, CaddB ... storage capacitor, Clc ... liquid crystal capacitance, CSTG ... additional capacitor, SH ... switching transistors, S, VSIG ... video signal lines, INV ... inverter circuit, HSR ... horizontal shift register, HSRC ... horizontal scanning circuit, VSR ... vertical shift register, SHD ...
サンプルホールド回路、ST,STC…トランスファゲート回路、SG,/SG…出力端子、CPC…プリチャージ回路、PCD…プリチャージ駆動回路。 Sample-and-hold circuit, ST, STC ... transfer gate circuit, SG, / SG ... output terminal, CPC ... precharge circuit, PCD ... precharge driving circuit.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI G09F 9/30 340 G09F 9/30 340 H01L 29/786 H01L 29/78 612Z 21/336 619B (72)発明者 奥村 治久 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 海東 拓生 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 江渡 正容 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 石田 一博 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 工藤 元 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 6 identification symbol FI G09F 9/30 340 G09F 9/30 340 H01L 29/786 H01L 29/78 612Z 21/336 619B (72) inventor Haruhisa Okumura Chiba Prefecture Mobara Hayano 3300 address Hitachi Seisakusho display in the group (72) inventor Haedong Takuo Mobara City, Chiba Prefecture Hayano 3300 address Hitachi Seisakusho display in the group (72) inventor Eto western Mobara City, Chiba Prefecture Hayano 3300 address, Inc. Hitachi Seisakusho display in the group (72) inventor Kazuhiro Ishida Chiba Prefecture Mobara Hayano 3300 address Hitachi Seisakusho display in the group (72) inventor Hajime Kudo Mobara City, Chiba Prefecture Hayano 3300 address Hitachi Seisakusho display in the group

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の基板と、 第2の基板と、 前記第1の基板と第2の基板との間に狭持される液晶層と、 前記第1の基板上に形成される半導体素子を有し、マトリクス状に配置される複数の画素と、 前記半導体素子を形成する半導体層と、 前記半導体層の一方の面側に形成される制御電極層と、 前記半導体層の他方の面側に形成される遮光膜とを有することを特徴とする液晶表示装置。 [1 claim: a first substrate, a second substrate, a liquid crystal layer which is sandwiched between the first substrate and the second substrate, a semiconductor formed on said first substrate has a device, a plurality of pixels arranged in a matrix, a semiconductor layer forming the semiconductor element, a control electrode layer formed on one surface side of the semiconductor layer, the other surface of the semiconductor layer a liquid crystal display device; and a light shielding film formed on the side.
  2. 【請求項2】 第1の方向に延長して設けられ、前記第1の方向に連続して設けられる各画素の制御電極層に、 Wherein provided to extend in a first direction, the control electrode layer of each pixel is provided continuously in the first direction,
    制御電圧を印加する複数の走査信号線を有し、 前記遮光膜は、前記半導体層と同一工程により形成される層を挟んで、前記各走査信号線と対向して設けられ、 A plurality of scanning signal lines for applying the control voltage, the light shielding film, sandwiching a layer formed by the semiconductor layer and the same step, provided to face the respective scanning signal lines,
    前記各走査信号線に印加される制御電圧が供給されることを特徴とする請求項1に記載の液晶表示装置。 The liquid crystal display device according to claim 1 in which the control voltage applied to the respective scanning signal lines, characterized in that it is supplied.
  3. 【請求項3】 第1の方向に延長して設けられ、前記第1の方向に連続して設けられる各画素の制御電極層に、 3. disposed to extend in a first direction, the control electrode layer of each pixel is provided continuously in the first direction,
    制御電圧を印加する複数の走査信号線を有し、 前記遮光膜は、前記半導体層と同一工程により形成される層を挟んで、前記各走査信号線と対向して設けられ、 また、前記遮光膜は、前記各走査信号線に印加される制御電圧が供給され、前記半導体素子を制御することを特徴とする請求項1に記載の液晶表示装置。 A plurality of scanning signal lines for applying the control voltage, the light shielding film, sandwiching a layer formed by the semiconductor layer and the same step, provided to face the respective scanning signal lines, also, the light blocking film, the control voltage applied to each scanning signal line is supplied, the liquid crystal display device according to claim 1, wherein the controller controls the semiconductor device.
  4. 【請求項4】 第1の方向に延長して設けられ、前記第1の方向に連続して設けられる各画素の制御電極層に、 4. provided to extend in a first direction, the control electrode layer of each pixel is provided continuously in the first direction,
    制御電圧を印加する複数の走査信号線を有し、 前記遮光膜は、前記半導体層と同一工程により形成される層を挟んで、前記各走査信号線と対向して設けられ、 A plurality of scanning signal lines for applying the control voltage, the light shielding film, sandwiching a layer formed by the semiconductor layer and the same step, provided to face the respective scanning signal lines,
    前記各走査信号線に印加される制御電圧と同期した電圧が供給されることを特徴とする請求項1に記載の液晶表示装置。 The liquid crystal display device according to claim 1 in which voltage synchronized with the control voltage applied to the respective scanning signal lines, characterized in that it is supplied.
  5. 【請求項5】 前記各走査信号線および遮光膜は、前記第1の方向に連続して設けられる画素列に隣接する画素列の各画素間に、第2の方向に延長して設けられる櫛歯状の延長部を有し、 前記半導体層と同一工程により形成される層は、前記第1の方向に連続して設けられる画素列に隣接する画素列の各画素に制御電圧を印加する走査信号線の一部、および櫛歯状の延長部の下側に設けられることを特徴とする請求項2ないし請求項4のいずれか1項に記載の液晶表示装置。 Wherein said scanning signal lines and the light shielding film, between each pixel of pixel column adjacent to the pixel rows which are provided continuously in the first direction are disposed to extend in a second direction comb has a tooth-like extensions, the semiconductor layer and the layer formed by the same process applies a control voltage to each pixel in the pixel column adjacent to the pixel rows which are provided continuously in the first direction scan part of the signal line, and a liquid crystal display device according to any one of claims 2 to 4, characterized in that provided on the underside of the comb-teeth-like extension.
  6. 【請求項6】 前記遮光膜は、高融点金属シリサイド膜を含むことを特徴とする請求項1ないし請求項4のいずれか1項に記載の液晶表示装置。 Wherein said light shielding film, a liquid crystal display device according to any one of claims 1 to 4, characterized in that it comprises a refractory metal silicide film.
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