JPH11340059A - インダクタンス素子 - Google Patents
インダクタンス素子Info
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- JPH11340059A JPH11340059A JP10147103A JP14710398A JPH11340059A JP H11340059 A JPH11340059 A JP H11340059A JP 10147103 A JP10147103 A JP 10147103A JP 14710398 A JP14710398 A JP 14710398A JP H11340059 A JPH11340059 A JP H11340059A
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- inductance element
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Abstract
(57)【要約】
【課題】 本発明は、電子機器などに設けられ、Ｑ値の
向上させることができ、損失の小さな巻線型のインダク
タンス素子を提供することを目的とする。 【解決手段】 巻線１３を巻回部１３ｂと引出部１３ｃ
に分け、巻回部１３ｂと端子部１４，１５とのそれぞれ
に隙間を設けるとともに、その一方の隙間をＦとした場
合に、素子の全長をＰ１、Ｋ＝Ｆ÷Ｐ１とすると、０．
１＜Ｋ＜０．３５とするか、巻回部１３ｂの巻線と巻線
との間の隙間を１０μｍ〜６０μｍとした。
向上させることができ、損失の小さな巻線型のインダク
タンス素子を提供することを目的とする。 【解決手段】 巻線１３を巻回部１３ｂと引出部１３ｃ
に分け、巻回部１３ｂと端子部１４，１５とのそれぞれ
に隙間を設けるとともに、その一方の隙間をＦとした場
合に、素子の全長をＰ１、Ｋ＝Ｆ÷Ｐ１とすると、０．
１＜Ｋ＜０．３５とするか、巻回部１３ｂの巻線と巻線
との間の隙間を１０μｍ〜６０μｍとした。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信器，電
源および他の電子機器に用いられるインダクタンス素子
に関するものである。
源および他の電子機器に用いられるインダクタンス素子
に関するものである。
【０００２】
【従来の技術】図１３は従来のインダクタンス素子を示
す斜視図である（実開昭６１−１４４６１６号公報）。
図１３において、１は基体で、基体１は両端部に鍔部
２，３がそれぞれ設けられており、鍔部２と鍔部３の間
には巻部４が形成されている。また、鍔部２，３にはそ
れぞれ溝部５が設けられている。６は基体１に巻回され
た巻線で、巻線６の端部はそれぞれ溝部５に保持されて
いる。この様な構成によって、回路基盤等にインダクタ
ンス素子を実装する場合に方向性が存在せず、実装性が
向上し、回路基盤の生産性が向上する。また、巻線が接
合部分となる鍔部よりはみ出さないので、実装性を向上
させることができる。
す斜視図である（実開昭６１−１４４６１６号公報）。
図１３において、１は基体で、基体１は両端部に鍔部
２，３がそれぞれ設けられており、鍔部２と鍔部３の間
には巻部４が形成されている。また、鍔部２，３にはそ
れぞれ溝部５が設けられている。６は基体１に巻回され
た巻線で、巻線６の端部はそれぞれ溝部５に保持されて
いる。この様な構成によって、回路基盤等にインダクタ
ンス素子を実装する場合に方向性が存在せず、実装性が
向上し、回路基盤の生産性が向上する。また、巻線が接
合部分となる鍔部よりはみ出さないので、実装性を向上
させることができる。
【０００３】他の従来の技術としては、例えば特開平８
−１２４７４８号公報，特開平８−１２４７４９号公
報，特開平８−２１３２４８号公報および実開平３−１
５１０号公報，特開平９−３０６７４４号公報等が存在
する。
−１２４７４８号公報，特開平８−１２４７４９号公
報，特開平８−２１３２４８号公報および実開平３−１
５１０号公報，特開平９−３０６７４４号公報等が存在
する。
【０００４】
【発明が解決しようとする課題】しかしながら以上のよ
うな構成では、思うようにインダクタンス素子のＱ値を
をあげることができず、損失が大きくなるという問題点
があった。
うな構成では、思うようにインダクタンス素子のＱ値を
をあげることができず、損失が大きくなるという問題点
があった。
【０００５】本発明は、上記従来の課題を解決するもの
で、Ｑ値を向上させ、素子の損失を抑える巻線型のイン
ダクタンス素子を提供することを目的とする。
で、Ｑ値を向上させ、素子の損失を抑える巻線型のイン
ダクタンス素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】基体の両端に端子部を備
え、端子部間に巻線を巻回して得られるインダクタンス
素子であって、巻線の巻回部と一対の端子部との間にそ
れぞれ隙間を設け、その一つの隙間をＦ、素子の全長を
Ｐ１、Ｋ＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ＜０．３
５とした。
え、端子部間に巻線を巻回して得られるインダクタンス
素子であって、巻線の巻回部と一対の端子部との間にそ
れぞれ隙間を設け、その一つの隙間をＦ、素子の全長を
Ｐ１、Ｋ＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ＜０．３
５とした。
【０００７】さらに、巻回部の巻線と巻線との間の隙間
を１０μｍ〜６０μｍとした。
を１０μｍ〜６０μｍとした。
【０００８】
【発明の実施の形態】請求項１に記載の発明は、基体
と、前記基体に巻回された巻線と、前記基体に設けられ
前記巻線と接続される一対の端子部とを備えたインダク
タンス素子であって、巻線は巻回部と引出部によって構
成され、前記巻回部と一対の端子部との間にそれぞれ隙
間を設け、その一つの隙間をＦ、素子の全長をＰ１、Ｋ
＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ＜０．３５とした
事によって、Ｑ値を向上させることができ、損失を小さ
くすることができる。
と、前記基体に巻回された巻線と、前記基体に設けられ
前記巻線と接続される一対の端子部とを備えたインダク
タンス素子であって、巻線は巻回部と引出部によって構
成され、前記巻回部と一対の端子部との間にそれぞれ隙
間を設け、その一つの隙間をＦ、素子の全長をＰ１、Ｋ
＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ＜０．３５とした
事によって、Ｑ値を向上させることができ、損失を小さ
くすることができる。
【０００９】請求項２に記載の発明は、基体と、前記基
体に巻回された巻線と、前記基体に設けられ前記巻線と
接続される一対の端子部とを備えたインダクタンス素子
であって、巻線は巻回部と引出部によって構成され、前
記巻回部の巻線と巻線の間隔を１０μｍ〜６０μｍとし
た事によってＱ値を向上させることができ、損失を小さ
くすることができる。
体に巻回された巻線と、前記基体に設けられ前記巻線と
接続される一対の端子部とを備えたインダクタンス素子
であって、巻線は巻回部と引出部によって構成され、前
記巻回部の巻線と巻線の間隔を１０μｍ〜６０μｍとし
た事によってＱ値を向上させることができ、損失を小さ
くすることができる。
【００１０】請求項３に記載の発明は、基体と、前記基
体に巻回された巻線と、前記基体に設けられ前記巻線と
接続される一対の端子部とを備えたインダクタンス素子
であって、巻線は巻回部と引出部によって構成され、前
記巻回部と一対の端子部との間にそれぞれ隙間を設け、
その一つの隙間をＦ、素子の全長をＰ１、Ｋ＝Ｆ÷Ｐ１
としたときに、０．１＜Ｋ＜０．３５とするとともに、
前記巻回部の巻線と巻線の間隔を１０μｍ〜６０μｍと
した事によってＱ値を向上させることができ、損失を小
さくすることができる。
体に巻回された巻線と、前記基体に設けられ前記巻線と
接続される一対の端子部とを備えたインダクタンス素子
であって、巻線は巻回部と引出部によって構成され、前
記巻回部と一対の端子部との間にそれぞれ隙間を設け、
その一つの隙間をＦ、素子の全長をＰ１、Ｋ＝Ｆ÷Ｐ１
としたときに、０．１＜Ｋ＜０．３５とするとともに、
前記巻回部の巻線と巻線の間隔を１０μｍ〜６０μｍと
した事によってＱ値を向上させることができ、損失を小
さくすることができる。
【００１１】請求項４に記載の発明は、請求項１，２，
３において、巻線の両端部以外を保護材でほぼ覆った事
によって、耐候性を向上させることができ、しかも実装
器のピックアップミスを低減させることができる。
３において、巻線の両端部以外を保護材でほぼ覆った事
によって、耐候性を向上させることができ、しかも実装
器のピックアップミスを低減させることができる。
【００１２】請求項５に記載の発明は、請求項１，２，
３において、基体の両端部に鍔部を設け、前記鍔部間に
巻部を設け、前記巻部に巻線を巻回するとともに、前記
鍔部にのみ端子部を設けた事によって、巻線を巻易く
し、しかも取付に方向性が存在しない素子を得ることが
できる。
３において、基体の両端部に鍔部を設け、前記鍔部間に
巻部を設け、前記巻部に巻線を巻回するとともに、前記
鍔部にのみ端子部を設けた事によって、巻線を巻易く
し、しかも取付に方向性が存在しない素子を得ることが
できる。
【００１３】以下、本発明におけるの実施の形態につい
て説明する。図１は本発明の一実施の形態におけるイン
ダクタンス素子を示す斜視図である。
て説明する。図１は本発明の一実施の形態におけるイン
ダクタンス素子を示す斜視図である。
【００１４】図１において、７は基体で、基体７はアル
ミナ等の非磁性材料やフェライト（具体的にはＭｎ系フ
ェライト）等の磁性材料などが用いられる。基体７の構
成材料としてアルミナ等の非磁性材料を用いる場合に
は、対応周波数が１００ＭＨｚ以上が好ましく、特に非
磁性材料として前述のアルミナ若しくはアルミナを含む
材料を用いると、特性面およびコスト面等で非常に有利
になる。また、基体７の構成材料としてフェライト等の
磁性材料を用いる場合には、対応周波数が１００ＭＨｚ
以下が好ましく、磁性材料として、フェライトを用いる
と特性面，加工性の面およびコスト面で有利になる。
ミナ等の非磁性材料やフェライト（具体的にはＭｎ系フ
ェライト）等の磁性材料などが用いられる。基体７の構
成材料としてアルミナ等の非磁性材料を用いる場合に
は、対応周波数が１００ＭＨｚ以上が好ましく、特に非
磁性材料として前述のアルミナ若しくはアルミナを含む
材料を用いると、特性面およびコスト面等で非常に有利
になる。また、基体７の構成材料としてフェライト等の
磁性材料を用いる場合には、対応周波数が１００ＭＨｚ
以下が好ましく、磁性材料として、フェライトを用いる
と特性面，加工性の面およびコスト面で有利になる。
【００１５】図２は本発明の一実施の形態におけるイン
ダクタンス素子の基体７のみを示した斜視図である。図
２に示す様に、基体７は後述する巻線を巻回する巻部８
と巻部８の両端にそれぞれ設けられた鍔部９，１０より
構成されている。巻部８および鍔部９，１０の断面形状
は略正方形状の直方体である。また、巻部８は鍔部９，
１０より段落ちしており、巻部８の径は鍔部９，１０の
径よりも小さくなっている。巻部８は後述する巻線が巻
回されるので、巻線の被膜等に傷が入り、ショート等を
防止する等の目的で角部８ａに面取りやテーパー加工な
どを施した方が好ましい。
ダクタンス素子の基体７のみを示した斜視図である。図
２に示す様に、基体７は後述する巻線を巻回する巻部８
と巻部８の両端にそれぞれ設けられた鍔部９，１０より
構成されている。巻部８および鍔部９，１０の断面形状
は略正方形状の直方体である。また、巻部８は鍔部９，
１０より段落ちしており、巻部８の径は鍔部９，１０の
径よりも小さくなっている。巻部８は後述する巻線が巻
回されるので、巻線の被膜等に傷が入り、ショート等を
防止する等の目的で角部８ａに面取りやテーパー加工な
どを施した方が好ましい。
【００１６】また、例えば鍔部１０と巻部８の境界には
テーパー部１１を設けることによって、巻線を巻きやす
くしたり、巻線の被覆に傷が入ったりすることを防止す
ることができる。同様に鍔部９と巻部８の境界部にもテ
ーパー部１２を設けた。
テーパー部１１を設けることによって、巻線を巻きやす
くしたり、巻線の被覆に傷が入ったりすることを防止す
ることができる。同様に鍔部９と巻部８の境界部にもテ
ーパー部１２を設けた。
【００１７】１３は基体７に巻回された巻線で、巻線１
３は巻部８上に巻かれており、巻線１３は、隙間を設け
て巻かれるか、密着して巻かれている。巻線１３を隙間
を設けて巻部８上に巻回する事で、Ｑ値の劣化などを防
止し、巻線１３を密着して巻くことで、巻数を増やしイ
ンダクタンスを高くすることができる。
３は巻部８上に巻かれており、巻線１３は、隙間を設け
て巻かれるか、密着して巻かれている。巻線１３を隙間
を設けて巻部８上に巻回する事で、Ｑ値の劣化などを防
止し、巻線１３を密着して巻くことで、巻数を増やしイ
ンダクタンスを高くすることができる。
【００１８】１４，１５は鍔部９，１０にそれぞれ設け
られた端子部で、端子部１４，１５は端子電極と接合層
から構成されている。
られた端子部で、端子部１４，１５は端子電極と接合層
から構成されている。
【００１９】図３に示す様に、端子電極は、基体７の上
に導電材料で構成された下地膜１００と、下地膜１００
の上に形成され導電材料にて構成された導電膜１０１と
を含む構成となっている。この場合、特に下地膜１００
を基体７上に無電解メッキにて形成するかもしくは導電
ペーストを基体７の上に塗布し、焼き付けで形成する事
によって、電解メッキを行いにくいセラミック（アルミ
ナやフェライト等）で構成された基体７上に容易に下地
膜１００を形成することができ、その下地膜１００の上
に電解メッキによって、導電膜１０１を形成することに
よって、短時間でしかも厚い膜厚の端子電極を形成する
ことができる。
に導電材料で構成された下地膜１００と、下地膜１００
の上に形成され導電材料にて構成された導電膜１０１と
を含む構成となっている。この場合、特に下地膜１００
を基体７上に無電解メッキにて形成するかもしくは導電
ペーストを基体７の上に塗布し、焼き付けで形成する事
によって、電解メッキを行いにくいセラミック（アルミ
ナやフェライト等）で構成された基体７上に容易に下地
膜１００を形成することができ、その下地膜１００の上
に電解メッキによって、導電膜１０１を形成することに
よって、短時間でしかも厚い膜厚の端子電極を形成する
ことができる。
【００２０】なお、本実施の形態では、端子電極を２層
（下地膜１００と導電膜１０１）で構成したが、１層で
も３層以上でもよい。例えば、端子電極の厚さが薄くて
も良い場合には、端子電極を１層で構成すると、膜構造
が簡単になり、生産性が向上し、また、端子電極自体に
耐候性を持たせたい場合や、基体７の保護を行う場合、
或いは端子電極と基体７との密着強度を向上させる場合
には、３層以上の多層膜にすることが好ましい。
（下地膜１００と導電膜１０１）で構成したが、１層で
も３層以上でもよい。例えば、端子電極の厚さが薄くて
も良い場合には、端子電極を１層で構成すると、膜構造
が簡単になり、生産性が向上し、また、端子電極自体に
耐候性を持たせたい場合や、基体７の保護を行う場合、
或いは端子電極と基体７との密着強度を向上させる場合
には、３層以上の多層膜にすることが好ましい。
【００２１】下地膜１００及び導電膜１０１の構成材料
としては、銅，銀，金等の導電性金属材料や銅合金、銀
合金，金合金などの導電性合金材料及びそれら導電性材
料に他の元素を添加したものなどが用いられる。特に、
下地膜１００に銀或いは銀合金を焼き付けで形成し、下
地膜１００の上に銅或いは銅合金を電解メッキにて導電
膜１０１を形成することが、生産性やコストの面で非常
に有利であり、しかも基体７と端子電極との接合強度を
大きくすることができる。
としては、銅，銀，金等の導電性金属材料や銅合金、銀
合金，金合金などの導電性合金材料及びそれら導電性材
料に他の元素を添加したものなどが用いられる。特に、
下地膜１００に銀或いは銀合金を焼き付けで形成し、下
地膜１００の上に銅或いは銅合金を電解メッキにて導電
膜１０１を形成することが、生産性やコストの面で非常
に有利であり、しかも基体７と端子電極との接合強度を
大きくすることができる。
【００２２】端子電極の上に接合層を形成するが、この
接合層は、配線パターン等に素子と電気的な接合を行う
ための半田等が付着している等の場合には、不要となる
が、一般的には、回路基板との接合強度を増すために、
接合層を設けることが好ましい。
接合層は、配線パターン等に素子と電気的な接合を行う
ための半田等が付着している等の場合には、不要となる
が、一般的には、回路基板との接合強度を増すために、
接合層を設けることが好ましい。
【００２３】接合層は耐食層１０２と接合表層１０３か
ら構成されており、少なくとも接合層としては接合表層
は必要になり、耐食層１０２は時と場合によって必要に
応じて設ける。耐食層１０２としてはＮｉ，Ｔｉ，パラ
ジウム等の耐食性のある金属かもしくはそれらの合金を
メッキ法等によって形成する。この耐食層１０２を設け
ることによって、端子電極の耐食性を飛躍的に向上させ
ることができる。耐食層１０２上には、半田等の導電性
接合材で構成され、メッキ法等などで形成された接合表
層１０３が設けられている。
ら構成されており、少なくとも接合層としては接合表層
は必要になり、耐食層１０２は時と場合によって必要に
応じて設ける。耐食層１０２としてはＮｉ，Ｔｉ，パラ
ジウム等の耐食性のある金属かもしくはそれらの合金を
メッキ法等によって形成する。この耐食層１０２を設け
ることによって、端子電極の耐食性を飛躍的に向上させ
ることができる。耐食層１０２上には、半田等の導電性
接合材で構成され、メッキ法等などで形成された接合表
層１０３が設けられている。
【００２４】１６は巻線１３の端部を除いてほぼ全てを
覆うように設けられた保護材で、保護材１６はエポキシ
樹脂等の耐候性を有する材料で構成されている。保護材
１６の構成材料としては他にレジストが用いることがで
き、レジストを用いる事によって容易に保護材の形成が
可能になり生産性が向上する。また、保護材１６として
カチオン系またはアニオン系樹脂によって構成された電
着膜で作製することもでき、電着膜を用いる事によっ
て、一度に大量の素子に保護材１６を形成することが出
きるので、非常に生産性を向上させることができる。こ
の様に巻線１３を覆うように保護材１６を設ける事によ
って、実装機のノズルで素子を吸着し易くなり、しかも
ノズル等によって巻線１３が変形したり、時には切れた
りすることは、発生しない。なお、保護材１６として絶
縁材料を用いることによって巻線１３間の確実な絶縁を
行うことができる。また、保護材１６として表面が滑ら
かな樹脂材料を用いることによって、更にノズルでの吸
着特性を向上させることができ、実装ミスなどを抑制で
きる。この様に、従来では実装部品として不向きであっ
た巻線タイプのインダクタンス素子において、保護材１
６を設ける構成とすることによって、飛躍的に実装性を
向上させることができる。
覆うように設けられた保護材で、保護材１６はエポキシ
樹脂等の耐候性を有する材料で構成されている。保護材
１６の構成材料としては他にレジストが用いることがで
き、レジストを用いる事によって容易に保護材の形成が
可能になり生産性が向上する。また、保護材１６として
カチオン系またはアニオン系樹脂によって構成された電
着膜で作製することもでき、電着膜を用いる事によっ
て、一度に大量の素子に保護材１６を形成することが出
きるので、非常に生産性を向上させることができる。こ
の様に巻線１３を覆うように保護材１６を設ける事によ
って、実装機のノズルで素子を吸着し易くなり、しかも
ノズル等によって巻線１３が変形したり、時には切れた
りすることは、発生しない。なお、保護材１６として絶
縁材料を用いることによって巻線１３間の確実な絶縁を
行うことができる。また、保護材１６として表面が滑ら
かな樹脂材料を用いることによって、更にノズルでの吸
着特性を向上させることができ、実装ミスなどを抑制で
きる。この様に、従来では実装部品として不向きであっ
た巻線タイプのインダクタンス素子において、保護材１
６を設ける構成とすることによって、飛躍的に実装性を
向上させることができる。
【００２５】次にインダクタンス素子の製造方法につい
て説明する。まず、乾式プレスや押し出し成形などによ
って、基体７を作製する。このとき押し出し法等で基体
７を作製する場合には切削加工等を用いて巻部８及び鍔
部９，１０を作製する。次に鍔部９の全面（本実施の形
態では４つの側面９ａ及び一つの端面９ｂ）に下地膜１
００を形成し、その後に下地膜１００の上に電解メッキ
などによって導電膜１０１を形成し、端子電極を形成す
る。この時、端子電極は鍔部９の全面に形成したが、側
面９ａにのみ端子電極を形成する構成や、端面９ｂのみ
に端子電極を形成する構成や、側面９ａの一部にしかも
環状に端子電極を形成する構成等Ｑ値や実装性を考慮し
て様々な形態をとることができる、鍔部１０についても
同様に鍔部１０の全面（本実施の形態では４つの側面１
０ａ及び一つの端面１０ｂ）に下地膜１００を形成し、
その後に下地膜１００の上に電解メッキなどによって導
電膜１０１を形成し、端子電極を形成する。
て説明する。まず、乾式プレスや押し出し成形などによ
って、基体７を作製する。このとき押し出し法等で基体
７を作製する場合には切削加工等を用いて巻部８及び鍔
部９，１０を作製する。次に鍔部９の全面（本実施の形
態では４つの側面９ａ及び一つの端面９ｂ）に下地膜１
００を形成し、その後に下地膜１００の上に電解メッキ
などによって導電膜１０１を形成し、端子電極を形成す
る。この時、端子電極は鍔部９の全面に形成したが、側
面９ａにのみ端子電極を形成する構成や、端面９ｂのみ
に端子電極を形成する構成や、側面９ａの一部にしかも
環状に端子電極を形成する構成等Ｑ値や実装性を考慮し
て様々な形態をとることができる、鍔部１０についても
同様に鍔部１０の全面（本実施の形態では４つの側面１
０ａ及び一つの端面１０ｂ）に下地膜１００を形成し、
その後に下地膜１００の上に電解メッキなどによって導
電膜１０１を形成し、端子電極を形成する。
【００２６】次に、巻線１３を巻部８に巻回する。この
時、巻回数は、素子のインダクタンス等を考慮して決定
される。また、Ｑ値を向上させるために、巻線と巻線の
間に隙間を設けて、Ｑ値を向上させることも可能とな
る。更に、この時端子電極と巻線１３は巻線１３の端部
を除いて所定の間隔を設ける事が好ましい。
時、巻回数は、素子のインダクタンス等を考慮して決定
される。また、Ｑ値を向上させるために、巻線と巻線の
間に隙間を設けて、Ｑ値を向上させることも可能とな
る。更に、この時端子電極と巻線１３は巻線１３の端部
を除いて所定の間隔を設ける事が好ましい。
【００２７】次に、巻線１３の端部と端子電極を超音波
溶接などによって、接合する。図４に示す様に、端子電
極の上に巻線１３の端部を載置し、図示していないが巻
線１３に超音波溶接機のホーンを押し当て溶接を行い、
図５（ａ）に示す様に巻線１３を押し潰して導電膜１０
１の中にめり込ませる。この時、巻線１３の上面は、導
電膜１０１の上面とほぼ同一平面か、導電膜１０１の上
面よりもくぼませることが、実装性等の面で好ましい。
なお、溶接の手段としては、他にレーザ溶接やスポット
溶接などを用いることができる。
溶接などによって、接合する。図４に示す様に、端子電
極の上に巻線１３の端部を載置し、図示していないが巻
線１３に超音波溶接機のホーンを押し当て溶接を行い、
図５（ａ）に示す様に巻線１３を押し潰して導電膜１０
１の中にめり込ませる。この時、巻線１３の上面は、導
電膜１０１の上面とほぼ同一平面か、導電膜１０１の上
面よりもくぼませることが、実装性等の面で好ましい。
なお、溶接の手段としては、他にレーザ溶接やスポット
溶接などを用いることができる。
【００２８】確実にしかも容易に巻線１３を端子電極
（前述の様に本実施の形態では下地膜１００と導電膜１
０１の多層構造）に接合させる条件として、巻線１３の
直径ｔ（図４）と端子電極の膜厚Ｔ（図４）の関係を以
下の関係にすることを見いだした。Ｔ÷ｔ＝Ｐとした場
合、０．３＜Ｐ＜５．０（より好ましくは０．９＜Ｐ＜
２．０）とすることが好ましいことがわかった。Ｐが
０．３より小さくなると、十分に巻線１３を端子電極に
めり込ませることができず、十分な強度を得ることがで
きず、Ｐが５．０を超えても接合強度等は増大しない。
例えば、巻線１３の径を２０〜６０μｍとした場合、端
子電極の膜厚は６〜３００μｍと設定することが好まし
い。
（前述の様に本実施の形態では下地膜１００と導電膜１
０１の多層構造）に接合させる条件として、巻線１３の
直径ｔ（図４）と端子電極の膜厚Ｔ（図４）の関係を以
下の関係にすることを見いだした。Ｔ÷ｔ＝Ｐとした場
合、０．３＜Ｐ＜５．０（より好ましくは０．９＜Ｐ＜
２．０）とすることが好ましいことがわかった。Ｐが
０．３より小さくなると、十分に巻線１３を端子電極に
めり込ませることができず、十分な強度を得ることがで
きず、Ｐが５．０を超えても接合強度等は増大しない。
例えば、巻線１３の径を２０〜６０μｍとした場合、端
子電極の膜厚は６〜３００μｍと設定することが好まし
い。
【００２９】又、巻線１３を端子電極に超音波溶接など
で接合した場合、図６に示す様に巻線１３は押し潰され
て幅広部１３ａが形成される事になるが、この幅広部の
最大幅Ｖは巻線１３の径ｔの１．５倍以上とする事が接
合強度等の面で好ましく、１．５倍より小さい場合に
は、巻線１３があまり端子電極にめり込むことはなく、
接合強度が向上しない。
で接合した場合、図６に示す様に巻線１３は押し潰され
て幅広部１３ａが形成される事になるが、この幅広部の
最大幅Ｖは巻線１３の径ｔの１．５倍以上とする事が接
合強度等の面で好ましく、１．５倍より小さい場合に
は、巻線１３があまり端子電極にめり込むことはなく、
接合強度が向上しない。
【００３０】また、図５（ｂ）に示すように、巻線１３
を端子電極に固定しやすいように、端子電極にのみ溝２
００を設け、この溝２００の中に巻線１３を保持して超
音波溶接を行うことで、接合部の位置精度を向上させる
事ができるので、接合部のばらつきによる、実装性のば
らつきなどを抑えることができる。この溝２００は、先
端の鋭利なパンチなどで作製される。また、本実施の形
態では巻線１３と端子電極の接合性をよくしたり基体７
を傷つけないようにするために端子電極のみに溝２００
を設けたが、この溝２００は基体７の機械的強度が大き
い場合には、基体７まで達するように設けることがで
き、溝２００の作製が容易になり、生産性が向上する。
を端子電極に固定しやすいように、端子電極にのみ溝２
００を設け、この溝２００の中に巻線１３を保持して超
音波溶接を行うことで、接合部の位置精度を向上させる
事ができるので、接合部のばらつきによる、実装性のば
らつきなどを抑えることができる。この溝２００は、先
端の鋭利なパンチなどで作製される。また、本実施の形
態では巻線１３と端子電極の接合性をよくしたり基体７
を傷つけないようにするために端子電極のみに溝２００
を設けたが、この溝２００は基体７の機械的強度が大き
い場合には、基体７まで達するように設けることがで
き、溝２００の作製が容易になり、生産性が向上する。
【００３１】接合層を要しない場合には、ここで巻線に
保護材１６を巻線１３の端子電極との接合部以外をほぼ
覆うように設けて完成するが、接合層を必要とする場合
には以下の工程が必要になる。
保護材１６を巻線１３の端子電極との接合部以外をほぼ
覆うように設けて完成するが、接合層を必要とする場合
には以下の工程が必要になる。
【００３２】まず、図７に示す様にＮｉやＴｉ等の耐食
性のある材料で耐食層１０２をメッキ法やスパッタリン
グ法で形成し、その耐食層１０２の上に半田，鉛レス半
田等の導電性接合材で構成された接合表層１０３がメッ
キ法等で形成される。本実施の形態の場合この耐食層１
０２と接合表層１０３で接合層が形成されている。な
お、接合層としては、耐食層１０２は使用環境等によっ
て省略することができるので、少なくとも接合表層が必
要になる。
性のある材料で耐食層１０２をメッキ法やスパッタリン
グ法で形成し、その耐食層１０２の上に半田，鉛レス半
田等の導電性接合材で構成された接合表層１０３がメッ
キ法等で形成される。本実施の形態の場合この耐食層１
０２と接合表層１０３で接合層が形成されている。な
お、接合層としては、耐食層１０２は使用環境等によっ
て省略することができるので、少なくとも接合表層が必
要になる。
【００３３】この接合層を端子電極の上に設けること
で、巻線１３は確実に端子電極との接合強度を増すこと
ができる。この様に端子電極と接合電極で端子部１４，
１５が形成され、素子が完成する。
で、巻線１３は確実に端子電極との接合強度を増すこと
ができる。この様に端子電極と接合電極で端子部１４，
１５が形成され、素子が完成する。
【００３４】次に、端子部１４，１５と巻線１３の関係
について詳細に説明する。Ｑ値劣化の一つの要因として
考えられるのは、端子部１４，１５と巻線１３の隙間Ｆ
と考えられる。なお、図８に示す様に、巻線１３は、巻
部８に巻回された巻回部１３ｂと、引出部１３ｃによっ
て構成されており、隙間Ｆとはこの巻回部１３ｂと端子
部１４間の距離である。なお、図９に示す様な場合に
は、巻回部１３ｂとは巻角が同じものであり、巻角が異
なる部分を引出部１３ｃとする。本実施の形態では、こ
の隙間Ｆを素子の全長Ｐ１（図１に示す）を基準にして
規定したものであり、このＦ÷Ｐ１＝Ｋとした場合、
０．１＜Ｋ＜０．３５となるように隙間Ｆの距離を決め
ることによって、Ｑ値を向上させることができる。Ｋが
０．１以下であると、Ｑ値の低下していまい、Ｋが０．
３５以上であると、巻線の巻回部１３ｂが短くなり、Ｑ
値以外の特性が劣化する。なお、図８，９には、端子部
１４と巻回部１３ｂとの隙間Ｆが存在することしか記載
していないが、この隙間Ｆは端子部１４と端子部１５の
双方に設けられており、素子１つにおける隙間Ｆの合計
は２×Ｆとなる。
について詳細に説明する。Ｑ値劣化の一つの要因として
考えられるのは、端子部１４，１５と巻線１３の隙間Ｆ
と考えられる。なお、図８に示す様に、巻線１３は、巻
部８に巻回された巻回部１３ｂと、引出部１３ｃによっ
て構成されており、隙間Ｆとはこの巻回部１３ｂと端子
部１４間の距離である。なお、図９に示す様な場合に
は、巻回部１３ｂとは巻角が同じものであり、巻角が異
なる部分を引出部１３ｃとする。本実施の形態では、こ
の隙間Ｆを素子の全長Ｐ１（図１に示す）を基準にして
規定したものであり、このＦ÷Ｐ１＝Ｋとした場合、
０．１＜Ｋ＜０．３５となるように隙間Ｆの距離を決め
ることによって、Ｑ値を向上させることができる。Ｋが
０．１以下であると、Ｑ値の低下していまい、Ｋが０．
３５以上であると、巻線の巻回部１３ｂが短くなり、Ｑ
値以外の特性が劣化する。なお、図８，９には、端子部
１４と巻回部１３ｂとの隙間Ｆが存在することしか記載
していないが、この隙間Ｆは端子部１４と端子部１５の
双方に設けられており、素子１つにおける隙間Ｆの合計
は２×Ｆとなる。
【００３５】図１０は周波数とＱ値の関係を示したグラ
フであり、図１０において、Ｑ１は隙間Ｆが０μｍ（端
子部と巻回部が接触）したものであり、Ｑ２は隙間Ｆ＝
３００μｍとした場合である。この時素子の全長Ｐ１は
１．６ｍｍとした。従ってＱ２ではＫ＝０．１９とな
る。図１０からわかるように、隙間Ｆを設ける場合とそ
うでない場合には非常にＱ値に違いがあることがわか
る。
フであり、図１０において、Ｑ１は隙間Ｆが０μｍ（端
子部と巻回部が接触）したものであり、Ｑ２は隙間Ｆ＝
３００μｍとした場合である。この時素子の全長Ｐ１は
１．６ｍｍとした。従ってＱ２ではＫ＝０．１９とな
る。図１０からわかるように、隙間Ｆを設ける場合とそ
うでない場合には非常にＱ値に違いがあることがわか
る。
【００３６】更に、図１１に示す巻線１３の巻回部１３
ｂの巻線と巻線の間隔Ｗは、１０〜６０μｍ（好ましく
は２０〜４０μｍ）とする事が好ましい。この範囲に間
隔Ｗを規定することでもＱ値を大幅に向上させることが
できる。
ｂの巻線と巻線の間隔Ｗは、１０〜６０μｍ（好ましく
は２０〜４０μｍ）とする事が好ましい。この範囲に間
隔Ｗを規定することでもＱ値を大幅に向上させることが
できる。
【００３７】図１２は本発明の一実施の形態におけるイ
ンダクタンス素子の周波数とＱ値の関係を示したグラフ
であり、図１２において、Ｑ１は間隔Ｗを３０μｍとし
た場合、Ｑ２は間隔Ｗを１０μｍとした場合、Ｑ３は間
隔Ｗを０μｍ（密着巻）とした場合であり、間隔Ｗが１
０μｍ以上であれば十分なＱ値を得ることができる事が
わかる。なお、間隔Ｗが６０μｍを超えると、さほどＱ
値の向上がみられない。
ンダクタンス素子の周波数とＱ値の関係を示したグラフ
であり、図１２において、Ｑ１は間隔Ｗを３０μｍとし
た場合、Ｑ２は間隔Ｗを１０μｍとした場合、Ｑ３は間
隔Ｗを０μｍ（密着巻）とした場合であり、間隔Ｗが１
０μｍ以上であれば十分なＱ値を得ることができる事が
わかる。なお、間隔Ｗが６０μｍを超えると、さほどＱ
値の向上がみられない。
【００３８】なお、本実施の形態では、鍔部９，１０及
び巻部８の断面形状を略正方形となるように構成した
が、正五角形，正六角形などの略正多角形状になるよう
に構成しても良いし、略円形状となるようにしても良
い。すなわち、素子を回路基板上に実装したときに方向
性のない断面形状であればよい。
び巻部８の断面形状を略正方形となるように構成した
が、正五角形，正六角形などの略正多角形状になるよう
に構成しても良いし、略円形状となるようにしても良
い。すなわち、素子を回路基板上に実装したときに方向
性のない断面形状であればよい。
【００３９】なお、今まで説明してきた素子のサイズ
（図１に示す高さＰ１，幅Ｐ２，長さＰ３）は、以下の
範囲にすることが好ましい。
（図１に示す高さＰ１，幅Ｐ２，長さＰ３）は、以下の
範囲にすることが好ましい。
【００４０】 ０．５ｍｍ＜Ｐ１＜１．２ｍｍ（好ましくは０．８ｍｍ
＜Ｐ１＜１．２ｍｍ） ０．５ｍｍ＜Ｐ２＜１．２ｍｍ（好ましくは０．８ｍｍ
＜Ｐ２＜１．２ｍｍ） １．０ｍｍ＜Ｐ３＜２．０ｍｍ（好ましくは１．６ｍｍ
＜Ｐ３＜２．０ｍｍ） Ｐ１及びＰ２が０．５ｍｍ以下であれば、基体７の機械
的強度が弱くなり、巻線する際に素子折れなどが発生す
ることがあるとともに、巻線１３の巻径が小さくなって
しまい所定の特性が得られなく、更には、巻線１３が急
激に曲げられることになるので、巻線１３の破損が発生
しやすく、しかも皮膜１３ａの剥がれ等が起こりやすく
なる。なお、Ｐ１，Ｐ２が０．８ｍｍ以上であれば、上
記不具合は更に発生する確率が低くなる。また、Ｐ１，
Ｐ２が１．２ｍｍ以上であると、素子自体が大きくなり
過ぎて、実装面積が広くなってしまい、回路基盤等の小
型化が行えず、ひいては装置の小型化を行うことは出来
ない。また、Ｐ３が１．０ｍｍ以下であると、巻線１３
の巻数が制限されることになり、所定のインダクタンス
を得ることは出来ず、しかも巻線１３の巻数を多くしよ
うとすると、巻線１３の径を細くしなければならず、自
動巻線機等で巻線１３を基体７際に巻線１３の切れなど
が発生する。なお、Ｐ３が１．６ｍｍ以上であれば、更
に上記不具合が発生する確率が低くなる。また、Ｐ３が
２．０ｍｍ以上であると、素子自体が大きくなり過ぎ
て、実装面積が広くなってしまい、回路基盤等の小型化
が行えず、ひいては装置の小型化を行うことは出来な
い。
＜Ｐ１＜１．２ｍｍ） ０．５ｍｍ＜Ｐ２＜１．２ｍｍ（好ましくは０．８ｍｍ
＜Ｐ２＜１．２ｍｍ） １．０ｍｍ＜Ｐ３＜２．０ｍｍ（好ましくは１．６ｍｍ
＜Ｐ３＜２．０ｍｍ） Ｐ１及びＰ２が０．５ｍｍ以下であれば、基体７の機械
的強度が弱くなり、巻線する際に素子折れなどが発生す
ることがあるとともに、巻線１３の巻径が小さくなって
しまい所定の特性が得られなく、更には、巻線１３が急
激に曲げられることになるので、巻線１３の破損が発生
しやすく、しかも皮膜１３ａの剥がれ等が起こりやすく
なる。なお、Ｐ１，Ｐ２が０．８ｍｍ以上であれば、上
記不具合は更に発生する確率が低くなる。また、Ｐ１，
Ｐ２が１．２ｍｍ以上であると、素子自体が大きくなり
過ぎて、実装面積が広くなってしまい、回路基盤等の小
型化が行えず、ひいては装置の小型化を行うことは出来
ない。また、Ｐ３が１．０ｍｍ以下であると、巻線１３
の巻数が制限されることになり、所定のインダクタンス
を得ることは出来ず、しかも巻線１３の巻数を多くしよ
うとすると、巻線１３の径を細くしなければならず、自
動巻線機等で巻線１３を基体７際に巻線１３の切れなど
が発生する。なお、Ｐ３が１．６ｍｍ以上であれば、更
に上記不具合が発生する確率が低くなる。また、Ｐ３が
２．０ｍｍ以上であると、素子自体が大きくなり過ぎ
て、実装面積が広くなってしまい、回路基盤等の小型化
が行えず、ひいては装置の小型化を行うことは出来な
い。
【００４１】
【発明の効果】本発明は、基体の両端に端子部を備え、
端子部間に巻線を巻回して得られるインダクタンス素子
であって、巻線の巻回部と一対の端子部との間にそれぞ
れ隙間を設け、その一つの隙間をＦ、素子の全長をＰ
１、Ｋ＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ＜０．３５
とするか、巻回部の巻線と巻線との間の隙間を１０μｍ
〜６０μｍとした事によって、Ｑ値の劣化を防止し、損
失の小さな素子を得ることができる。
端子部間に巻線を巻回して得られるインダクタンス素子
であって、巻線の巻回部と一対の端子部との間にそれぞ
れ隙間を設け、その一つの隙間をＦ、素子の全長をＰ
１、Ｋ＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ＜０．３５
とするか、巻回部の巻線と巻線との間の隙間を１０μｍ
〜６０μｍとした事によって、Ｑ値の劣化を防止し、損
失の小さな素子を得ることができる。
【図１】本発明の一実施の形態におけるインダクタンス
素子を示す斜視図
素子を示す斜視図
【図２】本発明の一実施の形態におけるインダクタンス
素子の基体のみを示した斜視図
素子の基体のみを示した斜視図
【図３】本発明の一実施の形態におけるインダクタンス
素子を示す部分断面図
素子を示す部分断面図
【図４】本発明の一実施の形態におけるインダクタンス
素子を示す部分断面図
素子を示す部分断面図
【図５】本発明の一実施の形態におけるインダクタンス
素子を示す部分断面図
素子を示す部分断面図
【図６】本発明の一実施の形態におけるインダクタンス
素子を示す部分断面図
素子を示す部分断面図
【図７】本発明の一実施の形態におけるインダクタンス
素子を示す部分断面図
素子を示す部分断面図
【図８】本発明の一実施の形態におけるインダクタンス
素子を示す部分拡大図
素子を示す部分拡大図
【図９】本発明の一実施の形態におけるインダクタンス
素子を示す部分拡大図
素子を示す部分拡大図
【図１０】本発明の一実施の形態におけるインダクタン
ス素子の周波数とＱ値の関係を示すグラフ
ス素子の周波数とＱ値の関係を示すグラフ
【図１１】本発明の一実施の形態におけるインダクタン
ス素子を示す部分拡大図
ス素子を示す部分拡大図
【図１２】本発明の一実施の形態におけるインダクタン
ス素子の周波数とＱ値の関係を示すグラフ
ス素子の周波数とＱ値の関係を示すグラフ
【図１３】従来のインダクタンス素子を示す斜視図
７ 基体 ８ 巻部 ９，１０ 鍔部 １３ 巻線 １４，１５ 端子部 １００ 下地膜 １０１ 導電膜 １０２ 耐食層 １０３ 接合表層 １３ａ 幅広部 ２００ 溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 磯崎 賢蔵 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岩切 義昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】基体と、前記基体に巻回された巻線と、前
記基体に設けられ前記巻線と接続される一対の端子部と
を備えたインダクタンス素子であって、巻線は巻回部と
引出部によって構成され、前記巻回部と一対の端子部と
の間にそれぞれ隙間を設け、その一つの隙間をＦ、素子
の全長をＰ１、Ｋ＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ
＜０．３５とした事を特徴とするインダクタンス素子。 - 【請求項２】基体と、前記基体に巻回された巻線と、前
記基体に設けられ前記巻線と接続される一対の端子部と
を備えたインダクタンス素子であって、巻線は巻回部と
引出部によって構成され、前記巻回部の巻線と巻線の間
隔を１０μｍ〜６０μｍとした事を特徴とするインダク
タンス素子。 - 【請求項３】基体と、前記基体に巻回された巻線と、前
記基体に設けられ前記巻線と接続される一対の端子部と
を備えたインダクタンス素子であって、巻線は巻回部と
引出部によって構成され、前記巻回部と一対の端子部と
の間にそれぞれ隙間を設け、その一つの隙間をＦ、素子
の全長をＰ１、Ｋ＝Ｆ÷Ｐ１としたときに、０．１＜Ｋ
＜０．３５とするとともに、前記巻回部の巻線と巻線の
間隔を１０μｍ〜６０μｍとした事を特徴とするインダ
クタンス素子。 - 【請求項４】巻線の両端部以外を保護材でほぼ覆った事
を特徴とする請求項１，２，３いずれか１記載のインダ
クタンス素子。 - 【請求項５】基体の両端部に鍔部を設け、前記鍔部間に
巻部を設け、前記巻部に巻線を巻回するとともに、前記
鍔部にのみ端子部を設けた事を特徴とする請求項１，
２，３いずれか１記載のインダクタンス素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14710398A JP3549395B2 (ja) | 1998-05-28 | 1998-05-28 | インダクタンス素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14710398A JP3549395B2 (ja) | 1998-05-28 | 1998-05-28 | インダクタンス素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340059A true JPH11340059A (ja) | 1999-12-10 |
| JP3549395B2 JP3549395B2 (ja) | 2004-08-04 |
Family
ID=15422586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14710398A Expired - Fee Related JP3549395B2 (ja) | 1998-05-28 | 1998-05-28 | インダクタンス素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3549395B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100701A (ja) * | 2004-09-30 | 2006-04-13 | Chuki Seiki Kk | ノイズ除去デバイス |
| US7196608B2 (en) | 2001-08-09 | 2007-03-27 | Murata Manufacturing Co., Ltd. | Wire-wound type chip coil and method of adjusting a characteristic thereof |
| WO2017006585A1 (ja) * | 2015-07-09 | 2017-01-12 | 株式会社村田製作所 | 巻線型インダクタ |
| JP2018037523A (ja) * | 2016-08-31 | 2018-03-08 | 太陽誘電株式会社 | コイル部品 |
-
1998
- 1998-05-28 JP JP14710398A patent/JP3549395B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196608B2 (en) | 2001-08-09 | 2007-03-27 | Murata Manufacturing Co., Ltd. | Wire-wound type chip coil and method of adjusting a characteristic thereof |
| US7373715B2 (en) | 2001-08-09 | 2008-05-20 | Murata Manufacturing Co., Ltd. | Method of adjusting a characteristic of wire-wound type chip coil by adjusting the space between conductive wires |
| JP2006100701A (ja) * | 2004-09-30 | 2006-04-13 | Chuki Seiki Kk | ノイズ除去デバイス |
| JP4630620B2 (ja) * | 2004-09-30 | 2011-02-09 | 中紀精機株式会社 | ノイズ除去デバイス |
| WO2017006585A1 (ja) * | 2015-07-09 | 2017-01-12 | 株式会社村田製作所 | 巻線型インダクタ |
| JPWO2017006585A1 (ja) * | 2015-07-09 | 2017-11-16 | 株式会社村田製作所 | 巻線型インダクタ |
| JP2018037523A (ja) * | 2016-08-31 | 2018-03-08 | 太陽誘電株式会社 | コイル部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3549395B2 (ja) | 2004-08-04 |
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|---|---|---|---|
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