JPH11330433A - Nonvolatile semiconductor memory device and its manufacture - Google Patents

Nonvolatile semiconductor memory device and its manufacture

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JPH11330433A
JPH11330433A JP11073196A JP7319699A JPH11330433A JP H11330433 A JPH11330433 A JP H11330433A JP 11073196 A JP11073196 A JP 11073196A JP 7319699 A JP7319699 A JP 7319699A JP H11330433 A JPH11330433 A JP H11330433A
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Tomoyuki Furuhata
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Abstract

PROBLEM TO BE SOLVED: To lower diffusion resistance in an impurity region formed in a trench part by a method, wherein first and second impurity regions are each formed on a main face by first and second ion implantation so as to coat the groove part. SOLUTION: A silicon oxide film 44 in formed on the entire main face of a silicon substrate 10. Next, the silicon oxide film 44 is selectively removed, and a contact holes 46a exposing a source/drain 38 is formed. Aluminum wirings 48a, 48b are formed on the silicon oxide film 44. An impurity region constituted by N<+> -type regions 36, 42 of a groove part 32 is formed by two times of ion implantations. Meanwhile, the source/drains 38, 39, 40 are formed by the ion implantations under the conditions of impurity concentration and a depth required for the source/drains 38, 39, 40. Thus, it is possible to lower the diffusion resistance of impurities in the trench part 32 and also to form the source/ drains 38, 39, 40 at the impurity concentration and depth required therefor.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置の製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置の製造方法及びその製造方法により製造された不揮発性半導体記憶装置に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a method of manufacturing a nonvolatile semiconductor memory device that performs the storage of information by the accumulation of charge, in particular, non-volatile semiconductor memory device for selectively actuating the memory element by the electric field effect transistor is the production by the manufacturing method and a manufacturing method thereof which relates to a nonvolatile semiconductor memory device.

【0002】 [0002]

【背景技術】フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。 BACKGROUND ART A nonvolatile semiconductor memory device having a memory element having a floating gate and a control gate, for example, a flash memory. フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。 There are various types in the flash memory, there is a mold for selectively actuating the memory element by the electric field effect transistor. このような型のフラッシュメモリは、例えば、特開平6−275847号公報に開示されている。 Such type of flash memory, for example, disclosed in Japanese Patent Laid-Open No. 6-275847. 以下、特開平6−275847 Below, JP-A-6-275847
号公報に開示されたフラッシュメモリの製造方法を、図44〜図52を用いて説明する。 No. The method of manufacturing a flash memory disclosed in Japanese will be described with reference to FIGS. 44 to 52.

【0003】図44に示すように、半導体基板200の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜202、フローティングゲートとなるポリシリコン膜204を形成する。 [0003] As shown in FIG. 44, on the main surface of the semiconductor substrate 200, in turn, a silicon oxide film 202 serving as a tunnel oxide film, a polysilicon film 204 serving as a floating gate. 図45に示すように、選択トランジスタ形成領域232上のポリシリコン膜204を選択的にエッチング除去し、記憶素子形成領域234上のポリシリコン膜204を残す。 As shown in FIG. 45, selectively removed by etching the polysilicon film 204 on the select transistor formation region 232, leaving the polysilicon film 204 on the storage element forming region 234. このポリシリコン膜204 The polysilicon film 204
を以下、ポリシリコン膜204aという。 The hereinafter called a polysilicon film 204a. 図46に示すように、ポリシリコン膜204aの上にONO膜20 As shown in FIG. 46, ONO film 20 on the polysilicon film 204a
6、選択トランジスタ形成領域232上にゲート酸化膜となるシリコン酸化膜208をそれぞれ形成する。 6, respectively form a silicon oxide film 208 serving as a gate oxide film on the selection transistor forming region 232. そしてONO膜206及びシリコン酸化膜208の上にポリシリコン膜210を形成する。 Then a polysilicon film 210 on the ONO film 206 and the silicon oxide film 208.

【0004】図47に示すように、ポリシリコン膜21 [0004] As shown in FIG. 47, the polysilicon film 21
0の上にレジスト212を形成し、レジスト212をマスクとしてポリシリコン膜210を選択的にエッチング除去し、記憶素子形成領域234上のポリシリコン膜2 The resist 212 is formed on the 0, the resist 212 the polysilicon film 210 is selectively etched as a mask, the polysilicon on the storage element forming regions 234 film 2
10を残した状態で、選択トランジスタ形成領域232 10, leaving the selection transistor forming region 232
上にゲート電極214を形成する。 Forming a gate electrode 214 above. 記憶素子形成領域2 Memory element formation region 2
34上のポリシリコン膜210を以下、ポリシリコン膜210aという。 The polysilicon film 210 on 34 hereinafter referred polysilicon film 210a. このエッチングにより、ゲート電極2 By this etching, the gate electrode 2
14と後に形成されるフローティングゲートとの間にある半導体基板200の主表面236の上のシリコン酸化膜208が露出する。 Silicon oxide film 208 on the main surface 236 of the semiconductor substrate 200 located between the floating gate to be formed later and 14 are exposed. 図48に示すように、レジスト2 As shown in FIG. 48, the resist 2
12を除去し、レジスト216を記憶素子形成領域23 12 is removed, the resist 216 a memory element formation region 23
4及び選択トランジスタ形成領域232上に形成する。 4 and is formed on the select transistor forming region 232.
コントロールゲート形成のためのマスクとなるように、 As a mask for a control gate formation,
レジスト216をパターンニングする。 Resist 216 is patterned.

【0005】なお、レジスト216は、ゲート電極21 [0005] The resist 216 has a gate electrode 21
4を覆い、かつその端面216aがポリシリコン膜20 4 covers, and its end surface 216a is a polysilicon film 20
4a,210aの上に重ならないようにパターンニングされる。 4a, it is patterned so as not to overlap on top of 210a. ゲート電極214を覆うのは、ゲート電極21 Cover the gate electrode 214, gate electrode 21
4はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、 The same material as the control gate and the floating gate 4, i.e., are composed of polysilicon,
この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極214がエッチングされるのを防ぐためである。 Upon etching for the control gate and the floating gate formed after this, the gate electrode 214 is to prevent from being etched. 端面216aがポリシリコン膜204a、210aの上に重ならないようにパターンニングするのは、端面216aがポリシリコン膜204a,210aの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜210a、204aをエッチングする際、不必要なポリシリコン膜210a、204aが半導体基板200の主表面の上に残るからである。 End surface 216a polysilicon film 204a, for patterning so as not to overlap on the 210a, when the end surface 216a overlies the polysilicon film 204a, 210a, poly for control gate and a floating gate formed after this when etching the silicon film 210a, the 204a, unnecessary polysilicon film 210a, 204a is because remains on the main surface of the semiconductor substrate 200. よって、 Thus,
ゲート電極214と後に形成されるフローティングゲートとの間にある主表面236の上のシリコン酸化膜20 Silicon oxide film 20 on the major surface 236 located between the floating gate to be formed later and the gate electrode 214
8が露出した状態のままで、レジスト216はパターンニングされることになる。 8 in the state in which the exposed resist 216 will be patterned.

【0006】レジスト216をマスクとして、まずポリシリコン膜210aを選択的にエッチング除去し、コントロールゲート218を形成する。 [0006] resist 216 as a mask, first selectively removed by etching the polysilicon film 210a, to form a control gate 218. 図49に示すように、レジスト216をマスクとして、次にONO膜20 As shown in FIG. 49, a resist 216 as a mask, and then the ONO film 20
6を選択的にエッチング除去する。 6 is selectively removed by etching to. このエッチングにより、露出しているシリコン酸化膜208もエッチングされ、ゲート電極214と後に形成されるフローティングゲートとの間にある主表面236が露出する。 By this etching, the silicon oxide film 208 which is exposed is also etched, the main surface 236 is exposed in between the floating gate to be formed later and the gate electrode 214.

【0007】図50に示すように、レジスト216をマスクとして、さらにポリシリコン膜204aを選択的にエッチング除去し、フローティングゲート220を形成する。 [0007] As shown in FIG. 50, a resist 216 as a mask, further selectively removed by etching the polysilicon film 204a, to form the floating gate 220. 主表面236が露出しているので、このエッチングにより、主表面236もエッチングされ、主表面23 Since the exposed major surface 236, by this etching, the main surface 236 is also etched, the major surface 23
6に溝部222が不可避的に形成される。 6 the groove 222 is inevitably formed. レジスト21 Resist 21
6をマスクとして、次に半導体基板200の主表面にイオン注入し、記憶素子形成領域234にソース/ドレイン224及び溝部222にソース/ドレイン224と電気的に接続する不純物領域226を形成する。 6 as a mask, then ion-implanted into the main surface of the semiconductor substrate 200 to form source / drain 224 and the source / drain 224 and the impurity regions 226 to electrically connect the groove 222 in the storage element forming region 234.

【0008】図51に示すように、半導体基板200の主表面にシリコン酸化膜228を形成し、ソース/ドレイン224を露出させるコンタクトホール238をシリコン酸化膜228に形成する。 [0008] As shown in FIG. 51, the silicon oxide film 228 is formed on the main surface of the semiconductor substrate 200 to form contact holes 238 exposing the source / drain 224 in the silicon oxide film 228. 図52に示すように、シリコン酸化膜228の上にアルミ配線230を形成する。 As shown in FIG. 52, to form the aluminum wiring 230 is formed on the silicon oxide film 228. アルミ配線230はコンタクトホール238内にも形成され、ソース/ドレイン224と電気的に接続されている。 Aluminum wiring 230 is also formed in the contact hole 238, and is electrically connected to the source / drain 224. 記憶素子242は、コントロールゲート21 Storage device 242, a control gate 21
8、フローティングゲート220及びソース/ドレイン224を備えている。 8, and a floating gate 220 and the source / drain 224. 選択トランジスタ244は、ゲート電極214及びソース/ドレイン240を備えている。 Select transistor 244 has a gate electrode 214 and the source / drain 240.

【0009】 [0009]

【発明が解決しようとする課題】図52を参照して、選択トランジスタ244により記憶素子242を選択作動させるために、選択トランジスタ244のソース/ドレイン240と記憶素子242のソース/ドレイン224 Referring to FIG. 52 [0008], in order to select operating the memory element 242 by the selection transistors 244, the source / drain 224 and the source / drain 240 of the selection transistor 244 storage device 242
とは、溝部222に形成された不純物領域226を介して電気的に接続されている。 And it is electrically connected via the impurity regions 226 formed in the groove 222. ソース/ドレイン240、 The source / drain 240,
不純物領域226及びソース/ドレイン224とで構成される配線領域は、溝部222で形状が変化しているので、不純物領域226の拡散抵抗は、この配線領域の拡散抵抗に大きな影響を及ぼす。 Wiring region composed of the impurity regions 226 and the source / drain 224, the shape is changed in the groove 222, the diffusion resistance of the impurity region 226 has a large influence on the diffusion resistance of the wiring region. ところで、図50を用いて説明したように、ソース/ドレイン224と不純物領域226とは、一回のイオン注入で、かつ同時に形成されている。 Incidentally, as described with reference to FIG. 50, the source / drain 224 and the impurity regions 226, in a single ion implantation, and are formed simultaneously. このイオン注入は、ソース/ドレイン224 This ion implantation, source / drain 224
に要求される深さ及び不純物濃度の条件で行われるので、不純物領域226の深さ及び不純物濃度は、不純物領域226に要求される深さ及び不純物濃度となっていない。 Since it carried out in the conditions of the depth and impurity concentration required to, depth and impurity concentration of the impurity regions 226 are not the depth and impurity concentration required to impurity regions 226. その結果、例えば不純物領域226の拡散抵抗が高いために、記憶素子242への書き込み、消去及び読み出し速度が遅くなるという影響が生じる。 As a result, for example, in the diffusion resistance of the impurity region 226 is high, writing to the memory element 242, the effect of erasing and reading speed becomes slow occur.

【0010】この発明は、かかる従来の問題を解決するためになされたものであり、選択トランジスタのソース/ドレイン及び記憶素子のソース/ドレインの少なくともいずれか一つは、その要求される深さ及び不純物濃度で形成でき、かつ溝部に形成された不純物領域の拡散抵抗を下げることができる不揮発性半導体記憶装置及びその製造方法を提供することである。 [0010] The present invention has been made to solve such conventional problems, at least one of the source / drain of the source / drain and the storage element of the select transistor, depth and is the request it can be formed by the impurity concentration, and is to provide a nonvolatile semiconductor memory device and a manufacturing method thereof which can decrease the diffusion resistance of the formed impurity regions in the groove.

【0011】 [0011]

【課題を解決するための手段】この発明により製造される不揮発性半導体記憶装置は、記憶素子と、記憶素子を選択作動させる選択ゲートトランジスタと、を備える。 SUMMARY OF THE INVENTION The non-volatile semiconductor memory device manufactured by the present invention includes a storage element, a selection gate transistor for selectively actuating the memory element.
記憶素子は、第1の領域及び第2の領域を含む主表面を有する半導体基板と、第1の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第1の領域に形成された第1のソース/ドレインと、フローティングゲート及びコントロールゲートを挟むように第1のソース/ドレインと間隔をあけて第1の領域に形成された第2のソース/ドレインと、を含む。 Storage device includes a semiconductor substrate having a main surface including a first region and a second region, a floating gate formed over the first region, a control gate formed over the floating gate, the a first source / drain formed on the first region, a second source / drain formed in a first region at a first source / drain and spacing so as to sandwich the floating gate and a control gate ,including. 選択ゲートトランジスタは、第2の領域の上に形成されたゲート電極と、第2の領域に形成され、かつ第2のソース/ドレインと電気的に接続された第3のソース/ドレインと、ゲート電極を挟むように第3のソース/ドレインと間隔をあけて第2の領域に形成された第4のソース/ドレインと、を含む。 Selection gate transistor, a gate electrode formed on the second region, the third source / drain is formed in the second region, and is the second source / drain electrically connected to the gate so as to sandwich the electrode and a fourth source / drain formed on the second region at a third source / drain and spacing, the. この発明の不揮発性半導体記憶装置の製造方法は、以下の工程を備える。 Method of manufacturing a nonvolatile semiconductor memory device of the present invention includes the following steps.

【0012】第1の領域の上にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に、フローティングゲートとなる第1の導電体膜を形成する工程と、第1の導電体膜の上に、誘電体膜を形成する工程と、第2の領域の上に、ゲート絶縁膜を形成する工程と、誘電体膜及びゲート絶縁膜の上に、第2の導電体膜を形成する工程と、 [0012] forming a tunnel insulating film on the first region, on the tunnel insulating film, forming a first conductive film serving as a floating gate, on the first conductor film in a step of forming a dielectric film, on the second region, forming a gate insulating film, on the dielectric film and the gate insulating film, forming a second conductive film ,
第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を形成する工程と、第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を備える。 The second conductive film is selectively etched, and forming a control gate and a gate electrode, a first conductive film is selectively removed by etching, and forming a floating gate, a.

【0013】第1の導電体膜を選択的にエッチング除去する際、主表面のうち、フローティングゲートとゲート電極との間の部分も不可避的にエッチングされることにより、この部分には溝部が形成される。 [0013] When selectively removed by etching the first conductive film, of the main surface, by being partially also inevitably etched between the floating gate and the gate electrode, this portion groove formed It is. この発明の不揮発性半導体記憶装置の製造方法は、さらに、以下の工程を備える。 Method of manufacturing a nonvolatile semiconductor memory device of the present invention further comprises the following steps. 溝部を覆うように主表面に第1のイオン注入をし、第1の不純物領域を主表面に形成する工程と、溝部を覆うように主表面に第2のイオン注入をし、第1、 A first ion implantation on the main surface so as to cover the groove, and forming a first impurity region on the main surface, a second ion implantation on the main surface so as to cover the groove, first,
第2、第3及び第4のソース/ドレインの少なくともいずれか一つ並びに溝部で第1の不純物領域と重なり、かつ第1の不純物領域とによって第2のソース/ドレインと第3のソース/ドレインとを電気的に接続する第2の不純物領域を主表面に形成する工程と、を備えている。 The second, third and fourth source / one and groove at least one of the drain overlaps with the first impurity region and the first impurity region by a second source / drain third source / drain the second impurity region electrically connecting the door and a, and forming the main surface.

【0014】この発明の不揮発性半導体記憶装置の製造方法は、溝部を覆うように主表面に第1のイオン注入をすることにより、第1の不純物領域を主表面に形成し、 The method of manufacturing a nonvolatile semiconductor memory device of the present invention, by a first ion implantation on the main surface so as to cover the groove to form a first impurity region on the main surface,
次に溝部を覆うように主表面に第2のイオン注入をすることにより、溝部で第1の不純物領域と重なり、かつ第1の不純物領域とによって第2のソース/ドレインと第3のソース/ドレインとを電気的に接続する第2の不純物領域を主表面に形成している。 Then by the second ion implantation to the main surface so as to cover the groove, the groove in the overlapping between the first impurity region, and first by the impurity region of the second source / drain third source / the second impurity region electrically connecting the drain are formed on the main surface. 溝部の不純物領域は、 Impurity region of the groove,
溝部で重なり合う第1及び第2の不純物領域により構成されている。 Is constituted by first and second impurity regions overlap with the groove. すなわち、溝部の不純物領域は、第1及び第2のイオン注入という二回のイオン注入により形成されるので、拡散抵抗を下げることができる。 That is, the impurity region of the groove, since it is formed by twice the ion implantation of the first and second ion implantation, it is possible to reduce the diffusion resistance. よって、記憶素子への書き込み、消去及び読み出し速度を上げることができる。 Therefore, writing to the memory element, it is possible to increase the erasing and reading speed. 一方、溝部の不純物領域は、第1及び第2 On the other hand, the impurity region of the groove, first and second
のイオン注入により形成されので、第2のイオン注入は、このイオン注入で形成されるソース/ドレインに要求される深さ及び不純物濃度の条件で行なうことができる。 In the of formed by ion implantation, the second ion implantation can be carried out under conditions of a depth and an impurity concentration which is required to the source / drain are formed by ion implantation.

【0015】この発明の不揮発性半導体記憶装置の製造方法の好ましい態様として、第1の不純物領域は、第1 [0015] In a preferred embodiment of the method of manufacturing the nonvolatile semiconductor memory device of the present invention, the first impurity region, a first
のソース/ドレインが形成される第1の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第1のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第2のレジストをマスクとして第1のイオン注入をすることにより形成される。 Covering a first region where the source / drain are formed, and covering the first resist and the fourth second region where the source / drain is formed of the end surface thereof is located on the control gate, and is formed by its end face to the first ion implantation, the second resist positioned as a mask between the gate electrode trench. 第1、第3及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。 First, third and fourth source / drain and the second impurity region is formed by the second ion implantation into the main surface of the control gate and the gate electrode as a mask. 第2 The second
のソース/ドレインは、第1及び第2のイオン注入をすることにより形成される。 The source / drain of is formed by the first and second ion implantation. 第1、第3及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、第3及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。 First, third and fourth source / drain, since it is formed by the second ion implantation, the first, third and fourth source / drain, the depth and the impurity required to source / drain it can be in concentration.

【0016】また、コントロールゲートと溝部との間に第1のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。 Further, since the end surface of the first resist between the control gate and the groove is not located, between the control gate and the groove, it is not necessary to consider the margin for mask alignment, the control gate and the groove the distance between the possible short, therefore, can achieve high density and high integration of the non-volatile semiconductor memory device.

【0017】この発明の不揮発性半導体記憶装置の製造方法の好ましい他の態様として、第1の不純物領域は、 [0017] Other preferable embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the first impurity region,
第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第3のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第4のレジストをマスクとして第1のイオン注入をすることにより形成される。 Covering the first region in which the first source / drain are formed, and a second region where the third resist and the fourth source / drain located between the control gate and the groove end face thereof is formed It covers, and its end face is formed by the first ion implantation fourth resist positioned as a mask between the gate electrode trench. 第1、第2、第3及び第4のソース/ドレイン並びに第2 First, second, third and fourth source / drain and the second
の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。 Impurity region is formed by the second ion implantation into the main surface of the control gate and the gate electrode as a mask. 第1、第2、第3及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、 First, second, third and fourth source / drain, since it is formed by the second ion implantation, the first,
第2、第3及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。 The second, third and fourth source / drain may be the depth and impurity concentration required to source / drain.

【0018】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第1の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートの上に位置する第5のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極の上に位置する第6のレジストをマスクとして第1のイオン注入をすることにより形成される。 [0018] still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the first impurity region covers a first region in which the first source / drain are formed, and their end faces covers the second region the fifth resist and fourth source / drain of which is located over the control gate is formed, and the sixth resist first as a mask of the end face thereof is positioned on the gate electrode It is formed by ion implantation. 第1及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。 Source / drain and the second impurity regions of the first and fourth are formed by the second ion implantation into the main surface of the control gate and the gate electrode as a mask. 第2及び第3 The second and third
のソース/ドレインは、第1及び第2のイオン注入をすることにより形成される。 The source / drain of is formed by the first and second ion implantation. 第1及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。 The source / drain of the first and fourth, since it is formed by the second ion implantation, the source / drain of the first and fourth may be the depth and impurity concentration required to source / drain . また、コントロールゲートと溝部との間に第5のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。 Further, since the end face of the fifth resist between the control gate and the groove is not located, between the control gate and the groove, it is not necessary to consider the margin for mask alignment, between the control gate and the groove the distance can be shortened. ゲート電極と溝部との間に第6のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。 Since the end face of the sixth resist between the gate electrode trench is not located, between the gate electrode trench, it is not necessary to consider the margin for mask alignment, the distance between the gate electrode trench the can be shortened. よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。 Thus, more preferred embodiment of the method of manufacturing the nonvolatile semiconductor memory device of the invention described above, can be further achieved high density and high integration of the non-volatile semiconductor memory device.

【0019】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第1の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第7のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極の上に位置する第8のレジストをマスクとして第1のイオン注入をすることにより形成される。 [0019] still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the first impurity region covers a first region in which the first source / drain are formed, and their end faces covers the second region the seventh resist and fourth source / drain of which is located between the control gate and the groove is formed, and an eighth resist end face is positioned on the gate electrode as a mask It is formed by the first ion implantation. 第1、第2及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。 First, second and fourth source / drain and the second impurity region is formed by the second ion implantation into the main surface of the control gate and the gate electrode as a mask. 第3のソース/ドレインは、第1及び第2のイオン注入をすることにより形成される。 The third source / drain is formed by the first and second ion implantation. 第1、第2及び第4 First, second and fourth
のソース/ドレインは、第2のイオン注入で形成されるので、第1、第2及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。 The source / drain of the so formed by the second ion implantation, the first source / drain of the second and fourth can be the depth and impurity concentration required to source / drain. また、ゲート電極と溝部との間に第8のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、 Further, since the end face of the eighth resist between the gate electrode trench is not located, between the gate electrode trench, it is not necessary to consider the margin for mask alignment,
ゲート電極と溝部との間の距離を短くできる。 The distance between the gate electrode and the groove can be shortened. よって、 Thus,
上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様と同様に、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。 Like the preferred embodiment of the method of manufacturing the nonvolatile semiconductor memory device of the invention described above can be achieved high density and high integration of the non-volatile semiconductor memory device.

【0020】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第1及び第2のソース/ドレイン並びに第1の不純物領域は、第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第9のレジスト及びコントロールゲートをマスクとして第1のイオン注入をすることにより形成される。 [0020] As still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, first and second source / drain and the first impurity region, a fourth source / drain is formed covering the second region, and is formed by its end face to the first ion implantation as a mask ninth resist and the control gate of which is located between the gate electrode trench. 第3及び第4のソース/ドレイン並びに第2の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第1 Third and fourth source / drain and the second impurity region, the second covering the first region in which the first source / drain are formed, and the end surface thereof is positioned between the control gate and the groove 1
0のレジスト及びゲート電極をマスクとして第2のイオン注入をすることにより形成される。 The resist and the gate electrode of 0 is formed by the second ion implantation as a mask. 第1及び第2のソース/ドレインは、第1のイオン注入で形成され、第3 First and second source / drain is formed by the first ion implantation, the third
及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、第2、第3及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。 And the fourth source / drain, since it is formed by the second ion implantation, the first, second, third and fourth source / drain, the depth and impurity concentration required to source / drain can do.

【0021】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、トンネル絶縁膜を形成する工程の前に、第1及び2の領域側にある端部を有し、かつ記憶素子及び選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、主表面に形成する工程をさらに備え、第1の不純物領域を形成する工程は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第1 [0021] As still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, before the step of forming the tunnel insulating film has an end portion in the first and second region side, and storage an element isolation insulating film for isolating an element and a selection transistor and other storage elements and select transistors, further comprising a step of forming on the main surface, forming a first impurity region covers the device isolation insulating film, and the first end face thereof is positioned outward from the end portion of the element isolation insulating film
1のレジストをマスクとして第1のイオン注入をし、第1の不純物領域を形成する工程を含む。 The first is ion implanted first resist as a mask, comprising the steps of forming a first impurity region.

【0022】第1の不純物領域を深く形成する場合、イオンを高エネルギーで注入しなければならない。 [0022] When the deep forming a first impurity region, must implanting ions at high energy. しかし、素子分離絶縁膜のみでは、イオンが素子分離絶縁膜を突き抜け半導体基板に到達するので、素子分離絶縁膜は素子分離の機能を果たさなくなる。 However, only the element isolation insulating film, since ions reach the semiconductor substrate penetrating the element isolation insulating film, the device isolation insulating film is not function of the isolation. よって、素子分離絶縁膜の上にレジストを形成し、このレジストをマスクとして第1のイオン注入をし、第1の不純物領域を形成する。 Thus, a resist is formed on the element isolation insulating film, the resist is first ion implantation as a mask to form a first impurity region. 第1のイオン注入の際、レジストの端面が素子分離絶縁膜の端部より内側に位置すると、第1の不純物領域は素子分離絶縁膜の端部の下にまで形成され、第1の不純物領域が他の不純物領域とパンチスルーする可能性がある。 During the first ion implantation, the end surface of the resist is located inside the end portion of the element isolation insulating film, the first impurity region is formed to the lower end of the element isolation insulating film, a first impurity region there is likely to other impurity region and the punch-through. この態様は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第11 This embodiment includes a first cover the element isolation insulating film, and the end surface thereof is located outside the end portion of the element isolation insulating film 11
のレジストをマスクとして、第1のイオン注入をし、第1の不純物領域を形成しているので、第1の不純物領域の端部と素子分離絶縁膜の端部との間に距離ができる。 The resist as a mask, the first to the ion implantation, since the formation of the first impurity region can distance between the ends of the element isolation insulating film of the first impurity region.
したがって、第1の不純物領域を深く形成しても、第1 Therefore, even if deeply form a first impurity region, a first
の不純物領域が素子分離絶縁膜の下まで拡散し、他の不純物領域とパンチスルーすることを防止することができる。 Impurity region can be prevented from spreading to the bottom of the element isolation insulating film and the other impurity region and the punch-through. 第11のレジストの端面と素子分離絶縁膜の端部との距離は、0.1μm以上、かつ0.3μm以下が好ましい。 Distance between the end portion of the eleventh resist end face and the element isolation insulating film is, 0.1 [mu] m or more and less preferably 0.3 [mu] m. また、素子分離絶縁膜の幅が2〜3μm以下の場合に、この発明を適用するのが好ましい。 The width of the element isolation insulating film in the following cases: 2 to 3 [mu] m, preferably applied to the present invention.

【0023】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第2の導電体膜を形成する工程からフローティングゲートを形成する工程は、第2の導電体膜を形成する工程の後に、第2の導電体膜の上に、第12のレジストを形成する工程と、第12のレジストをマスクとして第2の導電体膜を選択的にエッチング除去し、第1の領域の上に第2の導電体膜を残し、かつゲート電極を形成する工程と、ゲート電極を覆うように、かつ第1の領域の上の第2の導電体膜の上に、第13のレジストを形成する工程と、第13のレジストをマスクとして第2の導電体膜を選択的にエッチング除去し、コントロールゲートを形成する工程と、第13のレジストをマスクとして第1の導電体膜を選択的にエッチング除去 [0023] As still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the step of forming the floating gate from the step of forming a second conductive film, forming a second conductive film after the step, on the second conductive film, forming a first 12 resist, the twelfth resist the second conductive film is selectively removed by etching as a mask, the first region leaving the second conductive film above and forming a gate electrode so as to cover the gate electrode, and over the second conductive film on the first region, the first 13 resist forming, 13th resist the second conductive film is selectively removed by etching as a mask, selectively forming a control gate, a first conductor film 13 resist as a mask etching removed 、フローティングゲートを形成する工程と、を含む。 , And forming a floating gate, a.

【0024】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第2の導電体膜を形成する工程からフローティングゲートを形成する工程は、第2の導電体膜を形成する工程の後に、第2の導電体膜の上に、第1の絶縁膜を形成する工程と、第1の絶縁膜の上に、第14のレジストを形成する工程と、第14のレジストをマスクとして第1の絶縁膜及び第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。 [0024] As still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the step of forming the floating gate from the step of forming a second conductive film, forming a second conductive film after the step, on the second conductive film, forming a first insulating film, over the first insulating film, a mask forming a fourteenth resist, the fourteenth resist a first insulating film and the second conductive film is selectively etched away as, and forming a control gate and a gate electrode at the same time, the.
コントロールゲート及びゲート電極の上には、第1の絶縁膜が残っている。 Over the control gate and the gate electrode are left first insulating film. さらに、ゲート電極を覆うように、 Furthermore, so as to cover the gate electrode,
第15のレジストを形成する工程と、コントロールゲートの上の第1の絶縁膜及び第15のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。 Forming a fifteenth resist, a step of first insulating film and the 15 resist the first conductive film is selectively removed by etching as a mask over the control gate to form a floating gate, including.

【0025】コントロールゲートとゲート電極とを別々に形成する場合、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮しなければならない。 In the case of forming the control gate and the gate electrode are separately must be considered a margin for mask alignment between the mask for the mask and forming a gate electrode for the control gate formation. したがって、コントロールゲートとゲート電極との間の距離は、マスク合わせの余裕を考慮した距離を設けなければならない。 Accordingly, the distance between the control gate and the gate electrode, must be provided distance in consideration of margin for mask alignment. この態様は、コントロールゲートとゲート電極とを同時に形成しているので、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮する必要がない。 This embodiment, since to form the control gate and the gate electrode at the same time, it is not necessary to consider the margin for mask alignment between the mask and the mask for forming a gate electrode for the control gate formation. したがって、コントロールゲートとゲート電極との間の距離を小さくできるので、不揮発性半導体記憶装置の微細化を図ることができる。 Therefore, since the distance between the control gate and the gate electrode can be reduced, it is possible to miniaturize the nonvolatile semiconductor memory device.

【0026】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第2の導電体膜を形成する工程からフローティングゲートを形成する工程は、第2の導電体膜を形成する工程の後に、第2の導電体膜の上に、第2の絶縁膜を形成する工程と、第2の絶縁膜の上に、第16のレジストを形成する工程と、第16のレジストをマスクとして第2の絶縁膜を選択的にエッチング除去する工程と、第2の絶縁膜をマスクとして第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、 [0026] As still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the step of forming the floating gate from the step of forming a second conductive film, forming a second conductive film after the step, on the second conductive film, forming a second insulating film, over the second insulating film, a mask forming a sixteenth resist, the sixteenth resist a step of selectively etching away the second insulating film as a second insulating film to the second conductive film is selectively removed by etching as a mask to form a control gate and a gate electrode at the same time,
を含む。 including. コントロールゲート及びゲート電極の上には、 On the control gate and the gate electrode,
第2の絶縁膜が残っている。 Remain second insulating film. さらに、ゲート電極を覆うように、第17のレジストを形成する工程と、コントロールゲートの上の第2の絶縁膜及び第17のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。 Furthermore, so as to cover the gate electrode, and forming a resist 17, the first conductive film is selectively removed by etching the second insulating film and 17 resist on the control gate as a mask , and forming a floating gate, a.
理由は不明であるが、レジストをマスクにする場合に比べ、絶縁膜をマスクにするほうが正確にエッチングできる。 Reason is unclear, compared with the case where a resist mask can be accurately etched prefer to an insulating film as a mask. この態様は、第2の絶縁膜をマスクとして、コントロールゲートを形成している。 This embodiment is a second insulating film as a mask, to form a control gate. よって、レジストをマスクとしてコントロールゲートを形成する場合に比べ、コントロールゲートの形状を正確にできる。 Therefore, compared to the case of forming the control gate of the resist as a mask, it can be accurately the shape of the control gate.

【0027】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置に、この発明を適用している。 The still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the storage element and the select gate transistor is a plurality, one of the select gate transistor, a nonvolatile to select operating only one of the storage elements sexual semiconductor memory device, and application of the present invention.

【0028】この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、溝部の深さは、10 The still another preferred embodiment of the production method of the nonvolatile semiconductor memory device of the present invention, the depth of the groove is 10
0〜300nmであり、第1の不純物領域を形成する工程は、第1のイオン注入が、初めに40〜120Ke Is from 0 to 300 nm, the step of forming the first impurity region, a first ion implantation, 40~120Ke initially
V、1E14〜6E15/cm V, 1E14~6E15 / cm 2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15 A phosphorus ion implantation of the second condition, then 30~80KeV, 1E15~6E15
/cm 2の条件のリン又はヒ素のイオン注入をすることを含み、雰囲気N 2又はN Phosphorus or arsenic conditions / cm 2 involve the ion implantation, an atmosphere N 2 or N 2 /O 2、温度900〜950 2 / O 2, temperature 900 to 950
度、時間30〜180分の条件でイオンを熱処理し、深さ200〜600nm、不純物濃度1E18〜1E21 Time, heat treatment of the ions under the conditions of the time 30 to 180 minutes, the depth 200 to 600 nm, the impurity concentration 1E18~1E21
/cm 3の第1の不純物領域を形成する工程を含む。 / Comprising forming a first impurity region of cm 3.

【0029】第2の不純物領域を形成する工程は、第2 [0029] forming a second impurity region, the second
のイオン注入が、初めに40〜120KeV、5E12 Injection of ions, 40~120KeV in the beginning, 5E12
〜5E14/cm 2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/cm 2の条件のリン又ヒ素のイオン注入をすることを含み、深さ1 A phosphorus ion implantation conditions ~5E14 / cm 2, then 30~80KeV, the method comprising the ion implantation of phosphorus also arsenic conditions 1E15~6E15 / cm 2, the depth 1
00〜400nm、不純物濃度1E17〜1E21/c 00~400nm, the impurity concentration 1E17~1E21 / c
3の第2の不純物領域を形成する工程を含む。 comprising the step of forming a second impurity region of the m 3. なお、 It should be noted that,
イオンの熱処理は、この後の製造工程における熱処理において、同時に行う。 Heat treatment of the ions, in the heat treatment in the manufacturing process after this, at the same time.

【0030】この発明に従う不揮発性半導体記憶装置は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、半導体基板、記憶素子、選択ゲートトランジスタ及び不純物領域を備えている。 The nonvolatile semiconductor memory device according to the invention is a nonvolatile semiconductor memory device that performs the storage of information by storing charge, a semiconductor substrate, memory elements, and a selection gate transistor and an impurity region.

【0031】半導体基板は、第1の領域及び第2の領域を含む主表面を有する。 The semiconductor substrate having a main surface including a first region and a second region. 記憶素子は、第1の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第1の領域に形成された第1のソース/ドレインと、フローティングゲート及びコントロールゲートを挟むように第1のソース/ドレインと間隔をあけて第1の領域に形成された第2のソース/ドレインと、を含む。 Memory element, a floating gate formed over the first region, a control gate formed over the floating gate, a first source / drain formed in a first region, a floating gate and a control so as to sandwich the gate includes a second source / drain formed in a first region at a first source / drain and spacing, the. 選択ゲートトランジスタは、第2の領域の上に形成されたゲート電極と、第2の領域に形成された第3のソース/ドレインと、ゲート電極を挟むように第3のソース/ドレインと間隔をあけて第2の領域に形成された第4のソース/ドレインと、を含み、記憶素子を選択作動させる。 Selection gate transistor, a gate electrode formed on the second region, the third source / drain formed on the second region, the third source / drain and spacing so as to sandwich the gate electrode anda fourth source / drain formed on a second region apart, selectively actuating the memory element. フローティングゲートとゲート電極との間にある主表面には、 The main surface lying between the floating gate and the gate electrode,
溝部が不可避的に形成されている。 Groove is inevitably formed. 不純物領域は、溝部を覆うように主表面に形成され、かつ第2のソース/ドレインと第3のソース/ドレインとを電気的に接続し、 Impurity region is formed in the main surface so as to cover the groove, and a second source / drain and the third source / drain electrically connected,
第1及び第4のソース/ドレインより不純物濃度が高い。 Higher impurity concentration than the first and fourth source / drain.

【0032】この発明に従う不揮発性半導体記憶装置の好ましい態様として、不純物領域の不純物濃度は、第1 [0032] In a preferred embodiment of the nonvolatile semiconductor memory device according to the present invention, the impurity concentration of the impurity regions, a first
及び第4のソース/ドレインの不純物濃度に対して、 And with respect to the impurity concentration of the fourth source / drain,
1.5倍以上、かつ2倍以下である。 1.5 times or more, and is two times or less.

【0033】この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、不純物領域の不純物濃度は、 [0033] As another preferred embodiment of the nonvolatile semiconductor memory device according to the present invention, the impurity concentration of the impurity region,
第2のソース/ドレインの不純物濃度と同じであり、かつ第1、第3及び第4のソース/ドレインの不純物濃度より高い。 Is the same as the impurity concentration of the second source / drain, and a first, higher than the impurity concentration of the third and fourth source / drain.

【0034】この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、前記第1、第2、第3及び第4のソース/ドレインの不純物濃度より高い。 [0034] As still another preferred embodiment of the nonvolatile semiconductor memory device according to the present invention, the impurity concentration of the impurity region is higher than the first, second, impurity concentration of the third and fourth source / drain.

【0035】この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第2及び第3のソース/ドレインの不純物濃度と同じであり、かつ第1及び第4のソース/ドレインの不純物濃度より高い。 [0035] As still another preferred embodiment of the nonvolatile semiconductor memory device according to the present invention, the impurity concentration of the impurity region is the same as the impurity concentration of the second and third source / drain, and the first and fourth higher than the impurity concentration of the source / drain.

【0036】この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第3のソース/ドレインの不純物濃度と同じであり、かつ第1、第2及び第4のソース/ドレインの不純物濃度より高い。 [0036] As still another preferred embodiment of the nonvolatile semiconductor memory device according to the present invention, the impurity concentration of the impurity region is the same as the impurity concentration of the third source / drain, and the first, second and fourth higher than the impurity concentration of the source / drain.

【0037】 [0037]

【発明の実施の形態】以下説明する、この発明の実施の形態は、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは1個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。 Explaining DETAILED DESCRIPTION OF THE INVENTION Hereinafter, embodiments of the invention, the memory element has a plurality is provided with a plurality of selection transistors for selecting actuating the memory element, each select transistor only one storage element the nonvolatile semiconductor memory device for selectively operating an application of the present invention. ただし、 However,
この発明はこれに限定されることはなく、例えば、NO The present invention is not limited thereto, for example, NO
R型、NAND型、DINOR型のような選択トランジスタで記憶素子を選択作動させる不揮発性半導体記憶装置にもこの発明を適用することができる。 R-type, NAND type, can also be applied to the present invention in the non-volatile semiconductor memory device such selectively operating the memory element selection transistors as DINOR type.

【0038】まず、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは1個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図3、4及び5を用いて説明する。 Firstly, the memory element has a plurality is provided with a plurality of selection transistors for selecting actuating the storage device, for each selection transistor is non-volatile semiconductor memory device for selectively actuating only one storage element, FIGS and it will be described with reference to 5. 図3は、このフラッシュメモリのメモリセル400の概略図である。 Figure 3 is a schematic diagram of a memory cell 400 of the flash memory. メモリセル400は、選択トランジスタ401と記憶素子であるメモリトランジスタ402を有している。 Memory cell 400 includes a memory transistor 402 is a selection transistor 401 memory elements. 選択トランジスタ401は、ゲート401Aを有し、メモリトランジスタ402はフローティングゲート403とコントロールゲート404を有している。 Select transistor 401 has a gate 401A, the memory transistor 402 has a floating gate 403 and control gate 404. 選択トランジスタ401は、NチャネルMO Selection transistor 401, N-channel MO
SFETであり、そのしきい値電圧は約0.7Vである。 Is a SFET, the threshold voltage is about 0.7V.

【0039】メモリセル400をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧V pp 、例えば5〜12Vを選択トランジスタ401 [0039] The memory cell 400 channel hot electrons, the program is a positive program high voltage V pp, for example select 5~12V transistor 401
のゲート401Aに、12Vをメモリトランジスタ40 To the gate 401A, the memory transistor 40 to 12V
2のコントロールゲート404に印加し、同時にメモリトランジスタ402のソース408を接地電位V ssに保持し、選択トランジスタ401のドレイン406に、正のプログラム用パルスを印加することで達成される。 Is applied to the second control gate 404, it is accomplished by simultaneously holding a source 408 of the memory transistor 402 to the ground potential V ss, the drain 406 of the selection transistor 401, applying a positive program pulse. 例えば、約5Vのプログラム用パルスを、100マイクロ秒印加する。 For example, a program pulse of about 5V, is applied 100 microseconds. 図4において、メモリトランジスタ402 4, the memory transistor 402
のドレイン407(選択トランジスタ401のソースでもある)は、基板に高濃度ドーピング510をすることによって形成される。 Drain 407 (which is also the source of the select transistor 401) is formed by a heavily doped 510 to the substrate. このドレインのイオン注入は、ドレイン407に近いチャネル領域511の部分の電界を強化する。 Ion implantation of the drain enhances the electric field in the portion of the channel region 511 near the drain 407. これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート403へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する(例えばホットエレクトロン注入)。 This accelerates the electrons, electrons move into the floating gate 403 through the thin tunnel film, enough to overcome the potential energy barrier vigorous, generating a distribution of high energy electrons (e.g. hot electron injection) . このドレイン407を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。 By ion implantation for doping the drain 407 at a high concentration, the speed of the program is increased by an order of magnitude. メモリトランジスタ402の幅が0.2 The width of the memory transistor 402 is 0.2
5〜1.5μmであるのに比較して、選択トランジスタ401の幅は典型的に、1.0〜5.0μmであるので、選択トランジスタ401は、印加されたドレインのパルス電圧の微小部分を使う。 A is compared to 5~1.5Myuemu, width is typically of the selection transistor 401, because it is 1.0 to 5.0 m, a minute portion of the selection transistor 401 is applied drain pulse voltage use.

【0040】メモリセル400の消去は、メモリトランジスタ402のソース408に5Vを印加し、その一方で、コントロールゲート404を−7Vに保持することによって達成される。 The erasing of the memory cell 400, the 5V is applied to the source 408 of the memory transistor 402, on the other hand, is accomplished by holding the control gate 404 to -7V. 図4に示すトンネル酸化膜405 Tunnel oxide film 405 shown in FIG. 4
に高電界が生じ、それによりフローティングゲート40 High electric field is generated, whereby the floating gate 40
3に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜405を抜けて(例えば、ファウラーノルドハイムトンネルによって)メモリトランジスタ402のソース408へと移動する。 Gathered electrons 3 to overcome the potential energy barrier, exits the tunnel oxide film 405 (for example, by Fowler-Nordheim tunneling) moves to the source 408 of the memory transistor 402. 消去中は、ゲート401A During erasing, gate 401A
には5〜12Vの電圧が印加され、ドレイン406は浮遊状態に保たれている。 Voltage 5~12V is applied to the drain 406 is maintained in a floating state.

【0041】メモリトランジスタ402のソース408 The source 408 of the memory transistor 402
は、基板を高濃度にドーピング512することにより形成される。 It is formed by doping 512 of the substrate at a high density. この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。 The heavy doping increases the breakdown of the junction, thereby significantly accelerating the transfer of electrons from the floating gate during erasing. このようにして、消去動作中にメモリトランジスタ402はそのしきい値電圧が負となる程度まで消去が進む。 In this way, the memory transistor 402 is erased to such an extent that the threshold voltage is negative advances during the erase operation. このため、メモリトランジスタ402はコントロールゲート4 Therefore, the memory transistor 402 control gate 4
04によってターンオフできない。 It can not be turned off by 04. しかしながら選択トランジスタ401は、この過剰消去がセルの作動に影響を与えることを防止する。 However selection transistor 401 prevents this excessive erasing affects the operation of the cell. 具体的にいえば、選択トランジスタ401はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ4 Specifically, since it will not be controlled by the state of the selection transistor 401 floating gates, the selection transistor 4
01のしきい値電圧は約0.7Vに維持される。 Threshold voltage of 01 is maintained at about 0.7 V.

【0042】上記のプログラム/消去動作以外にも、動作条件は様々に設定できる。 [0042] In addition to the above program / erase operation is also operating conditions can be set in various ways. 例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。 For example, the program, when by both erase operation Fowler-Nordheim tunneling can be under the following conditions. プログラム時には、コントロールゲートを−8V、ソースを浮遊状態、 During the program, -8V the control gate, floating the source state,
ドレインを8V、選択トランジスタのゲートを8Vとする。 8V the drain, the gate of the selection transistor and 8V. 消去時には、コントロールゲートを8V、ソースを−8V、ドレインを浮遊状態、選択トランジスタのゲートを8Vとする。 At the time of erasing, 8V the control gate, the source -8V, drain the floating state, and 8V the gate of the selection transistor.

【0043】図5は、メモリセル400A−400Dを含むメモリアレイ600の概略図を示す。 [0043] Figure 5 shows a schematic diagram of a memory array 600 including memory cells 400A-400D. それぞれのメモリセルはメモリセル400と同一である。 Each memory cell is identical to memory cell 400. セル400 Cell 400
A、400Bの選択トランジスタ401のドレイン40 A, the drain of the selection transistor 401 of 400B 40
6は金属のドレインビットライン631に結合されており、セル400A、400Bのメモリトランジスタ40 6 is coupled to the drain bit line 631 of the metal, the cell 400A, the memory transistor 400B 40
2のソース408は金属ソースビットライン630に結合されている。 2 of the source 408 is coupled to a metal source bitline 630. メモリセル400Aとメモリセル400 Memory cell 400A and the memory cell 400
Dの選択トランジスタ401のゲート401Aは、ワード線520に結合されており、メモリセル400Aとメモリセル400Dのコントロールゲート404は、コントロールライン521に結合されている。 Gate 401A of D of the select transistor 401 is coupled to a word line 520, control gate 404 of memory cell 400A and the memory cell 400D is coupled to the control line 521.

【0044】図5において、メモリセル400、例えばメモリセル400Aの読み出しを行うには、ワード線5 [0044] In FIG. 5, the memory cell 400, for example, to read the memory cell 400A, a word line 5
20を介してゲート401A、コントロールライン52 Gate 401A through 20, the control line 52
1を介してコントロールゲート404にそれぞれ標準電圧V cc (一般的には5V)を印加し、それと同時にドレインビットライン631につながれた従来のセンスアンプ(図示せず)によってメモリセル400Aを流れる読み出し電流を検知することによって達成することができる。 Applying a 1 through to control gate 404 for each standard voltage V cc (typically 5V), the same read through the memory cell 400A current by conventional sense amplifier coupled to the drain bit line 631 at the same time (not shown) it can be accomplished by sensing. もしメモリセル400Aが消去された場合(すなわち、フローティングゲート403の電荷が0あるいは相対的に正となっている場合)、選択トランジスタ401 If the memory cell 400A is erased (i.e., if the electric charge of the floating gate 403 is 0 or relatively positive), the selection transistor 401
とメモリトランジスタ402は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル400A中を流れる。 A memory transistor 402 is turned on both, the current that can be detected by the sense amplifier, flows through the memory cell 400A. もし、メモリセル400Aがプログラムされる場合(すなわち、フローティングゲート402が相対的に負の電荷を持っている場合)は、メモリトランジスタ402のしきい値電圧が供給電圧V ccを上回るまで上昇し、それによってメモリセル400A中に電流が流れるのを防ぐ。 If the memory cell 400A is programmed (i.e., if the floating gate 402 has a relatively negative charge) is increased to the threshold voltage of the memory transistor 402 exceeds the supply voltage V cc, thereby preventing current from flowing in the memory cell 400A.

【0045】この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン630へのフィードバック電圧を発生する。 [0045] In this configuration Thus, the sense amplifier that receives the voltage of the drain of the bit line generates a feedback voltage to the bit line 630 of the source. それによって、読み取り作動中のソースのビットライン630の電圧を増加させる。 Thereby increasing the voltage of the bit line 630 of the source during the reading operation. このようにして、ドレインのビットライン631の電圧降下が減速される。 In this way, the voltage drop of the drain bit line 631 is decelerated. そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。 Therefore, according to this memory cell array, as compared to the conventional memory cell array, the bit lines to enable the detection during the next logic state cycle, the time to return to the original state is significantly reduced.

【0046】メモリトランジスタ402をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。 [0046] become a major limitation on scaling the memory transistor 402 is a request for a punch-through. ドレイン407とフローティングゲート40 Drain 407 and the floating gate 40
3の容量接合により、メモリトランジスタ402は典型的にドレイン407との結合によってターオンする。 The third capacitor joint, the memory transistor 402 typically be Taon by coupling the drain 407. この容量接合はチャネル長511(図4)のスケーラビリティを制限し、それによって5Vプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。 The capacitance junction limits the scalability of the channel length 511 (FIG. 4), thereby resulting in Prevent improved programming speed necessary for 5V programming capability. 具体的には、ドレイン407からフローティングゲート403への容量接合は、メモリトランジスタ402のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ402のドレイン電圧を扱う能力を制限してしまう。 Specifically, the capacitance junction from the drain 407 into the floating gate 403, exacerbate tolerance to punch through the memory transistor 402, therefore limits the ability to handle the drain voltage of the memory transistor 402. フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ402のゲートライン幅には比例しない。 Fringing capacitance, i.e. the effect of the capacitive joined by volume of non-parallel faces capacity, a strong effect is not proportional to the gate line width of the memory transistor 402. 従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のEEPROMやフラッシュメモリにおいては、重大なスケーリング上の制約となる。 Therefore, the effect of the drain junction becomes dominant as the structure is reduced, in a conventional EEPROM or flash memory with no access gates, the constraint serious scaling. ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。 Incidentally, the speed of programming increases exponentially with respect to the reciprocal of the effective channel length.

【0047】このメモリセルは、このスケーリングの問題を、メモリセル400中に選択トランジスタ401を挿入することによって解決している。 [0047] The memory cell is, the scaling of the problem has been solved by inserting the selected transistor 401 in the memory cell 400. このメモリセルによれば、プログラムモードにおけるメモリトランジスタ402のパンチスルーを除去するので、チャネル長51 According to this memory cell, since the removal of the punch-through of the memory transistor 402 in the program mode, the channel length 51
1をスケールすることができる。 1 it is possible to scale. このスケーラビリティによって、チャネル長511を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。 This scalability, it is possible to shorten the channel length 511, which, as compared to the conventional, it is possible to significantly improve the programming speed of the memory cell. さらに、ドレイン407にドープを施すことにより、メモリセル400 Furthermore, by subjecting the doped drain 407, memory cell 400
は5Vでのプログラム性能を十分に達成することができる。 It can be fully achieved the performance of the programs at 5V.

【0048】(第1形態)図1は、この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分断面図である。 [0048] (First Embodiment) FIG. 1 is a partial cross-sectional view of the nonvolatile semiconductor memory device manufactured according to the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention. 半導体基板の一例であるシリコン基板10の主表面は、記憶素子の一例であるメモリセル15が形成された第1の領域11と選択ゲートトランジスタ17が形成された第2 The main surface of the silicon substrate 10 which is an example of a semiconductor substrate, the second to the first region 11 and the select gate transistors 17 to the memory cell 15 is an example of a storage element is formed is formed
の領域13とに分けられている。 It is divided into a region 13. 第1の領域11の上には、トンネル絶縁膜の一例であるシリコン酸化膜12、 On the first region 11, the silicon oxide film 12 which is an example of a tunnel insulating film,
シリコン酸化膜12の上には、フローティングゲート3 On the silicon oxide film 12, a floating gate 3
3、フローティングゲート33の上には、誘電体膜の一例であるONO膜16、ONO膜16の上には、コントロールゲート30が形成されている。 3, on the floating gate 33, on the ONO film 16, the ONO film 16 which is an example of a dielectric film, a control gate 30 is formed. 第1の領域11には、コントロールゲート30及びフローティングゲート33を挟むように、間隔をあけて第1のソース/ドレインの一例であるソース/ドレイン38、第2のソース/ The first region 11, so as to sandwich the control gate 30 and floating gate 33, source / drain 38 is an example of the first source / drain with a gap, the second source /
ドレインの一例であるソース/ドレイン35が形成されている。 Source / drain 35 is formed, which is an example of a drain.

【0049】第2の領域13の上には、ゲート絶縁膜の一例であるゲート酸化膜20、ゲート酸化膜20の上には、ゲート電極26が形成されている。 [0049] On the second region 13, the gate oxide film 20 which is an example of a gate insulating film on the gate oxide film 20, gate electrode 26 is formed. 第2の領域13 The second region 13
には、ゲート電極26を挟むように、間隔をあけて第3 The, so as to sandwich the gate electrode 26, the third at intervals
のソース/ドレインの一例であるソース/ドレイン3 Source / drain 3, which is an example of the source / drain
9、第4のソース/ドレインの一例であるソース/ドレイン40が形成されている。 9, the source / drain 40 is formed, which is an example of the fourth source / drain.

【0050】フローティングゲート33とゲート電極2 The floating gate 33 and the gate electrode 2
6との間のシリコン基板10の主表面には、不可避的に形成された溝部32がある。 The main surface of the silicon substrate 10 between the 6, there is inevitably formed groove 32. 溝部32を覆うように、N To cover the grooves 32, N
+型領域36及び42が形成され、N +型領域36とN + + -Type regions 36 and 42 are formed, N + -type region 36 and N +
型領域42とが、溝部32で重なるように形成されている。 -Type region 42 is formed so as to overlap with the groove 32. +型領域36は、N +型領域42よりシリコン基板10中に深く形成されている。 N + -type region 36 is formed deeper in the silicon substrate 10 from the N + -type region 42. +型領域36が第1の不純物領域の一例であり、N +型領域42が第2の不純物領域の一例である。 N + -type region 36 is an example of the first impurity region, N + -type region 42 is an example of the second impurity region. 第1の領域11側にあるN +型領域36及び42で、ソース/ドレイン35が構成されている。 In the N + -type regions 36 and 42 in the first region 11 side, the source / drain 35 is formed. 第2の領域13側にあるN +型領域42でソース/ドレイン39が構成されている。 Source / drain 39 is formed in the N + -type region 42 in the second region 13 side. シリコン基板10の主表面は、メモリセル15及び選択ゲートトランジスタ17を覆うように、シリコン酸化膜44が形成されている。 The main surface of the silicon substrate 10 so as to cover the memory cell 15 and the select gate transistor 17, a silicon oxide film 44 is formed. シリコン酸化膜44には、ソース/ドレイン38を露出させるコンタクトホール46a及びソース/ドレイン40を露出させるコンタクトホール46bが形成されている。 The silicon oxide film 44, a contact hole 46b exposing the contact hole 46a and the source / drain 40 to expose the source / drain 38 is formed. シリコン酸化膜44の上には、アルミ配線48 On the silicon oxide film 44, aluminum wiring 48
a及び48bが形成されている。 a and 48b are formed. アルミ配線48aは、 Aluminum wiring 48a is,
コンタクトホール46a内にも形成され、ソース/ドレイン38と電気的に接続されている。 Also formed in the contact hole 46a, and is electrically connected to the source / drain 38. 同様に、アルミ配線48bは、コンタクトホール46b内にも形成され、 Similarly, aluminum wiring 48b is formed also in the contact hole 46b,
ソース/ドレイン40と電気的に接続されている。 Source / drain 40 is electrically connected to the.

【0051】図2は、図5の400Aの部分における不揮発性半導体記憶装置の平面図であり、図1は、図2をA−A線矢印方向から切断した断面図である。 [0051] Figure 2 is a plan view of a nonvolatile semiconductor memory device in the portion of the 400A in FIG. 5, FIG. 1 is a cross-sectional view taken from line A-A arrow direction to FIG. 縦方向に間隔をあけて、コントロールゲート37、アルミ配線4 Longitudinally spaced, control gate 37, aluminum interconnection 4
8a、コントロールゲート30、溝部32、ゲート電極26、アルミ配線48bが形成されている。 8a, a control gate 30, the groove 32, the gate electrode 26, an aluminum wiring 48b are formed. コントロールゲート30、ゲート電極26が、それぞれ図5に示すコントロールゲート404、ゲート401Aに対応している。 The control gate 30, the gate electrode 26, a control gate 404 shown in FIG. 5, respectively, correspond to the gate 401A.

【0052】次に、この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を説明する。 Next, a description will be given of a first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention. 図6に示すように、シリコン基板10の主表面の上に、例えば熱酸化法によって厚さ7〜10nmのトンネル絶縁膜となるシリコン酸化膜12を形成する。 As shown in FIG. 6, on the main surface of the silicon substrate 10, to form, for example, a silicon oxide film 12 serving as a tunnel insulating film having a thickness of 7~10nm by thermal oxidation. シリコン酸化膜12の上に、例えばCVD法によって、第1の導電体膜の一例である厚さ100〜200nmのポリシリコン膜14を形成する。 On the silicon oxide film 12, for example, by CVD method to form a polysilicon film 14 having a thickness of 100~200nm, which is an example of a first conductor film.

【0053】図7に示すように、例えばフォトエッチング法により、第2の領域13の上のポリシリコン膜14 [0053] As shown in FIG. 7, for example, by photo-etching, the polysilicon film on the second region 13 14
を選択的にエッチング除去する。 Selectively removed by etching. そして、第1の領域1 Then, the first region 1
1の上にあるポリシリコン膜14を覆うように、ONO To cover the polysilicon film 14 above the 1, ONO
膜16を、シリコン基板10の主表面に形成する。 The film 16 is formed on the main surface of the silicon substrate 10. ON ON
O膜16のO膜の部分は、例えばCVD法又は熱酸化法により形成され、N膜の部分は、例えばCVD法により形成される。 O film portion of the O film 16 is formed, for example, by a CVD method or a thermal oxidation method, portions of the N layer is formed, for example, by CVD.

【0054】図8に示すように、シリコン基板10の主表面の上に、レジスト18を形成する。 [0054] As shown in FIG. 8, on the main surface of the silicon substrate 10, a resist 18. そして、第2の領域13上のレジスト18を除去する。 Then, the resist is removed 18 in the second region 13. レジスト18をマスクとして、第2の領域13の上のONO膜16、シリコン酸化膜12をエッチング除去し、シリコン基板1 The resist 18 as a mask, ONO film 16 on the second region 13, the silicon oxide film 12 is removed by etching, the silicon substrate 1
0の主表面を露出させる。 Exposing the main surface of the 0. 図9に示すように、例えば熱酸化法によって、第2の領域13の上に、厚さ5〜20 As shown in FIG. 9, for example by thermal oxidation, on the second region 13, 5-20 thick
nmのゲート酸化膜20を形成する。 Forming a nm of the gate oxide film 20.

【0055】図10に示すように、シリコン基板10の主表面全面に、例えばCVD法を用いて、第2の導電体膜の一例である厚さ200〜400nmのポリシリコン膜24を形成する。 [0055] As shown in FIG. 10, over the entire main surface of the silicon substrate 10, for example using a CVD method to form a polysilicon film 24 having a thickness of 200~400nm, which is an example of a second conductor film. なお、第2の導電体膜の他の例として、厚さ80〜200nmのポリシリコン膜と、その上に形成された厚さ80〜200nmのWSi 2 、MoS The second as another example of the conductive film, and a polysilicon film having a thickness of 80 to 200 nm, WSi 2 thick 80 to 200 nm formed thereon, MoS
2 、CoSi 2 、TiSi 2などからなるシリサイドの積層構造がある。 i 2, CoSi 2, TiSi 2 has a stacked structure of a silicide made of. ポリシリコン膜24の上に、レジスト22を形成し、所定のパターニングを施す。 On the polysilicon film 24, the resist 22 is formed is subjected to predetermined patterning.

【0056】図11に示すように、第12のレジストであるレジスト22をマスクとして、ポリシリコン膜24 [0056] As shown in FIG. 11, the resist 22 is twelfth resist as a mask, the polysilicon film 24
を選択的にエッチング除去し、第1の領域11の上にポリシリコン膜24の一部を残し、第2の領域13の上にゲート電極26を形成する。 Selectively etched away, leaving a part of the polysilicon film 24 on the first region 11, a gate electrode 26 on the second region 13. 図12に示すように、シリコン基板10の主表面全面に、レジスト28を形成する。 As shown in FIG. 12, over the entire main surface of the silicon substrate 10, a resist 28. そして、ポリシリコン膜24の上にレジスト28が残り、かつゲート電極26を覆うようにレジスト28が残るように、レジスト28にパターニングを施す。 Then, the resist 28 remaining on the polysilicon film 24, and so the resist 28 to cover the gate electrode 26 is left, subjected to patterning the resist 28. このレジスト28が第13のレジストである。 The resist 28 is resist 13.

【0057】図13に示すように、レジスト28をマスクとして、まず、ポリシリコン膜24を選択的にエッチング除去しコントロールゲート30を形成する。 [0057] As shown in FIG. 13, the resist 28 as a mask, first, a control gate 30 is selectively removed by etching the polysilicon film 24. 続けてONO膜16を選択的にエッチング除去し、コントロールゲート30の下に位置するONO膜16を残す。 Continued ONO film 16 is selectively etched away, leaving the ONO film 16 located below the control gate 30. このONO膜16の選択的エッチング除去により、フローティングゲートとゲート電極との間にあるシリコン基板1 This of ONO film 16 is selectively etched away, the silicon substrate 1 located between the floating gate and the gate electrode
0の主表面の上にあるシリコン酸化膜20もエッチングされ、シリコン基板10の主表面10aが露出する。 Silicon oxide film 20 located on the main surface of 0 is also etched, the main surface 10a of the silicon substrate 10 is exposed.

【0058】レジスト28をマスクとして、ポリシリコン膜14を選択的にエッチング除去し、図14に示すようにフローティングゲート33を形成する。 [0058] The resist 28 as a mask, the polysilicon film 14 is selectively etched to form a floating gate 33 as shown in FIG. 14. このエッチングにより、主表面10aの部分もエッチングされ、シリコン基板10に溝部32が形成される。 By this etching, part of the main surface 10a is also etched, the groove 32 is formed in the silicon substrate 10. 溝部32の深さは、100〜300nmである。 Depth of the groove 32 is 100 to 300 nm.

【0059】図15に示すように、レジスト34をシリコン基板10の主表面全面に形成する。 As shown in FIG. 15, a resist 34 over the entire main surface of the silicon substrate 10. レジスト34 Resist 34
は、第1のソース/ドレインが形成される第1の領域1 A first region in which the first source / drain is formed 1
1を覆い、かつその端面34aがコントロールゲート3 It covers 1, and the control gate 3 that the end face 34a is
0の上に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34b Covers the second region 13 in and the fourth source / drain be located above the 0 is formed, and the end face 34b
がゲート電極26と溝部32との間に位置するようにパターニングされる。 There is patterned so as to be positioned between the gate electrode 26 and the groove 32. 第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34aがコントロールゲート30の上に位置するレジスト34が、第1 Resist 34 covers the first region 11 in which the first source / drain are formed, and the end surface 34a is located over the control gate 30 is first
のレジストである。 It is of the resist. 第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34bがゲート電極26と溝部32との間に位置するレジスト34が、 Resist 34 4 covers the second region 13 where the source / drain is formed of, and the end face 34b is located between the gate electrode 26 and the groove 32,
第2のレジストである。 A second resist. レジスト34をマスクとして、 The resist 34 as a mask,
溝部32を覆うようにシリコン基板10の主表面に40 The main surface of the silicon substrate 10 so as to cover the groove 32 40
〜120KeV、1E14〜6E15/cm 2の条件でリンのイオン注入をする。 ~120KeV, the phosphorus ion implantation under conditions of 1E14~6E15 / cm 2. 次に30〜80KeV、1E Then 30~80KeV, 1E
15〜6E15/cm 2の条件でリン又はヒ素のイオン注入をする。 The ion implantation of phosphorus or arsenic under conditions of 15~6E15 / cm 2. これらのイオン注入が第1のイオン注入の一例である。 These ion implantation is an example of the first ion implantation. イオン注入後、注入されたイオンを熱処理し、第1の不純物領域の一例であるN +型領域36を形成する。 After ion implantation, the implanted ions and heat treatment to form the N + -type region 36 is an example of the first impurity region. +型領域36の深さは、200〜600n The depth of the N + -type region 36, 200~600N
m、不純物濃度は、1E18〜1E21/cm 3である。 m, the impurity concentration is 1E18~1E21 / cm 3. 第1の不純物領域を形成する熱処理の条件は、雰囲気がN 2又はN 2 /O 2 、温度が900〜950度、時間が30〜180分である。 Conditions of heat treatment for forming the first impurity region, atmosphere N 2 or N 2 / O 2, the temperature is 900-950 °, the time is 30 to 180 minutes. 上記したイオン注入及び熱処理により、溝部32を覆うようにシリコン基板10の主表面には、N +型領域36が形成される。 By ion implantation and heat treatment as described above, the main surface of the silicon substrate 10 to cover the groove 32, N + -type region 36 is formed.

【0060】図16に示すように、コントロールゲート30及びゲート電極26をマスクとして、シリコン基板10の主表面に、40〜120KeV、5E12〜5E [0060] As shown in FIG. 16, as a mask control gate 30 and the gate electrode 26, the main surface of the silicon substrate 10, 40~120KeV, 5E12~5E
14/cm 2の条件でリンのイオン注入をする。 The ion implantation of phosphorus under conditions of 14 / cm 2. 次に3 Next 3
0〜80KeV、1E15〜6E15/cm 2の条件でリン又はヒ素のイオン注入をする。 0~80KeV, the ion implantation of phosphorus or arsenic under conditions of 1E15~6E15 / cm 2. これらのイオン注入が第2のイオン注入の一例である。 These ion implantation is an example of the second ion implantation. これらのイオン注入をし、熱処理することによりソース/ドレイン38、N These ions are implanted, source / drain 38 by heat treatment, N
+型領域42及びソース/ドレイン40を形成する。 + -Type region 42 and the source / drain 40. + N +
型領域42の深さは、100〜400nm、不純物濃度は、1E17〜1E21/cm 3である。 The depth of the mold region 42 is 100 to 400 nm, the impurity concentration is 1E17~1E21 / cm 3.

【0061】図1に示すように、シリコン基板10の主表面全面に、例えばCVD法により層間絶縁膜となるシリコン酸化膜44を形成する。 [0061] As shown in FIG. 1, over the entire main surface of the silicon substrate 10, a silicon oxide film 44 as an interlayer insulating film by the CVD method, for example. 層間絶縁膜としてシリコン酸化膜の代わりに、PSG膜、SOG膜またはBPS Instead of the silicon oxide film as an interlayer insulating film, PSG film, SOG film or BPS
G膜を用いてもよい。 G-film may be used. PSG膜、SOG膜またはBPS PSG film, SOG film or a BPS
G膜を単独に用いた一層構造でもよいし、または、シリコン酸化膜、PSG膜、SOG膜またはBPSG膜を組み合わせた多層構造でもよい。 G film may be a single layer structure using a single, or a silicon oxide film, PSG film, or a multilayer structure obtained by combining the SOG film or BPSG film. 次に、パターニングされたレジストを用いて、シリコン酸化膜44を選択的にエッチング除去し、ソース/ドレイン38を露出させるコンタクトホール46a、ソース/ドレイン40を露出させるコンタクトホール46bを形成する。 Next, using the patterned resist, the silicon oxide film 44 is selectively removed by etching, a contact hole 46a for exposing the source / drain 38, to form a contact hole 46b exposing the source / drain 40. そして、シリコン酸化膜44の上に例えばスパッタリング法を用いてアルミニウム膜を形成する。 Then, an aluminum film is formed by using on the silicon oxide film 44, for example, a sputtering method. このアルミニウム膜にパターニングを施し、アルミ配線48a、48bを形成する。 Subjected to patterning in the aluminum film to form aluminum wiring 48a, a 48b. なお、アルミ配線の代わりに、アルミニウムに銅等を含んだアルミ合金配線でもよい。 Instead of the aluminum wire, copper or the like may be an aluminum alloy wiring containing aluminum.

【0062】溝部32のN +型領域36及び42から構成される不純物領域は、図15で説明したイオン注入及び図16で説明したイオン注入という2回のイオン注入により形成される。 [0062] impurity regions composed of N + -type regions 36 and 42 of the groove 32 is formed by two ion implantation of ions implanted described ion implantation and 16 described in FIG. 15. 一方、ソース/ドレイン38、39 On the other hand, the source / drain 38 and 39
及び40は、図16で説明したイオン注入で形成され、 And 40 are formed by ion implantation as described in FIG. 16,
このイオン注入は、ソース/ドレイン38、39及び4 This ion implantation, the source / drain 38, 39 and 4
0に要求される不純物濃度及び深さの条件で行われる。 0 is carried out under the condition of which is the impurity concentration and depth required for.
よって、溝部32の不純物領域の拡散抵抗を下げつつ、 Thus, while reducing the diffusion resistance of the groove 32 impurity region,
かつソース/ドレイン38、39及び40はそれらの要求される不純物濃度及び深さで形成することができる。 And source / drain 38, 39 and 40 may be formed in their required impurity concentration and depth.
また、コントロールゲート30と溝部32との間にレジスト34の端面34aが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。 Further, since the end face 34a of the resist 34 is not located between the control gate 30 and the groove 32, between the control gate and the groove, it is not necessary to consider the margin for mask alignment, the control gate and the groove the distance between can be shortened and therefore, can achieve high density and high integration of the non-volatile semiconductor memory device.

【0063】(第2形態)図17は、図2を矢印B−B [0063] (second embodiment) FIG. 17, FIG. 2 arrow B-B
線に沿って切断した部分断面図である。 It is a partial cross-sectional view taken along the line. 図2及び図17 2 and 17
を参照して、N +型領域36とN +型領域52とは、素子分離絶縁膜の一例であるフィールド酸化膜50によって分離されている。 See, the N + -type region 36 and N + -type region 52 are separated by a field oxide film 50 which is an example of the element isolation insulating film. +型領域36及び52は、図15で示すイオン注入により形成されたものである。 N + -type regions 36 and 52 is formed by ion implantation shown in Figure 15. +型領域36の上には、N +型領域42が形成され、N +型領域52の上には、N +型領域54が形成されている。 On top of the N + -type region 36, N + -type region 42 is formed, on the N + -type region 52, N + -type region 54 is formed. +型領域42及び54は、図16で示すイオン注入により形成されたものである。 N + -type regions 42 and 54 are those which are formed by ion implantation shown in Figure 16. フィールド酸化膜50の上に形成されたレジスト34をマスクとして、シリコン基板10 The resist 34 formed on the field oxide film 50 as a mask, the silicon substrate 10
にイオン注入をすることにより、N +型領域36及び5 By the ion implantation, N + -type regions 36 and 5
2が形成される。 2 is formed. このときレジスト34の一方の端面3 One end face 3 of this time, the registration 34
4iは、フィールド酸化膜50の一方の端部50aの内側に位置し、レジスト34の他方の端面34jは、フィールド酸化膜50の他方の端部50bの内側に位置する。 4i is located on the inside of one end portion 50a of the field oxide film 50, the other end face 34j of the resist 34 is located inside of the other end portion 50b of the field oxide film 50. よって、N Thus, N +型領域36は、一方の端部50aの下まで回り込み、N +型領域52は、他方の端部50bの下まで回り込んでいる。 + -Type region 36 is wraparound to the bottom of one end portion 50a, N + -type region 52, wraps around to the bottom of the other end portion 50b. 従って、N +型領域36とN +型領域52との間の距離が短くなり、パンチスルーする可能性がある。 Accordingly, the distance between the N + -type region 36 and N + -type region 52 is short, there is a possibility that punch-through. この発明の第2形態はこれを防ぐものである。 Second embodiment of the invention is to prevent this. 以下説明する。 It will be described below.

【0064】図18は、この発明に従う不揮発性半導体記憶装置の製造方法の第2形態により製造された不揮発性半導体記憶装置の部分平面図である。 [0064] Figure 18 is a partial plan view of the nonvolatile semiconductor memory device manufactured by the second embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention. 図19は、図1 19, as shown in FIG. 1
8をB−B線矢印方向に沿って切断した部分断面図である。 8 is a partial cross-sectional view taken along the line B-B arrow direction. 図2及び図17で示す構造と同じ部分ついては同一符号を付すことによりその説明を省略する。 For the same portions as the structure shown in FIG. 2 and FIG. 17 will be omitted by giving the same reference numerals. 図19に示すように、第1の不純物領域の一例であるN +型領域5 As shown in FIG. 19, N + -type region 5 is an example of the first impurity region
6は、フィールド酸化膜50の一方の端部50aの下まで延びておらず、N +型領域56と一方の端部50aとの間には一定の距離xがある。 6 do not extend to the bottom of one end portion 50a of the field oxide film 50, there is a certain distance x between the one end portion 50a and the N + -type region 56. xは例えば、0.1μm x, for example, 0.1μm
以上、かつ0.3μm以下がある。 Or more, and there is 0.3μm or less. +型領域58とフィールド酸化膜50の他方の端部50bとの間にも同様に一定の距離xがある。 A similar constant distance x in between the other end 50b of the N + -type region 58 and the field oxide film 50. 第2形態により製造された不揮発性半導体記憶装置は、以上説明したように、N +型領域56とN +型領域58との間の距離を、図17で示す例より大きくすることができ、パンチスルーを防ぐことが可能となる。 Produced by the second embodiment non-volatile semiconductor memory device, as described above, the distance between the N + -type region 56 and N + -type region 58 can be greater than in the example shown in Figure 17, it is possible to prevent the punch-through. フィールド酸化膜の幅が2〜3μm以下の場合に、この発明を適用するのが好ましい。 When the width of the field oxide film is less than 2 to 3 [mu] m, preferably applied to the present invention.

【0065】図19で示す構造の製造方法、図20〜図22を用いて説明する。 [0065] manufacturing method of the structure shown in Figure 19, will be described with reference to FIGS. 20 to 22. 図20〜図22中の(a)は、 Of (a) is in FIGS. 20 to 22,
図18をB−B線矢印方向に沿って切断した断面図であり、(b)はC−C線矢印方向に沿って切断した断面図である。 It is a cross-sectional view taken along the 18 line B-B arrow direction, (b) is a sectional view taken along line C-C arrow direction. 図20に示すように、シリコン基板10には、 As shown in FIG. 20, the silicon substrate 10,
フローティングゲート形成により、溝部32が形成されている。 The floating gate formation, groove 32 is formed.

【0066】図21を参照して、図21の工程は図15 [0066] With reference to FIG. 21, the steps of FIG. 21 FIG. 15
の工程と同じ工程である。 It is the same process as the process. (a)、(b)に示すように、第11のレジストであるレジスト60の一方の端面60aがフィールド酸化膜50の一方の端部50aの外側に位置し、他方の端面60bが他方の端部50bの外側に位置している。 (A), (b), the one end face 60a of the resist 60 is a resist of the 11 are located outside of the one end portion 50a of the field oxide film 50, the other end face 60b and the other end It is located outside the part 50b. 端面と端部との間の距離はxである。 The distance between the end face and the end portion is x. そしてレジスト60をマスクとしてシリコン基板1 Then the silicon substrate 1 using the resist 60 as a mask
0に第1のイオン注入をし、熱処理することによりN + First ions are implanted into 0, N by heat treatment +
型領域56及び58を形成する。 -Type regions 56 and 58. イオン注入及び熱処理の条件は、第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as the first embodiment.

【0067】図22を参照して、図22の工程は図16 [0067] With reference to FIG. 22, the steps of FIG. 22 FIG. 16
の工程と同じ工程である。 It is the same process as the process. フィールド酸化膜50をマスクとしてシリコン基板10に第2のイオン注入をし、かつ熱処理することにより、N +型領域42及び54を形成する。 Second ions are implanted into the silicon substrate 10 a field oxide film 50 as a mask, and by heat treatment to form the N + -type regions 42 and 54. イオン注入の条件は、第1形態と同じである。 Ion implantation conditions are the same as the first embodiment.

【0068】(第3形態)第3形態と第1形態との違いは、図15に示すレジスト34の端面34a、34bの位置である。 [0068] The difference between the (third embodiment) The third embodiment and the first embodiment is an end 34a, the position of 34b of the resist 34 shown in FIG. 15. 以下、図23及び図24を用いて、第3形態について説明する。 Hereinafter, with reference to FIGS. 23 and 24, a description of a third embodiment. 第1形態と同じ方法で図14で示す工程を終了した後、図23に示すように、シリコン基板10の主表面の上にレジスト34を形成する。 After completion of the step shown in FIG. 14 in the same manner as the first embodiment, as shown in FIG. 23, a resist 34 on the main surface of the silicon substrate 10. レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34dがコントロールゲート30と溝部32との間に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、 Resist 34 covers the first region 11 in which the first source / drain are formed, and the and the fourth source / drain be located between the end face 34d is a control gate 30 and the groove 32 is formed It covers the second region 13 which is,
かつその端面34cがゲート電極26と溝部32との間に位置するようにパターニングされる。 And an end face 34c is patterned so as to be positioned between the gate electrode 26 and the groove 32. 第1のソース/ The first source /
ドレインが形成される第1の領域11を覆い、かつその端面34dがコントロールゲート30と溝部32との間に位置するレジスト34が、第3のレジストである。 Covering the first region 11 where the drain is formed, and the resist 34 that is located between the end face 34d of the control gate 30 and the groove 32, a third resist. 第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34cがゲート電極26と溝部32との間に位置するレジスト34が、第4のレジストである。 It covers the second region 13 where the fourth source / drain are formed, and the resist 34 that is located between the end face 34c of the gate electrode 26 and the groove 32, the fourth resist. レジスト34をマスクとして、第1のイオン注入をし、熱処理することにより第1の不純物領域の一例であるN +型領域62を形成する。 The resist 34 as a mask, the first ions are implanted to form the N + -type region 62 is an example of the first impurity region by heat treatment. イオン注入及び熱処理の条件は、第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as the first embodiment.

【0069】図24に示すように、第1形態と同じ条件でコントロールゲート30及びゲート電極26をマスクとしてシリコン基板10に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン38、N +型領域42、ソース/ドレイン40を形成する。 [0069] As shown in FIG. 24, by the silicon substrate 10 to the control gate 30 and the gate electrode 26 under the same conditions as in the first embodiment as a mask the second ion implantation, and heat treatment, the source / drain 38, N + -type region 42 to form the source / drain 40. イオン注入の条件は、第1形態と同じである。 Ion implantation conditions are the same as the first embodiment. あとの工程は第1 After the process is first
形態と同じである。 Is the same as the form.

【0070】溝部のN +型領域62及び42から構成される不純物領域は、図23で説明したイオン注入及び図24で説明したイオン注入という2回のイオン注入により形成される。 [0070] impurity regions composed of N + -type regions 62 and 42 of the groove is formed by two ion implantation of ions implanted described ion implantation and 24 described in FIG. 23. 一方、ソース/ドレイン38、35、3 On the other hand, the source / drain 38,35,3
9及び40は、図24で説明したイオン注入で形成され、このイオン注入は、ソース/ドレイン38、35、 9 and 40 are formed by ion implantation as described in FIG. 24, this ion implantation, the source / drain 38, 35,
39及び40に要求される不純物濃度及び深さの条件で行われる。 Carried out under the conditions of the the impurity concentration and depth required for the 39 and 40. よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38、35、39及び40はそれらの要求される不純物濃度及び深さで形成することができる。 Thus, while reducing the diffusion resistance of the groove 32 impurity regions, and source / drain 38,35,39 and 40 may be formed in their required impurity concentration and depth.

【0071】(第4形態)第4形態と第1及び第3形態との違いは、図15及び図23に示すレジスト34の端面34a〜34dの位置である。 [0071] The difference between (4th Embodiment) The fourth embodiment and the first and third embodiment is the position of the end face 34a~34d resist 34 shown in FIGS. 15 and 23. 以下、図25及び図2 Hereinafter, FIG. 25 and FIG. 2
6を用いて第4形態について説明する。 Fourth embodiment will be described with reference to 6. 第1形態と同じ方法で図14で示す工程を終了した後、図25に示すように、シリコン基板10の主表面の全面にレジスト34 After completion of the step shown in FIG. 14 in the same manner as the first embodiment, as shown in FIG. 25, the resist 34 on the entire main surface of the silicon substrate 10
を形成する。 To form. レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34 Resist 34 covers the first region 11 in which the first source / drain are formed, and the end face 34
fがコントロールゲート30の上に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34eがゲート電極26の上に位置するようにパターニングされる。 f covers the second region 13 in and the fourth source / drain be located over the control gate 30 is formed, and the end face 34e are patterned so as to be located above the gate electrode 26. 第1のソース/ドレインが形成される第1の領域を覆い、かつその端面34f Covering the first region in which the first source / drain are formed, and end face 34f
がコントロールゲート30の上に位置するレジスト34 Resist 34 but located on the control gate 30
が、第5のレジストである。 There is a fifth resist. 第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34e It covers the second region 13 where the fourth source / drain are formed, and the end face 34e
がゲート電極26の上に位置するレジスト34が、第6 Resist 34, the sixth but located above the gate electrode 26
のレジストである。 It is of the resist. レジスト34をマスクとして、シリコン基板10に第1のイオン注入をし、熱処理することにより第1の不純物領域の一例であるN +型領域64を形成する。 The resist 34 as a mask, the first ions are implanted into the silicon substrate 10, to form the N + -type region 64 is an example of the first impurity region by heat treatment. イオン注入及び熱処理の条件は第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as those of the first embodiment.

【0072】図26に示すように、ゲート電極26及びコントロールゲート30をマスクとして、シリコン基板10に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン38、N +型領域42、ソース/ [0072] As shown in FIG. 26, the gate electrode 26 and control gate 30 as a mask, by the second ions are implanted into the silicon substrate 10, and a heat treatment, a source / drain 38, N + -type region 42, Source/
ドレイン40を形成する。 To form a drain 40. イオン注入の条件は第1形態と同じである。 Ion implantation conditions are the same as the first embodiment. 以下の工程は第1形態と同じである。 The following steps are the same as the first embodiment. 第4形態では、第1の領域11側にあるN +型領域42及び64で、ソース/ドレイン35が構成されている。 In the fourth embodiment, in N + -type regions 42 and 64 in the first region 11 side, the source / drain 35 is formed. そして、第2の領域13側にあるN +型領域42及び64 Then, N + -type regions 42 and 64 in the second region 13 side
により、ソース/ドレイン39が構成されている。 The source / drain 39 is formed.

【0073】溝部32のN +型領域42及び64は、図25で説明したイオン注入及び図26で説明したイオン注入という2回のイオン注入により形成される。 [0073] groove 32 of the N + -type regions 42 and 64 are formed by two ion implantation of ions implanted described ion implantation and 26 described in FIG. 25. 一方、 on the other hand,
ソース/ドレイン38及び40は、図26で説明したイオン注入で形成され、このイオン注入はソース/ドレイン38及び40に要求される不純物濃度及び深さの条件で行われる。 Source / drain 38 and 40 are formed by ion implantation as described in FIG. 26, this ion implantation is performed under the conditions of the impurity concentration and depth required for the source / drain 38 and 40. よって溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38及び40はそれらの要求される不純物濃度及び深さで形成することができる。 Thus while lowering the diffusion resistance of the groove 32 impurity regions, and source / drain 38 and 40 may be formed in their required impurity concentration and depth. また、コントロールゲート30と溝部32との間にレジスト34の端面34fが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。 Further, since the end surface 34f of the resist 34 is not located between the control gate 30 and the groove 32, between the control gate and the groove, it is not necessary to consider the margin for mask alignment, the control gate and the groove the distance between can be shortened. ゲート電極26と溝部32との間にレジスト34の端面34eが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。 Since the end face 34e of the resist 34 between the gate electrode 26 and the groove 32 is not located, between the gate electrode trench, it is not necessary to consider the margin for mask alignment, between the gate electrode trench distance can be shortened. よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の第1形態より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。 Thus, from the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device of the invention described above, it can be further achieved high density and high integration of the non-volatile semiconductor memory device.

【0074】(第5形態)第5形態と第1、第3及び第4形態との違いは、図15、図23及び図25で示すレジスト34の端面34a〜34fの位置である。 [0074] (Fifth Embodiment) The fifth embodiment and the first, the difference between the third and fourth embodiment, FIG. 15, the position of the end face 34a~34f resist 34 shown in FIGS. 23 and 25. 以下、 Less than,
図27及び図28を用いて、第5形態について説明する。 With reference to FIGS. 27 and 28, an explanation will be given of a fifth embodiment.

【0075】第1形態と同じ方法で図14で示す工程を終了した後、図27に示すように、シリコン基板10の主表面にレジスト34を形成する。 [0075] After completion of the step shown in FIG. 14 in the same manner as the first embodiment, as shown in FIG. 27, a resist 34 on the main surface of the silicon substrate 10. レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34hがコントロールゲート30と溝部32との間に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34gがゲート電極26の上に位置するようにパターニングされる。 Resist 34 covers the first region 11 in which the first source / drain are formed, and the and the fourth source / drain be located between the end face 34h is a control gate 30 and the groove 32 is formed It covers the second region 13 is, and the end surface 34g is patterned so as to be located above the gate electrode 26. 第1のソース/ドレインが形成される第1 The first source / drain is formed 1
の領域11を覆い、かつその端面34hがコントロールゲート30と溝部32との間に位置するレジスト34 Resist 34 covers the region 11 and the end surface 34h is positioned between the control gate 30 and the groove 32
が、第7のレジストである。 There is a seventh resist. 第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34g It covers the second region 13 where the fourth source / drain are formed, and the end surface 34g
がゲート電極26の上に位置するレジスト34が第8のレジストである。 There resist 34 located on the gate electrode 26 is a resist eighth. レジスト34をマスクとして、シリコン基板10に第1のイオン注入し、熱処理することにより、第1の不純物領域の一例であるN +型領域66を形成する。 The resist 34 as a mask, the first ion-implanted into the silicon substrate 10, by heat treatment, to form the N + -type region 66 is an example of the first impurity region. イオン注入及び熱処理の条件は第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as those of the first embodiment.

【0076】図28に示すように、ゲート電極26及びコントロールゲート30をマスクとして、シリコン基板10に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン38、N +型領域42、ソース/ [0076] As shown in FIG. 28, the gate electrode 26 and control gate 30 as a mask, by the second ions are implanted into the silicon substrate 10, and a heat treatment, a source / drain 38, N + -type region 42, Source/
ドレイン40を形成する。 To form a drain 40. イオン注入の条件は、第1形態と同じである。 Ion implantation conditions are the same as the first embodiment. 以下の工程は第1形態と同じである。 The following steps are the same as the first embodiment.

【0077】第5形態では、第1の領域11側にあるN [0077] In the fifth embodiment, N in the first region 11 side
+型領域42でソース/ドレイン35が構成されている。 Source / drain 35 is formed in the + -type region 42. また、第2の領域13側にあるN +型領域42及び66でソース/ドレイン39が構成されている。 The source / drain 39 is formed in the N + -type regions 42 and 66 in the second region 13 side. 溝部4 The groove 4
2のN +型領域42及び66から構成される不純物領域は、図27で説明したイオン注入及び図28で説明したイオン注入という2回のイオン注入により形成される。 Impurity regions composed of second N + -type region 42 and 66 are formed by two ion implantation of ions implanted described ion implantation and 28 described in FIG 27.
一方、ソース/ドレイン38、35及び40は、図28 On the other hand, the source / drain 38, 35 and 40, FIG. 28
で説明したイオン注入で形成され、このイオン注入はソース/ドレイン38、35及び40に要求される不純物濃度及び深さの条件で行われる。 In is formed by ion implantation as described, this ion implantation is performed under the conditions of the impurity concentration and depth required for the source / drain 38, 35 and 40. よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38、35及び40はそれらの要求される不純物濃度及び深さで形成することができる。 Thus, while reducing the diffusion resistance of the groove 32 impurity regions, and source / drain 38, 35 and 40 may be formed in their required impurity concentration and depth. また、ゲート電極26 The gate electrode 26
と溝部32との間にレジスト34の端面34gが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。 Since no end face 34g of the resist 34 is positioned between the groove portion 32, between the gate electrode trench, it is not necessary to consider the margin for mask alignment, reduce the distance between the gate electrode trench it can. よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。 Thus, we achieved a high density and high integration of the non-volatile semiconductor memory device.

【0078】(第6形態)第6形態と第1、第3〜第5 [0078] (Sixth Embodiment) The sixth embodiment and the first, third to fifth
形態との違いは、図15、図23、図25、図27で示すレジスト34の端面34a〜34hの位置である。 The difference between embodiment, FIGS. 15, 23, 25, the position of the end face 34a~34h resist 34 shown in FIG. 27. 以下、図29及び図30を用いて、第6形態について説明する。 Hereinafter, with reference to FIGS. 29 and 30, a description will be given of a sixth embodiment. 第1形態と同じ方法で図14で示す工程を終了した後、図29に示すように、シリコン基板10の上に、 After completion of the step shown in FIG. 14 in the same manner as the first embodiment, as shown in FIG. 29, on the silicon substrate 10,
レジスト68を形成する。 Forming a resist 68. レジスト68は、第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面68aがゲート電極26と溝部32との間に位置するようにパターニングされ、このパターニングされたレジストが第9のレジストである。 Resist 68 covers the second region 13 where the fourth source / drain are formed, and is patterned so as to be positioned between the end face 68a of the gate electrode 26 and the groove 32, this patterned resist it is a resist ninth. コントロールゲート30及びレジスト68をマスクとして、シリコン基板10の主表面にヒ素をイオン注入し、かつ熱処理することにより、ソース/ドレイン38及び第1の不純物領域の一例であるN +型領域70を形成する。 Forming a control gate 30 and the resist 68 as a mask, arsenic ions are implanted into the main surface of the silicon substrate 10, and heat treatment, the N + -type region 70 which is an example of a source / drain 38 and a first impurity region to. なお、リンの代わりにヒ素をイオン注入してもよいし、リン及びヒ素のイオン注入を組み合わせてもよい。 Incidentally, the arsenic instead of phosphorus ions may be implanted, may be combined ion implantation of phosphorus and arsenic. イオン注入及び熱処理の条件は第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as those of the first embodiment.

【0079】図30に示すように、シリコン基板10の主表面に、レジスト72を形成する。 [0079] As shown in FIG. 30, the main surface of the silicon substrate 10, a resist 72. 第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面72aがコントロールゲート30と溝部32との間に位置するようにレジスト72をパターニングする。 Covering the first region 11 in which the first source / drain are formed, and the resist is patterned 72 so as to be positioned between the end face 72a is a control gate 30 and the groove 32. このパターニングされたレジスト72が第10のレジストである。 The patterned resist 72 is tenth resist. レジスト72及びゲート電極26をマスクとして、シリコン基板10の主表面にひ素をイオン注入し、 The resist 72 and the gate electrode 26 as a mask, arsenic is ion-implanted into the main surface of the silicon substrate 10,
かつ熱処理することにより、第2の不純物領域の一例であるN +型領域74及びソース/ドレイン40を形成する。 And by heat treatment to form the N + -type region 74 and the source / drain 40 is an example of the second impurity region. イオン注入の条件は第1形態と同じである。 Ion implantation conditions are the same as the first embodiment. 以下の工程は第1形態と同じである。 The following steps are the same as the first embodiment.

【0080】第6形態では、第1の領域11側にあるN [0080] In the sixth embodiment, N in the first region 11 side
+型領域70で、ソース/ドレイン35が構成されている。 + In type region 70, the source / drain 35 is formed. また、第2の領域13側にあるN +型領域74によって、ソース/ドレイン39が構成されいる。 Also, the N + -type region 74 in the second region 13 side, the source / drain 39 is configured. 溝部32 The groove 32
のN +型領域70及び74から構成される不純物領域は、図29で説明したイオン注入及び図30で説明したイオン注入という2回のイオン注入により形成される。 Impurity regions from the N + -type regions 70 and 74 formed is formed by two ion implantation of ions implanted described ion implantation and 30 described in FIG. 29.
一方、ソース/ドレイン38、35、39、40は、第30で説明したイオン注入で形成され、このイオン注入はソース/ドレイン38、35、39、40に要求される不純物濃度及び深さの条件で行われる。 On the other hand, the source / drain 38,35,39,40 are formed by ion implantation as described in Section 30, conditions of the ion implantation impurity concentration and depth required for the source / drain 38,35,39,40 It is carried out at. よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ Thus, while reducing the diffusion resistance of the groove 32 impurity regions, and source /
ドレイン38、35、39、40はそれらの要求される不純物濃度及び深さで形成することができる。 Drain 38,35,39,40 can be formed by the impurity concentration and depth are those requests.

【0081】(第7形態)この発明の第7形態を説明する。 [0081] (Seventh Embodiment) illustrating a seventh embodiment of the present invention. 図31を参照して、ポリシリコン膜24形成まで工程は第1形態と同じなので説明を省略する。 Referring to FIG. 31, steps until the polysilicon film 24 is formed is omitted the same as the first embodiment. ポリシリコン膜24の上に、例えばCVD法を用いて厚さ200〜 On the polysilicon film 24, a thickness of 200 using a CVD method
300nmのシリコン酸化膜76を形成する。 Forming a silicon oxide film 76 of 300 nm. このシリコン酸化膜76が、第1の絶縁膜の一例である。 The silicon oxide film 76 is an example of the first insulating film. シリコン酸化膜76の上に、レジスト80を形成する。 On the silicon oxide film 76, a resist 80. レジスト80が第14のレジストである。 Resist 80 is resist 14th. そしてレジスト80 And resist 80
を、コントロールゲート及びゲート電極のパターンにパターニングする。 And patterning the pattern of the control gate and the gate electrode.

【0082】図32に示すように、レジスト80をマスクとして、シリコン酸化膜76及びポリシリコン膜24 [0082] As shown in FIG. 32, the resist 80 as a mask, the silicon oxide film 76 and polysilicon film 24
を順に選択的にエッチング除去し、コントロールゲート84及びゲート電極82を同時に形成する。 Selectively removed by etching in order to simultaneously form a control gate 84 and the gate electrode 82.

【0083】図33に示すように、シリコン基板10の主表面の上にレジスト86を形成する。 [0083] As shown in FIG. 33, a resist 86 on the main surface of the silicon substrate 10. レジスト86 Resist 86
を、ゲート電極82を覆うパターンにパターニングする。 And patterning the pattern covering the gate electrode 82. このレジスト86が第15のレジストである。 The resist 86 is fifteenth resist.

【0084】図34に示すように、コントロールゲート84の上のシリコン酸化膜76及びレジスト86をマスクとして、ONO膜16及びポリシリコン膜14を順に選択的にエッチング除去し、フローティングゲート88 [0084] As shown in FIG. 34, as a mask the silicon oxide film 76 and the resist 86 on the control gate 84 is selectively removed by etching the ONO film 16 and the polysilicon film 14 in this order, the floating gate 88
を形成する。 To form. フローティングゲート88を形成する際、 During the formation of the floating gate 88,
第1形態で説明した同じ理由で、フローティングゲート88とゲート電極82との間のシリコン基板10の主表面に溝部90が形成される。 For the same reason described in the first embodiment, the groove 90 on the main surface of the silicon substrate 10 between the floating gate 88 and the gate electrode 82 is formed.

【0085】図35に示すように、シリコン基板10の主表面の上にレジスト92を形成する。 [0085] As shown in FIG. 35, a resist 92 on the main surface of the silicon substrate 10. レジスト92 Resist 92
は、第1のソース/ドレインが形成される第1の領域1 A first region in which the first source / drain is formed 1
1を覆い、かつその端面92aがコントロールゲート8 It covers 1, and the end face 92a is the control gate 8
4の上に位置するように及び第4ソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極82と溝部90との間に位置するようにパターニングされる。 It covers the second region 13 to and fourth source / drain be located on the 4 is formed, and the end face 92b is patterned so as to be positioned between the gate electrode 82 and the groove 90. 第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート84の上に位置するレジスト92が、第1のレジストである。 Covering the first region 11 in which the first source / drain are formed, and the resist 92 located on the end face 92a is a control gate 84, a first resist. また、第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極82と溝部90との間に位置するレジスト92 The resist 92 4 covers the second region 13 where the source / drain is formed of, and the end face 92b is located between the gate electrode 82 and the groove 90
が、第2のレジストである。 There is a second resist. レジスト92をマスクとして、シリコン基板10に第1のイオン注入をし、かつ熱処理することにより、溝部90を覆う第1の不純物領域の一例であるN +型領域94を形成する。 The resist 92 as a mask, the first ions are implanted into the silicon substrate 10, and by heat treatment to form the N + -type region 94 is an example of the first impurity region covering the groove 90. イオン注入及び熱処理の条件は第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as those of the first embodiment.

【0086】図36に示すように、コントロールゲート84の上のシリコン酸化膜76及びゲート電極82の上のシリコン酸化膜76をマスクとして、シリコン基板1 [0086] As shown in FIG. 36, the silicon oxide film 76 on the silicon oxide film 76 and gate electrode 82 on the control gate 84 as a mask, the silicon substrate 1
0に第2のイオン注入をし、かつ熱処理することにより、第1のソース/ドレインの一例であるソース/ドレイン96、第2の不純物領域の一例であるN +型領域9 Second ions are implanted into 0, and by heat treatment, the first source / drain 96, which is an example of a source / drain, N + -type region 9, which is an example of the second impurity region
8、第4のソース/ドレインの一例であるソース/ドレイン100を形成する。 8, to form a source / drain 100 is an example of a fourth source / drain. イオン注入の条件は第1形態と同じである。 Ion implantation conditions are the same as the first embodiment. 第1の領域11側にあるN +型領域94及び98で、第2のソース/ドレインの一例であるソース/ドレイン97が構成される。 In the N + -type regions 94 and 98 in the first region 11 side, the source / drain 97 is formed as an example of a second source / drain. 第2の領域13側にあるN +型領域98で、第3のソース/ドレインの一例であるソース/ドレイン99が形成される。 In the N + -type region 98 in the second region 13 side, a third source / drain 99 is an example of the source / drain are formed.

【0087】以下の工程は第1形態と同じである。 [0087] The following processes are the same as the first embodiment. この第7形態では、図32に示すように、コントロールゲート84とゲート電極82とを同時に形成しているので、 In the seventh embodiment, as shown in FIG. 32, since the control gate 84 and the gate electrode 82 are formed simultaneously,
コントロールゲート84形成のためのマスクとゲート電極82形成のためのマスクとのマスクあわせの余裕を考慮する必要がない。 It is not necessary to consider the margin for mask alignment between the mask for the mask and the gate electrode 82 formed for the control gate 84 formed. このため、コントロールゲート84 For this reason, the control gate 84
とゲート電極82との間の距離を小さくすることができ、不揮発性半導体記憶装置の微細化を図ることができる。 The distance between the gate electrode 82 can be reduced, it is possible to miniaturize the nonvolatile semiconductor memory device.

【0088】(第8形態)この発明に従う不揮発性半導体記憶装置の製造方法の第8形態を説明する。 [0088] (Eighth Embodiment) explaining the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention. 図37に示すように、第1形態と同じ方法でポリシリコン膜24 As shown in FIG. 37, the polysilicon film 24 in the same manner as the first embodiment
を形成するまでの工程を行う。 A step until formation of a. そして、ポリシリコン膜24の上に、例えばCVD法を用いて厚さ200〜30 Then, on the polysilicon film 24, for example by CVD thickness 200-30
0nmのシリコン酸化膜77を形成する。 Forming a silicon oxide film 77 of 0 nm. このシリコン酸化膜77が、第2の絶縁膜の一例である。 The silicon oxide film 77 is an example of the second insulating film. レジスト8 Resist 8
1をパターニングする。 1 is patterned. このレジスト81が第16のレジストである。 The resist 81 is resist 16th. 図38に示すように、まずレジスト81 As shown in FIG. 38, first, the resist 81
をマスクとして、シリコン酸化膜77を選択的にエッチング除去する。 As a mask, selectively etching away the silicon oxide film 77. 図39に示すように、レジスト81を除去し、シリコン酸化膜77をマスクとして、ポリシリコン膜24を選択的にエッチング除去し、コントロールゲート104及びゲート電極102を同時に形成する。 As shown in FIG. 39, the resist 81 is removed, the silicon oxide film 77 as a mask, and selectively removed by etching the polysilicon film 24, simultaneously forms a control gate 104 and the gate electrode 102.

【0089】図40に示すように、シリコン基板10の主表面にレジスト106を形成する。 [0089] As shown in FIG. 40, a resist 106 on the main surface of the silicon substrate 10. そしてゲート電極102を覆うパターンにレジスト106をパターニングする。 And patterning the resist 106 into a pattern covering the gate electrode 102. このレジストが第17のレジストである。 The resist is a resist of the 17th. 図41 Figure 41
に示すように、コントロールゲート104の上のシリコン酸化膜77及びレジスト106をマスクとして、ON As shown in, the silicon oxide film 77 and the resist 106 on the control gate 104 as a mask, ON
O膜16、ポリシリコン膜14を順に選択的にエッチング除去し、フローティングゲート110を形成する。 O film 16 is selectively removed by etching the polysilicon film 14 in this order, to form the floating gate 110. 第1形態で説明した同じ理由で、フローティングゲート1 For the same reason described in the first embodiment, the floating gate 1
10とゲート電極102との間のシリコン基板10の主表面には、不可避的に溝部108が形成される。 The 10 and the main surface of the silicon substrate 10 between the gate electrode 102, inevitably grooves 108 are formed.

【0090】図42に示すように、シリコン基板10の主表面にレジスト92を形成する。 [0090] As shown in FIG. 42, a resist 92 on the main surface of the silicon substrate 10. レジスト92は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート104の上に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極102と溝部108との間に位置するようにパターニングされる。 Resist 92, the second to cover the first region 11 in which the first source / drain are formed, and the end face 92a is in and the fourth source / drain be located over the control gate 104 is formed covering the area 13, and the end face 92b is patterned so as to be positioned between the gate electrode 102 and the groove 108. 第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート104の上に位置するレジスト92が、第1のレジストである。 Covering the first region 11 in which the first source / drain are formed, and the resist 92 located on the end face 92a is a control gate 104, a first resist. 第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極102と溝部108との間に位置するレジスト9 Covers the second region 13 where the fourth source / drain are formed, and located between the end face 92b is the gate electrode 102 and the groove 108 resist 9
2が、第2のレジストである。 2 is a second resist. レジスト92をマスクとして、シリコン基板10に第1のイオン注入をし、かつ熱処理することにより、溝部108を覆うN +型領域9 The resist 92 as a mask, by the first ions are implanted into the silicon substrate 10, and heat-treated, to cover the groove 108 N + -type region 9
4を形成する。 4 to form. イオン注入及び熱処理の条件は第1形態と同じである。 Conditions of the ion implantation and heat treatment are the same as those of the first embodiment.

【0091】図43に示すように、コントロールゲート104の上のシリコン酸化膜77及びゲート電極102 [0091] As shown in FIG. 43, the silicon oxide film 77 and the gate electrode 102 on the control gate 104
の上のシリコン酸化膜77をマスクとして、シリコン基板10の主表面に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン96、100及び溝部108を覆うN +型領域98を形成する。 The silicon oxide film 77 on the as a mask, by the second ions are implanted into the main surface of the silicon substrate 10, and a heat treatment, forming an N + -type region 98 which covers the source / drain 96, 100 and the groove 108 to. イオン注入の条件は第1形態と同じである。 Ion implantation conditions are the same as the first embodiment. 第1の領域11側にあるN +型領域94及び98で、第2のソース/ドレインの一例であるソース/ドレイン97が構成される。 In the N + -type regions 94 and 98 in the first region 11 side, the source / drain 97 is formed as an example of a second source / drain. また、 Also,
第2の領域13側にあるN +型領域98で第3のソース/ドレインの一例であるソース/ドレイン99が構成される。 The third source / drain 99, which is an example of a source / drain is composed of N + -type region 98 in the second region 13 side. 以下の工程は第1形態と同じである。 The following steps are the same as the first embodiment.

【0092】図39に示すように、第8形態は、シリコン酸化膜77をマスクとして、コントロールゲート10 [0092] As shown in FIG. 39, the eighth embodiment, the silicon oxide film 77 as a mask, the control gate 10
4及びゲート電極102を形成している。 Form a 4 and a gate electrode 102. 従って、レジストをマスクとしてコントロールゲート及びゲート電極を形成する場合に比べ、コントロールゲート及びゲート電極の形状を正確にすることができる。 Therefore, compared with the case of forming the control gate and the gate electrode using the resist as a mask, it is possible to accurately form the control gate and the gate electrode.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分断面図である。 1 is a partial cross-sectional view of the nonvolatile semiconductor memory device manufactured according to the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図2】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分平面図である。 2 is a partial plan view of the nonvolatile semiconductor memory device manufactured according to the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図3】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルの概略図である。 Figure 3 is a schematic view of a memory cell of a flash memory according to the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図4】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルの概略断面図である。 4 is a schematic cross-sectional view of a memory cell of a flash memory according to the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図5】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルアレイの概略断面図である。 5 is a schematic cross-sectional view of a memory cell array of a flash memory according to the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図6】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第1工程を説明するための部分断面図である。 6 is a partial cross-sectional view for explaining a first step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図7】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第2工程を説明するための部分断面図である。 7 is a partial sectional view for explaining the second step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図8】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第3工程を説明するための部分断面図である。 8 is a partial cross-sectional view illustrating a third step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図9】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第4工程を説明するための部分断面図である。 9 is a partial cross-sectional view illustrating a fourth step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図10】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第5工程を説明するための部分断面図である。 10 is a partial sectional view for explaining the fifth step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図11】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第6工程を説明するための部分断面図である。 11 is a partial sectional view for explaining the sixth step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図12】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第7工程を説明するための部分断面図である。 12 is a partial cross-sectional view illustrating a seventh step of the first aspect of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図13】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第8工程を説明するための部分断面図である。 13 is a partial cross-sectional view illustrating an eighth step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図14】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第9工程を説明するための部分断面図である。 14 is a partial cross-sectional view for explaining a ninth step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図15】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第10工程を説明するための部分断面図である。 15 is a partial sectional view for explaining the tenth step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図16】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第11工程を説明するための部分断面図である。 16 is a partial cross-sectional view illustrating an eleventh step of the first embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図17】図2のB−B線矢印方向から見た部分断面図である。 17 is a partial sectional view taken along line B-B arrow direction in FIG.

【図18】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態により製造された不揮発性半導体記憶装置の部分平面図である。 18 is a partial plan view of the nonvolatile semiconductor memory device manufactured by the second embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図19】図18のB−B線矢印方向から見た部分断面図である。 19 is a partial sectional view taken along line B-B arrow direction in FIG. 18.

【図20】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第1工程を説明するための部分断面図である。 Figure 20 is a partial cross-sectional view for explaining a first step of the second embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図21】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第2工程を説明するための部分断面図である。 21 is a partial sectional view for explaining the second step of the second embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図22】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第3工程を説明するための部分断面図である。 22 is a partial cross-sectional view illustrating a third step of the second embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図23】この発明に従う不揮発性半導体記憶装置の製造方法の第3形態の第1工程を説明するための部分断面図である。 Figure 23 is a partial cross-sectional view for explaining a first step of a third embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図24】この発明に従う不揮発性半導体記憶装置の製造方法の第3形態の第2工程を説明するための部分断面図である。 Figure 24 is a partial sectional view for explaining the second step of the third embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図25】この発明に従う不揮発性半導体記憶装置の製造方法の第4形態の第1工程を説明するための部分断面図である。 Figure 25 is a partial cross-sectional view for explaining a first step of the fourth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図26】この発明に従う不揮発性半導体記憶装置の製造方法の第4形態の第2工程を説明するための部分断面図である。 Figure 26 is a partial sectional view for explaining the second step of the fourth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図27】この発明に従う不揮発性半導体記憶装置の製造方法の第5形態の第1工程を説明するための部分断面図である。 27 is a partial cross-sectional view for explaining a first step of the fifth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図28】この発明に従う不揮発性半導体記憶装置の製造方法の第5形態の第2工程を説明するための部分断面図である。 Figure 28 is a partial sectional view for explaining the second step of the fifth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図29】この発明に従う不揮発性半導体記憶装置の製造方法の第6形態の第1工程を説明するための部分断面図である。 29 is a partial cross-sectional view for explaining a first step of the sixth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図30】この発明に従う不揮発性半導体記憶装置の製造方法の第6形態の第2工程を説明するための部分断面図である。 Figure 30 is a partial sectional view for explaining the second step of the sixth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図31】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第1工程を説明するための部分断面図である。 31 is a partial cross-sectional view for explaining a first step of the seventh embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図32】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第2工程を説明するための部分断面図である。 32 is a partial sectional view for explaining the second step of the seventh embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図33】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第3工程を説明するための部分断面図である。 33 is a partial cross-sectional view illustrating a third step of the seventh embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図34】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第4工程を説明するための部分断面図である。 34 is a partial cross-sectional view illustrating a fourth step of the seventh embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図35】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第5工程を説明するための部分断面図である。 FIG. 35 is a partial sectional view for explaining the fifth step of the seventh embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図36】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第6工程を説明するための部分断面図である。 36 is a partial sectional view for explaining the sixth step of the seventh embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図37】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第1工程を説明するための部分断面図である。 Figure 37 is a partial cross-sectional view for explaining a first step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図38】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第2工程を説明するための部分断面図である。 38 is a partial sectional view for explaining the second step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図39】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第3工程を説明するための部分断面図である。 39 is a partial cross-sectional view illustrating a third step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図40】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第4工程を説明するための部分断面図である。 Figure 40 is a partial cross-sectional view illustrating a fourth step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図41】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第5工程を説明するための部分断面図である。 41 is a partial sectional view for explaining the fifth step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図42】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第6工程を説明するための部分断面図である。 42 is a partial sectional view for explaining the sixth step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図43】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第7工程を説明するための部分断面図である。 Figure 43 is a partial cross-sectional view for explaining a seventh step of the eighth embodiment of the manufacturing method of the nonvolatile semiconductor memory device according to the present invention.

【図44】従来の不揮発性半導体記憶装置の製造方法の一例の第1工程を説明するための部分断面図である。 Figure 44 is a partial cross-sectional view for explaining an example first step of the method for manufacturing a conventional nonvolatile semiconductor memory device.

【図45】従来の不揮発性半導体記憶装置の製造方法の一例の第2工程を説明するための部分断面図である。 FIG. 45 is a partial sectional view for explaining an example of a second step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図46】従来の不揮発性半導体記憶装置の製造方法の一例の第3工程を説明するための部分断面図である。 46 is a partial sectional view for explaining an example of a third step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図47】従来の不揮発性半導体記憶装置の製造方法の一例の第4工程を説明するための部分断面図である。 FIG. 47 is a partial sectional view for explaining an example of a fourth step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図48】従来の不揮発性半導体記憶装置の製造方法の一例の第5工程を説明するための部分断面図である。 FIG. 48 is a partial sectional view for explaining an example of a fifth step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図49】従来の不揮発性半導体記憶装置の製造方法の一例の第6工程を説明するための部分断面図である。 49 is a partial sectional view for explaining an example of a sixth step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図50】従来の不揮発性半導体記憶装置の製造方法の一例の第7工程を説明するための部分断面図である。 FIG. 50 is a partial sectional view for explaining an example of a seventh step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図51】従来の不揮発性半導体記憶装置の製造方法の一例の第8工程を説明するための部分断面図である。 51 is a partial sectional view for explaining an example of the eighth step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【図52】従来の不揮発性半導体記憶装置の製造方法の一例の第9工程を説明するための部分断面図である。 FIG. 52 is a partial sectional view for explaining an example of a ninth step of the manufacturing method of the conventional nonvolatile semiconductor memory device.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 シリコン基板 11 第1の領域 12 トンネル酸化膜 13 第2の領域 14、24 ポリシリコン膜 15 メモリセル 16 ONO膜 17 選択ゲートトランジスタ 22、28、34、60、68、72、80、86、9 10 silicon substrate 11 first region 12 tunnel oxide film 13 and the second region 14, 24 the polysilicon film 15 memory cells 16 ONO film 17 select gate transistor 22,28,34,60,68,72,80,86,9
2、106 レジスト 20 ゲート酸化膜 30、37、84、104 コントロールゲート 32、90、108 溝部 33、88、110 フローティングゲート 35、38、39、40、96、97、99、100 2,106 resist 20 gate oxide film 30,37,84,104 control gate 32,90,108 groove 33,88,110 floating gate 35,38,39,40,96,97,99,100
ソース/ドレイン 36、42、52、54、56、58、62、64、6 Source / drain 36,42,52,54,56,58,62,64,6
6、70、74、94、98 N +型領域 50 フィールド酸化膜 6,70,74,94,98 N + -type region 50 field oxide film

Claims (19)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の領域及び第2の領域を含む主表面を有する半導体基板と、前記第1の領域の上に形成されたフローティングゲートと、前記フローティングゲートの上に形成されたコントロールゲートと、前記第1の領域に形成された第1のソース/ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第1のソース/ドレインと間隔をあけて前記第1 1. A semiconductor substrate having a main surface including a first region and a second region, said floating gate formed over the first region, the formed control gate over the floating gate When the first source / drain formed in a first region, said floating gate and said control said at a first source / drain and spacing so as to sandwich the gate first
    の領域に形成された第2のソース/ドレインと、を含む記憶素子と、 前記第2の領域の上に形成されたゲート電極と、前記第2の領域に形成され、かつ前記第2のソース/ドレインと電気的に接続された第3のソース/ドレインと、前記ゲート電極を挟むように前記第3のソース/ドレインと間隔をあけて前記第2の領域に形成された第4のソース/ドレインと、を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、 を備えた不揮発性半導体記憶装置の製造方法であって、 前記第1の領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に、前記フローティングゲートとなる第1の導電体膜を形成する工程と、 前記第1の導電体膜の上に、誘電体膜を形成する工程と、 前記第2の領域の上に、ゲート絶縁 A second source / drain formed in a region of a storage device including the gate electrode formed on the second region, formed in said second region, and said second source / drain and the third source / drain which is electrically connected, a fourth source at a third source / drain and spacing so as to sandwich the gate electrode formed on the second region / It includes a drain, a method of manufacturing a nonvolatile semiconductor memory device and a select gate transistor for selectively activating said memory element, forming a tunnel insulating film on the first region, on the tunnel insulating film, forming a first conductive film serving as the floating gate, on said first conductive film, forming a dielectric film, said second region on top of the gate insulating を形成する工程と、 前記誘電体膜及び前記ゲート絶縁膜の上に、第2の導電体膜を形成する工程と、 前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を形成する工程と、 前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、を備え、 前記第1の導電体膜を選択的にエッチング除去する際、 Forming a, on the dielectric film and the gate insulating film, forming a second conductive film is selectively removed by etching the second conductive film, the control gate and a step of forming the gate electrode, the first conductive film is selectively etched, and a step of forming the floating gate, is selectively removed by etching the first conductive film when,
    前記主表面のうち、前記フローティングゲートと前記ゲート電極との間の部分も不可避的にエッチングされることにより、前記部分には溝部が形成され、 さらに、 前記溝部を覆うように前記主表面に第1のイオン注入をし、第1の不純物領域を前記主表面に形成する工程と、 前記溝部を覆うように前記主表面に第2のイオン注入をし、前記第1、第2、第3及び第4のソース/ドレインの少なくともいずれか一つ並びに前記溝部で前記第1の不純物領域と重なり、かつ前記第1の不純物領域とによって前記第2のソース/ドレインと前記第3のソース/ Among the main surface, by a portion also is inevitably etched between said floating gate and said gate electrode, wherein the partial groove is formed, further, the said main surface to cover said groove 1 of the ion implantation, forming a first impurity region in said main surface, said a second ion implantation on said main surface so as to cover the groove, said first, second, third and wherein said second source / drain by a fourth source / one and the groove at least one of the drain overlaps with the first impurity region and said first impurity region third source /
    ドレインとを電気的に接続する第2の不純物領域を前記主表面に形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device comprising the steps, a to the second impurity region is formed on said main surface for electrically connecting the drain.
  2. 【請求項2】 請求項1において前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1 Wherein said first impurity regions in claim 1, the first in which the first source / drain is formed
    の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第1のレジスト及び前記第4のソース/ The first resist and the fourth source covers the area, and the end face thereof is positioned on top of the control gate /
    ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第2 Second which covers the second region in which the drain is formed, and its end face located between the groove and the gate electrode
    のレジストをマスクとして前記第1のイオン注入をすることにより形成され、 前記第1、第3及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成され、 前記第2のソース/ドレインは、前記第1及び第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 Is formed by resist the first ion implantation as a mask, the first, third and fourth source / drain and the second impurity region, the control gate and the gate electrode as a mask is formed by the second ion implantation on said main surface, said second source / drain, the is formed by the first and second ion implantation, manufacture of the non-volatile semiconductor memory device Method.
  3. 【請求項3】 請求項1において前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1 Wherein said first impurity regions in claim 1, the first in which the first source / drain is formed
    の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第3のレジスト及び前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第4のレジストをマスクとして前記第1のイオン注入をすることにより形成され、 前記第1、第2、第3及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2 Covering the area, and covers the third resist and the second region where the fourth source / drain is formed which is located between the groove end surface thereof and said control gate, and its end face the is formed by the first ion implantation fourth resist positioned as a mask between the gate electrode and the groove, said first, second, third and fourth source / drain and the second impurity region 2, the control gate and the second to the main surface of the gate electrode as a mask
    のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 It is formed by the ion implantation method of manufacturing a nonvolatile semiconductor memory device.
  4. 【請求項4】 請求項1において前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1 Wherein said first impurity regions in claim 1, the first in which the first source / drain is formed
    の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第5のレジスト及び前記第4のソース/ Fifth resist and the fourth source covers the area, and the end face thereof is positioned on top of the control gate /
    ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極の上に位置する第6のレジストをマスクとして前記第1のイオン注入をすることにより形成され、 前記第1及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成され、 前記第2及び第3のソース/ドレインは、前記第1及び第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 Covering the second region of the drain is formed, and is formed by its end face to the first ion implanting sixth resist positioned as a mask on the gate electrode, the first and second fourth source / drain and the second impurity region, the control gate and formed by the second ion implantation on said main surface of said gate electrode as a mask, the second and third source / drain, the is formed by the first and second ion implantation, a method of manufacturing a nonvolatile semiconductor memory device.
  5. 【請求項5】 請求項1において前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1 Wherein said first impurity regions in claim 1, the first in which the first source / drain is formed
    の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第7のレジスト及び前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極の上に位置する第8 Covering the area, and covers the second region where the resist and the fourth source / drain of the seventh is formed which is located between the groove end surface thereof and said control gate, and its end face the 8 located on the gate electrode
    のレジストをマスクとして前記第1のイオン注入をすることにより形成され、 前記第1、第2及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成され、 前記第3のソース/ドレインは、前記第1及び第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 Is the resist as a mask formed by the first ion implantation, the first, source / drain and the second impurity regions of the second and fourth, the control gate and the gate electrode as a mask is formed by the second ion implantation on said main surface, said third source / drain, the is formed by the first and second ion implantation, manufacture of the non-volatile semiconductor memory device Method.
  6. 【請求項6】 請求項1において前記第1及び第2のソース/ドレイン並びに前記第1の不純物領域は、前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第9のレジスト及び前記コントロールゲートをマスクとして前記第1のイオン注入をすることにより形成され、 前記第3及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記第1のソース/ドレインが形成される前記第1の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第10のレジスト及び前記ゲート電極をマスクとして前記第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 Said first and second source / drain and said first impurity region 6. The method of claim 1, covering the second region where the fourth source / drain are formed, and the end surface thereof There is formed by the first ion implantation a ninth resist and masking the control gate of which is located between the gate electrode and the groove, said third and fourth source / drain and the second impurity region 2, the tenth resist and the gate electrode of which is located between the first source / drain is formed to cover the first region, and the groove end surface thereof and said control gate It is formed by the second ion implantation as a mask, a method of manufacturing a nonvolatile semiconductor memory device.
  7. 【請求項7】 請求項1〜6のいずれかにおいて、 前記トンネル絶縁膜を形成する工程の前に、前記第1及び2の領域側にある端部を有し、かつ前記記憶素子及び前記選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、前記主表面に形成する工程をさらに備え、 前記第1の不純物領域を形成する工程は、前記素子分離絶縁膜を覆い、かつその端面が前記素子分離絶縁膜の前記端部より外側に位置する第11のレジストをマスクとして前記第1のイオン注入をし、前記第1の不純物領域を形成する工程を含む不揮発性半導体記憶装置の製造方法。 7. In any of claims 1 to 6, prior to the step of forming the tunnel insulating film has an end portion in the first and second region side, and the memory element and the selection an element isolation insulating film that separates the transistor from other storage elements and select transistors, further comprising a step of forming on said main surface, the step of forming the first impurity region covers the device isolation insulating film, and 11 resist the first ion implantation as a mask for the end face thereof is positioned outward from the edge of the device isolation insulating film, the nonvolatile semiconductor memory device comprising the step of forming the first impurity region the method of production.
  8. 【請求項8】 請求項7において、 前記第11のレジストの前記端面と前記素子分離絶縁膜の前記端部との距離は、0.1μm以上、かつ0.3μ 8. The method of claim 7, the distance between the end portion of the eleventh resist said end surface and said element isolation insulating film of, 0.1 [mu] m or more and 0.3μ
    m以下である不揮発性半導体記憶装置の製造方法。 Method for producing m or less non-volatile semiconductor memory device.
  9. 【請求項9】 請求項1〜8のいずれかにおいて、 前記第2の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、 前記第2の導電体膜を形成する工程の後に、前記第2の導電体膜の上に、第12のレジストを形成する工程と、 前記第12のレジストをマスクとして前記第2の導電体膜を選択的にエッチング除去し、前記第1の領域の上に前記第2の導電体膜を残し、かつ前記ゲート電極を形成する工程と、 前記ゲート電極を覆うように、かつ前記第1の領域の上の前記第2の導電体膜の上に、第13のレジストを形成する工程と、 前記第13のレジストをマスクとして前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲートを形成する工程と、 前記第13のレジストをマスクとして前記第1の導 9. The claim 1, the step of forming the floating gate from the step of forming the second conductive film, after the step of forming the second conductive film, wherein on the second conductive film, forming a first 12 resist, the said second conductive film is selectively removed by etching twelfth resist as a mask, the first region leaving the second conductive film above and a step of forming the gate electrode, so as to cover the gate electrode, and over the second conductive film on the first region, forming a thirteenth resist, a step of the thirteenth resist the second conductive film is selectively removed by etching as a mask, to form the control gate, the thirteenth resist as a mask said first conductive 電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、 を含む不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device including the step, the selectively removed by etching conductor film to form the floating gate.
  10. 【請求項10】 請求項1〜8のいずれかにおいて、 前記第2の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、 前記第2の導電体膜を形成する工程の後に、前記第2の導電体膜の上に、第1の絶縁膜を形成する工程と、 前記第1の絶縁膜の上に、第14のレジストを形成する工程と、 前記第14のレジストをマスクとして前記第1の絶縁膜及び前記第2の導電体膜を選択的にエッチング除去し、 10. A claim 1, the step of forming the floating gate from the step of forming the second conductive film, after the step of forming the second conductive film, on the second conductive film, forming a first insulating film, over the first insulating film, forming a fourteenth resist, the fourteenth resist as a mask selectively etching away said first insulating film and the second conductive film,
    前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を含み、 前記コントロールゲート及び前記ゲート電極の上には、 And a step of simultaneously forming the control gate and the gate electrode, over the control gate and the gate electrode,
    前記第1の絶縁膜が残っており、 さらに、 前記ゲート電極を覆うように、第15のレジストを形成する工程と、 前記コントロールゲートの上の前記第1の絶縁膜及び前記第15のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、 を含む不揮発性半導体記憶装置の製造方法。 Wherein there remains the first insulating film, further, the so as to cover the gate electrode, forming a first 15 resist, the first insulating film and the fifteenth resist on said control gate the first conductor film is selectively removed by etching, the method of manufacturing a nonvolatile semiconductor memory device comprising the steps of forming a floating gate, as a mask.
  11. 【請求項11】 請求項1〜8のいずれかにおいて、 前記第2の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、 前記第2の導電体膜を形成する工程の後に、前記第2の導電体膜の上に、第2の絶縁膜を形成する工程と、 前記第2の絶縁膜の上に、第16のレジストを形成する工程と、 前記第16のレジストをマスクとして前記第2の絶縁膜を選択的にエッチング除去する工程と、 前記第2の絶縁膜をマスクとして前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を含み、 前記コントロールゲート及び前記ゲート電極の上には、 11. The claim 1, the step of forming the floating gate from the step of forming the second conductive film, after the step of forming the second conductive film, on the second conductive film, forming a second insulating film, wherein on the second insulating film, forming a sixteenth resist, the sixteenth resist as a mask at the same time forming a step of selectively etching and removing said second insulating film, wherein the second conductive film is selectively removed by etching the second insulating film as a mask, the control gate and the gate electrode includes a step of, a, over the control gate and the gate electrode,
    前記第2の絶縁膜が残っており、 さらに 前記ゲート電極を覆うように、第17のレジストを形成する工程と、 前記コントロールゲートの上の前記第2の絶縁膜及び前記第17のレジストをマスクとして前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、 を含む不揮発性半導体記憶装置の製造方法。 Said second insulating film is left, further said to cover the gate electrode, a mask and a step, the second insulating film and the seventeenth resist on said control gate to form a resist 17 wherein the first conductive film is selectively etched, a method of manufacturing a nonvolatile semiconductor memory device comprising the steps of forming the floating gate as.
  12. 【請求項12】 請求項1〜11のいずれかにおいて、 前記記憶素子及び前記選択ゲートトランジスタは複数個あり、一個の前記選択ゲートトランジスタは、一個の前記記憶素子のみを選択作動させる不揮発性半導体記憶装置の製造方法。 12. In any of claims 1 to 11, wherein the storage element and the select gate transistor is a plurality, one of the select gate transistor is non-volatile semiconductor memory for selectively actuating only one of the storage elements manufacturing method of the device.
  13. 【請求項13】 請求項1〜12のいずれかにおいて、 前記溝部の深さは、100〜300nmであり、 前記第1の不純物領域を形成する工程は、 前記第1のイオン注入が、初めに40〜120KeV、 13. In any of claims 1 to 12, the depth of the groove is 100 to 300 nm, the step of forming the first impurity region, said first ion implantation, in the beginning 40~120KeV,
    1E14〜6E15/cm 2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/c A phosphorus ion implantation conditions 1E14~6E15 / cm 2, then 30~80KeV, 1E15~6E15 / c
    2の条件のリン又はヒ素のイオン注入をすることを含み、 雰囲気N 2又はN 2 /O 2、温度900〜950度、時間3 the method comprising the ion implantation of phosphorus or arsenic conditions m 2, atmosphere N 2 or N 2 / O 2, temperature 900-950 degrees, time 3
    0〜180分の条件で前記イオンを熱処理し、深さ20 Annealing the ion at 0-180 min conditions, depth 20
    0〜600nm、不純物濃度1E18〜1E21/cm 0~600nm, the impurity concentration 1E18~1E21 / cm
    3の前記第1の不純物領域を形成する工程を含み、 前記第2の不純物領域を形成する工程は、 前記第2のイオン注入が、初めに40〜120KeV、 Includes forming a 3 said first impurity region, the second step of forming an impurity region, the second ion implantation, 40~120KeV initially,
    5E12〜5E14/cm 2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/c A phosphorus ion implantation conditions 5E12~5E14 / cm 2, then 30~80KeV, 1E15~6E15 / c
    2の条件のリン又はヒ素のイオン注入をすることを含み、 深さ100〜400nm、不純物濃度1E17〜1E2 the method comprising the ion implantation of phosphorus or arsenic conditions m 2, depth 100 to 400 nm, the impurity concentration 1E17~1E2
    1/cm 3の前記第2の不純物領域を形成する工程を含む不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device including the step of forming the second impurity region of 1 / cm 3.
  14. 【請求項14】 情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、 第1の領域及び第2の領域を含む主表面を有する半導体基板と、 前記第1の領域の上に形成されたフローティングゲートと、前記フローティングゲートの上に形成されたコントロールゲートと、前記第1の領域に形成された第1のソース/ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第1のソース/ドレインと間隔をあけて前記第1の領域に形成された第2 14. A nonvolatile semiconductor memory device which performs the accumulation of charge storage of information, a semiconductor substrate having a main surface including a first region and a second region, on the first region a floating gate formed, a control gate formed on said floating gate, said first source / drain formed in the first region, so as to sandwich the floating gate and the control gate first at a first source / drain and the distance the second formed in the first region
    のソース/ドレインと、を含む記憶素子と、 前記第2の領域の上に形成されたゲート電極と、前記第2の領域に形成された第3のソース/ドレインと、前記ゲート電極を挟むように前記第3のソース/ドレインと間隔をあけて前記第2の領域に形成された第4のソース/ドレインと、を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、を備え、 前記フローティングゲートと前記ゲート電極との間にある前記主表面には、溝部が不可避的に形成され、 さらに、前記溝部を覆うように前記主表面に形成され、 And source / drain, a memory element including the gate electrode formed on the second region, the third source / drain formed on the second region, so as to sandwich the gate electrode wherein said comprises 3 and the fourth source / drain source / drain and the interval at a formed in the second region of the, and a selection gate transistor for selectively actuating said storage element, the floating in on said main surface lying between the gate and the gate electrode, the groove is inevitably formed, further wherein formed on said main surface so as to cover the groove,
    かつ前記第2のソース/ドレインと前記第3のソース/ And the second source / drain and the third source /
    ドレインとを電気的に接続し、前記第1及び第4のソース/ドレインより不純物濃度が高い不純物領域を、 備えたことを特徴とする不揮発性半導体記憶装置。 A drain electrically connected to the first and fourth high impurity region is an impurity concentration than the source / drain of the nonvolatile semiconductor memory device characterized by comprising.
  15. 【請求項15】 請求項14において、 前記不純物領域の不純物濃度は、前記第1及び第4のソース/ドレインの不純物濃度に対して、1.5倍以上、 15. The method of claim 14, the impurity concentration of the impurity region, to the first and the impurity concentration of the fourth source / drain, 1.5 times or more,
    かつ2倍以下である不揮発性半導体記憶装置。 And the non-volatile semiconductor memory device is 2 times or less.
  16. 【請求項16】 請求項14又は15において、 前記不純物領域の不純物濃度は、前記第2のソース/ドレインの不純物濃度と同じであり、かつ前記第1、第3 16. The method of claim 14 or 15, the impurity concentration of the impurity region is the same as the impurity concentration of the second source / drain, and the first, third
    及び第4のソース/ドレインの不純物濃度より高い不揮発性半導体記憶装置。 And the fourth source / drain high nonvolatile semiconductor memory device than the impurity concentration of.
  17. 【請求項17】 請求項14又は15において、 前記不純物領域の不純物濃度は、前記第1、第2、第3 17. The method of claim 14 or 15, the impurity concentration of said impurity region, said first, second, third
    及び第4のソース/ドレインの不純物濃度より高い不揮発性半導体記憶装置。 And the fourth source / drain high nonvolatile semiconductor memory device than the impurity concentration of.
  18. 【請求項18】 請求項14又は15において、 前記不純物領域の不純物濃度は、前記第2及び第3のソース/ドレインの不純物濃度と同じであり、かつ前記第1及び第4のソース/ドレインの不純物濃度より高い不揮発性半導体記憶装置。 18. The method of claim 14 or 15, the impurity concentration of the impurity region is the same as the second and the impurity concentration of the third source / drain, and the first and fourth source / drain higher than the impurity concentration nonvolatile semiconductor memory device.
  19. 【請求項19】 請求項14又は15において、 前記不純物領域の不純物濃度は、前記第3のソース/ドレインの不純物濃度と同じであり、かつ前記第1、第2 19. The method of claim 14 or 15, the impurity concentration of the impurity region is the same as the impurity concentration of the third source / drain, and the first, second
    及び第4のソース/ドレインの不純物濃度より高い不揮発性半導体記憶装置。 And the fourth source / drain high nonvolatile semiconductor memory device than the impurity concentration of.
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