JPH11328966A - Semiconductor memory and data processor - Google Patents

Semiconductor memory and data processor

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JPH11328966A
JPH11328966A JP13943298A JP13943298A JPH11328966A JP H11328966 A JPH11328966 A JP H11328966A JP 13943298 A JP13943298 A JP 13943298A JP 13943298 A JP13943298 A JP 13943298A JP H11328966 A JPH11328966 A JP H11328966A
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transistor
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mos
low
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JP13943298A
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Inventor
Takesada Akiba
Hiroshi Otori
浩 大鳥
武定 秋葉
Original Assignee
Hitachi Device Eng Co Ltd
Hitachi Ltd
日立デバイスエンジニアリング株式会社
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To decrease a leakage current which flows via a shared MOS transistor.
SOLUTION: A control means 75 supplying a voltage lower than that of a low potential side power supply VSS is provided as a potential to turn off a shared MOS transistor, and the lower voltage than the low potential side power supply is supplied to the shared MOS transistor, and thereby a leakage current flowing through the shared MOS transistor is decreased in the semiconductor memory in which the word line potential is set lower than the low level writing potential to be written in a cell.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体記憶装置及びデータ処理装置に関し、例えば複数のダイナミック形メモリセルを含んで成るダイナミック・ランダム・アクセス・メモリ(DRAMという)及びそれを含んで成るコンピュータシステムに適用して有効な技術に関する。 The present invention relates to a computer system comprising relates to a semiconductor memory device and a data processing unit, for example (referred DRAM) dynamic random access memory comprising a plurality of dynamic type memory cells and the same It relates to a technique effectively applied to.

【0002】 [0002]

【従来の技術】DRAMのワード線電位、ビット線電位制御方式に関して、非選択時のワード線電位をメモりセルのストレージ・ノードに書き込まれるローレベルの書き込み電位よりも低く設定する方式(ネガティブワード方式と称する)が試みられている。 Word line potential of the Related Art DRAM, with respect to the bit line potential control system includes a system of lower than the write potential of the low level is written to the word line potential at the time of non-selection storage node of the memory cell (negative word referred to as the method) it has been attempted. この方式では、非選択ワード線につながるメモリセルにおいて、メモリセルを構成するMOSトランジスタのソース電位がゲート電位よりも高い状態になるから、それによって非選択時のメモリセルのしきい値を低くすることができる。 In this manner, the memory cells connected to the unselected word line, because the source potential of the MOS transistor constituting the memory cell becomes higher than the gate potential, thereby lowering the threshold voltage of the memory cell at the time of non-selection be able to. しきい値を低く設定すれば、トランスファゲートのゲート酸化膜の信頼性を悪化させることなく、ローレベル書き込み電位と論理値'1'書き込み電位の電位差を大きくすることができ、安定なセンスアンプ動作が保証される。 By setting a low threshold, without deteriorating the reliability of the gate oxide film of the transfer gate, the low-level write potential and a logic value '1' can be increased the potential difference between the write potential, a stable sense amplifier operation There is guaranteed.

【0003】尚、ネガティブワード方式について記載された文献の例としては、特開平6−215572号公報がある。 [0003] Incidentally, examples of literatures cited for negative word system, there is Japanese Patent 6-215572 discloses.

【0004】 [0004]

【発明が解決しようとする課題】シェアード方式においては、メモリセルからビット線に伝達された信号を増幅するためのセンスアンプが複数のメモリマット間で共有される。 In shared mode The object of the invention is to solve the above-sense amplifier for amplifying a signal transmitted from the memory cell to the bit line is shared by a plurality of memory mats. その場合において、メモリマットとセンスアンプとの間にシェアードMOSトランジスタが設けられ、 In this case, shared MOS transistor is provided between the memory mats and the sense amplifier,
複数のメモリマットにおけるビット線が、選択的に上記センスアンプに結合されるようになっている。 Bit line in the plurality of memory mats are selectively adapted to be coupled to the sense amplifier.

【0005】そのようなシェアードMOSトランジスタを含むDRAMについて本願発明者が検討したところ、 [0005] The present inventors have studied for the DRAM including such shared MOS transistor,
上記ネガティブワード方式を採用した場合に、本来オフ状態であるべきシェアードMOSトランジスタを介してリーク電流が流れ、それを無視できないことが見いだされた。 In the case of employing the negative word method, a leakage current flows through a shared MOS transistor the supposedly off state, it has been found that can not ignore it. つまり、ネガティブワード方式では、MOSトランジスタのしきい値が低く設定されることから、活性化されたメモリマットからの出力信号がセンスアンプで増幅された場合に、シェアードMOSトランジスタを介して非活性メモリマット側へリーク電流が流れ易くなる。 That is, in the negative word method, since the threshold value of the MOS transistor is set low, when the output signal from the activated memory mat is amplified by the sense amplifier, via the shared MOS transistor inactive memory leakage current is likely to flow to the mat side.
このリーク電流は、DRAMの消費電流を増大させるばかりでなく、非活性メモリマットが次に活性化された場合に誤動作を招くおそれがある。 This leakage current, not only to increase the current consumption of the DRAM, which may cause a malfunction when the inactive memory mat is then activated.

【0006】本発明の目的は、シェアードMOSトランジスタにおけるリーク電流の低減を図るための技術を提供することにある。 An object of the present invention is to provide a technique for reducing the leakage current in the shared MOS transistor.

【0007】 [0007]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical ones are as follows.

【0008】すなわち、それぞれワード線とビット線とが交差するように形成され、そのワード線及びビット線にメモリセル(121)が結合されて成る複数のメモリマット(401,402)と、上記メモリセルから上記ビット線に伝達された信号を増幅するためのセンスアンプ(123a,124a、123b,124b)と、上記複数のメモリマットにおけるビット線を、選択的に上記センスアンプに結合するためのシェアードMOSトランジスタ(105a〜105d、106a〜106d) Namely, formed so that each word line and the bit line intersect, a plurality of memory mats memory cell (121) is formed by coupling (401, 402) to the word lines and bit lines, the memory sense amplifiers for amplifying signals transmitted from the cell to the bit line (123a, 124a, 123b, 124b) and the bit lines in the plurality of memory mats, selectively shared for coupling to the sense amplifier MOS transistor (105a~105d, 106a~106d)
とを含んで半導体記憶装置が構成されるとき、上記シェアードMOSトランジスタをオフさせるための電位として低電位側電源(VSS)よりも低い電圧を供給する制御手段(75)を設ける。 Including the door when the semiconductor memory device is configured, provided a control means for supplying a voltage lower than the low potential power source (VSS) (75) as a potential for turning off the shared MOS transistor.

【0009】上記した手段によれば、制御手段は、上記シェアードMOSトランジスタをオフさせるための電位として上記低電位側電源よりも低い電圧を供給し、このことが、非選択時のワード線電位が、上記メモりセルに書き込まれるローレベルの書き込み電位よりも低く設定されて成る半導体記憶装置において、上記シェアードM According to the above described means, the control means supplies a voltage lower than the low potential side power supply as the potential for turning off the shared MOS transistor, this is, the word line potential at the time of non-selection in the semiconductor memory device comprising set lower than the write potential of the low level to be written to the memory cell, the shared M
OSトランジスタを介して流れるリーク電流の低減化を達成する。 Achieving a reduction in leakage current flowing through the OS transistor.

【0010】また、上記半導体記憶装置において、上記シェアードMOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、 [0010] In the above semiconductor memory device, the potential supplied to the gate electrode of the MOS transistor in order to turn off the shared MOS transistor,
非選択時のワード線電位レベルにまで下げるための制御手段を設けることができる。 It can be provided a control means for lowering to the word line potential level when not selected.

【0011】さらに、上記シェアードMOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、非選択時のワード線電位レベルにまで下げるための第1制御手段(75)と、上記プリチャージ用MOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、非選択時のワード線電位レベルにまで下げるための第2制御手段(75)とを設けることができる。 Furthermore, the potential supplied to the gate electrode of the MOS transistor in order to turn off the shared MOS transistor, a first control means for lowering to the word line potential level when not selected (75), the the potential supplied to the gate electrode of the MOS transistor in order to turn off the MOS transistors for precharging, a second control means (75) for down to the word line potential level when not selected and can be provided.

【0012】上記シェアードMOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、上記ワード線のローレベルにまで段階的に下げるための第1制御手段(75)と、上記プリチャージ用MOSトランジスタをオフさせるために当該M [0012] The potential applied to the gate electrode of the shared MOS transistor the MOS transistors in order to turn off the, first control means (75) for reducing in stages until the low level of the word line, the pre the M in order to turn off the MOS transistor for charge
OSトランジスタのゲート電極に供給される電位を、上記ワード線のローレベルにまで段階的に下げるための第2制御手段(75)とを設けることができる。 The potential supplied to the gate electrode of the OS transistor, the second control means (75) for reducing in stages until the low level of the word line and can be provided.

【0013】そして、上記構成の半導体記憶装置とそれをアクセス可能な中央処理装置とを含んでデータ処理装置を構成することができる。 [0013] Then, it is possible to configure a data processing apparatus and a semiconductor memory device having the above structure it with an accessible central processing unit.

【0014】 [0014]

【発明の実施の形態】図6には、本発明にかかるデータ処理装置の一例であるコンピュータシステムが示される。 6 DETAILED DESCRIPTION OF THE INVENTION, the computer system is shown as an example of a data processing apparatus according to the present invention.

【0015】このコンピュータシステム600は、システムバス613を介して、CPU(中央処理装置)60 [0015] The computer system 600 via a system bus 613, CPU (central processing unit) 60
1、DRAM制御部603、SRAM(スタティック型・ランダム・アクセス・メモリ)606、ROM(リード・オンリ・メモリ)605、周辺装置制御部607、 1, DRAM controller 603, SRAM (static random access memory) 606, ROM (Read Only Memory) 605, a peripheral device controller 607,
表示系610などが、互いに信号のやり取り可能に結合されることによって、予め定められたプログラムに従って所定のデータ処理を行う。 A display system 610, by being exchanged coupled to each other signals, performs predetermined data processing in accordance with a predetermined program.

【0016】上記CPU601は、本システムの論理的中核とされ、主として、アドレス指定、情報の読み出しと書き込み、データの演算、命令のシーケンス、割り込の受付け、記憶装置と入出力装置との情報交換の起動等の機能を有し、演算制御部や、バス制御部、メモリアクセス制御部などの各部から構成される。 [0016] The CPU601 is a logical core of the system, mainly addressing, reading and writing of information, operation of the data, sequence of instructions, accepting the interrupt, information exchange between the storage device and the output device It has the functions such as startup, and operation control unit and a bus control unit, from each portion such as the memory access control unit. 内部記憶装置として、上記DRAM制御部603によって制御されるD As an internal storage device, D controlled by the DRAM controller 603
RAM602や、バックアップ制御部604によってバックアップされるSRAM606、及びROM605が設けられる。 RAM602 and, SRAM606, and ROM605 are provided is backed up by the backup control section 604. DRAM602やSRAM606には、C The DRAM602 and SRAM606, C
PU601での計算や制御に必要なプログラムやデータが格納される。 Programs and data necessary for the calculation and control in PU601 is stored.

【0017】さらに、ROM605は、読み出し専用であるため、通常は変更を要しないプログラムが格納される。 Furthermore, ROM 605 are the read-only, usually a program need not change are stored. 上記周辺装置制御部607は、特に制限されないが、磁気記憶装置を一例とする外部記憶装置608や、 It said peripheral device control unit 607 is not particularly limited, and the external storage device 608 as an example of the magnetic storage device,
キーボード609を一例とする入力装置などの周辺装置のインタフェースとして機能する。 The keyboard 609 functions as an interface of a peripheral device such as an input device as an example. 上記表示系610 The display system 610
は、VRAM(ビデオ・ランダム・アクセス・メモリ)、及びそれの制御回路を含み、システムバス613 Includes VRAM (video random access memory), and a control circuit for it, the system bus 613
を介して転送された表示用データが、CRTディスプレイ装置612に表示されるようになっている。 Display data transferred through is adapted to be displayed on the CRT display device 612. また、電源供給部611が設けられ、ここで生成された各種電圧が、システムの各部に供給されるようになっている。 Also, is the power supply unit 611 is provided, The generated various voltages, are supplied to each part of the system.

【0018】図7には上記DRAM602の全体的な構成例が示される。 [0018] The overall configuration example of the DRAM602 is shown in FIG.

【0019】同図に示されるDRAM602は、特に制限されないが、公知の半導体集積回路製造技術によってシリコン基板のような一つの半導体基板に形成されている。 [0019] DRAM602 shown in the figure is not particularly limited, and is formed on one semiconductor substrate such as a silicon substrate by known semiconductor integrated circuit manufacturing technique.

【0020】図7において74は複数個のダイナミック型メモリセルをマトリクス配置したメモリセルアレイであり、メモリセルの選択端子はロウ方向毎にワード線に結合され、メモリセルのデータ端子はカラム方向毎にビット線対(データ線対とも称される)に結合される。 [0020] 74 in FIG. 7 is a memory cell array matrix disposed a plurality of dynamic memory cells, selection terminals of the memory cells coupled to the word line for each row direction, data terminals of the memory cells for each column direction It is coupled to a bit line pair (both data line pairs designated). そしてそれぞれの相補データ線は、相補データ線に1対1 And each of the complementary data lines, one pair of complementary data lines 1
で結合された複数個のカラム選択スイッチを介して相補コモンデータ線に共通接続される。 It is commonly connected to a complementary common data lines in via a plurality of column select switch coupled.

【0021】アドレスマルチプレクス方式が採用され、 [0021] The address multiplex system is adopted,
ロウ及びカラムアドレス信号が、それらのタイミングをずらして共通のアドレス端子から取り込まれる。 Row and column address signals are taken from a common address terminal by shifting their timings. すなわち、図6に示される上記DRAM制御部603には、アドレスマルチプレクサが設けられ、このアドレスマルチプレクサにより上位アドレスと下位アドレスが選択的に取り込まれるようになっている。 That is, the above-mentioned DRAM control unit 603 shown in FIG. 6, the address multiplexer is provided, so that the upper and lower addresses are taken up selectively by the address multiplexer. 上位アドレスは、Xアドレスラッチ及びXデコーダ72に入力され、下位アドレスは、Yアドレスラッチ及びYデコーダ76に入力される。 Upper address is input to the X address latch and X-decoder 72, the lower address is input to the Y address latch and the Y decoder 76. このようなアドレス取り込みを円滑に行うため、 To perform such address incorporation smoothly,
ロウアドレスの有効性を示すロウアドレスストローブ信号RAS*(*は信号反転又はローアクティブを示す)、及びカラムアドレスの有効性を示すカラムアドレスストローブ信号CAS*の2種類のクロック信号が、 Row address strobe signal indicating the validity of the row address RAS * (* is the signal inverted or low indicating an active), and the column address strobe signal indicating the validity of the column address CAS * for the two types of clock signals,
DRAM制御部603から与えられるようになっている。 It is provided from the DRAM controller 603.

【0022】一つのメモリサイクル(RAS*の1周期)中にデータ読み出し、あるいはデータ書き込みの一方の動作のみを可能とするため、ロウアドレスストローブ信号RAS*の立下り時点でロウアドレスを、カラムアドレスストローブ信号CAS*の立下り時点でカラムアドレスを内部回路に取り込むようにし、ライトイネーブル信号WE*の状態によって当該サイクルが書き込みサイクルか、読み出しサイクルかの判断を行うようにしている。 The read data during a single memory cycle (RAS * 1 cycle of), or to allow only one of the operation of data writing, a row address at the falling time of the row address strobe signal RAS *, a column address the column address at the falling time of a strobe signal CAS * to capture the internal circuit, the cycle or a write cycle the state of the write enable signal WE *, and to perform the read cycle or not. このような判断並びに各部の動作制御は制御部75によって行われる。 Such determination and operation control of each part is performed by the control unit 75.

【0023】ワードドライバ73は、それの前段に配置されたXアドレスラッチ及びXデコーダ72のデコード出力に基づいてワード線を選択レベルに駆動する。 The word driver 73 drives the word line selection level based on the decoded output of the X address latch and X-decoder 72 disposed in front of it. そしてYアドレスラッチ及びYデコーダ76のデコード出力に基づいて、センス系79におけるY選択スイッチ回路が駆動され、これにより特定されるメモリセルからのデータ読み出し若しくはデータ書き込みが可能とされる。 And based on the decoded output of the Y address latch and the Y decoder 76, Y selection switch circuits are driven in the sense system 79, thereby being possible data reading or data writing from the memory cells specified.
また、上記メモリセルアレイ74には、後述するようにセンスアンプで増幅されるようになっている。 Further, in the memory cell array 74 is adapted to be amplified by the sense amplifier, as will be described later. データ入出力回路78にはメインアンプなどが含まれ、このメインアンプを介して読み出しデータの外部送出が可能とされる。 The data input-output circuit 78 includes such as a main amplifier, are possible external delivery of read data through the main amplifier.

【0024】上記メモリセルアレイ74は、特に制限されないが、第1メモリマット401、第2メモリマット402とを有し、それによってセンス系79が共有される。 [0024] The memory cell array 74 is not particularly limited, the first memory mat 401, and a second memory mat 402, thereby sensing system 79 is shared. 第1メモリマット401、第2メモリマット402 First memory mat 401, a second memory mat 402
は、基本的には互いに同一の構成とされ、複数のワード線と、それに交差するように形成された複数のメモリセル側ビット線対103と、ワード線とビット線の交差箇所に設けられたメモリセル121とを含む。 It is basically the same configuration as each other, a plurality of word lines, a plurality of memory cell side pair of bit lines 103 formed so as to intersect therewith, provided on intersections of word lines and bit lines and a memory cell 121. 一つのメモリセルは、図8において代表的に示されるように、nチャンネル型MOSトランジスタと、それに直列接続されたキャパシタとによって形成される。 One memory cell, as shown typically in FIG. 8, the n-channel type MOS transistor, it is formed by the series-connected capacitors. ワード線が選択レベルに駆動された状態で、上記nチャンネル型MOSトランジスタがオンされ、上記キャパシタがビット線に結合されることによって、当該キャパシタへの電荷蓄積(書き込み)、若しくはこのキャパシタからの電荷放出(読み出し)が可能とされる。 In a state where the word line is driven to a selected level, the n-channel type MOS transistor is turned on by the capacitor is coupled to a bit line, the charge accumulation in the capacitor (writing), or charge from the capacitor release (read) is possible. センス系79には、上記のようにセンスアンプや、Y選択スイッチ回路などのカラム系直接周辺回路が含まれ、その動作が、制御部75 The sensing system 79, and a sense amplifier as described above, includes a column-based direct peripheral circuits such as Y selection switch circuit, its operation, the control unit 75
によって制御されるようになっている。 It is controlled by.

【0025】内部電源回路79が設けられ、外部から供給された高電位側電源VCCと低電位側電源VSSとに基づいて、各部に供給される内部電圧が生成されるようになっている。 The internal power supply circuit 79 is provided, based on the high potential side power source VCC and the low potential side power source VSS supplied from the outside, so that the internal voltage supplied to each unit are generated.

【0026】図1には上記センス系79の詳細な構成例が示される。 The detailed structure of the above sensing system 79 is shown in Figure 1.

【0027】第1メモリマット401及び第2メモリマット402におけるメモリセル側ビット線対103,1 The memory cell side bit line pair in the first memory mat 401 and the second memory mat 402 103,
04には、それぞれシェアードのためのnチャンネル型MOSトランジスタ(シェアードMOSトランジスタという)105a〜105d,106a〜106dを介してセンス系ビット線対113,114が結合されている。 04, the respective n-channel type MOS transistor for shared (called shared MOS transistor) 105a to 105d, sense-based bit line pair 113 and 114 through the 106a~106d are coupled. このセンス系ビット線対113,114には、それぞれnチャンネル型MOSトランジスタの直列接続回路123a,123bや、pチャンネル型MOSトランジスタの直列接続回路124a,124bが結合される。 The sensing system bit line pair 113 and 114, the series connection circuit 123a of each n-channel MOS transistors, and 123b, the series connection circuit 124a of p-channel type MOS transistor, 124b are combined.

【0028】pチャンネル型MOSトランジスタの直列接続回路123aとnチャンネル型MOSトランジスタの直列接続回路124aとによって、センス系ビット線対113におけるセンスアンプが形成され、pチャンネル型MOSトランジスタの直列接続回路123bとnチャンネル型MOSトランジスタの直列接続回路124b [0028] by a series circuit 124a of the series connection circuit 123a and the n-channel type MOS transistors of the p-channel type MOS transistors, the sense amplifier is formed in the sensing system bit line pair 113, the series connection circuit 123b of the p-channel type MOS transistor series circuit 124b of the n-channel type MOS transistor
とによって、センス系ビット線対114におけるセンスアンプが形成される。 And the sense amplifier in sense-related bit line pair 114 is formed.

【0029】そして、ビット線プリチャージのためのn [0029] and, n for the bit line pre-charge
チャンネル型MOSトランジスタ107a,107bが設けられ、さらにセンス系ビット線対113,114をそれぞれショートするためのnチャンネル型MOSトランジスタ108a,108bが設けられる。 Channel type MOS transistors 107a, 107b are provided, n-channel MOS transistors 108a to short further sense system bit line pair 113 and 114, respectively, 108b are provided. コモンソース線対115,116が設けられ、このコモンソース線対115,116を介してセンスアンプへの電源供給が行われる。 Provided common source line pair 115 and 116, the power supply to the sense amplifier is performed via the common source line pair 115, 116.

【0030】第1メモリマット401、又は第2メモリマット402が選択されると、対応するシェアードMO The first memory mat 401, or the second memory mat 402 is selected, the corresponding shared MO
Sトランジスタ105a〜105d、又は106a〜1 S transistor 105a~105d, or 106a~1
06dをオンするため、シェアード制御信号SHRL, To turn on the 06d, shared control signal SHRL,
SHRRのいずれかが、制御部75によってハイレベルにされる。 Either SHRR is at a high level by the control unit 75. 例えば、図8に示される第1メモリマット4 For example, the first memory mat 4 shown in FIG. 8
01が選択される場合には、それに対応する第1シェアードMOSトランジスタ105a〜105dがオンされることにより、当該メモリマット401におけるメモリセル側ビット線対103,104と、センスアンプ12 When the 01 is selected by the first shared MOS transistor 105a~105d corresponding thereto is turned on, the memory cell side bit line pair 103, 104 in the memory mat 401, a sense amplifier 12
3a,124a、123b,124bとがそれぞれ結合される。 3a, 124a, 123b, and a 124b are coupled. また、図8に示される第2メモリマット402 The second memory mat 402 shown in FIG. 8
が選択される場合には、それに対応するシェアードMO Shared MO but if it is selected, the corresponding
Sトランジスタ106a〜106dがオンされることにより、当該メモリマット402におけるメモリセル側ビット線対103,104と、センスアンプ123a,1 By S transistor 106a~106d is turned on, the memory cell side bit line pair 103, 104 in the memory mat 402, sense amplifier 123a, 1
24a、123b,124bとがそれぞれ結合される。 24a, 123b, and a 124b are coupled.

【0031】また、ビット線プリチャージのためのnチャンネル型MOSトランジスタ107a、107bや、 Further, n-channel type MOS transistor 107a for bit line precharge, and 107 b,
ビット線イコライズのためのnチャンネル型MOSトランジスタ108a、108bは、イコライズ制御信号B n-channel type MOS transistor 108a for bit line equalization, 108b may equalization control signal B
LEQによってオンオフ制御される。 On-off controlled by the LEQ. 上記第1シェアード制御信号SHRL、第2シェアード制御信号SHR The first shared control signal SHRL, second shared control signal SHR
R、及びイコライズ制御信号BLEQは制御部75によって形成される。 R, and the equalization control signal BLEQ is formed by the control unit 75.

【0032】ここで、図2に示されるように、上記第1 [0032] Here, as shown in FIG. 2, the first
シェアード制御信号SHRLのローレベルが低電位側電源VSSレベルに等しくされた場合を考えてみる。 Low level of the shared control signal SHRL is consider the case where it is equal to the low potential side power source VSS level.

【0033】第2メモリマット402における所定のワード線が選択レベルに駆動され、第2シェアード制御信号SHRRがハイレベルにされて、第2メモリマット4 The predetermined word line in the second memory mat 402 is driven to the selected level, the second shared control signal SHRR is a high level, the second memory mat 4
02が選択されると、第2メモリマット402におけるメモリセルデータがセンスアンプで増幅されることにより、センス系ビット線対113や114の電位変化が、 When 02 is selected by the memory cell data in the second memory mat 402 is amplified by the sense amplifier, the potential change of the sensing system bit line pair 113 and 114,
BLT/Bで示されるように拡大される。 It is enlarged as indicated by the BLT / B. ネガティブワード方式が採用され、第2メモリマット402における非選択ワード線は低電位側電源VSSよりも低く設定されている。 Negative word method is used, the non-selected word line in the second memory mat 402 is set lower than the low potential side power supply VSS. その場合、シェアードMOSトランジスタのしきい値も低くなるため、上記第一シェアード制御信号SHRLのローレベルが外部から供給される低電位側電源VSSレベルに等しくされた場合には、上記センス系ビット線対113や114の電位変化が、BLT/Bで示されるように拡大されたときに、シェアードMOSトランジスタ105a〜105dを介して上記センス系ビット線対113や114から第1メモリマット401へリーク電流はシェアードMOSトランジスタのしきい値が低くなった分、増大する。 In this case, since the lower threshold of the shared MOS transistor, the when the low level of the first shared control signal SHRL is equal to the low potential side power source VSS level supplied from the outside, the sensing system bit line potential change of the pair 113 and 114, BLT / when it is enlarged as shown at B, the leakage current through the shared MOS transistor 105a~105d from the sensing system bit line pair 113 and 114 to the first memory mat 401 the minute the threshold of the shared MOS transistor is lower, increases.

【0034】そのようなリーク電流が流れないようにするため、上記制御部75では、シェアードMOSトランジスタ105a〜105d、106a〜106dのゲート電極に供給されるシェアード制御信号SHRL,SH [0034] order to such a leakage current does not flow, in the control unit 75, the shared MOS transistors 105a to 105d, the shared control signal SHRL supplied to the gate electrode of the 106a-106d, SH
RLLのローレベルの電位が、図3に示されるように低電位側電源VSSよりも低くなるように設定される。 Potential of RLL low level is set to be lower than the low potential side power supply VSS as shown in FIG. 例えばシェアード制御信号SHRL,SHRLLのローレベルの電位は、非選択時のワード線電位(メモりセルに書き込まれるローレベルの書き込み電位よりも低い電位)に等しくなるように設定される。 For example the shared control signal SHRL, low-level potential of SHRLL is set to be equal to the word line potential at the time of non-selection (a potential lower than the write potential of the low level is written in the memory cell). そのようにシェアード制御信号SHRL,SHRLLのローレベルの電位が低電位側電源VSSよりも低く設定されることにより、シェアードMOSトランジスタ105a〜105 As such shared control signals SHRL, by the potential of the low level SHRLL is set lower than the low potential side power supply VSS, shared MOS transistor 105a~105
d、106a〜106dを十分なオフ状態にすることができるので、電流が非活性メモリマット側へ不所望にリークするのを防ぐことができる。 d, it is possible to sufficiently off state 106a-106d, it is possible to prevent a current from leaking undesirably to the inactive memory mat side.

【0035】上記した例によれば、以下の作用効果を得ることができる。 [0035] According to the example described above, it is possible to obtain the following effects.

【0036】(1)シェアードMOSトランジスタをオフさせるための電位として低電位側電源VSSよりも低い電圧を供給することにより、当該シェアードMOSトランジスタを十分なオフ状態にすることができるので、 [0036] (1) by supplying a voltage lower than the low potential side power supply VSS shared MOS transistor as a potential for turning off, since the shared MOS transistor can be sufficiently turned off,
シェアードMOSトランジスタを介して流れるリーク電流の低減化を図ることができる。 It is possible to reduce the leakage current flowing through the shared MOS transistor.

【0037】(2)上記(1)の作用効果により、DR [0037] The effect of the (2) above (1), DR
AMの消費電流の低減を図ることができ、また、上記リーク電流に起因するビット線レベル変動が抑えられるので、非活性メモリマットが次に活性化された場合の誤動作を排除することができる。 Can be reduced AM current consumption, also, since the bit-line level variations due to the leakage current is suppressed, it is possible to eliminate the malfunction when inactive memory mat is then activated.

【0038】(3)上記のように消費電流が低減されたDRAMを含むコンピュータシステムにおいて、システム全体の消費電流の低減を図ることができ、また、上記のように非活性メモリマットが次に活性化された場合の誤動作を排除することができるので、当該DRAMに書き込まれたデータをCPU601でアクセスして処理する場合のデータの信頼性を向上させることができる。 [0038] (3) in a computer system including a DRAM consumption current is reduced as described above, it is possible to reduce the current consumption of the entire system, and as the inactive memory mat next activity it is possible to eliminate the malfunction when it is of, it is possible to improve the reliability of data when processing the data written to the DRAM access by CPU 601.

【0039】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0039] Although the present invention made by the inventor has been concretely described based on examples, that the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say.

【0040】例えば、シェアードMOSトランジスタ1 [0040] For example, shared MOS transistor 1
05a〜105d、106a〜106dのゲート電極に供給されるシェアード制御信号SHRL,SHRLLのローレベルの電位を、段階的に低電位側電源VSS以下のレベルにまで下げるようにしても良い。 05A~105d, shared control signal SHRL supplied to the gate electrode of the 106a-106d, the low-level potential of SHRLL, may be stepwise lowered to a level below the low-potential side power source VSS. 例えば、図4 For example, FIG. 4
に示されるように、シェアード制御信号SHRLを一旦低電位側電源VSSにまで低下させ、その後にワード線レベルWLにまで低下させるようにしても良い。 As shown in, once a shared control signal SHRL is lowered to the low potential side power supply VSS, it may be caused thereafter lowered to the word line level WL. そのように段階的に低下させるようにすれば、シェアード制御信号電流の急激な変化を緩和することができ、シェアード制御信号の供給源である制御部75の回路規模が不所望に大きくなるを回避することができる。 That way to reduce stepwise, it is possible to alleviate an abrupt change of the shared control signal current, avoiding the circuit scale of the control unit 75 is the source of the shared control signal increases undesirably can do.

【0041】また、RAS(ロウアドレスストローブ信号)サイクルの長さに応じて、シェアード制御信号SH Further, depending on the length of the RAS (row address strobe signal) cycle, the shared control signal SH
RL,SHRLLのローレベルの電位を低電位側電源V RL, a low-level potential of SHRLL low potential side power source V
SSとするか、それ以下のレベル(ワード線レベルW Or the SS, less level (word line level W
L)にまで下げるかを自動的に切り換えることができる。 Or lowered to L) can be automatically switched. 例えば図5に示されるように、シェアード制御信号SHRLを一旦低電位側電源VSSにまで低下させ、その状態を所定時間t1だけ維持した後に、ワード線レベルWLにまで低下させるようにする。 For example, as shown in FIG. 5, once a shared control signal SHRL is lowered to the low potential side power supply VSS, after maintaining the state for a predetermined time t1, so as to lower until the word line level WL. そのようにすれば、RASサイクルが短い場合には、シェアード制御信号SHRLをワード線レベルWLにまで低下させないで済み、RASサイクルが長い場合のみ、シェアード制御信号SHRLをワード線レベルWLにまで低下させることができる。 By doing so, when RAS cycle is short, it requires not to lower the shared control signal SHRL to a word line level WL, if RAS cycle is long only lowers the shared control signal SHRL to a word line level WL be able to. 上記所定時間t1は、比較的簡単な遅延回路によって得ることができる。 The predetermined time t1 can be obtained by a relatively simple delay circuit. この遅延回路は例えば図9に示されるものを適用することができる。 The delay circuit can be applied to that shown in Figure 9, for example.

【0042】pチャンネル型MOSトランジスタ91、 [0042] p-channel type MOS transistor 91,
抵抗92、及びnチャンネル型MOSトランジスタ93 Resistor 92 and n-channel MOS transistor 93,
が直列接続されることでインバータが形成され、その出力側にnチャンネル型MOSトランジスタ94によって形成されたキャパシタが結合される。 There inverter is formed by being connected in series, a capacitor formed by the n-channel type MOS transistor 94 on the output side is coupled. そして、pチャンネル型MOSトランジスタ95、抵抗96、及びnチャンネル型MOSトランジスタ97が直列接続されることでインバータ形成され、その出力側にpチャンネル型M Then, p-channel MOS transistor 95, resistor 96 and n-channel MOS transistor 97, is an inverter formed by being connected in series, p-channel type at its output M
OSトランジスタ98によって形成されたキャパシタが設けられる。 OS capacitors formed by transistors 98 is provided. 入力信号INPUTが上記MOSトランジスタ91,93のゲート電極に供給され、MOSトランジスタ94によるキャパシタや、MOSトランジスタ9 Input signal INPUT is supplied to the gate electrode of the MOS transistor 91 and 93, and capacitors by MOS transistors 94, MOS transistors 9
8によるキャパシタによる充放電により遅延された信号と、上記入力信号INPUTとのナンド論理がナンドゲート99でとられ、その出力信号が後段のインバータ1 8 and the signal delayed by the charging and discharging of the capacitor by NAND logic between the input signal INPUT is taken at the NAND gate 99, an inverter 1 and the output signal is subsequent
00で反転される。 00 is inverted by. このインバータ100の出力信号と上記入力信号INPUTとが選択回路101で選択的に後段回路に伝達されるようになっている。 The output signal of the inverter 100 and the above input signal INPUT is selectively adapted to be transmitted to the subsequent circuit by the selection circuit 101. シェアード制御信号のレベル変化として、図5に示されるような遅延特性が必要な場合には、選択回路101によってインバータ100の出力信号が選択され、図5に示されるような遅延特性が必要でない場合には、選択回路101により入力信号INPUTがそのまま選択される。 As the level change of the shared control signal, when the delay characteristics shown in FIG. 5 is required, the output signal of the inverter 100 is selected by the selection circuit 101, if not require delay characteristics shown in FIG. 5 the input signal iNPUT is directly selected by the selection circuit 101. 選択回路101の後段にシェアード制御信号のレベル決定回路が配置され、選択回路101の出力信号に基づいて図5に示される所定時間tが決定される。 Level determining circuit of the shared control signal is arranged after the selection circuit 101, the predetermined time t shown in FIG. 5 based on the output signal of the selection circuit 101 is determined.

【0043】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるDRA [0043] The above in the description is mainly used field of the invention made by the inventors of the present invention has been made with the background DRA
Mに適用した場合について説明したが、本発明はそれに限定されるものではなく、シンクロナスDRAMにも場合にも適用することができる。 Has been described as being applied to M, the present invention is not limited thereto and can be applied to the case in synchronous DRAM.

【0044】本発明は、少なくともシェアードMOSトランジスタを含むことを条件に適用することができる。 [0044] The present invention is applicable on condition that at least shared MOS transistor.

【0045】 [0045]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 As it follows explains briefly the effect acquired by the typical invention among the herein disclosed invention, according to the present invention.

【0046】すなわち、シェアードMOSトランジスタをオフさせるための電位として低電位側電源よりも低い電圧を供給することにより、非選択時のワード線電位が、メモりセルに書き込まれるローレベルの書き込み電位よりも低く設定されて成る半導体記憶装置において、 [0046] That is, by supplying a voltage lower than the low potential side power supply as the potential for turning off the shared MOS transistor, the word line potential at the time of non-selection is, than the write potential of the low level is written in the memory cell in the semiconductor memory device formed by also set low,
シェアードMOSトランジスタを介して流れるリーク電流の低減化を図ることができ、それにより、非活性メモリマットが次に活性化された場合の誤動作を防ぐことができる。 It is possible to reduce the leakage current flowing through the shared MOS transistor, whereby it is possible to prevent malfunction when inactive memory mat is then activated.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明にかかる半導体記憶装置の一例であるD 1 is an example of a semiconductor memory device according to the present invention D
RAMに含まれるセンス系の回路図である。 Is a circuit diagram of a sensing system included in the RAM.

【図2】一般的なDRAMにおけるセンス系の動作タイミング図である。 2 is a timing diagram illustrating the operation of the sensing system in a general DRAM.

【図3】図1に示されるセンス系の動作タイミング図である。 3 is a timing diagram illustrating the operation of the sensing system shown in Figure 1.

【図4】本発明にかかる半導体記憶装置の別の構成例であるDRAMに含まれるセンス系の動作タイミング図である。 4 is a timing diagram illustrating the operation of the sensing system that is included in the DRAM, which is another configuration example of the semiconductor memory device according to the present invention.

【図5】本発明にかかる半導体記憶装置の別の構成例であるDRAMに含まれるセンス系の動作タイミング図である。 5 is a timing diagram illustrating the operation of the sensing system that is included in the DRAM, which is another configuration example of the semiconductor memory device according to the present invention.

【図6】上記DRAMを含むコンピュータシステムの構成例ブロック図である。 6 is a structural block diagram of a computer system including the DRAM.

【図7】上記DRAMの構成例ブロック図である。 7 is a structural block diagram of the DRAM.

【図8】上記DRAMにおける主要部の構成例ブロック図である。 8 is a structural block diagram of a main part of the DRAM.

【図9】上記DRAMに含まれる遅延回路の構成例回路図である。 9 is a configuration example circuit diagram of a delay circuit included in the DRAM.

【符号の説明】 72 Xアドレスラッチ及びXデコーダ 73 ワードドライバ 74 メモリセルアレイ 75 制御部 76 Yアドレスラッチ及びYデコーダ 78 データ入出力回路 105a〜105d,106a〜106d センスアンプ 401 第1メモリマット 402 第2メモリマット 600 コンピュータシステム 601 CPU 602 DRAM [Description of Reference Numerals] 72 X address latch and X decoder 73 word driver 74 memory cell array 75 control unit 76 Y address latch and the Y decoder 78 data output circuit 105a to 105d, 106a-106d sense amplifier 401 first memory mat 402 second memory mat 600 computer system 601 CPU 602 DRAM

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 それぞれワード線とビット線とが交差するように形成され、そのワード線及びビット線にメモリセルが結合されて成る複数のメモリマットと、 上記メモリセルから上記ビット線に伝達された信号を増幅するためのセンスアンプと、 上記複数のメモリマットにおけるビット線を、選択的に上記センスアンプに結合するためのシェアードMOSトランジスタと、 を含み、 非選択時のワード線電位が、上記メモりセルに書き込まれるローレベルの書き込み電位よりも低く設定されて成る半導体記憶装置において、 上記シェアードMOSトランジスタをオフさせるための電位として外部から供給される低電位側電源よりも低い電圧を供給する制御手段を含むことを特徴とする半導体記憶装置。 1. A word lines and the bit lines are formed to intersect a plurality of memory mats in which memory cells formed by coupled to the word line and the bit line is transmitted to the bit lines from the memory cells a sense amplifier for amplifying a signal, the bit lines in the plurality of memory mats, selectively comprises a shared MOS transistors for coupling to the sense amplifier, the word line potential at the time of non-selection, the in the semiconductor memory device comprising set lower than the write potential of the low level is written in the memory cell, supplying a voltage lower than the low potential power source supplied from the outside as a potential for turning off the shared MOS transistor the semiconductor memory device which comprises a control means.
  2. 【請求項2】 それぞれワード線とビット線とが交差するように形成され、そのワード線及びビット線にメモリセルが結合されて成る複数のメモリマットと、 上記メモリセルから上記ビット線に伝達された信号を増幅するためのセンスアンプと、 上記複数のメモリマットにおけるビット線を、選択的に上記センスアンプに結合するためのシェアードMOSトランジスタと、 を含み、 非選択時のワード線電位が、上記メモりセルに書き込まれるローレベルの書き込み電位よりも低く設定されて成る半導体記憶装置において、 上記シェアードMOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、非選択時のワード線電位レベルにまで下げるための制御手段を含むことを特徴とする半導体記憶装置。 Wherein each word line and a bit line is formed so as to cross a plurality of memory mats in which memory cells formed by coupled to the word line and the bit line is transmitted to the bit lines from the memory cells a sense amplifier for amplifying a signal, the bit lines in the plurality of memory mats, selectively comprises a shared MOS transistors for coupling to the sense amplifier, the word line potential at the time of non-selection, the in the semiconductor memory device comprising set lower than the write potential of the low level is written in the memory cell, the potential supplied to the gate electrode of the MOS transistor in order to turn off the shared MOS transistor, when not selected word the semiconductor memory device characterized by comprising a control means for lowering until the line voltage level.
  3. 【請求項3】 それぞれワード線とビット線とが交差するように形成され、そのワード線及びビット線にメモリセルが結合されて成る複数のメモリマットと、 上記メモリセルから上記ビット線に伝達された信号を増幅するためのセンスアンプと、 上記複数のメモリマットにおけるビット線を、選択的に上記センスアンプに結合するためのシェアードMOSトランジスタと、 上記ビット線を所定の電位レベルにプリチャージするためのプリチャージ用MOSトランジスタと、 を含み、 非選択時のワード線電位が、上記メモりセルに書き込まれるローレベルの書き込み電位よりも低く設定されて成る半導体記憶装置において、 上記シェアードMOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、非 Wherein each word line and a bit line is formed so as to cross a plurality of memory mats in which memory cells formed by coupled to the word line and the bit line is transmitted to the bit lines from the memory cells a sense amplifier for amplifying a signal, the bit lines in the plurality of memory mats, and shared MOS transistor for selectively coupling to said sense amplifier, for precharging the bit lines to a predetermined potential level of including a MOS transistor for precharge, the word line potential at the time of non-selection is, in a semiconductor memory device comprising set lower than the write potential of the low level to be written to the memory cell, off the shared MOS transistor the potential supplied to the gate electrode of the MOS transistor in order to, non 選択時のワード線電位レベルにまで下げるための第1制御手段と、 上記プリチャージ用MOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、非選択時のワード線電位レベルにまで下げるための第2制御手段と、 を含むことを特徴とする半導体記憶装置。 A first control means for lowering to the word line potential level is selected, the potential supplied to the gate electrode of the MOS transistor in order to turn off the MOS transistor for the precharge, when not selected word line potential level the semiconductor memory device which comprises a second control means for lowering down to.
  4. 【請求項4】 それぞれワード線とビット線とが交差するように形成され、そのワード線及びビット線にメモリセルが結合されて成る複数のメモリマットと、 上記メモリセルから上記ビット線に伝達された信号を増幅するためのセンスアンプと、 上記複数のメモリマットにおけるビット線を、選択的に上記センスアンプに結合するためのシェアードMOSトランジスタと、 上記ビット線を所定の電位レベルにプリチャージするためのプリチャージ用MOSトランジスタと、 を含み、 非選択時のワード線電位が、上記メモりセルに書き込まれるローレベルの書き込み電位よりも低く設定されて成る半導体記憶装置において、 上記シェアードMOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、非 Wherein each word line and a bit line is formed so as to cross a plurality of memory mats in which memory cells formed by coupled to the word line and the bit line is transmitted to the bit lines from the memory cells a sense amplifier for amplifying a signal, the bit lines in the plurality of memory mats, and shared MOS transistor for selectively coupling to said sense amplifier, for precharging the bit lines to a predetermined potential level of including a MOS transistor for precharge, the word line potential at the time of non-selection is, in a semiconductor memory device comprising set lower than the write potential of the low level to be written to the memory cell, off the shared MOS transistor the potential supplied to the gate electrode of the MOS transistor in order to, non 選択時のワード線電位レベルにまで段階的に下げるための第1制御手段と、 上記プリチャージ用MOSトランジスタをオフさせるために当該MOSトランジスタのゲート電極に供給される電位を、上記ワード線のローレベルにまで段階的に下げるための第2制御手段と、 を含むことを特徴とする半導体記憶装置。 A first control means for lowering stepwise until the word line potential level is selected, the potential supplied to the gate electrode of the MOS transistor in order to turn off the MOS transistor for the precharge, row of the word line the semiconductor memory device which comprises a second control means for lowering stepwise to a level, a.
  5. 【請求項5】 請求項1乃至4のいずれか1項記載の半導体記憶装置と、それをアクセス可能な中央処理装置とを含んで成るデータ処理装置。 5. A semiconductor memory device according to any one of claims 1 to 4, the data processing apparatus comprising it and accessible central processing unit.
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