JPH11307737A - Manufacture trench capacitor and manufacturing semiconductor device - Google Patents

Manufacture trench capacitor and manufacturing semiconductor device

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JPH11307737A
JPH11307737A JP11446198A JP11446198A JPH11307737A JP H11307737 A JPH11307737 A JP H11307737A JP 11446198 A JP11446198 A JP 11446198A JP 11446198 A JP11446198 A JP 11446198A JP H11307737 A JPH11307737 A JP H11307737A
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semiconductor
trench
capacitor
forming
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JP11446198A
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Hiroshi Akahori
Shuji Katsui
Fujio Terai
修二 勝井
藤雄 寺井
浩史 赤堀
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To avoid lowering the impurity concentration of a doped polycrystalline Si film to be a storage electrode near a capacitor insulation film and suppress the reduction of the capacitor capacitance or increase in the wiring resistance of the storage electrode.
SOLUTION: This trench capacitor manufacturing method comprises the steps of forming a trench 24 of a given depth into a p-type semiconductor substrate 21, diffusing an impurity in the p-type semiconductor substrate 21 from a predetermined position at the side face of the trench 24, and forming a doped polycrystalline Si film 25 on the entire surface of the p-type semiconductor substrate 21 by flowing in the specified quantity of a film-forming material gas and a prescribed quantity of a dopant gas in a CVD reaction tank and increasing the film forming material gas after a given time lapsed.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本願発明は、トレンチキャパシタの製造方法又は半導体装置の製造方法に関するもので、特にCVD法を用いた多結晶シリコン電極膜の形成方法に関する。 The present invention relates to relates to a method for manufacturing method or the semiconductor device of the trench capacitor, and more particularly to a method for preparation of polycrystalline silicon electrode film using a CVD method.

【0002】 [0002]

【従来の技術】従来のCVD法を用いた多結晶シリコン電極膜の形成方法について図面(図1〜図2)を参酌して説明する。 A method for forming a polycrystalline silicon electrode film will be described with reference to the drawings (FIGS. 1-2) using Conventional CVD method. まず、図1に示したようなトレンチ型のキャパシタを考える。 First, consider the trench capacitor as shown in FIG. P型半導体基板1の上面には、シリコン酸化膜12、シリコン窒化膜13、TEOS膜14 The upper surface of the P-type semiconductor substrate 1, a silicon oxide film 12, the silicon nitride film 13, TEOS film 14
がそれぞれ形成されている。 There are formed respectively. また、P型半導体基板1にトレンチ4が形成されている。 Further, the trench 4 is formed on the P-type semiconductor substrate 1. このトレンチ4は、TE The trench 4, TE
OS膜14をマスクとしてP型半導体基板1をエッチングして形成されたものである。 The P-type semiconductor substrate 1 an OS layer 14 as a mask and is formed by etching. トレンチ4の表面にはキャパシタ絶縁膜3が形成されている。 Capacitor insulating film 3 is formed on the surface of the trench 4. P型半導体基板1 P-type semiconductor substrate 1
のトレンチ4に接する所定の位置にプレート電極となるN型拡散層2が形成されている。 N-type diffusion layer 2 serving as a plate electrode at a predetermined position in contact with the trench 4 is formed.

【0003】次に、図2に示したように、CVD法を用いて、全面にドープト多結晶シリコン膜5を形成する。 [0003] Next, as shown in FIG. 2, by CVD is formed on the entire surface doped polycrystalline silicon film 5.
このドープト多結晶シリコン膜5の成膜方法としては、 As the film formation method of the doped polycrystalline silicon film 5,
CVD反応槽内にSiH 4 (シラン)と、ドーパントガスとしてのPH 3 (ホスフィン)又はAsH 3 (アルシン)を一定量ずつ同時に流し込み、これらを熱分解させることにより行なっている。 And SiH 4 (silane) into the CVD reactor, PH 3 as a dopant gas (phosphine) or AsH 3 (arsine), or some pouring a predetermined amount each time, it is made by the pyrolysis.

【0004】 [0004]

【発明が解決しようとする課題】上記のような、不純物としてP(リン)やAs( 砒素) をドープするドープト多結晶シリコン膜5の成膜工程においては、成膜温度が低く、かつ、成膜速度が遅いほどP(リン)又はAs( As described above [0006] In the step of forming the doped polycrystalline silicon film 5 is doped with P (phosphorus) or As (arsenic) as an impurity, the film forming temperature is low and growth as the film speed is slow P (phosphorus) or as (
砒素) がドープされ易い性質を有している。 Arsenic) has a property of easily doped.

【0005】しかしながら、枚葉方式のCVD法においては、1枚のウェハーにドープト多結晶シリコン膜を成膜するのに要する時間は3分程度であり、成膜時間を短縮するという製造上の理由から成膜速度を早くせざるを得ない。 However, in the CVD method of a single wafer system, the time required for forming a doped polycrystalline silicon film on one wafer is about 3 minutes, for production reasons of shortening the film forming time quickly forced the deposition rate from. ここで、枚葉方式のCVD法とは、ウェーハー1枚ずつに成膜していく方式である。 Here, the CVD method of single wafer system is a system to continue to deposition in one by one wafer.

【0006】すると、特に成膜初期において多結晶シリコン膜中にP( リン) 又はAs(砒素)といった不純物がドープされにくくなる。 [0006] Then, impurities such as P (phosphorus) or As (arsenic) is less likely to be doped, especially the polycrystalline silicon film in the film formation initial. このため、図3に示したように、キャパシタ絶縁膜3付近の不純物濃度が低下するという問題が生じていた。 Therefore, as shown in FIG. 3, the impurity concentration near the capacitor insulating film 3 had occurred lowered.

【0007】例えば、図6の場合を考える。 [0007] For example, consider the case of FIG. 6. この実験では、図6に示したように、シリコン基板9上に膜厚50 In this experiment, as shown in FIG. 6, the thickness 50 on the silicon substrate 9
nm程度に形成されたシリコン酸化膜10の上面にドープト多結晶シリコン膜11を膜厚100nm程度に成膜する。 The upper surface of the silicon oxide film 10 formed about nm forming a doped polycrystalline silicon film 11 with a thickness of about 100 nm. このとき、成膜温度を700℃、成膜圧力を50 At this time, the film forming temperature 700 ° C., the film formation pressure of 50
Torr、成膜時ウェハー回転数を3000rpmとして、SiH 4 (シラン)を1.2(l/min)、As Torr, as 3000rpm upon film formation wafer rotational speed, SiH 4 (the silane) 1.2 (l / min), As
3 (アルシン)を0.05(l/min)、H 2を4. H 3 (arsine) and 0.05 (l / min), H 2 to 4.
0(l/min)、N 2を35(l/min)としたガス条件で実験を行う。 0 (l / min), the N 2 perform experiments in gas conditions 35 (l / min). なお、1枚のウェハーを成膜するのに要した時間は2分30秒であった。 The time taken to deposit a single wafer was 2 minutes 30 seconds.

【0008】この実験のデータを図4に示す。 [0008] shows the data of this experiment are shown in Figure 4. このデータは、ドープト多結晶シリコン膜11の上面からシリコン酸化膜10方向のAsの濃度分布をSIMS分析法により評価したものである。 This data is for the concentration distribution of the silicon oxide film 10 direction of As from the upper surface of the doped polycrystalline silicon film 11 was evaluated by SIMS analysis. そして、図4は、横軸にドープト多結晶シリコン膜11の上面からの深さをとり、縦軸に不純物であるAsの濃度をとったものである。 Then, 4 takes the depth from the upper surface of the doped polycrystalline silicon film 11 on the horizontal axis, is obtained taking the concentration of As, which is an impurity in the vertical axis. この図4によればシリコン酸化膜10の上面からドープト多結晶シリコン膜11方向に50nm程度まではAsの濃度が低下していることが分かる。 This According to FIG. 4 from the upper surface of the silicon oxide film 10 to 50nm about a doped polycrystalline silicon film 11 direction it can be seen that the concentration of As is reduced. つまり、成膜初期に形成されたドープト多結晶シリコン膜におけるAsの濃度が低いことが分かる。 In other words, it is seen that low concentrations of As in the deposition initially formed doped polycrystalline silicon film.

【0009】このため、図5に示したように、ストレージ電極となるドープト多結晶シリコン膜5に正の電圧が印加されると、キャパシタ絶縁膜3近傍のドープト多結晶シリコン膜5中にキャリア空乏層8が広がることとなる。 [0009] Therefore, as shown in FIG. 5, when a positive voltage is applied to the doped polycrystalline silicon film 5 serving as a storage electrode, a carrier depletion in doped polycrystalline silicon film 5 of the capacitor insulating film 3 near the fact that the layer 8 spread. これにより、キャパシタ容量が低下するという問題が生じていた。 Thus, the capacitor capacity has occurred lowered.

【0010】また、不純物濃度の低下はドープト多結晶シリコン膜の抵抗を上昇させるため、ストレージ電極の配線抵抗の増加を招く問題も生じていた。 Further, reduction in the impurity concentration for increasing the resistance of the doped polycrystalline silicon film was caused a problem of causing an increase in the wiring resistance of the storage electrode. さらに、多結晶シリコン膜にドープされる不純物として、例えばAs Further, as the impurity doped into the polycrystalline silicon film, for example, As
(砒素)を用いる場合、Asが空気中に飛散し、人体への悪影響が大きな問題となっていた。 When using the (arsenic), As is airborne, adverse effects on the human body has been a major problem.

【0011】 [0011]

【課題を解決するための手段】上記課題を解決すべく、 [Means for Solving the Problems] In order to solve the above problems,
本願発明は、一導電型半導体基板に所定の深さを有するトレンチを形成する工程と、前記トレンチの側面の所定の位置から前記一導電型半導体基板に不純物を拡散させる工程と、少なくとも前記トレンチの表面に絶縁膜を被着させる工程と、CVD反応槽内に所定量の成膜材料ガスと所定量のドーパントガスとを流し込み、所定の時間が経過したら前記成膜材料ガスを増量することにより、 The present invention includes the steps of forming a trench having a predetermined depth in the one conductivity type semiconductor substrate, a step of diffusing an impurity into the one conductivity type semiconductor substrate from a predetermined position of a side surface of the trench, at least the trench a step of depositing an insulating film on the surface, the CVD reactor pouring and dopant gas of a predetermined amount of the film forming material gas, an amount, by extending the deposition material gas When a predetermined time has elapsed,
前記一導電型半導体基板の全面に前記導電膜を形成する工程とからなることを特徴とする。 Characterized in that comprising the step of forming the conductive film on the entire surface of the one conductivity type semiconductor substrate.

【0012】本願発明は、上記構成をとることにより、 [0012] The present invention, by adopting the above configuration,
キャパシタ絶縁膜3付近で不純物濃度が低下するという問題は生じなくなる。 The impurity concentration is not occurred lowered around the capacitor insulating film 3. そのため、キャパシタ容量の低下やストレージ電極の配線抵抗の増加をいった問題も起きない。 Therefore, it does not occur a problem that went an increase in wiring resistance and a decrease in the storage electrode of the capacitor capacitance.

【0013】 [0013]

【発明の実施の形態】本願発明の第一の実施の形態について図面(図7〜図9)を参酌して説明する。 The first embodiment of the DETAILED DESCRIPTION OF THE INVENTION The present invention will be described with reference to the drawings (FIGS. 7-9). まず、図7に示したようなトレンチセルを考える。 First, consider the trench cell such as that shown in FIG. P型半導体基板21の上面には、厚さ10nm程度のシリコン酸化膜74、厚さ200nm程度のシリコン窒化膜75、厚さ500nm程度のTEOS膜76が形成されている。 The upper surface of the P-type semiconductor substrate 21, a silicon oxide film 74 having a thickness of about 10 nm, the thickness of 200nm approximately silicon nitride film 75, a thickness of about 500 nm TEOS film 76 is formed. また、P型半導体基板21にトレンチ24が形成されている。 Further, trenches 24 are formed on the P-type semiconductor substrate 21. このトレンチ24は、所定の形状にパターニングされたTEOS膜76をマスクとしてP型半導体基板21 The trench 24, P-type semiconductor substrate 21 a TEOS film 76 which is patterned into a predetermined shape as a mask
をエッチングして形成されたものである。 The those that have been formed by etching. トレンチ24 Trench 24
の表面にはキャパシタ絶縁膜23が形成されている。 A capacitor insulating film 23 is formed on the surface of the. そして、P型半導体基板21のトレンチ24に接する所定の位置にプレート電極となるN型拡散層22が形成されている。 Then, N-type diffusion layer 22 serving as a plate electrode at a predetermined position in contact with the trenches 24 of the P-type semiconductor substrate 21 is formed. ここで、キャパシタ絶縁膜23は、窒化膜と酸化膜の二層絶縁膜を利用してもよい。 Here, the capacitor insulating film 23 may utilize a two-layer insulating film of a nitride film and an oxide film.

【0014】次に、図8に示したように、CVD法を用いて、不純物をドープしたドープト多結晶シリコン膜2 Next, as shown in FIG. 8, by CVD doped impurity-doped polycrystalline silicon film 2
5を全面に形成する。 5 is formed on the entire surface. このドープト多結晶シリコン膜2 The doped polycrystalline silicon film 2
5の成膜方法としては、CVD反応槽内にSiH 4 (シラン)と、ドーパントガスとしてのPH 3 (ホスフィン)又はAsH 3 (アルシン)を同時に流し込み、これらを熱分解させることにより行なう。 The 5 film forming method, and SiH 4 (silane) into the CVD reactor, poured PH 3 (phosphine) or AsH 3 as a dopant gas (arsine) simultaneously, they carried out by thermal decomposition.

【0015】ここで、従来の技術においては、CVD反応槽内にSiH 4 (シラン)と、例えばAsH 3 (アルシン)を一定量ずつ流し込んで熱分解させていた。 [0015] Here, in the conventional art, and SiH 4 (silane) into the CVD reactor, was pyrolyzed example AsH 3 a (arsine) pouring by a fixed amount. これに対して本願発明では、成膜温度を600〜800℃程度、成膜圧力を数十Torrとして、AsH 3 (アルシン)、H 2 、N 2を一定流量ずつ流し込む点では従来の技術と同様である。 In the present invention, on the other hand, 600 to 800 ° C. about the deposition temperature, as several tens Torr the film formation pressure, in terms of pouring the AsH 3 (arsine), H 2, N 2 by a constant flow rate as in the conventional art it is. しかし、SiH 4 (シラン)は最初の所定時間だけは少ない流量ずつ流し込み、その所定時間を経過した後、流量を増やすことにより、Asドープト多結晶シリコン膜を2段階に分けて成膜する。 However, only SiH 4 (silane) The first predetermined time is cast by a small flow rate, after the lapse of the predetermined time, by increasing the flow rate, it is deposited separately As doped polysilicon film in two steps.

【0016】上記方法についての実験データを図9に示す。 [0016] 9 The experimental data for the above method. この実験は、枚葉CVD法によりAsドープト多結晶シリコン膜を成膜したものである。 This experiment was deposited As doped polysilicon film by single-wafer CVD method. すなわち、図10 That is, FIG. 10
に示したように、第一段階として、成膜温度を700℃ As shown in, as a first step, the film-forming temperature 700 ° C.
程度、成膜圧力を50Torr程度、成膜時ウェハー回転数を3000rpm程度の環境下で、SiH 4 (シラン)を0.1(l/min)程度、AsH 3 (アルシン)を0.05(l/min)程度、H 2を4.0(l Degree, 50 Torr about the deposition pressure, the deposition time wafer rpm in an environment of about 3000 rpm, SiH 4 (silane) and 0.1 (l / min) approximately, AsH 3 a (arsine) 0.05 (l / min) about, the H 2 4.0 (l
/min)程度、N 2を35(l/min)程度としたガス条件として、シリコン基板26上に形成された膜厚50nm程度のシリコン酸化膜27の上面にドープト多結晶シリコン膜28を膜厚5nm程度に成膜した。 / Min) of about, the N 2 as gas conditions 35 (l / min) degree, a doped polycrystalline silicon film 28 on the upper surface of the silicon oxide film 27 having a thickness of about 50nm was formed on a silicon substrate 26 thickness It was formed to about 5nm. これに要した時間が15秒間程度であった。 The time required for this is was about 15 seconds. 次に、図11に示したように、第二段階として、SiH 4 (シラン)の流量を1.2(l/min)程度に増量し、その他の条件を変えずにドープト多結晶シリコン膜28を膜厚10 Next, as shown in FIG. 11, as the second step, SiH 4 flow rate of (silane) was increased to an extent 1.2 (l / min), doped without changing the other conditions polycrystalline silicon film 28 a thickness of 10
0nm程度に形成する。 To form about 0nm. 1枚のウェハーを成膜するのに要した時間は2分50秒であった。 The time required for one wafer to the film formation was 2 minutes 50 seconds. そして、図9のデータは、ドープト多結晶シリコン膜28の上面からシリコン酸化膜27方向でのAsの濃度分布をSIMS分析法により評価したものである。 The data in Figure 9 is for a density distribution of As in the silicon oxide film 27 direction from the upper surface of the doped polycrystalline silicon film 28 was evaluated by SIMS analysis. この図9によれば、ドープト多結晶シリコン膜28からシリコン酸化膜27方向でのAsの濃度低下は見られず、2×10 20 (atoms According to FIG. 9, the density reduction of As in the silicon oxide film 27 direction from the doped polycrystalline silicon film 28 is not observed, 2 × 10 20 (atoms
/cc)程度とほぼ一定である。 / Cc) degree and is almost constant. この理由として以下のことが考えられる。 It is contemplated that the following as the reason. 即ち、一般に、不純物としてAsをドープするドープト多結晶シリコン膜を酸化膜上に成膜する場合には、成膜温度が低く、かつ、成膜速度が遅いほどAsがドープされ易い性質を有している。 That is, in general, when forming a doped polycrystalline silicon film doped with As as an impurity on the oxide film, the deposition temperature is low, and, as the deposition rate is slow As has a property of easily doped ing. 逆に、成膜温度を高く、かつ、成膜速度を早くした場合、Asはドープされにくい性質がある。 Conversely, increasing the deposition temperature, and, when the fast deposition rate, As there is little aptitude to be doped. 一方で、不純物としてA On the other hand, A as impurity
sをドープするドープト多結晶シリコン膜を多結晶シリコン膜上に成膜する場合には、成膜温度、成膜速度によらずにAsを容易にドープすることが可能である。 In the case of forming a doped polycrystalline silicon film doped with s on the polycrystalline silicon film can be easily doped with As irrespective deposition temperature, the deposition rate. そこで、第一段階(最初の15秒間程度)として、ドープト多結晶シリコン膜を遅い成膜速度で形成する。 Therefore, as a first step (approximately the first 15 seconds), to form a doped polycrystalline silicon film at a slow deposition rate. 次いで、 Then,
第二段階として、成膜速度を上げて、そのドープト多結晶シリコン膜上にさらに重ねてドープト多結晶シリコン膜を成膜する。 A second step, to increase the deposition rate, further forming a doped polycrystalline silicon film superimposed on the doped polycrystalline silicon film. このように二段階に分けてドープト多結晶シリコン膜28を形成することにより、ドープト多結晶シリコン膜28からシリコン酸化膜27方向でのAs By forming a doped polycrystalline silicon film 28 is divided into two stages, As in the silicon oxide film 27 direction from the doped polycrystalline silicon film 28
の濃度低下が見られなくなるものと考えられるのである。 Is the density loss is considered to no longer observed.

【0017】ここで、図9の実験データは、上記諸条件下における実験により得られたものである。 [0017] Here, the experimental data of FIG. 9 is obtained by experiments in the various conditions. これらの諸条件は、成膜時間を短縮するという製造上の理由から成膜速度を早くせざるを得ないため、設定されたものである。 These conditions are, for forced faster deposition rate for manufacturing reasons of shortening the film forming time, those that are set. 即ち、第一段階においてSiH 4 (シラン)を0. That, SiH 4 (the silane) in the first stage 0.
1(l/min)程度とし、第二段階でSiH 4 (シラン)を1.2(l/min)程度としたガス条件は、成膜時間の観点から設定されたものである。 And 1 (l / min) degree, gas conditions SiH 4 in the second stage (silane) and 1.2 (l / min) degree are those set in terms of deposition time. つまり、これらの諸条件は、生産性の観点から許される範囲で設定すれば本願発明の効果を得ることができる。 In other words, these conditions can be obtained the effect of the present invention is set within the range allowed in terms of productivity. 従って、例えば第一段階において、SiH 4 (シラン)を0.2(l Thus, for example, in the first step, SiH 4 (the silane) 0.2 (l
/min)程度とし、第二段階でSiH 4 (シラン)を0.8(l/min)程度としたガス条件によって得られる成膜速度でも生産性が確保できるなら、その条件でも本願発明の効果を得ることは可能である。 / Min) and the extent, if SiH 4 in a second step the (silane) 0.8 (l / min) degree and the productivity of the film forming speed obtained by the gas conditions can be ensured, the effect of even the present invention in its condition it is possible to obtain.

【0018】このように、従来の技術によると、ドープト多結晶シリコン膜の表面からシリコン酸化膜方向に5 [0018] Thus, according to the conventional art, a silicon oxide film direction from the surface of the doped polycrystalline silicon film 5
0nm程度でAsの濃度が低下していたのに対し(図3 While the concentration of As was decreased by about 0 nm (Fig. 3
参照)、本願発明によればAsの濃度低下は起きていない。 See), density reduction of As, according to the present invention is not happening.

【0019】以上のように、本願発明の第一の実施の形態によれば、枚葉方式のCVD法においても、成膜の初期段階において形成されるキャパシタ絶縁膜23近傍のドープト多結晶シリコン膜25中の不純物濃度の低下は起きない。 [0019] As described above, according to the first embodiment of the present invention, even in the CVD method of a single wafer system, the capacitor insulating film 23 near the doped polycrystalline silicon film formed at the initial stage of the film formation reduction of the concentration of impurities in the 25 does not occur. そのため、ストレージ電極であるドープト多結晶シリコン膜25に正の電圧が印加されても、キャパシタ絶縁膜23近傍のドープト多結晶シリコン膜25中にキャリア空乏層が広がることはない。 Therefore, even when a positive voltage is applied to the doped polycrystalline silicon film 25 is the storage electrode, it will not spread carrier depletion layer in the capacitor insulating film 23 near the doped polycrystalline silicon film 25. 従って、キャパシタ容量が低下するということもない。 Therefore, there is no fact that the capacitance is reduced. また、キャパシタ絶縁膜23近傍の不純物濃度の低下はないため、ドープト多結晶シリコン膜25の抵抗が上昇することもなく、ストレージ電極の配線抵抗の増加を招くこともない。 Moreover, since there is no decrease in the impurity concentration in the vicinity of the capacitor insulating film 23, it without the resistance of the doped polycrystalline silicon film 25 is raised, nor cause an increase of the wiring resistance of the storage electrode.

【0020】なお、上記第一の実施の形態において、A [0020] Incidentally, in the above-mentioned first embodiment, A
sH 3 (アルシン)の代わりにPH 3 (ホスフィン)を使用した場合でも上記と同様の効果を得ることができる。 sH instead of 3 (arsine) even using PH 3 a (phosphine) can be obtained the same effect as described above.
次に、本願発明の第二の実施の形態について図面(図7、図8、図12)を参酌して説明する。 Next, the drawings for the second embodiment of the present invention (FIGS. 7, 8, 12) will be described with reference to the.

【0021】まず、本願発明の第一の実施の形態と同様にして、図7に示したようなトレンチセルを形成する。 [0021] First, as in the first embodiment of the present invention, to form a trench cell as shown in FIG.
そして、図8に示したように、CVD法を2段階に分けてドープト多結晶シリコン膜を形成する。 Then, as shown in FIG. 8, a doped polycrystalline silicon film is divided CVD method in two steps.

【0022】次に、図12に示したように、ドープト多結晶シリコン膜29を形成した後に(図8参照)、As Next, as shown in FIG. 12, (see FIG. 8) after forming a doped polycrystalline silicon film 29, As
3 (アルシン)をCVD反応槽に流し込むのを中止して、他のガスは同じ条件のままで数秒流し込む。 H 3 and discontinue the pouring (arsine) to the CVD reactor, the other gas flow into several seconds while the same conditions. このようにすると、Asがドープされたドープト多結晶シリコン膜29上に連続して、不純物がドープされていない多結晶シリコン膜30を形成することができる。 In this way, it is possible As is continuous over the doped doped polycrystalline silicon film 29, a polycrystalline silicon film 30 to which an impurity is not doped. この不純物がドープされていない多結晶シリコン膜30は、As Polycrystalline silicon film 30 which the impurity is not doped, As
がドープト多結晶シリコン膜29から飛散するのを防止するCap膜として用いられる。 There is used as the Cap film to prevent the scattering of doped polycrystalline silicon film 29.

【0023】このCap膜を成膜した場合についての実験データを表1に示す。 [0023] shows the experimental data for the case of forming the Cap film in Table 1. この実験データは、不純物としてAsを1×10 20 atoms/cm 3だけドープしたドープト多結晶シリコン膜からのAsの脱ガス量と、A The experimental data, the degassing amount of As from doped polycrystalline silicon film doped with As only 1 × 10 20 atoms / cm 3 as an impurity, A
sがドープされたドープト多結晶シリコン膜上に連続してAsがドープされていない多結晶シリコン膜をCap Polycrystalline silicon film Cap that s is continuous on doped doped polycrystalline silicon film As not doped
膜として5〜6秒程度、膜厚10nm程度に形成した場合のAsの脱ガス量とを比較したものである。 5-6 seconds to as film, it is a comparison of the degassing amount of As in the case of forming a film thickness of about 10 nm. この脱ガス量は、24枚のウェハー上にドープト多結晶シリコン膜を成膜後、34時間密閉したウェハーケース内に放置した後に測定したものである。 The degassing weight is measured after leaving the doped polycrystalline silicon film on 24 sheets of wafers after film formation, within a wafer case was sealed for 34 hours. このデータによれば、C According to this data, C
ap膜を形成しておけば、Asが空気中に飛散することを防げ、人体への悪影響を防ぐことができることが分かる。 By forming the ap film, As is prevented from being scattered in the air, it is understood that it is possible to prevent adverse effects on the human body.

【0024】 [0024]

【表1】 [Table 1]

【0025】以上のように、本願発明の第二の実施の形態によれば、枚葉方式のCVD法においても、成膜の初期段階において形成されるキャパシタ絶縁膜23近傍のドープト多結晶シリコン膜29中の不純物濃度の低下は起きない。 [0025] As described above, according to the second embodiment of the present invention, even in the CVD method of a single wafer system, the capacitor insulating film 23 near the doped polycrystalline silicon film formed at the initial stage of the film formation reduction of the concentration of impurities in the 29 does not occur. そのため、ストレージ電極であるドープト多結晶シリコン膜29に電圧が印加されても、キャパシタ絶縁膜23近傍のドープト多結晶シリコン膜29中にキャリア空乏層が広がることはない。 Therefore, even when a voltage is applied to the doped polycrystalline silicon film 29 is the storage electrode, it will not spread carrier depletion layer in the capacitor insulating film 23 near the doped polycrystalline silicon film 29. 従って、キャパシタ容量が低下するということもない。 Therefore, there is no fact that the capacitance is reduced. また、キャパシタ絶縁膜23近傍の不純物濃度の低下はないため、ドープト多結晶シリコン膜29の抵抗が上昇することもなく、ストレージ電極の配線抵抗の増加を招くこともない。 Moreover, since there is no decrease in the impurity concentration in the vicinity of the capacitor insulating film 23, it without the resistance of the doped polycrystalline silicon film 29 is raised, nor cause an increase of the wiring resistance of the storage electrode.

【0026】さらに、不純物がドープされたドープト多結晶シリコン膜29の上面に、Cap膜として不純物をドープしない多結晶シリコン膜30を連続して形成することにより、不純物が空気中へ飛散することを防止できる。 Furthermore, the upper surface of the doped polycrystalline silicon film 29 doped with impurities, by continuously forming the polycrystalline silicon film 30 is not doped with impurities as Cap film, an impurity is scattered into the air It can be prevented. これにより人体への悪影響を防ぐことが出来るようになる。 This makes it possible to prevent the adverse effects on the human body.

【0027】なお、上記第二の実施の形態において、A [0027] Note that, in the above-described second embodiment, A
sH 3 (アルシン)の代わりにPH 3 (ホスフィン)を使用した場合でも上記と同様の効果を得ることができる。 sH instead of 3 (arsine) even using PH 3 a (phosphine) can be obtained the same effect as described above.
次に、本願発明の第三の実施の形態として、本願発明のDRAMへの応用について図面(図13〜図21)を参酌して説明する。 Next, a third embodiment of the present invention, for application to the DRAM of the present invention will be described with reference to the drawings (FIGS. 13 to 21).

【0028】まず、図13に示したように、熱酸化法を用いてP型半導体基板51の上面に厚さ8nm程度の酸化膜52を形成し、その上にCVD法を用いて厚さ22 First, as shown in FIG. 13, by thermal oxidation to form an oxide film 52 having a thickness of about 8nm on the upper surface of the P-type semiconductor substrate 51, the thickness using a CVD method on it of 22
0nm程度の窒化膜53を形成する。 Forming a nitride film 53 of about 0 nm. さらに、窒化膜5 Furthermore, the nitride film 5
3の上面にCVD法を用いて厚さ700nm程度のTE 3 the upper surface by the CVD method with a thickness of about 700 nm TE
OS膜54を形成し、その上面に回転塗布法を用いて図示せぬレジストを形成する。 Forming an OS layer 54, a resist (not shown) by using a spin coating method on the upper surface. そして、写真蝕刻法を用いてレジストを所定の形状にパターニングする。 Then, the resist is patterned into a predetermined shape by photoetching method. このレジストをマスクとして、異方性エッチング法、例えばRI The resist as a mask, anisotropic etching method, for example, RI
E法によりTEOS膜54、窒化膜53及び酸化膜52 TEOS film 54 by Method E, nitride film 53 and oxide film 52
を除去し、P型半導体基板51の上面の一部を露出させる。 Removed to expose a portion of the upper surface of the P-type semiconductor substrate 51. ついで、図示せぬレジストをアッシングにより除去する。 Then removed by ashing unillustrated resist. そして、TEOS膜54をマスクとして、異方性エッチング法、例えばRIE法を用いてP型半導体基板51を除去してトレンチ55を形成する。 Then, a TEOS film 54 as a mask, anisotropic etching method, for example by removing the P-type semiconductor substrate 51 to form a trench 55 by RIE.

【0029】次に、図14に示したように、不純物を含んだ膜、例えばAsSG膜56をCVD法を用いて全面に形成した後、回転塗布法を用いてトレンチ55が完全に充填されるように全面にレジスト57を形成する。 Next, as shown in FIG. 14, after forming on the entire surface layer containing impurities, for example, the AsSG film 56 by a CVD method, a trench 55 is completely filled with the spin coating method It is formed on the entire surface of the resist 57 as. そして、レジスト57を露光現像することによりAsSG Then, AsSG by exposing and developing the resist 57
膜56の一部を露出させる。 Exposing a portion of the membrane 56. さらに、例えばフッ酸系のウェットエッチング法を用いて露出したAsSG膜56 Furthermore, AsSG film 56, for example the exposed by wet etching in hydrofluoric acid
を除去する。 It is removed. ここで、不純物を含んだ膜は、AsSG膜56でなくても、不純物が含まれており、かつ、P型半導体基板51とエッチング選択比がとれる膜ならばなんでもよい。 Here, a film containing impurities, without an AsSG film 56, contains impurities, and, anything good if P-type semiconductor substrate 51 and the etching selectivity can take film.

【0030】次に、図15に示したように、トレンチ5 [0030] Next, as shown in FIG. 15, the trench 5
5内のレジスト57をアッシングにより除去し、CVD The resist 57 in 5 is removed by ashing, CVD
法を用いて、全面に例えばTEOS膜58を形成する。 Law is used to form a TEOS film 58 for example, on the entire surface.
次に、図16に示したように、熱拡散法によりAsSG Next, as shown in FIG. 16, by a thermal diffusion method AsSG
膜56に含まれるAsをトレンチ55の側面に拡散させる。 Is diffused As contained in the film 56 on the side surface of the trench 55. これにより、プレート電極となるN型拡散層59が形成される。 Thus, N-type diffusion layer 59 serving as a plate electrode is formed. ここで、TEOS膜58は、Asを拡散させる際に、外方拡散により、トレンチ55の側面のうちAsSG膜56が形成されていない部分からP型半導体基板51にAsが入り込むのを防止するためのものである。 Here, TEOS film 58, when diffusing As, by outdiffusion, to prevent the As from entering from the portion AsSG film 56 is not formed of the side surfaces of the trench 55 in a P-type semiconductor substrate 51 belongs to. さらに、例えばウェットエッチング法によりAsS Furthermore, for example, AsS by wet etching
G膜56及びTEOS膜58を除去する。 Removing the G film 56 and TEOS film 58.

【0031】次に、図17に示したように、CVD法を用いて、例えばNO膜からなる誘電体膜60を厚さ8n Next, as shown in FIG. 17, by using the CVD method, for example, a dielectric film 60 thickness consisting of NO film 8n
m程度に形成する。 To form about m. 次に、CVD法を用いて導電膜、例えばドープト多結晶シリコン膜61をトレンチ55が完全に充填されるように形成することになる。 Next, it will form a conductive film by CVD, for example, a doped polycrystalline silicon film 61 so that the trench 55 is completely filled. そのためには、半導体基板全体をCVD反応槽内に入れ、成膜温度を600〜800℃程度、成膜圧力を数十Torrとして、アルシンガス(AsH 3 )、水素ガス(H 2 )、窒素ガス(N 2 )を一定流量ずつ流し込む一方で、シランガス(SiH 4 )を最初の所定時間だけは少ない流量ずつ流し込み、その所定時間を経過した後、流量を増やして2段階で成膜を行なう。 To do this, place the entire semiconductor substrate to the CVD reactor, 600 to 800 ° C. about the deposition temperature, as several tens Torr the film formation pressure, arsine gas (AsH 3), hydrogen gas (H 2), nitrogen gas ( while pouring N 2) by a constant flow rate, silane gas (SiH 4) only the first predetermined time casting by low flow rate, after the lapse of the predetermined time, to increase the flow rate to form a film in two stages. ここで、ドープト多結晶シリコン膜61は、ストレージ電極の一部となるものである。 Here, doped polycrystalline silicon film 61 is to be the part of the storage electrode.
このドープト多結晶シリコン膜61は、上述の成膜方法を採用することにより、誘電体膜60近傍においても、 The doped polycrystalline silicon film 61, by employing the above film forming method, even in the dielectric film 60 near,
その不純物濃度が低下することはない。 Never impurity concentration is lowered. そのため、ストレージ電極の一部となるドープト多結晶シリコン膜61 Therefore, doped polycrystalline silicon film 61 serving as a part of the storage electrode
の抵抗が高くなることもなく、配線抵抗の増加を招くこともない。 Without that the resistance increases, nor cause an increase in wiring resistance. また、ストレージ電極となるドープト多結晶シリコン膜61に正の電圧が印加されても、誘電体膜6 Further, even when a positive voltage is applied to the doped polycrystalline silicon film 61 serving as a storage electrode, a dielectric film 6
0近傍にキャリア空乏層が広がることもない。 0 that there is no also spread the carrier depletion layer in the vicinity. そのため、キャパシタ容量が低下することはなく、DRAMの書き込み読み出し特性が劣化することも防げる。 Therefore, never capacitor capacity decreases, also prevent the writing reading characteristics of the DRAM are degraded.

【0032】次に、図18に示したように、CMP法等の平坦化プロセスとウェットエッチング法とを併用することにより、窒化膜53の上面を平坦化する。 Next, as shown in FIG. 18, the combined use of the planarization process and a wet etching method such as a CMP method to planarize the upper surface of the nitride film 53. そして、 And,
窒化膜53をマスクとして異方性エッチング法、例えばRIE法を用いてドープト多結晶シリコン膜61を所定の高さまでエッチングする。 Anisotropically etching the nitride film 53 as a mask, to etch the doped polycrystalline silicon film 61 to a predetermined height by RIE. その後、ウェットエッチング法を用いて、ドープト多結晶シリコン膜61に接していない部分のトレンチ55の側面に残った誘電体膜60 Then, by using the wet etching method, the dielectric layer 60 remaining on the side surface of the trench 55 of the portion not in contact with the doped polycrystalline silicon film 61
を除去する。 It is removed. さらに、CVD法を用いて、例えばTEO Further, by using the CVD method, for example, TEO
S膜62からなる絶縁膜を全面に形成する。 Forming an insulating film consisting of S film 62 on the entire surface. このTEO This TEO
S膜62は、寄生トランジスタの発生を防ぐためのものであるため、膜厚を十分にとる必要がある。 S membrane 62, because it is intended to prevent the occurrence of the parasitic transistor, it is necessary to take the film thickness sufficiently.

【0033】次に、図19に示したように、異方性エッチング法、例えばRIE法を用いてTEOS膜62をトレンチ55の側面にのみ残す。 Next, as shown in FIG. 19, an anisotropic etching method, for example, leaving the TEOS film 62 by RIE only on the side surfaces of the trench 55. 次に、図20に示したように、CVD法を用いて導電膜、例えばドープト多結晶シリコン膜63をトレンチ55が完全に充填されるように形成することになる。 Next, as shown in FIG. 20, a conductive film, for example a doped polycrystalline silicon film 63 trench 55 will be formed so as to be completely filled by a CVD method. そのためには、半導体基板全体をCVD反応槽内に入れ、成膜温度を600〜800℃ For this purpose, the entire semiconductor substrate placed in a CVD reactor, the deposition temperature 600 to 800 ° C.
程度、成膜圧力を数十Torrとして、アルシンガス(AsH 3 )、水素ガス(H 2 )、窒素ガス(N 2 )を一定流量ずつ流し込む一方で、シランガス(SiH 4 )を最初の所定時間だけは少ない流量ずつ流し込み、その所定時間を経過した後、流量を増やして2段階で成膜を行なう。 Extent, as a few tens of Torr of deposition pressure, arsine gas (AsH 3), hydrogen gas (H 2), nitrogen gas (N 2) while pouring by a certain flow rate, silane gas (SiH 4) only the first predetermined time pouring by low flow rate, after the lapse of the predetermined time, a film is formed in two steps by increasing the flow rate. ここで、ドープト多結晶シリコン膜63は、ドープト多結晶シリコン膜61をつなぐ引き出し配線をなすこととなる。 Here, doped polycrystalline silicon film 63 and thus forming the lead wiring that connects the doped polycrystalline silicon film 61. このドープト多結晶シリコン膜63は、上述の成膜方法を採用することにより、ドープト多結晶シリコン膜61やTEOS膜62の近傍においても、その不純物濃度が低下することはない。 The doped polycrystalline silicon film 63 by employing the above film forming method, doped also in the vicinity of the polycrystalline silicon film 61 and TEOS film 62, it is not that the impurity concentration is lowered. そのため、ドープト多結晶シリコン膜63の抵抗が高くなることもなく、配線抵抗の増加を招くこともない。 Therefore, without the resistance of the doped polycrystalline silicon film 63 is increased, nor cause an increase in wiring resistance.

【0034】次に、図21に示したように、CMP法等の平坦化プロセスにより、窒化膜53の上面を平坦化する。 Next, as shown in FIG. 21, the planarization process such as a CMP method to planarize the upper surface of the nitride film 53. そして、ダウンフローエッチング法により、ドープト多結晶シリコン膜63をトレンチ55内の所定の高さまで除去する。 By downflow etching, removing the doped polysilicon film 63 to a predetermined height within the trench 55. さらに、ウェットエッチング法により、 Furthermore, by wet etching,
TEOS膜62をトレンチ55内の所定の高さまで除去する。 Removing the TEOS film 62 to a predetermined height within the trench 55.

【0035】次に、図22に示したように、図示せぬドープト多結晶シリコン膜をトレンチ55内に形成し、P Next, as shown in FIG. 22, to form a doped polycrystalline silicon film (not shown) into the trenches 55 within, P
型半導体基板51の上面を所定の形状にエッチングする。 Etching the upper surface of the type semiconductor substrate 51 in a predetermined shape. そして、P型半導体基板51の所定の部分に、素子分離用のTEOS膜64を形成する。 Then, a predetermined portion of the P-type semiconductor substrate 51, to form a TEOS film 64 for element isolation. そして、窒化膜5 Then, nitride film 5
3及び酸化膜52を剥離する。 3 and stripping the oxide film 52. その後、熱酸化法を用いて、厚さ8nm程度の酸化膜77を形成する。 Thereafter, by thermal oxidation to form an oxide film 77 having a thickness of about 8 nm. さらに、 further,
厚さ100nm程度のポリシリコン膜65、厚さ55n Thickness 100nm approximately polysilicon film 65, a thickness of 55n
m程度のタングステンシリサイド膜66、厚さ150n m order of the tungsten silicide film 66, the thickness 150n
m程度の窒化シリコン膜67をそれぞれ所定の形状に形成する。 m about the silicon nitride film 67 respectively formed in a predetermined shape. そして、P型半導体基板51の上面のうち、ポリシリコン膜65が形成されていない部分に不純物を注入して活性化することにより拡散層68を形成する。 Of the upper surface of the P-type semiconductor substrate 51, to form the diffusion layer 68 by activating impurities are implanted into portions polysilicon film 65 is not formed. 次に、CVD法を用いて全面にシリコン窒化膜73を厚さ30nm程度に形成する。 Then, the entire surface to form a silicon nitride film 73 to a thickness of 30nm approximately by CVD. その後、異方性エッチング法、例えばRIE法を用いて、そのシリコン窒化膜73 Thereafter, anisotropic etching method, for example by RIE, the silicon nitride film 73
をポリシリコン膜65、タングステンシリサイド膜6 Polysilicon film 65, the tungsten silicide film 6
6、窒化シリコン膜67の側面にだけ残す。 6, leaving the side surface of the silicon nitride film 67 only. これにより、トランジスタゲート電極が形成される。 Accordingly, the transistor gate electrode is formed.

【0036】次に、図23に示したように、窒化シリコン膜67の上面から厚さ100nm程度のBPSG膜6 Next, as shown in FIG. 23, a thickness of about 100nm from the upper surface of the silicon nitride film 67 of BPSG film 6
9及びBPSG膜69の上面から厚さ300nm程度のTEOS膜70を形成し、所定の形状にエッチングする。 9 and forming a TEOS film 70 with a thickness of about 300nm from the upper surface of the BPSG film 69 is etched into a predetermined shape. さらに、コンタクトとなるポリシリコン膜71及び配線となるタングステン膜72を所定の形状に形成する。 Furthermore, a tungsten film 72 made of a polysilicon film 71 and the interconnection serving as contact in a predetermined shape. このようにして、P型半導体基板51の上部に情報転送用トランジスタを形成することにより、半導体装置DRAMの基本素子部が形成される。 In this way, by forming the upper to the information transfer transistors of P-type semiconductor substrate 51, the basic element of the semiconductor device DRAM is formed.

【0037】以上のように、本願発明の第三の実施の形態によれば、DRAMを製造する場合において、ストレージ電極となるドープト多結晶シリコン膜61及び引き出し配線となるドープト多結晶シリコン膜63を枚葉方式のCVD法を用いて成膜しても、誘電体膜60近傍のドープト多結晶シリコン膜61及びドープト多結晶シリコン膜61近傍のドープト多結晶シリコン膜63中の不純物濃度の低下は起きない。 [0037] As described above, according to the third embodiment of the present invention, in the case of manufacturing a DRAM, a doped polycrystalline silicon film 63 serving as a doped polycrystalline silicon film 61 and the lead wire comprising a storage electrode It is formed by a CVD method of a single wafer system, reduction in the impurity concentration of the doped polycrystalline silicon film 63 doped polycrystalline silicon film 61 and the doped polycrystalline silicon film 61 near the dielectric film 60 near place Absent. そのため、ストレージ電極の配線抵抗が大きくなることもない。 Therefore, nor the wiring resistance of the storage electrode increases. また、ストレージ電極であるドープト多結晶シリコン膜61、63に電圧が印加されても、誘電体膜60近傍のドープト多結晶シリコン膜61中にキャリア空乏層が広がることはない。 Further, even if a voltage is applied to the doped polycrystalline silicon film 61 and 63 is a storage electrode, it will not spread carrier depletion layer in the dielectric film 60 near the doped polycrystalline silicon film 61.
従って、キャパシタ容量が低下することもなく、DRA Therefore, without the capacitor capacity is reduced, DRA
Mの書き込み読み出し特性が劣化することを防げる。 Writing and reading characteristics of M can be prevented from being deteriorated. なお、上記第三の実施の形態において、AsH 3 (アルシン)の代わりにPH 3 (ホスフィン)を使用した場合でも上記と同様の効果を得ることができる。 Incidentally, it is possible to obtain in the above third embodiment, the same effect as described above even when using PH 3 a (phosphine) in place of AsH 3 (arsine), or some.

【0038】 [0038]

【発明の効果】以上詳述したように、本願発明によれば、ストレージ電極であるドープト多結晶シリコン膜の不純物濃度がキャパシタ絶縁膜付近で低下するという問題は生じなくなる。 As described above in detail, according to the present invention, the impurity concentration of the doped polycrystalline silicon film is the storage electrode is not generated is lowered in the vicinity of the capacitor insulating film. そのため、キャパシタ容量の低下やストレージ電極の配線抵抗の増加をいった問題も起きない。 Therefore, it does not occur a problem that went an increase in wiring resistance and a decrease in the storage electrode of the capacitor capacitance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】従来のCVD法を用いたドープト多結晶シリコン電極膜の形成方法に関する工程断面図。 [1] cross-sectional views a method of forming a doped polycrystalline silicon electrode film using a conventional CVD method.

【図2】従来のCVD法を用いたドープト多結晶シリコン電極膜の形成方法に関する工程断面図。 [Figure 2] cross-sectional views a method of forming a doped polycrystalline silicon electrode film using a conventional CVD method.

【図3】従来のCVD法を用いてドープト多結晶シリコン電極膜を形成した場合の不純物濃度の分布を示した工程断面図。 [3] cross-sectional views showing a distribution of impurity concentration in the case of forming a doped polycrystalline silicon electrode film using a conventional CVD method.

【図4】従来のCVD法を用いてドープト多結晶シリコン電極膜を形成した場合の不純物の濃度分布を示すデータ図。 Data showing the concentration distribution of the impurity in the case of FIG. 4 was formed doped polycrystalline silicon electrode film using a conventional CVD method.

【図5】従来のCVD法を用いてドープト多結晶シリコン電極膜を形成した場合のキャリア空乏層の発生を示した工程断面図。 [5] a process sectional view illustrating the generation of a conventional CVD method a carrier depletion layer in the case of forming a doped polycrystalline silicon electrode film using.

【図6】図4のデータを得るために行なった実験の工程断面図。 [6] cross-sectional views of an experiment conducted to obtain the data in Figure 4.

【図7】本願発明の第一の実施の形態に係るCVD法を用いたドープト多結晶シリコン電極膜の形成方法に関する工程断面図。 [7] a process sectional view a method for forming a first doped using a CVD method according to the embodiment polysilicon electrode film of the present invention.

【図8】本願発明の第一の実施の形態に係るCVD法を用いたドープト多結晶シリコン電極膜の形成方法に関する工程断面図。 [8] a process sectional view a method for forming a first doped using a CVD method according to the embodiment polysilicon electrode film of the present invention.

【図9】本願発明の第一の実施の形態に係るCVD法を用いてドープト多結晶シリコン電極膜を形成した場合の不純物の濃度分布を示すデータ図。 [9] Data showing the concentration distribution of the impurity in the case of forming a doped polycrystalline silicon electrode film by CVD according to the first embodiment of the present invention.

【図10】図9のデータを得るために行なった実験の工程断面図。 [10] a process sectional view of an experiment conducted to obtain the data in Figure 9.

【図11】図9のデータを得るために行なった実験の工程断面図。 [11] a process sectional view of an experiment conducted to obtain the data in Figure 9.

【図12】本願発明の第二の実施の形態に係るCVD法を示す工程断面図。 [12] process sectional view showing a CVD method according to the second embodiment of the present invention.

【図13】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [13] a process sectional view of application of the DRAM manufacturing process of the CVD method according to the present invention.

【図14】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [14] a process sectional view of application of the DRAM manufacturing process of the CVD method according to the present invention.

【図15】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [15] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図16】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [16] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図17】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [17] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図18】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [18] a process sectional view of application of the DRAM manufacturing process of the CVD method according to the present invention.

【図19】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [19] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図20】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [20] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図21】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [21] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図22】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [22] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【図23】本願発明に係るCVD法をDRAM製造工程に応用した場合の工程断面図。 [23] a process sectional view when the CVD method according to the present invention is applied to a DRAM manufacturing process.

【符号の説明】 DESCRIPTION OF SYMBOLS

1・・・・P型半導体基板 2・・・・N型拡散層 3・・・・キャパシタ絶縁膜 4・・・・トレンチ 5・・・・ドープト多結晶シリコン膜 6・・・・不純物濃度の低い部分 7・・・・不純物濃度の高い部分 8・・・・キャリア空乏層 9・・・・シリコン基板 10・・・・シリコン酸化膜 11・・・・ドープト多結晶シリコン膜 12・・・・シリコン酸化膜 13・・・・シリコン窒化膜 14・・・・TEOS膜 21・・・・P型半導体基板 22・・・・N型拡散層 23・・・・キャパシタ絶縁膜 24・・・・トレンチ 25・・・・ドープト多結晶シリコン膜 26・・・・シリコン基板 27・・・・シリコン酸化膜 28・・・・ドープト多結晶シリコン膜 29・・・・ドープト多結晶シリコン膜 30・・・・多結晶シリコン膜 51 1 .... P-type semiconductor substrate 2 .... N-type diffusion layer 3 .... capacitor insulating film 4 .... trench 5 ... doped polycrystalline silicon film 6 .... impurity concentration lower portion 7 ... high impurity concentration portion 8 .... carrier depletion layer 9 ... silicon substrate 10 ... silicon oxide film 11 .... doped polycrystalline silicon film 12 ... silicon oxide film 13 ... silicon nitride film 14 ... TEOS film 21 .... P-type semiconductor substrate 22 .... N-type diffusion layer 23 .... capacitor insulating film 24 ... trench 25 .... doped polycrystalline silicon film 26 ... silicon substrate 27 ... silicon oxide film 28 .... doped polycrystalline silicon film 29 ... doped polycrystalline silicon film 30 ... polycrystalline silicon film 51 ・・・P型半導体基板 52・・・・酸化膜 53・・・・窒化膜 54・・・・TEOS膜 55・・・・トレンチ 56・・・・AsSG膜 57・・・・レジスト 58・・・・TEOS膜 59・・・・N型拡散層 60・・・・誘電体膜 61・・・・ドープト多結晶シリコン膜 62・・・・TEOS膜 63・・・・ドープト多結晶シリコン膜 64・・・・TEOS膜 65・・・・ポリシリコン膜 66・・・・タングステンシリサイド膜 67・・・・窒化シリコン膜 68・・・・拡散層 69・・・・BPSG膜 70・・・・TEOS膜 71・・・・ポリシリコン膜 72・・・・タングステン膜 73・・・・シリコン窒化膜 74・・・・シリコン酸化膜 75・・・・シリコン窒化膜 76・・・・TEOS膜 · · · P-type semiconductor substrate 52 .... oxide film 53 .... nitride film 54 ... TEOS film 55 ... trench 56 ... AsSG film 57 ... resist 58 .. · · TEOS film 59 .... N-type diffusion layer 60 .... dielectric film 61 .... doped polycrystalline silicon film 62 ... TEOS film 63 .... doped polycrystalline silicon film 64, · · · TEOS film 65 ... polysilicon film 66 ... tungsten silicide film 67 ... silicon nitride film 68 ... diffusion layer 69 ... BPSG film 70 ... TEOS film 71 ... polysilicon film 72 ... tungsten film 73 ... silicon nitride film 74 ... silicon oxide film 75 ... silicon nitride film 76 ... TEOS film

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 一導電型半導体基板に所定の深さを有するトレンチを形成する工程と、 前記トレンチの側面の所定の位置から前記一導電型半導体基板に不純物を拡散させる工程と、 少なくとも前記トレンチの表面に絶縁膜を被着させる工程と、 CVD反応槽内に所定量の成膜材料ガスと所定量のドーパントガスとを流し込み、所定の時間が経過したら前記成膜材料ガスを増量することにより、前記一導電型半導体基板の全面に導電膜を形成する工程とを具備するトレンチキャパシタの製造方法。 And 1. A process for forming a trench having a predetermined depth in the one conductivity type semiconductor substrate, a step of diffusing the impurities from a predetermined position of the side surface of the trench to the one conductivity type semiconductor substrate, at least the trench a step of depositing an insulating film on the surface of the poured and dopant gas of a predetermined amount of the film forming material gas and a predetermined amount of CVD reaction vessel, by extending the deposition material gas When a predetermined time has elapsed the method of the trench capacitor and a step of forming a conductive film on the entire surface of the one conductivity type semiconductor substrate.
  2. 【請求項2】 一導電型半導体基板に所定の深さを有するトレンチを形成する工程と、 前記トレンチの側面の所定の位置から前記一導電型半導体基板に不純物を拡散させる工程と、 少なくとも前記トレンチの表面に第一の絶縁膜を被着させる工程と、 CVD反応槽内に所定量の成膜材料ガスと所定量のドーパントガスとを流し込み、所定の時間が経過したら前記成膜材料ガスを増量することにより、前記一導電型半導体基板の全面に導電膜を形成する工程と、 前記ドーパントガスのみCVD反応槽内に流し込むのを止めて、前記導電膜の上面に第二の絶縁膜を形成する工程とを具備するトレンチキャパシタの製造方法。 2. A process of forming a trench having a predetermined depth in the one conductivity type semiconductor substrate, a step of diffusing the impurities from a predetermined position of the side surface of the trench to the one conductivity type semiconductor substrate, at least the trench bulking a step of depositing a first insulating film on the surface, the CVD reactor pouring and dopant gas of a predetermined amount of the film forming material gas and a predetermined amount, the film-forming material gas When a predetermined time has passed the it allows the stop and forming a conductive film on the entire surface of the one conductivity type semiconductor substrate, that the pour only CVD reactor wherein the dopant gas to form a second insulating film on an upper surface of the conductive film method of manufacturing a trench capacitor comprising the steps.
  3. 【請求項3】 一導電型半導体基板に所定の深さを有するトレンチを形成する工程と、 前記トレンチの側面の所定の位置から前記一導電型半導体基板に不純物を拡散させる工程と、 少なくとも前記トレンチの側面に第一の絶縁膜を被着させる工程と、 CVD反応槽内に、第一の所定時間だけ成膜材料ガスとドーパントガスとを流し込み、前記第一の所定時間を経過した後は前記成膜材料ガスを増量することにより、前記一導電型半導体基板の全面に第一の導電膜を形成する工程と、 前記第一の絶縁膜及び前記第一の導電膜をトレンチ内の所定の深さまで除去する工程と、 少なくとも前記トレンチの側面のうち前記第一の絶縁膜が形成されていない部分に第二の絶縁膜を被着させる工程と、 CVD反応槽内に、第二の所定時間だけ成膜材料ガ Forming a wherein a trench having a predetermined depth in the one conductivity type semiconductor substrate, a step of diffusing the impurities from a predetermined position of the side surface of the trench to the one conductivity type semiconductor substrate, at least the trench a step of the first insulating film is deposited on the side surface of the CVD reaction chamber, by a first predetermined time pouring a film forming material gas and the dopant gas, after the expiration of the first predetermined time the by increasing the film-forming material gas, and forming a first conductive film on the entire surface of the one conductivity type semiconductor substrate, the first insulating film and the first conductive film predetermined depth in the trench removing at sama, a step of depositing a second insulating film in the portion which is not the first insulating film of the side surfaces of at least the trench is formed, the CVD reaction chamber, only the second predetermined time the film-forming material gas スとドーパントガスとを流し込み、前記第二の所定時間を経過した後は前記成膜材料ガスを増量することにより、前記一導電型半導体基板の全面に第二の導電膜を形成する工程と、 前記第二の絶縁膜及び前記第二の導電膜を、前記トレンチ内の所定の深さまで除去する工程と、 所定の拡散層と前記第二の導電膜とを電気的に接続させる工程と、 前記一導電型半導体基板上に情報転送用トランジスタを形成する工程とを具備する半導体装置の製造方法。 Pouring a scan and a dopant gas, after the lapse of the second predetermined time by extending the deposition material gas, and forming a second conductive film on the entire surface of the one conductivity type semiconductor substrate, said second insulating film and the second conductive film, and removing to a predetermined depth in said trenches, a step of electrically connecting the a predetermined diffusion layer the second conductive film, wherein the method of manufacturing a semiconductor device including the step of forming the information transfer transistor of one conductivity type semiconductor substrate.
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