JPH11297095A - Semiconductor memory - Google Patents

Semiconductor memory

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JPH11297095A
JPH11297095A JP10078398A JP10078398A JPH11297095A JP H11297095 A JPH11297095 A JP H11297095A JP 10078398 A JP10078398 A JP 10078398A JP 10078398 A JP10078398 A JP 10078398A JP H11297095 A JPH11297095 A JP H11297095A
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JP
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memory
output
input
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Application number
JP10078398A
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Japanese (ja)
Inventor
Satoru Nakanishi
Mariko Otsuka
Toshio Sasaki
Takayuki Shigetomi
Yuji Tanaka
Kazumasa Yanagisawa
悟 中西
敏夫 佐々木
真理子 大塚
一正 柳沢
裕二 田中
隆行 重富
Original Assignee
Hitachi Ltd
Hitachi Ulsi Systems Co Ltd
株式会社日立製作所
株式会社日立超エル・エス・アイ・システムズ
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory having an input/output circuit facilitating the design and verification.
SOLUTION: The semiconductor memory is such that an input/output circuit is composed of a plurality of divided input/output circuits for inputting or outputting in the byte unit, ID generator circuits provided corresponding to the divided input/output circuits use arithmetic circuits for addition of +1 or subtraction of -1, the arithmetic circuits provided for the divided input/output circuits are connected in cascade, an ID set signal formed fixedly or programmably is fed to the top stage arithmetic circuit, an input or output signal of each arithmetic circuit is regarded as an ID signal allotted to itself, the comparator circuit judges whether this signal agrees with an ID signal inputted at specified operation mode, and the input circuit or output circuit is activated by this agreed signal according to the write or read operation mode.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、半導体記憶装置に関し、主として複数バイトの単位でのメモリアアクセスが行われるRAM(ランダム・アクセス・メモリ)における入出力回路に利用して有効な技術に関するものである。 TECHNICAL FIELD The present invention relates to a semiconductor memory device, a technique effectively used in input and output circuits in the RAM (Random Access Memory) which mainly is Memoria access in units of a plurality of bytes is performed is there.

【0002】 [0002]

【従来の技術】ダイナミック型RAMのような半導体記憶装置において、1回のメモリアクセスにより複数バイトの単位でのデータの入出力を行うようにしたものがある。 In the semiconductor memory device, such as a BACKGROUND ART dynamic RAM, is that to perform input and output of data in units of multiple bytes by one memory access. このようなダイナミック型RAMにおいて、それが半導体基板上に完成されたときや組み立てが完成した後にリード/ライトを行って不良ビットの有無を検出するための試験が行われる。 In such a dynamic RAM, it tests for detecting the presence or absence of the defective bit by performing a read / write after and assembly is completed when completed on the semiconductor substrate is performed. メモリの試験に関しては、例えば昭和60年12月25日オーム社発行「マイクロコンピュータハンドブック」第738頁〜239頁がある。 With respect to the test of memory, there is, for example, 1985 December 25 Ohm published by "micro-computer Handbook" # 738, pp ~239.

【0003】 [0003]

【発明が解決しようとする課題】上記のようなメモリの試験は、汎用のテスタが用いられるようにするのが便利である。 Testing of memory such as above The object of the invention is to solve the above-it is convenient to make the general-purpose tester is used. しかしながら、汎用のテスタは、比較的少数I However, general purpose tester, relatively few I
/Oである例えば8ビット(1バイト)の単位でのデータの入出力によって良否判定を行うようにプログラムが組み込まれているために、複数バイトの単位でのメモリアクセスが行われるRAMにおいては、その入出力回路部にバイト単位での入出力ができるような選択機能を設ける必要がある。 / The input and output of data and is in units of for example 8 bits (1 byte) O To program is incorporated so as to perform quality determination, in the RAM of the memory access in units of a plurality of bytes is performed, it is necessary to provide a selective function can be input and output in bytes to the output circuit section. このようにバイト単位での入出力ができるようにするため、各バイトに制御回路を設けてマクスROM等を利用してデコーダを構成し、個々のバイトに対して目入れ(IDアドレス設定)を行うか、あるいは選択回路によって各バイトに一対一に対応した選択信号を形成して個々の制御回路に対して1つずつ選択信号を伝える配線を行うことが必要になる。 Thus in order to allow input and output in byte units, to configure the decoder using the Makusu ROM or the like of the control circuit provided in each byte, eye insertion for each byte (ID address setting) performing either or it is necessary to perform a wiring by forming a selection signal corresponding to one-to-one to each byte by the selection circuit transmitting a selection signal, one for each control circuit. このように複数バイト単位での入出力が行われるRAMにおいて、上記バイト数が異なる毎に上記マクスROMの目入れや選択信号を配置毎にその都度設定するのは、回路設計とその検証に時間がかかるので、本願発明者においては、上記バイト毎での入出力を行う制御回路の回路及びレイアウトに関して標準化を行うことを考えた。 In RAM to which the input and output of a plurality bytes takes place as in each case to set for each arrangement the eye insertion and selection signal of the Makusu ROM for each number of the bytes are different, the circuit design and time verification since it takes, in the present inventors, considering that to standardize with respect to the circuit and layout of the control circuit to input and output in each said byte.

【0004】この発明の目的は、設計や検証を容易にした入出力回路を備えた半導体記憶装置を提供することにある。 An object of the present invention is to provide a semiconductor memory device having input and output circuits which facilitates design and verification. この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the invention will become apparent from the description of this specification and the accompanying drawings.

【0005】 [0005]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application Means for Solving the Problems], as follows. すなわち、半導体記憶装置に設けられる入出力回路をバイト単位で入力又は出力させる分割入出力回路の複数個により構成し、上記各分割入出力回路に対応して設けられるID生成回路として、+1の加算又は−1の減算動作を行う演算回路を用い、分割入出力回路に設けられた上記演算回路を縦列形態に接続して初段の演算回路には固定的に形成され又はプログラマブルに形成されたID設定信号を供給し、各演算回路の入力信号又は出力信号を自己に割り当てられたID信号とし、所定の動作モードの際に入力されたID信号との一致判定を比較回路で行い、かかる一致信号により書き込み又は読み出し動作モードに応じて入力回路又は出力回路を活性化させる。 That is, constructed by a plurality of divided output circuit for inputting or outputting output circuit provided in the semiconductor memory device in bytes, as an ID generating circuit provided corresponding to each of the divided output circuit, the + 1 adder or using the arithmetic circuit for performing a subtraction operation of -1, ID set formed fixedly formed or programmable in the first stage of the operation circuit by connecting the arithmetic circuit provided in the divided output circuit in cascade form supplying a signal, the input signal or the output signal of the operation circuit and ID signals assigned thereto, performs the comparison circuit match determination between the input ID signal when a predetermined operation mode, according coincidence signal activating the input circuit or an output circuit in accordance with the write or read operation mode.

【0006】 [0006]

【発明の実施の形態】図1には、この発明に係るRAM DETAILED DESCRIPTION OF THE INVENTION Figure 1 according to the present invention RAM
モジュールの一実施例のブロック図が示されている。 Block diagram of an embodiment of a module is shown. この発明に係るRAMモジュールは、それに対して書き込みや読み出しを行うディジタル処理回路とともに、1つの半導体集積回路装置に形成される。 RAM module according to the present invention, together with a digital processing circuit for performing writing and reading with respect thereto, are formed on a single semiconductor integrated circuit device. 上記RAMモジュール及びディジタル処理回路は、特に制限されないが、 The RAM module and the digital processing circuit is not particularly limited,
公知の半導体集積回路の製造技術によって、単結晶シリコンのような1個の半導体基板上において形成される。 By well-known semiconductor integrated circuit manufacturing technology, it is formed on one semiconductor substrate such as monocrystalline silicon.

【0007】この実施例では、制御回路と電源回路とが同じ回路エリアに設けられ、複数のメモリマットに対して共通に用いられる。 [0007] In this embodiment, a control circuit and a power supply circuit is provided in the same circuit area and commonly used for a plurality of memory mats. 制御回路は、コマンドデコーダC The control circuit includes a command decoder C
OMDとアドレス信号や各種制御信号を形成するバスドライバBDV、及びリード・ライトアンプRWAmpから構成され、電源回路VCは電源電圧Vddと接地電位Vssとを受けて、内部回路の動作に必要な動作電圧を形成する。 Bus driver BDV for forming the OMD and address signals and various control signals, and is composed of a read-write amplifier RWAMP, the power supply circuit VC receives the power supply voltage Vdd and the ground potential Vss, and the operating voltage required for the operation of the internal circuit to form. 上記制御回路及び電源回路に対して、複数のメモリマットが設けられる。 With respect to the control circuit and power supply circuit, a plurality of memory mats are provided. 複数のメモリマットは、互いに同じ構成にされるものであり、メモリアレイMAR The plurality of memory mats, which are identical to each other configurations, the memory array MAR
Y、センスアンプSA、ロウデコーダRDEC、及びカラムスイッチCSWと、バンクアドレス生成部BAG Y, the sense amplifier SA, a row decoder RDEC, and the column switch CSW and bank address generator BAG
と、指定されたバンクアドレスとの比較一致を判定するバンクアドレスコンパレータBACP及びタイミング発生回路TG及びカラムセレクタCSELから構成される。 When configured the compare match the specified bank address from the determined bank address comparator BACP and timing generator TG and a column selector CSEL.

【0008】メモリアレイMARYは、特に制限されないが、ワード線は256本から構成され、相補ビット線は1024対から構成される。 [0008] Memory array MARY is not particularly limited, the word line is composed of 256, the complementary bit lines is comprised of 1024 pairs. これにより、メモリアレイ全体では、約256Kビットのような記憶容量を持つようにされる。 Thus, the entire memory array is to have a storage capacity of about 256K bits. カラムスイッチCSWは、上記1024 Column switch CSW, the above-mentioned 1024
対のビット線を128対のグローバルビット線GBD Global bit lines 128 pairs pairs of bit lines GBD
(データバス)に接続する。 To connect to the (data bus). すなわち、メモリアレイM That is, the memory array M
ARYの相補ビット線を8組に分けて、1/8の選択動作を行わせるものである。 The complementary bit lines ARY is divided into eight sets, in which to perform selecting operation of the 1/8.

【0009】制御回路において、上記128対のグローバルビット線GBDは、特に制限されないが、64対ずつが2組に分けられて64ビットずつの入出力が可能にできるようにもされる。 [0009] In the control circuit, the global bit lines GBD of the 128 pairs is not particularly limited, is also able to allow input and output of 64 bits are divided into portions 64 pairs two sets. もちろ128対のまでもよい。 Of course 128 pair may be up to.
したがって、制御回路において、一部のカラム選択機能を持たせるようにして64ビット(8バイト)単位でのデータ入出力ができるような使い方も可能にされる。 Accordingly, the control circuit is made possible even use such data can be input and output in some columns selected by 64 bits (8 bytes) so as to function given unit. この場合、リードアンプRAは、64個として上記2組の分割されたグローバルビット線GBDに共通に設けられ、ライトアンプWAは、128対の上記グローバルビット線GBDに対応して128個設けられる。 In this case, the read amplifiers RA are provided in common to the two sets of divided global bit lines GBD as 64, the write amplifier WA is provided 128 to correspond to the 128 pairs of the global bit lines GBD.

【0010】特に制限されないが、ライトアンプWA [0010] is not particularly limited, but the write amplifier WA
は、分割入出力回路として8個ずつが1組にされて16 Is each eight as the division output circuit is in a set 16
組設けられる。 Set is provided. 各組毎にマクスができるようにされる。 It is to allow Makusu for each set.
例えば、64ビット単位での書き込み動作のときには、 For example, in the case of a write operation in units of 64 bits,
選択状態にされる64個のライトアンプWAが動作状態にされ、非選択にされる残り64ビット分のライトアンプWAは出力ハイインピーダンス状態にされる。 64 write amplifiers WA is the selected state is the operating state, the write amplifier WA of the remaining 64 bits that are in the non-selection is to output high impedance state. これにより、128対からなるグローバルビット線GBDのうち上記制御回路部で選択された64対のグローバルビット線GBDには書き込み信号が伝えられそれに対応した半分の64対の相補ビット線に接続されたメモリセルに書き込み動作が行われる。 Thus, it connected to the complementary bit line 64 pairs of half corresponding thereto write signal is transmitted to the global bit line GBD of 64 pairs selected by the control circuit portion of the global bit lines GBD made of 128 pairs write operation to the memory cell is performed. 残り半分の64対のグローバルビット線GBDはハイインピーダンス状態にされるために、カラムスイッチCSWを介して接続されている相補ビット線に接続されたセンスアンプSAの読み出し信号が現れるだけで、かかる相補ビット線に接続されたメモリセルには書き込みが行われない。 To the global bit line GBD of 64 pairs of the remaining half being in a high impedance state, only the reading signal of the connected sense amplifier SA appears in the complementary bit lines connected through the column switch CSW, such complementary write is not performed to the memory cells connected to the bit line.

【0011】上記のようなライトアンプWAの動作制御は、選択され64個のライトアンプにも適用できる。 [0011] The operation control of the write amplifier WA as described above, can be applied to 64 write amplifiers are selected. つまり、64ビット(8バイト)のうちライトアンプWA In other words, the write amplifier WA of the 64-bit (8 bytes)
の出力をハイインヒーダンス状態にすることにより、特定のバイトについて書き込みを行わないようにすることができる。 By the output of the high-in heating dance state, it is possible not to perform the writing for a particular byte. したがって、書き込み動作においては、最小1バイトから最大8バイトまでの範囲で任意のバイトの組み合わせでの書き込み動作が可能になる。 Therefore, in the write operation, it is possible to write operation in any combination of bytes in a range of up to 8 bytes 1 byte min.

【0012】例えば、RAMモジュールの外部の論理回路においては、64ビット単位でデータを読み出し、そのデータ処理によって特定のバイトだけのデータが変化した場合、かかる変化したデータのみを入力し、それに対応したバイトを指定するという処理によって書き換えが可能になる。 [0012] For example, in an external logic circuit RAM module reads data in 64-bit units, in which case the by the data processing only data specific bytes have changed, enter only the altered data, corresponding thereto rewritten by the process of specifying a byte is possible. あるいは、上記64ビットのデータのうち、特定のバイトのみを変化させたい場合には、64ビットのデータをいったん読み出すことなく、そこのデータを生成して入力するだけでよい。 Alternatively, among the data of the 64-bit, when it is desired to change only specific bytes, without reading once the 64-bit data, it is only necessary to input and generates therefrom the data. このようなデータ処理は、背景はそのままで描きたい箇所の画素のみに着目してデータを作成するような画像処理において便利な機能となるものである。 Such data processing is, the background is made of a useful function in the image processing, such as by paying attention only to the pixel locations to create data to be drawn as is. このようなライトアンプWAのマスク機能は、上記のように64個ものライトアンプWA Such a mask function of the write amplifier WA, also of the write amplifier 64 as described above WA
が常に動作するものではないために消費電力を削減させるという効果も奏する。 Effect so that but is always reduce power consumption in order not to operate.

【0013】リードアンプRAも上記分割入出力回路として8×16(組)=128個が設けられて、全体としてのリード/ライト動作が128ビット単位で行われるようにし、基本動作としては128ビット単位でのリード/ライト動作を可能にしつつ、ライト動作においては上記ライトアンプWAを複数組に分けて、各組毎に活性化できるようにするというマスク機能を設けるようにするものであってもよい。 [0013] The read amplifier RA also provided 8 × 16 (set) = 128 as the divided output circuit, so read / write operation as a whole is carried out in 128-bit units, 128 bits as a basic operation while allowing read / write operation in units, in the write operation divides the write amplifier WA to the plurality of sets, even those that provided the mask function to allow the activation for each set good. 上記のようにリードアンプRA As mentioned above read amplifier RA
も128個設けるようにした場合には、制御回路に供給される入出力線DQは、128ビット単位で行われる。 If also so 128 provided is output lines DQ supplied to the control circuit is performed in 128-bit units.
制御回路にセレクタを設け、上記128ビット単位でのRAMモジュールのアクセスと、上記64ビット単位でのRAMモジュールのアクセスとを切り換え可能にしてもよい。 Selector provided in the control circuit, and access RAM modules in the 128-bit units, may allow switching between access RAM modules in the 64-bit units. この場合には、8×8(組)のように分割入出力回路が構成される。 In this case, the divided output circuit is configured as 8 × 8 (assembled).

【0014】この実施例では、特に制限されないが、バンク構成に対応して同時選択されるメモリマットの数を切り換える機能が設けられる。 [0014] In this embodiment, although not particularly limited, function of switching the number of memory mats are provided that are co-selected according to the bank configuration. つまり、搭載された複数のメモリマットの数がNなら、最大のバンク数をNにし、最小のバンク数を2として、2のべき乗に対応した任意の範囲で上記バンク数に反比例して1バンク当たりのメモリマットの数が決められる。 That is, if the number of the plurality of memory mats mounted is N, and the maximum number of banks to N, the minimum number of banks as 2, 1 bank in inverse proportion to the number of the banks in any range corresponding to a power of 2 the number of memory mats per is determined. 例えば、バンク数がNときには、1バンク当たりのメモリマットは1となる。 For example, the number of banks is N times, is 1 memory mats per bank. バンク数が2のときには、1バンク当たりのメモリマット数はN/2となる。 When the number of banks is 2, number of memory mats per bank is N / 2. バンク数が2 n (nは1より大きい整数)なら、メモリマット数はN/2 nにされる。 Number banks if 2 n (n is an integer greater than 1), number of memory mats is the N / 2 n. このようなバンク構成の設定は、バンクアドレス設定回路BAGと、一致判定回路BACPとにより行われる。 Such bank configuration settings, and the bank address setting circuit BAG, carried out by the match determining circuit BACP. 各メモリマットには上記バンクアドレス設定回路によりバンクアドレスBAD(又はID(自己認識)情報)が割り当てられる。 Each memory mat the bank address setting bank address BAD (or ID (self-recognition) information) by the circuit is assigned. 上記のように1つのメモリバンクが複数個のメモリマットから構成成される場合、複数のメモリマットには共通のバンクアドレスが設定される。 If one of the memory banks as described above is made composed of a plurality of memory mats, the plurality of memory mats common bank address is set.

【0015】上記複数のメモリマットのうち何れか1つのメモリマットから前記のように128対の単位での相補ビット線が選択されてグローバルビット線GBDに接続させるようにするため、上記1つのバンクに対応したN個のメモリマットのうち1つのメモリマットにおいてカラム選択動作が行われる。 [0015] order to be connected is complementary bit line is selected in units of 128 pairs as described above from any one memory mat of the plurality of memory mats to the global bit lines GBD, the one bank column selecting operation is performed in one memory mat of the N memory mats corresponding to. 1つのメモリマットは、8 One of the memory mat, 8
組のカラムスイッチを持っており、それに対応してカラムアドレスの下位3ビットをデコードして上記8組のカラムスイッチのうち1つ(128ビット)を選択するようなカラムデコーダが設けらる。 Has a set of column switch, Mokeraru a column decoder as it decodes the lower three bits of the column address in response to select one of the eight pairs of column switches the (128 bits). そして、N個のメモリマットで1つのメモリバンクを構成する場合には、N個のメモリマットのうちの1つのメモリマットのカラムデコーダがカラムセレクタCSELで選択される。 When configuring the one memory bank of N memory mats, one memory mat of the column decoder of the N memory mats is selected by the column selector CSEL.

【0016】1つのRAMモジュールにおいて搭載可能なメモリマットの最大数は決められている。 [0016] The maximum number of mountable memory mat in one of the RAM modules are determined. したがって、上記カラムセレクタCSELには、上記搭載可能なメモリマット数に対応した選択機能を持つデコード機能を持たせておき、カラム系の選択動作に関しては、バンク構成に無関係に1つのメモリマットにおいてカラムスイッチが選択されるようにされる。 Column Therefore, the above-described column selector CSEL, advance to have a decoding function with the selected function corresponding to the mountable memory number mat, with regard to the selecting operation of the column system, regardless of the bank configuration in one memory mat switch is to be selected. 例えば、RAMモジュールの最大数が16個としたとき、4ビットのカラムアドレスを用いて16通りの選択動作を行わせるようにするものである。 For example, when the maximum number of RAM modules is set to 16, and is to carry out the 16 types of selecting operations using a column address of 4 bits.

【0017】したがって、実質的なバンク構成は、次に説明するようなロウ系の選択動作の制御によって実現される。 [0017] Thus, the substantial bank configuration can be realized by the control of the row-system selecting operation as described below. 上記16個のメモリマットが設けられている場合、バンク数が2のときには8個ずつのメモリマットにおいてロウ系回路が選択(活性化)される。 If the 16 memory mats are provided, the number of banks row circuit in the memory mat by eight when the 2 is selected (activated). そして、上記選択された8個のメモリマットのうちの1つのメモリマットが上記カラムセレクタCSELによって選択されて、上記グローバルビット線GBDに接続される。 Then, one memory mat of the eight memory mats is the selected is selected by the column selector CSEL, are connected to the global bit lines GBD.

【0018】4ビットからなるバンク指定用のロウ系アドレス信号のうち最上位ビットのみを有効として、下位3ビットを無効にして上記8個ずつのメモリマットにおいてロウ系回路の選択が行われる。 [0018] Only as an active MSB of the row-system address signals for bank designation consisting of 4 bits, the selection of the row-system circuit in the memory mat by eight above is performed to disable the low-order 3 bits. バンク数を4として、1バンク当たりのメモリマット数を4とすると、上記4ビットのアドレス信号のうち下位2ビットを無効にして、4個のメモリマット群を指定して上記同様に選択し、そのうちの1つのメモリマットを上記カラムセレクタCSELによって選択する。 As 4 the number of banks, when 4 the number of memory mats per bank, disable the lower 2 bits of the 4 bits of the address signal in the same manner as described above to select and specify four memory mat groups, one memory mat of which is selected by the column selector CSEL. バンク数を8として1バンク当たりのメモリマット数を2とするなら、上記4ビットのうちの下位1ビットを無効にして2個のメモリマット群を指定して上記同様に選択し、そのうちの1つのメモリマットを上記カラムセレクタCSELによって選択する。 If the number of memory mats per bank the number of banks as 8 and 2, to disable the low-order one bit of the 4 bits to specify the two memory mats set in the same manner as described above to select, one of which One of the memory mat is selected by the column selector CSEL. そして、バンク数を16として1バンク当たりのメモリマット数を1とするには、上記4ビットのアドレスを用いて、1つのメモリマットのみロウ系選択動作を行い、そのメモリマットを上記カラムセレクタCSE Then, a 1 the number of memory mats per bank the number of banks as 16, using the address of the 4 bits, one memory mat alone perform row-system selecting operation, the column selector CSE the memory mat
Lによって選択するようにする。 So as to select by L.

【0019】このようにRAMモジュール内の各メモリマットは、基本的には個々が独立して選択できるようにされており、そのためにアドレス信号Addと、動作モードを指定するコマンドComが共通のアドレス,コマンドバスを通して個々のメモリマットに伝えられる。 [0019] Each memory mat is basically being to individually be selected independently, the address command Com is common to specify the address signal Add, the operation mode for the in this manner RAM module , it is transmitted to the individual memory mats through the command bus. つまり、前記グローバルビット線GBDと同様に搭載されるメモリマットに対応してアドレスとコマンドを伝える信号バスAdd,Comは延長させられる。 That is, the corresponding global bit line memory mats mounted in the same manner as GBD carrying the address and command signal bus Add, Com is caused to extend.

【0020】上記の各メモリマットに設けられるタイミング発生回路TGは、メモリアレイMARYのワード線の選択タイミング、センスアンプSAの活性化信号、及び相補ビット線のプリチャージタイミング信号等の各種タイミング信号を発生させる。 [0020] The timing generator TG provided for each memory mat of the above, the selection timing of the word lines of the memory array MARY, an activation signal of the sense amplifier SA, and various timing signals such as a precharge timing signal of the complementary bit lines generate. ダイナミック型RAMでは、ワード線の選択タイミングとセンスアンプの活性化タイミングは、ワード線の選択動作によって相補ビット線にメモリセルから必要な読み出し信号が得られるまで所要の時間を持って設定される。 In the dynamic RAM, the activation timing of the selection timing and the sense amplifier of the word lines, the required read signal from the memory cell to the complementary bit line by a selection operation of the word line is set with a required time to obtain. そして、センスアンプの増幅動作が終了するを待ってカラムスイッチCSWの動作タイミング信号が形成されるものである。 Then, in which operation timing signal of the column switch CSW is formed waiting for the amplifying operation of the sense amplifier is completed.

【0021】この実施例では、上記のように複数のメモリマットを複数組に分割して複数のバンクが構成される。 [0021] In this embodiment, a plurality of banks formed by dividing a plurality of memory mats in a plurality of sets as described above. 例えば、全体のメモリマット数がMであるとき、1 For example, when the total number of memory mats is M, 1
つのバンクをN個のメモリマットで構成すると、バンク数は、M/Nにされる。 When One of the bank composed of N memory mats, the number of banks are in M ​​/ N. ここで、上記バンクは、1回のメモリアクセスにより独立にリード/ライトできるメモリの大きさを表す。 Here, the bank represents the amount of memory that can be read / write independently by one memory access. 上記の実施例の場合には、バンクの最小は、1マットからなるものであり、このときにはバンク数はMのような最大にされる。 In the case of the above embodiment, the minimum bank is made of a 1 mat, the number of banks at this time is maximized, such as M. これに対して、最小のバンク数は2とされ、そのときのバンク当たりのメモリマットの数はM/2となる。 In contrast, the minimum number of banks is set to 2, the number of memory mats per bank at this time will be M / 2. ここで、1バンクをMマットで構成することには意味がない。 Here, there is no point in making up one bank in M ​​mat. つまり、上記のように複数のバンクを前提としてそれぞれが独立してリード/ライトできるということに格別な意義が生じるからである。 That is because each assuming a plurality of banks as described above independently is particular significance in that it read / write occurs.

【0022】1バンク当たりのメモリマット数が多いということは、1回のメモリアクセスによりリード/ライトできるデータ数を多く採れるという利点を持つ。 [0022] The fact that the number of memory mats per bank is large, has the advantage that by a single memory access of splendid increase the number of data that can be read / write. これに対して、メモリバンク数が多いということは、各バンクを独立してメモリアクセスできることを利用してパイプライン動作を行うことが可能となり、高速なリード/ In contrast, the fact that a large number of memory banks, by utilizing the ability to memory access becomes possible to perform a pipeline operation independent of each bank, fast read /
ライトが可能になる。 Light becomes possible. 例えば、ダイナミック型メモリセルにおいては、微小なキャパシタに記憶された記憶電荷をセンスして読み出し信号を得るまでに比較的長い時間を費やすことになる。 For example, in a dynamic memory cell will spend a relatively long time to obtain the read signal by sensing the stored in the small capacitor storage charge. そこで、複数のバンクを順次にアクセスするというパイプライン動作を行わせることにより、最初のデータが出力されまでの数サイクルを除いて、連続して上記複数のバンクから順に読み出しデータを得るようにすることができる。 Therefore, by causing the pipeline operation that sequentially accesses the plurality of banks, except for the number of cycles until the first data output, so as to obtain the reading data sequentially from the plurality of banks sequentially be able to.

【0023】それ自身が増幅機能を持つスタティック型メモリセルにおいても、大記憶容量化あるいは高集積化のために、メモリセルを構成するMOSFETのコンダクタンスは小さく形成される。 [0023] Also in the static memory cells themselves have an amplifying function, for large storage capacity or high integration, the conductance of the MOSFET constituting a memory cell is smaller. このため、メモリセルが接続されたビット線又はデータ線に読み出される信号は比較的小さな信号レベルとされ、それを増幅するセンスアンプが必要になる。 Therefore, the signal which a memory cell is read out to the bit line connected or data line is a relatively small signal level, it is necessary to sense amplifier to amplify it. したがって、程度の差はあるが、 Thus, although there is a difference of degree,
このようなスタティック型メモリセルを用いた場合でも、上記のように複数のバンクを設けて、それを順次にアクセスさせるというパイプライン動作を行わせることにより、高速読み出しを十分に期待できるものとなる。 Even with such a static memory cell, to provide a plurality of banks as described above, by causing the pipeline operation that is sequentially accessed it, and shall be sufficiently expected speed reading .

【0024】この実施例では、半導体集積回路装置の設計時にはそのデータ処理動作に対応してメモリ回路であるRAMモジュールの最大記憶容量が決められる。 [0024] In this embodiment, at the time of designing the semiconductor integrated circuit device maximum storage capacity of the RAM module is a memory circuit is determined in response to the data processing operations. つまり、RAMモジュールに搭載されるメモリマットMAT That is, the memory mat MAT to be mounted on a RAM module
の数が決められる。 The number of is determined. そして、かかるメモリマットMAT Then, take the memory mat MAT
を用い、そのメモリ回路を用いたデータ処理の種別、つまり、メモリ回路に対する書き込み動作と読み出し動作に対応して、上記複数通りのバンク構成が用意される。 Used, the type of data processing using the memory circuit, i.e., in response to the write and read operations for the memory circuit, the bank configuration of the plurality of types are provided.
このようなバンク構成の切り換えは、制御回路により切り換え可能にされる。 Switching of such bank configurations is to be switched by the control circuit. この他、半導体集積回路装置を携帯用情報機器等のように電池駆動される場合において、 In addition, when the battery-driven as such portable information equipment of the semiconductor integrated circuit device,
電池駆動される場合あるいは電池電圧が低下したときに、上記バンク数を多く設定して1回のメモリアクセスにより動作させられるメモリマットの数を1つのように最小にしてピーク電流を低減させて低電圧領域まで電池駆動できるように使うこともできる。 When or if the battery voltage is the battery driven decreases, low by reducing the peak current and the number of memory mats is operated as minimal as one by the memory access once it sets larger number the bank It can also be used to allow battery powered to a voltage region.

【0025】最も単純な構成は、制御回路においてマスタースライス方式により固定的な信号レベルを与えて、 The simplest configuration, giving a fixed signal level by the master slice system in the control circuit,
RAMモジュールに対してバンク数設定するものである。 It is used to set the number of banks to the RAM module. このような構成により、1バンク当たり例えばNマットにされる。 Such a configuration is, for example, N mats per bank. RAMモジュールの外部の論理回路部にレジスタを設け、そこにバンク数を設定する構成とすれば、同じRAMモジュールを使ってデータ処理動作に対応して逐一バンク構成を設定することができる。 The register provided outside the logic circuit portion of the RAM module, with the configuration to set the number of banks there, it is possible to set the point by point bank configuration corresponding to the data processing operation using the same RAM module.

【0026】制御回路が多少複雑になるが、M個のメモリマットをM/2の2組に分割し、各組毎にバンク数を設定する構成としてもよい。 [0026] The control circuit is a little more complicated, dividing the M memory mat to the two sets of M / 2, may be configured to set the number of banks in each set. この場合も、上記のように固定的に設定するものと、上記レジスタ等を用いてその都度設定するものとしてもよい。 Again, as to fixedly set as described above, it may be those each time set using the register or the like. この構成では、特に制限されないが、データ処理の中で高速アクセスを必要とするデータの書き込み/読み出しを行う動作は、上記バンク数を多く設定した一方の組を用いるようにし、一括して大量のデータの書き込みと読み出しを行う動作は、 In this arrangement, is not particularly limited, the operation of writing / reading of data requiring high-speed access in data processing, to use a one set set lot number above banks, mass collectively operation for writing and reading data,
上記バンク数を少なくしてバンク当たりのメモリマット数を多くした他方の組を用いるようにするようにすればよい。 It may be such that to use a other set that increasing the number of memory mats per bank to reduce the number of the banks.

【0027】図2には、この発明に係るRAMモジュールにおけるバイト選択の概念を説明するための構成図が示されている。 [0027] FIG. 2 is a diagram for explaining the concept of byte selection in RAM module according to the present invention. 同図には、8×8=64ビット単位でのデータ入出力が行われ、メモリバンクは0ないし3の4 In the figure, is performed input and output of data in 8 × 8 = 64 bits, 4 to the memory banks 0 to 3
つのメモリバンクから構成される例が示されている。 One example and a memory bank. 上記64ビットのデータは、バイト0からバイト7のように8組に分けられて上記バイトの単位でのデータの入出力が可能にされる。 The 64-bit data is divided into eight sets so bytes 7 bytes 0 is possible input and output of data in units of the bytes. つまり、上記各バイト0ないし7に対応された分割入出力回路は、それぞれがバイト制御回路BCとリード/ライトアンプMAから構成される。 That is, the divided output circuits corresponding to 7 to the absence each byte 0 are each composed of a byte control circuit BC and the read / write amplifier MA.

【0028】バイト制御回路BCには、バイトID制御回路が設けられる。 [0028] byte control circuit BC, the byte ID control circuit is provided. このバイト選択回路は、バイトID This byte selection circuit, byte ID
生成回路と比較回路から構成される。 It constituted a generation circuit from the comparison circuit. バイトID生成回路は、後述するように加算回路(又は減算回路)から構成され、上記バイト0からバイト7までの各演算回路が直列に接続される。 Byte ID generating circuit is composed of adder circuits (or subtraction circuit) as will be described later, the operation circuit from the byte 0 the byte 7 are connected in series. バイト0に対応した初段の演算回路には、オール0に対応した接地電位が供給される。 The first stage arithmetic circuits corresponding to the byte 0, the ground potential corresponding to all 0s is supplied. したがって、上記のように最大が8バイトであるなら、上記3ビットの加算回路を用い、初段の加算回路の入力に0 Therefore, if the maximum as described above is 8 bytes, using the addition circuit of the 3 bits, the input of the first summing circuit 0
00を入力することにより000から111までの各バイト0〜7に対応されたID信号を割り振りすることができる。 By inputting 00 can be allocated an ID signal corresponding to each byte 0-7 from 000 to 111.

【0029】上記各バイト0〜7に対応された比較回路においては、それに対応された加算回路の入力信号信号をID信号として、3ビットからなるバイト選択アドレスとを比較して一致/不一致を発生する。 [0029] In comparison circuits corresponding to each byte 0-7, as an ID signal of the input signal signal of the adder circuit which is corresponding thereto generates a match / mismatch is compared with the byte select address consisting of 3 bits to. この比較回路の一致出力により上記リード/ライトアンプMAを活性化させることにより、上記8バイトものデータ入出力を行うようにされた半導体記憶装置に対して、1バイト単位での入出力を行うようにすることができる。 By activating the read / write amplifier MA by matching the output of the comparator circuit, the semiconductor memory device which is adapted to perform data input and output of even the 8 bytes, so that inputs and outputs in byte units it can be.

【0030】上記バイトID制御回路での一致信号と、 [0030] and the match signal of the above byte ID control circuit,
リードモード信号とによりリードアンプを活性化させ、 It activates the read amplifier by a read mode signal,
後述するような選択回路により4つのメモリバンク0〜 Four memory banks 0 by later to such a selection circuit
3のうち、いずれか1つのメモリバンクの8バイトからなる読み出し信号のうち1バイトの読み出し信号を出力させることができる。 Of the three, it is possible to output one byte read signal of one reading signal consisting of one of 8 bytes of memory banks. 上記バイトID制御回路での一致信号と、ライトモード信号とによりライトアンプを活性化させて1バイトの書き込み信号を、選択回路により4 And match signal at the byte ID control circuit, a 1-byte write signal by activating the write amplifier by a write mode signal, 4 by the selection circuit
つのメモリバンク0〜3のうちのいずれか1つのメモリバンクに対して書き込むことができる。 One of the can be written to any one of the memory banks of the memory banks 0-3.

【0031】バイトIDの設定にレジスタを用いることも考えられるが、電源投入の都度バンクアドレスの設定を行わなければならないという問題が生じる。 [0031] it is also conceivable to use a register to set the byte ID, but the problem that must be performed setting of the bank address every time the power is turned on occurs. マスタースライス方式により書き込みが行われるROMを用いた場合には、電源投入の都度バンク構成を逐一設定する必要はないが、かかるROM部分をバイト構成に応じてR In the case of using a ROM in which is written by the master slice method, but one by one is not necessary to set the bank configurations every time the power is turned on, in accordance with such a ROM portion byte configuration R
OMの目が異なるように形成する必要があり回路設計を複雑にさせてしまう。 Eye OM will thereby complicating the circuit design must be formed differently. つまり、バイトID設定の部分を上記のように4バイト構成、8バイト構成あるいは16 That is, 4 bytes configured portions of the byte ID setting, 8-byte configuration or 16
バイト構成のそれぞれに応じ、その都度設定することが必要になるものである。 Depending on each byte configuration, in which it is necessary to set each time.

【0032】これに対して、本願発明では各バイトに対応して全く同じ構成にされた加算回路(又は減算回路) [0032] In contrast, the adder circuit in the present invention as the same structure in correspondence with each byte (or subtraction circuit)
と比較回路からなるバイトID制御回路を用い、それを単に縦列に接続させるだけでよく、4バイト、8バイト、あるいは16バイト構成に対応させることができる。 Using byte ID control circuit comprising a comparator circuit and may just be connected thereto simply in tandem, four bytes may correspond to the 8 bytes, or 16 bytes long. 4バイト、8バイト、あるいは16バイト構成に適合させるため、ID信号は4ビットから構成されて4ビットの加算回路(又は減算回路)と比較回路により標準化できる。 4 bytes, to adapt to the 8 bytes, or 16 bytes long, ID signal can be normalized by the comparison circuit and is composed of 4 bits 4 bits of the addition circuit (or subtraction circuit). つまり、4バイト構成のときには0000から0011まで、8バイト構成のときには0000から0111まで、16バイト構成のときには0000から1111のように各バイトに対応されたIDが設定される。 That is, from 0000 to 0011 when the 4-byte configuration, 0000 when the 8-byte configuration to 0111, ID, which is corresponding to each byte as from 0000 1111 is set at 16 bytes configuration. 減算回路を用いた場合には、例えば16バイト構成のときには初段の減算回路に1111を入力し、順次− In the case of using a subtraction circuit receives the 1111 first stage of the subtraction circuit when, for example, 16-byte structure, sequentially -
1ずつ減少させられて0000のようなID信号を生成することができる。 1 by being reduced can generate an ID signal such as 0000. また、回路形式によるが、入出力ビット8ビットを16ビットとし、8ビット単位で活性/ Also, depending on the circuit type, output bit 8 bits and 16 bits, activity in units of 8 bits /
非活性、もしくは16ビット単位で活性/非活性させることもできる。 Can also be activated / deactivated by deactivation or 16-bit units.

【0033】上記のようなバイトID生成回路は、図1 [0033] byte ID generation circuit as described above, as shown in FIG. 1
の各メモリマットメモリマットに設けられるバンクアドレス設定回路BAGにも利用される。 Also used in the bank address setting circuit BAG provided in each memory mat memory mat. つまり、バンクアドレス設定回路も上記同様に加算回路が設けられる。 That is, the bank address setting circuits similarly to the above adder circuit is provided. 例えば、バンクアドレス(BK−add)が0〜nからなるn+1個のメモリマットが搭載される場合、0からn For example, if the bank address (BK-add) is the n + 1 memory mats are mounted consisting of 0 to n, n from 0
(n<16)のメモリマットを並べ、それぞれの加算回路を縦列形態に接続する。 (N <16) arranged memory mat, connecting the respective adder circuits in tandem form. そして、先頭のメモリマットの4ビットからなるアドレス入力には、0000のような初期アドレスを供給する。 Then, the address input of four bits of the start of the memory mats, and supplies an initial address like 0000. すると、先頭のメモリマットの加算回路は、+1の加算動作を行って0001の加算出力を形成して第2番目のメモリマットに伝える。 Then, the adder circuit of the first memory mat conveys the second memory mat to form a sum output of 0001 by performing an addition operation of the + 1. 以下、順に各メモリマットの加算回路が縦列形態に接続されているため、それを通る度に+1の加算動作が行われるものであるために0010、0011、0100・・ Hereinafter, in order for the summing circuit of each memory mat is connected in cascade form, 0010,0011,0100 ... in order in which the addition operation of the time to +1 therethrough is performed
・のように2進のアドレスが形成されて、各メモリマットに0000のバンクアドレスが設定される。 Binary address as-is formed, the bank address of 0000 to each memory mat is set.

【0034】このようにすると、メモリマットとメモリバンクとが一対一に固定されてしまうので、比較回路はロウ選択用とカラム選択用の2つが設けられる。 [0034] Thus, the memory mats and the memory bank is fixed at one-to-one comparison circuit is two provided for the column selecting the row selection. カラム系選択用は、上記メモリマットに一対一に対応されて比較一致信号を形成するのに対して、ロウ系選択用はバンク構成に対応して下位ビットが無効にされる。 Column system selection is that the form of the compare match signal is one-to-one correspondence to the memory mats, a row-system for selecting the lower bits corresponding to bank configuration is disabled. つまり、 That is,
前記説明したように下位1ビットの比較を無効にすると、2つのメモリマットが1つのメモリバンクにされ、 Disabling comparison of lower one bit, as explained above, two memory mats are in one memory bank,
下位2ビットを無効にすると4つのメモリマットが1つのメモリバンクを構成するようにされる。 Disabling the lower 2 bits of four memory mats are adapted to constitute one memory bank. 上記1つのバンクが複数のメモリマットに対応された場合には、複数のメモリマットにおいてワード線等の選択動作が行われ、そのうちカラム選択用の比較回路により1つのメモリマットのカラムスイッチが選択されて上記グローバルビット線GBDに接続させるようにすることができる。 When the above single bank is corresponding to a plurality of memory mats, selection operation of the word line or the like in a plurality of memory mats is performed, the column switch of one memory mat is selected by them comparator circuit for column selection it can be made to be connected to the global bit lines GBD Te.

【0035】図3には、制御回路に含まれるリード・ライトアンプの一実施例の信号配置図が示されている。 [0035] FIG. 3 is a signal arrangement diagram of an embodiment of a read-write amplifier included in the control circuit. この実施例では、8×16=128ビットでのデータの入出力を行う場合に対応されている。 In this embodiment, it is corresponding to the case where the input and output of data in the 8 × 16 = 128 bits. バイト単位で構成された16個の分割入出力回路の内部回路側MACのそれぞれには、7〜0ビットの相補グローバルビット線GB Each of the internal circuit side MAC of 16 divided output circuit composed of bytes, the complementary global bit line GB of 7-0 bits
M,GBMBから127〜120ビットの相補グローバルビット線GBM,GBMBが接続される。 M, 127-120 bits of the complementary global bit line GBM from GBMB, GBMB is connected.

【0036】RAMモジュールの出力側は、データ入出力端子DQ7〜0からDQ127〜120と、これに対応した各分割出力回路の選択制御を行うバイト選択信号BE0〜BE15が入力される。 The output side of the RAM module, from a data output terminal DQ7~0 DQ127~120, byte selection signal BE0~BE15 for selecting control of the divided output circuit corresponding thereto is input. これに対応した各分割入力回路のバイト選択が活性されていることをモジュール外部へ伝えるバス活性信号QA0〜QA15が出力される。 Bus activity signal QA0~QA15 saying that the byte selection for each divided input circuit corresponding thereto is active to the outside of the module is output.

【0037】端子TQ7−0は、8ビット(1バイト) [0037] terminal TQ7-0 is an 8-bit (1 byte)
からなるテスト時データ出力用端子であり、バイト単位でのテスト時の出力端子とされる。 The test consisting of a data output terminal, is the output terminal at the time of testing in bytes. つまり、上記16個の分割出力回路の出力端子が共通化された信号線を通して上記端子TQ7−0に接続されており、前記のバイトID制御回路で選択されたバイトの分割出力回路の活性化によって、かかる分割出力回路で形成された出力信号が上記端子Q7−0から出力されるものである。 That is connected to the terminal TQ7-0 through the signal line whose output terminal is common in the 16 divided output circuit, by activation of divided output circuit of bytes selected by the byte ID control circuit of the , the output signal formed by such division output circuit is intended to be outputted from the terminal Q7-0.

【0038】端子TD7−0は、8ビット(1バイト) [0038] terminal TD7-0 is an 8-bit (1 byte)
からなるテスト時データ入力用端子であり、バイト単位でのテスト時の入力端子とされる。 During the test consists of a data input terminal, is an input terminal at the time of testing in bytes. つまり、上記16個の分割入力回路の入力端子が信号線を通して共通に上記端子TD7−0に接続されており、前記のバイトID制御回路で選択されたバイトの分割入力回路の活性化によって、端子TD7−0から入力された1バイトのテストデータがかかる分割入力回路を通して選択されたメモリバンクに書き込まれる。 That is connected to the terminal TD7-0 to the common input terminal of the sixteen divided input circuit through the signal lines, by the activation of divided input circuit of bytes selected by the byte ID control circuit of the terminal 1 byte of the test data input from TD7-0 is written to the memory bank selected through such divided input circuit.

【0039】信号TEは、上記各分割入出力回路をテストモードに設定するための信号であり、それがハイレベルにされるとテストモードにされ、それがロウレベルにされると通常のリード/ライトが行われる。 The signal TE is a signal for setting the respective divided input-output circuit in the test mode, it is when it is at a high level in the test mode, when it is in the low normal read / write It is carried out. 各分割入出力回路の端子QIとQOは、QIが入力にQOが出力とされて、その分割入出力回路が活性化されたときに出力QOをハイレベルにする。 Terminal QI and QO of the divided output circuits, QI is QO is the output to the input, to the high level output QO when the divided output circuit is activated. 最上位バイト(16)にロウレベルが供給され、その出力QOが次段の入力QIに接続され、最下位バイト0から出力信号QIMが出力される。 Low level is supplied to the most significant byte (16), its output QO is connected to the next-stage input QI, an output signal QIM is output from the least significant byte 0. この信号QIMがロウレベルなら上記16個の分割入出力回路のいずれもが非選択状態であることが判り、 It turns out this signal QIM is either at a low level if the sixteen divided output circuit is in the non-selected state,
いずれかの分割入出力回路が選択状態のときには、その出力QOのハイレベルが順次に伝えられて上記出力信号QIMがハイレベルにされる。 One of the divided output circuit when the selected state, its output QO of the high level is transmitted sequentially is the output signal QIM is at a high level.

【0040】端子TID<3:0>からなる4ビットは、バイトID設定入力端子であり、端子TIDC< [0040] terminal TID <3: 0> 4 bits consisting is a byte ID setting input terminal, terminal TIDC <
3:0>からなる4ビットは、上記入力されたバイトI 3: 0 4 bits consisting> is the byte I as the input
D設定信号に+1を加えた加算出力端子である。 The D setting signal is an addition output terminal plus +1. この実施例では、上記最下位バイトの入力端子TID<3:0 In this embodiment, the input terminal of the least significant byte TID <3: 0
>に0000に対応したロウレベルが供給され、以下、 > Is at the low level corresponding to 0000 is supplied to, the following,
前記説明したように順次に直列形態に接続されて、最上位バイトに対応された入力端子TID<3:0>には1 Are connected sequentially in series form, as explained above, the input terminal TID which is corresponding to the most significant byte <3: 0> to 1
111のバイトIDが設定される。 111 byte ID of is set. 端子TAB0−3 Terminal TAB0-3
は、バイトIDの入力信号であり、かかる入力ID信号は上記16個の分割入出力回路に設けられたID比較回路に共通に入力される。 Is the input signal for the byte ID, such input ID signal is input in common to the ID comparator circuit provided in the 16 divided output circuit. ID比較回路では、上記設定されたバイトIDと上記入力IDとの比較を行い、それが一致した場合に動作モードに対応して入力回路(ラトイアンプ)又は出力回路(リードアンプ)を活性化させるものである。 Those in the ID comparator circuit, compares the byte ID and the input ID that has been set above, to activate the input circuit in response to the operation mode (Ratoianpu) or output circuit (read amplifier) ​​if it matches it is.

【0041】図4には、上記バイトID生成回路とバイトID比較回路の一実施例の回路図が示されている。 [0041] FIG. 4 is a circuit diagram of an embodiment of the byte ID generation circuit and byte ID comparator circuit. 上記バイトID生成回路は、+1の加算回路から構成され、入力された4ビットからなるバイトID信号TID The byte ID generation circuit, +1 consists adder circuit, the input byte ID signal TID consisting of 4 bits
<0>、TID<2>、TID<2>、TID<3>を自己のバイトID信号として取り込むとともに、それに+1の加算動作を行って4ビットからなる次段のバイトID信号TIDC<0>、TIDC<1>、TIDC< <0>, TID <2>, TID <2>, TID to <3> fetches as its own byte ID signal, it next byte ID signal TIDC composed of four bits by performing an addition operation of the +1 <0> , TIDC <1>, TIDC <
2>、TIDC<3>を生成する。 2>, to generate a TIDC <3>.

【0042】加算回路は、特に制限されないが、次ような各回路から構成される。 The adder circuit is not particularly limited, and from each such following as circuit. 最下位ビットの出力信号TI Output signal TI of the least significant bit
D<0>は、最下位ビット目の入力信号TID<0>をインバータ回路により反転させることにより形成される。 D <0> is formed by inverting the least significant bit of the input signal TID <0> inverter circuit. 第2位ビット目の出力信号TID<1>は、入力された最下位ビットTID<0>と第2位ビットTID< # 2 bit of the output signal TID <1> is inputted least significant bit TID <0> and the second order bit TID <
1>とを受ける排他的論理和回路により形成される。 It is formed by an exclusive OR circuit which receives the 1> and. 第3位ビット目の出力信号TID<2>は、上記入力された最下位ビットTID<0>と第2位ビットTID<1 # 3 bit of the output signal TID <2> is the input least significant bit TID <0> and the second order bit TID <1
>とのナンド(NAND)出力と第3位ビットTID< > And NAND (NAND) output of the third largest bit TID <
2>の反転信号とを受ける排他的論理和回路により形成される。 Is formed by an exclusive OR circuit receiving an inverted signal of the 2>. 最上位ビット目の出力信号TID<3>は、上記入力された最下位ビットTID<0>と第2位ビットTID<1>とによるナンド(NAND)出力と、上記第3位ビットTID<2>の反転信号とノア(NOR) Output signals TID <3> of the uppermost bit is the input least significant bit TID <0> and the NAND (NAND) output by the second bit TID <1>, the third order bit TID <2 inverted signal and Noah> (NOR)
出力を形成し、それと最上位ビット目の入力信号TID It forms the output, at the same input signal TID of the uppermost bit
<3>とを排他的論理和回路に供給して形成される。 <3> and a are formed by supplying to the exclusive OR circuit.

【0043】上記一致比較回路の出力信号TBEは、テスト信号TEによりゲートが制御されるアンドゲート回路G1とノアゲート回路G3を通してバイト選択信号B [0043] The output signal TBE coincidence comparison circuit, byte selection signal through the AND gate circuit G1 and the NOR gate G3 whose gate is controlled by the test signal TE B
SLとして出力される。 It is output as the SL. つまり、テスト信号TEがハイレベル(論理1)のときに、ゲート回路G1がゲートを開いて、一致比較回路の出力信号TBEがハイレベルの一致出力なら、上記バイト選択信号BSLをロウレベルにして、かかるバイトに対応したライトアンプWA又はリードアンプを活性化させ、8ビット(1バイト)の単位でのデータ入出力を行う。 That is, when the test signal TE is at a high level (logic 1), the gate circuit G1 is opened gate, the output signal TBE of coincidence comparison circuits if the high level of the coincidence output, and the byte selection signal BSL in low level, the write amplifier WA or read amplifier corresponding to such byte is activated, performs data input and output in units of 8 bits (1 byte).

【0044】上記ノアゲート回路G3の他方の入力には、アントゲート回路G2の出力信号が供給される。 [0044] The other input of the NOR gate circuit G3, the output signal of Ant gate circuit G2 is supplied. このアンドゲート回路G2は、上記テスト信号TEがインバータ回路N1により反転されて供給されることにより、通常モードのときにゲートを開くようにされる。 The AND gate circuit G2, by the test signal TE is supplied is inverted by the inverter circuit N1, it is to open the gates in the normal mode. つまり、上記通常モードでは、信号TEがロウレベルとなって上記アンドゲート回路G1がゲートを閉じて上記一致比較回路の出力信号TBEを出力伝達を禁止し、インバータ回路N1の出力信号がハイレベルとってアンドゲート回路G2のゲートを開くので、バイト選択信号BE That is, in the normal mode, the signal TE becomes low level to close the AND gate circuit G1 is a gate to disable output transmitting an output signal TBE in the coincidence comparison circuit, the output signal of the inverter N1 is taking a high level since opening the gates of the aND gate circuit G2, byte selection signal BE
iを伝達させる。 i is allowed to transfer. つまり、バイト選択信号BEiがハイレベルなら上記バイト選択信号BSLをロウレベルにして、かかるバイトに対応したライトアンプWA又はリードアンプを活性化させて対応する1バイトのデータ入出力を行う。 That is, byte selection signal BEi is a high level if the byte select signal BSL to low level, thereby activating the write amplifier WA or read amplifier corresponding to such byte inputting and outputting data corresponding 1 byte. これに対して、バイト選択信号BEiがロウレベルなら上記バイト選択信号BSLをハイレベルにして、かかるバイトに対応したライトアンプWA又はリードアンプを非活性化させて当該バイトをマスクさせる。 In contrast, byte selection signal BEi is the low level if the byte selection signal BSL in a high level, the write amplifier WA or read amplifier corresponding to such byte deactivates to mask the bytes.

【0045】上記バイトID生成回路及び一致比較回路は、同図に示したような簡単な論理ゲート回路からなり、特にバイトID生成回路としての加算回路は、いわば静的な信号伝達動作しか行わないから、その駆動能力は極く小さくてよい。 [0045] The byte ID generation circuit and coincidence comparison circuit consists of a simple logic gate circuits shown in the figure, the addition circuit as particularly byte ID generation circuit does not perform only speak static signal transfer operation from the driving capability may be extremely small. したがって、これらの各回路を構成する素子は、極く小さく形成できるために、上記バイトID生成用の各信号TID<0>〜TID<3>を伝達する配線チャンネル下の半導体基板上に作り込む(埋め込む)ことが可能になる。 Therefore, elements constituting each of these circuits, in order to be very small form, fabricated on a semiconductor substrate below wiring channels for transferring the byte ID signals TID <0> for generating ~TID <3> (embedded) it becomes possible. 例えば、上記各信号TID For example, the respective signals TID
<0>〜TID<3>を3層目の金属配線層で形成し、 <0> ~TID the <3> to form a three-layer metal wiring layer,
加算回路を構成する各ゲート間を接続する配線は、その下の第2層目と第1層目の金属配線層を利用して形成することができる。 Wires for connecting the respective gates constituting the adder circuit can be formed by utilizing the second layer and the first-layer metal wiring layers underneath.

【0046】図5には、上記メモリマットにおけるメモリアレイMARY、ワード線選択回路の一実施例の回路図が示されている。 [0046] Figure 5 is a memory array MARY in the memory mat a circuit diagram of an embodiment of a word line selection circuit. 同図においては、メモリアレイ部に含まれるビット線のイコライズ&プリチャージ回路も合わせて描かれている。 In the figure, it is drawn to be equalized and the precharge circuit of the bit lines included in the memory array. 同図のメモリマットは、上記バンクアドレス#0〜#nのうちの1つのバンク#jが代表として例示的に示されている。 Memory mats in the figure is one bank #j of the above bank address # 0 to # n is illustratively shown as a representative. バンク(メモリマット) Bank (memory mat)
#jに設けられる複数の相補ビット線及び複数のワード線のうち、一対の相補ビット線BLm,/BLmと1本のビット線BLn、ワード線WL0,WLm、WLm+ Among the plurality of complementary bit lines and a plurality of word lines provided to #j, a pair of complementary bit lines BLm, / BLm and one bit line BLn, word lines WL0, WLm, WLm +
1,WLnが代表として例示的に示されている。 1, WLn are illustratively shown as a representative.

【0047】ワード線WL0とビット線BLmとの交点に設けられたメモリセルを例にして説明すると、アドレス選択MOSFETQmのゲートは、ワード線に接続される。 [0047] When the memory cells provided at intersections of the word line WL0 and the bit line BLm is described as an example, the gate of the address selection MOSFETQm is connected to the word line. 上記MOSFETQmの一方のソース,ドレインは、ビット線BLmに接続される。 One source of the MOSFET Qm, the drain is connected to the bit line BLm. 上記MOSFETQ The above MOSFETQ
mの他方のソース,ドレインは、記憶キャパシタCsの一方の電極である蓄積ノードNsに接続される。 The other of the source, the drain of m is connected to a storage node Ns is one electrode of the storage capacitor Cs. そして、記憶キャパシタCsの他方の電極は、他のメモリセルの記憶キャパシタの他方の電極と共通化されて、プレート電圧VPLが印加される。 The other electrode of the storage capacitor Cs, is common with the other electrode of the storage capacitor of the other memory cell, the plate voltage VPL is applied.

【0048】上記のようなメモリセルは、ワード線と相補ビット線のうちの一方との交点にマトリッス配置される。 The memory cell as described above is Matorissu located at a cross point between one of the word lines and the complementary bit line. 例えば、ワード線WLmとそれと隣接するワード線WLm+1においては、ワード線WLmと相補ビット線のうちの一方のビット線BLmとの交点にメモリセルが設けられ、ワード線WLm+1と相補ビット線のうちの他方のビット線/BLmとの交点にメモリセルが設けられる。 For example, in the word line WLm + 1 adjacent to it and the word line WLm, memory cells are provided at intersections between one bit line BLm of the word line WLm and a complementary bit line, of the word line WLm + 1 and the complementary bit line memory cell is provided at the intersection of the other bit line / BLm. このようにワード線の奇数と偶数毎に相補ビット線の一方と他方に交互にメモリセルを配置することの他、互いに隣接する2本のワード線を一対として、かかる2本のワード線毎にそれぞれ設けられる2個ずつのメモリセルを相補ビット線の一方と他方に交互に配置するようにしてもよい。 Alternately one and the other of the thus word lines in the odd-numbered complementary bit lines for each even number other placing the memory cell, as a pair of two word lines adjacent to each other, each such two word lines the memory cells of each two respectively provided may be arranged alternately on one and the other of the complementary bit lines.

【0049】上記相補ビット線BLm,/BLmには、 [0049] the complementary bit line BLm, to / BLm is,
イコライズ&プリチャージ回路を構成するNチャンネル型MOSFETQ14〜Q16が設けられる。 N-channel type MOSFETQ14~Q16 constituting the equalizing and precharging circuit is provided. MOSF MOSF
ETQ14は、相補ビット線BLmと/BLmのハイレベルとロウレベル(又はロウレベルとハイレベル)を短絡してハーフ電位に設定する。 ETQ14 is set to half the potential by short-circuiting high and low levels of the complementary bit lines BLm and / BLm (or low and high level). MOSFETQ15とQ MOSFETQ15 and Q
16は、相補ビット線BLm,/BLmの上記短絡によるハーフ電位がリーク電流等により変動するのを防止するためのものであり、ハーフプリチャージ電圧VMPを上記相補ビット線BLm,/BLmに供給する。 16, the complementary bit lines BLm, are those half potential for preventing the variation due to the leak current or the like by the short circuit / BLm, supplies a half precharge voltage VMP the complementary bit lines BLm, to / BLm . これらのMOSFETQ14〜Q16のゲートは、共通に接続されてプリチャージ&イコライズ信号BLEQjが供給される。 The gates of these MOSFETQ14~Q16 is connected to a common precharge & equalize signal BLEQj supplied. つまり、ワード線が選択レベルから非選択レベルにリセットされた後に、上記信号BLEQjがハイレベルに変化し、上記MOSFETQ14〜Q16をオン状態にして相補ビット線BLm,/BLmのプリチャージとイコライズ動作を行わせる。 That is, after the word line is reset from a selection level to a non-selection level, the signal BLEQj is changed to the high level, the complementary bit lines BLm and the MOSFETQ14~Q16 the on state, / BLm a precharge and equalizing operation to perform.

【0050】上記複数のワード線WL0〜WLnに対応して複数のワード線駆動回路WD0〜WDnが設けられる。 [0050] in correspondence with the plurality of word lines WL0~WLn plurality of word line drive circuit WD0~WDn provided. 同図では、そのうちワード線WLmに対応したワード線駆動回路WDmの具体的回路が代表として例示的に示されている。 In the drawing, of which specific circuit of the word line driving circuit WDm corresponding to the word line WLm is illustratively shown as a representative. 上記ワード線駆動回路WDmには、そのソースが昇圧電源VDHに接続されたPチャンネル型M The aforementioned word line driver circuit WDm, P-channel type whose source is connected to the boosted power supply VDH M
OSFETQ6と、回路の接地電位にソースが接続されたNチャンネル型MOSFETQ7とにより構成されたCMOSインバータ回路が用いられる。 And OSFETQ6, CMOS inverter circuit is used which is constituted by an N-channel type MOSFETQ7 source to the ground potential of the circuit is connected. 上記MOSFE The above MOSFE
TQ6とQ7のドレインが共通接続され出力端子を構成し、上記ワード線WLmに接続される。 Drains of TQ6 and Q7 are commonly connected to constitute an output terminal, connected to the word line WLm. 上記MOSFE The above MOSFE
TQ6とQ7のゲートは、共通接続されて入力端子を構成し、ロウ(X)デコーダRDECにより形成された選択信号が供給される。 Gates of TQ6 and Q7 are commonly connected to form an input terminal, the row (X) selection signal generated by the decoder RDEC is supplied.

【0051】上記CMOSインバータ回路(Q6とQ [0051] The CMOS inverter circuit (Q6 and Q
7)の入力端子と上記昇圧電源VDHとの間には、そのソース−ドレイン経路が接続されたプリチャージ用のP Between the input terminal and the boosted power supply VDH 7), its source - P for precharging the drain path is connected
チャンネル型MOSFETQ9と、非選択ラッチ用のP And channel type MOSFETQ9, P for non-selection latch
チャンネル型MOSFETQ8が並列形態に設けられる。 Channel MOSFETQ8 is provided in parallel form. 上記非選択ラッチ用のPチャンネル型MOSFET P-channel MOSFET for the unselected latch
Q8のゲートは、上記CMOSインバータ回路(Q6とQ7)の出力端子に接続される。 The gate of Q8 is connected to the output terminal of the CMOS inverter circuit (Q6 and Q7). 上記プリチャージ用のPチャンネル型MOSFETQ9のゲートには、プリチャージ信号WPHが供給される。 The gate of the P-channel type MOSFETQ9 for the precharge, the precharge signal WPH is supplied. このプリチャージ信号WPHを形成する信号発生回路は、上記昇圧電源VDH Signal generating circuit for forming the precharge signal WPH is the step-up power supply VDH
を動作電圧として、ワード線の選択レベルに対応したハイレベルと回路の接地電位のようなロウレベルの信号W As operating voltages, low level signal W such as the ground potential of the high level and the circuit corresponding to the selection level of the word line
PHを形成する。 To form a PH.

【0052】上記MOSFETQ14は、レベルリミッタ用のMOSFETである。 [0052] The above MOSFETQ14 is a MOSFET for level limiter. 図示しないセンスアンプが電源電圧Vddで動作する場合、相補ビット線BLm又は/BLmの電位のハイレベルは電源電圧Vddに対応したものとなり、上記昇圧電圧VDHの電位は、上記電源電圧Vdd+Vthに形成される。 If a sense amplifier (not shown) is operated at power supply voltage Vdd, a high level potential of the complementary bit lines BLm or / BLm becomes one corresponding to the supply voltage Vdd, the potential of the boosted voltage VDH is formed in the power supply voltage Vdd + Vth that. 上記センスアンプが降圧された内部電圧VDLで動作する場合には、上記昇圧電圧VDHは、VDL+Vthにされる。 When operating in the internal voltage VDL of the sense amplifier is buck, the boosted voltage VDH is the VDL + Vth. ここで、Vth Here, Vth
はアドレス選択MOSFETQmのしきい値電圧であり、センスアンプの増幅動作によって増幅された相補ビット線BLm又は/BLmの電源電圧Vdd又はVDL Is the threshold voltage of the address selection MOSFET Qm, the power supply voltage Vdd or VDL amplified complementary bit line BLm or / BLm by the amplifying operation of the sense amplifier
のようなハイレベルの信号をレベル損失なくキャパシタCsに伝えるようにされる。 It is a high level signal such as to convey the level without loss capacitor Cs.

【0053】図6には、上記ロウデコーダRDECとそれに設けられるワードドライバの一実施例の具体的回路図が示されている。 [0053] Figure 6 is a specific circuit diagram of an embodiment of a word driver is provided thereto and the row decoder RDEC is shown. AX20〜27は、3ビットからなるロウ(X)アドレス信号A2〜A4をプリデコーダによりプリデコードして形成された信号であり、AX50 AX20~27 is a signal formed by predecoding the row (X) address signals A2~A4 predecoder of 3 bits, AX50
〜57は、3ビットからなるロウ(X)アドレス信号A To 57, the row consisting of 3 bits (X) address signals A
5〜A7をプリデコーダによりプリデコードして形成された信号である。 The 5~A7 a signal formed by predecoding the predecoder. 上記プリデコード信号AX20〜A2 The predecode signal AX20~A2
7のうち、1つがゲートに供給されたMOSFETQ3 Of 7, one of which is supplied to the gate MOSFETQ3
と、上記プリデコード信号AX50〜57のうち、1つがゲートに供給されたMOSFETQ4とが直接形態に接続されて上記ロウデコーダ(RDEC)が構成され、 When, among the pre-decode signal AX50~57, 1 single but connected directly to form a MOSFETQ4 supplied to gate the row decoder (RDEC) is constructed,
選択タイミング信号XDGBが供給される。 Selection timing signal XDGB supplied.

【0054】上記ロウデコーダ(RDEC)は、NAN [0054] The row decoder (RDEC) is, NAN
D(ナンド)構成のダイナミック型論理回路から構成され、プリチャージ信号XDPによりスイッチ制御されるPチャンネル型のプリチャージMOSFETQ1と、非選択レベルのラッチを行うインバータ回路とPチャンネル型MOSFETQ2が設けられる。 Consists dynamic logic circuit D (NAND) structure, a precharge MOSFETQ1 of P-channel type to be switched controlled by a precharge signal XDP, an inverter circuit and a P-channel type MOSFETQ2 performing latching of the non-selected level is provided. 上記プリチャージMOSFETQ1によりハイレベルにプリチャージされたノードが、上記MOSFETQ3及びQ4を通してタイミング信号XDGBのロウレベルによりディスチャージされるか否かで選択/非選択のデコード信号が形成される。 The is precharged by the precharge MOSFETQ1 to the high level node, the decode signal selection / non-selection on whether is discharged to the low level of the timing signal XDGB through the MOSFETQ3 and Q4 are formed. 特に制限されないが、上記タイミング信号XDG Not particularly limited, the timing signal XDG
Bは前記第1の判定回路の判定結果により発生される。 B is generated by the determination result of the first judging circuit.
この他に上記プリデコード信号又は後述するワード線選択タイミング信号X0MB〜X3MBの発生を上記第1 The generation of the word line select timing signal X0MB~X3MB to the predecode signal or later In addition to this first
の判定回路の判定結果により有効/無効にするようにしてメモリマットのロウ系選択動作を制御するものであってもよい。 Of so as to enable / disable the determination result of the determination circuit may be configured to control the row-system selecting operation of the memory mats.

【0055】上記インバータ回路の出力信号を受けて、 [0055] In response to the output signal of the inverter circuit,
その入力にハイレベル側の信号を帰還させるPチャンネル型MOSFETQ2が設けられる。 P-channel type MOSFETQ2 for feeding back a signal of the high level side is provided at its input. このMOSFET This MOSFET
Q2は、プリデコード出力AX2iとAX5iによりM Q2 is, M by the pre-decode output AX2i and AX5i
OSFETQ3又はQ4がオフ状態にされたデコード出力は、上記プリチャージMOSFETQ1によりプリチャージされたハイレベルである。 Decoding OSFETQ3 or Q4 is turned off the output is a high level precharged by the precharge MOSFETs Q1. このハイレベルは、上記プリチャージ期間の終了によりMOSFETQ1がオフ状態にされ、上記プリデコード出力AX2i又はAX This high level, MOSFETs Q1 by the end of the precharge period is in the OFF state, the predecode output AX2i or AX
5iによりMOSFETQ3又はQ4がオフ状態にされるためにフローティング状態となり、カップリングやリーク電流によりハイレベルから不所望にロウレベルの選択レベルにされる虞れが生じる。 MOSFETQ3 or Q4 becomes a floating state in order to be turned off by 5i, possibility arises that is from the high level to the undesirably low level of the selection level by coupling or leakage current. そこで、インバータ回路IV1のロウレベルを受けて、帰還用のPチャンネル型MOSFETQ2がオン状態となってインバータ回路の入力レベルを電源電圧Vddに維持させる。 Therefore, by receiving the low level of the inverter circuit IV1, to maintain the input level of the inverter circuit to the power supply voltage Vdd P-channel type MOSFETQ2 for feedback it is turned on.

【0056】上記インバータ回路の出力信号は、特に制限されないが、4本のワード線WL0〜WL3に対応された選択信号である。 [0056] The output signal of the inverter circuit is not particularly limited, a selection signal corresponding to four word lines WL0 to WL3. このような4つのワード線WL0 Such four word lines WL0
〜WL3の中から、下位ビットのロウ(X)アドレス信号A0とA1をデコードし、それに選択タイミング信号を加えた4通りのワード線選択タイミング信号X0MB From the ~WL3, decodes the low-order bits of the row (X) address signals A0 A1, the word line select timing signal X0MB four types plus it to the selection timing signal
〜X3MBにより指定された1つのワード線が選択される。 One word line specified by ~X3MB is selected.

【0057】上記インバータ回路の出力信号がハイレベルの選択レベルであるときMOSFETQ5がオン状態となっており、上記1つのワード線選択タイミング信号X3MBがハイレベルからロウレベルに変化すると、上記昇圧電源VDHの電圧で動作するPチャンネル型MO [0057] When the output signal of the inverter circuit is at the high level selected MOSFETQ5 are turned on, when the one word line select timing signal X3MB changes from the high level to the low level, the boosted power supply VDH P-channel type MO operating at voltage
SFETQ6とNチャンネル型MOSFETQ7からなるワードドライバにロウレベルの入力信号が供給され、 Low level input signal is supplied to the word driver consisting SFETQ6 and N-channel type MOSFET Q7,
その出力端子に接続されたワード線WL3をロウレベルから上記昇圧電源VDHの電圧に対応したハイレベルに立ち上げる。 Raising the word line WL3 connected to an output terminal from the low level to the high level corresponding to the voltage of the boosted power supply VDH.

【0058】上記インバータ回路の出力信号がハイレベルの選択レベルであるときMOSFETQ5とともに、 [0058] with MOSFETQ5 when the output signal of the inverter circuit is at the high level of the selection level,
他のMOSFETもオン状態になっているが、上記ワード線選択タイミング信号X0MB〜X2MBがハイレベルのままとなっており、ワードドライバのNチャンネル型MOSFETがオン状態になってワード線WL0〜W Although turned also turned on the other MOSFET, the word line select timing signal X0MB~X2MB has become a remains high, the word line N channel MOSFET of the word driver is turned on WL0~W
L2をロウレベルの非選択状態のままにする。 The L2 to remain in a non-selected state at a low level. Pチャンネル型MOSFETQ8は、非選択レベルのラッチ用のMOSFETであり、ワード線WL3が非選択のロウレベルのときにオン状態になって、上記ワードドライバの入力端子を昇圧電源VDHにしてPチャンネル型MOS P-channel type MOSFETQ8 is a MOSFET for latching of the non-selected level, in the ON state when the word line WL3 is low unselected, P-channel MOS and the input terminal of the word driver to the boosted power supply VDH
FETQ6をオフ状態にさせる。 To the FETQ6 in the off state. Pチャンネル型MOS P-channel MOS
FETQ9は、プリチャージMOSFETであり、プリチャージ信号WPHのロウレベルによりオン状態になってワードドライバの入力端子を上記サブ電源線SVCW FETQ9 is precharge MOSFET, the precharge signal word driver the sub power line input terminal of the turned on state by the low level of the WPH SVCW
の電圧にプリチャージさせる。 To be pre-charged to the voltage.

【0059】上記インバータ回路の出力信号がロウレベルの非選択レベルであるときMOSFETQ5を代表とするMOSFETがオフ状態になっている。 [0059] MOSFET output signal of the inverter circuit is typified by MOSFETQ5 when a low level of the non-selection level is in the OFF state. したがって、上記ワード線選択タイミング信号X0MB〜X3M Therefore, the word line select timing signal X0MB~X3M
Bのいずれか1つがハイレベルからロウレベルに変化しても、それに応答せず上記プリチャージレベルに対応したワード線WL0〜WL3のロウレベルにより、Pチャンネル型MOSFETQ8がオン状態になって、ワードドライバの入力端子に昇圧電源VDHに対応したハイレベルを帰還させるというラッチがかかり、ワード線WL It is varied to the low level from any one of a high level of B, the low level of the word line WL0~WL3 corresponding to the precharge level without response thereto, P-channel type MOSFETQ8 is turned ON, the word driver takes latch that is fed back to the high level corresponding to the boosted power supply VDH to the input terminal, the word line WL
0〜WL3等の非選択状態が維持される。 Unselected state such 0~WL3 is maintained.

【0060】特に制限されないが、冗長ワード線RWL [0060] is not particularly limited, but the redundant word line RWL
0にも、上記同様なワードドライバ、ラッチ用MOSF 0 also, the same word driver, latching MOSF
ET及びプリチャージMOSFETが設けられる。 ET and precharge MOSFET is provided. この冗長ワード線RWL0は、上記タイミング信号XDGB The redundant word line RWL0 is the timing signal XDGB
と、図示しない不良アドレス記憶用のヒューズ回路と、 When the fuse circuit for the defective address storage (not shown)
不良アドレスと入力されたXアドレスとの比較を行うアドレス比較回路からなる冗長回路により形成された冗長ワード線選択信号XR0Bに同期して選択される。 Defective address in synchronization with the redundant word line selection signal XR0B formed by a redundant circuit comprised of an address comparator circuit for comparing the input X address is selected. このとき、不良アドレスの比較一致信号により、正規回路であるプリデコーダAX20〜27及びAX50〜57又はワード線選択タイミング信号X0MB〜X3MBが非選択レベルにされので、不良ワード線に対する選択動作は行われない。 At this time, the compare match signal of the defective address, the predecoder AX20~27 a normal circuit and AX50~57 or word line select timing signal X0MB~X3MB that is in the non-selection level, the selection operation for the defective word line is performed Absent.

【0061】この実施例のメモリアレイMARYの両側には、前記図6に示したようにセンスアンプSA(プリチャージ回路PC)が設けられる。 [0061] On both sides of the memory array MARY of this embodiment, FIG. 6 sense amplifier as shown in SA (precharge circuits PC) are provided. 特に制限されないが、上記ワード線WL0〜WL3等と直交するように配置される相補ビット線のピッチと、センスアンプやプリチャージ回路のピッチを合わせるために、奇数番目の相補ビット線と偶数番目の相補ビット線に対応されたセンスアンプが左右に振り分けられる。 Not particularly limited, and the pitch of the complementary bit lines are arranged perpendicular to the said word line WL0~WL3 like, to match the pitch of the sense amplifier and precharge circuit, the odd-numbered complementary bit lines and even-numbered sense amplifiers corresponding to the complementary bit lines are distributed to the right and left. このようなセンスアンプSAの配置により、相補ビット線の2倍のピッチに1つのセンスアンプを配置できるようにされる。 By this arrangement of the sense amplifier SA, is it possible to place a single sense amplifier to twice the pitch of the complementary bit lines.

【0062】前記の実施例から得られる作用効果は、下記の通りである。 [0062] operational effects obtained by the embodiments are as follows. すなわち、 (1) 半導体記憶装置に設けられる入出力回路をバイト単位で入力又は出力させる分割入出力回路の複数個により構成し、上記各分割入出力回路に対応して設けられるID生成回路として、+1の加算又は−1の減算動作を行う演算回路を用い、分割入出力回路に設けられた上記演算回路を縦列形態に接続して初段の演算回路には固定的に形成され又はプログラマブルに形成されたID設定信号を供給し、各演算回路の入力信号又は出力信号を自己に割り当てられたID信号とし、所定の動作モードの際に入力されたID信号との一致判定を比較回路で行い、かかる一致信号により書き込み又は読み出し動作モードに応じて入力回路又は出力回路を活性化させることにより、汎用のメモリテスタを用いたリード/ライトテストを That is, ID generation circuit provided corresponding to (1) the input-output circuit provided in a semiconductor memory device constituted by a plurality of divided output circuit for input or output in bytes, each divided input-output circuit, an operational circuit for performing subtraction operation of addition or -1 +1, formed in the fixed-formed or programmable in the first stage of the operation circuit by connecting the arithmetic circuit provided in the divided output circuit in cascade form supplying the ID setting signal, an input signal or output signal of the arithmetic circuit and ID signals assigned thereto, performs the comparison circuit match determination between the input ID signal when the predetermined operation mode, according by activating the input circuit or an output circuit in accordance with the write or read operation mode by the match signal, the read / write test using a general-purpose memory tester うようにされた入出力回路において、回路及びレイアウトの設計や検証を容易にすることができるという効果が得られる。 In output circuit which is in Migihitsuji, there is an advantage that it is possible to facilitate the design and verification of the circuit and layout.

【0063】(2) 上記メモリセルをダイナミック型メモリセルで構成し、上記メモリアレイには上記ビット線に読み出されたメモリセルの記憶情報を読み出して増幅して、メモリセルの記憶電荷をもとの状態に戻すセンスアンプと、上記ビット線の電位をプリチャージさせるプリチャージ回路及びビット線を上記複数バイトに対応した共通入出力線に接続されるカラムスイッチを設けてなるダイナミック型RAMとすることにより、大記憶容量で多バイトを図りつつ、上記バイト制御回路による汎用メモリテスタでのリード/ライト試験が可能になるという効果が得られる。 [0063] (2) constitute the memory cells in a dynamic memory cell, in the memory array is amplified by reading the information stored in the memory cell read to the bit line, also the storage charge of the memory cell the sense amplifier and, dynamic RAM precharge circuit and the bit line precharging potential of the bit line formed by providing a column switch connected to the common output line corresponding to the plurality of bytes to return to the state of it makes while achieving multi-byte large storage capacity, an effect that it is possible to read / write test in general-purpose memory tester according to the byte control circuit is obtained.

【0064】(3) 上記比較回路の出力が有効にされる所定の動作モードは、テストモードとすることにより、上記メモリアレイに対して汎用のメモリテスタを用いて行われる不良ビットを検出するためのテストが実現できるという効果が得られる。 [0064] (3) a predetermined operation mode output is enabled the comparison circuit, by a test mode, for detecting the defective bits is performed using a general-purpose memory tester to said memory array effect is obtained in that test can be realized.

【0065】(4) 上記メモリアレイと上記アドレス選択回路を含んで1つのメモリマットを構成し、かかるメモリマットの複数個と、上記複数個のメモリマットに対して共通に設けられる制御回路とを設けることにより、かかるメモリマットに対しても上記同様なマット選択用演算回路と、上記マット選択用演算回路に供給された入力信号又は出力信号を自己に割り当てられたマット選択アドレス信号としてメモリアクセスの際に入力されたアドレス信号との一致比較を判定するマット選択用比較回路を設けてマット選択動作を行わせるようにすることにより、入出力回路の設計や検証とともにマット選択回路においてもその設計と検証を容易にすることができるという効果が得られる。 [0065] (4) constitute one memory mat comprising said memory array and said address selection circuit, a plurality of such memory mats and a control circuit provided in common for the plurality of memory mats by providing, according to the above same mat select operation circuit also to the memory mats, the memory access input signal or output signal is supplied to the mat selecting operation circuit as a mat selection address signals assigned thereto by providing a mat selection comparison circuit for determining the coincidence comparison between the input address signal so as to perform a mat selection operation when the even the design in the mat selection circuit together with the design and verification of the input and output circuits effect that can facilitate verification.

【0066】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0066] Although the present inventors from the made the invention has been specifically described based on examples that, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say. 例えば、1つのメモリマットに設けられるメモリアレイの記憶容量は、種々の実施形態を採ることができる。 For example, the storage capacity of the memory array provided in one memory mat can take various forms. メモリアレイは、その中央部分にセンスアンプ、プリチャージ回路、 Memory array, a sense amplifier in its central portion, a precharge circuit,
及びカラムスイッチを配置し、両側にメモリセルを配置するというシェアードセンスアンプ方式を採用するものであってもよい。 And column switches are arranged, it may be configured to employ the shared sense amplifier system of placing the memory cell on either side. さらに、演算回路はインクリメントもしくはデクリメントの単位を限定するものでなく、同時に所定の回路をマルチ選択できることはいうまでもない。 Furthermore, the arithmetic circuit does not limit the unit increment or decrement, can of course be multi-select a predetermined circuit simultaneously.

【0067】ダイナミック型メモリセルが形成される半導体領域には、前記のような基板電圧VBBではなく回路の接地電位とするものであってもよい。 [0067] The semiconductor region dynamic memory cell is formed may be one which the ground potential of the circuit rather than the substrate voltage VBB as described above. この場合、ダイナミック型メモリセルにおけるアドレス選択MOSF In this case, the address selection in dynamic memory cells MOSF
ETでのリーク電流を減らすために、言い換えるならば、メモリセルの情報保持特性を維持するためにビット線のロウレベル電位を回路の接地電位より高くするといういわゆるBSG(ブーステッドセンスグランド)方式を採用するものであってもよい。 To reduce the leakage current in the ET, in other words, a so-called BSG (Boosted Sense Ground) system that higher than the ground potential of the circuit a low-level potential of the bit line in order to maintain the information holding characteristic of the memory cell it may be one that. さらに、リフレッシュ動作など情報バックアップ中は、ワード線、センスアンプのみ活性化させればよいので、それ以外を基板バイアス印加させることで、全体としてリーク電流を削減させるものであってもよい。 Furthermore, in the information such as the refresh operation backup, the word line, since it is sufficient to only activate the sense amplifier, the other a be to the substrate bias applied may be one which reduces the leakage current as a whole.

【0068】ビット線の電位を電源電圧に対してアドレス選択MOSFETのしきい値電圧分だけ降圧した電圧とし、ワード線の選択レベルを電源電圧を用いるようにして昇圧回路を省略するものであってもよい。 [0068] The potential of the bit line to a voltage obtained by stepping down by the threshold voltage of the address selection MOSFET to the power supply voltage, there is omitted the step-up circuit by the selection level of the word line to use a power supply voltage it may be. あるいは、上記両者を組み合わせるものとしてもよい。 Alternatively, or as to combine the both. このようにすると、RAMモジュールと外部に設けられたCM In this way, CM provided in the RAM module and an external
OS論理回路との素子プロセスの整合性が良くなりその簡素化が可能になる。 OS integrity element processes a logic circuit is improved to allow its simplified.

【0069】上記半導体集積回路装置に搭載されるRA [0069] RA is mounted on the semiconductor integrated circuit device
Mモジュールの他、シンクロナスDRAM、あるいはランバス仕様のDRAM等のように外部端子との間で複数バイトの単位でのデータの入出力が行われるものに同様に適用することができる。 Other M module, can be similarly applied to those input and output of data in units of multiple bytes is performed between the external terminals as a DRAM or the like of the synchronous DRAM or Rambus specification. この場合、上記のような単体の半導体記憶装置あるいは上記RAMモジュールに搭載されるメモリマットは、上記のようなダイナミック型メモリセルを用いるものの他、スタティック型メモリセルを用いる構成とするものであってもよし、あるいは不揮発性メモリ等のセルを用いるものであってもよい。 In this case, the memory mats to be mounted on a single semiconductor memory device or the RAM module as described above, others using dynamic memory cells as described above, there is to be configured using a static memory cell Moyoshi or may be with a cell such as a nonvolatile memory. この発明は、RAMモジュールを搭載した半導体集積回路装置及び単体の半導体記憶装置に広く利用できる。 The present invention can be widely utilized in the semiconductor integrated circuit device and a single semiconductor memory device equipped with a RAM module. もちろん、ASIC(特定用途向半導体集積回路装置)上の各機能ブロックにおいても活用できることはいうまでもない。 Of course, ASIC can of course be utilized also in the functional block on (application specific semiconductor integrated circuit device).

【0070】 [0070]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application, according to the present invention, is as follows. すなわち、半導体記憶装置に設けられる入出力回路をバイト単位で入力又は出力させる分割入出力回路の複数個により構成し、上記各分割入出力回路に対応して設けられるID生成回路として、+1の加算又は−1の減算動作を行う演算回路を用い、分割入出力回路に設けられた上記演算回路を縦列形態に接続して初段の演算回路には固定的に形成され又はプログラマブルに形成されたID設定信号を供給し、各演算回路の入力信号又は出力信号を自己に割り当てられたID信号とし、所定の動作モードの際に入力されたID信号との一致判定を比較回路で行い、かかる一致信号により書き込み又は読み出し動作モードに応じて入力回路又は出力回路を活性化させることにより、汎用のメモリテスタを用いたリード/ライトテストを行うよう That is, constructed by a plurality of divided output circuit for inputting or outputting output circuit provided in the semiconductor memory device in bytes, as an ID generating circuit provided corresponding to each of the divided output circuit, the + 1 adder or using the arithmetic circuit for performing a subtraction operation of -1, ID set formed fixedly formed or programmable in the first stage of the operation circuit by connecting the arithmetic circuit provided in the divided output circuit in cascade form supplying a signal, the input signal or the output signal of the operation circuit and ID signals assigned thereto, performs the comparison circuit match determination between the input ID signal when a predetermined operation mode, according coincidence signal by activating the input circuit or an output circuit in accordance with the write or read operation mode, so as to perform read / write tests using general-purpose memory tester された入出力回路の設計や検証を容易にすることができる。 The design and validation of the input and output circuits can be facilitated.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明が適用されたRAMモジュールの一実施例を示すブロック図である。 1 is a block diagram showing an embodiment of the present invention is applied RAM module.

【図2】この発明に係るRAMモジュールにおけるバイトID設定の概念を説明するためのバイトとメモリマットとの関係を示す構成図である。 2 is a configuration diagram showing a relationship between a byte and memory mats for explaining the concept of byte ID setting in the RAM module according to the present invention.

【図3】図1の制御回路に含まれるリード・ライトアンプの一実施例を示す信号配置図である。 3 is a signal configuration diagram showing an embodiment of a read-write amplifier included in the control circuit of FIG.

【図4】この発明に係るバイトID生成回路とバイトI [4] byte ID generating circuit according to the present invention and byte I
D比較回路の一実施例を示す回路図である。 Is a circuit diagram showing an embodiment of a D comparator circuit.

【図5】上記RAMモジュールのメモリマットにおけるメモリアレイ、ワード線選択回路の一実施例を示す回路図である。 5 is a circuit diagram showing an embodiment of a memory array, the word line selection circuit in the memory mat of the RAM module.

【図6】上記RAMモジュールのロウデコーダとそれに設けられるワードドライバの一実施例を示す具体的回路図である。 6 is a specific circuit diagram showing one embodiment of a row decoder and word driver provided therewith of the RAM module.

【符号の説明】 DESCRIPTION OF SYMBOLS

MARY…メモリアレイ、SA…センスアンプ、RDE MARY ... memory array, SA ... sense amplifier, RDE
C…ロウデコーダ、CSW…カラムスイッチ、BAG… C ... row decoder, CSW ... column switch, BAG ...
バンクアドレス生成回路、BACP…バンクアドレス一致比較回路、TG…タイミング発生回路、CSEL…カラムセレクタ、GBD…グローバルビット線、RWAm Bank address generating circuit, BACP ... bank address coincidence comparison circuit, TG ... timing generator, CSEL ... column selector, GBD ... global bit lines, RWAm
p…リード・ライトアンプ、VC…電源回路、COMD p ... read-write amplifier, VC ... the power supply circuit, COMD
…コマンドデコーダ、BDV…バスドライバ、BC…バイトID制御回路、WD0〜WDn…ワードドライバ、 ... command decoder, BDV ... bus driver, BC ... byte ID control circuit, WD0~WDn ... word driver,
Q1〜Q16…MOSFET、Qm…アドレス選択MO Q1~Q16 ... MOSFET, Qm ... address selection MO
SFET、Cs…記憶キャパシタ、C1〜C8…キャパシタ、G1〜G3…ゲート回路、N1…インバータ回路。 SFET, Cs ... storage capacitor, C1 to C8 ... capacitors, G1 to G3 ... gate circuit, N1 ... inverter circuit.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI G11C 11/34 371A (72)発明者 重富 隆行 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 裕二 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 大塚 真理子 東京都小平市上水本町五丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中西 悟 東京都小平市上水本町五丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 6 identification symbol FI G11C 11/34 371A (72) inventor Shigetomi Takayuki Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor business portion (72) inventor Kazumasa Yanagisawa Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor business unit (72) inventor Yuji Tanaka, Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd., Hitachi semiconductor business unit (72) inventor Mariko Otsuka Tokyo Kodaira Josuihon-cho, chome # 22 No. 1 Co., Ltd. Hitachi ultra-El es eye system's (72) inventor Satoru Nakanishi Tokyo capital Kodaira Josuihon-cho, chome # 22 No. 1 Co., Ltd. Hitachi ultra-El es eye system's

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、 上記メモリアレイから複数バイトの単位でメモリセルを選択するように上記ワード線とビット線の選択動作を行うアドレス選択回路と、 バイト単位で入力又は出力させる分割入出力回路の複数個から構成されて上記複数バイトからなるデータの入出力動作を行う入出力回路と、 上記各バイトに対応した分割入出力回路に対応して設定されたID信号の+1の加算又は−1の減算動作を行う演算回路と、 上記演算回路の入力信号又は出力信号を自己に割り当てられたID信号として所定の動作モードの際に入力されたID信号との一致比較を判定する比較回路とを備え、 上記分割入出力回路に設けられた上記演算回路を縦列 1. A memory array in which memory cells are arranged comprising a plurality at intersections of a plurality of word lines and a plurality of bit lines, said word line to select a memory cell in units of a plurality of bytes from said memory array and the address selection circuit for selecting operation of the bit line and an input-output circuit is composed of a plurality of divided output circuit for input or output in bytes for input and output operation of the data consisting of said plurality of bytes, each calculation circuit and the input signal or the output signal assigned to the self ID signal of the operation circuit in response to the divided output circuit corresponding to the byte perform +1 addition or -1 subtraction operation of the set ID signal and a determining comparator circuit coincidence comparison between the inputted ID signal when the predetermined operation mode as, tandem the arithmetic circuit provided in the dividing output circuit 態に接続し、初段の演算回路の入力端子には固定的に形成され又はプログラマブルに形成されたID設定信号を供給し、 各バイトに対応した分割入出力回路において、それに対応した比較回路の一致信号により書き込み又は読み出し動作モードに応じて入力回路又は出力回路を活性化させるものであることを特徴とする半導体記憶装置。 Connect to state, the input terminal of the first stage arithmetic circuit supplying fixedly formed or the ID setting signals formed in programmable, the divided output circuit corresponding to each byte, match comparator circuit corresponding thereto the semiconductor memory device which is characterized in that one which activates the input circuit or an output circuit in accordance with the write or read operation mode by the signal.
  2. 【請求項2】 上記メモリセルは、ダイナミック型メモリセルから構成されるものであり、 上記メモリアレイには上記ビット線に読み出されたメモリセルの記憶情報を読み出して増幅して、メモリセルの記憶電荷をもとの状態に戻すセンスアンプと、上記ビット線の電位をプリチャージさせるプリチャージ回路及びビット線を上記複数バイトに対応した共通入出力線に接続されるカラムスイッチが含まれるものであることを特徴とする請求項1の半導体記憶装置。 Wherein said memory cells are those constructed from dynamic memory cells, in the memory array is amplified by reading the information stored in the memory cell read to the bit line, the memory cell a sense amplifier to return the stored charge to the original state, a precharge circuit and a bit line precharging potential of the bit line intended to be within the column switch connected to the common output line corresponding to the plurality of bytes the semiconductor memory device according to claim 1, characterized in that.
  3. 【請求項3】 上記比較回路の出力が有効にされる所定の動作モードは、上記メモリアレイに対して汎用のメモリテスタを用いて行われる不良ビットを検出するためのテストモードであることを特徴とする請求項1の半導体記憶装置。 Wherein the predetermined operation mode output is enabled the comparison circuit, characterized in that it is a test mode for detecting defective bits is performed using a general-purpose memory tester to said memory array the semiconductor memory device according to claim 1,.
  4. 【請求項4】 上記メモリアレイと上記アドレス選択回路を含んで1つのメモリマットを構成し、かかるメモリマットの複数個と、上記複数個のメモリマットに対して共通に設けられる制御回路とを更に備え、 上記複数からなるメモリマットは、 複数ビットのアドレス設定用の入力信号に対して+1の加算又は−1の減算動作を行わせるマット選択用演算回路と、 上記マット選択用演算回路に供給された入力信号又は出力信号を自己に割り当てられたマット選択アドレス信号としてメモリアクセスの際に入力されたアドレス信号との一致比較を判定するマット選択用比較回路とを更に備え、 上記複数からなるメモリマットの上記マット選択用演算回路を縦列形態に接続し、初段のマット選択用演算回路の入力端子には固定的に形成され又は 4. constitute one memory mat comprising said memory array and said address selection circuit, further a plurality of such memory mats and a control circuit provided in common for the plurality of memory mats comprising, a memory mat composed of the plurality, and the mat selecting operation circuit to perform a subtraction operation +1 addition or -1 to the input signal for the plurality of bits of address settings is supplied to the mat selecting operation circuit input or output signal further comprises a mat selected comparison circuit for determining the coincidence comparison between the input address signal during a memory access as mat selection address signals assigned thereto were, memory mats made from the plurality of the mat select operation circuit connected in cascade form, an input terminal of the first-stage mat select operation circuit is fixedly formed or ログラマブルに形成されたアドレス信号を供給し、 各メモリマットにおいて、その一致信号によりアドレス選択動作を活性化させるものであることを特徴とする請求項1の半導体記憶装置。 Supplying an address signal formed Roguramaburu, in each memory mat, a semiconductor memory device according to claim 1, characterized in that to activate the address selection operation by the coincidence signal.
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