JPH11289081A

JPH11289081A - 電界効果トランジスタ

Info

Publication number: JPH11289081A
Application number: JP9154198A
Authority: JP
Inventors: Seiya Kasai; 誠也葛西
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-03
Filing date: 1998-04-03
Publication date: 1999-10-19

Abstract

(57)【要約】【課題】相互コンダクタンスおよびキャリア移動度を
劣化させることなくキャリア密度を高くしたヘテロ接合
電界効果トランジスタを提供すること【解決手段】基板上に形成され、電子親和力が異なる
２層以上の半導体層からなる半導体ヘテロ接合を有する
電界効果トランジスタにおいて、半導体層は、２次元電
子ガスが存在する半導体ヘテロ接合層を２層以上含み、
かつソース―ドレイン間チャネルの少なくとも一部区間
に属する部分領域において、複数本の細線構造８を、ソ
ース―ドレイン間の電流を遮断しない方向に沿って設
け、かつ細線構造８の上面と側面を、ショットキー接合
ゲートにより連続的に覆い、かつ上記ゲートを含めた前
記複数本の細線構造８の各側壁の少なくとも一部領域
を、互いに他と空間的に分離したことを特徴とする電界
効果トランジスタが提供される。キャリアとして、正孔
を使用するものや、ゲートとしてｐｎ接合を使用する電
界効果トランジスタも提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特に、電子親和力が異なる２層以上の半導
体層からなる半導体ヘテロ接合を有する電界効果トラン
ジスタに関する。

【０００２】

【従来の技術】従来技術の電界効果トランジスタは、変
調ドーピングを施した半導体ヘテロ接合により、キャリ
アをヘテロ接合界面に局在させ、界面に垂直方向の運動
を制限したり、キャリア供給層とキャリア走行層を空間
的に分離することができる。

【０００３】ヘテロ界面に２次元的に閉じ込められたキ
ャリアが電子である場合には、特にこれを２次元電子ガ
スと呼ぶ。図１１（ａ）が、前記の半導体ヘテロ接合の
例であり、図１１（ｂ）が、そのバンド図である。変調
ドープヘテロ接合を有する電界効果トランジスタでは、
キャリアは、純度の高い半導体層を走行し、かつ閉じ込
め効果により、散乱が抑制されるため、キャリアの移動
速度は大きい。

【０００４】また、ヘテロ接合電界効果トランジスタ
は、構造上、金属半導体接合電界効果トランジスタ(MES
FET)よりも相互コンダクタンスを大きく取ることが出来
る。これらの理由により、ヘテロ接合電界効果トランジ
スタは、増幅率が大きく、高周波特性が優れた電界効果
トランジスタとなる。

【０００５】従来技術の電界効果トランジスタとして、
特開平２−１８９９７８号公報（特公平８−１７２４１
号公報）に示す電界効果トランジスタの構造では、細線
構造８のメサエッチ部分と、これを覆うゲート金属との
間に絶縁膜を形成し、ゲートリークと耐圧低減が防止さ
れている。

【０００６】また、特開平５−７５１３９号公報には、
電界効果トランジスタの構造をソース電極とドレイン電
極を結ぶ方向と直交する方向に細線構造８を設置し、該
細線構造８の側壁とは接触しないで底面のみが基板と接
触する下層ゲートと、該下層ゲートを連結する上層ゲー
トを設ける構造とすることにより、ゲート容量を低減
し、高速性を追求する技術が開示されている。

【０００７】また、特開平６−５６３５号公報には、電
界効果トランジスタの構造において、ドライエッチング
法とウエットエッチング法を併用して細線構造８を形成
し、その側壁面を硫化アンモニュームで表面処理して絶
縁膜を被着させ、ゲートリークと耐圧低減を防止を防止
する技術が開示されている。

【０００８】さらに、上記の他に、特開平３−１３３１
４３号公報に開示された技術があるが、これについては
後述する。

【０００９】

【発明が解決しようとする課題】しかしながら、チャネ
ルに細線構造８を設けない、前記の一般的な電界効果ト
ランジスタでは、キャリア密度が、キャリアを供給する
不純物ドーピング量よりも、電子親和力などの材料物性
により制限されており、バイポーラトランジスタやMESF
ET等と比較して、駆動電流密度が小さいという問題点が
あった。

【００１０】従来技術では、前記ヘテロ接合電界効果ト
ランジスタの電子密度を大きくするためには、電子親和
力の差が大きい半導体材料を用いる方法が取られてき
た。

【００１１】ところが、半導体層自体の移動度が高く、
原子層レベルで平坦で急峻なヘテロ接合を形成でき、か
つ電子親和力の差が大きい材料系は、Al_xGa_1-xAs/GaAs
やIn_0.53 Ga_0.47As/In_0.52Al_0.48Asなどの格子整合系
の一部に限られ、前記材料系以外では格子定数が合致し
ない材料を用いなければならない。しかし、その場合に
は、結晶成長が難しく、結晶欠陥の存在によって半導体
層のキャリア伝導特性が劣化し、また格子歪みによるバ
ンド構造の変化等が原因となって、移動度が低下してし
まうといった問題点が生じていた。（参考文献：「Appl
ied PhysicsLetter 53,p.2510 (1988) 」, 「The Insti
tute Physics Conference Serries No. 106 (Gallium A
rsenide and Related Compounds,1989,p.613 」）。

【００１２】さらに、半導体材料を変えることによっ
て、これまでに蓄積した従来の素子作製工程を用いるこ
とが出来なくなるといった不都合もあった。

【００１３】従来技術には、変調ドープしたヘテロ接合
を多重に積層した構造を用いる方法もあった。図１２に
示すように、キャリアを蓄積するヘテロ接合を多重にす
ることによって、高いキャリア輸送特性を維持しながら
実効的な電子密度を増加させることが可能である（参考
文献: 「AppliedPhysics Letter 54,p.27 (1989) 」)。

【００１４】しかし、この構造に対しては、図１３に示
すように、構造最上面にのみゲートを設けた従来の電界
効果トランジスタでは、キャリアが深さ方向に分布する
ため、すべてのキャリアを空乏させるためには大きなゲ
ート電圧を印可する必要があり、また、ゲートからの電
気力線が分散し、電界効果が弱まって、相互コンダクタ
ンスが低下する問題点があった。

【００１５】また、上記の特開平２−１８９９７８号公
報（特公平８−１７２４１号公報）に開示された電界効
果トランジスタは、細線構造８の側壁が、ゲート部分も
含めて互いに他と空間的に分離している構造ではない。

【００１６】また、特開平５−７５１３９号公報に開示
された電界効果トランジスタは、ゲートが細線構造８の
側壁と非接触であり、細線構造８が延びる方向もソース
―ドレイン間を結ぶ方向と直交している。よって、原理
的にも本発明に係る電界効果トランジスタとは異なる。

【００１７】また、特開平６−５６３５号公報に開示さ
れた電界効果トランジスタは、その製造方法、とりわ
け、細線構造８の側壁面に絶縁膜を被着させる化学的処
理方法に関する。

【００１８】本発明は、上記の従来技術における問題点
に鑑みてなされたものであり、その目的は、相互コンダ
クタンスおよびキャリア輸送特性を劣化させることな
く、キャリア密度を大きくすることが出来るヘテロ接合
電界効果トランジスタを提供することにある。

【００１９】

【課題を解決するための手段】本発明の目的を達成する
ために、電界効果トランジスタは、基板上に形成された
半導体積層構造上に形成されたソース電極とドレイン電
極と、前記半導体積層構造から形成され、前記ソース電
極と前記ドレイン電極間で前記基板表面に沿って延びる
少なくとも１つの細線構造からなるチャンネルと、前記
細線構造は、電子親和力が異なる２層以上の半導体層か
らなる複数の半導体ヘテロ接合を有し、前記ソース電極
と前記ドレイン電極間から離れて前記細線構造の上部と
両側面の少なくとも一部を覆うように形成されたゲート
電極とを具備する。

【００２０】前記細線構造は、矩形あるいは台形の断面
を有し、前記細線構造の幅は、８００ｎｍ以下であるこ
とが望ましい。

【００２１】前記複数の半導体ヘテロ構造は、２次元電
子ガス、または２次元正孔ガスを含む。

【００２２】前記ゲート電極は、前記細線構造とショッ
トキー接合を形成する金属、または、前記細線構造とｐ
−ｎ接合を形成する半導体層からなることが望ましい。

【００２３】前記半導体積層構造は、キャリアを供給す
るための原子層ドーピング層を有するか、または、キャ
リアを供給するための均一ドーピング層を有してもよ
い。

【００２４】

【発明の実施の形態】以下、本発明の電界効果トランジ
スタを、図面を参照して詳細に説明する。

【００２５】図１は、本発明のに係る電界効果トランジ
スタのチャネルの断面図である。

【００２６】図１（ａ）に示すように、半絶縁性基板１
上に、バッファ層２が置かれ、その上部に、純度が高
く、かつ電子親和力の大きい第一の半導体層３と、電子
親和力の小さい第二の半導体層４と、原子層ドーピング
層５と、第三の電子親和力が小さい半導体層６とが、一
単位となって、これらが二単位以上繰り返し積み重ねら
れている。

【００２７】上記の半導体層構造は、図１（ｂ）のごと
く、互いに空間を隔てた複数の領域からなるチャネル８
に分割されている。便宜上、上記の分割された各々のチ
ャネル８を細線構造８と呼ぶことにする。上記の細線構
造８のキャリアの伝導方向に垂直な断面は、図１（ｂ）
のごとく、矩形もしくは台形状になっている。その細線
構造８は、ソース−ドレイン間の電流の流れを遮断しな
いように延ばされる。その最も好適な方向は、ソース−
ドレイン間を最短距離で結ぶ直線（複数）と同じ方向で
ある。そして細線構造８の上面および側面は、ショット
キー接合を形成するゲート金属９により覆われている。

【００２８】図２は、本発明に係る電界効果トランジス
タの構造図である。

【００２９】図２（ａ）では、図１（ｂ）に示したゲー
ト金属９によって覆われた細線構造８を並べたチャネル
を有し、その両端にはソース電極２９とドレイン電極３
０がその上部に設けられている。

【００３０】本実施の形態においては、ソース−ドレイ
ン間のチャネル領域は、必ずしも全領域に渡って細線構
造８に分割されている必要はなく、図２（ｂ）に示され
ているがごとく、チャネルのうちゲート金属９が覆って
いる領域の一部に、底部がバッファ層まで到達する溝３
２が設けられている構造であってもよい。これにより、
その溝部においてチャンネルの細線構造の側面を覆うこ
とができる。

【００３１】図１に断面を示した電界効果トランジスタ
では、電子親和力の大きい半導体層と、それに隣接する
電子親和力の小さい半導体層の接合界面に、２次元電子
ガスが蓄積するが、前記２次元電子ガスが蓄積するヘテ
ロ接合部が複数含まれるため、図１１（ａ）に断面図を
示した従来構造の電界効果トランジスタよりもチャネル
のキャリア密度は増加する。

【００３２】また、相互コンダクタンスの減少を抑制す
る効果は、以下に説明するような機構により生じる。す
なわち、本発明における電界効果トランジスタのゲート
構造では、各細線構造８の上面からの電界により、細線
構造８の電子密度を減少させることに加えて、チャネル
側面からの空乏により実効的な細線構造８幅を狭めるの
である。

【００３３】上記に関連する技術として、特開平３−１
３３１４３号公報には、電界効果トランジスタにおいて
チャネル周囲をゲート電極で囲むことにより、空乏層の
制御性を向上し、相互コンダクタンスの増大を図る技術
が開示されているが、本発明に係る電界効果トランジス
タにおいては、チャネルを空間的に分離するので、細線
構造８の断面を矩形か台形状とすることによって、削除
されるキャリア存在領域を可能な限り少なくすることが
必要である。

【００３４】以下、本発明に係る電界効果トランジスタ
構造のゲート電圧と電子密度の関係について説明する。

【００３５】そのために、先ず、図１４に示すような原
子層ドープ層と電子ガスを蓄積する半導体ヘテロ接合を
１つ有する構造の側面にのみゲートを設けたインプレー
ンゲート構造を仮定する。文献（IEEE Transaction Ele
ctron Device 39 p.1219 (1992)）によると、構造側面
からの空乏層幅W_depとゲート電圧V_Gとの関係は、W_dep=
2 ε_s (V_bi-V_G)/(q n_s)と表される。ここで、ε_Sは半導
体の誘電率、V_biは拡散電位、qは電子電荷、n_sは２次元
電子ガスの電子面密度である。この式には、構造側面か
らの空乏層は、ゲート電圧に対して線形に変化すること
が示されている。

【００３６】一方、細線構造８の上面にゲートを有する
場合、ゲート電圧の減少に伴い電子密度n_sが減少する。
このため、図１（ａ）の矩形断面を有する細線構造８の
上面および側面を囲むようにゲート金属９を配置した構
造では、図１４のゲート構造と比較して、ゲート電圧に
対する側面からの空乏層の変化はより顕著である。

【００３７】２次元電子ガスが複数積層された構造にお
いても、上記と同様に、上面と側面に配置されたゲート
の協同効果によって、従来の構造と比べて電子密度がゲ
ート電圧に対して効率的に変化することは明らかであ
る。

【００３８】従って、図１（ａ）に示した各々の細線構
造８チャネルの幅および２次元電子ガスを有するヘテロ
接合の層数を最適化し、かつ図１（ｂ）のように細線構
造８を配列することによって、電子速度および相互コン
ダクタンスを低下させることなく実効的に電子密度を大
きくすることができる。

【００３９】以下、本発明の実施の形態を、図面を参照
しながら説明する。

【００４０】図３は、本発明の第１の実施の形態に係る
電界効果トランジスタの構造図である。

【００４１】図３（ａ）において、半絶縁性基板１上に
は、アンドープGaAsバッファ層２０、第３アンドープGa
Asチャネル層１９が50nm、第３アンドープAlGaAsスペー
サ層１８が10nm、第２Siデルタドープ層１７、第２アン
ドープAlGaAsスペーサ層１６が10nm、第２アンドープGa
Asチャネル層１５が50nm、第２アンドープAlGaAsバリア
層１４が50nm、第１アンドープGaAsチャネル層１３が50
nm、第１アンドープAlGaAsスペーサ層１２が10nm、第１
Siデルタドープ層１１、第１アンドープAlGaAsバリア層
１０が50nm、それぞれ形成されており、かかる電界効果
トランジスタの断面構造において、第１AlGaAsバリア層
１０から第３GaAsチャネル層１９に至るまでの深さの層
が、図３（ｂ）に示すように空間的に分割され、断面が
矩形である細線構造８となっており、第１AlGaAsバリア
層１０の上面および第１AlGaAsバリア層１０から少なく
とも第３GaAsチャネル層１９に至る層の側面がショット
キーゲート金属９によって覆われていることが示されて
いる。

【００４２】以下、上記の図３に示す電界効果トランジ
スタの構造を、図２に示した電界効果トランジスタの構
造と関連付けて説明する。

【００４３】図２に示した電界効果トランジスタの構造
においては、上記の図３に示す電界効果トランジスタの
細線構造８を並列に並べてチャネルを形成し、細線構造
８の両端には、Ni/Ge/Auにより、オーミック接触を取っ
たソース電極２９と、ドレイン電極３０が設けられてい
ることが示されている。

【００４４】次に図４を用い、本発明による電界効果ト
ランジスタの具体的な製造方法を詳細に説明する。図４
は、本発明の第１の実施の形態に係る電界効果トランジ
スタの工程順構造図である。

【００４５】先ず、図示しない準備段階の工程として、
半絶縁性GaAs基板上に分子線エピタキシャル法により、
基板温度を５８０℃に保ち、アンドープGaAsバッファ層
100nm、第３アンドープGaAsチャネル層50nm、第３アン
ドープAlGaAsスペーサ層10nm、第２Siデルタドープ層
(面密度2x10¹²cm^-2以上)、第２アンドープAlGaAsスペー
サ層10nm、第２アンドープGaAsチャネル層50nm、第２ア
ンドープAlGaAsバリア層50nm、第１アンドープGaAsチャ
ネル層50nm、第１アンドープAlGaAsスペーサ層10nm、第
１Siデルタドープ層(面密度2x10¹²cm^-2以上)、第１アン
ドープAlGaAsバリア層50nm、アンドープGaAsキャップ層
5nmをそれぞれ結晶成長させる。

【００４６】その後、フォトリソグラフィーと燐酸系の
エッチャントを用いたウエットケミカルエッチング工程
により、ソース電極，ドレイン電極およびチャネルとな
る領域２９，３０，２８をそれぞれ残して、素子分離を
行い、図４（ａ）に示す構造を得る。

【００４７】次に、素子分離後、リフトオフ法により、
ソース電極２９とドレイン電極３０となるNi/Au/Ge金属
膜を形成し、この後、窒素雰囲気中において４２０℃で
３分間加熱することによってオーミック接触を得る。そ
の後、図４（ｂ）に示すように、レジスト３１を形成す
る。

【００４８】さらに、チャネルを細線構造８に分割する
ために、電子線リソグラフィーにより、チャネル領域に
キャリア伝導方向と平行に600nm以下、例えば530nmピッ
チで30nmの開口パターンを、レジスト３１上にパターン
ニングした後、これをマスクとしてECRプラズマを用い
たドライエッチングを用いて、表面からアンドープGaAs
バッファ層までエッチングする工程により図４（ｃ）の
構造を得る。

【００４９】最後に、レジスト３１を除去後、フォトリ
ソグラフィーにより、ゲート電極となる領域を開口し、
電界パルスメッキ法により、レジスト開口部にショット
キーゲート金属９となる金属を成膜する。電界パルスメ
ッキ法を用いることにより、非常に間隙が狭く、かつ深
い領域や、逆メサ形状を持つ領域であっても、その側壁
面に金属膜を堆積することが出来る。

【００５０】なお、電界パルスメッキ法による微細領域
のショットキーゲートの形成に関しては、文献（Japan
Journal of Applied Physics, vol 35, p.1132 (199
6)）に記載がある。ちなみに、メッキのための給電は、
ソース，ドレイン電極２９，３０より行う。以上の工程
を経ることにより、図４（ｄ）に示した構造の電界効果
トランジスタを得る。

【００５１】本発明に係る電界効果トランジスタは、そ
の構造が、従来の電界効果トランジスタの構造と略同じ
であり、また、チャネルを構成する材料も同じものを使
用することができるので、従来の素子作製技術をそのま
ま継承できる利点がある。

【００５２】次に、図５、図６、図７を参照しながら、
本発明の第１の実施の形態に係る電界効果トランジスタ
で、相互コンクタンスを劣化させずに最大電子密度を高
められることを示す。

【００５３】図５は、図３に示された本発明の第１の実
施の形態に係る電界効果トランジスタの構造の第１AlGa
Asバリア層１０から、GaAsバッファ層２０までの、深さ
方向のポテンシャルを、ポアソン方程式を用いて計算し
たグラフである。

【００５４】図３の電界効果トランジスタでは、２次元
電子ガスは、第１AlGaAsスペーサ層１２と第１GaAsチャ
ネル層１３との接合界面、第２AlGaAsスペーサ層１６と
第２GaAsチャネル層１５との接合界面および第３AlGaAs
スペーサ層１８と第３GaAsチャネル層１９との接合界面
の、計３個所に形成されることが示されている。

【００５５】図６は、図３の構造の電界効果トランジス
タに対し、２次元ポアソン方程式の数値解法によるポテ
ンシャル計算によって得られた電子密度と、ゲート電圧
との関係を示したグラフである。

【００５６】次に、図６を参照して、図３（ａ）の細線
構造８の幅を最適化することにより、最大電子密度を高
くし、かつ相互コンダクタンスを増大できることを示
す。

【００５７】細線構造８の幅を狭くすることにより、細
線構造８一本当たりの電子密度は減少するが、ゲート電
圧を正にすることによって、ほぼ同程度の電子密度を達
成出来る。一方、細線構造８の幅を狭くすることによ
り、チャネルピンチオフ電圧は小さくなり、また、ゲー
ト電圧に対する電子密度の変化分は大きくなっている。
このことは、相互コンダクタンスが増大することに他な
らない。

【００５８】図７は、本発明に係る電界効果トランジス
タと従来の電界効果トランジスタについて、２次元ポア
ソン方程式の数値解法によって求めた電子密度とゲート
電圧との関係を示したグラフである。本発明に係る電界
効果トランジスタとしては、図３に示した２次元電子ガ
ス層を有するヘテロ接合を３組含み、細線構造８の幅が
0.5μｍのものを試作し、従来の電界効果トランジスタ
としては、図１３に示す２次元電子ガス層を有するヘテ
ロ接合を２組含み、かつ構造上面にのみゲートを持つ従
来の電界効果トランジスタを試作した。

【００５９】図７において、実線のグラフが本発明の電
界効果トランジスタによるものであり、破線のグラフが
図１３に示す従来構造の電界効果トランジスタによるも
のである。すなわち、図７では、本発明に係る電界効果
トランジスタが、従来構造より最大電子密度が大きく、
かつゲートバイアスに対する電子密度の変化分が大きい
ことが示されている。

【００６０】以上は、本発明の第１の実施の形態に係る
電界効果トランジスタを例に取って説明したが、上記と
同様にして、一般に、本発明に係る電界効果トランジス
タの相互コンダクタンスは、従来構造より向上すること
を示すことができる。

【００６１】図８は、本発明の第２の実施の形態に係る
電界効果トランジスタの構造を示す断面図である。本発
明の第２の実施の形態では、前記第１の実施の形態にお
いて使用したショットキーゲート金属９を、図８に示す
構造のように、高濃度のＰ形半導体に置き換えて、pn接
合ゲートにする。

【００６２】図９は、本発明の第２の実施の形態に係る
電界効果トランジスタの工程順構造図である。

【００６３】図４（ｃ）に示すように、半導体層をリソ
グラフィとエッチングの工程により、チャネルを細線構
造８に分割して、図９（ａ）のような構造にする。次
に、素子表面を選択成長のマスクとなるSiO₂３２で覆
い、ゲート形成領域を開口する工程により図９（ｂ）の
状態にする。この後、有機金属気相成長法もしくは有機
金属分子線エピタキシー法により、マスク開口したゲー
ト領域に、図９（ｃ）のように細線構造８を覆うように
p⁺-GaAs２４を選択成長させる。該選択成長されたp ⁺-Ga
As２４に、オーミック電極２５を形成し、図９（ｄ）の
構造とする。この実施の形態によれば、電界効果トラン
ジスタのゲート電極と２次元電子ガスを含む半導体層の
間の領域がｐｎ接合となるため、ショットキー障壁が低
く、かつゲートリーク電流が大きい半導体材料を含む電
界効果トランジスタに対しても、駆動電流として移動可
能な電子の電子密度を向上させることができる。

【００６４】なお、上記の各実施の形態におけるチャネ
ルを分割する工程は、半導体結晶選択成長により、予め
分割されたチャネルを形成する工程に置き換えることも
可能である。本実施の形態によれば、半導体層をエッチ
ングする工程を一度も経ることなく、また、より少ない
リソグラフィー工程数で、電界効果トランジスタの作製
が可能になる。上記各実施の形態において、原子層ドー
ピング層によるキャリアの供給方法を、均一にドープし
た半導体層に置き換えることが可能である。

【００６５】図１０に示す電界効果トランジスタの構造
は、その具体的方法を示す。図１０は、本発明の第３の
実施の形態に係る電界効果トランジスタの断面図であ
る。上記各実施の形態において、２次元電子ガスを含む
ヘテロ接合を、２層もしくは４層以上の積層構造に置き
換えた電界効果トランジスタも実現可能である。このよ
うに２次元電子ガスを有する半導体層を多数積層するこ
とにより、さらに電子密度を向上することが出来るの
で、駆動電流として移動可能な電子による電流密度も向
上する。

【００６６】また、上記各実施の形態およびその説明に
おいて、キャリアに使用する２次元電子ガスを２次元正
孔ガスに置き換えた電界効果トランジスタも可能であ
る。

【００６７】さらに、半導体，ドーピング材料，および
金属を含む上記の各材料を、適宜他の材料に置き換える
ことも可能である。例えば、電子親和力の大きい半導体
を、In_0.53Ga_0.47As、電子親和力の小さい半導体をIn
_0.42Al_0.58As、とすることによって、電子親和力の差を
大きくできるために、より一層キャリア密度を向上させ
ることができる。

【００６８】なお、本発明は、上記各実施の形態に限定
されず、本発明の技術思想の範囲内において、上記各実
施の形態を適宜変更して実施できることは明らかであ
る。

【００６９】

【発明の効果】以上説明したように、本発明に係る電界
効果トランジスタでは、電子親和力が異なる２層以上の
半導体層において、二次元電子ガスを含むヘテロ接合を
２層以上設け、チャネルの一部を電流路に沿って細線構
造８に分割し、各々の細線構造８を囲むようにゲートを
配置するため、相互コンダクタンスの劣化を招くことな
しに、キャリア密度を増大させることが可能となった。

【００７０】従って、電界効果トランジスタの利得や動
作可能周波数を劣化させることなしに、駆動電流密度を
著しく向上させることも可能となった。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る電界効果トランジス
タのチャネルの断面図である。

【図２】本発明の実施の形態に係る電界効果トランジス
タの構造図である。

【図３】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの構造図である。

【図４】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの工程順構造図である。

【図５】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの深さ方向のポテンシャルを、ポアソン方程式
を用いて計算したグラフである。

【図６】本発明の第１の実施の形態に係る電界効果トラ
ンジスタに対し、２次元ポアソン方程式の数値解法によ
るポテンシャル計算によって得られた電子密度と、ゲー
ト電圧との関係を示したグラフである。

【図７】本発明の第１の実施の形態に係る電界効果トラ
ンジスタと、従来の電界効果トランジスタについて、２
次元ポアソン方程式の数値解法によって求めた電子密度
とゲート電圧との関係を示したグラフである。

【図８】本発明の第２の実施の形態に係る電界効果トラ
ンジスタの構造を示す断面図である。

【図９】本発明の第２の実施の形態に係る電界効果トラ
ンジスタの工程順構造図である。

【図１０】本発明の第３の実施の形態に係る電界効果ト
ランジスタの断面図である。

【図１１】（ａ）は従来技術の電界効果トランジスタの
断面図であり、（ｂ）は従来技術の電界効果トランジス
タのキャリア密度を示したバンド図である。

【図１２】従来技術の電界効果トランジスタの原理を示
す断面図である。

【図１３】従来技術を適用した電界効果トランジスタの
断面図である。

【図１４】本発明の実施の形態に係る電界効果トランジ
スタの構造と比較対照される仮想的な電界効果トランジ
スタの断面図である。

【符号の説明】

１半絶縁性基板２バッファ層３電子親和力の大きい半導体４電子親和力の小さい半導体５原子層ドーピング層６電子親和力の小さい半導体７キャリアを蓄積する半導体層構造８細線に分割されたチャネル９ゲート金属１０第１AlGaAsバリア層１１第１Ｓｉ原子層ドーピング層１２第１AlGaAsスペーサ層１３第１GaAsチャネル層１４第２AlGaAsバリア層１５第２GaAsチャネル層１６第２AlGaAsスペーサ層１７第２Si原子層ドーピング層１８第３AlGaAsスペーサ層１９第３GaAsチャネル層２０ GaAsバッファ層２１アンドープGaAs層２２アンドープAlGaAs層２３ Si原子層ドーピング層２４ p⁺−GaAs層２５オーミック電極２６ｎ-AlGaAsキャリア供給層２７ AlAs障壁層２８ヘテロ接合を含む半導体結晶２９ソース電極３０ドレイン電極３１レジスト３２ SiO２３３溝

Claims

【特許請求の範囲】

【請求項１】基板上に形成された半導体積層構造上に形
成されたソース電極とドレイン電極と、前記半導体積層構造から形成され、前記ソース電極と前
記ドレイン電極間で前記基板表面に沿って延びる少なく
とも１つの細線構造からなるチャンネルと、前記細線構
造は、電子親和力が異なる２層以上の半導体層からなる
複数の半導体ヘテロ接合を有し、前記ソース電極と前記ドレイン電極間から離れて前記細
線構造の上部と両側面の少なくとも一部を覆うように形
成されたゲート電極とを具備する電界効果トランジス
タ。
【請求項２】前記細線構造は、矩形あるいは台形の断面
を有する請求項１に記載の電界効果トランジスタ。
【請求項３】前記細線構造の幅は、８００ｎｍ以下であ
る請求項１または２に記載の電界効果トランジスタ。
【請求項４】前記複数の半導体ヘテロ構造は、２次元電
子ガスを含む請求項１乃至３のいずれかに記載の電界効
果トランジスタ。
【請求項５】前記複数の半導体ヘテロ構造は、２次元正
孔ガスを含む請求項１乃至３のいずれかに記載の電界効
果トランジスタ。
【請求項６】前記ゲート電極は、前記細線構造とショッ
トキー接合を形成する金属からなる請求項１乃至５のい
ずれかに記載の電界効果トランジスタ。
【請求項７】前記ゲート電極は、前記細線構造とｐ−ｎ
接合を形成する半導体層からなる請求項１乃至５のいず
れかに記載の電界効果トランジスタ。
【請求項８】前記半導体積層構造は、キャリアを供給す
るための原子層ドーピング層を有する請求項１乃至７の
いずれかに記載の電界効果トランジスタ。
【請求項９】前記半導体層は、キャリアを供給するため
の均一ドーピング層を有する請求項１乃至７のいずれか
に記載の電界効果トランジスタ。