JPH11251548A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH11251548A JPH11251548A JP10049100A JP4910098A JPH11251548A JP H11251548 A JPH11251548 A JP H11251548A JP 10049100 A JP10049100 A JP 10049100A JP 4910098 A JP4910098 A JP 4910098A JP H11251548 A JPH11251548 A JP H11251548A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- data line
- memory cell
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、DRAM(Dynamic Rand
om Access Memory)のデータ読み出し
時におけるノイズ低減に適用して有効な技術に関するも
のである。The present invention relates to a semiconductor integrated circuit device, and more particularly to a DRAM (Dynamic Land).
The present invention relates to a technology that is effective when applied to noise reduction at the time of data reading in an Om Access Memory.
【0002】[0002]
【従来の技術】本発明者が検討したところによれば、D
RAMでは、ワード線駆動雑音を低減する技術として、
データ線を対線構造にし、センスアンプに対するデータ
線を折り返し形の配置とした、いわゆる、2交点ビット
方式がある。2. Description of the Related Art According to studies made by the present inventor, D
In RAM, as a technology for reducing word line driving noise,
There is a so-called two-intersection bit system in which the data lines have a paired structure and the data lines for the sense amplifiers are arranged in a folded shape.
【0003】この場合、対線構造における各々の1本の
データ線に対してワード線およびデータ線のクロスカッ
プリング容量が、お互いにほぼ等しくなるように配置さ
れており、そのクロスカップリング容量によるデータ線
への雑音電圧の発生をキャンセルする構成となってい
る。In this case, the word lines and the data lines are arranged so that the cross-coupling capacitances thereof are substantially equal to each other for each one data line in the paired line structure. The configuration is such that generation of a noise voltage on the data line is canceled.
【0004】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、昭和59年11月30
日、株式会社オーム社発行、社団法人 電子通信学会
(編)、「LSIハンドブック」P494、P495が
あり、この文献には、DRAMにおけるビット線のレイ
アウト方法が記載されている。An example of this type of semiconductor integrated circuit device is described in detail in November 30, 1984.
Published by Ohm Co., Ltd., published by The Institute of Electronics and Communication Engineers (eds.), "LSI Handbook" P494, P495. This document describes a layout method of bit lines in a DRAM.
【0005】[0005]
【発明が解決しようとする課題】ところが、上記のよう
な2交点ビット方式では、次のような問題点があること
が本発明者により見い出された。However, the inventor of the present invention has found that the two-intersection bit scheme as described above has the following problems.
【0006】すなわち、メモリセルを構成するスイッチ
MOSトランジスタの寄生容量については、一方のデー
タ線のみに付加されてしまうので、差動雑音が発生して
しまうという問題がある。That is, the parasitic capacitance of the switch MOS transistor forming the memory cell is added to only one of the data lines, so that there is a problem that differential noise is generated.
【0007】また、近年のメモリセルの微細化に伴い、
前述したスイッチMOSトランジスタのゲート酸化膜が
薄く形成されている。それにしたがい、MOSトランジ
スタの寄生容量も大きくなる傾向にあり、データ線に大
きな雑音電圧が発生してしまい、データの読み出しが困
難となる恐れがある。[0007] With the recent miniaturization of memory cells,
The gate oxide film of the switch MOS transistor described above is formed thin. Accordingly, the parasitic capacitance of the MOS transistor tends to increase, and a large noise voltage is generated on the data line, which may make data reading difficult.
【0008】本発明の目的は、ワード線駆動雑音を大幅
に低減し、微小なセル信号を安定して読み出すことので
きる半導体集積回路装置を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device capable of greatly reducing word line driving noise and stably reading out a minute cell signal.
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0010】[0010]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0011】すなわち、本発明の半導体集積回路装置
は、データ線を対線構造にし、センスアンプに対するデ
ータ線を折り返し形の配置とした2交点ビット方式のデ
ータ線における一方のデータ線側のメモリセルに共通に
設けられ、メモリセルのスイッチとして用いられるトラ
ンジスタに寄生するオーバラップ容量と同等の静電容量
を有し、駆動制御部に入力される駆動信号に基づいて一
方のデータ線に静電容量を付加する第1の静電容量手段
と、他方のデータ線側のメモリセルに共通に設けられ、
メモリセルのスイッチとして用いられるトランジスタに
寄生するオーバラップ容量と同等の静電容量を有し、駆
動制御部に入力される駆動信号に基づいて一方のデータ
線に静電容量を付加する第2の静電容量手段と、該第1
の静電容量手段に対応した第1のダミーワード線と、該
第2の静電容量手段に対応した第2のダミーワード線
と、該第1のダミーワード線を選択して第1の静電容量
手段を駆動する駆動信号を生成する第1の駆動手段と、
該第2のダミーワード線を選択して第2の静電容量手段
を駆動する駆動信号を生成する第2の駆動手段とを設け
たものである。That is, in the semiconductor integrated circuit device of the present invention, the memory cell on one data line side of the two-intersection bit type data line in which the data line has a pair structure and the data line for the sense amplifier is arranged in a folded shape. , Which has a capacitance equivalent to an overlap capacitance parasitic on a transistor used as a switch of a memory cell, and has a capacitance on one data line based on a drive signal input to a drive control unit. Is provided in common to the first capacitance means for adding
A second capacitor that has a capacitance equivalent to an overlap capacitance parasitic to a transistor used as a switch of a memory cell, and adds a capacitance to one data line based on a drive signal input to a drive control unit; Capacitance means, the first
A first dummy word line corresponding to the first capacitance means, a second dummy word line corresponding to the second capacitance means, and a first static word line for selecting the first static word line. First driving means for generating a driving signal for driving the capacitance means;
And second driving means for selecting the second dummy word line and generating a driving signal for driving the second capacitance means.
【0012】また、本発明の半導体集積回路装置は、前
記第1、第2の静電容量手段が、MOSトランジスタで
あり、駆動信号をゲートに入力することにより一方また
は他方のデータ線に静電容量を付加するこものである。Further, in the semiconductor integrated circuit device according to the present invention, the first and second capacitance means are MOS transistors, and a driving signal is inputted to a gate so that one or the other of the data lines is electrostatically charged. This is to add capacity.
【0013】さらに、本発明の半導体集積回路装置は、
データ線を対線構造にし、センスアンプに対するデータ
線を折り返し形の配置とした2交点ビット方式における
一方のデータ線側のメモリセルに対応したワード線と他
方のデータ線との間に、メモリセルのスイッチとして用
いられるトランジスタに寄生するオーバラップ容量と同
等の静電容量を有し、一方のデータ線側のメモリセルに
対応したワード線を選択して駆動制御部に入力される一
方のデータ線側のメモリセルを駆動する駆動信号に基づ
いて他方のデータ線に静電容量を付加する第3の静電容
量手段と、メモリセルのスイッチとして用いられるトラ
ンジスタに寄生するオーバラップ容量と同等の静電容量
を有し、他方のデータ線側のメモリセルに対応したワー
ド線を選択して駆動制御部に入力される他方のデータ線
側のメモリセルを駆動する駆動信号に基づいて一方のデ
ータ線に静電容量を付加する第4の静電容量手段とを設
けたものである。Further, the semiconductor integrated circuit device of the present invention
A memory cell is provided between a word line corresponding to a memory cell on one data line side and another data line in a two-intersection bit system in which a data line has a paired structure and a data line for a sense amplifier is folded. One of the data lines which has a capacitance equivalent to the parasitic capacitance of a transistor used as a switch, and which selects a word line corresponding to a memory cell on one of the data lines and is input to the drive control unit A third capacitance means for adding a capacitance to the other data line based on a drive signal for driving the memory cell on the side, and a static capacitance equivalent to an overlap capacitance parasitic on a transistor used as a switch of the memory cell. The word line corresponding to the memory cell on the other data line side having the capacitance is selected and the memory cell on the other data line side inputted to the drive control unit is selected. On one of the data lines on the basis of a drive signal for moving it is provided with a fourth of the capacitance means for adding a capacitance.
【0014】また、本発明の半導体集積回路装置は、前
記第3、第4の静電容量手段が、MOSトランジスタで
あり、駆動信号をゲートに入力することにより一方また
は他方のデータ線に静電容量を付加するものである。Further, in the semiconductor integrated circuit device according to the present invention, the third and fourth capacitance means are MOS transistors, and a driving signal is inputted to a gate so that one or the other of the data lines is electrostatically charged. This is to add capacity.
【0015】それらにより、一方および他方のデータ線
の寄生静電容量を同じとすることができるので、データ
線雑音を大幅に低減することができる。Accordingly, the parasitic capacitance of one and the other data lines can be made the same, so that data line noise can be significantly reduced.
【0016】さらに、本発明の半導体集積回路装置は、
データ線を対線構造にし、センスアンプに対するデータ
線を折り返し形の配置とした2交点ビット方式における
メモリセルのスイッチとして用いられるMOSトランジ
スタが、ゲート電極とソースおよびドレインとなるN+
型半導体領域とがオフセットして形成され、ゲートが位
置する半導体ウエハ表面にP- 型半導体領域が形成さ
れ、当該P- 型半導体領域の下部にドレインならびにソ
ースとなるN- 型半導体領域が形成されるものである。Furthermore, the semiconductor integrated circuit device of the present invention
A MOS transistor used as a switch of a memory cell in a two-intersection bit system in which a data line has a paired structure and a data line with respect to a sense amplifier is arranged in a folded shape is an N + which serves as a gate electrode and a source and a drain.
The P - type semiconductor region is formed offset from the P - type semiconductor region, the P - type semiconductor region is formed on the surface of the semiconductor wafer where the gate is located, and the N - type semiconductor region serving as a drain and a source is formed below the P - type semiconductor region. Things.
【0017】それにより、メモリセルを構成するMOS
トランジスタの寄生静電容量であるオーバラップ容量を
大幅に低減できるので、データ線雑音を一層低減するこ
とができる。Thus, the MOS constituting the memory cell
Since the overlap capacitance, which is the parasitic capacitance of the transistor, can be greatly reduced, data line noise can be further reduced.
【0018】以上のことにより、メモリセルの読み出し
を安定して行うことができ、半導体集積回路装置の信頼
性を向上できる。As described above, the reading of the memory cell can be performed stably, and the reliability of the semiconductor integrated circuit device can be improved.
【0019】また、メモリセルそれ自体を小さくできる
ので、メモリセルのレイアウト面積を省面積化でき、半
導体集積回路装置を小型化することができる。Further, since the memory cell itself can be reduced, the layout area of the memory cell can be reduced, and the semiconductor integrated circuit device can be reduced in size.
【0020】[0020]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0021】(実施の形態1)図1は、本発明の実施の
形態1によるメモリのブロック図、図2は、本発明の実
施の形態1によるメモリにおけるメモリマットの説明図
である。(Embodiment 1) FIG. 1 is a block diagram of a memory according to Embodiment 1 of the present invention, and FIG. 2 is an explanatory diagram of a memory mat in the memory according to Embodiment 1 of the present invention.
【0022】本実施の形態1において、DRAMである
メモリ(半導体集積回路装置)1には、記憶の最小単位
であるメモリセルが規則正しくアレイ状に並べられてメ
モリマット2が設けられている。In the first embodiment, a memory (semiconductor integrated circuit device) 1, which is a DRAM, is provided with a memory mat 2 in which memory cells, which are minimum units of storage, are regularly arranged in an array.
【0023】このメモリマット2には、ワードドライバ
3およびローデコーダ4が接続されており、ワードドラ
イバ3はローデコーダ4の出力を受けてワード線に選択
パルス電圧を与え、ローデコーダ4はメモリマット2の
内、ロー(行)方向のワード線を選択する。A word driver 3 and a row decoder 4 are connected to the memory mat 2. The word driver 3 receives the output of the row decoder 4 and applies a selection pulse voltage to a word line. 2, the word line in the row (row) direction is selected.
【0024】また、メモリマット2には、センスアンプ
5が接続されており、このセンスアンプ5は、メモリマ
ット2のセル読み出し信号を増幅する。センスアンプ5
には、カラムドライバ6ならびにカラムデコーダ7が接
続されている。カラムドライバ6は、カラムデコーダ7
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ7は、カラム(列)方向のビット線を選択す
る。Further, a sense amplifier 5 is connected to the memory mat 2, and the sense amplifier 5 amplifies a cell read signal of the memory mat 2. Sense amplifier 5
Is connected to a column driver 6 and a column decoder 7. The column driver 6 includes a column decoder 7
, A selection pulse voltage is applied to the bit line, and the column decoder 7 selects the bit line in the column (column) direction.
【0025】また、ローデコーダ4には、ローアドレス
バッファ8が接続されており、このローアドレスバッフ
ァ8は、ロー方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてローデコーダ4に出力
する。A row address buffer 8 is connected to the row decoder 4. The row address buffer 8 receives an address signal in the row direction, generates respective internal address signals, and supplies the row decoder 4 with the row address. Output.
【0026】さらに、カラムデコーダ7には、カラムア
ドレスバッファ9が接続されており、該カラムアドレス
バッファ9は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ7に出力する。Further, a column address buffer 9 is connected to the column decoder 7, and the column address buffer 9 receives an address signal in a column direction.
Each internal address signal is generated and output to the column decoder 7.
【0027】また、センスアンプ5には、制御回路10
が接続されており、該制御回路10には、データ入力バ
ッファ11およびデータ出力バッファ12が接続されて
いる。制御回路10は、センスアンプ5とデータ入力バ
ッファ11、データ出力バッファ12とのデータのやり
取りの制御を行う。データ入力バッファ11は、入力デ
ータを所定のタイミングにより取り込み、データ出力バ
ッファ12は、出力データを所定のタイミングによって
出力する。The sense amplifier 5 includes a control circuit 10
Are connected to the control circuit 10, and a data input buffer 11 and a data output buffer 12 are connected to the control circuit 10. The control circuit 10 controls data exchange between the sense amplifier 5 and the data input buffer 11 and the data output buffer 12. The data input buffer 11 takes in input data at a predetermined timing, and the data output buffer 12 outputs output data at a predetermined timing.
【0028】次に、メモリマット2におけるメモリ構成
について説明する。Next, the memory configuration of the memory mat 2 will be described.
【0029】メモリマット2は、図2に示すように、2
交点ビット方式によって構成されており、たとえば、2
N+M ビットの情報を記憶できる場合、2N+M 個のメモリ
セルSがマトリクス構造に2次元配置される。また、同
じ数のメモリセルSを接続したデータ線D,/Dで対線
が構成されており、それにセンスアンプ5が接続されて
いる。As shown in FIG. 2, the memory mat 2
It is configured by the intersection bit method.
When N + M bits of information can be stored, 2 N + M memory cells S are two-dimensionally arranged in a matrix structure. The data lines D and / D connecting the same number of memory cells S form a pair, and the sense amplifier 5 is connected thereto.
【0030】また、メモリセルSは、スイッチの役割を
するMOSトランジスタであるトランジスタTと電荷を
蓄積するキャパシタCとによって構成されている。The memory cell S is composed of a transistor T, which is a MOS transistor serving as a switch, and a capacitor C for storing charges.
【0031】これらデータ線D,/Dと直交するよう
に、ワード線Wが設けられており、このデータ線D,/
Dとワード線Wのそれぞれの交点にメモリセルSが配置
されるように設けられている。また、ワード線Wには、
ワードドライバWDが接続されており、このワードドラ
イバWDは、ワード線Wを駆動してメモリセルSを直接
駆動する。A word line W is provided so as to be orthogonal to these data lines D and / D.
The memory cell S is provided at each intersection of D and the word line W. Also, the word line W
A word driver WD is connected, and the word driver WD drives a word line W to directly drive a memory cell S.
【0032】さらに、メモリマット2には、ダミーワー
ド線(第1のダミーワード線)DW1およびダミーワー
ド線(第2のダミーワード線)DW2と、MOSトラン
ジスタからなるダミートランジスタ(第1の静電容量手
段)TD1、ダミートランジスタ(第2の静電容量手
段)TD2が設けられている。ダミートランジスタTD
1はデータ線DのメモリセルSに共通に、ダミートラン
ジスタTD2はデータ線/DのメモリセルSに共通にそ
れぞれ配置されている。Further, the memory mat 2 includes a dummy word line (first dummy word line) DW1 and a dummy word line (second dummy word line) DW2, and a dummy transistor (first electrostatic word line) composed of a MOS transistor. A capacitance means) TD1 and a dummy transistor (second capacitance means) TD2. Dummy transistor TD
Reference numeral 1 is commonly arranged in the memory cell S of the data line D, and the dummy transistor TD2 is arranged in common to the memory cell S of the data line / D.
【0033】また、ダミートランジスタTD1のゲート
(駆動制御部)は、ダミーワード線DW1と接続されて
おり、一方の接続部がデータ線Dと接続されている。ダ
ミートランジスタTD2のゲート(駆動制御部)は、ダ
ミーワード線DW2と接続されており、一方の接続部
は、データ線/Dと接続され、ダミートランジスタTD
1,TD2の他方の接続部は、いずれも接続されていな
い。The gate (drive control section) of the dummy transistor TD1 is connected to the dummy word line DW1, and one connection section is connected to the data line D. The gate (drive control section) of the dummy transistor TD2 is connected to the dummy word line DW2, and one connection section is connected to the data line / D, and the dummy transistor TD2
Neither of the other connection portions of the TD1 and TD2 is connected.
【0034】よって、これらダミートランジスタTD
1,TD2は、静電容量素子として用いられており、ダ
ミートランジスタDT1,DT2のオーバラップ容量で
ある静電容量Cdは、メモリセルSにおけるトランジス
タTのゲートと拡散層とのオーバラップ容量Cvと同じ
程度の容量となっている。Therefore, these dummy transistors TD
1, TD2 are used as capacitance elements, and the capacitance Cd, which is the overlap capacitance of the dummy transistors DT1 and DT2, is equal to the overlap capacitance Cv between the gate of the transistor T and the diffusion layer in the memory cell S. It has the same capacity.
【0035】また、ダミーワード線DW1,DW2に
は、それぞれダミーワードドライバ(第1の駆動手段)
DWD1、ダミーワードドライバ(第2の駆動手段)D
WD2が接続されている。ダミーワードドライバDWD
1,DWD2は、各々のダミーワード線DW1,DW2
を駆動することによってダミートランジスタTD1,T
D2を直接駆動する。The dummy word lines DW1 and DW2 have dummy word drivers (first driving means), respectively.
DWD1, dummy word driver (second driving means) D
WD2 is connected. Dummy word driver DWD
1, DWD2 are the dummy word lines DW1, DW2
To drive the dummy transistors TD1, T
D2 is driven directly.
【0036】次に、本実施の形態の作用について説明す
る。Next, the operation of the present embodiment will be described.
【0037】たとえば、データ線/D側のワード線Wが
駆動された場合、同時に、データ線/Dの対線であるデ
ータ線D側のダミーワード線DW1を駆動する。For example, when the word line W on the data line / D side is driven, the dummy word line DW1 on the data line D side, which is a pair of the data line / D, is driven at the same time.
【0038】ワード線Wが駆動されることによってデー
タ線/Dには、メモリセルSにおける前述したオーバラ
ップ容量Cvと、ワード線Wとデータ線/Dとのクロス
カップリング容量Ccとが付加され、データ線/Dに大
きな雑音が結合することになる。When the word line W is driven, the data line / D is added with the above-described overlap capacitance Cv in the memory cell S and the cross-coupling capacitance Cc between the word line W and the data line / D. , Large noise is coupled to the data line / D.
【0039】一方、データ線Dは、ダミーワード線DW
1を駆動することにより、ワード線Wとデータ線Dとの
クロスカップリング容量Ccと、ダミートランジスタT
D1におけるゲートと拡散層とのオーバラップ容量Cv
とが付加され、データ線Dにも大きな雑音が結合するこ
とになる。On the other hand, the data line D is connected to the dummy word line DW
1 is driven, the cross-coupling capacitance Cc between the word line W and the data line D and the dummy transistor T
The overlap capacitance Cv between the gate and the diffusion layer at D1
Is added, and a large noise is also coupled to the data line D.
【0040】これによって、選択されたメモリセルSか
らデータ線/Dに現れた微小信号が安定して弁別でき
る。すなわち、データ線/Dに大きな雑音が結合して
も、それと同じ大きさの雑音を対線であるデータ線Dに
結合させるので、センスアンプ5は対線間の差の電圧だ
けを増幅し、同じ電圧を相殺するので、結合雑音は同相
電圧となって相殺され、信号だけが増幅されることにな
る。Thus, a small signal appearing on the data line / D from the selected memory cell S can be stably discriminated. That is, even if a large noise is coupled to the data line / D, the same amount of noise is coupled to the data line D as a pair, so that the sense amplifier 5 amplifies only the voltage of the difference between the pair, Since the same voltage cancels out, the coupling noise is canceled out as a common mode voltage, and only the signal is amplified.
【0041】それにより、本実施の形態によれば、ダミ
ーワード線DW1,DW2およびダミートランジスタT
D1,TD2を設けることにより、選択されたメモリセ
ルSの他方のデータ線側のダミートランジスタを駆動し
て、データ線D,/Dの寄生静電容量を同じとすること
ができるので、データ線雑音を大幅に低減することがで
きる。Thus, according to the present embodiment, dummy word lines DW1 and DW2 and dummy transistor T
By providing D1 and TD2, the dummy transistor on the other data line side of the selected memory cell S can be driven, and the data lines D and / D can have the same parasitic capacitance. Noise can be significantly reduced.
【0042】また、高感度メモリセルの読み出しを安定
して行うことができるので、メモリセルSにおける静電
容量値を小さくでき、メモリセルSのレイアウト面積を
小さくすることができ、メモリ1の信頼性も向上するこ
とができる。Further, since reading from the high-sensitivity memory cell can be performed stably, the capacitance value of the memory cell S can be reduced, the layout area of the memory cell S can be reduced, and the reliability of the memory 1 can be reduced. Performance can also be improved.
【0043】(実施の形態2)図3は、本発明の実施の
形態2によるメモリにおけるメモリマットの説明図であ
る。(Embodiment 2) FIG. 3 is an explanatory diagram of a memory mat in a memory according to Embodiment 2 of the present invention.
【0044】本実施の形態2においては、DRAMであ
るメモリ1(図1)が、前記実施の形態1と同様に、メ
モリマット2、ワードドライバ3、ローデコーダ4、セ
ンスアンプ5、カラムドライバ6、カラムデコーダ7、
ローアドレスバッファ8、カラムアドレスバッファ9、
制御回路10、データ入力バッファ11ならびにデータ
出力バッファ12によって構成されている。In the second embodiment, the memory 1 (FIG. 1), which is a DRAM, includes a memory mat 2, a word driver 3, a row decoder 4, a sense amplifier 5, and a column driver 6 as in the first embodiment. , Column decoder 7,
Row address buffer 8, column address buffer 9,
It comprises a control circuit 10, a data input buffer 11 and a data output buffer 12.
【0045】また、メモリマット2におけるメモリ構成
は、図3に示すように、対線構造のデータ線D,/Dに
おけるデータ線D側のメモリセルSに対応したワード線
Wとデータ線/Dとの間にダミートランジスタ(第3の
静電容量手段)TD3が位置するように設けられ、デー
タ線/D側のメモリセルSに対応したワード線Wとデー
タ線Dとの間にダミートランジスタ(第4の静電容量手
段)TD4が位置するように設けられている。As shown in FIG. 3, the memory configuration of the memory mat 2 includes a word line W and a data line / D corresponding to the memory cell S on the data line D side of the paired data lines D and / D. Is provided so that a dummy transistor (third capacitance means) TD3 is located between the word line W and the data line D corresponding to the memory cell S on the data line / D side. Fourth capacitance means) TD4 is provided.
【0046】ダミートランジスタTD3のゲート(駆動
制御部)は、データ線D側のワード線Wと接続されてお
り、一方の接続部は、データ線Dと接続されている。ま
た、ダミートランジスタTD4のゲート(駆動制御部)
は、データ線/D側のワード線Wと接続されており、一
方の接続部はデータ線/Dと接続されている。これらダ
ミートランジスタTD3,TD4における他方の接続部
は、いずれも接続されていないNC状態となっている。The gate (drive control section) of the dummy transistor TD3 is connected to the word line W on the data line D side, and one connection section is connected to the data line D. The gate of the dummy transistor TD4 (drive control unit)
Is connected to the word line W on the data line / D side, and one connection portion is connected to the data line / D. The other connection portions of these dummy transistors TD3 and TD4 are in an NC state where none of them is connected.
【0047】この場合も、たとえば、データ線/D側の
ワード線Wが駆動されるとデータ線/Dには、メモリセ
ルSのオーバラップ容量Cvとクロスカップリング容量
Ccとが付加され、データ線/Dに大きな雑音が結合す
ることになるが、同時にダミートランジスタTD3も駆
動されるので、データ線Dにもクロスカップリング容量
CcとダミートランジスタTD3におけるオーバラップ
容量Cvとが付加され、データ線Dにも大きな雑音が結
合し、雑音が同相電圧となって相殺される。Also in this case, for example, when the word line W on the data line / D side is driven, the overlap capacitance Cv and the cross-coupling capacitance Cc of the memory cell S are added to the data line / D, Although large noise is coupled to the line / D, the dummy transistor TD3 is also driven at the same time, so that the data line D is also added with the cross-coupling capacitance Cc and the overlap capacitance Cv of the dummy transistor TD3. Large noise is also coupled to D, and the noise becomes a common-mode voltage and is canceled.
【0048】それにより、本実施の形態2においては、
ダミートランジスタTD3,TD4によって、雑音を同
相電圧とする静電容量をデータ線D,/Dのいずれかに
付加することができるので、データ線雑音を大幅に低減
することができる。As a result, in the second embodiment,
With the dummy transistors TD3 and TD4, an electrostatic capacitance having noise as a common-mode voltage can be added to one of the data lines D and / D, so that data line noise can be significantly reduced.
【0049】また、ダミーワード線やダミーワードドラ
イバが不要となるので、周辺回路の省面積化を行うこと
ができる。Further, since a dummy word line and a dummy word driver are not required, the area of the peripheral circuit can be reduced.
【0050】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the spirit of the invention. Needless to say, it can be changed.
【0051】たとえば、前記実施の形態1、2によれ
ば、ダミートランジスタによってメモリセルのトランジ
スタと同程度のオーバラップ容量を付加させていたが、
これらダミートランジスタを設けずに、図4に示すよう
に、メモリセルにおけるトランジスタTのオーバラップ
容量Cvを小さくすることによって雑音の発生を低減す
るようにしてもよい。ここで、図4においては、簡単化
のために絶縁膜を記載していない。For example, according to the first and second embodiments, the dummy transistor adds the same overlap capacitance as that of the memory cell transistor.
Without providing these dummy transistors, the generation of noise may be reduced by reducing the overlap capacitance Cv of the transistor T in the memory cell as shown in FIG. Here, an insulating film is not shown in FIG. 4 for simplification.
【0052】この場合のトランジスタTは、半導体チッ
プであるP形シリコン基板(半導体ウエハ)PK上方に
ゲート電極Gが位置しており、そのゲート電極Gの下方
のP形シリコン基板PK表面には、P- 型半導体領域P
Sが形成されている。In the transistor T in this case, a gate electrode G is located above a P-type silicon substrate (semiconductor wafer) PK as a semiconductor chip, and a surface of the P-type silicon substrate PK below the gate electrode G is P - type semiconductor region P
S is formed.
【0053】また、P- 型半導体領域PSにおける両側
の位置には、トランジスタTのソースならびにドレイン
として機能する半導体領域が形成されており、この不純
物領域は、N+ 型半導体領域NS1とN- 型半導体領域
NS2とによって構成されている。At both sides of the P − type semiconductor region PS, semiconductor regions functioning as the source and drain of the transistor T are formed, and the impurity regions are composed of N + type semiconductor regions NS1 and N − type. And a semiconductor region NS2.
【0054】N+ 型半導体領域NS1は、P- 型半導体
領域PSを両側から挟み込むように形成されており、N
+ 型半導体領域NS1の側面には、N- 型半導体領域N
S2がP- 型半導体領域PSの直下に位置するように形
成されている。さらに、ゲート電極Gの直下には、N+
型半導体領域NS1が位置しないようにオフセットして
形成されいる。The N + type semiconductor region NS1 is formed so as to sandwich the P − type semiconductor region PS from both sides.
On the side surface of the + type semiconductor region NS1, an N − type semiconductor region N
S2 is formed so as to be located immediately below P − type semiconductor region PS. Further, immediately below the gate electrode G, N +
The mold semiconductor region NS1 is formed so as to be offset so as not to be located.
【0055】よって、ゲート電極Gの直下には、N+ 型
半導体領域NS1が重ならないのに加え、P- 型半導体
領域PSがシールド層として作用するためにゲート電圧
がしきい値電圧以下の場合におけるゲートとソース、ド
レインとして機能する不純物領域との間の静電容量、す
なわち、オーバラップ容量をなくすことができるので、
データ線間雑音を大幅に低減することができる。Therefore, in addition to the fact that the N + type semiconductor region NS1 does not overlap immediately below the gate electrode G and that the P − type semiconductor region PS acts as a shield layer, the gate voltage is lower than the threshold voltage. Since the capacitance between the gate and the impurity region functioning as the source and drain in the above, that is, the overlap capacitance can be eliminated,
Data line noise can be significantly reduced.
【0056】また、図5に示すように、N+ 型半導体領
域NS1近傍のゲート電極Gのコーナ部を削り取ること
によってN+ 型半導体領域NS1とゲート電極Gとの距
離を大きくしてオーバラップ容量Cvを小さくするよう
にすることもできる。同様に、図5においても、簡単化
のために絶縁膜を記載していない。[0056] Further, as shown in FIG. 5, N + -type semiconductor region NS1 vicinity is increased to overlap capacitance and distance between the N + -type semiconductor region NS1 and the gate electrode G by scraping the corner portion of the gate electrode G of Cv can be reduced. Similarly, FIG. 5 does not show an insulating film for simplicity.
【0057】[0057]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【0058】(1)本発明によれば、第1、第2の静電
容量手段により、選択されたメモリセルの一方のデータ
線および他方のデータ線に寄生する静電容量を同じとす
ることができ、データ線雑音を大幅に低減することがで
きる。(1) According to the present invention, the first and second capacitance means make the same parasitic capacitance on one data line and the other data line of the selected memory cell. Therefore, data line noise can be greatly reduced.
【0059】(2)また、本発明では、第3、第4の静
電容量手段により、選択されたメモリセルの一方のデー
タ線および他方のデータ線に寄生する静電容量を同じと
することができ、データ線雑音を大幅に低減することが
できる。(2) Further, in the present invention, the third and fourth capacitance means make the capacitances of one and the other data lines of the selected memory cell equal to each other. Therefore, data line noise can be greatly reduced.
【0060】(3)さらに、本発明においては、2交点
ビット方式におけるメモリセルのスイッチとして用いら
れるMOSトランジスタそれ自体のオーバラップ容量を
大幅に低減することにより、データ線雑音を一層低減す
ることができる。(3) Further, in the present invention, the data line noise can be further reduced by greatly reducing the overlap capacitance of the MOS transistor itself used as the switch of the memory cell in the two-intersection bit system. it can.
【0061】(4)また、本発明によれば、上記(1)
〜(3)により、メモリセルの読み出しを安定して行う
ことができ、半導体集積回路装置の信頼性を向上でき、
かつメモリセルそれ自体を小さくできるので、メモリセ
ルのレイアウト面積を省面積化でき、半導体集積回路装
置を小型化することができる。(4) According to the present invention, (1)
According to (3), the reading of the memory cell can be performed stably, and the reliability of the semiconductor integrated circuit device can be improved.
In addition, since the memory cell itself can be reduced, the layout area of the memory cell can be reduced, and the semiconductor integrated circuit device can be reduced in size.
【図1】本発明の実施の形態1によるメモリのブロック
図である。FIG. 1 is a block diagram of a memory according to a first embodiment of the present invention.
【図2】本発明の実施の形態1によるメモリにおけるメ
モリマットの説明図である。FIG. 2 is an explanatory diagram of a memory mat in the memory according to the first embodiment of the present invention;
【図3】本発明の実施の形態2によるメモリにおけるメ
モリマットの説明図である。FIG. 3 is an explanatory diagram of a memory mat in a memory according to a second embodiment of the present invention;
【図4】本発明の他の実施の形態によるメモリに設けら
れたメモリセルにおけるトランジスタの断面図である。FIG. 4 is a cross-sectional view of a transistor in a memory cell provided in a memory according to another embodiment of the present invention.
【図5】本発明の他の実施の形態によるメモリに設けら
れたメモリセルにおけるトランジスタの断面図である。FIG. 5 is a cross-sectional view of a transistor in a memory cell provided in a memory according to another embodiment of the present invention.
1 メモリ(半導体集積回路装置) 2 メモリマット 3 ワードドライバ 4 ローデコーダ 5 センスアンプ 6 カラムドライバ 7 カラムデコーダ 8 ローアドレスバッファ 9 カラムアドレスバッファ 10 制御回路 11 データ入力バッファ 12 データ出力バッファ S メモリセル D,/D データ線 T トランジスタ C キャパシタ W ワード線 WD ワードドライバ DW1 ダミーワード線(第1のダミーワードドライ
バ) DW2 ダミーワード線(第2のダミーワードドライ
バ) TD1 ダミートランジスタ(第1の静電容量手段) TD2 ダミートランジスタ(第2の静電容量手段) TD3 ダミートランジスタ(第3の静電容量手段) TD4 ダミートランジスタ(第4の静電容量手段) DWD1 ダミーワードドライバ(第1の駆動手段) DWD2 ダミーワードドライバ(第2の駆動手段) Cd 静電容量 Cv オーバラップ容量 Cc クロスカップリング容量 PK P形シリコン基板(半導体ウエハ) G ゲート電極 PS P- 型半導体領域 NS1 N+ 型半導体領域 NS2 N- 型半導体領域Reference Signs List 1 memory (semiconductor integrated circuit device) 2 memory mat 3 word driver 4 row decoder 5 sense amplifier 6 column driver 7 column decoder 8 row address buffer 9 column address buffer 10 control circuit 11 data input buffer 12 data output buffer S memory cell D, / D data line T transistor C capacitor W word line WD word driver DW1 dummy word line (first dummy word driver) DW2 dummy word line (second dummy word driver) TD1 dummy transistor (first capacitance means) TD2 Dummy transistor (second capacitance means) TD3 Dummy transistor (third capacitance means) TD4 Dummy transistor (fourth capacitance means) DWD1 Dummy word driver (first driving means) DWD2 dummy word driver (second driving means) Cd capacitance Cv overlap capacitance Cc cross-coupling capacitance PK P-type silicon substrate (semiconductor wafer) G gate electrode PS P - -type semiconductor region NS1 N + -type semiconductor region NS2 N - -type semiconductor region
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青山 仁子 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 吉田 誠 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 長谷川 雅俊 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Hitoko Aoyama 6-16-16 Shinmachi, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd. (72) Makoto Yoshida 6--16 Shinmachi, Ome-shi, Tokyo 3 Hitachi, Ltd. Device Development Center (72) Inventor Masatoshi Hasegawa 3-16, Shinmachi, Ome-shi, Tokyo Hitachi, Ltd. Device Development Center
Claims (5)
に対するデータ線を折り返し形の配置とした2交点ビッ
ト方式の半導体集積回路装置であって、 前記対線構造のデータ線における一方のデータ線側のメ
モリセルに共通に設けられ、メモリセルのスイッチとし
て用いられるトランジスタに寄生するオーバラップ容量
と同等の静電容量を有し、駆動制御部に入力される駆動
信号に基づいて前記一方のデータ線に静電容量を付加す
る第1の静電容量手段と、 前記対線構造のデータ線における他方のデータ線側のメ
モリセルに共通に設けられ、メモリセルのスイッチとし
て用いられるトランジスタに寄生するオーバラップ容量
と同等の静電容量を有し、駆動制御部に入力される駆動
信号に基づいて前記一方のデータ線に静電容量を付加す
る第2の静電容量手段と、 前記第1の静電容量手段に対応した第1のダミーワード
線と、 前記第2の静電容量手段に対応した第2のダミーワード
線と、 前記第1のダミーワード線を選択して前記第1の静電容
量手段を駆動する駆動信号を生成する第1の駆動手段
と、 前記第2のダミーワード線を選択して前記第2の静電容
量手段を駆動する駆動信号を生成する第2の駆動手段と
を設けたことを特徴とする半導体集積回路装置。1. A two-intersection bit type semiconductor integrated circuit device in which a data line has a paired structure and a data line for a sense amplifier has a folded arrangement, wherein one of the data lines having the paired structure is provided. Is provided in common to the memory cells on the side, has the same capacitance as an overlap capacitance parasitic on a transistor used as a switch of the memory cell, and performs the one data based on a drive signal input to a drive control unit. A first capacitance means for adding capacitance to a line, and a parasitic element provided in a memory cell on the other data line side of the data line having the paired line structure and parasitic on a transistor used as a switch of the memory cell A second device that has a capacitance equivalent to the overlap capacitance and adds a capacitance to the one data line based on a drive signal input to a drive control unit; Capacitance means, a first dummy word line corresponding to the first capacitance means, a second dummy word line corresponding to the second capacitance means, and the first dummy word A first driving unit that generates a driving signal for driving the first capacitance unit by selecting a line; and a second driving unit that selects the second dummy word line to drive the second capacitance unit. A semiconductor integrated circuit device provided with second driving means for generating a driving signal.
いて、前記第1、第2の静電容量手段が、MOSトラン
ジスタであり、駆動信号をゲートに入力することにより
前記一方または他方のデータ線に静電容量を付加するこ
とを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein said first and second capacitance means are MOS transistors, and said one or other data line is provided by inputting a drive signal to a gate. A semiconductor integrated circuit device, wherein a capacitance is added to a semiconductor integrated circuit device.
に対するデータ線を折り返し形の配置とした2交点ビッ
ト方式の半導体集積回路装置であって、 前記対線構造のデータ線における一方のデータ線側のメ
モリセルに対応したワード線と前記対線構造のデータ線
における他方のデータ線との間に、メモリセルのスイッ
チとして用いられるトランジスタに寄生するオーバラッ
プ容量と同等の静電容量を有し、一方のデータ線側のメ
モリセルに対応したワード線を選択して駆動制御部に入
力される一方のデータ線側のメモリセルを駆動する駆動
信号に基づいて他方のデータ線に静電容量を付加する第
3の静電容量手段と、 メモリセルのスイッチとして用いられるトランジスタに
寄生するオーバラップ容量と同等の静電容量を有し、他
方のデータ線側のメモリセルに対応したワード線を選択
して駆動制御部に入力される他方のデータ線側のメモリ
セルを駆動する駆動信号に基づいて一方のデータ線に静
電容量を付加する第4の静電容量手段とを設けたことを
特徴とする半導体集積回路装置。3. A two-intersection bit type semiconductor integrated circuit device in which a data line has a paired structure and a data line for a sense amplifier has a folded arrangement, wherein one of the data lines having the paired structure is provided. Between the word line corresponding to the memory cell on the side and the other data line in the data line having the paired structure, the same capacitance as an overlap capacitance parasitic on a transistor used as a switch of the memory cell. The word line corresponding to the memory cell on one data line side is selected, and the capacitance is applied to the other data line based on a drive signal input to the drive control unit for driving the memory cell on one data line side. A third capacitance means to be added, and a capacitance equivalent to an overlap capacitance parasitic to a transistor used as a switch of a memory cell, and the other data A fourth method for selecting a word line corresponding to the memory cell on the side and adding a capacitance to one data line based on a drive signal input to the drive control unit for driving the memory cell on the other data line side A semiconductor integrated circuit device provided with capacitance means.
いて、前記第3、第4の静電容量手段が、MOSトラン
ジスタであり、駆動信号をゲートに入力することにより
前記一方または他方のデータ線に静電容量を付加するこ
とを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein said third and fourth capacitance means are MOS transistors, and said one or other data line is provided by inputting a drive signal to a gate. A semiconductor integrated circuit device, wherein a capacitance is added to a semiconductor integrated circuit device.
に対するデータ線を折り返し形の配置とした2交点ビッ
ト方式の半導体集積回路装置であって、メモリセルのス
イッチとして用いられるMOSトランジスタが、ゲート
電極とドレインおよびソースとなるN+ 型半導体領域と
がオフセットして形成され、前記ゲートが位置する半導
体ウエハ表面にP- 型半導体領域が形成され、前記P-
型半導体領域の下部にドレインならびにソースとなるN
- 型半導体領域が形成される構造よりなることを特徴と
する半導体集積回路装置。5. A two-intersection bit type semiconductor integrated circuit device in which a data line has a paired structure and a data line for a sense amplifier is folded, wherein a MOS transistor used as a switch of a memory cell has a gate. and the N + -type semiconductor region serving as an electrode and the drain and source are formed by offset, P on the semiconductor wafer surface of the gate is positioned - -type semiconductor region is formed, the P -
N serving as a drain and a source below the semiconductor region
- a semiconductor integrated circuit device characterized by consisting of structure type semiconductor region is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10049100A JPH11251548A (en) | 1998-03-02 | 1998-03-02 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10049100A JPH11251548A (en) | 1998-03-02 | 1998-03-02 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11251548A true JPH11251548A (en) | 1999-09-17 |
Family
ID=12821685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10049100A Pending JPH11251548A (en) | 1998-03-02 | 1998-03-02 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11251548A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6678187B2 (en) | 2001-01-16 | 2004-01-13 | Nec Corporation | Semiconductor memory apparatus using tunnel magnetic resistance elements |
JP2008217944A (en) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | Semiconductor memory device |
JP2010040131A (en) * | 2008-08-07 | 2010-02-18 | Elpida Memory Inc | Semiconductor storage device |
-
1998
- 1998-03-02 JP JP10049100A patent/JPH11251548A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6678187B2 (en) | 2001-01-16 | 2004-01-13 | Nec Corporation | Semiconductor memory apparatus using tunnel magnetic resistance elements |
JP2008217944A (en) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | Semiconductor memory device |
JP2010040131A (en) * | 2008-08-07 | 2010-02-18 | Elpida Memory Inc | Semiconductor storage device |
USRE46202E1 (en) | 2008-08-07 | 2016-11-08 | Longitude Semiconductor S.A.R.L. | Semiconductor memory device of open bit line type |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3666671B2 (en) | Semiconductor device | |
US7440350B2 (en) | Semiconductor integrated circuit device | |
JP4171201B2 (en) | Semiconductor memory device | |
US20020009834A1 (en) | Semiconductor IC device having a memory and a logic circuit implemented with a single chip | |
JP4469170B2 (en) | Semiconductor memory device | |
JP2001053167A (en) | Semiconductor storage device | |
US9177619B2 (en) | Semiconductor device having hierarchical bit line structure | |
KR100699421B1 (en) | Semiconductor integrated circuit device | |
US5966340A (en) | Semiconductor memory device having hierarchical word line structure | |
US8472272B2 (en) | Semiconductor device having hierarchical bit line structure | |
JP2007122834A (en) | Semiconductor memory device | |
JP2006134477A (en) | Static random access memory and measuring method for pseudo static noise margin | |
JP2001102464A (en) | Static random access memory comprising global bit line | |
US6275407B1 (en) | Semiconductor memory device having sense and data lines for use to read and write operations | |
JPH11111943A (en) | Semiconductor storage device | |
US4803664A (en) | Dynamic random access memory having a gain function | |
KR100855055B1 (en) | A semiconductor memory device | |
JPH11251548A (en) | Semiconductor integrated circuit device | |
US8542547B2 (en) | Semiconductor device and data processing system | |
JP3557051B2 (en) | Semiconductor storage device | |
JP2004079843A (en) | Semiconductor memory device | |
JP2008135461A (en) | Semiconductor memory and semiconductor integrated circuit device | |
JPH06326272A (en) | Semiconductor memory | |
JP4672341B2 (en) | Semiconductor memory device | |
JPH11232868A (en) | Semiconductor storage integrated circuit |