JPH11220364A - Variable frequency pulse generator - Google Patents

Variable frequency pulse generator

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JPH11220364A
JPH11220364A JP10018402A JP1840298A JPH11220364A JP H11220364 A JPH11220364 A JP H11220364A JP 10018402 A JP10018402 A JP 10018402A JP 1840298 A JP1840298 A JP 1840298A JP H11220364 A JPH11220364 A JP H11220364A
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frequency
pulse
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Yasuhiro Nakajima
康博 中島
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Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To generate a pulse signal of an optional frequency by making a first reference value the product of the maximum cycle of an output pulse and a second reference frequency, making the second reference frequency a phase delayed compared with the first reference frequency and making a third reference frequency a phase delayed compared with the second reference frequency so as to unnecessitate interrupting processing to CPU and a large memory space. SOLUTION: A first data comparator 12 compares output data θ1 from a first data holding circuit 11 and the first reference value D1 with each other and outputs the comparing result to a pulse generating circuit 14. When output data θ1 from the circuit 11 is larger than the value D1, a reference value over signal S is outputted as S=1 but when output data θ1 from the circuit 11 is not larger than the value D1, the reference value over signal S is outputted as S=0. On the other hand, a second data comparator 13 compares output data θ1 from a first data holding circuit 11 and the second reference value θ2 with each other and outputs the comparing result to the circuit 14.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】この発明は、一定周波数の基
準クロックパルスから任意所望の指定された周波数を持
つパルス列を作成して出力する周波数可変のパルス発生
装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable frequency pulse generator for generating and outputting a pulse train having an arbitrary desired frequency from a reference clock pulse having a constant frequency.
【0002】[0002]
【従来の技術】一定周期の基準クロック信号から任意の
周波数のパルス信号を発生するパルス回路として、n段
(ここで、nは自然数)のフリップフロップから構成さ
れたパルス回路がある。このパルス発生回路において
は、初段のフリップフロップに入力した基準クロック信
号(パルス入力)は、フリップフロップを通過する度に
1/2に分周されるので、n段のフリップフロップを通
過すると2n分の1に分周されたパルス信号が出力され
る。例えば、フリップフロップの段数n=1、2、3、
4、・・・・の場合、1/2、1/4(=1/22)、
1/8(=1/23)、1/16(=1/24)、・・・
・に分周されたパルス信号が出力される。
2. Description of the Related Art As a pulse circuit for generating a pulse signal of an arbitrary frequency from a reference clock signal of a constant cycle, there is a pulse circuit composed of n stages (where n is a natural number) of flip-flops. In the pulse generating circuit, a reference clock signal input to the first flip-flop (pulse input), since it is 1/2 frequency-divided every time passing through the flip-flop, passes through the flip-flops of the n-stage 2 n A pulse signal divided by a factor of 1 is output. For example, the number of flip-flop stages n = 1, 2, 3,
In the case of 4,..., (, 4 (= 1 / 2 ),
1/8 (= 1/2 3 ), 1/16 (= 1/2 4 ), ...
The pulse signal divided by is output.
【0003】このパルス発生回路の出力信号を駆動パル
スとして、パルスモータの速度制御を行うと、制御部か
らの加減速動作指示に対応して駆動パルスが基準クロッ
ク信号の2n倍の出力周波数で変化するので、分周によ
る周波数の変化が大きく、パルスモータが脱調(駆動パ
ルスの周波数にモータの回転速度が追いつけない現象)
し、加減速ができないという問題点があった。
When the speed control of the pulse motor is performed by using the output signal of the pulse generation circuit as a drive pulse, the drive pulse has an output frequency of 2 n times the reference clock signal in response to an acceleration / deceleration operation instruction from the control unit. Because the frequency changes, the frequency changes greatly due to frequency division, causing the stepping motor to step out (a phenomenon in which the rotation speed of the motor cannot keep up with the driving pulse frequency)
However, there is a problem that acceleration and deceleration cannot be performed.
【0004】また、基準クロック信号を任意の周波数に
分周するmビットカウンタ(ここで、mは自然数)を備
えたパルス発生回路もあるが、パルスモータの速度制御
を行うためには、大きな周波数を得る必要があり、その
周期が有限値で無く数値を丸める必要のある(例えば、
30kHzの場合、周期は33.333・・・μsとな
る。)場合には、カウンタに対する設定値の丸め誤差が
大きくなり、正確な速度(周波数)を出力できないの
で、周波数精度が悪くなる。パルス出力数を多くすれば
するほど、この誤差は累積されて大きくなり、時間のず
れが大きくなるという問題点があった。
There is also a pulse generation circuit provided with an m-bit counter (where m is a natural number) for dividing the reference clock signal to an arbitrary frequency. However, in order to control the speed of the pulse motor, a large frequency Must be obtained, and the period must be rounded rather than finite (for example,
In the case of 30 kHz, the period is 33.333... Μs. In the case (2), the rounding error of the set value for the counter becomes large, and an accurate speed (frequency) cannot be output. As the number of pulse outputs increases, this error accumulates and increases, resulting in a problem that the time lag increases.
【0005】図14は特開昭60−187123号公報
に開示されている可変周波数パルス発生装置の回路構成
を示す図である。図において、60は可変周波数パルス
発生装置、61は2進のデジタル加算器、62はデータ
保持回路、63は基準パルス発生器、fbは基準クロッ
クの周波数、fcは基準パルス発生器63が基準パルス
を発生する周波数である基準周波数である。また、fs
は(2m/fc)時間当りのパルス数設定値として、2
進のデータとして与えられる設定データであり、fc=
mとなる様にした時、設定データfsは所望の任意の
周波数設定値を表わす設定周波数になる。また、fou
tは出力パルスの周波数、fmは出力周波数である。
FIG. 14 is a diagram showing a circuit configuration of a variable frequency pulse generator disclosed in Japanese Patent Application Laid-Open No. 60-187123. In the figure, 60 is a variable frequency pulse generator, 61 is a binary digital adder, 62 is a data holding circuit, 63 is a reference pulse generator, fb is a frequency of a reference clock, fc is a reference pulse generator 63 is a reference pulse. Is the reference frequency which is the frequency at which Also, fs
Is the number of pulses per (2 m / fc) time, 2
Setting data given as binary data, fc =
When it is set to 2 m , the setting data fs becomes a setting frequency representing a desired arbitrary frequency setting value. Also, fou
t is the frequency of the output pulse, and fm is the output frequency.
【0006】次に、従来の可変周波数パルス発生装置6
0の動作について説明する。デジタル加算器61は、任
意の設定周波数fsを表す設定データとデータ保持回路
62から順次出力される出力データθ1との間で順次加
算を行い、各加算結果を加算器出力θ2(=fs+θ
1)として、データ保持回路62に出力する。データ保
持回路62は、この出力データθ2を基準パルス発生器
63からの基準パルスの発生タイミングで順次取り込
み、データとして保持し、出力データθ1として出力す
る。この場合、デジタル加算器61から出力される出力
データθ2は、毎秒(fs×fc)の割合でデータ値が
増加する。この出力データθ1における特定ビット桁θ
m(但し、θmは設定周波数fsの最上位桁に等しい
か、あるいはそれより高い任意特定のビット桁)に注目
すると、出力データθ2が、毎秒(fs×fc)の割合
で増加するのに対応して特定ビット桁θmの論理値(0
または1)が変化するが、その周期的変化は設定周波数
fsに比例する。
Next, a conventional variable frequency pulse generator 6 will be described.
The operation of 0 will be described. The digital adder 61 sequentially adds the setting data representing an arbitrary setting frequency fs and the output data θ1 sequentially output from the data holding circuit 62, and outputs each addition result to an adder output θ2 (= fs + θ).
The data is output to the data holding circuit 62 as 1). The data holding circuit 62 sequentially takes in the output data θ2 at the timing of generation of the reference pulse from the reference pulse generator 63, holds the data as data, and outputs it as output data θ1. In this case, the data value of the output data θ2 output from the digital adder 61 increases at a rate of (fs × fc) every second. Specific bit digit θ in this output data θ1
Focusing on m (where θm is any specific bit digit that is equal to or higher than the most significant digit of the set frequency fs), the output data θ2 increases at a rate of (fs × fc) per second. The logical value of the specific bit digit θm (0
Or 1) changes, and the periodic change is proportional to the set frequency fs.
【0007】図15はデジタル加算器61における初期
値を0とし、fs=1の場合の出力データθ1の増加を
2進データとして示した表である。fs=1の場合、出
力データθ1の値は、毎秒fc回の割合で1(10進
数)ずつ増加してゆく。図16はデジタル加算器61に
おける初期値を0とし、fs=2の場合の出力データθ
1の増加を2進データとして示した表である。fs=2
の場合、出力データθ1の値は、毎秒fc回の割合で2
(10進数)ずつ増加していく。
FIG. 15 is a table in which the initial value in the digital adder 61 is set to 0 and the increase of the output data θ1 when fs = 1 is shown as binary data. When fs = 1, the value of the output data θ1 increases by 1 (decimal number) at a rate of fc times per second. FIG. 16 shows output data θ when the initial value in the digital adder 61 is 0 and fs = 2.
It is a table | surface which showed the increase of 1 as binary data. fs = 2
, The value of the output data θ1 is 2 at the rate of fc times per second.
(Decimal number).
【0008】ここで、図15、図16における2進表示
の23の桁に注目する。図15における23の桁の論理値
をθm1、図16における23の桁の論理値をθm2と
して、それぞれ各表において上から順に論理値(0また
は1)を抜き出して並べると次の様になる。 θm1=000000001111111100000
000 θm2=000011110000111100001
111
[0008] Here, FIG. 15, attention to the 2 3 digits of the binary representation in FIG. Figure 15 in the two 3-digit logical values m1, as θm2 a logical value of 2 3 digits in FIG. 16, as the Arranging withdrawn logical value in order from the top (0 or 1) following in each table, respectively Become. θm1 = 000000000011111111100000
000 θm2 = 000011110000111100001
111
【0009】図17は、図15および図16における2
進表示の23の桁におけるパルス波形を示す図であり、
(a)はθm1を表わすパルス波形、(b)はθm2を
表わすパルス波形である。図において、同じ期間におい
てθm2はθm1の2倍の周波数、つまりθm2はθm
1に対してfsの比と同じ倍数分の周波数となってい
る。上述のように、従来の可変周波数パルス発生装置で
は、データ保持回路62から順次出力される出力データ
の特定ビット桁における論理値の周期的変化を検出する
ことにより設定周波数fsに等しい周波数をもつたパル
ス列を得る。
FIG. 17 is a sectional view of FIG. 15 and FIG.
Is a diagram showing a pulse waveform in advance View 2 3 digits,
(A) is a pulse waveform representing θm1, and (b) is a pulse waveform representing θm2. In the figure, θm2 is twice the frequency of θm1 in the same period, that is, θm2 is θm
The frequency is the same multiple as the ratio of fs to 1. As described above, the conventional variable frequency pulse generator has a frequency equal to the set frequency fs by detecting the periodic change of the logical value in a specific bit digit of the output data sequentially output from the data holding circuit 62. Obtain a pulse train.
【0010】図18は従来の可変周波数パルス発生装置
における加減速処理の制御方法を示す図であり、(a)
は加減速処理パターン、(b)は出力パルス周波数の形
状である。(a)において、横軸は時間t、縦軸は速度
Vであり、t1は加速時間、V1は目標周波数(速度)
である。また、(b)は基準周波数fc=20Hz、2
m=24とした場合の出力パルス周波数の形状であり、図
に示すように、出力パルス周波数は1.25Hz(=2
0Hz/24)の倍数となる。
FIG. 18 is a diagram showing a control method of an acceleration / deceleration process in a conventional variable frequency pulse generator, and FIG.
Represents an acceleration / deceleration processing pattern, and (b) represents a shape of an output pulse frequency. In (a), the horizontal axis is time t, and the vertical axis is speed V, t1 is acceleration time, and V1 is target frequency (speed).
It is. (B) is a reference frequency fc = 20 Hz, 2
m = a 2 4 and to the shape of the output pulse frequency if, as shown, the output pulse frequency is 1.25 Hz (= 2
0 Hz / 2 4 ).
【0011】[0011]
【発明が解決しようとする課題】上述のような従来の可
変周波数パルス発生装置では、出力パルス周波数を(f
c/2m)のfs倍にしているため、1Hz単位の任意
な出力パルス周波数を得るには、fc=2mにしなけら
ばならないが、CPUの基準クロックは、例えば5MH
z、10MHz等といったもので、2mの整数倍である
ことは滅多に無いために、発振器を共通化するとfc=
mにならず、1Hz単位の任意な出力パルス周波数を
得ることができないという問題点があった。
In the conventional variable frequency pulse generator as described above, the output pulse frequency is set to (f).
c / 2 m ), it must be fc = 2 m in order to obtain an arbitrary output pulse frequency in units of 1 Hz, but the reference clock of the CPU is, for example, 5 MHz.
z, 10 MHz, etc., it is seldom an integer multiple of 2 m.
There is a problem that the output pulse frequency cannot be set to 2 m and an arbitrary output pulse frequency in units of 1 Hz cannot be obtained.
【0012】また、1Hz単位の任意な出力パルス周波
数を得るために、別に発振器を設けた場合にはコストが
上がるという問題点があり、さらに発振器を別にしてf
c=2mとし、1Hz単位の任意な出力パルス周波数を
得られる様にしたとしても、CPUに対しての割込み処
理は必要であるため、CPUへの負担が重くなり、他の
処理速度が遅くなるという問題点があった。
In addition, when an oscillator is separately provided to obtain an arbitrary output pulse frequency in units of 1 Hz, there is a problem that the cost is increased.
Even if c = 2 m and an arbitrary output pulse frequency in units of 1 Hz can be obtained, interrupt processing for the CPU is required, so that the load on the CPU becomes heavy and other processing speeds are slow. There was a problem of becoming.
【0013】図15は従来の可変周波数パルス発生装置
における定速領域処理の制御方法を示す図であり、
(a)は定速領域パターン、(b)は出力パルス周波数
の形状である。上述のような従来の可変周波数パルス発
生装置では、fc≠2mの場合は、定速時の速度が1H
z単位の任意な出力パルス周波数にならないため、定速
領域でも、随時、補正のための割込み処理が必要となる
ため(例えば図(b)に示すように、定常時はn×1.
25Hzの出力であるが、定期的に端数を出力して指令
速度(n+1)×1.25Hzとする補正を行う。)、
CPUへの負担が重くなり、他の処理速度が遅くなる
上、ソフトウエアへの負担が増しOSメモリの増加も招
くという問題点があった。
FIG. 15 is a diagram showing a control method of constant speed region processing in a conventional variable frequency pulse generator.
(A) is a constant speed region pattern, and (b) is a shape of an output pulse frequency. In the conventional variable frequency pulse generator as described above, when fc ≠ 2 m , the speed at the constant speed is 1H.
Since the output pulse frequency does not become an arbitrary output pulse frequency in the z unit, an interrupt process for correction is required at any time even in the constant speed region (for example, as shown in FIG.
Although the output is 25 Hz, a fraction is periodically output to perform correction so that the command speed is (n + 1) × 1.25 Hz. ),
There is a problem in that the load on the CPU is increased, other processing speeds are reduced, and the load on the software is increased, resulting in an increase in OS memory.
【0014】また、出力パルスfoutの周波数を変化
させる度にCPUへ割込みが入るので出力信号fout
の周波数を多段で変化させると、タイミング発生回路か
らCPUへの割込み回数が多くなってしまうという問題
があった。
Since the CPU is interrupted every time the frequency of the output pulse fout is changed, the output signal fout is output.
If the frequency is changed in multiple stages, there is a problem that the number of interrupts from the timing generation circuit to the CPU increases.
【0015】さらに低コストに抑えるべく、1つのCP
Uで多くの処理をさせる場合には、割込み処理が多くな
ると他の処理に与える影響が大きくなる。例えば、プロ
グラマブルコントローラの様に、シーケンスプログラム
を実行するCPU機能部と周辺機器との交信機能部と通
信機能部と位置決め機能部を一体化し、1つのCPUに
て処理することは、従来の方式では不可能であった。こ
の場合、従来では、位置決め用の専用CPU、メモリテ
ーブル用のデータRAM、ワークRAM、システムRO
Mが必要であった。
In order to further reduce the cost, one CP
When many processes are performed in U, the influence on other processes increases as the number of interrupt processes increases. For example, as in a programmable controller, a CPU function unit for executing a sequence program, a communication function unit for a peripheral device, a communication function unit, and a positioning function unit are integrated and processed by a single CPU. It was impossible. In this case, conventionally, a dedicated CPU for positioning, a data RAM for a memory table, a work RAM, a system RO
M was required.
【0016】上述のような従来の可変周波数パルス発生
装置では、基準クロック信号fbを1/2mに分周して
割込み信号を得るので、加速時間、減速時間tの設定に
制限があった。任意の2mで表現できない値は加減速時
間としての設定ができないという問題があった。また、
このことから加減速域の多段な周波数変化における段数
に対しても制約となり、パルスモータが脱調しやすくな
るという問題もあった。
In the conventional variable frequency pulse generator as described above, since the interrupt signal is obtained by dividing the reference clock signal fb by 1/2 m , the setting of the acceleration time and the deceleration time t is limited. There is a problem that a value that cannot be represented by an arbitrary 2 m cannot be set as the acceleration / deceleration time. Also,
For this reason, the number of stages in a multi-stage frequency change in the acceleration / deceleration range is also restricted, and there is a problem that the stepping-out of the pulse motor becomes easy.
【0017】上述のような従来の可変周波数パルス発生
装置では、データレジスタへ転送するデータ(加減速域
での多段の変化に対応した周波数(速度))を、テーブ
ル形式のデータとしてメモリテーブルに記憶させる必要
があるので、大きなメモリ空間が必要となる。このた
め、コストが高くなるし、製品サイズも大きくなる。ま
た、目標周波数(速度)V1や起動周波数(速度)V
0、加減速域での多段の変化に対応した周波数(速度)
などに関するデータを再設定する時には、大量のデータ
からなるメモリテーブルを新たに作らなければならず、
CPUへの負担が大きくなるという問題もあった。
In the conventional variable frequency pulse generator as described above, the data to be transferred to the data register (the frequency (speed) corresponding to the multi-stage change in the acceleration / deceleration range) is stored in the memory table as the data in the form of a table. Therefore, a large memory space is required. For this reason, the cost increases and the product size also increases. Further, the target frequency (speed) V1 and the starting frequency (speed) V
0, frequency (speed) corresponding to multi-stage change in acceleration / deceleration range
When resetting data related to such things, a new memory table consisting of a large amount of data must be created,
There is also a problem that the load on the CPU increases.
【0018】この発明は、上述のような課題を解決する
ためになされたもので、CPUへの割込み処理や大きな
メモリ空間を不要とし、任意の周波数のパルス信号を発
生させることができ、例えば、パルスモータ等の速度制
御、位置制御に使用できる脱調し難いパルス発生回路を
提供することを目的としている。
The present invention has been made in order to solve the above-mentioned problems, and does not require interrupt processing to a CPU or a large memory space, and can generate a pulse signal of an arbitrary frequency. It is an object of the present invention to provide a pulse generation circuit that can be used for speed control and position control of a pulse motor or the like and that is difficult to lose synchronization.
【0019】[0019]
【課題を解決するための手段】この発明に係る可変周波
数パルス発生装置は、第1の基準周波数である一定周期
の基準パルスとこの第1の基準周波数と位相の異なる第
2の基準周波数の基準パルスおよび第3の基準周波数の
基準パルスとを発生する基準パルス発生器と、第1の基
準値をビット反転処理をする反転器と、第1の基準値を
第2の基準周波数で除算して得られる時間当たりのパル
ス数として設定される設定値と反転器で第1の基準値の
ビット反転処理されたデータとを選択するデータセレク
タと、このデータセレクタが反転器で第1の基準値のビ
ット反転処理されたデータを選択した場合はこのデータ
に1を加えた値を加算し、それ以外の場合は設定値を加
算するデジタル加算器と、デジタル加算器のデータを第
1の基準周波数の基準パルスの発生タイミングで順次取
込み、データとして保持し出力する第1のデータ保持回
路と、この第1のデータ保持回路からの出力と第1の基
準値との大小比較を行い、比較結果および第1のデータ
保持回路からの出力が第1の基準値より大きい場合に基
準値オーバー信号として1を出力する第1のデータ比較
器と、第1のデータ保持回路からの出力と第1の基準値
の1/2である第2の基準値との大小比較を行い、比較
結果を出力する第2のデータ比較器と、第1のデータ比
較器および第2のデータ比較器から出力される比較結果
を基にパルスのハイレベル、ロウレベルを判定・決定す
るパルス発生回路と、第2の基準周波数の基準パルスの
発生タイミングでパルス発生回路のデータを順次取込
み、データとして保持し出力する第2のデータ保持回路
と、第1のデータ比較器の出力する基準値オーバーの信
号が入力された場合に第3の基準周波数の基準パルスに
基づきオーバーフロー防止信号を第1のデータ保持回路
に出力する加算器オーバーフロー防止回路と、を備え、
第1の基準値は出力パルスの最大周期と第2の基準周波
数とを乗算した値とし、データセレクタは第1のデータ
比較器の出力する基準値オーバー信号が1の時反転器で
第1の基準値のビット反転処理されたデータを選択する
ようにし、第1の基準周波数はオーバーフロー防止信号
がアクティブになって第1のデータ保持回路の出力が安
定し、デジタル加算器の出力が安定するまでの時間遅れ
を考慮してオーバーフロー防止信号より遅れた位相であ
り、第2の基準周波数はパルス発生回路の出力が安定す
るまでの時間遅れを考慮して第1の基準周波数より遅れ
た位相であり、第3の基準周波数はパルス発生回路の出
力が安定してからオーバーフロー防止信号をアクティブ
とするように考慮して第2の基準周波数より遅れた位相
であるようにしたものである。
A variable frequency pulse generator according to the present invention comprises a reference pulse having a constant period as a first reference frequency and a second reference frequency having a phase different from that of the first reference frequency. A reference pulse generator for generating a pulse and a reference pulse of a third reference frequency, an inverter for performing a bit inversion process on the first reference value, and dividing the first reference value by the second reference frequency A data selector for selecting a set value set as the number of pulses per time obtained and a bit-inverted data of the first reference value by the inverter; and a data selector for selecting the first reference value by the inverter. When the data subjected to the bit inversion processing is selected, a value obtained by adding 1 to this data is added; otherwise, a digital adder for adding the set value, and the data of the digital adder are added to the data of the first reference frequency. A first data holding circuit that sequentially takes in the quasi-pulse generation timing, holds and outputs the data, and compares the magnitude of the output from the first data holding circuit with the first reference value. A first data comparator that outputs 1 as a reference value over signal when an output from the first data holding circuit is larger than a first reference value, and an output from the first data holding circuit and a first reference value A second data comparator that compares the magnitude with a second reference value that is の of the first data comparator and outputs a comparison result, and a comparison result that is output from the first data comparator and the second data comparator. A pulse generation circuit that determines and determines the high level and the low level of the pulse based on the above, and a second circuit that sequentially acquires data of the pulse generation circuit at the generation timing of the reference pulse of the second reference frequency, and holds and outputs the data. A data holding circuit, and an adder for outputting an overflow prevention signal to the first data holding circuit based on a reference pulse having a third reference frequency when a signal exceeding a reference value output from the first data comparator is input. And an overflow prevention circuit,
The first reference value is a value obtained by multiplying the maximum period of the output pulse by the second reference frequency. When the reference value over signal output from the first data comparator is 1, the inverter selects the first reference value by the inverter. The data in which the bit inversion processing of the reference value is selected is selected. The first reference frequency is maintained until the overflow prevention signal becomes active, the output of the first data holding circuit is stabilized, and the output of the digital adder is stabilized. And the second reference frequency is a phase delayed from the first reference frequency in consideration of the time delay until the output of the pulse generation circuit is stabilized. The third reference frequency has a phase delayed from the second reference frequency in consideration of making the overflow prevention signal active after the output of the pulse generation circuit is stabilized. Than it is.
【0020】また、この発明に係る可変周波数パルス発
生装置は、第1の基準周波数である一定周期の基準パル
スとこの第1の基準周波数と位相の異なる第2の基準周
波数の基準パルスおよび第3の基準周波数の基準パルス
とを発生する基準パルス発生器と、第1の基準値をビッ
ト反転処理をする反転器と、第1の基準値を第2の基準
周波数で除算して得られる出力パルスの周期当たりのパ
ルス数として設定される設定値と前記反転器で第1の基
準値のビット反転処理されたデータとを選択するデータ
セレクタと、このデータセレクタが反転器で第1の基準
値のビット反転処理されたデータを選択した場合はこの
データに1を加えた値を加算し、それ以外の場合は設定
値を加算するデジタル加算器と、デジタル加算器のデー
タを第1の基準周波数の基準パルスの発生タイミングで
順次取込み、データとして保持し出力する第1のデータ
保持回路と、この第1のデータ保持回路からの出力と第
1の基準値との大小比較を行い、比較結果および第1の
データ保持回路からの出力が第1の基準値より大きい場
合に基準値オーバー信号として1を出力する第1のデー
タ比較器と、第1のデータ保持回路からの出力と第1の
基準値以下の値である第2の基準値との大小比較を行
い、比較結果を出力する第2のデータ比較器と、第1の
データ保持回路からの出力と第2の基準値を超えかつ第
1の基準値未満の範囲に設定される第3の基準値との大
小比較を行い、比較結果を出力する第3のデータ比較器
と、第1のデータ比較器、第2のデータ比較器および第
3のデータ比較器から出力される比較結果を基にパルス
のハイレベル、ロウレベルを判定・決定するパルス発生
回路と、第2の基準周波数の基準パルスの発生タイミン
グでパルス発生回路のデータを順次取込み、データとし
て保持し出力する第2のデータ保持回路と、第1のデー
タ比較器の出力する基準値オーバーの信号が入力された
場合に第3の基準周波数の基準パルスに基づきオーバー
フロー防止信号を第1のデータ保持回路に出力する加算
器オーバーフロー防止回路と、を備え、第1の基準値は
出力パルスの最大周期と第2の基準周波数とを乗算した
値とし、データセレクタは第1のデータ比較器の出力す
る基準値オーバー信号が1の時反転器で第1の基準値の
ビット反転処理されたデータを選択するようにし、第1
の基準周波数はオーバーフロー防止信号がアクティブに
なって第1のデータ保持回路の出力が安定し、デジタル
加算器の出力が安定するまでの時間遅れを考慮してオー
バーフロー防止信号より遅れた位相であり、第2の基準
周波数はパルス発生回路の出力が安定するまでの時間遅
れを考慮して第1の基準周波数より遅れた位相であり、
第3の基準周波数はパルス発生回路の出力が安定してか
らオーバーフロー防止信号をアクティブとするように考
慮して第2の基準周波数より遅れた位相であるようにし
たものである。
Further, the variable frequency pulse generator according to the present invention includes a reference pulse having a constant period as the first reference frequency, a reference pulse having a second reference frequency different in phase from the first reference frequency, and a third reference pulse. A reference pulse generator for generating a reference pulse having a reference frequency of, an inverter for performing a bit inversion process on a first reference value, and an output pulse obtained by dividing the first reference value by a second reference frequency A data selector for selecting a set value set as the number of pulses per period of the period and data obtained by performing bit inversion processing on the first reference value by the inverter, and a data selector for selecting the first reference value by the inverter. If the bit-inverted data is selected, a value obtained by adding 1 to this data is added; otherwise, a digital adder for adding the set value, and the data of the digital adder are transferred to the first reference cycle. A first data holding circuit that sequentially takes in at a number of reference pulse generation timings, holds and outputs as data, and compares the magnitude of an output from the first data holding circuit with a first reference value. A first data comparator for outputting 1 as a reference value over signal when an output from the first data holding circuit is larger than a first reference value; A second data comparator that compares the magnitude with a second reference value that is equal to or less than the reference value, and outputs a comparison result; and an output from the first data holding circuit that exceeds a second reference value and A third data comparator that performs a magnitude comparison with a third reference value set in a range less than the first reference value and outputs a comparison result, a first data comparator, and a second data comparator And the comparison output from the third data comparator A pulse generation circuit for determining and determining a high level and a low level of the pulse based on the result, and a second circuit for sequentially acquiring data of the pulse generation circuit at the generation timing of the reference pulse of the second reference frequency, holding and outputting the data. A data holding circuit, and an adder for outputting an overflow prevention signal to the first data holding circuit based on a reference pulse having a third reference frequency when a signal exceeding a reference value output from the first data comparator is input. An overflow prevention circuit, wherein the first reference value is a value obtained by multiplying the maximum period of the output pulse by the second reference frequency, and the data selector outputs a reference value overflow signal of 1 from the first data comparator. In this case, the inverter selects the bit-inverted data of the first reference value,
The reference frequency is a phase delayed from the overflow prevention signal in consideration of a time delay until the overflow prevention signal becomes active, the output of the first data holding circuit is stabilized, and the output of the digital adder is stabilized. The second reference frequency is a phase delayed from the first reference frequency in consideration of a time delay until the output of the pulse generation circuit is stabilized,
The third reference frequency has a phase delayed from the second reference frequency in consideration of activating the overflow prevention signal after the output of the pulse generation circuit is stabilized.
【0021】さらに、第1の基準値を、第2の基準周波
数の整数倍とするようにしたものである。
Further, the first reference value is an integer multiple of the second reference frequency.
【0022】また、第2のデータ保持回路の初期値を0
または1に設定可能にするようにしたものである。
The initial value of the second data holding circuit is set to 0
Alternatively, it can be set to 1.
【0023】さらに、記デジタル加算器の初期値を第1
の基準値以下の任意の値に設定可能にするようにしたも
のである。
Further, the initial value of the digital adder is set to the first value.
Can be set to any value less than or equal to the reference value.
【0024】また、第1のデータ比較器および第2のデ
ータ比較器の前段に第1の基準値以下の任意の値を加算
可能とする加算器を設けるようにしたものである。
Further, an adder is provided at a stage preceding the first data comparator and the second data comparator so as to be able to add an arbitrary value equal to or less than the first reference value.
【0025】[0025]
【発明の実施の形態】実施の形態1.図1はこの発明の
一実施の形態である可変周波数パルス発生回路のブロッ
クを示す図である。図において、1aは可変周波数パル
ス発生回路、10はデジタル加算器、11は第1のデー
タ保持回路、12は第1のデータ比較器、13は第2の
データ比較器、14はパルス発生回路、15は第2のデ
ータ保持回路、16は第1のデータセレクタ、17は第
1の基準値D1をビット反転処理をする第1の反転器、
18は第1の基準周波数fc1である一定周期の基準パ
ルスと第1の基準周波数fc1と位相の異なる第2の基
準周波数fc2の基準パルスおよび第3の基準周波数f
c3の基準パルスとを発生する基準パルス発生器、19
は加算器オーバーフロー防止回路である。また、Psは
設定値、D2は第2の基準値、fbは基準クロックの周
波数、f4はオーバーフロー防止信号、fpはパルス発
生回路14の出力、foutは出力パルスの周波数、S
は基準値オーバー信号、Yはデータセレクタ16の出力
である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 is a diagram showing a block of a variable frequency pulse generation circuit according to an embodiment of the present invention. In the figure, 1a is a variable frequency pulse generation circuit, 10 is a digital adder, 11 is a first data holding circuit, 12 is a first data comparator, 13 is a second data comparator, 14 is a pulse generation circuit, 15 is a second data holding circuit, 16 is a first data selector, 17 is a first inverter which performs a bit inversion process on the first reference value D1,
Reference numeral 18 denotes a reference pulse having a constant period, which is the first reference frequency fc1, a reference pulse having a second reference frequency fc2 having a phase different from that of the first reference frequency fc1, and a third reference frequency f.
a reference pulse generator for generating a reference pulse of c3, 19
Is an adder overflow prevention circuit. Also, Ps is a set value, D2 is a second reference value, fb is the frequency of the reference clock, f4 is an overflow prevention signal, fp is the output of the pulse generation circuit 14, fout is the frequency of the output pulse, and S
Is a reference value over signal, and Y is an output of the data selector 16.
【0026】ここで、第1の基準値D1は出力パルスの
最大周期と第2の基準周波数fc2とを乗算した値と
し、第2の基準値D2は第1の基準値D1の1/2とす
る。また、設定値Psは、第1の基準値D1を第2の基
準周波数fc2で除算して得られる時間(以下、D1/
fc2時間)当たりのパルス数として設定される2進の
データであり、第1の基準値D1の1/2以下の値とす
る。言い換えると、第1の基準値D1はパルス数設定値
Psの最大値の2倍以上の値となるように設定する。
Here, the first reference value D1 is a value obtained by multiplying the maximum cycle of the output pulse by the second reference frequency fc2, and the second reference value D2 is 1 / of the first reference value D1. I do. Also, the set value Ps is a time obtained by dividing the first reference value D1 by the second reference frequency fc2 (hereinafter, D1 / D1).
This is binary data set as the number of pulses per (fc2 time), and is set to a value equal to or less than 1/2 of the first reference value D1. In other words, the first reference value D1 is set to be at least twice the maximum value of the pulse number setting value Ps.
【0027】また、第1の基準周波数fc1、第2の基
準周波数fc2および第3の基準周波数fc3は、基準
クロックの周波数fbを1/kで分周して得られるもの
で、第1の基準周波数fc1はオーバーフロー防止信号
f4がアクティブになって第1のデータ保持回路11の
出力が安定し、デジタル加算器10の出力が安定するま
での時間遅れを考慮してオーバーフロー防止信号f4よ
り遅れた位相であり、第2の基準周波数fc2はパルス
発生回路18の出力が安定するまでの時間遅れを考慮し
て第1の基準周波数fc1より遅れた位相であり、第3
の基準周波数fc3はパルス発生回路14の出力が安定
してからオーバーフロー防止信号f4をアクティブとす
るように考慮して第2の基準周波数fc2より遅れた位
相であるようにしたものである。また、(fout最大
値×2)≦(fc1,fc2,fc3)=(fb/k)
≦fbの関係にある(ここで、kは自然数)。
The first reference frequency fc1, the second reference frequency fc2, and the third reference frequency fc3 are obtained by dividing the frequency fb of the reference clock by 1 / k. The frequency fc1 is a phase delayed from the overflow prevention signal f4 in consideration of a time delay until the output of the first data holding circuit 11 is stabilized by the activation of the overflow prevention signal f4 and the output of the digital adder 10 is stabilized. The second reference frequency fc2 is a phase delayed from the first reference frequency fc1 in consideration of a time delay until the output of the pulse generation circuit 18 is stabilized, and
The reference frequency fc3 is a phase delayed from the second reference frequency fc2 in consideration of making the overflow prevention signal f4 active after the output of the pulse generation circuit 14 is stabilized. Also, (fout maximum value × 2) ≦ (fc1, fc2, fc3) = (fb / k)
≤ fb (where k is a natural number).
【0028】次に、動作について以下に説明する。第1
のデータ比較器12は、第1のデータ保持回路11から
の出力データθ1と第1の基準値D1とを比較し、比較
結果をパルス発生回路14に出力すると共に、第1のデ
ータ保持回路11からの出力データθ1が第1の基準値
D1より大きい場合に基準値オーバー信号Sを、S=1
として出力し、また第1のデータ保持回路11からの出
力データθ1が第1の基準値D1以下場合にはS=0と
して出力する。また、第2のデータ比較器13は、第1
のデータ保持回路11からの出力データθ1と第2の基
準値D2とを比較し、比較結果をパルス発生回路14に
出力する。
Next, the operation will be described below. First
The data comparator 12 compares the output data θ1 from the first data holding circuit 11 with the first reference value D1, outputs the comparison result to the pulse generation circuit 14, and outputs the first data holding circuit 11 Is greater than the first reference value D1, the reference value over signal S is set to S = 1.
When the output data θ1 from the first data holding circuit 11 is equal to or smaller than the first reference value D1, the data is output as S = 0. Further, the second data comparator 13 outputs the first data
The output data θ1 from the data holding circuit 11 is compared with the second reference value D2, and the comparison result is output to the pulse generation circuit 14.
【0029】データセレクタ16は、D1/fc2時間
当たりのパルス数として設定される設定値Psと反転器
17で第1の基準値D1のビット反転処理されたデータ
とを選択するものであり、第1のデータ比較器12から
出力される基準値オーバー信号Sにより、S=1の場合
は、「出力データθ1>第1の基準値D1」として、反
転器17で第1の基準値D1のビット反転した値(第1
の基準値D1の1の補数)を選択し、S=0の場合は、
「出力データθ1≦第1の基準値D1」として、設定値
Psを選択する。
The data selector 16 selects a set value Ps set as the number of pulses per D1 / fc2 time and data obtained by performing bit inversion processing on the first reference value D1 by the inverter 17. In the case where S = 1 due to the reference value over signal S output from the first data comparator 12, the inverter 17 determines that “output data θ1> first reference value D1” and outputs the bit of the first reference value D1. Inverted value (first
Of the reference value D1), and when S = 0,
The set value Ps is selected as “output data θ1 ≦ first reference value D1”.
【0030】出力データθ1が初期値の場合、データセ
レクタ16は「出力データθ1≦第1の基準値D1」と
して(S=0)、設定値Psが選択され、続いて出力デ
ータθ1に対して、次段のデジタル加算器10以降で加
算処理が実行される。その後、出力データθ1が加算処
理が繰り返され、「出力データθ1>第1の基準値D
1」になると、第2のデータ比較器13はデータセレク
タ16に対してS=1と指示する。
If the output data θ1 is an initial value, the data selector 16 sets “output data θ1 ≦ first reference value D1” (S = 0) and selects the set value Ps. The addition process is performed in the digital adder 10 and the subsequent stages. After that, the addition processing of the output data θ1 is repeated, and “output data θ1> first reference value D
When "1" is reached, the second data comparator 13 instructs the data selector 16 that S = 1.
【0031】データセレクタ16は、S=1(出力デー
タθ1>第1の基準値D1)と指示された場合、デジタ
ル加算器10、第1のデータ比較器12および第2のデ
ータ比較器13がオーバーフローしないように、デジタ
ル加算器10に第1の基準値D1の2の補数を加算する
ためのデータとして、反転器17で第1の基準値D1の
ビット反転した値(第1の基準値D1の1の補数)を選
択する。
When S = 1 (output data θ1> first reference value D1) is specified, the data selector 16, the digital adder 10, the first data comparator 12, and the second data comparator 13 As data for adding the two's complement of the first reference value D1 to the digital adder 10 so as not to overflow, a value obtained by bit-inverting the first reference value D1 by the inverter 17 (first reference value D1) 1's complement).
【0032】デジタル加算器10では、データセレクタ
16の出力データと第1のデータ保持回路11から出力
される出力データθ1との加算値θ2=(データセレク
タ16の出力データ+θ1)を演算し、出力する。この
演算時、「出力データθ1>第1の基準値D1」の場合
には、デジタル加算器10では、第1の基準値D1のビ
ット反転された値(第1の基準値D1の1の補数)に1
を加えた値(第1の基準値D1の2の補数)とθ1とを
加算(θ1−第1の基準値)して、出力データθ2とす
る。
The digital adder 10 calculates an added value θ2 of the output data of the data selector 16 and the output data θ1 output from the first data holding circuit 11 = (output data of the data selector 16 + θ1), and outputs I do. At the time of this calculation, if “output data θ1> first reference value D1”, the digital adder 10 outputs a bit-inverted value of the first reference value D1 (one's complement of the first reference value D1). ) To 1
Is added (2's complement of the first reference value D1) and θ1 (θ1−first reference value) to obtain output data θ2.
【0033】第1のデータ保持回路11は、この出力デ
ータθ2を基準周波数fc1の基準パルスの発生タイミ
ングで順次取込み、データとして保持しθ1として出力
する。
The first data holding circuit 11 sequentially takes in the output data θ2 at the generation timing of the reference pulse of the reference frequency fc1, holds the data as data, and outputs the data as θ1.
【0034】パルス発生回路14は、第1のデータ比較
器12および第2のデータ比較器13から出力される比
較結果とからパルスのハイレベルかロウレベルかを判定
し、fpを出力する。ここでパルス発生回路14の論理
は、例えば加算結果θ1が1以上でかつ第2の基準値D
2以下の場合はfpを0、θ1が第2の基準値D2を越
え第1の基準値D1以下の場合はfpを1、θ1が第1
の基準値D1を越えた場合はfpを0とするといったも
のである。
The pulse generation circuit 14 determines whether the pulse is at a high level or a low level from the comparison results output from the first data comparator 12 and the second data comparator 13, and outputs fp. Here, the logic of the pulse generation circuit 14 is, for example, that the addition result θ1 is 1 or more and the second reference value D
If the value is equal to or less than 2, fp is set to 0, and if θ1 exceeds the second reference value D2 and equal to or less than the first reference value D1, fp is set to 1 and θ1 is set to the first value.
Fp is set to 0 when the reference value D1 is exceeded.
【0035】第2のデータ保持回路15は、第2の基準
周波数fc2の基準パルスの発生タイミングでパルス発
生回路14のデータfpを順次取込み、データとして保
持しfoutとして出力する。ここで、周波数f2は周
波数f1より位相が遅れており、その遅れはfpが安定
するまでの時間であり、ゲートの遅延を考慮した時間で
あり、例えば数10nsである。第2のデータ保持回路
15の初期値は0とすると、θ1が初期状態で0、fp
=1としても、foutは1ではなく0になる。また、
第2のデータ保持回路15の初期値は1とすると、θ1
が初期状態で1、fp=0としても、foutは1にな
る。
The second data holding circuit 15 sequentially takes in the data fp of the pulse generation circuit 14 at the generation timing of the reference pulse of the second reference frequency fc2, holds the data fp as data, and outputs it as fout. Here, the phase of the frequency f2 is delayed from the phase of the frequency f1, and the delay is a time until the fp is stabilized, and is a time in consideration of a gate delay, for example, several tens of ns. Assuming that the initial value of the second data holding circuit 15 is 0, θ1 is 0 in the initial state, fp
Even when = 1, fout becomes 0 instead of 1. Also,
Assuming that the initial value of the second data holding circuit 15 is 1, θ1
Is 1 in the initial state and fout is 1 even if fp = 0.
【0036】加算器オーバーフロー防止回路19は、第
1のデータ比較器12の出力する基準値オーバー信号S
が入力された場合に第3の基準周波数fc3の基準パル
スに基づきオーバーフロー防止信号f4を第1のデータ
保持回路11に出力する。第1のデータ保持回路11
は、f4の基準パルスの発生タイミングで出力データθ
2が保持され、出力データθ1として出力されるので、
デジタル加算器10がオーバーフローすることはない。
The adder overflow prevention circuit 19 outputs the reference value over signal S output from the first data comparator 12.
Is output, the overflow prevention signal f4 is output to the first data holding circuit 11 based on the reference pulse of the third reference frequency fc3. First data holding circuit 11
Is the output data θ at the generation timing of the reference pulse of f4.
2 is held and output as output data θ1,
The digital adder 10 does not overflow.
【0037】上述の一連の動作を繰り返すことにより、
パルス列出力foutを得られる。
By repeating the above series of operations,
A pulse train output fout can be obtained.
【0038】ここで、出力パルスの周波数fout、設
定値Ps、第1の基準値D1および第2の基準周波数f
c2の関係を以下に記す。 fout=(Ps/(D1/fc2) foutの最小値:fout(min)=fc2/D1 (なぜならば、Ps=1) fout(min)の周期:1/fout(min)=
D1/fc2 foutの最大値:fout(max)=fc2/2
Here, the output pulse frequency fout, set value Ps, first reference value D1, and second reference frequency f
The relationship of c2 is described below. fout = (Ps / (D1 / fc2) Minimum value of fout: fout (min) = fc2 / D1 (because Ps = 1) Period of fout (min): 1 / fout (min) =
Maximum value of D1 / fc2 fout: fout (max) = fc2 / 2
【0039】上述の式より、foutは、「fc2/D
1≦fout≦fc2/2」であり、「fc2/D1」
単位で変化できることになる。また、「fout(ma
x)=fc2/2」より、 Ps=fout×(D1/fc2) =(fc2/2)×(D1/fc2)=D1/2 となり、設定値Psの最大値Ps(max)は、「Ps
(max)=D1/2」と表され、さらにPsを自然数
とすれば、「1≦Ps≦D1/2」となることから、1
単位で変化できることになる。
From the above equation, fout is “fc2 / D
1 ≦ fout ≦ fc2 / 2 ”, and“ fc2 / D1 ”
It can be changed in units. Also, "fout (ma
x) = fc2 / 2 ”, Ps = fout × (D1 / fc2) = (fc2 / 2) × (D1 / fc2) = D1 / 2, and the maximum value Ps (max) of the set value Ps is“ Ps
(Max) = D1 / 2 ", and if Ps is a natural number, then" 1≤Ps≤D1 / 2 ".
It can be changed in units.
【0040】この実施の形態においては、設定値Psを
「第1の基準値D1/第2の基準周波数fc2」時間当
りのパルス数設定値とすることにより、foutは「第
1の基準値D1/第2の基準周波数fc2」秒間にPs
のパルス出力となるパルス列を得ることができる。ここ
で、Ps=1の場合には「第1の基準値D1/第2の基
準周波数fc2」秒間にfoutが1パルス出力となる
パルス列を得ることができる。
In this embodiment, by setting the set value Ps as the set value of the number of pulses per time of "first reference value D1 / second reference frequency fc2", fout is set to "first reference value D1". / Ps for the second reference frequency fc2 ”second
Can be obtained. Here, when Ps = 1, it is possible to obtain a pulse train in which fout outputs one pulse during "first reference value D1 / second reference frequency fc2" seconds.
【0041】図2はこの発明の一実施の形態である可変
周波数パルス発生回路におけるθ1とfoutとの経過
時間に対する変化を示した表である。これは、Ps=
1、第1の基準値D1=20、第2の基準値D2=1
0、第2の基準周波数fc2=20Hz、パルス発生回
路14を「加算結果θ1が1から10までならfpを
0、θ1が11から20(=0)までならfpを1、θ
1が20より大きければfpを0とする論理」に組んだ
場合である。また、第1のデータ保持回路11の初期値
および第2のデータ保持回路15の初期値を0とする。
この場合、経過時間は50ms=1/20s(=1/f
c2)周期で更新される。
FIG. 2 is a table showing changes in θ1 and fout with respect to elapsed time in the variable frequency pulse generation circuit according to one embodiment of the present invention. This is because Ps =
1, first reference value D1 = 20, second reference value D2 = 1
0, the second reference frequency fc2 = 20 Hz, and the pulse generation circuit 14 sets the pulse generation circuit 14 to “0 if the addition result θ1 is 1 to 10, and 1 if the addition result 11 to 20 (= 0).
This is the case where the logic is set such that fp is set to 0 if 1 is larger than 20. The initial value of the first data holding circuit 11 and the initial value of the second data holding circuit 15 are set to 0.
In this case, the elapsed time is 50 ms = 1/20 s (= 1 / f
c2) Updated in a cycle.
【0042】経過時間0/20s=初期状態において
は、Ps=0、θ1=0から、デジタル加算器10の演
算結果はθ2=0となり、foutの初期値は0とな
る。経過時間1/20sでは、Ps=1、θ1=0か
ら、デジタル加算器10の演算結果はθ2=1となり、
第1のデータ保持回路11においてθ1=1となり、1
≦θ1≦10なのでfp=0であり、第2のデータ保持
回路15の値は0で、foutの値も0である。経過時
間2/20sでは、Ps=1、θ1=1から、デジタル
加算器10の演算結果はθ2=2となり、第1のデータ
保持回路11においてθ1=2となり、1≦θ1≦10
なのでfp=0であり、第2のデータ保持回路15の値
は0で、foutの値も0である。・・・・・
In the initial state of elapsed time 0/20 s = Ps = 0 and θ1 = 0, the operation result of the digital adder 10 is θ2 = 0, and the initial value of fout is 0. At an elapsed time of 1/20 s, from Ps = 1 and θ1 = 0, the operation result of the digital adder 10 becomes θ2 = 1,
In the first data holding circuit 11, θ1 = 1, and 1
Since ≦ θ1 ≦ 10, fp = 0, the value of the second data holding circuit 15 is 0, and the value of fout is also 0. At the elapsed time of 2/20 s, since Ps = 1 and θ1 = 1, the operation result of the digital adder 10 becomes θ2 = 2, and the first data holding circuit 11 becomes θ1 = 2, and 1 ≦ θ1 ≦ 10
Therefore, fp = 0, the value of the second data holding circuit 15 is 0, and the value of fout is also 0. ...
【0043】経過時間11/20sでは、Ps=1、θ
1=10から、デジタル加算器10の演算結果はθ2=
11となり、第1のデータ保持回路11においてθ1=
2となり、11≦θ1≦20なのでfp=1であり、第
2のデータ保持回路15の値は1で、foutの値も1
となる。・・・・
For an elapsed time of 11/20 s, Ps = 1, θ
From 1 = 10, the operation result of the digital adder 10 is θ2 =
11 in the first data holding circuit 11,
2 and 11 ≦ θ1 ≦ 20, so fp = 1, the value of the second data holding circuit 15 is 1, and the value of fout is also 1.
Becomes ...
【0044】経過時間21/20sでは、Ps=1、θ
1=20から、デジタル加算器10の演算結果はθ2=
21となり、第1のデータ保持回路11においてθ1=
21となり、θ1>20なのでfp=0となり、第2の
データ保持回路15の値は0で、foutの値も0とな
る。
For an elapsed time of 21/20 s, Ps = 1, θ
From 1 = 20, the operation result of the digital adder 10 is θ2 =
21 in the first data holding circuit 11,
21 and θ1> 20, so that fp = 0, the value of the second data holding circuit 15 is 0, and the value of fout is also 0.
【0045】図3はこの発明の一実施の形態である可変
周波数パルス発生回路におけるパルス列出力foutの
波形を示す図である。図において、(a)は、Ps=
1、第1の基準値D1=20、第2の基準値D2=1
0、第2の基準周波数fc2=20Hz、パルス発生回
路14を「加算結果θ1が1から10までならfpを
0、θ1が11から20(=0)までならfpを1、θ
1が20より大きければfpを0とする論理」に組んだ
場合(上述の図2)のパルス列出力foutの波形を示
し、(b)はPs=2とした場合のパルス列出力fou
tの波形を示す。また、θ1の更新は50ms(=1/
fc2)周期で行われ、(a)の場合(Ps=1)はf
out=1Hz、(b)の場合(Ps=2)はfout
=2Hzとなる。
FIG. 3 is a diagram showing a waveform of a pulse train output fout in the variable frequency pulse generation circuit according to one embodiment of the present invention. In the figure, (a) shows that Ps =
1, first reference value D1 = 20, second reference value D2 = 1
0, the second reference frequency fc2 = 20 Hz, and the pulse generation circuit 14 sets the pulse generation circuit 14 to “0 if the addition result θ1 is 1 to 10, and 1 if the addition result 11 to 20 (= 0).
FIG. 2B shows a waveform of the pulse train output fout in a case where "1 is larger than 20 and fp is set to 0" (FIG. 2 described above).
4 shows a waveform at t. Also, the update of θ1 is 50 ms (= 1 /
fc2) period, and in the case of (a) (Ps = 1), f
out = 1 Hz, (b) (Ps = 2), fout
= 2 Hz.
【0046】上述のように、第2の基準周波数fc2=
20Hzと2mの整数倍でなくとも、1Hz単位の任意
な出力パルス周波数を得ることができる。
As described above, the second reference frequency fc2 =
An arbitrary output pulse frequency in 1 Hz units can be obtained without being an integral multiple of 20 Hz and 2 m .
【0047】図4はこの発明の一実施の形態である可変
周波数パルス発生装置における定速領域処理の制御方法
を示す図であり、(a)は定速領域パターン、(b)は
出力パルス周波数の形状である。図(b)に示すよう
に、CPUに対しての割込み処理によらずに任意の周波
数の出力パルスが実現できるようにしたので、CPUへ
の負担が軽くなり、他の処理速度が速くすることができ
るとともに、割込み処理が不要となることから、ソフト
ウエアへの負担が減り、OSメモリの削減ができる。
FIGS. 4A and 4B are diagrams showing a method of controlling the constant speed region processing in the variable frequency pulse generator according to one embodiment of the present invention. FIG. 4A shows a constant speed region pattern, and FIG. It is the shape of. As shown in FIG. 2B, an output pulse of an arbitrary frequency can be realized without depending on the interrupt processing for the CPU, so that the load on the CPU is reduced and other processing speed is increased. In addition to this, since the interrupt processing is not required, the load on the software is reduced, and the OS memory can be reduced.
【0048】実施の形態2.図5はこの発明の一実施の
形態に係る可変周波数パルス発生回路のブロック構成を
示す図である。図において、10〜13、15〜19、
Ps、fb、fc1、fc2、fc3、f4、fp、f
outは上述の実施の形態1における図1と同様であ
り、その説明を省略する。1bは可変周波数パルス発生
回路、20は第3のデータ比較器、21はパルス発生回
路である。
Embodiment 2 FIG. 5 is a diagram showing a block configuration of a variable frequency pulse generation circuit according to one embodiment of the present invention. In the figure, 10-13, 15-19,
Ps, fb, fc1, fc2, fc3, f4, fp, f
Out is the same as in FIG. 1 in the first embodiment, and a description thereof will be omitted. 1b is a variable frequency pulse generation circuit, 20 is a third data comparator, and 21 is a pulse generation circuit.
【0049】実施の形態1では、第2の基準値D2を第
1の基準値D1の1/2とし、第1のデータ比較器12
からの比較結果および第2のデータ比較器13からの比
較結果を基に、パルス発生回路14でfpを出力するよ
うにしたものを示したが、実施の形態2においては、第
2の基準値D2を第1の基準値D1の1/1以下の任意
の値とし、さらに第2の基準値D2を超えかつ第1の基
準値D1未満の範囲に設定される第3の基準値を設け、
第3のデータ比較器20で第1のデータ保持回路11か
らの出力θ1と第3の基準値D3との大小比較を行い、
比較結果を出力するようにし、パルス発生回路21は第
1のデータ比較器12からの比較結果、第2のデータ比
較器13からの比較結果および第3のデータ比較器20
からの比較結果を基に、fpを出力するようにしたもの
である。
In the first embodiment, the second reference value D2 is set to の of the first reference value D1, and the first data comparator 12
Although the pulse generator 14 outputs fp based on the comparison result from the second data comparator 13 and the comparison result from the second data comparator 13, the second reference value is used in the second embodiment. D2 is set to an arbitrary value equal to or less than 1/1 of the first reference value D1, and a third reference value set in a range exceeding the second reference value D2 and less than the first reference value D1 is provided.
The third data comparator 20 compares the magnitude of the output θ1 from the first data holding circuit 11 with the third reference value D3,
The pulse generator 21 outputs the comparison result. The pulse generator 21 outputs the comparison result from the first data comparator 12, the comparison result from the second data comparator 13, and the third data comparator 20.
Fp is output based on the comparison result from.
【0050】図6はこの発明の一実施の形態に係る可変
周波数パルス発生回路におけるPs=1の場合のθ1と
foutとの経過時間に対する変化を示した表である。
これは、Ps=1、第1の基準値D1=20、第3の基
準値D3=16、第2の基準値D2=6、fc2=20
Hz、パルス発生回路21を「加算結果θ1が0から6
までならfpを0、θ1が7から16までならfpを
1、θ1が17から20(=0)までならfpを0、θ
1が20より大きければfpを0とする論理」に組んだ
場合である。また、第1のデータ保持回路11の初期値
および第2のデータ保持回路15の初期値を0とする。
この場合、経過時間は50ms=1/20s(=1/f
c2)周期で更新される。
FIG. 6 is a table showing changes of θ1 and fout with respect to elapsed time when Ps = 1 in the variable frequency pulse generation circuit according to one embodiment of the present invention.
This is because Ps = 1, first reference value D1 = 20, third reference value D3 = 16, second reference value D2 = 6, fc2 = 20
Hz, the pulse generation circuit 21 indicates that “the addition result θ1 is 0 to 6
If fp is 0, θ1 is 7 to 16, fp is 1, if θ1 is 17 to 20 (= 0), fp is 0, θ
This is the case where the logic is set such that fp is set to 0 if 1 is larger than 20. The initial value of the first data holding circuit 11 and the initial value of the second data holding circuit 15 are set to 0.
In this case, the elapsed time is 50 ms = 1/20 s (= 1 / f
c2) Updated in a cycle.
【0051】図7はこの発明の一実施の形態に係る可変
周波数パルス発生回路におけるパルス列出力foutの
波形を示す図である。図において、(a)はPs=1、
第1の基準値D1=20、第3の基準値D3=16、第
2の基準値D2=6、fc2=20Hz、パルス発生回
路21を「加算結果θ1が0から6までならfpを0、
θ1が7から16までならfpを1、θ1が17から2
0(=0)までならfpを0、θ1が20より大きけれ
ばfpを0とする論理」に組んだ場合(上述の図6)の
パルス列出力foutの波形を示し、(b)はPs=2
とした場合のパルス列出力foutの波形を示す。ま
た、θ1の更新は50ms(=1/fc2)周期で行わ
れ、fout((a)の場合(Ps=1)はfout=
1Hz、(b)の場合(Ps=2)はfout=2H
z)は、実施の形態1の図3のものに比べ72°位相が
速いものが得られる。 360°×(D2−D1/2)/D1=360°×(6−20/2)/20 =360°/(−5)=−72°
FIG. 7 is a diagram showing a waveform of a pulse train output fout in the variable frequency pulse generation circuit according to one embodiment of the present invention. In the figure, (a) shows Ps = 1,
The first reference value D1 = 20, the third reference value D3 = 16, the second reference value D2 = 6, fc2 = 20 Hz, and the pulse generation circuit 21 sets “0 if the addition result θ1 is from 0 to 6, fp is 0,
If θ1 is 7 to 16, fp is 1 and θ1 is 17 to 2
FIG. 6B shows the waveform of the pulse train output fout in the case of "logic where fp is set to 0 if 0 (= 0) and fp is set to 0 if θ1 is larger than 20" (FIG. 6 described above).
Shows the waveform of the pulse train output fout in the case of. The update of θ1 is performed in a cycle of 50 ms (= 1 / fc2), and fout (in the case of (a) (Ps = 1), fout =
1 Hz, (b) (Ps = 2), fout = 2H
In the case of z), a phase which is 72 ° faster than that of the first embodiment shown in FIG. 3 is obtained. 360 ° × (D2−D1 / 2) / D1 = 360 ° × (6-20 / 2) / 20 = 360 ° / (− 5) = − 72 °
【0052】上述においては、第2の基準値D2を第1
の基準値の1/2未満とし、第3の基準値D3を第2の
基準値D2に第1の基準値の1/2を加えた値とした例
を示したが、第2の基準値D2を第1の基準値の1/1
以下の任意の値とし、第3の基準値D3を第2の基準値
D2を超えかつ第1の基準値D1未満の範囲であればよ
い。第3のデータ比較器20で第1のデータ保持回路1
1からの出力θ1と第3の基準値D3との大小比較を行
い、比較結果を出力するようにし、パルス発生回路21
は第1のデータ比較器12からの比較結果、第2のデー
タ比較器13からの比較結果および第3のデータ比較器
20からの比較結果を基に、fpを出力するようにした
ことにより、他のデジタル加算器等の回路を共用でき、
回路のゲート数を節約して、複数の位相ずれパルスを得
ることができる。また、変調波を表現するように比較器
と判定回路を組めば、任意の変調波を得られる。(例え
ば、正弦波の変調波を得られる)
In the above description, the second reference value D2 is set to the first
In this example, the third reference value D3 is set to a value obtained by adding the half of the first reference value to the second reference value D2. D2 is 1/1 of the first reference value
The following arbitrary values may be used, and the third reference value D3 may be in a range exceeding the second reference value D2 and less than the first reference value D1. The third data comparator 20 uses the first data holding circuit 1
1 is compared with the third reference value D3, and the comparison result is output.
Is configured to output fp based on the comparison result from the first data comparator 12, the comparison result from the second data comparator 13, and the comparison result from the third data comparator 20, Circuits such as other digital adders can be shared,
A plurality of phase shift pulses can be obtained while saving the number of gates in the circuit. Further, if a comparator and a judgment circuit are assembled so as to express a modulated wave, an arbitrary modulated wave can be obtained. (For example, a sinusoidal modulated wave can be obtained)
【0053】実施の形態3.第1の基準値D1を、「第
1の基準値D1=第2の基準周波数fc2×n」とする
と(ただし、n=整数)、foutは、 fout=Ps/((fc2×n)/fc2) =Ps/n となり、最小単位を「1/n」Hzとし、設定値Psの
1/n倍の周波数となるパルス列を得ることができる。
n=1の場合、1Hz単位で設定値Psの周波数となる
パルス列を得ることができる。この場合は、fout=
Psとなり、Psはfoutの周波数(速度)となる。
また、n=2の場合、0.5Hz単位で設定値Psの1
/2の周波数となるパルス列を得ることができる。
Embodiment 3 Assuming that the first reference value D1 is “first reference value D1 = second reference frequency fc2 × n” (where n is an integer), fout is fout = Ps / ((fc2 × n) / fc2). ) = Ps / n, the minimum unit is “1 / n” Hz, and a pulse train having a frequency of 1 / n times the set value Ps can be obtained.
When n = 1, a pulse train having a frequency of the set value Ps in units of 1 Hz can be obtained. In this case, fout =
Ps, and Ps is the frequency (speed) of fout.
When n = 2, the set value Ps is set to 1 in 0.5 Hz units.
A pulse train having a frequency of / 2 can be obtained.
【0054】上述の実施の形態1〜3において、デジタ
ル加算器10の初期値、第1のデータ保持回路11の初
期値および第2のデータ保持回路15の初期値を0の場
合で説明したが、第2のデータ保持回路15の初期値を
0または1に設定可能にすることにより位相ずれしたパ
ルス列を得ることができる。
In the first to third embodiments, the case where the initial value of the digital adder 10, the initial value of the first data holding circuit 11, and the initial value of the second data holding circuit 15 are 0 has been described. By setting the initial value of the second data holding circuit 15 to 0 or 1, a pulse train having a phase shift can be obtained.
【0055】また、デジタル加算器10の初期値を第1
の基準値D1以下の任意の値に設定可能にすることによ
り、「位相ずれ=360°×((初期値×n)/(第1
の基準値D1×n))」と任意の位相ずれしたパルス列
を得ることができる。
The initial value of the digital adder 10 is set to the first value.
Can be set to an arbitrary value equal to or smaller than the reference value D1 of “phase shift = 360 ° × ((initial value × n) / (first value
, A pulse train having an arbitrary phase shift from the reference value D1 × n)) ”can be obtained.
【0056】さらに、第1のデータ比較器および第2の
データ比較器の前段に第1の基準値D1以下の任意の値
を加算可能とする加算器(図示せず)を設けることによ
り、「位相ずれ=360°×((初期値×n)/(第1
の基準値D1×n))」と任意の位相ずれしたパルス列
を得ることができる。
Further, by providing an adder (not shown) that can add an arbitrary value equal to or less than the first reference value D1 at a stage preceding the first data comparator and the second data comparator, Phase shift = 360 ° × ((initial value × n) / (first
, A pulse train having an arbitrary phase shift from the reference value D1 × n)) ”can be obtained.
【0057】実施の形態4.上述の実施の形態1〜3に
おいては、設定値Psを第1の基準値D1を第1の基準
周波数fc1で除算して得られる時間当たりのパルス数
として設定される一定値のものとして説明したが、この
実施の形態においては、設定値Psを可変値とし、設定
値Psの与え方(データおよびタイミング)、第1のデ
ジタル加算器10での減算をさせるためのデータおよび
タイミングの制御を追加したものを説明する。
Embodiment 4 FIG. In the above-described first to third embodiments, it has been described that the set value Ps is a constant value set as the number of pulses per time obtained by dividing the first reference value D1 by the first reference frequency fc1. However, in this embodiment, the setting value Ps is made a variable value, and how to give the setting value Ps (data and timing), and control of data and timing for causing the first digital adder 10 to perform subtraction are added. What was done is explained.
【0058】図8はこの発明の一実施の形態に係る可変
周波数パルス発生回路およびその周辺装置とで構成され
る制御装置のブロック構成を示す図である。図におい
て、10〜17、19、Ps、fb、fc1、fc2、
fc3、f4、fp、foutは上述の実施の形態1に
おける図1と同様であり、その説明を省略する。また、
1cは可変周波数パルス発生回路、91は基準パルス発
生器、92は第2のデータセレクタ、93は第3のデー
タセレクタ、94はXOR回路、95はダウンカウン
タ、100は加減速データ生成手段、110は加速/定
速/減速切換制御手段である。ここでは、第1の基準値
D1=(fc×n)とし、fout=Ps/nになるよ
うな設定をしている(ただし、nは自然数)。
FIG. 8 is a diagram showing a block configuration of a control device including a variable frequency pulse generation circuit and peripheral devices according to an embodiment of the present invention. In the figure, 10 to 17, 19, Ps, fb, fc1, fc2,
fc3, f4, fp, and fout are the same as those in FIG. 1 in the first embodiment, and a description thereof will be omitted. Also,
1c is a variable frequency pulse generation circuit, 91 is a reference pulse generator, 92 is a second data selector, 93 is a third data selector, 94 is an XOR circuit, 95 is a down counter, 100 is acceleration / deceleration data generation means, 110 Is an acceleration / constant speed / deceleration switching control means. Here, the first reference value D1 = (fc × n) is set, and fout = Ps / n is set (where n is a natural number).
【0059】基準パルス発生器91は、第1の基準周波
数fc1である一定周期の基準パルスと第1の基準周波
数fc1と位相の異なる第2の基準周波数fc2および
第3の基準周波数fc3の基準パルスとを発生する図1
に記載の基準パルス発生器18において、更に第1の基
準周波数fc1より位相が進んだ基準周波数fc0の基
準パルスを発生するようにしたものである。第2のデー
タセレクタ92は、加減速信号=1の時、加減速データ
生成手段100の出力を選択して出力し、加減速信号=
0の時、定速時のデータである(V1×n)を選択して
出力する。第3のデータセレクタ93は、基準値オーバ
ー信号S=0の時(θ1≦第1の基準値D1)、第2の
データセレクタ92の出力を選択し、基準値オーバー信
号S=1の時(θ1>第1の基準値D1)、第1の基準
値D1を選択し、出力する。XOR回路94は、基準値
オーバー信号Sと減速開始信号を入力とし、その排他的
論理和であるXORをとって減算信号として出力する。
ダウンカウンタ95は、減速開始パルス数設定値からf
outの立上りエッジを契機(1パルス出し切る0.5
パルス前のタイミング)にダウンカウントし、カウント
アップ信号(減速停止信号)を出力する。
The reference pulse generator 91 includes a reference pulse having a constant period as the first reference frequency fc1, a reference pulse having the second reference frequency fc2 and a reference pulse having the third reference frequency fc3 different in phase from the first reference frequency fc1. Figure 1
In the reference pulse generator 18, a reference pulse having a reference frequency fc0 whose phase is further advanced from the first reference frequency fc1 is generated. When the acceleration / deceleration signal = 1, the second data selector 92 selects and outputs the output of the acceleration / deceleration data generation means 100, and outputs the acceleration / deceleration signal =
When it is 0, (V1 × n) which is data at the time of constant speed is selected and output. When the reference value over signal S = 0 (θ1 ≦ first reference value D1), the third data selector 93 selects the output of the second data selector 92, and when the reference value over signal S = 1 ( θ1> first reference value D1), and selects and outputs first reference value D1. The XOR circuit 94 receives the reference value over signal S and the deceleration start signal, takes the exclusive OR of the signals, and outputs the result as a subtraction signal.
The down counter 95 calculates f from the deceleration start pulse number set value.
Triggered by rising edge of out
It counts down at the timing before the pulse) and outputs a count-up signal (deceleration stop signal).
【0060】図9は加減速データ生成手段100のブロ
ック構成を示す図である。図において、101は第2の
デジタル加算器、102は第3のデータ保持回路、10
3は第3のデジタル加算器、104は第4のデータセレ
クタ、105は第2の反転器、106は第3の反転器、
107はAND回路である。また、定速時の速度データ
をV1、起動時の速度データ(初期値)をV0とした場
合、加減速域での速度データの変動分(=V1−V0)
を加減速域で時間とともに変化させる速度の最小単位を
ΔVとし、速度の最小単位ΔVをn倍したもの(=ΔV
×n)をΔyA2、起動時の速度データ(初期値)V0
をΔyB2とする。また、Δt1はΔt1設定値と基準
周波数fc0によって基準周波数fc0を分周して得ら
れる信号である。加減速データ生成手段100は、Δy
A2、ΔyB2×n、Δt1、減速開始信号を入力と
し、(ΔyA3+ΔyB2×n)を出力する。
FIG. 9 is a diagram showing a block configuration of the acceleration / deceleration data generating means 100. In the figure, 101 is a second digital adder, 102 is a third data holding circuit, 10
3 is a third digital adder, 104 is a fourth data selector, 105 is a second inverter, 106 is a third inverter,
107 is an AND circuit. When the speed data at the time of constant speed is V1 and the speed data (initial value) at the time of startup is V0, the fluctuation amount of the speed data in the acceleration / deceleration region (= V1-V0)
Is the minimum unit of speed at which the speed is changed with time in the acceleration / deceleration range, ΔV, and the minimum unit of speed ΔV multiplied by n (= ΔV
× n) is ΔyA2, speed data at startup (initial value) V0
Is ΔyB2. Δt1 is a signal obtained by dividing the reference frequency fc0 by the Δt1 set value and the reference frequency fc0. The acceleration / deceleration data generation means 100 calculates Δy
A2, ΔyB2 × n, Δt1, and a deceleration start signal are input, and (ΔyA3 + ΔyB2 × n) is output.
【0061】加減速データ生成手段100の動作につい
て説明する。第2の反転器105は、ΔyA2(=ΔV
×n)を入力し、ビット反転して第4のデータセレクタ
104に出力する。第4のデータセレクタ104は、減
速開始信号が0の時はΔyA2(=ΔV×n)を選択
し、減速開始信号が1の時は第2の反転器105の出力
データを選択して、第2のデジタル加算器101に出力
する。第2のデジタル加算器101は、第3のデータ保
持回路102の出力データと第4のデータセレクタ10
4の出力データと減速開始信号とを加算して、第3のデ
ータ保持回路102に出力する。第3の反転器106
は、α=−1信号を入力してビット反転して、AND回
路107に出力する。AND回路107は、第3の反転
器106の出力とΔt1を入力して論理積した結果を、
第3のデータ保持回路102に出力する。第3のデータ
保持回路102は、AND回路107の出力の立上りエ
ッジを契機として第2のデジタル加算器101の出力デ
ータを取り込み、保持し、第2のデジタル加算器101
および第3のデジタル加算器103にΔyA3のデータ
として出力する。第3のデジタル加算器103は、第3
のデータ保持回路102の出力データΔyA3とΔyB
2×nのデータとを加算して、(ΔyA3+ΔyB2×
n)を出力する。
The operation of the acceleration / deceleration data generating means 100 will be described. The second inverter 105 calculates ΔyA2 (= ΔV
× n) is input, bit-inverted, and output to the fourth data selector 104. The fourth data selector 104 selects ΔyA2 (= ΔV × n) when the deceleration start signal is 0, and selects the output data of the second inverter 105 when the deceleration start signal is 1, 2 to the digital adder 101. The second digital adder 101 is connected to the output data of the third data holding circuit 102 and the fourth data selector 10.
4 is added to the deceleration start signal and output to the third data holding circuit 102. Third inverter 106
Receives the α = −1 signal, performs bit inversion, and outputs the inverted signal to the AND circuit 107. The AND circuit 107 inputs the output of the third inverter 106 and Δt1 and logically ANDs them,
The data is output to the third data holding circuit 102. The third data holding circuit 102 captures and holds the output data of the second digital adder 101 in response to the rising edge of the output of the AND circuit 107, and stores the data in the second digital adder 101.
And outputs it to the third digital adder 103 as ΔyA3 data. The third digital adder 103 is a third digital adder.
Output data ΔyA3 and ΔyB of the data holding circuit 102 of FIG.
2 × n data is added to obtain (ΔyA3 + ΔyB2 ×
n) is output.
【0062】図10は加速/定速/減速切換制御手段1
10のブロック構成を示す図である。図において、11
1はΔt1/加減速信号生成回路、112は減算開始信
号、113は減速開始信号である。加速/定速/減速切
換制御手段110は、θ1、fc0、fout、加減速
時間分割数α、Δt1設定値、減速停止外部信号、カウ
ントアップ信号(減速停止信号)、出力パルス数(偶数
/奇数判別)を入力し、Δt1、加減速信号、減算開始
信号、減速開始信号、α=−1信号を出力する。
FIG. 10 shows acceleration / constant speed / deceleration switching control means 1
It is a figure showing the block composition of ten. In the figure, 11
1 is a Δt1 / acceleration / deceleration signal generation circuit, 112 is a subtraction start signal, and 113 is a deceleration start signal. Acceleration / constant speed / deceleration switching control means 110 includes θ1, fc0, fout, acceleration / deceleration time division number α, Δt1 set value, deceleration stop external signal, count-up signal (deceleration stop signal), output pulse number (even / odd number) Discrimination), and outputs Δt1, an acceleration / deceleration signal, a subtraction start signal, a deceleration start signal, and an α = −1 signal.
【0063】図8〜図10に基づき、この実施の形態に
おける制御装置の動作について説明する。定速時の速度
データをV1、起動時の速度データ(初期値)をV0と
し、加減速域での速度指令データで「定速時の速度デー
タV1−起動時の速度データ(初期値)V0」の速度デ
ータ(変動分=V1−V0)を加減速域で時間とともに
変化させる最小速度の単位をΔVとし、そのn倍をΔy
A2とし(ΔyA2=(ΔV×n))、(起動時の速度
データ(初期値)=V0)=ΔyB2とする。加減速域
での速度データの変動分(V1−V0)のΔVによる分
割数をA2とすると、A2=(((V1−V0)/Δ
V)の小数点以下切り上げ)=(速度の階段の数)≒
((V1−V0)/ΔV)、V1≒(ΔV×A2+V
0)=V1’である。A2=(α+1)とおき、加減速
時間分割数α=(A2−1)、加減速時間をt1とすれ
ば、加減速域での速度変更タイミングΔt1は、Δt1
=((t1/α)の(1/fc0)倍で小数点以下切り
捨て)=Δt1設定値=(t1’/α)≒(t1/
α)、(t1’/α)≧(2/fc0)とできる。
The operation of the control device according to this embodiment will be described with reference to FIGS. The speed data at the time of constant speed is V1, the speed data at startup (initial value) is V0, and the speed command data in the acceleration / deceleration range is "speed data at constant speed V1-speed data at startup (initial value) V0 Is the minimum speed for changing the speed data (variation = V1-V0) with time in the acceleration / deceleration range, ΔV, and n times Δy
Let A2 be (ΔyA2 = (ΔV × n)) and (speed data at startup (initial value) = V0) = ΔyB2. Assuming that the number of divisions of the variation (V1-V0) of the speed data in the acceleration / deceleration range by ΔV is A2, A2 = (((V1-V0) / Δ
V) rounded up to the decimal point) = (number of speed steps) ≒
((V1−V0) / ΔV), V1 ≒ (ΔV × A2 + V
0) = V1 ′. Assuming that A2 = (α + 1), the acceleration / deceleration time division number α = (A2-1), and the acceleration / deceleration time is t1, the speed change timing Δt1 in the acceleration / deceleration region is Δt1
= ((T1 / α) times (1 / fc0) times rounded down to the decimal point) = Δt1 set value = (t1 ′ / α) ≒ (t1 /
α), (t1 ′ / α) ≧ (2 / fc0).
【0064】減速開始パルス数設定値をy5、出力パル
ス数をy6とし、加減速域でのパルス出力数を「y0’
+y1’」(ここで、y0’=V0×t1’、y1’=
(V1’−V0)×t1’/2)とすれば、「y6/2
≧(y0’+y1’)」の場合は、y5=(y6−(y
0’+y1’)の小数点以下切り捨て)とし、(y6/
2)<(y0’+y1’)の場合は、y5=((y6/
2)の小数点以下切り捨て)とする。尚、ΔyA3は加
速域ではΔt1の立上りエッジごとにΔyA3がΔyA
2ずつ加算していき、定速域では加算を1回のみ行い、
減速域ではΔt1の立上りエッジごとにΔyA2ずつ減算
していく。この時の102のデータ保持回路の出力であ
るΔyA3の初期値は0とする。
The deceleration start pulse number set value is y5, the output pulse number is y6, and the pulse output number in the acceleration / deceleration range is "y0 '.
+ Y1 ′ ”(where y0 ′ = V0 × t1 ′, y1 ′ =
(V1′−V0) × t1 ′ / 2), “y6 / 2
≧ (y0 ′ + y1 ′) ”, y5 = (y6- (y
0 '+ y1'), rounded down to the nearest decimal point), and (y6 /
2) If <(y0 '+ y1'), y5 = ((y6 /
2) Truncation below the decimal point). It should be noted that ΔyA3 becomes ΔyA at every rising edge of Δt1 in the acceleration region.
Add two at a time, add only once in the constant speed range,
In the deceleration range, ΔyA2 is subtracted for each rising edge of Δt1. At this time, the initial value of ΔyA3 which is the output of the data holding circuit 102 is set to 0.
【0065】加速/定速/減速切替制御手段110で、
出力パルス数(偶数/奇数判別)は、出力パルス数y6
の最下位ビットをみて、出力パルス数が偶数か奇数かを
判別するためのものであり、少なくとも最下位ビットが
あれば良い。Δt1は、Δt1設定値と「fc1より位
相が進んだ動作タイミングであるfc0」によってfc
0を分周して得られる信号で、加速/定速/減速切替制
御手段110の動作開始後加速域に入ると、Δt1が0
から1に変化して、Δt1の1/2時間の間Δt1が
1、Δt1の1/2時間の間Δt1が0となる。加速域
から定速域に移る際にΔt1が0から1に変化して、α
カウンタ=αとなりAEAH=1(H)に保持され(α
カウンタの初期値=0から、Δt1の立上りエッジでカ
ウントする。減速開始信号=0の時にαカウンタを加算
カウント、減速開始信号=1の時にαカウンタを減算カ
ウントする。但しΔt1の最初の立上りエッジが実施例
の動作開始と同時であるとした場合、Δt1の最初の立
上りエッジでは、αカウンタの値はカウントせずに、Δ
t1の2回目の立上りエッジ以降でαカウンタの値がカ
ウントされる。)、定速域に入る。
The acceleration / constant speed / deceleration switching control means 110
The output pulse number (even / odd discrimination) is determined by the output pulse number y6.
Is to determine whether the number of output pulses is an even number or an odd number by looking at the least significant bit of at least the least significant bit. Δt1 is fc by the Δt1 set value and “fc0, which is the operation timing whose phase is ahead of fc1”.
When the acceleration / constant speed / deceleration switching control means 110 starts operating and enters the acceleration range, Δt1 becomes 0
From Δt1 to Δ1, and Δt1 becomes 1 during a half of Δt1, and Δt1 becomes 0 during a half of Δt1. When shifting from the acceleration region to the constant speed region, Δt1 changes from 0 to 1 and α
The counter becomes α, and AEAH = 1 (H) is held (α
The counter is counted at the rising edge of Δt1 from the initial value of the counter = 0. When the deceleration start signal = 0, the α counter is incremented, and when the deceleration start signal = 1, the α counter is decremented. However, assuming that the first rising edge of Δt1 is the same as the start of the operation of the embodiment, the value of the α counter is not counted at the first rising edge of Δt1, and
After the second rising edge of t1, the value of the α counter is counted. ), Enter the constant speed range.
【0066】定速域に入ると、第2のデータセレクタ9
2では加減速信号=0(定速時)となり、(V1×n)
が選択され、第1のデータ保持回路11へと伝わり、こ
れはfc1のタイミング前に伝わっているようなタイミ
ングである。その後の定速域では、Δt1が0固定とな
り、定速から減速に移る際にΔt1が0から1に変化し
てΔt1の1/2時間の間Δt1が1、Δt1の1/2
時間の間Δt1が0となる。加速から定速にならずに減
速になる場合は、foutの(y6/2)のエッジの直
前のΔt1からfoutの(y6/2)のエッジまでの
fc0の数を加算カウントし、これをfoutの(y6
/2)のエッジから減算カウントして減算カウント中
は、Δt1が0固定となり、カウント値=0になったと
ころでΔt1が0から1に変化してΔt1の1/2時間
の間Δt1が1、Δt1の1/2時間の間Δt1が0と
なる。Δt1からfoutの(y6/2)のエッジが来
ない場合はΔt1の立上りエッジでfc0のカウント値
=0にクリアする。
In the constant speed range, the second data selector 9
In the case of 2, the acceleration / deceleration signal becomes 0 (at a constant speed), and (V1 × n)
Is selected and transmitted to the first data holding circuit 11, which is a timing transmitted before the timing of fc1. In the constant speed range thereafter, Δt1 is fixed at 0, and when shifting from constant speed to deceleration, Δt1 changes from 0 to 1 so that Δt1 is 1 for 1/2 hour of Δt1 and 1/2 of Δt1.
Δt1 becomes 0 during the time. When deceleration is not performed from acceleration to constant speed, the number of fc0 from Δt1 immediately before the (y6 / 2) edge of fout to the (y6 / 2) edge of fout is added and counted. (Y6
/ 2) During the subtraction counting from the edge, Δt1 is fixed at 0, and when the count value becomes 0, Δt1 changes from 0 to 1 and Δt1 is set to 1 for 1/2 time of Δt1. Δt1 becomes 0 during 1/2 hour of Δt1. When the (y6 / 2) edge of fout does not come from Δt1, the count value of fc0 is cleared to 0 at the rising edge of Δt1.
【0067】α=−1信号は、αカウンタ値=−1にな
ると1(H)になる信号である。加減速信号は、加減速
域では1、定速域では0となる。定速から減速に移る際
には、減算開始信号が0から1になると、AEAHが0
から1(H)に保持されてから最初のfoutのエッジ
までのfc0の数をカウントして保持しておいた値を減
算カウントしカウント値=0になると加減速信号は1と
なる。加速から定速にならずに減速する場合は、加減速
信号は1のままである。AEAHが0から1(H)に保
持されてから最初のfoutのエッジがきた時には、こ
の時のθ1を保持し、減算開始信号が0から1になった
時にθ1の値を、保持しておいたθ1の値(AEAHが
0から1(H)に保持されてから最初のfoutのエッ
ジがきた時のθ1の値)に置き換え、それ以後はこの置
き換えた値にて処理していく。
The α = −1 signal is a signal which becomes 1 (H) when the α counter value = −1. The acceleration / deceleration signal is 1 in the acceleration / deceleration range and 0 in the constant speed range. When shifting from constant speed to deceleration, if the subtraction start signal changes from 0 to 1, AEAH becomes 0
The number of fc0 from the time when it is held to 1 (H) until the first edge of fout is counted, and the held value is subtracted and counted. When the count value becomes 0, the acceleration / deceleration signal becomes 1. When decelerating without accelerating from acceleration, the acceleration / deceleration signal remains at 1. When the first edge of fout comes after AEAH is held from 0 to 1 (H), θ1 at this time is held, and when the subtraction start signal changes from 0 to 1, the value of θ1 is held. The value of θ1 is replaced with the value of θ1 (the value of θ1 when the first edge of fout comes after AEAH is held from 0 to 1 (H)), and thereafter, processing is performed with the replaced value.
【0068】定速から減速になる場合は、加減速信号が
0から1になるため、「V1×n」から「(ΔyA2×
α(=ΔyA3))+ΔyB2×n」に切換る。この時
および加速から減速する時、Δt1の立上りを契機にα
カウンタ値=(α−1)となる。これに合わせてΔyA
3がΔyA2ずつ減算される。この後、Δt1の立上り
を契機にαは、1ずつ減算され、α=0の次はα=−1
となり、α=−1信号が出力されて、α=−1では、Δ
yA3からΔyA2を減算しない。この後fout=0
(初期値)になってパルス出力が終了すると、全ての動
作が完了となる。 ΔyA3=(ΔyA2または(ΔyA2のビット反転+1))+ΔyA3 =(ΔyA2×(α+1)) (但し、α=−1では、α=0に置き換える)
When the speed is reduced from the constant speed, the acceleration / deceleration signal changes from 0 to 1, so that "(ΔyA2 ×
α (= ΔyA3)) + ΔyB2 × n ”. At this time and when decelerating from acceleration, the rise of Δt1 triggers α
Counter value = (α-1). According to this, ΔyA
3 is subtracted by ΔyA2. Thereafter, α is subtracted by 1 at the time of the rise of Δt1, and α = −1 after α = 0.
And an α = −1 signal is output. When α = −1, Δ
Do not subtract ΔyA2 from yA3. After this, fout = 0
When the pulse output ends at (initial value), all the operations are completed. ΔyA3 = (ΔyA2 or (bit inversion of ΔyA2 + 1)) + ΔyA3 = (ΔyA2 × (α + 1)) (However, when α = −1, α = 0 is replaced)
【0069】加速から定速にならずに減速する場合は、
AEAHが0固定であり、このAEAH=0かつ減速開
始信号が1になった時に、減算開始信号は0から1にな
る。加速から定速になる場合には、AEAHが0から1
(H)に保持されてから最初のfoutのエッジが立下
りなのか立上りなのかを保持し、カウントアップ信号
(減速停止信号)または減速停止外部信号のいずれかが
入って(1になって)から、foutのエッジが、保持
しておいたエッジ(AEAHが0から1(H)に保持さ
れてから最初のfoutのエッジが立下りなのか立上り
なのかを保持しておいた)と同じエッジになった時に、
減算開始信号は0から1に保持される。カウントアップ
信号(減速停止信号)または減速停止外部信号のいずれ
かが入ったら(1になったら)減速開始準備信号とし
て、0から1に保持される。
When decelerating from acceleration to constant speed,
The AEAH is fixed at 0, and when the AEAH = 0 and the deceleration start signal becomes 1, the subtraction start signal changes from 0 to 1. When the speed changes from acceleration to constant speed, AEAH is 0 to 1
(H) holds whether the first edge of fout is falling or rising since it is held at (H), and receives either a count-up signal (deceleration stop signal) or a deceleration stop external signal (to 1). Therefore, the edge of fout is the same as the held edge (whether the first edge of fout is falling or rising after AEAH is held from 0 to 1 (H)) When it becomes
The subtraction start signal is held from 0 to 1. When either a count-up signal (deceleration stop signal) or a deceleration stop external signal is input (when it becomes 1), it is held from 0 to 1 as a deceleration start preparation signal.
【0070】減速開始信号は、加速から定速になる場合
はAEAHが0から1(H)に保持されて、その後、加
減速信号が1になり、カウントアップ信号(減速停止信
号)または減速停止外部信号のいずれかが入って(減速
開始準備信号=1になって)から、foutのビット反
転した信号が0から1になる(1パルス出し切る)と減
速開始信号が0から1に保持される。加速から定速にな
らずに減速する場合は、出力パルス数y6が偶数なら、
カウントアップ信号(減速停止信号)が入って(1にな
って)からfoutの立下りエッジで、減速開始信号が
0から1に保持され、出力パルス数y6が奇数なら、カ
ウントアップ信号(減速停止信号)が入って(1になっ
て)からfoutの立上りエッジで、減速開始信号が0
から1に保持される。ここで、ΔyA2、ΔyB2×
n、V1×n、加減速時間分割数=α、Δt1設定値、
出力パルス数(偶数/奇数判別)の各設定値は、あらか
じめ決定しておく値である。
When the deceleration start signal changes from acceleration to constant speed, AEAH is held from 0 to 1 (H), and then the acceleration / deceleration signal changes to 1 to count up signal (deceleration stop signal) or deceleration stop. When any of the external signals is input (the deceleration start preparation signal becomes 1) and the bit-inverted signal of fout changes from 0 to 1 (one pulse is completely output), the deceleration start signal is held from 0 to 1. . If the output pulse number y6 is an even number when decelerating from acceleration to constant speed,
At the falling edge of fout after the count-up signal (deceleration stop signal) enters (becomes 1), the deceleration start signal is held from 0 to 1 and if the output pulse number y6 is an odd number, the count-up signal (deceleration stop) Signal) (becomes 1) and the deceleration start signal becomes 0 at the rising edge of fout.
From 1 to 1. Here, ΔyA2, ΔyB2 ×
n, V1 × n, acceleration / deceleration time division number = α, Δt1 set value,
Each set value of the number of output pulses (even / odd discrimination) is a value determined in advance.
【0071】加速から定速になってから減速する場合
は、出力パルス数が偶数でも奇数でも処理内容は同じで
あるが、加速から減速する場合は、出力パルス数が偶数
の場合と、奇数の場合とで処理内容が異なるため、以下
説明する。
When decelerating from acceleration to constant speed, the processing contents are the same whether the number of output pulses is even or odd, but when decelerating from acceleration, the number of output pulses is even and odd. Since the processing content differs between the cases, it will be described below.
【0072】図11は、この発明の一実施の形態に係る
可変周波数パルス発生回路およびその周辺装置とで構成
される制御装置におけるfoutの生成状況の動作を示
す図で、「(y6/2)<(y0’+y1’)」=三角
形=加速から定速にならずに減速になる場合で、出力パ
ルス数y6=8、出力パルス数(偶数/奇数判別)は最
下位ビットが0なので偶数の場合で、減速開始パルス数
設定値y5=((y6/2)の小数点以下切り捨て)=
4とする。
FIG. 11 is a diagram showing the operation of the control device composed of the variable frequency pulse generation circuit and its peripheral device according to an embodiment of the present invention in the state of generation of fout, "(y6 / 2) <(Y0 ′ + y1 ′) ”= triangle = deceleration from acceleration to deceleration without constant speed. The output pulse number y6 = 8, and the output pulse number (even / odd discrimination) is an even number since the least significant bit is 0. In this case, the deceleration start pulse number set value y5 = ((y6 / 2) is rounded down to the decimal point) =
4 is assumed.
【0073】fc0=20、n=1、V0=20Hz、
V1=5Hz、t1=2秒、ΔV=1Hzとすると、D
1=fc0×n=20×1=20、D2=D1/2=2
0/2=10、A2=V1/ΔV=5/1=5、α=A
2−1=5−1=4、Δt1=t1/αの小数点以下切
り捨て=2/4=0.5秒、ΔyB2=V0×n=0×
1=0、ΔyA2=ΔV×n=1×1=1、となる。
Fc0 = 20, n = 1, V0 = 20 Hz,
Assuming that V1 = 5 Hz, t1 = 2 seconds, and ΔV = 1 Hz, D
1 = fc0 × n = 20 × 1 = 20, D2 = D1 / 2 = 2
0/2 = 10, A2 = V1 / ΔV = 5/1 = 5, α = A
2-1 = 5-1 = 4, Δt1 = t1 / α, truncation below decimal point = 2/4 = 0.5 seconds, ΔyB2 = V0 × n = 0 ×
1 = 0, ΔyA2 = ΔV × n = 1 × 1 = 1.
【0074】Δt1は、Δt1設定値と「fc1より位
相が進んだ動作タイミングであるfc0」によってfc
0を分周して得られる信号で、加速/定速/減速切替制
御手段110の動作開始後加速域に入ると、Δt1が0
から1に変化して、Δt1の1/2時間の間Δt1が
1、Δt1の1/2時間の間Δt1が0となる。αカウ
ンタの初期値=0から、Δt1の立上りエッジでカウン
ト。加速域では減速開始信号=0でありαカウンタを加
算カウントする。但しΔt1の最初の立上りエッジが加
速/定速/減速切替制御手段110の動作開始と同時で
あるとした場合、Δt1の最初の立上りエッジでは、α
カウンタの値はカウントせずに、Δt1の2回目の立上
りエッジ以降でαカウンタの値がカウントされる。加速
域ではΔt1の立上りエッジごとにΔyA3がΔyA2
ずつ加算していく。この時の第3のデータ保持回路10
2の出力であるΔyA3の初期値は0とする。
Δt1 is fc by the Δt1 set value and “fc0, which is the operation timing whose phase is earlier than fc1”.
When the acceleration / constant speed / deceleration switching control means 110 starts operating and enters the acceleration range, Δt1 becomes 0
From Δt1 to Δ1, and Δt1 becomes 1 during a half of Δt1, and Δt1 becomes 0 during a half of Δt1. Counts at the rising edge of Δt1 from the initial value of the α counter = 0. In the acceleration region, the deceleration start signal = 0, and the α counter is added and counted. However, if it is assumed that the first rising edge of Δt1 is simultaneous with the start of the operation of the acceleration / constant speed / deceleration switching control unit 110, then at the first rising edge of Δt1, α
Without counting the value of the counter, the value of the α counter is counted after the second rising edge of Δt1. In the acceleration region, ΔyA3 becomes ΔyA2 every rising edge of Δt1.
Add by one. At this time, the third data holding circuit 10
The initial value of ΔyA3, which is the output of 2, is 0.
【0075】foutの「y6/2」=4のエッジの直
前のΔt1からfoutの「y6/2」のエッジまでの
fc0の数を加算カウントし、これをfoutの「y6
/2」のエッジから減算カウントして減算カウント中
は、Δt1が0固定となり、カウント値=0になったと
ころでΔt1が0から1に変化してΔt1の1/2時間
の間Δt1が1、Δt1の1/2時間の間Δt1が0と
なる。Δt1からfoutの「y6/2」のエッジが来
ない場合はΔt1の立上りエッジでfc0のカウント値
=0にクリアする。
The number of fc0 from Δt1 immediately before the edge of fout “y6 / 2” = 4 to the edge of fout “y6 / 2” is added and counted, and this is added to “y6” of fout.
/ 2 ”during the subtraction counting, the Δt1 is fixed at 0, and when the count value becomes 0, the Δt1 changes from 0 to 1 and Δt1 becomes 1 for 1/2 time of the Δt1. Δt1 becomes 0 during 1/2 hour of Δt1. If the edge of fout “y6 / 2” does not come from Δt1, the count value of fc0 is cleared to 0 at the rising edge of Δt1.
【0076】加速から定速にならずに減速する場合は、
加減速信号は1のままである。また、出力パルス数y6
が偶数なので、カウントアップ信号(減速停止信号)が
入って(1になって)からfoutの立下りエッジで、
減速開始信号が0から1に保持される。加速から定速に
ならずに減速する場合は、AEAHが0固定であり、こ
のAEAH=0かつ減速開始信号が1になった時に、減
算開始信号は0から1になる。減速開始信号=1の時に
αを減算カウントする。加速から減速する時、Δt1の
立上りを契機にαカウンタ値=(α−1)となる。これ
に合わせてΔyA3がΔyA2ずつ減算される。この
後、Δt1の立上りを契機にαは、1ずつ減算され、α
=0の次はα=−1となり、α=−1信号が出力され
て、α=−1では、ΔyA3からΔyA2を減算しな
い。
When decelerating from acceleration to constant speed,
The acceleration / deceleration signal remains at 1. The output pulse number y6
Is an even number, the falling edge of fout after the count-up signal (deceleration stop signal) enters (becomes 1),
The deceleration start signal is held from 0 to 1. When decelerating from acceleration to deceleration without constant speed, AEAH is fixed at 0, and when AEAH = 0 and the deceleration start signal becomes 1, the subtraction start signal changes from 0 to 1. When the deceleration start signal is 1, α is subtracted and counted. When decelerating from acceleration, the α counter value = (α−1) when the rise of Δt1 occurs. In accordance with this, ΔyA3 is subtracted by ΔyA2. Thereafter, at the time of the rise of Δt1, α is subtracted by one, and α
After = 0, α = −1, and an α = −1 signal is output. At α = −1, ΔyA2 is not subtracted from ΔyA3.
【0077】この後fout=0(初期値)になってパ
ルス出力が終了すると、全ての動作が完了となる。つま
り、foutの「y6/2」=4パルスを境に加速域と
減速域に分かれ、加速域と減速域が対称になる。言い換
えれば、foutの「y6/2」=4パルスを境に減速
域になって、加速域で辿った通りにfoutの論値を反
転して戻ることになる。
After that, when fout = 0 (initial value) and the pulse output ends, all the operations are completed. That is, the acceleration region and the deceleration region are separated by four pulses of fout “y6 / 2” = 4, and the acceleration region and the deceleration region are symmetric. In other words, the deceleration range starts at the boundary of fout “y6 / 2” = 4 pulses, and the theoretical value of fout is inverted and returned as traced in the acceleration range.
【0078】図12は、この発明の一実施の形態に係る
可変周波数パルス発生回路およびその周辺装置とで構成
される制御装置におけるfoutの生成状況の動作を示
す図で、「(y6/2)<(y0’+y1’)」=三角
形=加速から定速にならずに減速になる場合で、出力パ
ルス数y6=7、出力パルス数(偶数/奇数判別)は最
下位ビットが1なので奇数の場合で、減速開始パルス数
設定値y5=((y6/2)の小数点以下切り捨て)=
3とする。
FIG. 12 is a diagram showing the operation of the control device composed of the variable frequency pulse generation circuit and its peripheral device according to one embodiment of the present invention in the state of generation of fout, "(y6 / 2) <(Y0 '+ y1') "= triangle = Deceleration without accelerating from acceleration to constant speed. The number of output pulses y6 = 7, and the number of output pulses (even / odd discrimination) is odd because the least significant bit is 1. In this case, the deceleration start pulse number set value y5 = ((y6 / 2) is rounded down to the decimal point) =
3 is assumed.
【0079】Δt1の生成ロジックは上述の図11と同
様であり、その説明を省略する。foutの「y6/
2」=3.5のエッジの直前のΔt1からfoutの
「y6/2」のエッジまでのfc0の数を加算カウント
し、これをfoutの「y6/2」のエッジから減算カ
ウントして減算カウント中は、Δt1が0固定となり、
カウント値=0になったところでΔt1が0から1に変
化してΔt1の1/2時間の間Δt1が1、Δt1の1
/2時間の間Δt1が0となる。Δt1からfoutの
「y6/2」のエッジが来ない場合はΔt1の立上りエ
ッジでfc0のカウント値=0にクリアする。
The logic for generating Δt1 is the same as that in FIG. 11 described above, and a description thereof will be omitted. fout's "y6 /
2 "= 3.5 counts the number of fc0 from Δt1 immediately before the 3.5 edge to the fout“ y6 / 2 ”edge, counts this down from the fout“ y6 / 2 ”edge, and counts down. Inside, Δt1 is fixed at 0,
When the count value becomes 0, Δt1 changes from 0 to 1, and Δt1 is 1 and Δt1 is 1 for 1/2 time of Δt1.
Δt1 becomes 0 during / 2 hours. If the edge of fout “y6 / 2” does not come from Δt1, the count value of fc0 is cleared to 0 at the rising edge of Δt1.
【0080】加速から定速にならずに減速する場合は、
加減速信号は1のままである。また、出力パルス数y6
が奇数なので、カウントアップ信号(減速停止信号)が
入って(1になって)からfoutの立上りエッジで、
減速開始信号が0から1に保持される。加速から定速に
ならずに減速する場合は、AEAHが0固定であり、こ
のAEAH=0かつ減速開始信号が1になった時に、減
算開始信号は0から1になる。減速開始信号=1の時に
αを減算カウントする。加速から減速する時、Δt1の
立上りを契機にαカウンタ値=(α−1)となる。これ
に合わせてΔyA3がΔyA2ずつ減算される。この
後、Δt1の立上りを契機にαは、1ずつ減算され、α
=0の次はα=−1となりα=−1信号が出力されて、
α=−1では、ΔyA3からΔyA2を減算しない。
When decelerating from acceleration to constant speed,
The acceleration / deceleration signal remains at 1. The output pulse number y6
Is an odd number, the rising edge of fout after the count-up signal (deceleration stop signal) enters (becomes 1),
The deceleration start signal is held from 0 to 1. When decelerating from acceleration to deceleration without constant speed, AEAH is fixed at 0, and when AEAH = 0 and the deceleration start signal becomes 1, the subtraction start signal changes from 0 to 1. When the deceleration start signal is 1, α is subtracted and counted. When decelerating from acceleration, the α counter value = (α−1) when the rise of Δt1 occurs. In accordance with this, ΔyA3 is subtracted by ΔyA2. Thereafter, at the time of the rise of Δt1, α is subtracted by one, and α
= 0, α = −1, and an α = −1 signal is output.
When α = -1, ΔyA2 is not subtracted from ΔyA3.
【0081】この後、fout=0(初期値)になって
パルス出力が終了すると、全ての動作が完了となる。つ
まり、foutの「y6/2」=3.5パルスを境に加
速域と減速域に分かれ、加速域と減速域が対称になる。
言い換えれば、foutの「y6/2」=3.5パルス
を境に減速域になって、加速域で辿った通りにfout
の論値を反転して戻ることになる。
After that, when fout = 0 (initial value) and the pulse output ends, all the operations are completed. In other words, the acceleration region and the deceleration region are separated by the boundary of fout “y6 / 2” = 3.5 pulses, and the acceleration region and the deceleration region are symmetric.
In other words, the deceleration range starts at the boundary of fout “y6 / 2” = 3.5 pulses, and fout as traced in the acceleration range.
Will be reversed.
【0082】図13は、この発明の一実施の形態に係る
可変周波数パルス発生回路における加速域でのパルス列
出力foutの波形を示す図である。図において、
(a)はPs=1→2[Hz]、Δt1=1秒、第1の
基準値D1=20、第2の基準値D2=10、fc0=
20Hz、パルス発生回路14の論理を「加算結果θ1
が1から10までならfpを0、θ1が11から20
(=0)までならfpを1とする論理」に組んだ場合の
パルス列出力foutの波形を示し、(b)はPs=1
→2→3→4[Hz]、Δt1=0.5秒、第1の基準
値D1=20、第2の基準値D2=10、fc0=20
Hz、パルス発生回路14の論理を「加算結果θ1が1
から10までならfpを0、θ1が11から20(=
0)までならfpを1とする論理」に組んだ場合のパル
ス列出力foutの波形を示す。
FIG. 13 is a diagram showing a waveform of a pulse train output fout in an acceleration region in the variable frequency pulse generation circuit according to one embodiment of the present invention. In the figure,
(A) is Ps = 1 → 2 [Hz], Δt1 = 1 second, first reference value D1 = 20, second reference value D2 = 10, fc0 =
20 Hz, the logic of the pulse generation circuit 14 is set to “addition result θ1
Is 1 to 10, fp is 0, and θ1 is 11 to 20
(B) shows the waveform of the pulse train output fout when the logic is set to "the logic that sets fp to 1 until (= 0)".
→ 2 → 3 → 4 [Hz], Δt1 = 0.5 seconds, first reference value D1 = 20, second reference value D2 = 10, fc0 = 20
Hz, the logic of the pulse generation circuit 14 is set to "addition result θ1 is 1
From 0 to 10, fp is 0, and θ1 is 11 to 20 (=
7 shows a waveform of the pulse train output fout when the logic is set to "the logic that sets fp to 1 if it is up to 0)".
【0083】図13(a)の、0秒から1秒の間のパル
ス列出力foutの波形は上述の図3(a)と同様であ
り、また1秒から2秒(図示せず)の間のパルス列出力
foutの波形は上述の図3(b)と同様である。ま
た、図13(b)は、上述の図11、図12の加速部分
を示したものである。
The waveform of the pulse train output fout between 0 second and 1 second in FIG. 13A is the same as that in FIG. 3A, and between 1 second and 2 seconds (not shown). The waveform of the pulse train output fout is the same as that in FIG. FIG. 13B shows the acceleration portion in FIGS. 11 and 12 described above.
【0084】上述の実施の形態に係る周波数可変のパル
ス発生装置は、パルスモータの速度制御、位置制御など
のため、任意所望の周波数、パルス数のパルス信号を出
力することができる。また、PWMインバータの制御装
置における、インバータ周波数に比例した高周波の周波
数精度が高いクロックパルスなど、周波数精度が要求さ
れる用途に使用できる。
The variable frequency pulse generator according to the above-described embodiment can output a pulse signal of any desired frequency and pulse number for controlling the speed and position of the pulse motor. Further, the present invention can be used for applications requiring frequency accuracy, such as a clock pulse having a high frequency accuracy that is high in proportion to the inverter frequency in a PWM inverter control device.
【0085】[0085]
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
Since the present invention is configured as described above, it has the following effects.
【0086】この発明の可変周波数パルス発生装置にお
いては、第1の基準値D1/第2の基準周波数fc2の
周期で、「D1/fc2」時間当りの設定値Psを繰り
返し加算し、加算結果を第1の基準値D1および第1の
基準値D1の1/2の値である第2の基準値D2と比較
演算することによりパルスの値を決定するようにしたの
で、出力パルスを設定値に比例した任意の周波数にする
ことができる。また、任意の基準クロックでも任意の周
波数の出力パルスが実現できるようにしたので、CPU
と発振器との共用化が図れ、コスト、実装スペースの削
減ができる。さらに、任意の周波数が得られるようにし
たので、加減速域の多段な周波数変化における段数、速
度変化量を細かく設定できるようになり、滑らかな加
速、減速ができ、パルスモータが脱調しにくいという効
果が得られる。
In the variable frequency pulse generator according to the present invention, the set value Ps per "D1 / fc2" time is repeatedly added in the cycle of the first reference value D1 / second reference frequency fc2, and the addition result is obtained. Since the pulse value is determined by performing a comparison operation with the first reference value D1 and the second reference value D2 which is a half value of the first reference value D1, the output pulse is set to the set value. Any proportional frequency can be used. Also, since an output pulse of an arbitrary frequency can be realized with an arbitrary reference clock, the CPU
And the oscillator can be shared, thereby reducing costs and mounting space. Furthermore, since an arbitrary frequency can be obtained, the number of steps and the amount of speed change in multiple frequency changes in the acceleration / deceleration range can be set finely, smooth acceleration and deceleration can be performed, and the pulse motor is less likely to lose synchronization. The effect is obtained.
【0087】また、第2の基準値D2を第1の基準値D
1の1/1以下の任意の値とし、さらに第2の基準値D
2を超えかつ第1の基準値D1未満の範囲に設定される
第3の基準値を設け、第3のデータ比較器20で第1の
データ保持回路11からの出力θ1と第3の基準値D3
との大小比較を行い、比較結果を出力するようにし、パ
ルス発生回路21は第1のデータ比較器12からの比較
結果、第2のデータ比較器13からの比較結果および第
3のデータ比較器20からの比較結果を基に、fpを出
力するようにしたので、回路のゲート数を節約して、複
数の位相ずれパルスを得ることができる。
Further, the second reference value D2 is changed to the first reference value D
An arbitrary value equal to or less than 1/1 of 1 and a second reference value D
A third reference value set in a range exceeding 2 and less than the first reference value D1 is provided. The output θ1 from the first data holding circuit 11 and the third reference value D3
The pulse generation circuit 21 outputs a comparison result from the first data comparator 12, a comparison result from the second data comparator 13, and a third data comparator. Since fp is output based on the comparison result from 20, the number of gates of the circuit can be saved and a plurality of phase shift pulses can be obtained.
【0088】さらに、第1の基準値D1を、第2の基準
周波数fc2の整数倍とするようにしたので、定速域に
おいて補正のための割込み処理をしなくても、定速時の
速度が1Hz単位の任意な出力パルス周波数が得られ
る。
Further, since the first reference value D1 is set to be an integral multiple of the second reference frequency fc2, the speed at the constant speed can be obtained without performing the interrupt processing for correction in the constant speed range. Can obtain an arbitrary output pulse frequency in units of 1 Hz.
【0089】また、第2のデータ保持回路の初期値を0
または1に設定可能にしたので、位相ずれしたパルス列
を出力することができる。
The initial value of the second data holding circuit is set to 0
Alternatively, since the pulse train can be set to 1, a pulse train having a phase shift can be output.
【0090】さらに、デジタル加算器の初期値を第1の
基準値以下の任意の値に設定可能にしたので、任意の位
相ずれしたパルス列を出力することができる。
Further, since the initial value of the digital adder can be set to an arbitrary value equal to or smaller than the first reference value, an arbitrary phase-shifted pulse train can be output.
【0091】また、第1のデータ比較器および第2のデ
ータ比較器の前段に第1の基準値以下の任意の値を加算
可能とする加算器を設けたので、任意の位相ずれしたパ
ルス列を出力することができる。
Further, since an adder capable of adding an arbitrary value equal to or smaller than the first reference value is provided at the preceding stage of the first data comparator and the second data comparator, an arbitrary phase-shifted pulse train can be obtained. Can be output.
【図面の簡単な説明】[Brief description of the drawings]
【図1】 この発明の一実施の形態である可変周波数パ
ルス発生回路のブロックを示す図である。
FIG. 1 is a diagram showing a block of a variable frequency pulse generation circuit according to an embodiment of the present invention.
【図2】 この発明の一実施の形態である可変周波数パ
ルス発生回路におけるθ1とfoutとの経過時間に対
する変化を示した表である。
FIG. 2 is a table showing changes of θ1 and fout with respect to elapsed time in a variable frequency pulse generation circuit according to an embodiment of the present invention.
【図3】 この発明の一実施の形態である可変周波数パ
ルス発生回路におけるパルス列出力foutの波形を示
す図である。
FIG. 3 is a diagram illustrating a waveform of a pulse train output fout in the variable frequency pulse generation circuit according to the embodiment of the present invention;
【図4】 この発明の一実施の形態である可変周波数パ
ルス発生装置における定速領域処理の制御方法を示す図
である。
FIG. 4 is a diagram showing a control method of constant-speed region processing in the variable frequency pulse generator according to one embodiment of the present invention.
【図5】 この発明の一実施の形態に係る可変周波数パ
ルス発生回路のブロック構成を示す図である。
FIG. 5 is a diagram showing a block configuration of a variable frequency pulse generation circuit according to one embodiment of the present invention.
【図6】 この発明の一実施の形態に係る可変周波数パ
ルス発生回路におけるPs=1の場合のθ1とfout
との経過時間に対する変化を示した表である。
FIG. 6 shows θ1 and fout when Ps = 1 in the variable frequency pulse generation circuit according to one embodiment of the present invention.
3 is a table showing changes with respect to elapsed time.
【図7】 この発明の一実施の形態に係る可変周波数パ
ルス発生回路におけるパルス列出力foutの波形を示
す図である。
FIG. 7 is a diagram showing a waveform of a pulse train output fout in the variable frequency pulse generation circuit according to one embodiment of the present invention.
【図8】 この発明の一実施の形態に係る可変周波数パ
ルス発生回路およびその周辺装置とで構成される制御装
置のブロック構成を示す図である。
FIG. 8 is a diagram showing a block configuration of a control device including a variable frequency pulse generation circuit and peripheral devices according to an embodiment of the present invention.
【図9】 加減速データ生成手段100のブロック構成
を示す図である。
FIG. 9 is a diagram showing a block configuration of acceleration / deceleration data generation means 100.
【図10】 加速/定速/減速切換制御手段110のブ
ロック構成を示す図である。
FIG. 10 is a diagram showing a block configuration of acceleration / constant speed / deceleration switching control means 110.
【図11】 この発明の一実施の形態に係る可変周波数
パルス発生回路およびその周辺装置とで構成される制御
装置におけるfoutの生成状況の動作を示す図であ
る。
FIG. 11 is a diagram illustrating an operation of a control device including a variable frequency pulse generation circuit and peripheral devices according to an embodiment of the present invention in a generation state of fout.
【図12】 この発明の一実施の形態に係る可変周波数
パルス発生回路およびその周辺装置とで構成される制御
装置におけるfoutの生成状況の動作を示す図であ
る。
FIG. 12 is a diagram showing an operation of a control device including a variable frequency pulse generation circuit and a peripheral device according to an embodiment of the present invention in a generation state of fout.
【図13】 この発明の一実施の形態に係る可変周波数
パルス発生回路における加速域でのパルス列出力fou
tの波形を示す図である。
FIG. 13 shows a pulse train output fou in an acceleration range in the variable frequency pulse generation circuit according to one embodiment of the present invention.
It is a figure showing the waveform of t.
【図14】 特開昭60−187123号公報に開示さ
れている可変周波数パルス発生装置の回路構成を示す図
である。
FIG. 14 is a diagram showing a circuit configuration of a variable frequency pulse generator disclosed in JP-A-60-187123.
【図15】 デジタル加算器61における初期値を0と
し、fs=1の場合の出力データθ1の増加を2進デー
タとして示した表である。
FIG. 15 is a table showing, as an binary value, an increase in output data θ1 when the initial value in the digital adder 61 is 0 and fs = 1.
【図16】 デジタル加算器61における初期値を0と
し、fs=2の場合の出力データθ1の増加を2進デー
タとして示した表である。
FIG. 16 is a table in which the initial value in the digital adder 61 is set to 0, and the increase of the output data θ1 when fs = 2 is shown as binary data.
【図17】 図15および図16における2進表示の2
3の桁におけるパルス波形を示す図である。
FIG. 17 shows the binary display 2 in FIGS. 15 and 16;
FIG. 9 is a diagram showing a pulse waveform in the 3rd digit.
【図18】 従来の可変周波数パルス発生装置における
加減速処理の制御方法を示す図である。
FIG. 18 is a diagram illustrating a control method of acceleration / deceleration processing in a conventional variable frequency pulse generator.
【符号の説明】[Explanation of symbols]
1a,1b,1c 可変周波数パルス発生回路、 10
デジタル加算器、11 第1のデータ保持回路、 1
2 第1のデータ比較器、 13 第2のデータ比較
器、 14 パルス発生回路、 15 第2のデータ保
持回路、 16第1のデータセレクタ、 17 第1の
反転器、 18 基準パルス発生器、19 加算器オー
バーフロー防止回路、 20 第3のデータ比較器、
21パルス発生回路、 91 基準パルス発生器、 9
2 第2のデータセレクタ、 93 第3のデータセレ
クタ、 94 XOR回路、 95 ダウンカウンタ、
100 加減速データ生成回路手段、101 第2のデ
ジタル加算器、102 第3のデータ保持回路、103
第3のデジタル加算器、104 第4のデータセレク
タ、105 第2の反転器、 106 第3の反転器、
107 AND回路、110 加速、定速、減速切替
制御回路、111 Δt1/加減速信号生成回路、11
2 減算開始信号生成回路、113 減速開始信号生成
回路、Ps 設定値、 D1 第1の基準値、 D2
第2の基準値、 D3 第3の基準値、 fb 基準ク
ロックの周波数、 fc1 第1の基準周波数、 fc
2 第2の基準周波数、 fc3 第3の基準周波数、
f4 オーバーフロー防止信号、 fp パルス発生
回路14の出力、 fout 出力パルスの周波数、
S 基準値オーバー信号、 Y データセレクタ16の
出力。
1a, 1b, 1c Variable frequency pulse generation circuit, 10
Digital adder, 11 first data holding circuit, 1
2 first data comparator, 13 second data comparator, 14 pulse generating circuit, 15 second data holding circuit, 16 first data selector, 17 first inverter, 18 reference pulse generator, 19 Adder overflow prevention circuit, 20 third data comparator,
21 pulse generation circuit, 91 reference pulse generator, 9
2 2nd data selector, 93 3rd data selector, 94 XOR circuit, 95 down counter,
Reference Signs List 100 acceleration / deceleration data generation circuit means, 101 second digital adder, 102 third data holding circuit, 103
A third digital adder, 104 a fourth data selector, 105 a second inverter, 106 a third inverter,
107 AND circuit, 110 acceleration / constant speed / deceleration switching control circuit, 111 Δt1 / acceleration / deceleration signal generation circuit, 11
2 subtraction start signal generation circuit, 113 deceleration start signal generation circuit, Ps set value, D1 first reference value, D2
Second reference value, D3 third reference value, fb reference clock frequency, fc1 first reference frequency, fc
2 a second reference frequency, fc3 a third reference frequency,
f4 overflow prevention signal, output of fp pulse generation circuit 14, frequency of fout output pulse,
S Reference value over signal, Y Data selector 16 output.

Claims (6)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 第1の基準周波数である一定周期の基準
    パルスとこの第1の基準周波数と位相の異なる第2の基
    準周波数の基準パルスおよび第3の基準周波数の基準パ
    ルスとを発生する基準パルス発生器と、第1の基準値を
    ビット反転処理をする反転器と、前記第1の基準値を前
    記第2の基準周波数で除算して得られる時間当たりのパ
    ルス数として設定される設定値と前記反転器で前記第1
    の基準値のビット反転処理されたデータとを選択するデ
    ータセレクタと、このデータセレクタが前記反転器で前
    記第1の基準値のビット反転処理されたデータを選択し
    た場合はこのデータに1を加えた値を加算し、それ以外
    の場合は前記設定値を加算するデジタル加算器と、前記
    デジタル加算器のデータを前記第1の基準周波数の基準
    パルスの発生タイミングで順次取込み、データとして保
    持し出力する第1のデータ保持回路と、この第1のデー
    タ保持回路からの出力と第1の基準値との大小比較を行
    い、比較結果および前記第1のデータ保持回路からの出
    力が第1の基準値より大きい場合に基準値オーバー信号
    として1を出力する第1のデータ比較器と、前記第1の
    データ保持回路からの出力と前記第1の基準値の1/2
    である第2の基準値との大小比較を行い、比較結果を出
    力する第2のデータ比較器と、前記第1のデータ比較器
    および前記第2のデータ比較器から出力される比較結果
    を基にパルスのハイレベル、ロウレベルを判定・決定す
    るパルス発生回路と、第2の基準周波数の基準パルスの
    発生タイミングで前記パルス発生回路のデータを順次取
    込み、データとして保持し出力する第2のデータ保持回
    路と、前記第1のデータ比較器の出力する基準値オーバ
    ーの信号が入力された場合に前記第3の基準周波数の基
    準パルスに基づきオーバーフロー防止信号を前記第1の
    データ保持回路に出力する加算器オーバーフロー防止回
    路と、を備え、前記第1の基準値は出力パルスの最大周
    期と前記第2の基準周波数とを乗算した値とし、前記デ
    ータセレクタは前記第1のデータ比較器の出力する基準
    値オーバー信号が1の時前記反転器で前記第1の基準値
    のビット反転処理されたデータを選択するようにし、前
    記第1の基準周波数は前記オーバーフロー防止信号がア
    クティブになって前記第1のデータ保持回路の出力が安
    定し、前記デジタル加算器の出力が安定するまでの時間
    遅れを考慮して前記オーバーフロー防止信号より遅れた
    位相であり、前記第2の基準周波数は前記パルス発生回
    路の出力が安定するまでの時間遅れを考慮して前記第1
    の基準周波数より遅れた位相であり、前記第3の基準周
    波数は前記パルス発生回路の出力が安定してからオーバ
    ーフロー防止信号をアクティブとするように考慮して前
    記第2の基準周波数より遅れた位相であるようにしたこ
    とを特徴とする可変周波数パルス発生装置。
    1. A reference for generating a reference pulse having a constant period as a first reference frequency, a reference pulse having a second reference frequency and a reference pulse having a third reference frequency different in phase from the first reference frequency. A pulse generator, an inverter for performing a bit inversion process on a first reference value, and a set value set as the number of pulses per time obtained by dividing the first reference value by the second reference frequency And the inverter with the first
    A data selector for selecting the bit-inverted data of the reference value, and adding 1 to this data when the data selector selects the bit-inverted data of the first reference value by the inverter. And a digital adder for adding the set value otherwise, and sequentially taking in the data of the digital adder at the generation timing of the reference pulse of the first reference frequency, holding and outputting the data. A first data holding circuit that compares the output from the first data holding circuit with a first reference value, and compares the comparison result and the output from the first data holding circuit with a first reference value. A first data comparator that outputs 1 as a reference value over signal when the value is larger than a value, an output from the first data holding circuit, and の of the first reference value
    Is compared with a second reference value, and a second data comparator that outputs a comparison result, and a comparison result output from the first data comparator and the second data comparator. A pulse generation circuit for determining and determining a high level and a low level of a pulse; and a second data holding circuit for sequentially taking in data of the pulse generation circuit at a generation timing of a reference pulse having a second reference frequency, and holding and outputting the data. A circuit for adding an overflow prevention signal to the first data holding circuit based on a reference pulse of the third reference frequency when a signal exceeding a reference value output from the first data comparator is input; The first reference value is a value obtained by multiplying the maximum period of the output pulse by the second reference frequency, and the data selector is When the reference value over signal output from the first data comparator is 1, the inverter selects the bit-inverted data of the first reference value, and the first reference frequency is used to prevent the overflow. The phase is delayed from the overflow prevention signal in consideration of a time delay until the signal becomes active and the output of the first data holding circuit is stabilized, and the output of the digital adder is stabilized. Takes into account the time delay until the output of the pulse generation circuit becomes stable,
    The third reference frequency is a phase delayed from the second reference frequency in consideration of activating the overflow prevention signal after the output of the pulse generation circuit is stabilized. A variable frequency pulse generator characterized in that:
  2. 【請求項2】 第1の基準周波数である一定周期の基準
    パルスとこの第1の基準周波数と位相の異なる第2の基
    準周波数の基準パルスおよび第3の基準周波数の基準パ
    ルスとを発生する基準パルス発生器と、第1の基準値を
    ビット反転処理をする反転器と、前記第1の基準値を前
    記第2の基準周波数で除算して得られる出力パルスの周
    期当たりのパルス数として設定される設定値と前記反転
    器で前記第1の基準値のビット反転処理されたデータと
    を選択するデータセレクタと、このデータセレクタが前
    記反転器で前記第1の基準値のビット反転処理されたデ
    ータを選択した場合はこのデータに1を加えた値を加算
    し、それ以外の場合は前記設定値を加算するデジタル加
    算器と、前記デジタル加算器のデータを前記第1の基準
    周波数の基準パルスの発生タイミングで順次取込み、デ
    ータとして保持し出力する第1のデータ保持回路と、こ
    の第1のデータ保持回路からの出力と第1の基準値との
    大小比較を行い、比較結果および前記第1のデータ保持
    回路からの出力が第1の基準値より大きい場合に基準値
    オーバー信号として1を出力する第1のデータ比較器
    と、前記第1のデータ保持回路からの出力と前記第1の
    基準値以下の値である第2の基準値との大小比較を行
    い、比較結果を出力する第2のデータ比較器と、前記第
    1のデータ保持回路からの出力と前記第2の基準値を超
    えかつ前記第1の基準値未満の範囲に設定される第3の
    基準値との大小比較を行い、比較結果を出力する第3の
    データ比較器と、前記第1のデータ比較器、前記第2の
    データ比較器および前記第3のデータ比較器から出力さ
    れる比較結果を基にパルスのハイレベル、ロウレベルを
    判定・決定するパルス発生回路と、第2の基準周波数の
    基準パルスの発生タイミングで前記パルス発生回路のデ
    ータを順次取込み、データとして保持し出力する第2の
    データ保持回路と、前記第1のデータ比較器の出力する
    基準値オーバーの信号が入力された場合に前記第3の基
    準周波数の基準パルスに基づきオーバーフロー防止信号
    を前記第1のデータ保持回路に出力する加算器オーバー
    フロー防止回路と、を備え、前記第1の基準値は出力パ
    ルスの最大周期と前記第2の基準周波数とを乗算した値
    とし、前記データセレクタは前記第1のデータ比較器の
    出力する基準値オーバー信号が1の時前記反転器で前記
    第1の基準値のビット反転処理されたデータを選択する
    ようにし、前記第1の基準周波数は前記オーバーフロー
    防止信号がアクティブになって前記第1のデータ保持回
    路の出力が安定し、前記デジタル加算器の出力が安定す
    るまでの時間遅れを考慮して前記オーバーフロー防止信
    号より遅れた位相であり、前記第2の基準周波数は前記
    パルス発生回路の出力が安定するまでの時間遅れを考慮
    して前記第1の基準周波数より遅れた位相であり、前記
    第3の基準周波数は前記パルス発生回路の出力が安定し
    てからオーバーフロー防止信号をアクティブとするよう
    に考慮して前記第2の基準周波数より遅れた位相である
    ようにしたことを特徴とする可変周波数パルス発生装
    置。
    2. A reference for generating a reference pulse having a fixed period as a first reference frequency, a reference pulse having a second reference frequency having a phase different from that of the first reference frequency, and a reference pulse having a third reference frequency. A pulse generator, an inverter that performs a bit inversion process on a first reference value, and a number of pulses per cycle of an output pulse obtained by dividing the first reference value by the second reference frequency. A data selector for selecting a set value to be set and data subjected to the bit inversion processing of the first reference value by the inverter; and a data selector which selects the data subjected to the bit inversion processing of the first reference value by the inverter. Is selected, a value obtained by adding 1 to this data is added; otherwise, a digital adder for adding the set value is provided, and the data of the digital adder is added to the reference pulse of the first reference frequency. And a first data holding circuit which sequentially takes in the data at the occurrence timing, holds and outputs the data, and compares a magnitude of an output from the first data holding circuit with a first reference value. A first data comparator that outputs 1 as a reference value over signal when an output from the data holding circuit is larger than a first reference value, and an output from the first data holding circuit and the first reference A second data comparator for performing a magnitude comparison with a second reference value that is equal to or less than the value, and outputting a comparison result; and an output from the first data holding circuit and a signal exceeding the second reference value. A third data comparator that performs a magnitude comparison with a third reference value set in a range less than the first reference value and outputs a comparison result; the first data comparator; and the second data comparator. Data comparator and the third data comparison And a pulse generation circuit for determining and determining a high level and a low level of a pulse based on the comparison result output from the pulse generation circuit, and sequentially taking in data of the pulse generation circuit at a generation timing of a reference pulse of a second reference frequency and holding the data as data And a second data holding circuit for outputting an overflow prevention signal based on the reference pulse of the third reference frequency when the signal of the reference value exceeding the output of the first data comparator is input. An adder overflow prevention circuit that outputs the data to the data holding circuit, wherein the first reference value is a value obtained by multiplying a maximum cycle of the output pulse by the second reference frequency, and When the reference value over signal output from the data comparator is 1, the inverter selects the bit-inverted data of the first reference value. The first reference frequency is determined by considering the time delay until the overflow prevention signal becomes active, the output of the first data holding circuit is stabilized, and the output of the digital adder is stabilized. The second reference frequency is a phase delayed from the first reference frequency in consideration of a time delay until the output of the pulse generation circuit is stabilized, and the third reference frequency is a third phase. A variable frequency pulse generator, wherein the reference frequency has a phase delayed from the second reference frequency in consideration of activating the overflow prevention signal after the output of the pulse generation circuit is stabilized. apparatus.
  3. 【請求項3】 前記第1の基準値を、前記第2の基準周
    波数の整数倍としたことを特徴とする請求項1または請
    求項2に記載の可変周波数パルス発生装置。
    3. The variable frequency pulse generator according to claim 1, wherein the first reference value is an integer multiple of the second reference frequency.
  4. 【請求項4】 前記第2のデータ保持回路の初期値を0
    または1に設定可能にしたことを特徴とする請求項1か
    ら請求項3のいずれかに記載の可変周波数パルス発生装
    置。
    4. An initial value of the second data holding circuit is set to 0.
    4. The variable frequency pulse generator according to claim 1, wherein the variable frequency pulse generator can be set to 1.
  5. 【請求項5】 前記デジタル加算器の初期値を第1の基
    準値以下の任意の値に設定可能にしたことを特徴とする
    請求項1から請求項4のいずれかに記載の可変周波数パ
    ルス発生装置。
    5. The variable frequency pulse generation according to claim 1, wherein an initial value of said digital adder can be set to an arbitrary value equal to or less than a first reference value. apparatus.
  6. 【請求項6】 前記第1のデータ比較器および前記第2
    のデータ比較器の前段に第1の基準値以下の任意の値を
    加算可能とする加算器を設けたことを特徴とする請求項
    1から請求項4のいずれかに記載の可変周波数パルス発
    生装置。
    6. The first data comparator and the second data comparator.
    5. The variable frequency pulse generator according to claim 1, further comprising an adder that can add an arbitrary value equal to or smaller than a first reference value at a stage preceding the data comparator. .
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