JPH11220044A - Low-voltage eeprom/nvram transistor and manufacture thereof - Google Patents

Low-voltage eeprom/nvram transistor and manufacture thereof

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JPH11220044A
JPH11220044A JP5122098A JP5122098A JPH11220044A JP H11220044 A JPH11220044 A JP H11220044A JP 5122098 A JP5122098 A JP 5122098A JP 5122098 A JP5122098 A JP 5122098A JP H11220044 A JPH11220044 A JP H11220044A
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Masaki Ogura
正気 小椋
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Masaki Ogura
正気 小椋
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Abstract

PROBLEM TO BE SOLVED: To improve the electron injection efficiency strikingly, by providing the step-difference channel/drain structure, wherein a vertical channel/drain part is added under a floating gate, in the horizontal channel structure. SOLUTION: A transistor 400a has a P-type silicon substrate 401, N+ source diffusion 404, the horizontal channel part of 410, drain diffusion 406, a floating gate 440 which covers both a horizontal channel and a step-difference channel, and a control gate 445. The floating gate is dielectrically separated by a dielectric layer 42, which is the dioxide thermally grown from the surface of a seiconductor substrate. The control gate 445 is capacitively coupled (capacitive coupling) to the control gate 440 through a dielectric film 430. The dielectric film can be any of the thermally grown silicon dioxide or the combination layer of the silicon dioxide and silicon nitride.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】 不揮発性半導体記憶装置係わり,エレクトロンの注入効率を改善,低電圧化,書き込み時間の短縮,不揮発性のランダムアクセスメモリー動作を図るデバイス構造とその製造法。 Nonvolatile relates semiconductor memory device BACKGROUND OF THE improved injection efficiency of electrons, low voltage, shorter write time, its preparation and device structure to reduce the random access memory operation of the non-volatile.

【0002】 [0002]

【従来技術の説明】ホットエレクトロンのゲート絶縁膜を通り抜けゲートへのエミッションのメカニズムは、 The mechanism of the emission of the [Description of the Prior Art] through the gate insulating film of the hot electron gate,
A. A. フィリップ(A.Phillips et al. Philip (A.Phillips et al.
1975 IEDM Technical Diges 1975 IEDM Technical Diges
t,P. t, P. 39)で確認されている。 It has been identified in 39). 以後その現象はタクニン(T.Ning et al.Applied P The phenomenon thereafter Takunin (T.Ning et al.Applied P
hysics 1997 Vol48,P. hysics 1997 Vol48, P. 286)等多くの科学者によって詳しく調べられている。 It has been investigated in detail by 286) and many other scientists. ホットエレクトロンエミッションの確認前は電気的プログラマブルメモリー(EPROM)はチャンネルホットエレクトロンEPROMに大変良く似たメモリー構造を使っていた。 Before the confirmation of the hot electron emission is electrically programmable memory (EPROM) was using a very well similar memory structures to channel hot electron EPROM. しかしそれはフローマン. But it Frohman. ベンチカウスキーによる(Froman−Bentchkowsky:P−ch By bench Cow skiing (Froman-Bentchkowsky: P-ch
annel 1971 ISSCC P. annel 1971 ISSCC P. 80'a F 80'a F
ully decoded 2048 bit Ele ully decoded 2048 bit Ele
ctricany−ProgrammableMOS− ctricany-ProgrammableMOS-
ROM″)と″FAMOS−a New Semico ROM ") and" FAMOS-a New Semico
nductor Change Sterage De nductor Change Sterage De
v1ce″,(Solid StateElectro v1ce ", (Solid StateElectro
nics,1974,vol17,P. nics, 1974, vol17, P. 517)に示されるように高電界なだれメカニズム(アバランチ ブレークダウン メカニズム)を使ってメモリーセルをプログラムしたが,シリコンゲート上でのホットエレクトロンエミッション機構の発見直後に,この注入機構がn− High field avalanche mechanism as shown in 517) (was programmed memory cell using the avalanche breakdown mechanism), immediately after the discovery of hot electron emission mechanism on silicon gate, the injection mechanism n-
MOSFET EPROMセルのプログラミングにJ. J. in the programming of the MOSFET EPROM cell
バーンス(J.Barnes et al,1976 Berns (J.Barnes et al, 1976
IEDM P. IEDM P. 177,″Operation and 177, "Operation and
Characterization of N−ch Characterization of N-ch
annel EPROM cell″)とP.サルスベリー(P,Salsbury 1977 ISSCC annel EPROM cell ") and P. crape myrtle over (P, Salsbury 1977 ISSCC
P. P. 186,″High Performance M 186, "High Performance M
OSEPROM using a stuck−gat OSEPROM using a stuck-gat
e cell″)によって使われた。J.バーンズは2 .J was used by e cell "). Burns 2
つの基本的なタイプのダブルポリシリコンCHEEPR One of the basic types of double polysilicon CHEEPR
OMトランジスターを示した。 It showed the OM transistor. 図1Aのスタックゲートトランジスター100aと図1Bのスプリットゲートトランジスター100bである。 A split gate transistor 100b of the stacked gate transistor 100a and 1B in Figure 1A. 両方共N+ソースジャンクション104,N+ドレインジャンクション106、 Both N + source junction 104, N + drain junction 106,
P−基板101,チャンネルゲート絶縁膜120,フローティングゲート(浮遊ゲート)140,ポリオキサイド130,そしてコントロールゲート145を持っている。 P- substrate 101, the channel gate insulating film 120, a floating gate 140 has a poly oxide 130 and control gate 145,.

【0003】トランジスター100bはスプリットチャンネルを持ち、それは電導性がフローティングゲート1 [0003] The transistor 100b has a split channel, it is electrically conductive floating gate 1
40によってコントロールされる部分110とそれにつながった電導性がコントロールゲート145によってコントロールされる部分118とで成り立っている。 Conductivity led to it and part 110 to be controlled is composed by a portion 118 that is controlled by the control gate 145 by 40. 図1 Figure 1
Bでの900はパッシベーション層である。 900 is a passivation layer in B. トランジスター100aと100bのどちらのタイプもプログラミングはシリコン表面に近く,且つドレインジャンクションの近くでホットエレクトロンの注入がおこなわれる。 Both types of transistors 100a and 100b also programming is close to the silicon surface, and near the drain junction hot electron injection is carried out.

【0004】フローティングゲートへのホットエレクトロンエミッションを正しく予想する数値モデルはケェミン・フー(Cheming Hu,IEDM 197 [0004] The numerical model to correctly predict the hot electron emission into the floating gate is Keemin Fu (Cheming Hu, IEDM 197
9,P. 9, P. 223″Lucky−Electron Mo 223 "Lucky-Electron Mo
del of ChannelHotElectron del of ChannelHotElectron
Emission″)によって確立された。図2は、 Established by Emission "). FIG. 2,
一般的なダブルポリシリコンスタックゲートEPROM Typical double polysilicon stack gate EPROM
トランジスー200の断面図であり、ラッキーモデルを説明するのに使われたものである。 It is a cross-sectional view of Toranjisu 200, which has been used to explain the lucky model. トランジスターはN Transistors N
MOSトランジスターでソース204、ドレイン20 Source 204 in the MOS transistor, a drain 20
6,基板201,フローティングゲート240,コントロールゲート245がある。 6, the substrate 201, floating gate 240, there is a control gate 245. 電圧Vcgがコントロールゲート245にかかるとキャパシティブカプリング(容量結合)によりCcg−fg/(Ccg−fg+Cfg When voltage Vcg according to the control gate 245 by capacitive coupling (capacitive coupling) Ccg-fg / (Ccg-fg + Cfg
−si)のキャパシタンス比(=カプリングレシオ(結合率))に応じてフローティングゲートの電圧が増加する。 Voltage of the floating gate is increased in accordance with the capacitance ratio of -si) (= coupling ratio (coupling ratio)). ここでCcg−fgはコントロールゲート−フローティングゲート間のキャパシタンス(容量)であり、C Here Ccg-fg control gate - is the capacitance between the floating gate (volume), C
fg−siはフローティングゲートとチャンネル,ソース/ドレインのキャパシタンスである。 fg-si is the floating gate and the channel, the capacitance of the source / drain. 一旦フローティングゲート電圧がしきい電圧を越えるとエレクトロンはソースからドレインに流れ始める。 Once the floating gate voltage exceeds the threshold voltage electrons start flowing from source to drain. シリコン表面から1 From the silicon surface 1
0nm以内の表面に近いチャンネル中のエレクトロンはドレイン・ソース間のポテンシャルにより水平方向に加速する。 Electron in the channel near the surface within 0nm to accelerate in a horizontal direction by the potential between the drain and source. エレクトロンは水平方向の電界からエネルギーとモーメンタムを得てドレイン端206付近で最高エネルギーに達する。 Electrons reach the highest energy in the vicinity of the drain edge 206 to obtain energy and momentum from the horizontal direction of the electric field. ほんの一部のエレクトロンはトンネル絶縁膜(220)のバリアの高さより高いエネルギーを得る。 Just some of the electrons obtain higher energy than the height of the barrier of the tunnel insulating film (220). エレクトロンのエネルギーが絶縁膜のバリアの高さを超える時、エレクトロンのモーメンタムがエネルギーのロス無く音響フォノンの散乱により上方向に変わりフローティングゲートに向かって行くとエレクトロンが絶縁膜220の中に注入されて、フローティングゲートポリシリコン240に至達する可能性が生ずる。 When the energy of the electrons is more than the height of the barrier of the insulating film, it is injected electrons when going towards the floating gate changes to upward in the insulating film 220 by scattering momentum is no loss acoustic phonon energy of electron , occurs may reach optimal floating gate polysilicon 240. チャンネルからポリシリコンへの注入の可能性は、IE−6からIE−9の間のレベルのものである事が観察されている。 Possibility of injection from the channel into the polysilicon, it has been observed is from the IE-6 levels between IE-9. フローティングゲートへのチャンネルホットエレクトロンエミッションは、どんなにチャンネル長やジャンクションの深さが小さくても、もしVd−Vsが2.5 Channel hot electron emission into the floating gate is, no matter how small the channel length and depth of the junction, if Vd-Vs 2.5
V以下なら、ほとんど無い事がこのモデルで提案されている。 If V or less, that little has been proposed in this model.

【0005】 [0005]

【従来技術の問題点】チャンネルエレクトロンのフローティングゲートへの注入率は、小さ過ぎて色いろな面で問題を生じる。 The injection rate to the floating gate of the problems in the conventional technology] channel electrons, too small to cause a problem in many ways. EPROMとEEPROMメモリー動作に対するチャンネルホットエレクトロン注入の問題点は: The problem of channel hot electron injection for EPROM and EEPROM memory operations:

【0006】エレクトロンがフォノン散乱により上方向に方向転換している可能性は、ホットエレクトロンはほとんどがドレイン電圧加速によって作らなければならない為、2.5V−3Vと云う論理上の必要量よりドレイン電圧をずっと高くしなければならない事(たとえば5 [0006] Electron possibility that turning upward by phonon scattering, hot electrons because most must be made by the drain voltage acceleration, the drain voltage than the required amount of the logic referred to as 2.5V-3V it must be much higher (for example, 5
V以上)。 More than V).

【0007】コントロール電圧が高くなければならない事(カップリングレシオの0.6〜0.5に対し9−1 [0007] that the control voltage must be higher (for 0.6 to 0.5 of the coupling ratio 9-1
0V)。 0V). それは注入されたエレクトロンがフローティングゲートポリシリコンに達する為には(フローティングゲート電圧はドレイン電圧を越える必要がある)電界の助けが要るからである。 It For electrons injected reaches the floating gate polysilicon is because there are (floating gate voltage must exceed the drain voltage) of the electric field help. フローティングゲート電圧がドレイン電圧より低い時絶縁膜に注入されたエレクトロンは、チャンネルに押し戻される。 Electrons floating gate voltage is injected into the insulating film is lower than the drain voltage is pushed back into the channel.

【0008】エレクトロンをフローティングゲートに貯めるプログラム時間が長い。 [0008] is a long program time to accumulate in the floating gate of the electron. 読み出し時間がナノ秒単位であるのに比べ、エレクトロンの注入効率がIE−6以下である為普通マイクロ秒の単位である。 Compared with the reading time in the range of nanoseconds, which is a unit of ordinary microseconds for the injection efficiency of electrons is IE-6 below.

【0009】注入電流が小さ過ぎる為,注入電流コントロールを、ドレイン電圧とコントロールゲート電圧の両方に頼る為にエレクトロンの蓄積レベルを1度のプログラムサイクルでコントロールするのは難しい。 [0009] Since the injection current is too small, the injection current control, it is difficult to control the drain voltage and control gate voltage once the program cycle in order to rely on both the levels of accumulated electrons of.

【0010】メモリーアレイでコントロールゲートをデコードする高電圧デバイスが必要な事。 [0010] It high voltage device for decoding the control gate in the memory array is required. コントロールゲートの電圧が高ければ高い程厚いゲート絶縁膜と長いチャンネル長が必要である。 Voltage of the control gate is required the higher thick gate insulating film and a long channel length is higher. これが集積度にペナルティとなりスケーリング技術に障壁となる。 This is a barrier to become scaling techniques penalty to integration.

【0011】高いドレイン電圧のため、必要以上の高エネルギーのホットエレクトロンが使われオキサイドクリスタルラチスをダメージし、トラップを造るので絶縁膜が早く疲幣し耐性が悪くなる。 [0011] Because of the high drain voltage, and damage the hot electrons are used oxide crystal lattice of need more high-energy, and 疲幣 early insulating film because building a trap resistance becomes worse.

【0012】低い注入効率のためドレインとコントロールゲートに於いて高電圧が必要な為消費電力とドレイン電流が高い。 [0012] The low power consumption for drain and at the control gate for a high voltage is required of the injection efficiency and the drain current is high.

【0013】電気的消去可能なプログラマブルリードオンリーメモリー(EEPROM)に於いてはフローティングゲートに貯められたエレクトロンはトランジスターターミナルに適切な電圧を加える事により除かれる。 [0013] electrons are at the electrically erasable programmable read-only memory (EEPROM) were pooled in the floating gate is removed by applying the appropriate voltages to the transistor terminals. E
EPROMのフローティングゲートからエレクトロンを除去する消去の方法は2つある。 The method of erasing of removing electrons from the EPROM floating gate is twofold. 1つは、ダブルポリシリコンEEPROMセルを使ってエレクトロンをフローティングゲートから下方のシリコンに(つまりソース, One (i.e. source electrons with a double polysilicon EEPROM cells from the floating gate into the silicon beneath,
ドレイン拡散または基板)除去する方法である。 A drain diffusion or substrate) method for removing. もう1 Another 1
つは、トリプルポリシリコンEEPROMセルを使ってエレクトロンをフローティングゲートから別の第3のゲートへ除去する方法である。 One is a method of removing electrons from the floating gate using the triple polysilicon EEPROM cell to another third gate.

【0014】ダブルポリシリコンセルの方法は、サマチュサ(G.Samechusa etal.1987 The method of the double poly-silicon cells, Samachusa (G.Samechusa etal.1987
IEEE Journal ofSolid Circ IEEE Journal ofSolid Circ
uits,Vol. uits, Vol. SC−22,No. SC-22, No. 5,P. 5, P. 67 67
6,″0/2 Flash EEPROM using 6, "0/2 Flash EEPROM using
double polysilicontechno double polysilicontechno
logy″)によって述べられている。このダブルポリシリコンセルの変形はクメ(,H.Kumeet a logy ") is described by. deformation of the double polysilicon cells Kume (, H.Kumeet a
l. l. ″Flash−Erase EEPROM cel "Flash-Erase EEPROM cel
l with an Asymmetric Sour l with an Asymmetric Sour
ce and Drain Structure,″T ce and Drain Structure, "T
echnical Digest of the IE echnical Digest of the IE
EE International Electron EE International Electron
Device Meeting,December Device Meeting, December
1987,P. 1987, P. 560)とキネット(V.N.Kyne 560) and Kinetto (V.N.Kyne
tt et al. tt et al. ″An In−system Re "An In-system Re
programmable 256K CMOS Fl programmable 256K CMOS Fl
ashMemory″,Digest of Tech ashMemory ", Digest of Tech
nical papers,IEEE Interna nical papers, IEEE Interna
tional Solid−State Circui tional Solid-State Circui
ts Conference,February198 ts Conference, February198
8,P. 8, P. 132)によって述べられている。 Stated by 132).

【0015】クメによる一般的なダブルポリシリコンスタックゲート EEPROMセルは、図3Aに示されるようにエレクトロンをフローティングゲートから下方のシリコンに除く。 [0015] typical double polysilicon stack gate EEPROM cell by Kume excludes the silicon from the floating gate of the downward electrons as shown in Figure 3A. ダブルポリシリコンEEPROMトランジスター300aに於ける消去は、フローティングゲート340とソース拡散ジャンクション304の間でトンネルオキサイドの電界がF−Nトンネリングのクリティカル電界〜10MV/cmを越えるとトンネルオキサイド320を通して達成される。 In erasing the double polysilicon EEPROM transistor 300a, the electric field in the tunnel oxide between the floating gate 340 and the source diffusion junction 304 is achieved through the tunnel oxide 320 exceeds the critical electric field ~10MV / cm of F-N tunneling. 普通の消去の電圧であるとトンネルオキサイドが10nm、拡散ジャンクションが12V、コントロールゲートがφVでドレイン電圧はフロートしている。 Ordinary is the tunnel oxide is at a voltage 10nm erase, diffusion junction 12V, a drain voltage control gate in φV are floating. この方法は、ソースジャンクションに高電圧が必要なので、ジャンクションはアバランチブレークダウンになり易い。 This method, since the high voltage to the source junction is required, the junction is prone to avalanche breakdown. このブレークダウンから守る為にソースジャンクションは、ドレインジャンクションより深くしてある。 Source junction in order to protect from this break down, are deeper than the drain junction. (ドレインジャンクションは浅くしておかなければならない。ホットチャンネルエレクトロンの為にドレイン端の高電界を作る為である。)このスタックゲートセルは、図1AのEEPROMセル10 (Drain junction must be kept shallow. For hot channel electrons is for making a high electric field at the drain end.) The stacked gate cell, EEPROM cell 10 of FIG. 1A
0aのバリエーションであるが、非対称の深いソースジャンクションを持っている。 But is a variation of 0a, I have a deep source junction of asymmetry.

【0016】ダブルポリスプリットゲート トランジスター100bは、ジャンクションが片方だけしか無いので、非対称の拡散の書き換え回数の多いアプリケーションには使えない事が記録されている。 [0016] double poly split gate transistor 100b, since the junction there is only only one, that can not be used in a lot of the number of times of rewriting of the diffusion of the asymmetric application is recorded.

【0017】トリプルポリシリコントランジスターはこの問題を解決する。 [0017] The triple polysilicon transistor is to solve this problem. エレクトロンがジャンクションではなく第3のポリシリコンを通うして除かれるからである。 Electrons because excluded by attending the third polysilicon rather than junction. 又トリプルポリシリコンEEPROMセルはスケールダウンメモリー技術用の深いジャンクションの問題を解決する。 The triple polysilicon EEPROM cell solves deep junction problematic scales down memory technology. トリプルポリシリコンデバイスは、キューペック(J.Kupec et al.1980 IED Triple poly-silicon devices, queue Peck (J.Kupec et al.1980 IED
M TechnicalDigest,P. M TechnicalDigest, P. 602″T 602 "T
riple Level Polysilicon E riple Level Polysilicon E
EPROM with Single Transis EPROM with Single Transis
tor perBit″)によって説明されている。このキューペックデバイスの改良がマスオカ(F.Mas tor perBit ") described by. improvements in this queue Peck devices Masuoka (F.Mas
uoka,H. uoka, H. Iizuka US PatNo. Iizuka US PatNo. 4, 4,
531,203 Issued July 23,19 531,203 Issued July 23,19
85)によって提案されている。 It has been proposed by 85). 同じセルのバリエーションがクオ(C.K.Kuo and S.C.Tsa Variations of the same cell Kuo (C.K.Kuo and S.C.Tsa
nUS Pat. nUS Pat. No. No. 4,561,004 issu 4,561,004 issu
ed Dec24,1985)とウー(A.T.Wu ed Dec24,1985) and Wu (A.T.Wu
et al,1986IEDM Technical et al, 1986IEDM Technical
Digest,P. Digest, P. 584″Q Novel High 584 "Q Novel High
−speed,5−V ProgrammingEPR -speed, 5-V ProgrammingEPR
OM structure with source− OM structure with source-
side injection″)とハラリ(E.Ha side injection ") and Harari (E.Ha
rariUS Pat,No. rariUS Pat, No. 5,198,380is 5,198,380is
sued Mar30,1993)によって述べられている。 It has been described by sued Mar30,1993).

【0018】これら全てのトリプルポリシリコンメモリーセルは、ポリシリコンレベルの1つを消去ゲートとして使っている。 [0018] All of these triple polysilicon memory cells are using one polysilicon level as the erase gate. 消去ゲートは、フローティングゲートの近くにあり、薄いトンネルダイエレクトリックによって絶縁されている。 Erase gate, close to the floating gates are insulated by a thin tunneling die Electric. トランジスターの全てのエレメントに適切な電圧がかかると、フローティングゲートから消去ゲートに電荷が除去される。 When appropriate voltages to all elements of the transistor is applied, the charge to the erase gate from the floating gate is removed. 色々なトリプルポリシリコンEEPROMセルの中のキューペックによる第3ポリシリコンを消去用に使ったEEPROMトランジスター300bを図3Bに示す。 The EEPROM transistor 300b using for erasing the third polysilicon by queue Peck in various triple polysilicon EEPROM cell shown in Figure 3B.

【0019】トランジスター300bでは、フローティングゲート340に貯められたエレクトロンはフローティングゲート側壁から第3ポリシリコン350へと除去される。 [0019] In the transistor 300b, electrons are accumulated in the floating gate 340 are removed from the floating gate side wall to the third polysilicon 350. 消去中に各々のノードにかかる電圧の一般的な例としては,20nm ONO325の為のトリプル消去ポリシリコン上に12−15Vが、コントロールゲートの第2ポリシリコン345上と拡散ジャンクション3 A common example of a voltage applied to each node during erase, 12-15V on triple erase polysilicon for 20 nm ONO325 is diffused over the second polysilicon 345 of the control gate junction 3
04と306にOVがかけられる。 OV is applied to the 04 and 306. プログラム中のドレイン上の電圧は約5Vと低いので,トリプルポリシリコンEEPROMトランジスターでは、ジャンクションでのアバランチブレークダウンやジャンクションリークの問題が存在しない。 Since the voltage on the drain of the program is about 5V and low, in the triple polysilicon EEPROM transistor, there is no avalanche breakdown and junction leakage problems in the junction. しかし、トリプルポリシリコントランジスターにも問題はある。 However, even in the triple polysilicon transistor problem it is. 問題は次の通りである: The problem is as follows:

【0020】余分な消去用のポリシリコンのデボジションが要る事と、トンネル消去用にダイイレクトリックレヤー(絶縁層)が要る為余分な工程がトリプルポリシリコン形成に必要な事である。 [0020] and that Debojishon extra polysilicon for erasing need, die Lee Lek trick Les Ja (insulating layer) need for an extra step is that required for the triple polysilicon forming the tunnel erase. これは、工程を複雑にするのみではなくメモリーセルの集積度にも影響する。 This also affects the degree of integration of memory cells not only complicates the process.

【0021】消去用の高電圧をつくる為の余分なサーキットが必要である。 [0021] there is a need for extra circuit for creating a high voltage for erasing. 余分なサーキットが集積度に悪影響を与えるのを極力押さえる為に、消去のブロックサイズを比較的大きなものしなければならない。 For an extra circuit is held down as much as possible to give an adverse effect on the degree of integration, it must be relatively large a block size of erase. 大きなブロックサイズの消去は、不必要なプログラムと消去サイクルを増やす為メモリーアレイの全体的な寿命を縮める。 Clear large block size, reducing the overall life of the memory array for increasing the erase cycle and unwanted programs.

【0022】 [0022]

【発明が解決しようとする課題】本発明は電気的プログラマブルリードオンリーメモリー(EPROM)と電気的消去可能なプログラマブルリードオンリーメモリー(EEPROM)においてに、特にデバイス構造を改良,動作技術を効率的にすることにより不揮発性メモリーの応用を広くするものである。 [0008] The present invention is in the electrically programmable read-only memory (EPROM) and electrically erasable programmable read-only memory (EEPROM), in particular improved device structure, the operation technique efficiently it is intended to broaden the application of the non-volatile memory by.

【0023】電気的にプログラマブルリードオンリーメモリー(EEPROM)はフローティングゲートコンダクティブ(導電的)ゲート(コネクトしていない)をフィールドイフェクト(電界効果)トランジスター構造に使用し、それをソースとドレイン領域間の半導体基板上のチャンネルの上に絶縁して配置する。 The electrically programmable read only memory (EEPROM) uses a floating gate Conductive (conductively) gate (not connect) field EFFECT (field effect) transistor structure, the semiconductor between the source and drain regions it placing insulated on the channel on the substrate. コントロールゲートはフローティングゲート上にやはり絶縁して提供される。 Control gate is provided with also insulated on the floating gate. メモリーの状態はフローティングゲート上に保たれる電荷の量によって決まり、それがトランジスターのしきい値をコントロールする。 State of the memory is determined by the amount of charge remains on the floating gate, it controls the threshold of the transistor. チャンネルホットエレクトロン(CHE)に於ける電荷の蓄積のメカニズムを次に説明する。 Next will be described an accumulation mechanism in charge in the channel hot electron (CHE).

【0024】フローティングゲート上にあるコントロールゲートに電圧がかけられた時,コントロールゲートからのフローティングゲートへキャパシティブカプリングによりフローティングゲートのポーテンシャルが増加する。 [0024] When the voltage to the control gate that is on the floating gate has been applied, Potensharu of the floating gate is increased by capacitive coupling to the floating gate from the control gate. 一旦フローティングゲート電圧がしきい電圧を越えると、エレクトロンはソースからドレインへ流れ始める。 Once the floating gate voltage exceeds the threshold voltage, electrons begin to flow from the source to the drain. 水平の電界が、ドレイン−ソース間のポーテンシャルの差によりチャンネル中のエレクトロンの水平な動きを加速する。 Horizontal electric field, the drain - to accelerate the horizontal motion of electrons in the channel by the difference Potensharu between source. エレクトロンはフィールドからエネルギーとモーメンタムを得てドレイン端で最高エネルギーに達する。 Electrons reach the highest energy at the drain end to give energy and momentum from the field. エレクトロンのエネルギーが絶縁バリアの高さを超える時、エレクトロンが絶縁膜に注入され,もしエレクトロンのモーメンタム(モーション)がフローティングゲートの方向ならばフローティングゲートポリシリコンに到達する可能性がある。 When the energy of the electrons is more than the height of the isolation barrier, electrons are injected into the insulating film, if electrons momentum (motion) is likely to reach the floating gate polysilicon, if the direction of the floating gates. しかし、この可能性は大変小さい為、低効率で長いプログラム時間が必要になる。 However, this possibility for is very small, it is necessary to long program time at low efficiency.
一旦エレクトロンが注入されフローティングゲートに蓄積されると、メモリーのしきい値電圧が増加する。 Once the electrons are accumulated in the injected floating gate, the threshold voltage of the memory is increased.

【0025】メモリートランジスターの状態は、ソースとドレインとコントロールゲート上に電圧をかける事により読み取りがなされ、これは普通のMOSFETトランジスターの動作と同じである。 The state of the memory transistor is read is performed by applying a voltage on the source and drain and the control gate, which is the same as the operation of the ordinary MOSFET transistors. ソースとドレイン間の電流の流れる量は、しきい電圧によって影響される。 The amount of current flow between the source and the drain is influenced by the threshold voltage. つまり蓄積されたエレクトロンの量によってきまる。 That depends on the amount of accumulated electrons. フローティングゲートに蓄積されたエレクトロンが多ければ多い程、しきい電圧が高くなり電流が低くなる。 The more electrons stored in the floating gate, the threshold voltage becomes current is higher or lower. メモリー状態は電流レベルによって決まる。 Memory status is determined by the current level. 一般的に何百万分の一と云うチャンネルエレクトロンの小さな量がフローティングゲートに注入される為フローティングゲートにエレクトロンを注入するプログラミング時間は、同じメモリートランジスターの読み取り時間に比較すると大変遅いものである。 Programming time a small amount of generally what parts per million and refers to channel electrons are injected electrons into the floating gate in order to be injected into the floating gate is very slow ones as compared with the reading time of the same memory transistor. それゆえプログラム時間を少しでも改良する為に高いドレインとコントロールゲート電圧が、 High drain and the control gate voltage in order to improve it therefore program time, even a little bit,
EPROMとフラッシュEEPROMで使われる。 Used in EPROM and flash EEPROM. この高電圧の必要性がメモリーアレイのスケールダウンにとって、大きな障害となっている。 The need for a high voltage is to scale down the memory array, a major obstacle.

【0026】本発明の主目的は、新しいメモリーセルのデザインと構造を提供しエレクトロン注入効率を著しく改良する事である。 [0026] The main object of the present invention is to significantly improve the provided electron injection efficiency design and construction of a new memory cell.

【0027】本発明の他の目的は、新しいメモリーセルのデザインと構造を提供し、信頼性のあるプログラミングと消去を同一のドレインジャンクションから行う事を可能にする事である。 [0027] It is another object of the present invention is to provide a design and construction of the new memory cell, it is to allow that to erase and programming that is reliable from the same drain junction.

【0028】本発明の他の目的は、エレクトロン注入に必要なドレインとコントロールゲートの電圧を減らし、 [0028] Another object of the present invention is to reduce the drain and the control gate voltage required for electron injection,
将来のメモリーセルのスケーリングと高集積を可能にすると共に、メモリーセルの信頼性を上げ耐性(書き込み,消去回数)を良くする事である。 Together to enable the scaling and high-integration of the future memory cell resistance increases the reliability of the memory cell (write, erase count) is to improve.

【0029】本発明の他の目的は、ターゲットレベルのエレクトロン蓄積を早いプログラミング時間で可能にして、それによってエレクトロン注入のコントローラビリティと組み合わせシングルメモリートランジスターのマルチレベル/マルチビットのアプリケーションをもっと効果的に得る事である。 [0029] Another object of the present invention is to allow the electron accumulation of the target level at an earlier programming time, thereby more effectively the multilevel / multi-bit applications controllability combined single memory transistor of electron injection it is get it.

【0030】本発明の他の目的は、シングルポリシリコンセル内のEPROM機能にプログラム読み出しの新しい構造と動作技術を提供する事を特徴とする。 [0030] Another object of the present invention is characterized to provide a new structure and operation techniques on the program reading the EPROM functions in a single polysilicon cell.

【0031】本発明の他の目的は、フローティングゲートからコントロールゲートへのトンネリング消去の為の動作技術を従来技術によるトリプル(3重)ポリシリコンEEPROMの代わりに、ダブル(2重)ポリシリコンEEPROMセルで可能とする新しい構造を提供する。 Another object of the present invention, a triple according to the prior art operation techniques for tunneling erase from the floating gate to the control gate (triple) instead of polysilicon EEPROM, double (double) polysilicon EEPROM cell to provide a new structure to allow in.

【0032】本発明の他の目的は、新しい構造を持ったスプリットゲートセルの不揮発性RAMの機能の特徴を提供し,ワードライン(コントロールゲート)が選択されたとき,'φ'(プログラム)が1,(消去)を書く動作技術を提供する事である。 [0032] Another object of the present invention is to provide a feature of the non-volatile RAM of the split-gate cell having a new structure-function, when the word line (control gate) is selected, 'phi' (program) 1, is to provide the operating technique to write (erase).

【0033】本発明の他の目的は、EPROMやフラッシュEEPROMや不揮発性メモリーアプリケーション用のもっと簡単でコントロール性のある製造工程を提供する事である。 [0033] Another object of the present invention is to provide a more simple and controllability of certain manufacturing processes for EPROM and flash EEPROM or non-volatile memory applications.

【0034】 [0034]

【発明のまとめ】そして、これらの本発明によって達成される色々な特徴は単一で使われても,組み合わせても良い。 [Summary of the Invention Even the various features to be achieved by these present invention used in single, or may be combined. 主な特徴を以下に簡単にまとめる: Briefly summarized the main features in the following:

【0035】従来技術によるチャンネルホットエレクトロン注入タイプのEPROMとEEPROMの問題はこれ迄、水平だったチャンネル構造にフローティングゲートの下に垂直なチャンネル/ドレイン部を加えた段差チャンネル/ドレイン構造を提供する事により解決出来る。 The prior art channel hot electron injection type EPROM and EEPROM problems heretofore, to provide a step channel / drain structure plus vertical channel / drain portion under the floating gate to the channel structure was horizontal It can be solved by. これにより、チャンネルからフローティングゲートへのエレクトロン注入の効率性は著しく向上する。 Thus, the efficiency of electron injection into the floating gate from the channel is greatly increased. 水平チャンネルで加速されたエレクトロンが直接進行方向のフローティングゲートの垂直部分に突入するからである。 Electrons are accelerated in a horizontal channel because enters the vertical portion of the floating gate of the direct moving direction. これと反対に、従来の技術はフォトンによるエレクトロンの散乱とフローティングゲートへの90度の上方向への方向転換と云う非直接的方法に頼っていた。 On the contrary, the prior art has relied on indirect methods called redirection of upward 90 ° to electron scattering and the floating gate by photons. 段差による垂直注入の特徴は高注入効率、プログラミング時間を短縮しマルチレベルのストーレージを容易にし、コントロール性を向上し動作を低電圧で動作する事を可能にし信頼性と全工程の簡易化を達成する。 Wherein a high injection efficiency of the vertical injection by step, to shorten the programming time to facilitate multi-level Sutoreji, the improved controllability operation it possible to operate at low voltage achieve simplification of reliability and overall process to.

【0036】ドレインオーバーラップ領域を水平チャンネルの長さより少し長めに調整するだけで段差チャンネル/ドレイン構造の本発明の第1の特徴を使って、従来技術のダブルポリシリコンの代わりに5Vの低電圧プログラム可能なシングルポリシリコンEPROMセルが達成される。 [0036] with a first aspect of the present invention only in step channel / drain structure adjusted slightly longer than the length of the drain overlap region horizontal channel, low voltage 5V instead of prior art double polysilicon programmable single polysilicon EPROM cells is achieved. その構造と生産工程の簡素さと低電圧動作のためロジック或いはDRAMのプロセスを使いそのチップ上にEPROMをインテグレーションすると云ったアプリケーションに使われうる,又DRAMチップ上の冗長パーソナライゼーション用のアルミ線,ポリシリコンフユーズを置き換えることが出来る。 May be used in the application say that integration of EPROM on the chip using a process logic or DRAM for simplicity and low voltage operation of the structure and production process, also aluminum wire for redundancy personalization on DRAM chips, poly silicon off-use can be replaced by a.

【0037】段差チャンネル/ドレインのあるダブルポリシリコンEEPROMトランジスターに於いて消去とプログラム動作が同一のジャンクションを使い信頼性を持つて行えると云う新しい特徴を達成出来る。 [0037] step channel / erase and program operation at the double polysilicon EEPROM transistor with a drain can be achieved a new feature called perform to have the reliability to use the same junction. 注入効率に大きな悪影響を与えずにフローティングゲートから拡散へとF−Nトンネリングを起こすのに必要な高電圧に耐えるように、N−ドレインの長さをより長くし,ジャンクションの深さをより深くし、量(ドース)を軽くしたり調整する。 From the floating gate without causing significant negative impact on the injection efficiency to withstand high voltages required to cause the F-N tunneling to diffusion, and longer length of N- drain, deeper the depth of the junction and, to adjust or to reduce the amount (dose). 従来技術のEEPROMはトンネリングから拡散への信頼性の高い消去動作は、深いソース側のジャンクションでのみ行う事が出来たが、プログラミングに使われる浅いドレインジャンクションでは出来なかった。 Reliable erase operation of the EEPROM of the prior art from tunneling to diffusion, which could be carried out only in the deep source side of the junction, could not in the shallow drain junction to be used in programming. 従来型のスプリットゲートセルでは、フローティングゲートは一方にジャンクションがあるだけでなので、同じサイドでの消去とプログラムはできない。 The conventional split-gate cell, the floating gate since only has junction one, can not erase and program in the same side. しかし,スプリットゲート構造もスタックゲート構造でもこの新しい特徴を使うことにより同一のジャンクションを使いEEPROMトランジスター可能にする。 However, to enable EEPROM transistor use the same junction by even a stack gate structure also split gate structure use this new feature. 段差チャンネル/ドレインのあるダブルポリシリコンEEPRO Double polysilicon EEPRO with a step channel / drain
Mトランジスターに於けるフローティングゲートからコントロールゲートへのトンネリングによる消去動作の他の新しい特徴も、N−ドレイン拡散上のオーバラツプ(重複)したフローティングゲートの長さを調整する事によって可能になる。 Other new features of the erase operation by tunneling from in the floating gate to the M transistor to the control gate is also made possible by adjusting the length of the floating gate that Obaratsupu on N- drain diffusion (duplicates).

【0038】従来技術では、フローティングゲートから他のポリシリコンへのトンネリングによるエレクトロンの除去は、EEPROMトランジスターではトリプルポリシリコン構造が必要だった。 [0038] In the prior art, the tunneling removal of electrons due from the floating gate to another polysilicon, the EEPROM transistor needed a triple polysilicon structure. この新しいダブルポリシリコンEEPROMトランジスターの特徴は、浅いドレインジャンクション(フローティングゲートから拡散への)、工程の複雑さをシンプルにし(ダブルポリシリコン対トリプルポリシリコン)、ワードライン(コントロールライン)レベルのような小さなブロックサイズの消去を可能にし、不必要なプログラム/消去サイクルが減らされる事による長寿命性等を提供する事である。 Features of the new double polysilicon EEPROM transistors, (from the floating gate to the diffusion) shallow drain junction, the complexity of the process as simple (double polysilicon versus triple polysilicon), such as a word line (control line) level enabling erasing of a small block size is to provide a long life due be unnecessary program / erase cycles is reduced. 従来技術のEEPROMでは出来なかったことであるが,段差チャンネル/ドレイン構造のあるスプリットゲートダブルポリシリコントランジスターを使った不揮発性RA Although it was not possible in prior art EEPROM, nonvolatile RA using split gate double poly transistor with a step channel / drain structure
M動作は、低電圧プログラミングとポリからポリへのトンネル消去の動作特徴を組み合わせて可能にされる。 M operation is enabled by combining the operation characteristics of the tunnel erase from the low voltage programming and poly to poly. ランダムアクセスメモリーの定義は選択されたコントロールゲートに対して同時に違った場所にある(異なるビツト)トランジスターに″0″(プログラム)と″1″ Definition of the random access memory in the same time different location to the control gates selected (different bits) transistor "0" (program) and "1"
(消去)書き込める事である。 (Erase) it is that it can be written. 最適化されたデザインとドレインとソース上の電圧の課し方で,段差チャンネル/ドレイン構造のあるスプリットゲートダブルポリシリコントランジスターはこのRAM機能を達成出来る。 In impose how optimized design, a drain, and a voltage on the source, the split gate double poly transistor with a step channel / drain structure can accomplish this RAM function. この注入段差チャンネルのあるダブルポリシリコンスプリットゲートトランジスターは、不揮発性である上しかもRAMのように動作するので、ずっと広いアプリケーションにつかえる。 The double polysilicon split gate transistor with injection step channel are so operated as on addition RAM is non-volatile, serve much wider application. 又、ビット毎のプログラムと消去が可能な為プログラム/消去時間を短くすると共にプログラム/消去への耐性が延びる。 Also, resistance to the program / erase extends with the program and erase each bit to shorten a program / erase time for possible.

【0039】水平チャンネルと垂直チャンネル(しかしN−ドレイン領域の無い)があるトリプルポリシリコンEEPROMトランジスターを提供する。 [0039] To provide a triple polysilicon EEPROM transistor with a horizontal channel and a vertical channel (but without N- drain region). これは段差チャンネル/ドレインのあるダブルポリシリコンEEPR Double polysilicon EEPR this is a step channel / drain
OMトランジスターのバリエーションであり、エレクトロンの直進走方向がフローティングゲートに垂直である為高注入効率があると云う同じ概念を使っている。 Is a variation of the OM transistor, straight running direction of the electron is using the same concept of a high injection efficiency because it is perpendicular to the floating gate.

【0040】本発明の主目的は、段差チャンネルデバイス構造が生産可能な事をデモンストレートする事である。 The primary object of the present invention is that the stepped-channel device structure is demon straight that the possible production. まず、段差にセルフアラインしたN−ドレインを持つ段差チャンネルを形成する簡単な方法を示す。 First, a simple method for forming a step channel with N- drain self-aligned with the step. その中でフローティングポリシリコンゲートは段差チャンネルをセルフアラインでない工程でおおう。 Floating polysilicon gate therein will Oh in step not self-aligned to step channel. 段差を作るこの簡単な方法を使いERPROM/EEPROMに於けるスタックとスプリットゲートトランジスターを形成する基本的な工程が示されている。 The basic process of forming the easy way to use ERPROM / EEPROM stack and split gate transistor in the making step is shown.

【0041】スプリットゲートトランジスターの別の形成方法も提供されている。 [0041] are also provided another method of forming a split-gate transistor. その中でフローティングゲート下のチャンネルと段差の長さは正確に形成出来、スペーサー技術をフルに使って誤差はほとんど無視できる。 The length of the channels and the step under the floating gate within which accurately be formed, the error with spacers technology full almost negligible.

【発明動作の説明】 DESCRIPTION OF THE INVENTION Operation]

【0042】 ドレイン端に段差注入チャンネルのあるEEPROMNチャンネルトランジスター図4Aと図4 [0042] EEPROMN channel transistor diagram 4A and 4 to the drain end a stepped injection channel
Bは本発明の第1請求項の段差注入チャンネルトランジスターの断面図である。 B is a sectional view of a step injection channel transistor of the first aspect of the present invention. 図4Aのトランジスター400 Transistor of Figure 4A 400
aはPタイプのシリコン基板401(P+を添加した半導体基板上のpタイプのエピタキシャル層でも良い)、 a is (may be an epitaxial layer of p-type on a semiconductor substrate with the addition of P +) silicon substrate 401 of P type,
N+ソース拡散404、410の水平チャンネル部、ドレイン拡散406、水平チャンネルと段差チャンネルの両方を均一におおうフローティングゲート440,コントロールゲート445を持っている。 Horizontal channel portion of the N + source diffusion 404 and 410, the drain diffusion 406, a floating gate 440 which covers the both horizontal channel and step channel homogeneous, have a control gate 445. フローティングゲートは半導体基板表面より熱生成されたダイオキサイドである誘電層420により誘電的に分離されている。 Floating gate is dielectrically separated by a dielectric layer 420 is a dioxide that is thermally generated from the semiconductor substrate surface. コントロールゲート445はフローティングゲート440 Control gate 445 is floating gate 440
に誘電膜430を通じキャパシティブリーにカップル(容量結合)されており,その誘電膜は熱生成のシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドのコンビネーション層のどちらでも良い。 To which is coupled (capacitively coupled) to the capacitive Lee through dielectric layer 430, the dielectric layer may be either silicon dioxide or silicon dioxide and silicon nitride combination layer of heat generation.
pタイプ401は一般的に約1E16cm −3から5E 5E the p-type 401 is typically about 1E16 cm -3
17cm −3の間で添加される。 It is added between 17cm -3. ダイエレクトリック膜420は一般に5から10ナノメートルの厚さで、フローティングゲート440は、普通ポリシリコンの厚いN Die Electric film 420 is generally from 5 to 10 nm thick, a floating gate 440, thick ordinary polysilicon N
+添加膜で厚さは100nmでも300nmでも良い。 + Thickness in addition membrane may be 300nm even 100nm.
コントロールゲート445は厚いN+添加膜の付いたポリシリコンシリサイドの様な低抵抗の配線材料か他のリフラクトリー(不反応)材料又はメタルでも良い。 Control gate 445 may be a thick N + low resistance wiring material such as polysilicon silicide with a added film or other refractory (unreactive) material or metal. パシベーションは層900で示され既知のシリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライドかその組み合わせの様なもので作れる。 Passivation known silicon oxide represented by the layer 900, silicon nitride, make with something like a silicon oxynitride or combinations thereof. N+ソース拡散404はヒ素、リン、アンチモン、イオン注入で作られる。 N + source diffusion 404 arsenic, phosphorus, made of antimony, by ion implantation. 段差形成前にボロンヘイロー(ポケット)を浅く注入してコーナ415の電界を増し注入効率を高め手も良いNチャンネルドレイン402は同じイオン不純物材料が使われるが,段差チャンネル端413に段差が形成された直後でオキサイドレイヤーの作られるまえにセルフアラインで注入される。 Good N-channel drain 402 also hand enhance the increased injection efficiency electric field of the corner 415 by injecting shallow boron Halo (pocket) before step forming is the same ion impurities material is used, a step is formed in the step channel edge 413 It was injected by self-alignment prior to being made of oxide layer immediately after.

【0043】図4Cに示されるように半導体基板のオリジナル表面の水平面から計られた段差の角度はの際にそんなにクリティカルではなく垂直のふかさにして20n The angle of the step paced from the horizontal plane of the semiconductor substrate original surface as shown in Figure 4C in the depth of the vertical rather than the much critical when 20n
m以上のある限り高注入条件を満たす。 High injection condition is satisfied or more as long as there m. この角度が小さ過ぎると段差チャンネル部の長さが長くなり過ぎ、集積度が悪くなる。 This angle is too becomes longer length of too small step channel section, integration is deteriorated. 其れ故段差角度が30度以上が良い。 Therefore the step angle is better than 30 degrees. この段差413の深さは少なくとも20nmかそれ以上である。 The depth of the step 413 is at least 20nm or more. 段差413の目的はフローティングゲート440 The purpose of the step 413 is a floating gate 440
にホットエレクトロンを効率的に注入する事である。 It is to inject hot electrons efficiently to.

【0044】コントロールゲート445に適切な電圧を加えると容量結合(キャパシティブリーカップルド)によりフローティングゲートのポーテンシャルは上がりエレクトロン層がチャンネル部410に形成される。 The electron layer increases the Potensharu the floating gate by applying appropriate voltages to control gate 445 when capacitive coupling (capacitive Li-coupled) is formed in the channel section 410. そのエレクトロンは,その後MOSFETトランジスターで見られるようにドレイン拡散406が正電圧をかけられたとき,その水平ドレイン電界により加速される。 Its electrons are then when the drain diffusion 406 as seen in MOSFET transistors has been applied a positive voltage, it is accelerated by the horizontal drain field. エレクトロンはシリコン表面の水平チャンネル部410のインバージョンレイヤー内(普通10nm程度)を流れる。 Electron flows in inversion layer in the horizontal channel portion 410 of the silicon surface (about ordinary 10 nm). もしN−ドレインがチャンネル415の角(かど) If N- drain corner of the channel 415 (excessive)
を適度の添加濃度で(普通cm −3に付IE18以下であるが)であると,最高の電界がサイドチャンネル41 If it is at the addition concentration of moderate (usually cm -3 IE18 or less attached to it), the maximum of the electric field side channel 41
3にそって角415近辺に作られる事が出来エレクトロンがそこで最高スピードに達し、エレクトロンの進行がまだ水平に近いのでこれが注入点になる。 3 along reached electron it can be made in the vicinity of the corner 415 where the highest speed, because this is the injection point is still close to horizontal progression of the electron. 従来のCHE Conventional CHE
EPROMではチャンネルで加速されたエレクトロンはフォノン散乱後,フローティングゲート方向へ90度上方転換されたうちでもエネルギーが3eV以上のものがフローティングゲートへ注入されると云う非直接的な方法に頼っていた。 After electrons are accelerated by the channel in the EPROM phonon scattering, the energy even among which are 90 degrees above the conversion to the floating gate direction more than 3eV has relied on indirect methods referred to be injected into the floating gate. フローティングゲートへのエレクトロンの注入の段差構造において,トランスポートで得られたエレクトロンのチャンネルエネルギーがバリアの高さ(シリコンダイオキサイドなら3eV)より高いものは全て,フローティングゲートポーテンシャルが角41 In step structure of electron injection into the floating gate, all higher than the height of the channel energy of the electrons obtained by the transport barrier (if silicon dioxide 3 eV) is the floating gate Po Teng Shall corner 41
5のポーテンシャルより高いと,フローティングゲートに真っ直ぐフォノン散乱の必要なく注入される。 When 5 higher than Potensharu of injected without the need for straight phonon scattering in the floating gate. 又コントロールゲートからの容量結合によるフローティングゲートポーテンシャルは,トンネルオキサイドのバリアの高さをショトキー効果で下げる一方,水平方向の電界を増しチャンネルエレクトロンを加速する。 The floating gate Po Teng tangential due to capacitive coupling from the control gate, while lowering the height of the tunnel oxide barrier at the Schottky effect, accelerating channel electrons increases the electric field in the horizontal direction. このようにして、本発明の段差構造の構成はチャンネルからフローティングゲートへのエレクトロンの注入効率を著しく向上する。 In this way, the configuration of the step structure of the present invention significantly improves the injection efficiency of electrons into the floating gate from the channel.

【0045】フローティングゲート電圧がエレクトロン蓄積の為に下がり,しきい電圧より下がるとチャンネルエレクトロンは消え電流は流れない。 The floating gate voltage is lowered for the electron accumulation, channel electrons disappear current does not flow drops below the threshold voltage. 読み取りモードの際パワーノイズによる電圧サージの為フローティングゲートへエレクトロンの注入が起こるのを防ぐ為にドレインとソースを切り替えるのが好ましい;つまり段差側をソースにし、もう一方の端をドレインにする。 Preferably switch the drain and source to prevent for injection electrons into the floating gate voltage surges power noise happens during read mode; the words stepped side to the source and the drain of the other end.

【0046】チャンネルホットエレクトロンプログラムで段差ドレイン/チャンネルEPROMトランジスターを使い低電圧で高い注入効率を得る為の条件を次にまとめる: 構造条件: (1)段差の深さは20nm以上で水平チャンネル面からの角度は30度以上が好ましい。 The channel hot electron programmed summarized then the conditions for obtaining a high injection efficiency at low voltage using a step drain / channel EPROM transistor: structural condition: (1) depth of the step from the horizontal channel surfaces at 20nm or more angle is preferably at least 30 degrees. (2)ドレインジャンクション端はチャンネルの角にとどくのが好ましいがpタイプ段差チャンネルでも高い注入効率を達成する。 (2) the drain junction end is preferably reach the corners of the channel to achieve a high injection efficiency in p-type step channel.

【0047】選択随意条件: (1)段差チャンネル角の注入点のポーテンシャル(ソースジャンクションに比べ)は2.5〜3.0V以上である。 [0047] Optionally conditions: (1) (as compared to the source junction) Potensharu injection point of step channel angle is more 2.5~3.0V. (2)フローティングゲートのポーテンシャルは注入点角のポーテンシャルより少なくとも大きい事。 (2) Potensharu floating gate that at least greater than Potensharu injection point angle.

【0048】従来のEPROMに比べ本発明のEPRO [0048] EPRO of the present invention as compared with the conventional EPROM
M構造は従来のEPROMセルの低注入効率で必要とされた5Vよりずっと低い3V程のドレイン電圧によって得られ,ホットエレクトロンのフローティングゲートへの注入効率が高い事を特徴とする。 M structures are obtained by the drain voltage of about much lower 3V than 5V, which is required in a low injection efficiency of a conventional EPROM cell, and wherein the high injection efficiency into the floating gate of hot electrons. それで従来の発明によるEPROMセルに必要とされるコントロールゲート電圧も相対的に大幅に減らされ得る。 So control gate voltage required for EPROM cells by virtue of prior invention may also be reduced to relatively greatly. 低電圧での高注入は″従来技術の説明″のセクションで説明された多くの問題点を解決出来る。 High injection at low voltage can solve many of the problems described in the section "Description of the prior art".

【0049】本発明のドレイン電圧は,ホットエレクトロンエミッションが高い注入効率で既に達成される為, The drain voltage of the present invention, since the hot electron emission is already achieved at a high injection efficiency,
理論限界の2.5−3.0V程に下げる事が出来、従来発明によるEPROMに必要とされる電圧のほぼ半分に近いものである。 It can be reduced to about 2.5-3.0V the theoretical limit, but nearly half the voltage required for EPROM according to the prior invention.

【0050】本発明のコントロール電圧もドレイン電圧の削減と相対的に減らすことが出来る。 The control voltage of the present invention also can be reduced relative to the reduction of the drain voltage.

【0051】本発明の高い注入効率の為ターゲットレベルの注入エレクトロンをフローティングゲートに貯めるプログラム時間が減る。 The program time to accumulate the target level of injecting electrons into the floating gate because of the high injection efficiency of the present invention is reduced. グゲートに貯めるプログラム時間が減る。 Reducing the program time to accumulate in Gugeto.

【0052】フローティングゲート上のマルチレベルストーレージがコントロールゲート電圧によって決められたターゲットレベルを達成するプログラム時間が短い為に簡単になる。 [0052] multi-level Storr storage on the floating gate is easy for short program time to achieve the target level that is determined by the control gate voltage.

【0053】従来発明のEEPROMセルに於けるホットエレクトロンを書き込む為の電界が高くなくて済む為、本発明によるとメモリーセルの信頼性と耐性が良くなる。 [0053] Since the electric field for writing in hot electrons in the EEPROM cell of the prior invention requires only be higher, according to the present invention the reliability and resistance of the memory cell is improved.

【0054】コントロールゲート用の電圧の高さが低くなる為支援回路オキサイドの厚さとチャンネル長が大きく減らされる。 [0054] The thickness and the channel length of the height is lowered for support circuitry oxide voltage for the control gate is greatly reduced.

【0055】高注入効率と低電圧動作の為プログラミング中の電力消費が著しく減り,ポータブルオペレーションに大変魅力的である。 [0055] power consumption during programming for high injection efficiency and low-voltage operation is reduced significantly, which is very attractive to the portable operation.

【0056】 [0056]

【実施例】 【Example】

【実施例:シングルポリシリコン段差チャンネル ドレインEPROMトランジスターとその動作】本発明の目的である段差注入チャンネル/ドレインを使い従来技術より低電圧プログラマビリティーを達成したシングルポリシリコンn−チャンネルEPROMセルを可能にした。 Enabling: EXAMPLE single polysilicon step channel drain EPROM transistor and its operation] Single polysilicon n- channel EPROM cell from the prior art to use a step injection channel / drain is an object to achieve a low voltage programmability of the present invention It was.

【0057】5V以下の低電圧動作は高圧デバイス用の厚い絶縁膜とドレインエンジニアリングプロセスが必要ないので魅力的である。 [0057] 5V or lower voltage operation is attractive because there is no need thick insulating film and the drain engineering processes with high-pressure device. 図5A,5Bと5Cは本発明による第2の特徴であるシングルポリシリコンのチャンネルEPROMトランジスターの断面図である。 Figure 5A, 5B and 5C are sectional views of the channel EPROM transistor single polysilicon which is a second aspect according to the present invention. このトランジスターはトランジスター400aを改造したもので第2のポリシリコンが除かれドレインLn領域に重複するゲートのサイズが調整される。 The transistor size of the gate that overlaps the drain Ln region removed the second polysilicon that remodeled transistor 400a is adjusted. トランジスター500 Transistor 500
aはpタイプの基板501、N+ソース拡散504、水平チャンネル部510、段差513(ボロンヘイローを入れても良い)、Nドレイン拡散502、N+ドレイン506、(水平及び段差チャンネルを均一におおう)フローティングゲート540より成る。 a substrate 501 of p-type, N + source diffusion 504, the horizontal channel section 510, the step 513 (which may be put boron Halo), N drain diffusion 502, N + drain 506, (it uniformly oh the horizontal and step channel) Floating consisting of gate 540. フローティングゲート540は半導体基板表面より熱生成によって作られた誘電的な絶縁膜520によって誘電的に分離されている。 Floating gate 540 is dielectrically isolated by dielectric isolation film 520 made by the heat generated from the semiconductor substrate surface. パシベーション層900は第1の特徴で説明されているものと同じである。 Passivation layer 900 are the same as those described in the first aspect. 良くなった(エンハンストされた)デバイスには普通pタイプ501がIE16cm Got better (Enhanced has been) usually p type 501 to the device IE16cm
−3から5E17cm −3の間で添加されている。 It is added between 5E17 cm -3 -3.
誘電膜520は普通5−10nm厚でフローティングゲート540は普通ポリシリコンの厚いN+膜が添加され厚さは100nmから400nmの間である。 Dielectric layer 520 is a floating gate 540 on plain 5-10nm thickness thicker N + layer is added thicknesses of ordinary polysilicon is between 100nm to 400 nm. N+ソース拡散504はヒ素、リン、アンチモンのイオン注入で作られる。 N + source diffusion 504 arsenic, phosphorus, made by ion implantation of antimony. Nチャネルドレイン502は同じ注入材料で作られるがオキサイド層520生成前で段差作りの直後に段差チャンネル端513にセルフアラインさせる。 N-channel drain 502 is made of the same injection material is self-aligned to the step channel edge 513 immediately after the step making the previous oxide layer 520 produced. フローティングゲート部の下の502の濃度はIE17〜 502 concentration under the floating gate portion IE17~
5E19cm −3の間で5E20cm −3以上の拡散ジャンクション504と506の濃度より少し低めである。 It is slightly lower than the concentration of 5E20cm -3 or more diffusion junction 504 and 506 between 5E19 cm -3. 段差の角度は水平面から測って30度以上が好ましい。 Angle of the level difference is more than 30 degrees measured from the horizontal plane is preferred. 段差513の深さは30nm以上である。 The depth of the step 513 is 30nm or more.

【0058】段差513の目的は段差チャンネル515 [0058] The purpose of step 513 is a step channel 515
の角でフローティングゲート604により効率よくホットエレクトロンを注入する事である。 In the corner by the floating gate 604 is to efficiently inject hot electrons.

【0059】フローティングゲートへのエレクトロン注入の条件は、前記の第1の特徴のセクション″ドレイン端に段差チャンネルのあるEPROM N−チャンネルトランジスター″で説明したのと同じである: (1)注入点515のポーテンシャルが2.5V〜3. [0059] The electron injection into the floating gate condition is the same as that described in "EPROM N-channel transistor with step channel to the drain end" first feature section of the: (1) injection point 515 of Potensharu is 2.5V~3.
0Vより高い事。 It is higher than 0V. (2)フローティングゲートポーテンシャル2.5V〜 (2) floating gate Pau Ten Shall 2.5V~
3.0Vが注入点の電圧より高い事。 It 3.0V is higher than the voltage of the injection point.

【0060】第1の条件(1)は3V以上のドレイン電圧を加える事により簡単に達成出来る。 [0060] The first condition (1) it is easily can be achieved by adding more of the drain voltage 3V. 第2の条件(2)のフローティングゲートポーテンシャルが2.5 Floating gate Pau Ten Shall of the second condition (2) 2.5
V〜3.0V以上でなければならない事は2つの方法で得られる。 It must be V~3.0V or more can be obtained in two ways.

【0061】第1の方法はLn(502)の長さを水平チャンネル部の長さ(510)より少し長くする。 [0061] The first method is a little longer than the Ln length of the horizontal channel portion of the length of the (502) (510). それによりドレインからフローティングゲートへのカップリングキャパシタンスが増える。 Whereby the coupling capacitance to the floating gate is increased from the drain. この場合5Vがドレイン506に加えられた時フローティングゲート電圧が2. Floating gate voltage when this 5V is applied to drain 506 2.
5〜3.0Vになる。 It becomes 5~3.0V. 注入点のポーテンシャルが約3V Potensharu of the injection point is about 3V
にとどまるようにジャンクション端502を注入点51 The junction end 502 to remain injection point 51
5から段差底の角へとオフセットする事も良い。 It may be offset to the corner of the step from the bottom 5. 第2の方法は図5Aで示されるようにフローティングゲート5 Floating gate 5 so that the second method is shown in FIG. 5A
40と同じポリシリコンで電気的にお互いに接続したキャパシター541のゲートとEPROMトランジスターの外側のカップリングキャパシタンス500bを作る事である。 It is to make the outside of the coupling capacitance 500b of the gate and EPROM transistor electrically capacitor 541 connected to each other in the same polysilicon 40. カップリングキャパシタンスの部分は0.6a Part of the coupling capacitance 0.6a
カップリングレシオを得る為にEPROMトランジスターゲート領域より少し大きくデザインされている。 It has been designed a little larger than the EPROM transistor gate area in order to obtain a coupling ratio. このように5Vがキャパシタージャンクション556の拡散に加えられた時にフローティングゲートポーテンシャルはキャパシターを通して結合され約3Vになる。 Thus the floating gate Po Teng Interstitial when 5V is applied to the diffusion of the capacitor junction 556 is approximately 3V coupled through capacitor. 一旦条件(1)と(2)が満たすとチャンネルホットエレクトロンは効率よく直接に(フォノン散乱を必要とせずに) Once the condition (1) and (2) satisfies the channel hot electrons efficiently directly (without the need for phonon scattering)
フローティングゲートに注入される。 It is injected into the floating gate.

【0062】第2の方法は外のキャパシターがダブルポリシリコンEEPROMメモリーセルのコントロールゲートと同じ機能をする。 [0062] The second method is outside of the capacitor is the same function as the control gates of the double polysilicon EEPROM memory cell. 第1の方法ではトランジスターはストーレージの役割を果たすが選択の機能がない。 Transistor in the first method serves Sutoreji there is no function of the selection. その為EEPROMメモリーセルとしてこのデバイスを使用する為には図5Aに示されているように従来のn−チャンネルFETデバイス500cがこのシングルEPR Therefore EEPROM memory cell as a conventional n- channel FET device 500c as shown in Figure 5A in order to use this device this single EPR
OMトランジスター500aに直列に加えらる。 Kuwaeraru in series with the OM transistor 500a. この従来のFETトランジスター500cのゲートはストーレージトランジスター500aの情報をアクセスする為の選択機能(コントロールゲート)を提供する。 The gate of a conventional FET transistor 500c provides selection function for accessing the stall storage transistor 500a information of the (control gate). この方法ではストーレージEPROMトランジスターは普通'オン'になっている。 Sutoreji EPROM transistor in this way has become normal 'on'. (5E16/cm 〜5E17/c (5E16 / cm 3 ~5E17 / c
の間の濃度でヒ素かリンをチャンネル領域510に使ったデプリーションデバイス)注入したエレクトロンを貯めた後しきい電圧は増加され'オフ'の状態を得られる。 depletion device) threshold voltage after pooled injected electrons with arsenic or phosphorus in a concentration in the channel region 510 between the m 3 is obtained a state of increased 'off'.

【0063】本発明の主目的の段差注入チャンネル/ドレインを使い,シングルポリシリコンn−チャンネルE [0063] Use a step injection channel / drain of the main object of the present invention, a single polysilicon n- channel E
PROMセルは、5V程度の低電圧プログラミングを提供する。 PROM cell provides a low voltage programming of about 5V. このシングルポリEPROMから得られる利点は、(i)ダブルポリシリコンの必然性が除去される事 (ii)高電圧デバイスが要らない事(iii)工程簡易化によるダブルポリシリコンと高電圧デバイスの除去によりロジック或いはDRAMとEPROMコンバタビリティーが出来る事(iv)EPROMをロジックチップ上にインテグレーションする広域のアプリケーションが生まれること,DRAMチップのフユーズを置き換えリダンダンシーパーソナナライゼーションに使えることである。 An advantage resulting from this single poly EPROM is by removal of the double polysilicon and the high-voltage device according to (i) that the necessity of a double polysilicon is removed (ii) that the high-voltage device does not need step (iii) simplification that can logic or DRAM and EPROM combining Tabi Rithy (iv) EPROM that wide application born to integration on the logic chip, is to use the redundancy par Seo Nana Personalization replace Fuyuzu of DRAM chips.

【0064】 [0064]

【実施例:段差チャンネル ドレインのあるダブルポリシリコンEEPROMに於けるフローティングゲートから拡散へのトンネリングによる電気消去】 EXAMPLES: electrical erasing by tunneling to diffuse from in the floating gate to the double polysilicon EEPROM with step channel drain]
ダブルポリシリコンEEPROMに於いては消去はフローティングゲートから拡散へのエレクトロントンネリングによりなされ、本発明の第3の特徴は同じ段差ドレイン−拡散での消去とプログラムが可能になることである。 Erase In double polysilicon EEPROM is done by electron tunneling to diffuse from the floating gate, a third feature of the present invention is the same step the drain - is that it allows erasure of the diffusion and programs.

【0065】図4Aのトランジスター400aは図3A [0065] transistor 400a of FIG. 4A FIG. 3A
のダブルポリシリコンEEPROMトランジスター30 Double polysilicon EEPROM transistor 30
0aを改造したものであり、ドレインジャンクションが段差チャンネル/ドレインによって置き換えられ,ソースジャンクション404の深さが減っている。 Is obtained by modifying a 0a, drain junction is replaced by a step channel / drain, has decreased the depth of the source junction 404. ソースジャンクションの深さが減らせるのは、消去がソース側でなく段差チャンネル/ドレインの側壁でなされるからである。 Cause reduced depth of the source junction is because erasing is done by the side walls of the step channel / drain, not the source side. この段差ジャンクションはすでに軽く添加されたn−ジャンクションを持っており,ブレークダウン迄1 The step junction has a previously lightly the added n- junction, 1 until breakdown
0−12Vは耐えられるようにデザインされている。 0-12V is designed to withstand. トランジスター400b(図4B)はEEPROMのスプリットゲートのものであり、拡散へトンネル消去を行う。 Transistor 400b (Fig. 4B) is of split gate of EEPROM, performing tunnel erase to diffusion. 従来発明では出来なかったことである。 In the conventional invention is that that could not be. 従来発明では拡散へのトンネル消去は消去とプログラムが同じジャンクションでなされ無ければならない,それは相反する性格のものであったため不可能だった。 In the conventional invention tunneling erase erase and program to diffusion must be made at the same junction, it was impossible because it was intended conflicting nature. 二つともトランジスター400aと400bはP型半導体基板401, Two both transistors 400a and 400b are P-type semiconductor substrate 401,
N+ソース拡散404、導電性がフローティングゲート440でコントロールされている水平な410のチャンネル領域、コントロールゲート445、段差413、N N + source diffusion 404, the channel region of the electrically conductive horizontal is controlled by the floating gate 440 410, control gate 445, step 413, N
−ドレイン拡散404、N+ドレイン拡散、水平なチャンネルと段差チャンネルの両方を覆うフローティングゲート440、コントロールゲート445からなる。 - the drain diffusion 404, N + drain diffusion, the floating gate 440 to cover both the horizontal channel and step channel, comprising a control gate 445.

【0066】スプリットゲート400bは余分なチャンネル領域418を持ちその伝導性はチャンネル410の一部と直列なゲート445によってコントロールされる。 [0066] As a conductive split gate 400b has an extra channel region 418 is controlled by a portion of the channel 410 in series with the gate 445. フローティングゲートは半導体基板表面から誘電膜420によって誘電的に分離されており、誘電膜420 Floating gate is dielectrically separated by a dielectric layer 420 from the semiconductor substrate surface, the dielectric film 420
は熱処理で成長させたダイオキサイドである。 Is a die oxide grown by heat treatment. コントロールゲート445は絶縁膜430を通じフローティングゲート440にキャパシティブにカップリングされており,その絶縁膜は熱成長させたシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドの組み合わせたものかのどちらでも良い。 Control gate 445 is coupled capacitively to the floating gate 440 through an insulating film 430, the insulating film may be either or a combination of silicon dioxide or silicon dioxide and silicon nitride thermally grown. Pタイプ401は普通1E16cm −3から5E17cm −3の間で添加され,ダイエレクトリック膜420は普通5から10ナノメートル厚で,フローティングゲート440はN+添加されたポリシリコン膜でありその厚さは100nm〜 P type 401 is added between the common 1E16 cm -3 of 5E17 cm -3, a die electric layer 420 is usually 5 to 10 nm thick, a floating gate 440 is a polysilicon film that is N + added thickness thereof is 100nm ~
300nmの間が良い。 It is good between 300nm. コントロールゲート445は厚くN+添加したポリシリコン膜かシリサイドのような低抵抗の配線材料または,リフラクトリーメタル材料のいずれかである。 Control gate 445 is thicker N + added polysilicon film or a low-resistance wiring material such as silicide or are either Refractory metal material. N+拡散404と406はヒ素、リンかアンチモンのイオン注入で作られる。 N + diffusion 404 and 406 is made of arsenic, phosphorus ions are implanted or antimony. N−ドレイン40 N- drain 40
2は段差形成の直後かオキサイド層420の形成前に段差チャンネル端413にセルフアラインで同じイオン注入で作られる。 2 is made of the same ion implantation in self-alignment in step channel edge 413 before the formation of or immediately after oxide layer 420 of the step formation. この時点でヘイローのp−タイプの添加して電界を高くして注入を高めることも良い。 It may enhance the addition to injecting by increasing the electric field of the p- type Halo at this point. Nジャンクション402は10Vの消去に普通1E17から1E N 1E from ordinary 1E17 junction 402 in the erasing of 10V
18cm −3の間の添加(ドーピング)がなされ、その深さは250から300nmを選び、ソースジャンクション150から200nmより少し深めである。 Addition during 18cm -3 (doping) is performed, the depth select 300nm 250 is slightly deeper than 200nm from the source junction 150.

【0067】プログラミングの必要条件と説明はセクションI. [0067] requirements of programming and description section I. a“段差チャンネルがドレイン端にあるEEP a "EEP a step channel is in the drain end
ROMn−チャンネルトランジスターと全く同一である。 It is exactly the same as ROMn- channel transistor. この段差の角度は水平面より計って一般的に30度以上である。 Angle of the step is typically 30 degrees or more aiming the horizontal plane.

【0068】段差413の深さは最低30nmである。 [0068] The depth of the step 413 is the lowest 30 nm.
この段差413の目的はホットエレクトロンをもっと効率的に段差チャンネル415の角のフローティングゲート440に注入する事である。 The purpose of this step 413 is to inject into the floating gate 440 of the more efficient the corner of step channel 415 hot electrons.

【0069】消去動作は基本的にはトランジスター30 [0069] erase operation is basically transistor 30
0aの説明と同一であり業界でもっとも一般的に使われているトランジスターと同じである。 Is the same as the transistor, which is most commonly used in the industry is the same as the description of 0a. トンネルオキサイド410が9nm、ONO430が20nm、カップリングレシオが0.55と仮定すると約10Vがドレインジャンクションに加えられトランジスター400aか4 Tunnel oxide 410 is 9nm, ONO430 is 20 nm, the transistor 400a or 4 about 10V when the coupling ratio is assumed to 0.55 is applied to the drain junction
00bのどちらにおいてもコントロールゲートがφVにされると、オキサイド422の電界はF−Nトンネリングのクリティカル値(約10MV/cm)を越える。 When the control gate is to φV in both 00b, the electric field oxide 422 exceeds the critical value of the F-N tunneling (about 10 MV / cm). フローティングゲートに畜られたエレクトロンは300a Floating gate to the livestock was electrons 300a
ではFNトンネルによりソース側にのぞかれるが,ここではドレイン側に作られた段差チャンネル/ドレインでF−Nトンネリングによって除かれる。 In although look into the source side by FN tunneling, where is removed by FN tunneling in step channel / drain made on the drain side. この方法ではドレインジャンクションに高圧が必要なので,ドレインジャンクションはアバランチブレークダウンにかかり易い。 Because high pressure is required to drain junction in this way, drain junction is susceptible to avalanche breakdown. 消去中のブレークダウンをなくすにはN−ジャンクション402はより軽くドーピングされ、ソースジャンクション404より深くなっている。 To eliminate breakdown during erase is N- junction 402 is more lightly doped, it is deeper than the source junctions 404. このようにしてデザインを最適化することにより段差チャンネル/ドレインジャンクションを使ったプログラムと消去の動作の発明が達成出来る。 Thus a program with the operation of the erasure invention can be achieved using the step channel / drain junction by optimizing the design. スプリットゲート構造もスタックゲート構造と同様に本発明のダブルポリシリコンEEPRO Double polysilicon EEPRO a split gate structure is also similar to the stacked gate structure present invention
Mトランジスターで作ることが出来る。 It can be made in M ​​transistor.

【0070】 [0070]

【実施例:段差チャンネルのあるダブルポリシリコンEEPROMに於けるフローティングゲートからコントロールゲートへのトンネリングによる電気消去】従来発明の説明に置いてにフローティングゲートから他のポリシリコンへのエレクトロンのトンネリング除去は三重ポリシリコン構造を必要とした。 EXAMPLES: electrical erasing by tunneling of double polysilicon EEPROM with step channel from at floating gate to the control gate] tunneling removal of electrons from the prior invention placed in the floating gate to the description of the other polysilicon triple It required a polysilicon structure. 二層ポリシリコンのスタック,スプリットゲートトランジスターセルに於いて,コントロールゲートに電圧がかけられると, Bilayer polysilicon stack, in the split gate transistor cell, when a voltage is applied to the control gate,
フローティングゲート上にコントロールゲート電圧の半分以上の電圧が誘導されるようにデザインされていた。 More than half of the voltage of the control gate voltage on the floating gate has been designed to be induced.
その為トンネルオキサイドの厚さは上部のポリ層間のダイイレクトリックNOより著しく薄いため、トンネルオキサイドにかかる電界は上部にかかる電界より何倍も大きくなる。 The thickness of the order tunnel oxide because significantly thinner than the die Lee Lek trick NO at the top of the poly layers, the electric field applied to the tunnel oxide is also increased many times than the electric field applied to the top. ということはトンネルがまず上方向にトンネルオキサイドで始まり、消去でなくプログラミング(注入)が起こり,ポリ消去が出来なかつた。 Start with the tunnel oxide upward tunnel First that occurs programming not erased (injection), poly erase has failed can. それで第3ポリシリコンを消去の為に加え,フローティングゲートと第3消去ゲートの間のトンネリングによって消去を行った。 So in addition to erasing the third polysilicon it was erased by tunneling between the floating gate and the third erase gate. しかし、本発明の段差チャンネル/ドレイントランジスターでは,適当なNOの厚さとLGの長さを選ぶことによりフローティングゲートからコントロールゲートへのトンネル消去がダブルポリシリコンでも安全に達成できる。 However, in step channel / drain transistor of the present invention, the tunnel erase from the floating gate to the control gate can be safely accomplished with double polysilicon by choosing the thickness and length of the LG in suitable NO.

【0071】段差チャンネル/ドレインのあるダブルポリシリコンEEPROMトランジスターに於けるフローティングゲートからコントロールゲートへの消去動作の他の新しい特徴は、本発明の第4の特徴である。 [0071] Other new features of the erase operation of the double polysilicon EEPROM transistor with a step channel / drain from in the floating gate to the control gate, a fourth feature of the present invention. ダブルポリシリコンEEPROMトランジスター600aと6 Double polysilicon EEPROM transistor 600a and 6
00bに於いて、電気消去とプログラムの必要条件は In 00b, the requirements of electrical erase and program
(i)トンネルゲートオキサイド620が5〜10nm (I) tunnel gate oxide 620 is 5~10nm
の間である事。 It is between. (ii)ONO或いはナイトライドオキサイドのようなダイイレクトリック630はトンネルオキサイドと同等か、より厚いものである事。 (Ii) ONO or nitride die Lee Lek tricks 630 such as oxide is equal to or tunnel oxide, it is intended thicker. 普通8−1 Normal 8-1
5nmである。 It is 5nm. (iii)チャンネル領域610の長さとオーバーラップ拡散(重複拡散)Ln602が大体同じか以上である事。 (Iii) the length and overlaps the diffusion of the channel region 610 (overlapping diffusion) Ln602 it be equal to or more than approximately.

【0072】ポリシリコン上の熱酸化膜又はCVDでデポジットされたオキサイド/ナイトライドを通してポリシリコンからポリシリコンへのトンネリングの一般的なクリティカル電界は約6−7MV/cmとされている。 [0072] General critical field tunneling a thermal oxide film or CVD on the polysilicon through deposited oxide / nitride polysilicon to polysilicon is approximately 6-7MV / cm.
(ハラリとマスオカ(E.Harari and F. (Harari and Masuoka (E.Harari and F.
Masuoka)によると熱処理された基板のオキサイドの電界は10MV/cmとされ、これより低い。 Field oxide substrate that is heat treated due to Masuoka) is a 10 MV / cm, less than this. )それでダイエレクトリック630の電界はフローティングゲートからコントロールゲートへのトンネルを消去するには6MV/cmより高くなければならない。 ) So the electric field across dielectric 630 erases the tunnel from the floating gate to the control gate must be higher than 6 MV / cm. 一方チャンネルホットエレクトロンで注入された電荷のディスターバンスを考慮に入れるとポリ層間の電界は3MV/c On the otherhand, charge injected by the channel hot electron into account the field of poly layers 3 MV / c
m以下に保たれなければならない。 m must be kept below. トランジスター60 Transistor 60
0aと600bに於けるダブルポリシリコンEEPRO In the 0a and 600b double polysilicon EEPRO
Mのデザインと動作を簡単なモデルを使って図示する。 The M design and operation of the illustrated using a simple model.
図7Aにトランジスター600aと600bの簡略化したキャパシタンスモデルが示されている。 Capacitance model is shown a simplified transistors 600a and 600b in FIG. 7A. キャパシターCcg−fgはコントロールゲート645とフローティングゲート640の間のキャパシタンスである。 Capacitor Ccg-fg is the capacitance between the control gate 645 and floating gate 640. Cfg Cfg
−Lnはフローティングゲート640とn−拡散領域6 -Ln The floating gate 640 n-diffused region 6
02の間のキャパシタンスである。 02 is the capacitance between. Cfg−chはフローティングゲート640とチャンネル領域610の間のキャパシタンスである。 Cfg-ch is the capacitance between the floating gate 640 and the channel region 610. (もっと正確にはCfg−ch (More precisely, Cfg-ch
のソースからフローティングゲートへのオーバーラップキャパシタンスも含まれるべきである。 Overlap capacitance from the source to the floating gate should also be included. )ここで説明を簡単にするために3つのキャパシタンスが同じおおきさに仮定されるが,この選択は現実的な想定である。 ) Although three capacitances in order to simplify the description here is assumed the same size, this choice is realistic assumptions. どのターミナルノードにでも電圧が加圧されるとその1/3 And how voltage, even in the terminal node is pressurized 1/3
の電圧がフローティングゲートノードにキャパシティブカプリングによりかかり,各電圧は加算される。 Voltage of consuming by capacitive coupling to the floating gate node, each voltage is added. (スーパーインポーズする。) (To superimpose.)

【0073】フローティングゲートへのエレクトロン注入のプログラム条件は上記の第1セクションで述べられたが(1)フローティングゲート電圧>3V(2)注入点ポテンシャルが>2.5〜3.0Vである。 [0073] program conditions of electron injection onto the floating gate has been described in the first section above (1) floating gate voltage> 3V (2) injection point potential is> 2.5~3.0V. 全てのキャパシタンスが同じとする仮定に基づくと(フラットチャンネル長=Ln)コントロールゲートとドレインノードに5Vが荷電された時、フローティングゲート電圧はキャパシティブカプリングの為3.3Vになりプログラム条件を満たす。 When all of the capacitance 5V is charged based the (flat channel length = Ln) control gate and the drain node on the assumption that the same, the floating gate voltage program satisfies becomes 3.3V for capacitive coupling. 例えばトンネルゲートオキサイド8n For example tunnel gate oxide 8n
mとONO11nmを例に取るとONO11nmのポテンシャルは1.7V=5V−3.3Vであり、電界は1.55MV/cm(=1.7V/11nm)である。 Potential ONO11nm Taking m and ONO11nm Examples are 1.7V = 5V-3.3V, the electric field is 1.55MV / cm (= 1.7V / 11nm).
コントロールゲートが5Vであったとして、ソース/ドレインが接地されていてもフローティング電圧は1.7 As a control gate was 5V, the floating voltage even if the source / drain is grounded 1.7
VでありONOの電界は3MV/cm(=3.3V/1 The electric field is ONO a V is 3MV / cm (= 3.3V / 1
1nm)である。 It is a 1nm). それでプログラミング中はONOの電界はデザインターゲットの3MV/cm以下に保たれている。 So during programming electric field of ONO is kept below 3MV / cm of the design target. 消去動作ではコントロールゲート電圧はもっと増加される,一方ソースとドレインはφvに保たれる。 Control gate voltage erase operation is increased more, while the source and the drain is kept at .phi.v. コントロールゲート電圧が10Vに増圧されたときキャパシティブカプリングによりフローティングゲート電圧は3.3Vになり,ONOにかかる電位差は6.7V=1 Floating gate voltage by the capacitive coupling when the control gate voltage is boosted to 10V becomes 3.3V, a potential difference according to the ONO is 6.7 V = 1
0V−3.3Vとなる。 A 0V-3.3V. ONOの電界は6MV/cm Electric field of ONO is 6MV / cm
(=6.7V/11nm)になりフローティングゲートポリシリコンからコントロールゲートポリシリコンへのエレクトロントンネリングのターゲット条件を満たす。 (= 6.7V / 11nm) to become the target satisfy the electrons tunneling from the floating gate polysilicon to the control gate polysilicon.
このようにしてポリからポリへのトンネリング消去が1 Tunneling erase from poly to poly In this way, one
0Vで及びチャンネルホットエレクトロン注入によるプログラミングが5Vでが達成される。 0V and in programming by channel hot electron injection is achieved at 5V. この消去電圧の条件は従来発明のトリプル(三層)ポリシリコンEEPR Conditions of the erase voltage is triple the conventional invention (three-layer) polysilicon EEPR
OMセルに必要とされる電圧レベルとほとんど変わらない。 Almost does not change the voltage level that is required to OM cell.

【0074】トランジスター600c、600dと60 [0074] transistor 600c, 600d and 60
0eは図6Cに示されトランジスター600cの段差チャンネルのあるダブルポリスプリットゲートトランジスターで600bを少し改造したものである。 0e is obtained by slightly modifying the 600b in double poly split gate transistor with step channel transistor 600c illustrated in Figure 6C. これらのトランジスターのバリエーションは全て前記のトランジスター600bと同じエレクトロン注入メカニズムを使っている。 Variations of these transistors are all using the same electron injection mechanism and the transistor 600b. トランジスターエレメントラベル番号は前記のトランジスター600bの構造と機能の説明と一致するものを600c、600dと600eにも使用している。 The transistor element label number 600c for a match with the description of the structure and function of the transistor 600b, are also used to 600d and 600e.

【0075】トランジスター600cのフローティングゲートは図6Cに示されたようにスプリットゲートの側壁に形成されている。 [0075] Floating gate of transistor 600c is formed on the side wall of the split gate as shown in Figure 6C. 600cに於いては、カプリングキャパシターはスプリットゲートとフローティングゲート間の側壁を通して得られる。 Is In 600c, coupling capacitor is obtained through the sidewall between the split gate and the floating gate. 消去はその側壁を通してトンネリングによりなされる。 Erasing is done by tunneling through the sidewall. トランジスター600d Transistor 600d
のフローティングゲートはシリコン基板に埋め込まれている。 The floating gate is embedded in the silicon substrate. トランジスター600eはトランジスター600 Transistor 600e is transistor 600
dの埋め込まれたフローティングゲートを持っているが,N+ドレイン606の機能はより高いシート抵抗のペナルティーを持って602領域に連結されている。 Although it has a floating gate embedded with d, the function of the N + drain 606 is connected to the 602 region with a higher sheet resistance penalty. トランジスター600eを並べて高集積のメモリーアレイを作ることが出来る。 It is possible to create a memory array of side-by-side highly integrated the transistor 600e.

【0076】ポリ消去使用の段差チャンネル/ドレインのある電気消去可能なプログラマブル読み出し専用メモリートランジスターで得られる利点をまとめる: 1)本発明段差チャンネル/ドレインを備えた付きダブルシリコンEEPROMセルはポリシリコンからポリシリコンへの消去を可能にする。 [0076] step channel / drain poly erase using summarize the advantages obtained by the electrical erasable programmable read-only memory transistor: 1) Double silicon EEPROM cell with with the present invention is step channel / drain poly polysilicon to enable the erasing of the silicon. プログラムコントロールゲートと消去ゲートが別々になる三層ポリシリコンEE Three layer polysilicon EE program control gate and the erase gate is a separate
PROMと異なり、同じコントロールゲートを使ってのCHEプログラミングと消去を可能にする。 Unlike the PROM, to allow for erasing the CHE programming of using the same control gate. このスプリットゲートトランジスターはドレインとソースが低電圧で動作するためメモリーセルに浅いジャンクションを使う利点を達成できる。 The split gate transistor can achieve the benefits of using a shallow junction in the memory cell for the drain and the source is operated at a low voltage. またポリシリコン層が3層から2 The 2 polysilicon layer 3 layers
層になった事により工程が簡単になる。 The process is simplified by became layer.

【0077】2)各々のコントロールゲート(=ワードライン)が消去動作とプログラミング動作に使える為三層ポリシリコンEEPROMにみられる大きなブロックサイズ消去のかわりにワードラインレベルの小さな単位の消去が可能になる。 [0077] 2) Each of the control gates (= word line) becomes possible erase erase operation and small unit of word line level in place of the large block size erase seen in the three-level polysilicon EEPROM for use in programming operation . その為不必要な大ブロックの消去のかわりに小単位のローカルメモリーデータの消去が出来るようになる。 Therefore elimination of local memory data of small units will be able to instead of erasing unnecessary large block. プログラム/消去サイクルを必要以上に使わなく済むのでEEPROMの寿命を長くする。 Because need not use the program / erase cycles than necessary to prolong the life of the EEPROM.

【0078】 [0078]

【実施例:ダブルポリシリコンスプリットゲート構造に於ける不揮発性ランダムアクセスメモリー動作】従来発明によるフラッシュEEPROM動作ではプログラムと消去はシクエンシャリーに(順番に)なされた。 Program and erase the flash EEPROM operation by: Example double polysilicon split in the non-volatile random access memory operation to the gate structure Conventionally invention has been made in Shi citric tertiary (in order). プログラムと消去動作条件がコンパチブルでなかったからである。 Program and erase operation conditions is because were not compatible. プログラム動作はまず全メモリーチップ又はメモリーチップの一部分が消去されてその部分が再プログラムされた。 Program operation portion thereof is reprogrammed is first erase a portion of the total memory chip or memory chips. 選ばれたコントロールゲート(ワードライン) Selected control gate (word line)
上で“φ″と“1″を任意に異なる(ビット)トランジスターに同時に書き込むことが出来なかった為である。 The "φ" and "1" in the above is because the could not be written any different (bit) transistor at the same time.
その為EEPROMは順番に“φ″と“1″を書き込めたがRAMとは呼ばれずROMとよばれた。 Therefore EEPROM has been written the "φ" and "1" in the order was called Yobarezu ROM and RAM.

【0079】段差チャンネル600bの二層ポリシリコンスプリットゲートトランジスターに於けるポリからポリへの消去機能と低電圧プログラミングを組み合わせることにより,電気的に接続されたコントロールゲートを持つ限り任意のトランジスターロケーションにプログラムと消去が同時に出来るようになる。 [0079] By combining the delete function and low voltage programming from in poly two layer polysilicon split gate transistor of step channel 600b to the poly, programmed to any of the transistor location as long as having an electrically connected control gates erasing is to be able at the same time as. こうしてEEPR Thus EEPR
OMに欠けていたランダムアクセスメモリーの特徴が段差チャンネルのあるスプリットゲートトランジスターを適切なデザインと動作を使うことにより達成できる。 Features of the random access memory lacked OM can be achieved by using the operation of the split gate transistor with step channel with a suitable design.

【0080】第4の特徴であるスプリットゲートトランジスター600bを使ってランダムアクセスメモリーの動作とデザインの概念が本発明の第5の特徴である。 [0080] Operation and design concept of the fourth feature a random access memory with a split gate transistor 600b is of a fifth aspect of the present invention.

【0081】プログラムと消去の動作の原則は前記と同じである。 [0081] principle of operation of the program and erase is the same as above. 電気消去はフローティングゲートからコントロールゲートへのエレクトロンのトンネリングによって達成でき、プログラミングは段差チャンネルへの進行方向の注入によって達成出来る。 Electrical erasing can be achieved by electron tunneling from the floating gate to the control gate, programming can be achieved by the injection of the traveling direction of the step channel. 説明を確にする為に同じモデルとそのトランジスターの説明をくりかえす。 Description repeated description of the same model and its transistor in order to Make a. 二層ポリシリコンEEPROMトランジスター600bでは不揮発性動作の条件は(i)トンネルゲートオキサイド620の厚さが5から10nmの間であること。 Bilayer polysilicon EEPROM transistor condition nonvolatile operation in 600b is: (i) the thickness of the tunnel gate oxide 620 is between 5 and 10 nm. (i (I
i)ONOやナイトライドオキサイドのような絶縁層6 i) an insulating layer such as an ONO or nitride oxide 6
30はトンネルオキサイドの厚さよりももうすこし厚いか同じで普通8から15nmの間である。 30 is between 15nm from ordinary 8 the same or a little greater than the thickness of the tunnel oxide. (iii)チャンネル領域610の長さとオーバーラップ拡散Ln6 (Iii) the length and overlaps the diffusion of the channel region 610 LN6
02は同じ長さまたわそれ以上である。 02 is the same length also I more.

【0082】ポリシリコン上の熱酸化オキサイド又はC [0082] Thermal oxidation oxide on polysilicon or C
VDでデポジットされたオキサイド/ナイトライドを通してポリシリコンからポリシリコンへのトンネリングの一般的なクリティカル電界は約6−7MV/cmとされている。 General critical field tunneling from polysilicon through deposited oxide / nitride to polysilicon VD is approximately 6-7MV / cm. (ハラリとマスオカ(E.Harari an (Harari and Masuoka (E.Harari an
d F. d F. Masuoka)によると熱処理された基板のオキサイドの電界は10MV/cmとされ、これより低い。 Field oxide substrate that is heat treated due to Masuoka) is a 10 MV / cm, less than this. )それでダイエレクトリック630の電界はフローティングゲートからコントロールゲートへのトンネル消去するには6MV/cmより高くなければならない。 ) So the electric field across dielectric 630 to tunnel erase from the floating gate to the control gate must be higher than 6 MV / cm. 一方チャンネルホットエレクトロンで注入された電荷のディスターバンスを考慮に入れるとポリ層間の電界は3M On the otherhand, of the charge that has been injected in the channel hot electrons into the consideration of inter-poly electric field is 3M
V/cm以下に保たれなければならない。 V / cm must be kept to below. トランジスター600bに於けるダブルポリシリコンEEPROMのデザインと動作を簡単なモデルを使って図示する。 It illustrated using a simple model of the design and operation of the in double polysilicon EEPROM to the transistor 600b. 図7 Figure 7
Aにトランジスター600bの簡略化したキャパシタンスモデルが示されている。 Capacitance model simplified transistor 600b to A is shown. キャパシターCcg−fgはコントロールゲート645とフローティングゲート64 Control gate 645 capacitor Ccg-fg and the floating gate 64
0の間のキャパシタンスである。 0 is the capacitance between. Cfg−Lnはフローティングゲート640とn−拡散領域602の間のキャパシタンスである。 Cfg-Ln is the capacitance between the floating gate 640 n-diffusion region 602. Cfg−chはフローティングゲート640とチャンネル領域610の間のキャパシタンスである。 Cfg-ch is the capacitance between the floating gate 640 and the channel region 610. この概念を使いもっと正確なモデルで適切な電圧とキャパシターのパラメーターを選択することにより、もっと細かくオプティマイズ出来るのであるが,ここで説明を簡単にするために3つのキャパシタンスが同じおおきさであると仮定する。 By selecting the parameters of the proper voltage and a capacitor in a more accurate model using this concept, more closely although optimized able, assume that three capacitances in order to simplify the description here is the same size to. (この選択は現実的な想定である。)どのターミナルのノードにでも電圧が加圧されるとその1/3の電圧がフローティングゲートノードにキャパシティブカプリングにより誘起きされ,各電圧は加算される。 (The choice realistic is assumed.) When the voltage even to a node which the terminal is pressurized voltage of 1/3 is-out induced by capacitive coupling to the floating gate node, each voltage is added. (スーパーインポーズする。) フローティングゲートへのエレクトロン注入のプログラム条件は下記の通りで(i)フローティングゲート電圧>3V(ii)注入ポイントポーテンシャルは615の注入ポイントで>2.5〜3.0Vである。 (To superimpose.) Program conditions of electron injection into the floating gate is as follows (i) floating gate voltage> 3V (ii) injection point Po Teng Charlottenburg in 615 injection point of> 2.5~3.0V it is. チャンネル長とLnのサイズは下記のデザインリクワイアメントを満たすように調整される。 The size of the channel length and Ln is adjusted to meet the design re Choir Instruments below.

【0083】 トンネルゲートオキサイドが8nm、O [0083] tunnel gate oxide is 8nm, O
NOが11nm、そして書込動作電圧条件が満たされたときの例を図7Bの表に、書き込み″φ″、″1″、そして″変化なし(非選択)″を満たすフローティングゲートポテンシャルとONOの電界を表した。 NO is 11 nm, and an example table of Figure 7B when the write operation voltage condition is satisfied, the writing "phi", "1", and "no change (unselected)" of the floating gate potential and ONO satisfying representation of the electric field. ここで使われた最低電圧のゼロボルトをレファレンスとしてある。 There is a zero volt used the minimum voltage here as a reference.
コントロールゲート電圧は5Vが選択されない時,10 When the control gate voltage of 5V is not selected, 10
Vが選択された時である。 It is when the V has been selected. ドレインとソース電圧は書き込み″φ″(エレクトロン注入により高いVtを得る) Drain and source voltage write "phi" (obtain a high Vt by electron injection)
の時、Vs=5VとVd=10V、そして書き込み″ When, Vs = 5V and Vd = 10V, and writing "
1″(ONOを通じてトンネル消去による低いVt)にたいしVs=φVとVd=φV、そして″変化なし″の時Vs=5VでVd=5Vである。10Vがコントロールゲートとドレインノードにかかるとフローティングゲート電圧はキャパシティブカプリングで8.3V(その結果Vds=3.3V,Vgs=5V)になり,プログラム条件を満たす。その時,11nmのONOにかかるポテンシャルは1.7V=10V−8.3Vで、電界は1.55MV/cm(1.7V/11nm)である。コントロールゲートが10Vで、ソース/ドレインが5V 1 "Ambassador (low Vt due to the tunnel erase through ONO) Vs = φV and Vd = .phi.V, and" a time Vs = 5V at Vd = 5V no change ".10V is the according to the control gate and the drain node floating the gate voltage becomes 8.3 V (the result Vds = 3.3V, Vgs = 5V) at capacitive coupling, the program satisfies the condition. at that time, the potential applied to the ONO of 11nm is 1.7V = 10V-8.3V, electric field is 1.55MV / cm (1.7V / 11nm). control gate is at 10V, the source / drain is 5V
の場合にはフローティング電圧は(浮遊電圧)6.7V The floating voltage in the case of (stray voltage) 6.7V
でONOの電界は3MV/cm(=3.3V/11n In the field of ONO is 3MV / cm (= 3.3V / 11n
m)である。 A m). それでプログラミング中のONOの電界は3MV/cm以下に保たれターゲット条件を満たすことが出来る。 So of ONO in the programming field is kept below 3MV / cm can be the target condition is satisfied.

【0084】消去動作にはコントロール電圧は10Vに保たれるがソースとドレインはφVに減圧される。 [0084] While the erase operation control voltage is maintained at a 10V source and the drain is reduced to φV. フローティングゲート電圧はキャパシティブカプリングで3.3Vになり、ONOの電圧は6.7V=10V− Floating gate voltage becomes 3.3V in the capacitive coupling, the voltage of the ONO is 6.7V = 10V-
3.3Vになる。 It becomes 3.3V. ONOの電界は6MV/cm(=6. Electric field of ONO is 6MV / cm (= 6.
7V/11nm)になり、これはフローティングゲートポリシリコンからコントロールゲートポリシリコンへのエレクトロントンネリングのターゲットを満たしフローティングゲート上に貯められたエレクトロンはコントロールゲートに除去される。 7V / 11 nm) becomes, which is a floating gate electrons are accumulated on the floating gate meets the target of electrons tunneling from polysilicon to the control gate polysilicon is removed to the control gate. ONOの電界はいつも3MV The electric field of the ONO always 3MV
/cm以下に保たれている。 / Cm is maintained below. コントロールゲートが選択されないVfg=5V、Vd=10V、Vs=5Vの非選択時にフローティングゲートは6.7V即ちVgs= Control gate is not selected Vfg = 5V, Vd = 10V, the floating gate at the time of non-selection of Vs = 5V is 6.7V i.e. Vgs =
1.7Vになりこれはドレインとソースがオンになる電圧に近い。 It will be 1.7V which is close to the voltage drain and the source is turned on. この非選択時の誤動作はスプリットゲート6 Malfunction of the non-selection at the time of the split-gate 6
20をフローティングゲートに直列に設置する事により防ぐことが出来る。 It can be prevented by placing in series of 20 to the floating gate.

【0085】コントロールゲートをアクセスするにあたり″φ″か″1″を書き込む事はコントロールゲートが10Vに選ばれている時,ドレイン(ビツト)とソースに適切な電圧を選ぶことによりいつでも出来る。 [0085] When it is the control gate to write the "φ" or "1" Upon accessing the control gate is selected to 10V, can be at any time by selecting the drain (bit) the appropriate voltage to the source. 、選ばれたコントロールゲートに電気的に接続されているメモリーセルのうち,同時に任意のロケーションに″φ″ Of the are electrically connected to the selected control gate memory cell, to any location at the same time "phi"
と″1″を書き込む事は、ランダムアクセスメモリーの動作そのものである。 When the "1" by writing is an operation itself of random access memory. こうして従来技術のEEPROM Thus, the prior art of EEPROM
では達成できなかったことが、本発明のスプリットゲートダブルポリシリコントランジスターによって不揮発性RAMも出来るようになる。 In that it could not achieved, so that it is also non-volatile RAM with a split gate double polysilicon transistors of the present invention.

【0086】段差チャンネル/ドレインのあるダブルポリシリコンスプリットゲートトランジスターの動作で得られる利点をつぎに上げる。 [0086] Then increase the advantages obtained by the operation of the double polysilicon split gate transistor with step channel / drain. 1)ビット単位でプログラミングと消去が必要に応じて出来る。 1) programming and erasing on a bit-by-bit basis can be, if necessary. 従来発明によるトリプルポリシリコンEEPR Triple polysilicon EEPR according to the prior invention
OMに於いてデータ書き換えの際の不必要な消去サイクルが省かれる。 Unnecessary erase cycles during data rewriting is eliminated at the OM. ビット単位の書き込みが可能なためプログラム/消去サイクルへの耐性が向上する。 Writing bitwise is improved resistance to the program / erase cycles for possible.

【0087】2)本発明の段差チャンネル/ドレインのあるダブルポリシリコンスプリットセルと適切な動作とデザインが不揮発性RAMを提供する。 [0087] 2) double polysilicon split cell with an appropriate operation and design with the step channel / drain of the present invention is to provide a nonvolatile RAM. 本発明は不揮発性でありながらRAMのように振るまう事を提供する為広い分野のアプリケーションに使われ得る。 The present invention can be used in a wide range of fields to provide that the Mau shake as RAM, while a non-volatile applications.

【0088】 [0088]

【実施例:垂直フローティングゲートチャンネルのあるトリプルポリシリコンEEPROM】本発明のもう一つの特徴は段差注入チャンネルのあるEPROMトランジスター800aと800bのバリエーションで第6の特徴に関連する。 Another feature of: Example of vertical floating gate channel triple polysilicon EEPROM present invention relates to a sixth aspect of a variation of EPROM transistors 800a and 800b having a step injection channel. 図8Aと8Bは任意の垂直のフローティングゲートチャンネルと水平チャンネルが直列に繋いだトリプルポリシリコンEEPROMトランジスターの断面図である。 Figure 8A and 8B are sectional views of a triple polysilicon EEPROM transistor floating gate channel and horizontal channel arbitrary vertical took connected in series. トランジスター800aと800bはP型シリコン基板801、N+ソース拡散804;水平のチャンネル領域818(選択ワードゲートの第3のポリシリコンによって導性がコントロールされている)で出来ている。 Transistors 800a and 800b are P-type silicon substrate 801, N + source diffusion 804; made of horizontal channel region 818 (conductive property by a third polysilicon selected word gates are controlled). 垂直チャンネル810はフローティングゲート840とコントロールゲート845によって制御される。 Vertical channel 810 is controlled by the floating gate 840 and control gate 845.

【0089】フローティングゲート840は垂直チャンネルと垂直トレンチの底のドレイン拡散806を覆っている。 [0089] floating gate 840 covers the drain diffusion 806 of the bottom of the vertical channel and the vertical trench. このフローティングゲートは熱成長させたシリコンダイオキサイド820により誘電的に分離されている。 The floating gate is dielectrically isolated by the silicon dioxide 820 thermally grown. コントロールゲート845はフローティングゲート840に誘電膜830を通じて誘電結合(キャパシティブリーにカップルされている)されており誘電膜は熱成長させたシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドの薄膜のどちらでも良い。 Control gate 845 is good floating gate 840 through the dielectric layer 830 inductive coupling (capacitive and is coupled to Lee) has been provided dielectric film either of a thin film of silicon dioxide or silicon dioxide and silicon nitride thermally grown .
Pタイプ801は普通1E16cm −3から5E17c 5E17c from the P-type 801 is usually 1E16cm -3
−3の間でドーピングされており水平のチャンネルゲートオキサイドは8から15nmの間で少し厚めで、フローティングゲート840は普通N+でドーピングされたポリシリコン膜であり厚さは100nmから300n channel gate oxide horizontal is doped among the m -3 is slightly thicker at between 8 and 15 nm, 300n from the floating gate 840 is normally N + in be a doped polysilicon film thickness of 100nm
mの間で良い。 m may be between. コントロールゲート845はN+でドーピングされたポリシリコン膜である。 Control gate 845 is a polysilicon layer doped with N +. 選択ゲート850 Select gate 850
はポリシリコンか低抵抗のシリサイド或いはリフラクトリー材料でも良い。 It may be a silicide or refractory material of poly-silicon or low resistance. N+ソース拡散804はヒ素、リン、アンチモニーのイオン注入によって形成する。 N + source diffusion 804 is formed of arsenic, phosphorus, by ion implantation of antimony. N+ N +
ドレイン806は同じイオン注入材料で形成されるが垂直のチャンネル端810にセルフアライされており、これは段差形成直後、フローティングゲートポリシリコン840のデポジションの直前に行われる。 The drain 806 is are formed in the same ion implantation materials are self Arai channel end 810 of the vertical, this is immediately after the step-forming is carried out immediately before deposition of the floating gate polysilicon 840. N+ジャンクション806が消去に使われるときジャンクション80 Junction when N + junction 806 is used to erase 80
6はジャンクションのブレークダウンをより高くなるようジャンクションの深さを増すためにリンをドーピングする。 6 is doped with phosphorus to increase the depth of the junction so that a higher breakdown of the junction. フローティングゲート840と選択ゲート850 Select the floating gate 840 gate 850
の間でトンネリングにより消去がなされる時、ドレインジャンクションの深さは普通のヒ素でドーピングされたジャンクションで良い。 When erasing is made by tunneling between the depth of the drain junction it may be doped in the usual arsenic junctions. ここでチャンネルエレクトロンがN+ジャンクション804から提供されるが、エレクトロンが選択ゲートチャンネルに提供されるならばN+ Wherein if the channel electrons are offered by N + junction 804, electrons are provided to the select gate channel N +
ジャンクションのかわりにチャンネルエレクトロンの反転層(インバーテッドレヤー)を使つても良い。 The inversion layer of the channel electrons instead of the junction (inverted-les-yer) may be a used go-between.

【0090】コントロールゲート845にある一定レベル以上の電圧がかかるとコントロールゲートからキャパシティブリーにカップルされたフローティングゲートのポーテンシャルは垂直チャンネル領域810のしきい値電圧より高くなる、もし選択ゲート850もしきい電圧より高くするとエレクトロンがソースジャンクション8 [0090] Potensharu the floating gate certain level or higher voltage that is coupled from such the control gate capacitively Lee in control gate 845 is higher than the threshold voltage of the vertical channel region 810, if select gate 850 if heard the higher than the voltage electron source junction 8
04からドレインジャンクション806に流れ始める。 It begins to flow to the drain junction 806 from 04.
エレクトロンはMOSFETトランジスターで見られる様に水平の電界により加速される。 Electrons are accelerated by the electric field of the horizontal as seen in MOSFET transistors.

【0091】コントロールゲート845ポテンシャルが充分高く,フローティングゲートのポテンシャルがドレインとしきい電圧を加えた値より高くなると同時に,選択ゲート850がしきい電圧より少し高めで水平チャンネル抵抗が垂直チャンネル抵抗に比べて高くなっている限り、815に於けるチャンネルポーテンシャルはドレイン806に加えられた電圧に近づいて行く。 [0091] Control gate 845 potential is sufficiently high, at the same time the potential of the floating gate is higher than the drain and the threshold voltage value obtained by adding the horizontal channel resistance selection gate 850 at slightly higher than the threshold voltage as compared with the vertical channel resistance as long as it is higher, at channel port Ten Charlottenburg to 815 approaches to the voltage applied to the drain 806. そうすると水平と垂直チャンネルの交差点815で最高の電界が作られ、エレクトロンが最高スピードになり、エレクトロンの動きはまだ水平なので815のコーナーが注入点になる。 Then the maximum of the electric field is created at the intersection 815 of the horizontal and vertical channels, electrons becomes maximum speed, the movement of electrons still corner horizontal so 815 becomes the injection point. チャンネルで加速されたエレクトロンのエネルギーレベルがバリアの高さより高くなると、高エネルギーのエレクトロンはフローティングゲートにオキサイドを真っ直ぐに通し注入される。 When the energy level of the accelerated electrons in the channel is higher than the height of the barrier, high energy electrons are straight through injection of oxide into the floating gate. これと反対に、従来発明はエレクトロンのフォノン散乱により上方90度の方向転換いう非直接的プロセスによりフローティングゲートへ注入された。 On the contrary, the conventional invention has been injected into the floating gate by indirect processes referred turning of the upper 90-degree by phonon scattering electrons. このようにして、垂直チャンネル構造を用いてチャンネルからフローティングゲートへのエレクトロン注入効率を何桁も向上する。 In this way, also improved by orders of magnitude the electron injection efficiency into the floating gate from the channel using a vertical channel structure.

【0092】 [0092]

【実施例:段差チャンネル ドレインのあるEEPRO [Example: a step channel drain EEPRO
M NVRAMトランジスターの製造方法】本発明の主目的はEEPROMデバイス構造の新しい構造を示すこと、新構造のEPROM、EEPROMとNVRAMトランジスターのデバイス動作を示すこと,もう一つその構造を作る方法を示すことである。 The main purpose of the production method of the present invention of M NVRAM transistors to indicate a new structure of the EEPROM device structure, the new structure EPROM, that shows the device operation of the EEPROM and NVRAM transistors, to show another method of making the structure it is. 段差チャンネルをドレイン端に作るには多くの方法があるが,その中からいくつかを選んで説明する。 To make a step channel to the drain end there are many ways will be described choose some of them. 第1の方法は、チャンネル段差をフローティングゲートポリシリコンでおおうセルファラインを使わない簡単な方法である。 The first method is a simple method that does not use the self-alignment covering a floating gate polysilicon channel level difference. 第2の方法は、 The second method,
第1のセルファラインでない方法によるマスク工程中のミスアラインメントをミニマイズする方法である。 A method of minimization of misalignment in the mask step according to the method is not the first self-alignment.

【0093】 [0093]

【実施例:簡単な段差チャンネルドレイン形成方法】図9Aと9Bは、本発明の第7の特徴である段差チャンネル/ドレイン構造を第1の方法で作る方法を示す。 Example: Simple step channel drain forming method] Figures 9A and 9B illustrate a method of making a step channel / drain structure according to a seventh aspect of the present invention by the first method. LO LO
COSのデバイス分離かシャロートレンチ分離454の直後に,段差作りは図9Aに示された様に始まる。 Immediately after the device isolation or shallow trench isolation 454 of COS, step making begins in as shown in Figure 9A. このデバイスの領域は、まだ薄いシリコンオキサイドとCV Region of the device, yet thin silicon oxide and CV
Dデポジットしたナイトライドのダイエレクトリック(誘電膜)425で覆われている。 D deposit the nitride die Electric covered by (a dielectric film) 425. 図9Bのフォトレジスト462は、設定された段差領域定義するのに使われる。 The photoresist 462 in FIG. 9B is used to define the set step region. フォトレジスト層462をマスクとして使い、誘電層452がドライRIE又はKOHのようなウエットエッチでエッチされる。 Use photoresist layer 462 as a mask, the dielectric layer 452 is etched by wet etching, such as dry RIE or KOH. それから、シリコン基板が少なくとも30nmの深さに注意深くエッチされる。 Then, the silicon substrate is carefully etched to a depth of at least 30 nm. 段差の角度は水平のシリコンの表面より計って30度以上に保持されるべきであり、これは高注入効率を達成する為で、 Angle of the step should be maintained above 30 degrees is aimed from the surface of the horizontal silicon, which is in order to achieve a high injection efficiency,
エレクトロンを水平方向にフローティングゲートへと注入する為である。 This is to inject into the floating gate of electrons in the horizontal direction. この角度はRIEにおけるエッチ条件を設定することでコントロール出来る。 This angle can be controlled by setting the etching conditions in RIE. それからn−領域402は、チャンネルドレイン端415にヒ素、リンかアンチモンでセルフアラインメントによって注入される。 Then n- region 402 are injected into the channel drain edge 415 arsenic, by self-alignment with phosphorous or antimony. n−領域の注入量は段差413上のチャンネルオキサイド厚さをコントロールし、良好のゲートオキサイドの質を保つ為に5E19cm −3より少ない。 Injection volume of n- region controls the channel oxide thickness on the step 413, less than 5E19 cm -3 in order to keep the quality of the good gate oxide. n−ジャンクションの構造は段差チャンネル/ドレイン領域にセルファラインと云う簡単なプロセスで達成出来る。 n- structure of the junction can be achieved by a simple process called self-alignment in step channel / drain region. フォトレジスト462とダイレトリック層452を除去した後、トンネルオキサイド420を熱成長させる。 After removing the photoresist 462 and the die rhetorical layer 452, the tunnel oxide 420 is thermally grown. この段差チャンネル/ドレイン形成後、普通のEEPROMの工程が続けられる。 After this step channel / drain formation step ordinary EEPROM is continued.

【0094】 [0094]

【実施例:簡単な段差形成法を用いたスタックゲートトランジスターの製造方法】図4Aに於けるトランジスター400aと図6Aのトランジスター600aの形成方法を次に提供する。 Turn provides in transistor 400a and a method of forming the transistor 600a in Figure 6A in Figure 4A: Example production method of the stacked gate transistor using a simple step-forming method]. この2つのトランジスターの違いは、単にN−ドレインジャンクションにある。 The difference between the two transistors, simply the N- drain junction. フローティングゲートからN−ドレインへのトンネル消去の為の高電圧の為、トランジスター400aのN−ドレインジャンクションは600aのそれより深い。 For high voltage for the tunnel erase from the floating gate to the N- drain, N- drain junction of the transistor 400a is deeper than that of 600a. これはリンのような高拡散不純物の注入によって得られ、5E13/ This is obtained by injection of high diffusion impurity such as phosphorus, 5E13 /
cm2〜5E14/cm2の量のリンを100KeV〜 cm2~5E14 / cm2 of the amount of 100KeV~ phosphorus
180KeV のエネルギーで注入したものである。 One in which was implanted at an energy of 180KeV. 一方N−ドレイントランジスタ−600aはリンのイオン注入を30KeV〜100KeVのエネルギーで作られる。 Meanwhile N- drain transistor -600a is made of energy 30KeV~100KeV ion implantation of phosphorus. トランジスター600aにはN−ドレイン用にヒ素も使える。 The transistor 600a can also be used arsenic for the N- drain. その時トランジスター600aのNドレインジャンクションの深さはヒ素のソースジャンクション位浅くなる。 The depth of the N-drain junction of the time transistor 600a is shallow source junction position of arsenic. フローティングゲートポリシリコン440は熱成長させたトンネルオキサイド420上にディポジットされ、ポリシリコン層上に薄いオキサイドが成長される。 Floating gate polysilicon 440 is deposit on the tunnel oxide 420 is thermally grown, a thin oxide on the polysilicon layer is grown. それからフォトレジストマスク464がつけられ、 Then the photoresist mask 464 is attached,
図9Cに示されるようにフローティングゲートを隣のセルから分離させる。 Separating the floating gate from the adjacent cell as shown in Figure 9C.

【0095】ONOやナイトライドを加えたオキサイドのようなコンポジットの(合成の)誘電層430がデポジットで作られ,その上に第2のコントロールゲートポリシリコン445を作る。 [0095] ONO or nitride added with the composite, such as oxide (synthetic) dielectric layer 430 is made of a deposit, making second control gate polysilicon 445 thereon. 誘電層455をコントロールゲートポリシリコン上に作成後、図9Dに於けるフォトレジストマスク466を使い,注意深くリアクティブイオンエッチングでコントロールゲートとフローティングゲートをエツチする,その次にステップのソース/ドレインジャンクション領域にイオン注入をする。 After creating a dielectric layer 455 on the control gate polysilicon, use in photoresist mask 466 in FIG. 9D, to Etsuchi the control gate and the floating gate carefully reactive ion etching, source / drain junction regions in step to the next the ion implantation. 普通のF Ordinary F
ET工程での側壁スペーサー形成、拡散アニーリング、 Sidewall spacers formed, diffusion annealing in ET step,
パシベーション、コンタクトホール穴開け、配線用の金属工程等が続く。 Passivation opened contact hole hole, a metal process and the like for wiring is followed. こうして図仏に示されるスタックトランジスター400aや図6Aに示されるトランジスター600aの最終的デバイス構造が得られる。 Thus the final device structure of the transistor 600a shown in stack transistors 400a and FIG. 6A shown in FIG Buddha is obtained.

【0096】 [0096]

【実施例:簡単な段差形成法を用いたスプリットゲートトランジスターの製造方法】段差チャンネル形成後は段差チャンネル/ドレインのあるスプリットゲートトランジスター400bと600bの製造工程は一般的に作られているスプリットゲート工程と少しも異ならない。 Split gate process the manufacturing process of split gate transistor 400b and 600b which is generally made after the step channel formation: Example production method of split gate transistor with a simple step-forming method] have a step channel / drain If it does not differ at all. 段差チャンネル形成中はN−ドレインジャンクションの要求条件は2つのトランジスターで異なる。 During step channel formation requirements N- drain junctions differ in two transistors. トランジスター400bのN−ドレインはフローティングゲートからN−ドレインへのトンネル消去のため高電圧用にデザインされており、その為トランジスタ−400bのN−ドレインジャンクションは600bのそれより深く、高拡散リンの注入によって得られるが、5E13/cm N- drain of transistor 400b is designed for high voltage for the tunnel erase to N- drain from the floating gate, N- drain junctions Therefore transistor -400b is deeper than that of 600b, injection of high diffusion phosphorus obtained by but, 5E13 / cm 3 ~
5E14/cm の量のリンを100KeV〜180K 5E14 / cm 3 in an amount of 100KeV~180K phosphorus
eV間のエネルギーで注入する。 It is implanted at an energy between eV. 一方トランジスター0 On the other hand transistor 0
0bのN−ドレインは30KeV〜100KeVと云ったリンイオン注入の小さいエネルギーによって形成される。 N- drain of 0b are formed by a small energy of phosphorus ions implanted with said that 30KeV~100KeV. トランジスター600bにはN−ドレインの為のヒ素を使っても良い。 The transistor 600b may be used arsenic for the N- drain. こうしてトランジスター600bのN−ドレインジャンクションの深さはヒ素ソースジャンクションと同じくらい浅い。 Thus N- drain depth of the junction of transistor 600b is shallow much the same as the arsenic source junction.

【0097】図10Bに於いてフォトレジストマスク4 [0097] The photoresist mask 4 In FIG. 10B
65がN+ジャンクション形成のために使われる、そしてヒ素、リン或いはアンチモンの種類を使ったN+イオンを注入する。 65 is used for the N + junction formed and implanted arsenic, N + ions with different phosphorus or antimony. そして隣接したセル間のフローティングゲートを図9Cのようにフィールドオキサイド上で分離する。 And separating the floating gates between adjacent cells on the field oxide as shown in Figure 9C. チャンネル418上の薄いオキサイドを除去した後、スプリットゲートチャンネルゲートオキサイドとポリオキサイドを熱成長させる。 After removing the thin oxide on the channel 418, the split gate channel gate oxide and poly oxide is thermally grown. それからONOやナイトライドオキサイドと云ったコンポジットの誘電層、その後図10Cに示された第2コントロールゲートポリシリコン445がデポジットされる。 Dielectric layer composites say then an ONO or nitride oxide, a second control gate polysilicon 445 shown in subsequent Figure 10C is deposited. 404のN+のイオン注入量は5E20 から5E21cm −3云ったかなり高いものが選ばれているが、これはオキサイド424を図10Cに於けるスプリットチャンネルゲート418上のゲートオキサイド428と比較しN+拡散404上に厚く成長させる為である。 Ion implantation of N + 404 is selected is quite high that say 5E21cm -3 from 5E20, which is compared with the gate oxide 428 on in the split channel gate 418 the oxide 424 in FIG. 10C N + diffusion 404 This is because to grow thicker above.

【0098】誘電コンポジット層430(合成誘電層) [0098] dielectric composite layer 430 (synthetic dielectric layer)
とスプリットチャンネル領域428を作成後,コントロールゲートポリシリコンはデボされ,フォトレジストマスクを使い注意深いリアクティブィオンエッチングによりコントロールゲートとフローティングゲートを同時にエツチする。 And after creating a split channel region 428, the control gate polysilicon is Devon, simultaneously Etsuchi the control gate and the floating gate by careful reactive I on etched using the photoresist mask. それから側壁スペーサー作成、拡散アニーリング、パシペーション、コンタクトホール穴開けと配線メタライゼーション等の普通のFET工程が続く。 Then sidewall spacers create, diffusion annealing, Pashipeshon, contact hole drilling and wiring metallization like ordinary FET process is followed. こうしてスプリットゲートトランジスター(図4Aの)4 Thus split gate transistor (in FIG. 4A) 4
00bと図6Aのトランジスター600bの最終的なデバイス構造が得られる。 The final device structure of transistor 600b in 00b and FIG. 6A is obtained.

【0099】各々の方法により簡易な工程によりセルフアラインの拡散領域を持った高注入段差チャンネル構造を持つトランジスター400a、400b、600aと600bが得られる。 [0099] transistor 400a having a high injection step channel structure having a diffusion region of the self-aligned by a simple process by each method, 400b, is 600a and 600b are obtained. 一旦段差チャンネル/ドレインが形成されると従来のスタックゲートトランジスターやスプリットゲートトランジスターの工程が続く。 Once step channel / drain of a conventional Once formed of stacked gate transistor and split gate transistor process continues.

【0100】 [0100]

【実施例:大きな側面ゲートを持つ段差スプリットゲートトランジスターの製造 【実施例:大きな側面ゲートを持つ段差スプリットゲートトランジスターの製造方法】スプリットゲートトランジスター600cの第2の製造方法は水平チャンネルとフローティングゲート下のオーバーラップしたLnの長さを正確にコントロールする方法である。 EXAMPLES: large manufacturing EXAMPLE aspect stepped split gate transistor having a gate: second manufacturing method of the production method] split gate transistor 600c of the stepped split gate transistor with a large side gates horizontal channel and under the floating gate a precise control methods the length of the overlapping Ln. 2つの製造方法を次に説明する;第1は比較的に大きな水平チャンネルをフローティングゲートの下に作るもので、第2は水平チャンネルの長さが短いものである。 Will now be described two manufacturing methods; first intended to make a large horizontal channel relatively under the floating gate, the second is one short length of the horizontal channel. 図11A〜11 Figure 11A~11
Gは上述の本発明の特徴に関連した段差チャンネル/ドレイン構造のあるスプリットゲートトランジスター60 Split gate transistor 60 G with a step channel / drain structure associated with features of the invention described above
0cの製造方法のバリエーションを示す。 It shows a variation of the method of manufacturing 0c. LOCOSのデバイス分離又は浅いトレンチの分離の後、ワードラインゲート645(トランジスター600bに於けるスプリットゲートチャンネル618の機能にあたるもの)が図11Aに示されている、そこでポリシリコン645の高さは約250nmから400nmの間で,ポリシリコンは100から200nmの誘電層655で覆われている。 After the LOCOS device isolation or shallow trench isolation, word line gate 645 (which corresponds to the function of in the split gate channel 618 in transistor 600b) is shown in FIG. 11A, where a height of about 250nm of polysilicon 645 in between the 400 nm, polysilicon is covered with 100 from 200nm of dielectric layer 655. ポリシリコンが定義された後薄いオキサイド(10 Thin oxide after the polysilicon has been defined (10
〜20nm)656がポリ側壁上に熱成長され、その後薄いナイトライド657がCVDデポジションによって作られる(図11B)。 To 20 nm) 656 is thermally grown on the poly sidewall, then a thin nitride 657 is made by CVD deposition (Fig. 11B). フォトレジスト661はコンタクト領域を設定するのに使われる。 The photoresist 661 is used to set the contact area. フォトレジストマスクを使ってナイトライド膜657がRIEによって等方的にエッチされ、N+ソースジャンクションをの為にヒ素等のイオンが注入される。 Nitride film 657 is isotropically etched by RIE, ion such as arsenic for the N + source junction are injected with a photoresist mask. フォトレジストを除去した後,図11Cの側壁オキサイド(50〜80nm)65 After removing the photoresist, sidewall oxide FIG 11C (50 to 80 nm) 65
8を反対側のポリシリコンゲート645の656のそれより数倍厚い熱酸化膜をコンタクトホール領域に選択的に熱成長させる。 8 is selectively thermally grown on the opposite side of the 656 several times thick thermal oxide film than that of the polysilicon gate 645 in the contact hole region.

【0101】コンタクトホールの底部のオキサイドは垂直なRIEによってエッチされる,その間フローティングゲート側のナイトライド656が下部の酸化を防ぎジャンクションN+604上の酸化膜のエッチ時のエッチストップともなる。 [0102] oxide at the bottom of the contact hole is etched by vertical RIE, nitride 656 of the floating gate side and also acts as an etch stop during etching of the oxide film on the junction N + 604 prevents oxidation of the lower therebetween. ポリシリコン670は180〜20 Polysilicon 670 180-20
0nmの厚さがあり、デポジットされた時点では図11 There is a thickness of 0 nm, 11 at the time it was deposited
Dの点線で示される。 It is shown by dashed D.

【0102】フローティングゲート上の水平チャンネル長610を決める側壁スペーサー672を形成する為に垂直ドライエッチがなされる。 [0102] Vertical dry etch to form sidewall spacers 672 which determines the horizontal channel length 610 on the floating gate is made. 0.3μmのリソグラフィーが使われる時、ゲート幅とスペース645は0.3 When 0.3μm lithography is used, gate width and space 645 is 0.3
μmであり、厚い側壁オキシデーション658の後のコンタクト穴は0.25μm位である。 A [mu] m, the contact hole after thick side wall oxidation 658 is 0.25μm position. それ故コンタクトホール671はポリシリコン670が150nmより厚いときにはポリ側壁エッチ後でさえまだこのポリシリコンで完全に埋まっている。 Therefore the contact holes 671 when the polysilicon 670 is thicker than 150nm is completely filled even still polysilicon after poly sidewall etch. 埋まったポリシリコンはセルフアラインしたコンタクトを形成するのに使われる。 Buried polysilicon is used to form the contacts self-aligned. ポリシリコンスペーサーをエツチした後N−ドレイン62 After the Etsuchi polysilicon spacer N- drain 62
0用のリンが1cm につき1E14−7E15の量が50.100KeVで注入される。 Phosphorus for 0 the amount of 1E14-7E15 per 1 cm 2 is implanted at 50.100KeV. それから薄いナイトライド層657がポリスペーサー672をエッチマスクとして垂直方向にエッチされる。 Then a thin nitride layer 657 is etched vertically poly spacers 672 as an etch mask. ここに於ける断面は図11Dのようになる。 Here in cross-section is as shown in FIG 11D. 1回のポリシリコンデボジションで水平チャンネル部を作ると同時に、コンタクト穴を埋めるセルフアラインしたボーダーレスコンタクトを提供することがこの工程のユニークな特徴の一つである。 One polysilicon Devon Jishon simultaneously makes a horizontal channel portion is, it is one of the unique features of this process to provide a borderless contact that self-aligned to fill the contact hole. 図11Eのフォトレジスト662はセルフアラインで作られた側壁ポリシリコンの除去中コンタクトホール内のポリシリコンを守る為に使われる。 The photoresist 662 of FIG. 11E is used to protect the polysilicon-made during the removal of the sidewall polysilicon contact hole in self-alignment. 側壁ポリシリコンをマスクとして薄いナイトライド657をエツチする。 To Etsuchi thin nitride 657 sidewalls polysilicon as a mask. つぎに薄いナイトライド657をマスクとして熱オキサイドの656をエツチ,引き続き基板をドライエッチして約50nmの垂直段差を作る。 Then thin Etsuchi 656 thermal oxide to nitride 657 as a mask, subsequently making vertical step of dry etching to about 50nm substrate. 次に熱オキサイドを形成, Then form a thermal oxide,
その後選択的且つ等方的に化学ドライエッチによりナイトライド657を除去する。 Removing nitride 657 Subsequent selectively and isotropically chemical dry etching. この点で断面図が11Eである。 Sectional view is 11E in this regard. フォトレジスト662を除去した後オキサイド6 Oxide after removing the photoresist 662 6
56はHF液の薄い液でウエットエッチする。 56 wet etching with a thin liquid of HF solution. 再び熱オキサイド(50−100nm)をチャンネル領域620 Channel region 620 heat oxide (50-100 nm) again
とポリシリコン630の側壁に成長させ(側壁ポリ上のオキサイドはシングルクリスタルシリコン基板上より少々厚めである)。 And grown on the sidewall of the polysilicon 630 (oxide on the sidewalls poly is slightly thicker than the single crystal silicon substrate). このオキサイド層にN O環境でナイトライド化を加えてその後酸化を繰り返えしてピンホールを最小にとどめる。 Keep the pinhole minimizes by Kaee repeated thereafter oxidized by adding nitride reduction in N 2 O environment to the oxide layer.

【0103】ナイトライゼーションのかわりに薄いCV [0103] thin instead of the night metallization CV
Dのナイトライド層(約6nm)をデポジットしても良い。 D nitride layer (about 6nm) may be deposited. それからフローティングゲートポリシリコンをCV Then floating gate polysilicon CV
Dによりコンフォーマルにデポジットし,図11Fに示されるようにRIEによって垂直にエッチする。 It deposited conformally by D, and etched vertically by RIE as shown in FIG 11F. ポリシリコンの厚さが側壁の寸法を決め,それがフローティングゲートの長さを決める。 The thickness of the polysilicon dimensioned sidewalls, it determines the length of the floating gate. CVDの厚さは大変正確にコントロールされ得るので(5%以内)水平チャンネル長とLn長の寸法は非常に正確に設定される。 Since the thickness of the CVD can be very accurately controlled (within 5%) the size of the horizontal channel length and Ln length are very accurately set. この2つの側壁工程を使い正確にデザインゴールを満たすことが出来る。 The two side walls steps to use accurately can meet the design goal. ナイトライデーションとポリの側壁オキサイド6 Night Rye retardation and poly side wall oxide 6
30上のナイトライド層の存在の目的はリテンションタイムをよくするためで,ワードゲート645とフローティングゲート640の間のリーク電流を減らす事にある。 The purpose of the presence of nitride layer on 30 in order to improve the retention time is to reduce the leakage current between the word gate 645 and floating gate 640. トンネル消去電圧減少のためにシリコンナイトライドをシリコンに富んだシリコンオキサイドに更えても良い。 May Sarae the silicon nitride to silicon oxide rich silicon for the tunnel erase voltage decreases. 側壁ポリのフローティングゲートの隣接セル分離, Neighboring cell isolation sidewall poly floating gate,
コンタクトポリの分離は同時にフォトレジストマスク(従来発明によるフローティングゲートEEPROM工程に使われるスリットマスクに相当)を使い図11Hの640Sと671Sで示されるようにリアクティブイオンエッチにより分離される。 Separation of the contact poly is separated by reactive ion etching as simultaneously indicated by a photoresist mask 640S and 671S of the (floating gate EEPROM corresponding to the slit mask used in process according to the conventional invention) was used Figure 11H. その後ポリシリコンフローティングゲートの熱酸化とCVDオキサイドのデポジションとナイトライドコンポジット層629が続く。 Then deposition and nitride composite layer 629 of polysilicon floating gates of thermal oxidation and CVD oxide followed. コンポジット層629の目的はフローティングゲートポリシリコン640をコンタミネーションと湿気から守るためである。 The purpose of the composite layer 629 is to protect the floating gate polysilicon 640 from contamination and moisture. ここより普通の工程に入る:フォスフォシリケートガラス(PSG)のようなパシベーション層のデポジション、CMPによる平旦化、コンタクトホールの穴開け、タングステンかアルミニウムか銅を使ったコンタクトホール埋め込み、そして配線用メタライゼーションである。 Here from entering the usual steps: phosphosilicate passivation layer deposition, such as silicate glass (PSG), CMP by flat Danka, drilling of the contact hole, buried contact hole with tungsten or aluminum or copper, and wire it is a metallization. この工程が終わった後の断面図を図11Gに示す。 The cross-sectional view after this process is finished is shown in FIG. 11G. 図11Hにメモリーセルを上から見た図を示す。 It shows a top view of the memory cell in FIG. 11H.
この簡単なプロセスでセルフアラインで段差チャンネル/n−ドレイン領域の構造が達成できる。 Structure of step channel / n-drain regions in self-alignment with this simple process can be achieved.

【0104】このようにしてチャンネル長、水平チャンネル及びスプリットゲートのフローティングゲート下の段差N−ドレインの長さを側壁技術を使って正確に細かく形成することが出来る。 [0104] In this manner, the channel length, the length of the step N- drain under the floating gates of the horizontal channel and split gate can be precisely finely formed using a sidewall technique. そしてフローティングゲート下の水平チャンネルを設定するために使われるポリシリコンはセルフアラインされるコンタクトホールを埋め込むためにも使われている。 The polysilicon which is used to set the horizontal channel under the floating gate is also used to fill the contact holes to be self-aligned.

【0105】 [0105]

【実施例:小さな側面ゲートを持つ段差スプリットゲートトランジスターの製造方法】図12Aから図12C迄に段差チャンネル/ドレイン構造のあるスプリットゲートトランジスター600cのバリエーションの製造方法を示す。 Showing a method of manufacturing a variation of the split gate transistor 600c in FIGS. 12A: Example production method of the stepped split gate transistor having a small side gate] step channel / drain structure until Figure 12C. ここでフローティングゲート下の水平チャンネル長は100nm以下で従来の水平チャンネル長(15 Here horizontal channel length under the floating gate is conventional horizontal channel length is 100nm or less (15
0nm以上)と比べて大変小さい。 0nm or more) very small compared to the. これらの2つのトランジスターの工程は大変似ている。 Process of these two transistors are very similar.

【0106】LOCOS分離か浅いトレンチ分離によるデバイス分離の後,ワードラインゲート645(トランジスター600bのスプリットゲートチャンネル618 [0106] After the device isolation by the LOCOS isolation or shallow trench isolation, word line gate 645 (transistor 600b split gate channel 618
の機能に相当する)は図11Aに示されているように設定されているがポリシリコン645の高さは約250n Equivalent to function) height has been set as shown in FIG. 11A polysilicon 645 about 250n
mから400nmの間である,そのポリシリコンは10 It is between 400nm from m, the polysilicon 10
0から200nmの誘電層655で覆われている。 It is covered with a dielectric layer 655 of 200nm from 0. そして薄い酸化膜(10−20nm)656がポリシリコン側壁上に熱成長され、薄いシリコンナイトライド657 The thin oxide film (10-20 nm) 656 is thermally grown on the polysilicon sidewalls, a thin silicon nitride 657
が図11Bで示されるようにCVDでデポジションされる。 There is deposited by CVD as shown in Figure 11B. ここでナイトライドの厚さが水平チャンネルの長さ(100nm以下)を決定する。 Wherein the thickness of the nitride determines the length of the horizontal channel (100 nm or less). フォトレジスト661 Photoresist 661
はコンタクト領域を保護するのに使用される。 It is used to protect the contact area. フォトレジストマスクを使ってナイトライド膜657はRIEにより等方的にエッチされヒ素等のイオンが注入されてN Photoresist nitride film 657 with the mask is isotropically etched by ions such as arsenic is implanted by RIE N
+ソースジャンクションを形成する。 + To form the source junction.

【0107】フォトレジストを除去した後側壁オキサイド(50−80nm)、図11Cの658は反対側のポリシリコンゲート645の656より数倍厚いコンタクト領域に選択的に熱成長させる。 [0107] The photoresist sidewall oxide after removing the (50-80nm), 658 in FIG. 11C is selectively thermally grown on the opposite side of several times thicker contact region than 656 of the polysilicon gate 645. コンタクトホールの底のオキサイドはRIEで垂直にエッチされる。 Oxide at the bottom of the contact hole is etched vertically by RIE. その間ナイトライド657がその他の領域の酸化を防ぐと共にジャンクションN+604上のオキサイドのエッチング中のエッチストップともなる。 Meanwhile nitride 657 and also acts as an etch stop during etching of the oxide on the junction N + 604 prevents the oxidation of other areas. そして図11Dの点線で示されるように180−200nm厚のポリシリコン67 The polysilicon 67 180-200Nm thickness as indicated by the dotted line of FIG. 11D
0がデポジットされる。 0 is deposited. 側壁スペーサー672を形成するため方向性のドライエッチをする。 The direction of the dry etch to form sidewall spacers 672. 0.3μmリソグラフィーを使うとゲート幅とスペース645が0.3μ Using 0.3μm lithography and gate width and space 645 is 0.3μ
mになる。 It becomes m. それで厚い側壁オキシデーション658の後のコンタクトホールは約0.25μmになる。 So the contact hole after thick side wall oxidation 658 is about 0.25μm. それでコンタクトホール671はポリシリコン670が150n So the contact hole 671 is poly-silicon 670 150n
m以上であればポリ側壁エッチの後、まだ完全に埋め込まれている。 After poly sidewall etch if more m, it is embedded in yet complete. この埋め込まれたポリシリコンはセルフアラインコンタクトを形成するのに使われる。 The embedded polysilicon is used to form the self-aligned contact. フォトレジスト662は側壁ポリシリコンを除去する時にコンタクトホールの中のポリシリコンを守るために提供されている。 The photoresist 662 is provided to protect the polysilicon in the contact hole when removing the sidewall polysilicon. そしてナイトライド657が垂直にエッチされ図1 The nitride 657 is etched perpendicularly Figure 1
2Bの点線で示されたナイトライドスペーサーが層65 Nitride spacer layer 65 indicated by a dotted line in 2B
6の下の熱オキサイドの設定に使われる。 6 is used to set the thermal oxide under. それからナイトライド657が選択的に化学ドライエッチによって除去される。 Then nitride 657 is selectively removed by chemical dry etching. ナイトライドスペーサーの設定後にN−ドレイン602の為にリンがcm に付き1E14.7E1 1E14.7E1 per phosphorus for after setting the nitride spacers N- drain 602 in cm 2
5の間のドーズ量で50−100KeVのエネルギーで注入される。 A dose of between 5 are implanted at an energy of 50-100KeV. シリコンの基板の垂直ドライエッチを続けて50nmの段差を作る。 Make a difference in level of 50nm continued to vertical dry etching of silicon substrate. N−ドレインのイオン注入は段差形成後でも良い。 Ion implantation of N- drain good even after step forming. ここでの断面図が図12Bである。 Here sectional view in the diagrams 12B. フォトレジスト662を除去した後オキサイド66 Oxide after removing the photoresist 662 66
5は薄められたHFバッファー液でウエットエッチされる。 5 is wet-etched by HF buffer solution is diluted. 熱酸化膜(50−100nm)はチャンネル領域6 Thermal oxide film (50-100 nm) is the channel region 6
20上と側壁ポリシリコン630に成長させられる。 It is grown 20 and on the sidewall polysilicon 630.
(ポリ上の側壁酸化膜はシングルクリスタルシリコン基板上より少々厚めである。) (Sidewall oxide film on poly is slightly thicker than the single crystal silicon substrate.)

【0108】オキサイド層はN O環境でナイトライド化されオキシデーションを繰り返しピンホールを最小限にとどめる。 [0108] oxide layer is to minimize the repeat pinhole oxy retardation is nitrided in in N 2 O environment. ナイトライドの代わりに薄いCVDのシリコンナイトライド層(約6nm)にしても良い。 Thin CVD silicon nitride layer in place of the nitride may be (about 6 nm). それからフローティングゲートポリシリコンが図12Cに示されるようにCVDでコンフォーマルにデポジットされ, Then floating gate polysilicon is deposited conformally by CVD as shown in FIG. 12C,
その後RIEによる垂直エッチをほどこす。 Subjected to a vertical etch by then RIE. ポリシリコンの厚さが側壁の寸法をコントロールし、側壁の寸法がフローティングゲート長をコントロールする。 The thickness of the polysilicon control the size of the side wall, the dimensions of the side wall to control the floating gate length. CVDの厚さは(5%以内)大変正確にコントロールされるので,ナイトライドとポリシリコンのCVDを使う2つの側壁工程により水平チャンネルの長さとLnの長さを大変正確に設定することが出来る。 Since the thickness of the CVD is (within 5%) a very precise control can be set very accurately the length and the length of Ln in the horizontal channels by two side walls steps using CVD of nitride and polysilicon . 窒化とポリ側壁オキサイド630上のナイトライド層を作る目的はワードゲート645とフローティングゲート640の間のリーク電流を減少し、リテンションタイムを良くすることにある。 The purpose of making nitride layer on the nitride and poly sidewalls oxide 630 reduces the leakage current between the word gate 645 and floating gate 640 is to improve the retention time. 窒化膜はトンネル消去電圧を減らす為にシリコンに富んだオキサイドに変えても良い。 Nitride film can be changed to oxide rich silicon to reduce the tunnel erase voltage. 側壁ポリエッチの後フローティングゲートと隣接のセル間のコンタクトポリは同時にフォトレジストマスクを使って(従来のEEP Using the contact poly photoresist mask at the same time between the floating gate and the adjacent cell after the sidewall poly etch (conventional EEP
ROMフローティングゲート工程に使われるスリットマスクのように)図11Hの640Sと671Sに示される様に注意深いリアクティブイオンエッチで分離する。 Separating a ROM floating as in the slit mask is used to gate process) FIG. 11H of 640S and careful reactive ion etch as shown in 671S.
それからポリシリコンフローティングゲートの熱酸化とナイトライドコンポジット層629が続く。 Then thermal oxidation and nitride composite layer 629 of polysilicon floating gate is followed. コンポジット層629の目的はフローティングゲートポリシリコン640をコンタミネーションと湿気から守る事である。 The purpose of the composite layer 629 is to protect the floating gate polysilicon 640 from contamination and moisture.

【0109】それから普通の工程が続く:PSGの様なパシベーション層のデポジション、CMPによる平旦化、コンタクトホールの穴埋め、そして配線金属工程である。 [0109] and then the usual process is followed: the deposition of such a passivation layer of PSG, CMP by flat Danka, filling the contact hole, and a wiring metal process. そのメモリーセルを上から見るとちようど図10 Looking at the memory cell from the top Chiyo Udo Figure 10
Hの様に見える。 H looks like. こうしてセルフアラインで水平段差チャンネル/n−ドレイン領域を達成できる。 Thus achieve horizontal step channel / n-drain regions in self-alignment.

【0110】こうしてチャンネル長とスプリットゲートのフローティングゲート下の水平チャンネル長とN−ドレイン長は2つの側壁技術を使って正確に設定できる。 [0110] Horizontal channel length and N- drain length under the floating gate channel length and split gate thus be accurately set with the two side walls techniques.
ポリシリコンで埋め込まれたセルフアラインしたコンタクトも提供されている。 Also contacts self-aligned buried with polysilicon are provided.

【0111】 [0111]

【実施例:トレンチスプリットゲートトランジスターの製造方法】図13Aから図13Gはトランジスタ−60 FIG. 13G transistor -60 from Figure 13A: Example production method of a trench split gate transistor]
0dと600eの製造方法を示すが600eはトランジスタ−600dのバリエーションである。 It shows a manufacturing method of 0d and 600e 600e is a variation of the transistor -600D. デバイス分離形成(浅いトレンチかLOCOS)直後,図13Aに示されたデバイス領域に50nm厚のナイトライド層65 Immediately after the device isolation formed (shallow trench or LOCOS), nitride layer 65 of 50nm thick on the device region shown in FIG. 13A
2がまだ残っている。 2 still remains. このナイトライド層のソース60 The source of the nitride layer 60
4とドレイン606領域(図13B)はフォトレジストマスクを使って除去される。 4 and drain 606 regions (FIG. 13B) is removed by using a photoresist mask. それから窒化膜より少し厚めにCVD酸化膜を図13Cの点線で示すようにデポジットしCMPをする。 Then deposited by the CMP, as shown in a little thicker than the nitride film CVD oxide film by a dotted line in FIG. 13C. 平旦化は拡散層上の穴を埋め少なくとも50nmの厚さのオキサイドを提供する。 Flat Danka provides oxide thickness of at least 50nm fill holes on the diffusion layer. 段差領域に埋め込みフローティングゲートを形成するために図13Dで示されるようにフォトレジストマスク662を使ってフローティングゲート領域を露出し緩やかなRI Gradual RI exposed floating gate region by using the photoresist mask 662 as shown in Figure 13D to form a buried floating gate step region
Eでシリコンを100nm〜300nmエッチする。 To 100nm~300nm etch the silicon in E. 複数のヒ素注入を違った量,注入の傾斜角度を調整しながら浅いジャンクション603を達成する,段差側壁61 The amount different multiple arsenic implanted to achieve shallow junction 603 while adjusting the inclination angle of the injection, the step sidewall 61
3では、1E17cm から5E17cm の間の表面濃度になり段差602の底面ではもっと高い添加レベルを持つが、それは5E19cm 以下である。 In 3, but has a higher addition levels in the bottom of the step 602 becomes the surface concentration of between 5E17 cm 3 from 1E17 cm 3, it is 5E19 cm 3 or less. オプションとして水平面と垂直面の角に於ける電界を高くする為に浅いヒ素化側壁ジャンクションよりも少し深めにボロンヘイローを注入しても良く、その場合ここが注入点になる。 Horizontal and may be implanted boron Halo deeper slightly than shallow arsenic hydride sidewall junction to high in electric field at the corner of the vertical plane as an option, in which case here becomes the injection point.

【0112】フォトレジストマスク662除去後は段差シリコン表面をクリーンにし、図13Eに示される様に薄い7〜12nmの酸化膜を熱成長させる。 [0112] The photoresist mask 662 after removal is a step silicon surface clean, thin 7~12nm oxide film as shown in FIG. 13E is thermally grown. それからポリシリコン層を段差の深さより少し厚めにすべきだが図13Eの点線で示されるようにCVDでコンフォーマルにデポジットする。 Then it should be slightly thicker than the depth of the step a polysilicon layer will be deposited conformally by CVD, as shown by the dotted line in FIG. 13E. そのポリシリコン層は化学研磨(C Its polysilicon layer is chemically polished (C
MP)によって平担化されドライRIEによって表面を少しだけ低くする。 To slightly lower surface by flattening by dry RIE by MP). 図13Eの段差領域の残りの埋め込まれたポリシリコンはフローティングゲートになる。 The remaining of embedded polysilicon stepped region of FIG. 13E is a floating gate. 薄い酸化膜を熱成長させた後窒化膜652をリン酸(フォスフォリックアシッド)か化学研磨で選択的に除く。 Selectively excluding a thin oxide film of phosphoric acid nitride film 652 after thermally grown (phosphosilicate butyric acid) or chemical polishing. 表面をクリーンにした後、酸化膜628(7nm〜15n After the surface to clean, the oxide film 628 (7nm~15n
m厚)を選択チャンネルゲート618とフローティングゲート上のカプリングオキサイド630上に熱成長する。 m thick) is thermally grown on the coupling oxide 630 on the selected channel gate 618 and the floating gate. ポリシリコン上の酸化膜630はシリコン基板上の酸化膜より少し厚めである。 Oxide film on the polysilicon 630 is slightly thicker than the oxide film on the silicon substrate. これはポリシリコンのドーピングの成長率が高い為である。 This is because the growth rate of the doping of poly-silicon is high. 酸化膜はNO環境で窒化せれ、ピンホールを最小限にとどめる為にもう一度軽く酸化を繰り返す。 Oxide film ask nitride in NO environment, repeat once again lightly oxidized in order to keep the pin hole to a minimum. 窒化のかわりにCVDでナイトライド層(約6nm)又はシリコンリツチオキサイドを図1 Nitride layer by CVD in place of the nitride (about 6 nm) or silicon Ritsuchi oxide 1
3Fに示すようにデポジットしても良い。 It may be deposited as shown in 3F. 選択ゲートのポリシリコンはCVDでコンフォーマルにデポジットする。 Polysilicon of the selection gate is deposited conformally CVD. 図13Gに示すように隣接したSTI領域上で選択ゲートを分離する為にポリシリコン層をエッチする。 Etched polysilicon layer to separate the selected gate on the STI region adjacent as shown in FIG. 13G. このようにしてメモリートランジスター600dが得られる。 Memory transistor 600d is obtained in this way. それからパシベーション、コンタクトホール設定、 Then passivation, contact hole set,
配線と云った普通のFET工程が続く。 Wiring and went normal FET process is followed. 上から見たメモリーセルが図13Hである。 Memory cell as viewed from above is shown in FIG 13H. 同じ工程を使い前記のデザインのN+ドレイン形成部分を除くと高集積のセル60 Excluding N + drain forming part of the design using the same process the high integration of the cell 60
0eのバリエーションが得られる。 Variations of 0e is obtained. 高集積のメモリーアレイは多くの600eタイプのトランジスターをへいれつに並べることにより実現できる。 Highly integrated memory array can be realized by arranging the transistors of many 600e types in parallel.

【0113】 [0113]

【発明の効果】チャンネルホツトエレクトロンの速度方向の水平面に対し,垂直にフローテイングゲートを置くと同時に垂直面チャンネルの不純物分布を最適化した, Relative velocity direction of the horizontal surface of the channel ho bract electron according to the present invention, were optimized vertical distribution of impurities at the same time a vertical plane channel Place the floating gate,
垂直段差トランジスター構造を構成することにより,垂直ゲートとドレイン電圧の水平電界相乗効果と非散乱直進注入はエレクトロンのフローテイングゲートへの注入効率を著しく高める事が出来る。 By configuring the vertical offset transistor structure, the horizontal field synergies and unscattered straight injection of a vertical gate and the drain voltage can be significantly increase injection efficiency into the floating gate of electrons. それは低電圧,高速のEEPROM,Flashメモリーに応用され得るが, Although it can be applied low voltage, high-speed EEPROM, a Flash memory,
ビツト線の電圧選択時に同時に書き込み消去も出来るN N, which can also write and erase at the same time as the voltage selection of the bit line
VRAMをも可能とする。 Also to enable VRAM.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

図1Aはチャンネルホットエレクトロンをフローティングゲートに注入してプログラムする従来技術によるEP Figure 1A is EP according to the prior art programmed by injecting channel hot electrons into the floating gate
ROMセルの断面図である。 It is a cross-sectional view of a ROM cell. 図1Bは従来技術によるスプリットEPROMセルの断面図であり,チャンネルホットエレクトロンをフローティングゲートへの注入によってプログラムする。 Figure 1B is a cross-sectional view of a split EPROM cell according to the prior art, programming a channel hot electron by injection into the floating gate. 図2は従来技術によるスタックE Figure 2 is a stack E according to the prior art
PROMセルの断面図であり,'ラッキーエレクトロンモデル'のフローティングゲートへのチャンネルホットエレクトロン注入の説明に使われている。 Is a cross-sectional view of a PROM cell, are used in the description of the channel hot electron injection into the floating gate of the 'lucky electron model'. 図3Aは、従来技術によるスタックEEPROMセルの断面図でフローティングゲートからソース領域へのエレクトロンのトンネリングによって消去する。 Figure 3A is erased by electrons tunneling from the floating gate in a cross-sectional view of a stack EEPROM cell to the source region of the prior art. 図3Bは従来技術のトリプルポリシリコンフラッシュEEPROMの断面図でフローティングゲートから消去ゲートへのトンネリングによって消去する。 Figure 3B is erased by tunneling from the floating gate to the erase gate in a cross-sectional view of a triple polysilicon flash EEPROM of the prior art. 図4Aと4Bは本発明の第1特徴に関連する段差チャンネル/ドレイン構造のあるスタックゲートEEPROMセルの断面図でチャンネルホットエレクトロンはエレクトロンの進行方向へ垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。 4A and 4B are straight sidewalls channel into the floating gate channel hot electrons is a cross-sectional view of a stacked gate EEPROM cell with a step channel / drain structure associated with a first feature that is present perpendicularly to the traveling direction of the electron of the present invention It is injected through the oxide. 本発明の第3の特徴ではフローティングゲートから段差ドレイン拡散へトンネリングによってフローティングゲートのエレクトロンは除去される。 Third floating gate of electrons by tunneling from the floating gate to the step drain diffusion characteristic of the present invention is removed. 図4Cは段差の角度測定図であり集積度を考慮に入れる為チャンネルシリコン表面より測って30度以上が適切な角度である。 Figure 4C is more than 30 degrees as measured from the channel silicon surface to account for and integration angle measurement diagram of the step is an appropriate angle. 図5Aは本発明の第2の特徴に関連する段差チャンネル/ドレイン構造を持つシングルポリシリコンEPROMセルの断面図でチャンネルホットエレクトロンはエレクトロンの進行方向へ垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。 Figure 5A is straight sidewalls channel into the floating gate channel hot electrons in a cross-sectional view of a single polysilicon EPROM cell having an associated step channel / drain structure to the second feature is present perpendicularly to the traveling direction of the electron of the present invention It is injected through the oxide. 図5Bはキャパシターの断面図であり、ポリシリコンゲートは図5AのEP Figure 5B is a cross-sectional view of a capacitor, the polysilicon gate of FIG. 5A EP
ROMセルのフローティングゲートポリシリコンに電気的に接続されコントロール/セレクト(選択)ゲートの機能を提供する。 Floating gate polysilicon electrically connected to the control / selection of ROM cells (selection) provides the function of the gate. 図5CはEPROMメモリーセルの断面図で図5AのEPROMトランジスター500aがメモリートランジスターの選択機能を提供する普通のFE Figure 5C ordinary FE that EPROM transistor 500a in FIG. 5A a sectional view of the EPROM memory cell provides a function of selecting memory transistor
Tトランジスター500cに直列につながれている。 It is connected in series to the T transistor 500c. 図6Aは本発明の第4の特徴に関連する段差チャンネル/ Figure 6A is stepped channels associated with the fourth aspect of the present invention /
重複ドレインの大きい構造をもつスタックEEPROM Stack EEPROM with a large structure of overlapping drain
セルの断面図に於いてトンネル消去を行うものである。 And it performs tunneling erase at the cross-sectional view of the cell.
ここで、フローティングゲート上のエレクトロンは段差チャンネルオキサイドを通じて進行方向に真っ直ぐに注入される第1特徴に加えてフローティングゲート上のエレクトロンはフローティングゲートからコントロールゲートへのトンネリングによって除去される。 Here, electrons on the floating gate is electrons on the floating gate is removed by tunneling from the floating gate to the control gate in addition to the first feature to be straight injected in the traveling direction through the step channel oxide. 図6Bは、 FIG. 6B,
本発明の第4特徴に関連する段差チャンネル/大重複ドレイン構造のあるスプリットゲートEEPROMの断面図においてでトンネル消去を行うものある。 Some perform tunneling erase is in the cross-sectional view of the split-gate EEPROM with step channel / large overlapped drain structure associated with the fourth feature of the present invention. ここでフローティングゲート上のエレクトロンはトンネリングによりフローティングゲートからコントロールゲートへと除去される。 Wherein electrons on the floating gate is removed to the control gate from the floating gate by tunneling. 又このトランジスターは本発明の第5の特徴である適切なデザインと条件により不揮発性RAMとして動作する。 Also this transistor operates as a non-volatile RAM by the fifth proper design and conditions, which is a feature of the present invention. 図6Cは段差チャンネルを持つ他のスプリットゲートEEPROMセル構造の断面図でありこれは図6Bのトランジスター600bと同一の動作機能を持つバリエーションである。 Figure 6C is a cross-sectional view of another split-gate EEPROM cell structure having a stepped channel which is a variation with the same operating functions and transistor 600b in Figure 6B. 図6Dと6Eは段差チャンネルのある図6Bのダブルポリシリコンスプリットゲートトランジスターのバリエーションである。 Figure 6D and 6E is a variation of the double polysilicon split gate transistor of Figure 6B with a step channel. 図7Aは図6 FIG. 7A 6
A、6B、6C、6D、6Eのトランジスターの簡略化されたキャパシタンスモデルでポリトンネル消去EEP A, 6B, 6C, 6D, poly tunnel erase EEP in a simplified capacitance model of the transistor of 6E
ROMと不揮発性(ノンボラタイル)RAMの動作の説明の為のものである。 For those of the description of the operation of the ROM and non-volatile (Nonboratairu) RAM. 図7Bは本発明の第5の特徴に関連する不揮発性RAMの'φ'と'1'の書き込みの電圧条件の例を示すテーブルである。 Figure 7B is a table showing an example of voltage conditions for writing a fifth non-volatile RAM associated with the features of the 'phi' and '1' of the present invention. 図8AはトリプルポリシリコンスプリットゲートEEPROMセルの断面図で本発明の第6の特徴に関連するフローティングゲートにおいて垂直(段差)の長いチャンネルをもち,チャンネルホットエレクトロンはエレクトロンの直進行方向に垂直なチャンネルオキサイドを通ってフローティングゲートへ注入される。 Figure 8A is a 6 has a long channel verticality (step) in the floating gate associated with the characteristics of the channel hot electrons perpendicular channels immediately traveling direction of the electron of the present invention in a cross-sectional view of a triple polysilicon split gate EEPROM cell It is injected into the floating gate through the oxide. フローティングゲートのエレクトロンはトンネリングによってフローティングゲートからドレイン拡散(ディフージョン)成いはフローティングゲートから選択ゲートへと除かれる。 Floating gate of electrons drain diffusion from the floating gate by tunneling (diffusion) Narui are excluded to select gate from the floating gate. 図8BはトリプルポリシリコンスプリットゲートEEPROMセルの断面で図8Aのトランジスターのバリエーションであり、本発明の第6の特徴に関連する普通ゲート用の垂直チャンネルであり,ここでもホットエレクトロンは真っ直ぐに進行方向のフローティングゲートへと水平チャンネルオキサイドを通して注入される。 Figure 8B is a variation of the transistor in FIG. 8A in cross section of a triple polysilicon split gate EEPROM cell, the sixth a vertical channel for common gate associated to the characteristics of, again hot electrons straight traveling direction of the present invention of it is injected through a horizontal channel oxide to the floating gate. フローティングゲートのエレクトロンはフローティングゲートからドレイン拡散へとトンネリングによって除去される。 Floating gate of electrons are removed by tunneling to the drain diffusion from the floating gate. 図9Aと9Bは本発明の第7の特徴に於いて段差チャンネル形成段階中にセルフアラインのドレインn−拡散をつくる工程をしめす断面図である。 Figure 9A and 9B is a sectional view showing a step of making the drain n- diffusion self-aligned in step channel forming step In the seventh feature of the present invention. 図9Cと9Dは図4A、図5A、図6 Figure 9C and 9D are FIGS. 4A, 5A, 6
Aの生産工程の色々な段階のスタックゲートセル形成の断面図である。 It is a cross-sectional view of the stacked gate cell formation in various stages of A in the production process. 図10Aから10Cは,図4B、図6B 10C from FIG. 10A, FIG. 4B, FIG. 6B
の生産工程の色々な段階のスプリットゲートセル形成の断面図である。 Of a cross-sectional view of a split-gate cell formation in various stages of the production process. 図11Aから11Gは図6Cのスプリットゲート形成中の各く生産工程中の断面図でありここでフローティングゲート幅は少なくとも150nmある。 11G Figures 11A floating gate width and is here cross-sectional view of the Ku production process in a split-gate formation in FIG. 6C is at least 150 nm.
図11Hは図11Hのライン11G−11G'にそってとられた断面図である。 Figure 11H is a cross-sectional view taken along line 11G-11G 'of Fig. 11H. 図11Hは段差注入チャンネルのあるスプリットゲート トランジスターを上から見た図である。 Figure 11H is a top view of the split gate transistor with step injection channel. 図12Aから12Cは図6Cスプリットゲート トランジスター形成生産工程の色々な段階に於ける断面図で水平フローティングチャンネルは100nm以下である。 12C Figures 12A is a horizontal floating channel in cross-sectional view taken along the various stages of Figure 6C split gate transistor forming the production process is 100nm or less. 図13Aから13Gはトランジスター600 13G from FIG. 13A transistor 600
dとトランジスター600eの生産工程の色々な段階に於ける断面図である。 It is a cross-sectional view taken along the various stages of the d and transistor 600e of the production process. 図13Gは図13Hのライン13 Figure 13G is shown in FIG. 13H line 13
G−13G'にそってとった断面図である。 It is a cross-sectional view taken along G-13G '. 図13Hは工程完了後のメモリーアレイのトランジスター600d Figure 13H is a transistor of the memory array after completion of a step 600d
を上方から見た図である。 It is a view seen from above.

Claims (43)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】チャンネルからフローティングゲートへのチャンネルホツトエレクトロンの注入をより効率的に出来る、電気的にプログラム出来るメモリーデバイスで次の特徴を持つもの:ソースとドレイン間にチャンネルを持つ基板;前記のチャンネル領域とソース/ドレインの一部の上に電導層のフローティングゲート層があり,前記の基板とフローティングゲート層間に誘電層を持つ構造;前記フローティングゲート下の前記のチャンネルに水平と垂直な部分を両方持つもの 1. A more efficient possible injection channel ho bract electrons to the floating gate from the channel, electrically program can Memory devices shall have the following characteristics: a substrate having a channel between the source and the drain; said There is a floating gate layer of the conducting layer on a portion of the channel region and the source / drain structure having a dielectric layer on the substrate and the floating gate layers; the horizontal and vertical portions in the channel of under the floating gate those with both
  2. 【請求項2】請求項1の電気的にプログラマブルなメモリーデバイスで前記の水平と垂直な部分は水平チャンネルと垂直チャンネルであり、前記の垂直チャンネルは前記のドレイン領域に隣接しており、水平チャンネルは前記のソース領域に隣接しており、そのデバイスは動作する時、水平チャンネルで加速されたエレクトロンはその運動方向に直進し,その進行方向て対し前記の垂直なチャンネルオキサイドを通りぬけて前記の垂直チャンネル上の前記フローティングゲートの垂直部分に注入されることを提供するもの Wherein said horizontal and vertical portions of an electrically programmable memory device of claim 1 is a horizontal channel and a vertical channel, wherein the vertical channel is adjacent to said drain region, a horizontal channel is adjacent to the source region of, when the device is operating, electrons are accelerated by the horizontal channels are straight in their direction of movement, said exits through vertical channels oxide of the against Te its traveling direction which provides that it is injected into the vertical portion of the floating gate on the vertical channel
  3. 【請求項3】請求項2の電気的プログラマブルメモリーデバイスの前記の垂直チャンネルは深さが約20から2 Wherein the vertical channel depth of electrically programmable memory device of claim 2 of about 20 from 2
    00nmであるもの What is 00nm
  4. 【請求項4】請求項2の電気的プログラマブルメモリーデバイスの前記の垂直チャンネルの角度が水平面から計ったときに30度から150度の間であるもの Wherein one angle of the vertical channel of the electrical programmable memory device of claim 2 is between 150 ° to 30 ° when measured from the horizontal plane
  5. 【請求項5】請求項2の電気的プログラマブルメモリーデバイスの前記のフローティングゲート下の垂直チャンネルがNタイプの材料であり、1E17cm から1E 5. The vertical channel of the lower floating gates of electrically programmable memory device of claim 2 is a material of the N type, 1E from 1E17 cm 3
    19cm の間で軽くドーピングされているもの Those that are lightly doped with between 19cm 3
  6. 【請求項6】請求項1の電気的にプログラマブルメモリーデバイスに於て、前記の水平チャンネルの延長が他の別の(フローティングしていない)コントロールゲートで覆われている;そして前記の垂直な段差チャンネルはフローティングゲートで覆われる、それにより前記の水平チャンネルと垂直チャンネルが電気的に2つの隔離されたゲートによって制御される。 6. At a electrically programmable memory device of claim 1, the extension of said horizontal channel is covered with another alternative (not floating) control gate; and the vertical step channel is covered with a floating gate, whereby said horizontal channel and the vertical channel are electrically controlled by two isolated gate. 水平チャンネルで加速されたエレクトロンは進行方向に直進して垂直なフローティングゲートへ注入されるもの Ones accelerated electrons in the horizontal channel that are injected into the vertical floating gate straight in the direction of travel
  7. 【請求項7】シングルポリシリコンEEPROMメモリーセルで次の特徴を持っているもの;従来のFETランジスターとフローティングゲートデバイスを直列につないだもの;フローティングゲートデバイスのフローティングゲート下に前記の水平と垂直段差チャンネル/ドレインを持っが,フローティングゲート下の段差N−ドレインの長さが意図的に長くされドレイン間のカプリングキャパシタンスを増やすもの;そして上記の水平チャンネル/ドレインが普通'オン'になっているもの 7. ones that have the following characteristics in a single polysilicon EEPROM memory cell; conventional FET Lunge star and the floating gate devices what were connected in series; horizontal of the under floating gate of a floating gate device and the vertical Although with step channel / drain, as the length of the step N- drain under the floating gate increases the coupling capacitance between the intentionally lengthened drain; and horizontal channels / drain of the is turned normally 'oN' thing
  8. 【請求項8】シングルポリシリコンEEPROMメモリーセルで次の特徴を持つもの;フローティングゲートメモリートランジスターが水平と垂直な段差チャンネル/ 8. A single polysilicon EEPROM memory cell with those with the following characteristics: a floating gate memory transistor is horizontal and vertical step channel /
    ドレインを持つもの;そして外側にカプリングキャパシターがあるもの;で前記のキャパシターのゲートはフローティングゲートと同じ導伝材料で形成されているもので一緒に接続されているもの;前記の水平チャンネルが普通'オフ'になっており;そして前記のカプリングキャパシターの他のターミナルである拡散層に電圧をかける事により前記のフローティングゲートメモリートランジスターが選択されるもの Those having a drain; and that there is a coupling capacitor on the outside; in those gates of the capacitors are connected together in what is formed in the same-conduction material as a floating gate; the horizontal channel normally ' and turned off '; and that the floating gate memory transistor of by applying a voltage to the other terminal of the diffusion layer of said coupling capacitor is selected
  9. 【請求項9】シングルポリシリコンEPROMメモリーセルデバイス次の特徴を持つもの;フローティングゲートメモリーセルトランジスターで水平と垂直な段差チャンネル/ドレインを持つもの;そしてカプリングキャパシターがあり;前記のカプリングキャパシターに前記ののトランジスターのフローティングゲートが接続しているものでフローティングゲート下の段差N−ドレインの長さの水平部の長さよりも小さくても良いが、カプリングキャパシターはカプリングレシオを増やす為前記のフローティングゲートトランジスター領域より少なくともより大きいもの;前記の水平チャンネルが普通'オフ' 9. those with a single polysilicon EPROM memory cell device following characteristics: the floating gate in the memory cell transistor those with horizontal and vertical step channel / drain; and there is coupling capacitor; said to said coupling capacitor floating gate transistor region of the floating gate may be smaller than the length of the horizontal portion of the length of the step N- drain under the floating gate by the one that is connected transistors, but coupling capacitor is of the order to increase the coupling ratio larger ones than the least; the horizontal channel normally 'off'
    になっており、前記のメモリートランジスターがカプリングキャパシターに電圧をかけると選択出来るもの To become is, those in which the memory transistor can be selected and a voltage is applied to the coupling capacitor
  10. 【請求項10】請求項9のEPROMメモリーセルに於いて段差チャンネル/ドレイン構造のある前記のフローティングゲートメモリートランジスターの前記の段差N Wherein said stepped N of the floating gate memory transistor with step channel / drain structure at the EPROM memory cell of claim 9
    ジャンクションの同じサイドで消去とプログラム動作が信頼性を持って行われるもので、フローティングゲートからN−ドレイン拡散(ディフュージョン)へのトンネリングの為の高電圧に耐えるようにソースよりも深いN In which the erase and program operations at the same side of the junction is performed reliably, deep N than the source to withstand the high voltages for tunneling into N- drain diffusion from the floating gate (diffusion)
    −ドレインジャンクションを軽くドーピングをするもの - those that the lightly doped drain junction
  11. 【請求項11】ダブルポリシリコンメモリーセルで次の特徴を持つもの;ソース、ドレインとチャンネルのあるフローティングスタックゲートメモリートランジスターでチャンネルから前記のフローティングゲートへと効率よいエレクトロンの注入を提供する水平と垂直の段差チャンネル/ドレインを持つもの;フローティングゲートからN−ドレイン拡散(ディフュージョン)へのトンネリングの為の高電圧に耐えられるように,前記の水平と垂直な段差ジャンクションにおいてソースよりも深いN 11. those having the following characteristics in double polysilicon memory cells; source, horizontal and vertical to provide the channel with a floating stacked gate memory transistor with a drain and a channel to the floating gate injection of efficient electron those with a step channel / drain; to withstand the high voltages for the tunneling from the floating gate to the N- drain diffusion (diffusion), deeper than the source in the horizontal and vertical stepped junction N
    −ドレインジャンクションを軽くドーピングをすることにより提供される信頼性のある前記のメモリーセルの消去動作を提供するもの - which provides an erase operation of the memory cells that is reliable provided by the lightly doped drain junction
  12. 【請求項12】ダブルポリシリコンスプリットゲートE 12. A double polysilicon split gate E
    PROMメモリーセルで次の特徴を持つもの;ソースとドレインとチャンネルを持つフローティングスプリットゲートメモリートランジスターで水平と垂直な段差チャンネル/ドレイン構造を持ち、前記のフローティングゲートへチャンネルから効率の良いエレクトロン注入を提供するもの;フローティングゲートからN−ドレイン拡散へトンネリングの為の高電圧に耐えるよう軽いドーピングと、より深いN−ドレインジャンクションによって提供される前記の水平と垂直段差ジャンクションでの前記のメモリーセルの信頼性のある消去方法を提供するもの Those with the following characteristics in PROM memory cell; have horizontal and vertical step channel / drain structure in a floating split-gate memory transistor having a source, a drain, and a channel, provide an efficient electron injection from the channel to the floating gate ones; and light doping to withstand the high voltages for the tunneling from the floating gate to the N- drain diffusion, the reliability of the memory cells in the horizontal and vertical step junction provided by the deeper N- drain junction intended to provide a method of erasing a
  13. 【請求項13】ダブルポリシリコンゲートEPROMメモリーセルでダブルポリシリコンフローティングゲートトランジスターが水平と垂直な段差チャンネル/ドレインをもっている;前記のフローティングゲートにチャンネルから効率よくエレクトロン注入をする構造を持っている;コントロールゲートがある;N−ドレイン拡散上のフローティングゲート上の重複した部分の長さが水平チャンネルの長さより長く調整してある;そして前記のフローティングゲートから前記のコントロールゲートへのトンネリングにより前記のメモリーセルの消去が出来るもの It has a structure that efficiently electron injection from the channel to the floating gate; the 13. double polysilicon floating gate transistor with a double polysilicon gate EPROM memory cell horizontally and have a vertical step channel / drain; has a control gate; N- length of the overlapping portion of the floating gate on the drain diffusion are adjusted longer than the length of the horizontal channel; and the memory from the floating gate by tunneling to the control gate that erasure of the cell can be
  14. 【請求項14】請求項9のシングルポリシリコンEPR 14. Single polysilicon EPR of claim 9
    OMメモリーセルで選択されたワードライン消去が小さな消去ブロックサイズで行われ、不必要なプログラム消去サイクルがフローティングゲートトランジスターで最小限にとどめられる為耐性が良くなることを提供するもの Which OM word line erase selected in memory cell is performed in a small erase block size, unwanted programs erase cycle provides that the tolerance for is minimized in the floating gate transistor is improved
  15. 【請求項15】請求項11のダブルポリシリコンスタックEPROMメモリーセルに於いてN−ドレイン拡散(ディフュージョン)上の重複したフローティングゲートの長さを水平チャンネルの長さより長く調整して、又前記のドレインジャンクションを前記のソースジャンクションと同じ程浅くしても消去動作を提供するもの 15. Adjust double polysilicon stack EPROM at the memory cell N- drain diffusion (diffusion) on duplicate longer than the length of the length of the horizontal channel of the floating gates of claim 11, also said the drain but also a junction with shallow same extent as the source junction to provide the erase operation
  16. 【請求項16】請求項12のダブルポリシリコンスプリットゲートEPROMメモリーセルでN−ドレイン拡散(ディフュージョン)上の重複したフローティングゲートの長さを水平チャンネルの長さより長く調整して、又前記のドレインジャンクションを前記のソースジャンクションと同じ程浅くしても消去動作を提供するもの 16. Adjust Claim 12 double polysilicon split gate EPROM N-drain diffusion in memory cells (diffusion) on duplicate longer than the length of the length of the horizontal channel of the floating gates of, and the drain junction those that provide the erase operation be shallow same extent as the source junction
  17. 【請求項17】不揮発性RAMで低電圧プログラミングとポリシリコンからポリシリコンへの消去動作の両方が出来るもので次の特徴を持つもの;基板にソースとドレイン領域がありその間にチャンネルがあるもの;フローティングゲート層が前記のソースとドレイン領域と前記のチャンネルの一部の上にあり、その構造はダイイレクトリックレヤーとコンダクターレヤーが含まれている; 17. those having the following characteristics in which both the erase operation can be from a low voltage programming and polysilicon non-volatile RAM to polysilicon; there are source and drain regions in the substrate that has channels therebetween; floating gate layer is located on a portion of the channel and the source and drain regions, the structure of which contains a die Lee Lek trick Les Ja and conductor les yer;
    前記のフローティングゲートの下の前記のチャンネルが水平と垂直の部分の両方を持っている;そしてワードライン選択ゲートが前記の水平チャンネル部の一部分にあるもの Which then the word line select gates are in a portion of the horizontal channel portion of the; which the channel is to have both horizontal and vertical lower part of the floating gate
  18. 【請求項18】請求項17の不揮発性RAMで低電圧プログラミングの方法とポリシリコンからポリシリコンへの消去動作方法を又その二つを同時に提供するもの 18. which provides an erase operation method from the nonvolatile RAM of a low voltage programming method and polysilicon claim 17 into the polysilicon or the two simultaneously
  19. 【請求項19】トリプルポリシリコン電気的プログラマブルメモリーデバイスでチャンネルからフローティングゲートへのエレクトロンの注入がより効率的に行えるもので次の特徴を持つもの:ソースとドレインの間にチャンネル領域をもつ基板;垂直チャンネル部上にフローティングゲートとスタックしたもう一つのポリ合わせて二層のポリシリコンの構造が前記のドレインの一部分上に存在し,且つ前記の水平チャンネル部分とソースの一部分上に三層めのポリシリコンが存在し,その基板,ポリシリコン間にダイイレクトリックレヤーの絶縁膜を持つもの;そして前記の垂直チャンネルスタックフローティングゲート構造は水平FETデバイスと直結されており,別々に分離されたポリシリコンゲートを持つ水平チャンネルの中で加速 19. Triple polysilicon electron injection from the electrical programmable memory devices on the channel to the floating gate those with the following characteristics in those performed more efficiently: a substrate having a channel region between the source and the drain; structure of the polysilicon of the floating gate and another poly together two layers were stacked are present on a portion of the drain on the vertical channel section, and the Me three layers on a portion of said horizontal channel portion and the source of the and polysilicon exists and its substrate, those having a die Lee Lek trick Les yer insulating film between the polysilicon; and vertical channel stacked floating gate structure of the is directly connected to the horizontal FET device, polysilicon separated separately acceleration in the horizontal channels with gate れたエレクトロンが垂直フローティングゲートに注入される前記のエレクトロン注入メカニズムを利用するもの Those electrons which utilizes the electron injection mechanism that is injected into the vertical floating gate
  20. 【請求項20】請求項19のトリプルポリシリコン電気的プログラマブルメモリーデバイスに於いて前記のフローティングゲート上に前記の水平なポリシリコンゲートの延長が提供されており、それによりフローティングゲート上に蓄えられたエレクトロンはフローティングゲートから水平ポリシリコンゲートへのトンネリングにより消去され除去されるもの 20. and extension of the horizontal polysilicon gate on the floating gate at the triple polysilicon electrically programmable memory device of claim 19 is provided, it is thereby stored on the floating gate those electrons are erased by tunneling in the horizontal polysilicon gate from the floating gate is removed
  21. 【請求項21】電気的にプログラマブルなメモリーデバイスでチャンネルからフローティングゲートへのエレクトロン注入が効率的に行われるものの製造方法で次の特徴を持つもの;ソースとドレイン間にチャンネルを持つ基板;前記のチャンネル領域とソース/ドレインの一部の上に電導層のフローティングゲート層があり,前記の基板とフローティングゲート層間に誘電層を持つ構造; 21. electrically programmable from memory device channel electron injection into the floating gate those with the following characteristics in the manufacturing process of those efficiently performed; source and the substrate with a channel between the drain; said structure over a portion of the channel region and the source / drain has a floating gate layer of the conducting layer, having a dielectric layer on the substrate and the floating gate layers;
    前記フローティングゲート下の前記のチャンネルに水平と垂直な部分を両方持つ;N−ドレインの端は垂直段差にセルフアラインで形成される;そのN−領域はソース領域よりも低い位置にある Positioned lower than its N- region a source region; horizontal and having both a vertical portion in the channel under the floating gate; N- drain end is formed by self-alignment in the vertical step
  22. 【請求項22】請求項21の電気的にプログラマブルなメモリーデバイスに於いて前記の水平と垂直な部分が水平チャンネルと垂直チャンネルであり、前記の垂直チャンネルは前記のドレイン領域に隣接して存在し、前記の水平チャンネルは前記のソース領域に隣接して存在し、 22. A electrically programmable at the memory device of the horizontal and vertical portions in the horizontal channel and the vertical channel of claim 21, wherein the vertical channel is present adjacent to the drain region the horizontal channel exists adjacent to the source region of,
    そのデバイスは動作するとき,水平チャンネルで加速されたエレクトロンは進行方向に直進して,その進行方向に垂直に存在する前記垂直チャンネルと前記の垂直チャンネル上のフローティングゲート構造の垂直部分に,注入される事を提供するもの。 When the device is operating, the electrons are accelerated in a horizontal channel straight in the traveling direction, the vertical portion of the floating gate structure on the vertical channel and the vertical channel that exists perpendicular to the traveling direction, is injected which provides that that.
  23. 【請求項23】前記の垂直チャンネルの角度が水平面から計って30から150度の間である請求項22の電気的にプログラマブルなメモリーの方法 23. electrically programmable memory method of claim 22 angle of said vertical channel is between 30 to 150 degrees measured from the horizontal plane
  24. 【請求項24】前記の垂直チャンネルがフィールドエヘクトデバイス製造の初期の段階でエッチングによって形成される;その深さが20から100nmである請求項23の電気的にプログラマブルなメモリーの方法 Electrically programmable memory method of claim its depth of 100nm from 20 23; to 24. wherein said vertical channel is formed by etching in the early stages of field d Hecht device manufacturing
  25. 【請求項25】前記の垂直チャンネルがフィールドエヘクトデバイス製造の初期の段階でエッチングによって形成され、その深さが20から300nmである請求項2 25. wherein said vertical channel is formed by etching in the early stages of field d Hecht device fabrication according to claim 2 the depth of 300nm from 20
    3の電気的にプログラマブルなメモリーの方法 3 of electrically programmable memory method
  26. 【請求項26】前記の垂直チャンネル形成後に同じマスクを使って垂直チャンネル段差を設定する;リン、ヒ素、アンチモンから成るグループからのイオンを注入に使って垂直チャンネル段差領域にセルフアラインしたチャンネル/N−ドレインを形成する請求項25の電気的にプログラマブルなメモリーの方法 26. Setting the vertical channel step by using the same mask after the vertical channel formation; phosphorus, arsenic, channel / N was self-aligned to the vertical channel step region with the implanting ions from a group consisting of antimony - electrically programmable memory method of claim 25 to form a drain
  27. 【請求項27】前記のチャンネル上にトンネルシリコンオキサイドを形成してその上に前記のフローティングゲートになる前記の第1のポリシリコンレヤーをパターニングをして、前記の垂直チャンネル段差上にフローティングゲートを形成する請求項26の方法 27. the patterning the first polysilicon Les yer become the floating gate thereon to form a tunnel silicon oxide on the channel, a floating gate over said vertical channel step the method of claim 26, formed to
  28. 【請求項28】請求項27の方法に於いてスタックゲートメモリーセルが形成される方法 28. A method for the stacked gate memory cell A method as in claim 27 is formed
  29. 【請求項29】請求項27の方法に於いてスプリットゲートメモリーセルが形成される方法 29. The method of split-gate memory cell A method as in claim 27 is formed
  30. 【請求項30】前記のフローティングゲートになる前記の第1ポリシリコンレヤーと,その上にデポジットされたダイエレクトリックレヤーと,その上に前記のコントロールゲート用の第2ポリシリコンレヤーをパターニングする事により形成される請求項26の方法 And 30. the first polysilicon Les yer comprising the floating gate of a die electric les yer which is deposited thereon, by patterning the second polysilicon Les yer for the control gate thereon the method of claim 26, which is formed
  31. 【請求項31】チャンネルからフローティングゲートへのエレクトロン注入の効率を良くする電気的なプログラマブルメモリーデバイスを形成する方法で次の特徴を持つもの:分離された表面領域を持つ半導体基板を提供する;ソースとドレイン領域間に少なくとも1つの分離領域がある;前記のソースとドレインの間に望む深さに前記の基板をエッチングすることにより,少なくとも1つの前記の分離領域内に垂直段差が形成される;垂直段差にイオン注入してN領域が形成されが,そのN領域は前記のソースとドレイン領域のいずれかに隣接している; Source; providing a semiconductor substrate having a separation surface area: 31. In a method of forming an electrical programmable memory devices to improve the efficiency of electron injection into the floating gate from the channel that has the following characteristics by etching the substrate to a depth that desire between the source and drain, vertical offset to at least one of said isolation region is formed; in which there is at least one isolation region between the drain region and; Although N region is formed by ion implantation into vertical step, the N region is adjacent to one of said source and drain regions;
    前記ノN−ドレインはセルフアラインでステツプの端につくられ,N−ドレインはソースよりも低い位置にある;前記のソースとドレイン領域の一部と前記のチャンネル上にフローティングゲートを持ち、そのコンダクター(フローティングゲートポリ)レヤーと前記のチャンネル間にダイイレクトリックレヤーからなる;そして前記のフローティングゲート下の前記のチャンネルは水平と垂直の両部分を持つ Wherein of N- drain is made at the end of step by self-alignment, N- drain is located lower than the source; has a floating gate on a portion with said channel of said source and drain regions, the conductor (floating gate poly) Reya and consisting die Lee Lek trick Les yer between the channel; and the channel under the floating gate having both portions of the horizontal and vertical
  32. 【請求項32】請求項31の方法においてコントロールゲートは前記のフローティングゲート上のコンポジット(合成)ダイエレクトリックレヤーの上に形成され;ポリシリコン層を形成し前記のポリシリコン層をパターニングすることにより前記のコントロールゲートを設定する A control gate 32. A process according to claim 31 is formed on the composite (synthesized) Die Electric les yer on said floating gate; the by patterning the polysilicon layer to form a polysilicon layer of said to set the control gate
  33. 【請求項33】請求項31の電気的にプログラマブルなメモリーデバイスの製造法において,前記の水平部分と垂直部分が水平チャンネルと垂直チャンネルであり、前記の垂直チャンネルは前記のドレイン領域に隣接しており、前記の水平チャンネルは前記のソース領域に隣接しており、そのデバイスの動作中に水平チャンネル内で加速したエレクトロンをモーメンタム方向に,垂直チャンネルと前記の垂直チャンネル上のフローティングゲートの垂直部に,直進して注入する, 33. A process for producing electrically programmable memory device of claim 31, the horizontal portion and the vertical portion of the a horizontal channel and a vertical channel, wherein the vertical channel adjacent to the drain region cage, said horizontal channel is adjacent to the source region of the electrons accelerated in the horizontal channel during operation of the device in the momentum direction, the vertical portion of the floating gate on said vertical channel and the vertical channel , it is injected straight,
  34. 【請求項34】前記の垂直チャンネルの深さが20−3 34. A depth of the vertical channel 20-3
    00nmの間である事を特徴とする請求項31の電気的にプログラマブルなメモリー方法 Electrically programmable memory method of claim 31, wherein it is between 00nm
  35. 【請求項35】前記の垂直チャンネルの角度が水平面から計って30−150度の間である事を特徴とする請求項31の電気的にプログラマブルなメモリー方法 35. electrically programmable memory method of claim 31, the angle of the vertical channel, characterized in that is between 30-150 degrees measured from the horizontal plane
  36. 【請求項36】前記の垂直チャンネル形成後同じマスクを使って垂直チャンネルの段差を設定する(デファインする)請求項31の電気的にプログラマブルなメモリー方法 36. Setting the step of vertical channels using the same mask after the vertical channels formed in said (to the define) electrically programmable memory method of claim 31
  37. 【請求項37】前記の垂直チャンネル上に前記のフローティングゲートを形成する請求項31の方法で,前記のチャンネル上に前記のダイエレクトリック層であるトンネルシリコンオキサイドを形成し,その上に前記のコンダクティブ層である第1ポリシリコン層を形成し,それをフローティングゲートにパターニングすること In 37. The claim 31 of the method for forming the floating gate on said vertical channel, said forming a tunnel silicon oxide is die electric layer on the channel, said Conductive thereon forming a first polysilicon layer is a layer, patterning it into a floating gate that
  38. 【請求項38】請求項31に於いてスタックゲートメモリーセルを形成する方法 38. In claim 31 a method of forming a stacked gate memory cell
  39. 【請求項39】請求項31に於いてドレインが段差底にあるスプリットゲートメモリーセルを形成する方法 39. A method for drain In claim 31 forms a split-gate memory cell in step bottom
  40. 【請求項40】チャンネルからフローティングゲートへのエレクトロン注入をより効率的にする電気的にプログラマブルなメモリーデバイスの形成方法で次の特徴を持つもの:半導体基板の表面に分離領域をもつ;少なくとも1つの前記の領域にワードラインゲート構造を形成する;ワードラインゲート構造に隣接してソース領域を形成する;前記のワードラインゲート構造に隣接してN− 40. In electrically method of forming a programmable memory device for the electron injection from the channel to the floating gate more efficient ones with the following characteristics: a surface of the semiconductor substrate with a separation region; at least one forming a word line gate structure in said region; forming a source region adjacent to the word line gate structure; adjacent to said word line gate structure N-
    ドレイン領域を形成するが前記のソース領域からスペースを空けて置かれている;前記の1つの分離領域に垂直段差をもち,前記のN−ドレイン領域を前記のソースとドレインの間に基板に望む深さにエッチする事によりその垂直段差は形成される;前記のN−ドレイン領域内で,より低い位置にあるドレイン領域を高濃度にイオン注入して形成する;ワードラインに隣接して前記のソースコンタクトを形成し;前記のチャンネルと一部の前記のソースとドレイン領域上にフローティングゲート構造を形成し、その構造はダイエレクトリック層とその上のコンダクター層からなり;そして前記のフローティングゲート下の前記のチャンネルは水平と垂直部分を両方持っている。 Forming a drain region but from said source region is placed at a space; have vertical offset to one separation region above the desire said N- drain region in the substrate between the source and the drain of the by etched to a depth that vertical step is formed; in the aforementioned N- drain region, a drain region at the lower position higher concentrations formed by ion implantation; said adjacent word line forming a source contact; a floating gate structure formed in the channel and a portion of said source and drain regions, the structure consists of conductor layers thereon to the die electric layer; and the under the floating gate of the channel has both a horizontal and vertical portions.
  41. 【請求項41】チャンネルからフローティングゲートへのより効率的なエレクトロン注入の出来る電気的プログラマブルメモリーデバイスの形成方法で次の特徴を持つもの:半導体基板表面に分離領域を提供する;前記の分離領域内に,ソースとドレイン領域間にチャンネル領域がはさまれている;前記のソースとドレインドレイン領域が前記の分離領域の表面より低い位置に存在する;前記の分離領域内に前記のソースとドレインドレイン領域ををもち,前記のソースとドレインの間に300nm以上の深さに前記の基板内へとエッチングする事によりトレンチドレイン領域を形成,そのトレンチにより垂直段差を形成する;前記のドレイン領域に接する垂直段差のN−領域をイオン注入で形成する;前記のソースとドレイン領域の部分と 41. In a more efficient electron injection with it electrically programmable memory device forming method from the channel to the floating gate as with the following characteristics: to provide isolation regions on the semiconductor substrate surface; said isolation region the source and the channel region between the drain region is sandwiched; the source and drain drain region exists at a position lower than the surface of the isolation region; wherein the source and drain drain in said isolation region has an area, forming a trench drain regions by etching into said substrate over a depth of 300nm between the source and the drain, forming a vertical offset by its trench; contact with the drain region the N- region of the vertical step formed by ion implantation; and portions of said source and drain regions 記のチャンネル上にフローティングゲート構造を形成し、その構造はダイエレクトリックレヤーとその上のコンダクターレヤーを含む;前記のダイイレクトリックレヤーは前記の段差上と前記のトレンチ上に形成され,そのダイイレクトリックレヤー上に前記のコンダクターレヤーのポリシリコンがあり、それは前記のトレンチ内外の前記のダイイレクトリックレヤー上にデポジットされた;前記のポリシリコンレヤーは、前記のフローティングゲート構造を完成させる為に前記のトレンチに内にある前記のレヤーのその部分のみ残して平旦化される;そして前記のフローティングゲートの下にある前記のチャンネルは水平と垂直の両部分を持っている。 A floating gate structure formed on a serial channel, the structure comprises a conductor les yer thereon the die Electric les yer; the die Lee Lek trick Les Ja is formed on the trench and on said step, the Daiirekuto There are the conductors Les yer polysilicon on Rikkureya, it said die Lee Lek trick Les yer on deposits have been in the trenches and out of said; the polysilicon Les Ja, said in order to complete the floating gate structure of the leaving only that portion of said Reya flat Danka is being located on the inner in the trench; is the channel under the and said floating gate has both parts of the horizontal and vertical.
  42. 【請求項42】前記の垂直チャンネルが水平面から計って30−150度の間である事を特徴とする請求項41 42. A claim wherein the vertical channel, characterized in that is between 30-150 degrees measured from the horizontal plane 41
    の電気的にプログラマブルなメモリー方法 Electrically programmable memory method of
  43. 【請求項43】前記の垂直チャンネルが100−300 43. The vertical channels 100-300
    nmの間の深さにエッチングされる事によって形成される請求項41の電気的にプログラマブルなメモリー方法 Electrically programmable memory method of claim 41, which is formed by being etched to a depth of between nm
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