JPH11204547A - Method for mounting semiconductor chip - Google Patents

Method for mounting semiconductor chip

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JPH11204547A
JPH11204547A JP239798A JP239798A JPH11204547A JP H11204547 A JPH11204547 A JP H11204547A JP 239798 A JP239798 A JP 239798A JP 239798 A JP239798 A JP 239798A JP H11204547 A JPH11204547 A JP H11204547A
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semiconductor chip
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mounting
wall
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JP239798A
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Yasutaka Aihara
Naoto Ando
Kenji Hosoki
Takashi Matsuoka
直人 安藤
敬 松岡
育貴 相原
健治 細木
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Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method for obtaining satisfactory position precision in the die-bond process of a semiconductor chip with respect to a carrier, such as a mounting substrate or a package. SOLUTION: At the time of mounting a semiconductor chip 31 on a carrier such as a mounting substrate or a package by die-bonding, the carrier is provided with a wall part 35 with prescribed width protruding from the surface, and plural sets of a bearing part 36 and a protruding part 32 which can be mutually interfit are arranged on the wall face of the wall part 35 and the side face of a semiconductor chip 31 faced to the wall face along the widthwire direction. Then, the bearing parts 36 and the protruding parts 32 are mutually interfit so that the semiconductor chip 31 can be integrated into the carrier, and subjected to die-bonding.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、化合物半導体のチップを実装基板やパッケージ等のキャリヤ上に実装する方法に関する。 The present invention relates to relates to a method for implementing compound semiconductor chip on a mounting substrate or the carrier of the package or the like.

【0002】 [0002]

【従来の技術】一般に、半導体チップを実装基板やパッケージに取り付ける際には、そのチップを含む半導体素子の使用目的によって異なるが、あらゆる素子に共通して、位置精度が高いことが求められる。 In general, when mounting the semiconductor chip on the mounting substrate and the package may vary depending on the intended use of the semiconductor device including the chip, common to all devices, it is required high positional accuracy. 近年では、半導体チップの実装作業が自動化されて行われることにより、良好な位置精度が得られるようになった。 In recent years, by the mounting operation of the semiconductor chip is performed automated, high positional accuracy is now obtainable.

【0003】 [0003]

【発明が解決しようとする課題】しかしながら、自動実装装置を用いて得られる位置精度も、ミリ波帯域(波長の短い帯域)で作動するICを組み立てる上では、なお十分なものではない。 [SUMMARY OF THE INVENTION However, the position accuracy obtained by using the automatic mounting device, on assembling the IC that operates at millimeter wave band (short band of wavelengths) is still not sufficient. 例えば、ある従来装置では、半導体チップをダイボンド工程において実装した場合に、± For example, it is a conventional apparatus, when the semiconductor chip is mounted in the die bonding step, ±
30〜50μm程度の実装位置のずれが生じる可能性がある。 Deviation of the mounting position of about 30~50μm can occur. この実装位置のずれは、半導体チップと外部引出線とを接続するボンディングワイヤの長さにばらつきをもたらす。 Shift of the mounting position results in a variation in the length of the bonding wire connecting the semiconductor chip and the external lead wire. 通常、ボンディングワイヤは、その長さに比例したインダクタンス成分を有するため、ワイヤの長さにばらつきが生じた場合、長いワイヤについては、大きなインダクタンス成分を有することとなる。 Usually, the bonding wires, because it has an inductance component in proportion to its length, if variation occurs in the length of the wire, the long wire will have a large inductance component. かかるインダクタンス成分は、周波数が増大するにつれ、半導体チップや基板等から構成されるICの特性に大きく影響するようになる。 Such inductance component, as the frequency increases, so a large influence on the characteristics of the IC composed of a semiconductor chip and substrate. 以上のことから、実装位置のずれは、ミリ波帯域で作動するICの組立に際して大きな問題となる。 From the above, the deviation of the mounting position is a major problem when assembling the IC operating in the millimeter wave band. また、かかる実装位置のずれが過度に大きい場合には、製造されたICがファイナルテスト工程において予め定めた規定値を満たし得ず不合格判定されるので、従来、この実装位置のずれは、歩留まりを低下させる要因の1つであった。 Further, since the displacement of such mounting position in the case excessively large, IC manufactured is rejected determined not obtained meets the predetermined specified value in a final test process, a conventional, displacement of the mounting position, yields It was one of the factors reducing the.

【0004】この問題に関連して、例えば特開平5−2 [0004] In connection with this problem, for example, JP-A-5-2
51827号公報では、半導体レーザ等の半導体素子をパッケージに精度良く実装する方法が開示されている。 The 51827 discloses a method for accurately mounting a semiconductor element such as a semiconductor laser in a package is disclosed.
この方法では、所定の位置に予め半田材からなる小突起を設けた金属ブロックと、該小突起に対応して設けた凹部を有する光半導体素子とを準備し、上記小突起と凹部とを嵌合させて半導体素子の位置を決定し、これを加熱して上記半田材により固着するようにしている。 In this method, to prepare a metal block provided with a small projection consisting of pre-solder material to a predetermined position, and an optical semiconductor device having a recess formed in correspondence with the small protrusion, fitting and the small projections and recesses engaged thereby determining the position of the semiconductor element, and heating this by so that fixed by the soldering material. ところが、かかる方法では、互いに嵌合する小突起及び凹部が1組しか設けられないため、両部材の位置決め安定性が十分には得られない場合があった。 However, in such a way, since the small projections and recesses to be fitted to each other only provided one pair, there are cases where positioning stability of the two members can not be sufficiently obtained. 尚、前述した実装位置のずれによるボンディングワイヤへの影響を受けない方法として、従来では、ボンディングワイヤを用いる代わりに、半導体チップ又は基板に設けた接続端子を用いてボンディングする方法(所謂フリップチップ実装法) As a method which is not affected by the bonding wire due to the deviation of the mounting position as described above, conventionally, instead of using the bonding wire, a method (so-called flip-chip mounting of bonding with the connecting terminals provided on the semiconductor chip or substrate law)
が知られているが、この場合には、半導体チップに対応する電極パッドのサイズが、実装位置のずれを補償し得るような大きさに設計される必要があり、半導体チップのサイズが割合に大きくなるという難点がある。 Are known, in this case, the size of the electrode pads corresponding to the semiconductor chip, must be designed to shift the mounting position in such a size can compensate, the size of the semiconductor chip to the proportion there is a disadvantage that becomes larger.

【0005】本発明は、実装基板やパッケージ等のキャリヤに対する半導体チップのダイボンド工程において、 [0005] The present invention, in the die bonding of the semiconductor chip against the carrier, such as a mounting substrate or package,
良好な位置精度を得るための方法を提供することを目的とする。 And to provide a method for obtaining a good positional accuracy.

【0006】 [0006]

【課題を解決するための手段】このため、本願の第1の発明は、半導体チップをダイボンディングして実装基板やパッケージ等のキャリヤに実装する方法において、上記キャリヤにその表面から突出する所定幅の壁部を設け、該壁部の壁面には、上記半導体チップが一端側から嵌合し得る溝部を形成した上で、上記半導体チップを溝部に嵌合させるようにして上記キャリヤに組み合わせて、ダイボンディングすることを特徴としたものである。 [SUMMARY OF To this end, the first aspect of the present invention is the method for mounting a semiconductor chip on a carrier such as a mounting substrate or package die bonding, a predetermined width that protrudes from the surface of the carrier the wall portion is provided, and on the wall surface of the wall portion, after forming the groove in which the semiconductor chip can be fitted from one end side, in combination with the carrier and the semiconductor chip so as to fit into the groove portion, it is obtained by characterized by die bonding.

【0007】また、本願の第2の発明は、上記第1の発明において、上記半導体チップをその一端側でテーパ状に形成するとともに、上記溝部に半導体チップのテーパ状の一端側が嵌合し得るテーパ部を設けることを特徴としたものである。 [0007] The second aspect of the present invention, in the first aspect, as well as tapered the semiconductor chip at one end, one end tapered semiconductor chip is fitted obtained in the groove it is obtained by comprising providing a tapered portion.

【0008】更に、本願の第3の発明は、上記第1又は第2の発明において、上記キャリヤの表面及び半導体チップの裏面に、互いに嵌合し得る凹部及び凸部の組を配置した上で、上記半導体チップ及び溝部ととともに、上記凹部と凸部とを嵌合させるようにして上記半導体チップを上記キャリヤに組み合わせることを特徴としたものである。 Furthermore, a third aspect of the present invention is the above first or second aspect of the invention, on the back surface and the semiconductor chip from the carrier, on which are arranged a set of recesses and protrusions may fit together the semiconductor chip and the groove portion with, as fitting the above concave portion and the convex portion is obtained by said combining the semiconductor chip to the carrier.

【0009】また更に、本願の第4の発明は、半導体チップをダイボンディングして実装基板やパッケージ等のキャリヤに実装する方法において、上記キャリヤにその表面から突出する所定幅の壁部を設け、上記壁部の壁面及び該壁面に対向する半導体チップの側面に、それらの幅方向に沿って、互いに嵌合し得る受け部及び突起部の組を複数配置した上で、上記半導体チップを上記受け部と突起部とを嵌合させるようにして上記キャリヤに組み合わせて、ダイボンディングすることを特徴としたものである。 [0009] Furthermore, a fourth aspect of the present invention is the method for mounting a semiconductor chip on a carrier such as a mounting substrate or package die bonding, provided the wall portion of a predetermined width that protrudes from the surface of the carrier, the side surface of the semiconductor chip which faces the wall and the wall surface of the wall portion, along their width direction, after arranging a plurality of pairs of the receiving portion and the projections may fit together, receiving the said semiconductor chip parts and in combination with the carrier so as to fit the protrusion, is obtained by characterized by die bonding.

【0010】また更に、本願の第5の発明は、上記第4 [0010] Furthermore, a fifth aspect of the present invention is the fourth
の発明において、上記突起部をテーパ状に形成するとともに、上記受け部に突起部が嵌合し得るテーパ部を設けることを特徴としたものである。 In the invention, together forming the projecting portion in a tapered shape, in which is characterized by providing a tapered portion the protrusion to the receiving portion can fit.

【0011】また更に、本願の第6の発明は、上記第4 [0011] Further, the sixth invention of the present application is the fourth
又は第5の発明において、上記キャリヤの表面及び半導体チップの裏面に、互いに嵌合し得る凹部及び凸部の組を配置した上で、上記受け部及び突起部とともに、上記凹部と凸部とを嵌合させるようにして上記半導体チップをキャリヤに組み合わせることを特徴としたものである。 Or In a fifth aspect, the back surface of the surface and the semiconductor chip from the carrier, on which are arranged a set of recesses and protrusions may fit together, with the receiving portion and the projecting portion, and the concave portion and the convex portion so as to fit is obtained by said combining the semiconductor chip to the carrier.

【0012】 [0012]

【発明の実施の形態】以下、本発明に係る実施の形態について、添付図面を参照しながら詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. 実施の形態1. The first embodiment. 図1は、本発明の実施の形態1に係るI 1, according to the first embodiment of the present invention I
Cデバイス10の内部構造を示す斜視図である。 Is a perspective view showing the internal structure of the C device 10. このI This I
Cデバイス10では、半導体チップ1及びその周辺の整合回路基板9が、各素子用のキャリヤとしてのパッケージ基板3上に実装されており、上記半導体チップ1と整合回路基板9とは、パッケージ基板3上で、ワイヤボンド工程において複数のボンディングワイヤ7により結線されて電気的に接続されている。 In C device 10, the matching circuit board 9 of the semiconductor chip 1 and its peripheral, are mounted on the package substrate 3 as a carrier for the element, and the semiconductor chip 1 and the matching circuit substrate 9, the package substrate 3 above, are connected are electrically connected by a plurality of bonding wires 7 in the wire bonding step. このICデバイス10 The IC device 10
は、パッケージ構造を採用するものであるため、実際には、上記パッケージ基板3上に実装された半導体チップ1及び整合回路基板9の各素子は、それらを外部環境から保護するためのパッケージ本体(不図示)により覆われている。 Since those employing a package structure, in fact, each element of the package substrate 3 semiconductor chip 1 mounted on and the matching circuit board 9, the package body to protect them from the external environment ( covered by unshown).

【0013】上記半導体チップ1は、パッケージ基板3 [0013] The semiconductor chip 1, the package substrate 3
上に接合材を介して固着されるダイボンド工程において実装される。 Implemented in a die bonding step is fixed by means of a bonding material thereon. 図2は、上記半導体チップ1のパッケージ基板3に対する実装構造を示す平面図である。 Figure 2 is a plan view showing a mounting structure for the package substrate 3 of the semiconductor chip 1. 尚、この図2は、上記半導体チップ1に対してワイヤ7が結線される前の状態を示すものであるが、半導体チップ1と他の構成との位置関係を図1と対応させてより明確にするために、図2では、ワイヤ7を仮想線で示すようにした。 Note that FIG. 2 is a wire 7 with respect to the semiconductor chip 1 shows a state before being connected, more specifically in correspondence with FIG. 1 the positional relationship between the semiconductor chip 1 and the other configuration to, and as shown in FIG. 2, the wire 7 in phantom. この実施の形態では、上記パッケージ基板3の表面に、半導体チップ1の一端側の側面に沿って、所定幅の壁部5が設けられている。 In this embodiment, the surface of the package substrate 3, along the side of one end of the semiconductor chip 1, the wall portion 5 having a predetermined width is provided. また、この壁部5の壁面には、半導体チップ1に対向する側で、溝部6が形成されている。 Further, the wall surface of the wall portion 5, on the side facing the semiconductor chip 1, the groove 6 is formed. そして、この溝部6の幅及び高さが、上記半導体チップ1が一端側から嵌合し得るように設定されている。 Then, the width and height of the groove 6, the semiconductor chip 1 is configured to be fitted from one end side. かかる構造によれば、上記半導体チップ1をパッケージ基板3に実装するに際し、上記半導体チップ1を、 According to such a structure, upon mounting the semiconductor chip 1 to the package substrate 3, the semiconductor chip 1,
その一端側が溝部6に嵌合するようにして、上記パッケージ基板3に組み合わせることができる。 Its one end so as to fit in the groove 6 can be combined with the package substrate 3. この位置決め状態で、上記半導体チップ1は、パッケージ基板3との間に介装された接合材により、パッケージ基板3上に固着される。 In this positioned state, the semiconductor chip 1, the bonding material which is interposed between the package substrate 3 is fixed on the package substrate 3. なお、本実施の形態では、ダイボンド工程の方式として、樹脂接着方式を用いるようにしたが、これに限定されることなく、例えば半田合金方式又はAu− In the present embodiment, as a method of die bonding has been to use a resin adhesive system, without being limited thereto, for example, solder alloy system or Au-
Si共晶方式等の他の方式を用いてもよい。 It may use other methods, such as Si eutectic system.

【0014】以上のように、この実施の形態1では、上記半導体チップ1をパッケージ基板3に対して実装するに際して、上記半導体チップ1を上記壁部5の壁面に形成された溝部6に嵌合させるようにして位置決めすることができるので、良好な位置精度を確保することが可能となる。 [0014] As described above, the fitting in the first embodiment, the semiconductor chip 1 when implementing the package substrate 3, the semiconductor chip 1 into the groove 6 formed on the wall surface of the wall portion 5 it is possible to position so as to, it is possible to ensure good positional accuracy. これによって、半導体チップ1とその周辺の整合回路基板9とを接続するボンディングワイヤ7の長さのばらつきをなくすることができ、ワイヤ7がICデバイスの特性に大きく影響するインダクタンス成分を有することもなく、安定したICデバイス10の特性が得られ、IC製造工程における歩留まりを向上させることができる。 This makes it possible to eliminate variations in the length of the bonding wires 7 for connecting the semiconductor chip 1 and the matching circuit substrate 9 of its periphery be wire 7 has an inductance component that greatly affects the characteristics of the IC device without obtain the characteristics of stable IC device 10, it is possible to improve the yield in IC fabrication processes.

【0015】実施の形態2. [0015] Embodiment 2. 図3は、本発明の実施の形態2に係る半導体チップ11の実装構造を示す平面図である。 Figure 3 is a plan view showing a mounting structure of a semiconductor chip 11 according to the second embodiment of the present invention. この実施の形態2では、上記実施の形態1における場合と同様に、上記パッケージ基板(図1参照)の表面に、溝部16を備えた所定幅の壁部15が設けられており、更に、上記溝部16にはテーパ部16aが形成されている。 In the second embodiment, as in the first embodiment, the surface of the package substrate (see FIG. 1), the wall portion 15 of a predetermined width is provided with a groove 16, further, the tapered portion 16a is formed in the groove 16. 一方、上記半導体チップ11は、その一端側で、上記テーパ部16aを備えた溝部16に嵌合し得るように、テーパ状に形成されている。 On the other hand, the semiconductor chip 11, at one end, as can fit in the groove portion 16 having the above tapered portion 16a, it is formed in a tapered shape.

【0016】かかる構造によれば、上記半導体チップ1 According to such a structure, the semiconductor chip 1
1をパッケージ基板に実装するに際し、上記半導体チップ11を、その一端側が溝部16に嵌合するようにして位置決めすることができ、良好な位置精度が得られるのみならず、互いに嵌合する半導体チップ11の一端側及びパッケージ基板側の溝部16における破損の可能性を抑制することができる。 Upon implementing 1 on the package substrate, the semiconductor chip 11, the one end can be positioned so as to be fitted into the groove 16, not only the good position accuracy can be obtained, a semiconductor chip to be fitted to each other it is possible to suppress the possibility of damage in one end side and the package board side of the groove 16 of the 11. また、この場合には、一端側の角部が略直角である半導体チップ1に比べて、実装作業における半導体チップ11の配置をスムースに行うことができる。 Further, in this case, as compared with the semiconductor chip 1 corner of one end is substantially perpendicular, it is possible to perform the arrangement of the semiconductor chip 11 in the mounting operation smoothly.

【0017】実施の形態3. [0017] Embodiment 3. 図4及び図5は、それぞれ、本発明の実施の形態3に係る半導体チップ21の実装構造を示す平面図及び図4におけるA−A線に沿った縦断面説明図である。 4 and 5 are respectively a longitudinal sectional view taken along the line A-A in the plan view and FIG. 4 shows a mounting structure of a semiconductor chip 21 according to the third embodiment of the present invention. この実施の形態3では、上記実施の形態1における場合と同様に、上記パッケージ基板2 In the third embodiment, as in the first embodiment, the package substrate 2
3(図5参照)の表面に、溝部26を備えた所定幅の壁部25が設けられており、更に、上記半導体チップ21 3 on the surface (see FIG. 5), and the wall portion 25 is provided having a predetermined width with a groove 26, further, the semiconductor chip 21
の裏面に、その長手方向に沿って、凹部21b(本実施の形態では三角形状のもの)が形成されている。 On the back of, along its longitudinal direction, (as a triangular shape in this embodiment) concave portions 21b are formed. これに対応して、上記パッケージ基板23の表面には、上記半導体チップ21側の凹部21bに嵌合し得る凸部25a Correspondingly, the surface of the package substrate 23, a convex portion 25a capable of fitting into the recess 21b of the semiconductor chip 21 side
が設けられている。 It is provided.

【0018】かかる構造によれば、上記半導体チップ2 According to such a structure, the semiconductor chip 2
1をパッケージ基板23に実装するに際して、上記半導体チップ21及び溝部26とともに、上記凹部21bと凸部25aとを嵌合させるようにして上記半導体チップ21をパッケージ基板23に組み合わせ得るので、両部材間の位置決め安定性が十分に得られるようになる。 In implementing the 1 on the package substrate 23, together with the semiconductor chip 21 and the groove 26, since it can combine the semiconductor chip 21 to the package substrate 23 so as fitting the above concave portion 21b and the convex portion 25a, the members between positioning stability is thus obtained sufficient. また、半導体チップ21をパッケージ基板23に配置するに際して、これら凹部21b及び凸部25aをガイドとして用いれば、半導体チップ21をよりスムースに配置することが可能となる。 Also, when placing the semiconductor chip 21 to the package substrate 23, the use of these recesses 21b and protrusions 25a as a guide, it is possible to arrange the semiconductor chip 21 more smoothly.

【0019】次に、本発明に係る実施の形態4及び5について、図6〜9を参照しながら詳細に説明する。 [0019] Next, the fourth and fifth embodiments of the present invention will be described in detail with reference to Figures 6-9. なお、これらの実施の形態4及び5に係るICデバイスは、実施の形態1に係るICデバイス10の内部構造(図1参照)と同様の内部構造をもつものとする。 Incidentally, IC device according to Embodiment 4 and 5 of these embodiments are intended to have the same internal structure as the internal structure of the IC device 10 according to the first embodiment (see FIG. 1). 実施の形態4. Embodiment 4. 図6は、本発明の実施の形態4に係る半導体チップ31の実装構造を部分的に示す平面図であり、図7は、半導体チップ31の側面図(B−B線に沿った矢視図)である。 Figure 6 is a plan view showing a mounting structure of the semiconductor chip 31 partially according to a fourth embodiment of the present invention, FIG. 7, arrow view along the side view of the semiconductor chip 31 (B-B line ) it is. この実施の形態4では、パッケージ基板33の表面に、所定幅の壁部35が設けられている。 In the fourth embodiment, the surface of the package substrate 33, the wall portion 35 of a predetermined width is provided. また、この壁部35の壁面には、その幅方向に沿って等間隔に、複数の受け部36が配置されている。 Further, the wall surface of the wall portion 35, at equal intervals along the width direction thereof, a plurality of receiving portions 36 are arranged. これらの受け部36は、テーパ状に形成されている。 These receiving portion 36 is formed in a tapered shape. 一方、 on the other hand
半導体チップ31には、上記壁部35の壁面に対向する側面において、上記各受け部36に対応する複数の突起部32が設けられている。 The semiconductor chip 31, the side opposite to the wall surface of the wall portion 35, a plurality of projections 32 corresponding to the respective receiving portions 36 are provided. 上記壁部35に形成された溝部36の幅及び高さは、上記半導体チップ31側に設けられた突起部32が嵌合し得るように設定されている。 Width and height of the wall portion 35 formed groove 36 is set so that the protrusion 32 provided on the semiconductor chip 31 side may fit.

【0020】かかる構造によれば、上記半導体チップ3 According to such a structure, the semiconductor chip 3
1をパッケージ基板33に実装するに際し、上記半導体チップ31を、上記突起部32及び受け部36が互いに嵌合するようにして、上記パッケージ基板33に組み合わせることができる。 Upon implementing 1 on the package substrate 33, the semiconductor chip 31, as the protruding portions 32 and the receiving portion 36 are fitted to each other, it may be combined in the package substrate 33. この位置決め状態で、上記半導体チップ31は、パッケージ基板33との間に介装された接合材により、パッケージ基板33上に固着される。 In this positioned state, the semiconductor chip 31, the bonding material which is interposed between the package substrate 33 is fixed on the package substrate 33.

【0021】以上のように、この実施の形態4では、上記半導体チップ31をパッケージ基板33に対して実装するに際して、上記半導体チップ31を上記壁部35の壁面に形成された受け部36に嵌合させるようにして位置決めすることができるので、良好な位置精度を確保することが可能となる。 [0021] As described above, in the fourth embodiment, when mounting the semiconductor chip 31 to the package substrate 33, fitting the semiconductor chip 31 to the receiving portion 36 formed on the wall surface of the wall portion 35 it is possible to position so as to engage, it is possible to ensure good positional accuracy. これによって、半導体チップ31 By this, the semiconductor chip 31
とその周辺の整合回路基板とを接続するボンディングワイヤの長さのばらつきをなくすることができ、ワイヤがICデバイスの特性に大きく影響するインダクタンス成分を有することもなく、安定したICデバイスの特性が得られ、IC製造工程における歩留まりを向上させることができる。 And its matching circuit bonding wire for connecting the substrate peripheral can be eliminated variations in length, wire without having an inductance component greatly influences the properties of the IC device, the characteristics of stable IC device the resulting, it is possible to improve the yield in IC fabrication processes. また、この実施の形態では、上記突起部3 Further, in this embodiment, the protruding portions 3
2及び受け部36がテーパ状に形成されているため、互いに嵌合する受け部36及び突起部32における破損の可能性を抑制することができる。 Since 2 and the receiving portion 36 is formed in a tapered shape, it is possible to suppress the possibility of damage in the receiving portion 36 and the protrusions 32 to be fitted to each other. 更に、この場合には、 In addition, in this case,
上記半導体チップ31をパッケージ基板33に対してスムースに配置することができる。 It can be placed smoothly the semiconductor chip 31 to the package substrate 33. 尚、これら受け部36 It should be noted that these receiving portions 36
及び突起部32は、テーパ状に限定されることはなく、 And the protrusions 32 is not limited to the tapered shape,
互いに嵌合し得るものであれば、例えば円錐形や十字形のような他の形状に形成されてもよい。 As long as it can fit together, for example it may be formed in other shapes, such as conical or cruciform.

【0022】尚、本実施の形態では、前述した構成に加えて、上記実施の形態3における場合と同様に、半導体チップ31の裏面に、その長手方向に沿って凹部を形成する一方、パッケージ基板33の表面に、上記半導体チップ31側の凹部に嵌合し得る凸部を設けてもよい。 [0022] In this embodiment, in addition to the above-described configuration, as in the third embodiment, the back surface of the semiconductor chip 31, while forming a recess along its length, the package substrate 33 surface of the may be provided a convex portion capable of fitting into the recess of the semiconductor chip 31 side. これによれば、半導体チップ31をパッケージ基板33に配置する上で、半導体チップ31とパッケージ基板33 According to this, in order to place a semiconductor chip 31 to the package substrate 33, the semiconductor chip 31 and the package substrate 33
との間により良好な位置決め安定性が得られるようになる。 So good positioning stability is obtained by between. また、これら凹部及び凸部をガイドとして用いれば、半導体チップ31をよりスムースに配置することが可能となる。 Further, the use of recesses and protrusions as a guide, it is possible to arrange the semiconductor chip 31 more smoothly.

【0023】実施の形態5. [0023] Embodiment 5. 図8は、本発明の実施の形態5に係る半導体チップ41の実装構造を部分的に示す平面図であり、図9は、半導体チップ41の側面図(C Figure 8 is a plan view showing a mounting structure of the semiconductor chip 41 partially according to a fifth embodiment of the present invention, FIG. 9 is a side view of the semiconductor chip 41 (C
−C線に沿った矢視図)である。 Is a view on arrow) that along -C line. この実施の形態5では、半導体チップの側面及び壁部の壁面に設けられる突起部及び受け部が、上記実施の形態4における場合とは反対側に配置されている。 In the fifth embodiment, the projections and the receiving portion is provided on the wall surface of the side surface and the wall portion of the semiconductor chip is arranged on the side opposite to the case in the fourth embodiment. すなわち、パッケージ基板4 In other words, the package substrate 4
3の表面に設けられた壁部45の壁面には、その幅方向に沿って等間隔に、複数の突起部46が配置されている。 The wall surface of the wall portion 45 provided on the third surface, at equal intervals along the width direction thereof, a plurality of projections 46 are arranged. これらの突起部46は、テーパ状に形成されている。 These protrusions 46 are formed in a tapered shape. 一方、半導体チップ41には、上記壁部45の壁面に対向する側面において、上記各突起部46に対応する複数の受け部42が設けられている。 On the other hand, the semiconductor chip 41, the side opposite to the wall surface of the wall portion 45, a plurality of receiving portions 42 corresponding to the respective projections 46 are provided. この受け部42の幅及び高さは、上記壁部45の壁面に設けられた突起部46が嵌合し得るように設定されている。 The width and height of the receiving portion 42 is set so that the protrusion 46 provided on the wall surface of the wall portion 45 can fit. かかる構造によれば、上記半導体チップ41をパッケージ基板43に実装するに際し、上記半導体チップ41を、上記突起部46及び受け部42が互いに嵌合するようにして、上記パッケージ基板43に組み合わせることができ、上記実施の形態4における場合と同様の効果が得られる。 According to such a structure, upon mounting the semiconductor chip 41 to the package substrate 43, the semiconductor chip 41, as the protruding portions 46 and the receiving portion 42 are fitted to each other, to be combined with the package substrate 43 can the same effect as in the fourth embodiment can be obtained.

【0024】尚、本発明は、以上の例示された実施態様に限定されるものではなく、その要旨を逸脱しない範囲において、種々の改良あるいは設計上の変更が可能であることは言うまでもない。 [0024] The present invention is not limited to the above illustrated embodiment without departing from the scope and spirit thereof, it goes without saying that can be modified on various improvements or design. 例えば、本実施の形態では、 For example, in this embodiment,
半導体チップがパッケージ基板上に実装される場合について説明しているが、本発明は、半導体チップがダイボンド工程において実装される構造を備えたいかなる半導体素子をも対象とするものである。 Have described the case where the semiconductor chip is mounted on a package substrate, the present invention is one in which a semiconductor chip is also directed to any semiconductor device having a structure that is implemented in the die bonding step.

【0025】 [0025]

【発明の効果】本願の請求項1の発明によれば、実装基板やパッケージ等のキャリヤにその表面から突出する所定幅の壁部を設けるとともに、該壁部の壁面に、上記半導体チップが一端側から嵌合し得る溝部を形成した上で、上記半導体チップを溝部に嵌合させるようにして上記キャリヤに組み合わせて、ダイボンディングするので、キャリヤに対する半導体チップの実装作業において、良好な位置精度を確保することができる。 According to the invention of claim 1 according to the present invention, provided with a wall portion of a predetermined width that protrudes from the surface to the carrier such as a mounting substrate or package, the wall surface of the wall portion, the semiconductor chip is one end after having formed a groove capable of fitting from the side, a combination of the semiconductor chip to the carrier so as to fit into the groove section, since the die bonding, the mounting operation of the semiconductor chip against the carrier, good positional accuracy it can be ensured. これによって、半導体チップとその周辺の回路基板とを接続するボンディングワイヤの長さのばらつきをなくすることができ、安定したICの特性が得られ、IC製造工程における歩留まりを向上させることができる。 This makes it possible to eliminate variations in the lengths of the bonding wires connecting the semiconductor chip and the circuit board around the stable characteristics of the IC can be obtained, thereby improving the yield in IC fabrication processes.

【0026】また、本願の請求項2の発明によれば、本願の請求項1の発明において、半導体チップをその一端側でテーパ状に形成するとともに、キャリヤ側の壁部の壁面に配置される溝部に上記半導体チップのテーパ状の一端側が嵌合し得るテーパ部を設けるので、上記半導体チップをキャリヤに組み合わせるに際し、両部材間の良好な位置精度が得られるとともに、互いに嵌合する半導体チップの一端側及びキャリヤ側の溝部における破損の可能性を抑制することができる。 Further, according to the present invention of claim 2, in the present application of the invention of claim 1, as well as tapered at one end thereof a semiconductor chip, it is arranged on the wall surface of the wall of the carrier side since provision of the tapered portion tapered one end capable of fitting of the semiconductor chip in the groove, when combining the semiconductor chip to the carrier, with good positional accuracy between the two members is obtained, a semiconductor chip to be fitted to each other it is possible to suppress the possibility of damage in the groove of the one end side and the carrier side. また、この場合には、 In addition, in this case,
一端側の角部が略直角である半導体チップに比べて、実装作業における半導体チップの配置をスムースに行うことができる。 Than that of the semiconductor chip corner portion of one end side is substantially perpendicular, it is possible to perform the arrangement of the semiconductor chip in the mounting operation smoothly.

【0027】また更に、本願の請求項3の発明によれば、本願の請求項1又は請求項2の発明において、上記キャリヤの表面及び半導体チップの裏面に、互いに嵌合し得る凹部及び凸部の組を配置した上で、上記半導体チップ及び溝部とともに、上記凹部と凸部とを嵌合させるようにして上記半導体チップをキャリヤに組み合わせるので、キャリヤに対する半導体チップの実装作業において、両部材間の位置決め安定性が十分に得られるようになる。 [0027] Furthermore, according to the present invention of claim 3, in the present invention of claim 1 or claim 2, on the back surface and the semiconductor chip from the carrier, the recess and the protrusion may fit together set on which was placed in, together with the semiconductor chip and the groove, so as fitting the above concave portion and the convex portion combining the semiconductor chip to the carrier, the mounting operation of the semiconductor chip against the carrier, between the two members positioning stability is to be obtained sufficiently. また、半導体チップをキャリヤに配置するに際して、これら凹部及び凸部をガイドとして用いれば、半導体チップの配置をよりスムースに行うことが可能となる。 Also, when placing the semiconductor chip to the carrier, the use of recesses and protrusions as a guide, it is possible to perform the arrangement of the semiconductor chips more smoothly.

【0028】また、本願の請求項4の発明によれば、実装基板やパッケージ等のキャリヤにその表面から突出する所定幅の壁部を設け、上記壁部の壁面及び該壁面に対向する半導体チップの側面に、それらの幅方向に沿って、互いに嵌合し得る受け部及び突起部の組を複数配置した上で、上記半導体チップを上記受け部と突起部とを嵌合させるようにして上記キャリヤに組み合わせて、ダイボンディングするので、キャリヤに対する半導体チップの実装作業において、両部材間の位置決め安定性が十分に得られるとともに、良好な位置精度を確保することができる。 Further, according to the present invention of claim 4, the wall portion of a predetermined width that protrudes from the surface to the carrier such as a mounting board or package is provided, the semiconductor chip which faces the wall and the wall surface of the wall portion to the side of, along their width direction, after arranging a plurality of pairs of the receiving portion and the projections may fit together, the semiconductor chip so as fitting the the protrusion the receiving portion above in combination with the carrier, since the die bonding, the mounting operation of the semiconductor chip against the carrier, the positioning stability between both members can be sufficiently obtained, it is possible to ensure good positional accuracy. これによって、半導体チップとその周辺の回路基板とを接続するボンディングワイヤの長さのばらつきをなくすることができ、安定したICの特性が得られ、IC製造工程における歩留まりを向上させることができる。 This makes it possible to eliminate variations in the lengths of the bonding wires connecting the semiconductor chip and the circuit board around the stable characteristics of the IC can be obtained, thereby improving the yield in IC fabrication processes.

【0029】更に、本願の請求項5の発明によれば、本願の請求項4の発明において、上記突起部をテーパ状に形成するとともに、上記受け部に突起部が嵌合し得るテーパ部を設けるので、上記半導体チップをキャリヤに組み合わせるに際し、両部材間の良好な位置精度が得られるとともに、互いに嵌合する受け部及び突起部における破損の可能性を抑制することができる。 Furthermore, according to the present invention of claim 5, in the present application of the invention of claim 4, thereby forming the projecting portion in a tapered shape, the tapered portion the protrusion to the receiving part capable of fitting since providing, upon combining the semiconductor chip to the carrier, with good positional accuracy between the two members is obtained, it is possible to suppress the possibility of damage in the receiving portion and the projecting portion to be fitted to each other. 更に、この場合には、キャリヤに対する半導体チップの配置をスムースに行うことができる。 Further, in this case, it is possible to perform the arrangement of the semiconductor chip against the carrier smoothly.

【0030】また更に、本願の請求項6の発明によれば、本願の請求項4又は請求項5の発明において、上記キャリヤの表面及び半導体チップの裏面に、互いに嵌合し得る凹部及び凸部の組を配置した上で、上記受け部及び突起部とともに、上記凹部と凸部とを嵌合させるようにして上記半導体チップをキャリヤに組み合わせるので、キャリヤに対する半導体チップの実装作業において、両部材間の位置決め安定性が十分に得られるようになる。 [0030] Furthermore, according to the present invention of claim 6, in the invention of the present application according to claim 4 or claim 5, the back surface of the surface and the semiconductor chip from the carrier, the recess and the protrusion may fit together set on which was placed in, together with the receiving portion and the projecting portion, so as fitting the above concave portion and the convex portion combining the semiconductor chip to the carrier, the mounting operation of the semiconductor chip against the carrier, between the two members positioning stability is thus obtained sufficient. また、半導体チップをキャリヤに配置するに際して、これら凹部及び凸部をガイドとして用いれば、半導体チップの配置をよりスムースに行うことが可能となる。 Also, when placing the semiconductor chip to the carrier, the use of recesses and protrusions as a guide, it is possible to perform the arrangement of the semiconductor chips more smoothly.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施の形態1に係るICデバイスの内部構造を示す斜視図である。 1 is a perspective view showing the internal structure of the IC device according to a first embodiment of the present invention.

【図2】 本発明の実施の形態1に係る半導体チップの実装構造を示す平面図である。 Is a plan view showing a mounting structure of a semiconductor chip according to the first embodiment of the invention; FIG.

【図3】 本発明の実施の形態2に係る半導体チップの実装構造を示す平面図である。 3 is a plan view showing a mounting structure of a semiconductor chip according to the second embodiment of the present invention.

【図4】 本発明の実施の形態3に係る半導体チップの実装構造を示す平面図である。 Is a plan view showing a mounting structure of a semiconductor chip according to a third embodiment of the present invention; FIG.

【図5】 図4におけるA−A線に沿った縦断面図である。 5 is a longitudinal sectional view taken along the line A-A in FIG.

【図6】 本発明の実施の形態4に係る半導体チップの実装構造を部分的に示す平面図である。 6 is a plan view showing a mounting structure of a semiconductor chip partially according to a fourth embodiment of the present invention.

【図7】 上記実施の形態4に係る半導体チップの側面図である。 7 is a side view of a semiconductor chip according to the fourth embodiment.

【図8】 本発明の実施の形態5に係る半導体チップの実装構造を部分的に示す平面図である。 8 is a plan view showing a mounting structure of a semiconductor chip partially according to a fifth embodiment of the present invention.

【図9】 上記実施の形態5に係る半導体チップの側面図である。 9 is a side view of a semiconductor chip according to the fifth embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体チップ、3 パッケージ基板、5 壁部、6 1 semiconductor chip, 3 package substrate 5 walls, 6
溝部、11a 半導体チップ側テーパ部、16a キャリヤ側テーパ部、21b 凹部、25a凸部、32 Grooves, 11a semiconductor chip side tapered portion, 16a carrier side taper portion, 21b recesses, 25a convex portion 32
突起部、36 受け部 Protrusions, 36 receiving portion

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 直人 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Naoto Ando Marunouchi, Chiyoda-ku, tokyo-chome No. 2 No. 3 Mitsubishi electric Co., Ltd. in

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体チップをダイボンディングして実装基板やパッケージ等のキャリヤに実装する方法において、 上記キャリヤにその表面から突出する所定幅の壁部を設け、該壁部の壁面には、上記半導体チップが一端側から嵌合し得る溝部を形成した上で、 上記半導体チップを上記溝部に嵌合させるようにして上記キャリヤに組み合わせて、ダイボンディングすることを特徴とする半導体チップの実装方法。 1. A method of mounting a semiconductor chip on a carrier such as a mounting substrate or package die bonding, a wall portion of a predetermined width that protrudes from the surface of the carrier is provided, on the wall surface of the wall portion, the on which a semiconductor chip to form a groove capable of fitting from one end, the semiconductor chip in combination with the carrier so as to fit in the groove, the semiconductor chip mounting method, characterized by die bonding.
  2. 【請求項2】 上記半導体チップをその一端側でテーパ状に形成するとともに、上記溝部に半導体チップのテーパ状の一端側が嵌合し得るテーパ部を設けることを特徴とする請求項1記載の半導体チップの実装方法。 2. A well as tapered the semiconductor chip at one end, a semiconductor according to claim 1, characterized by providing a tapered portion tapered at one end is capable of fitting the semiconductor chip to the groove chip mounting method of.
  3. 【請求項3】 上記キャリヤの表面及び半導体チップの裏面に、互いに嵌合し得る凹部及び凸部の組を配置した上で、上記半導体チップ及び溝部ととともに、上記凹部と凸部とを嵌合させるようにして上記半導体チップをキャリヤに組み合わせることを特徴とする請求項1又は2 On the back surface and the semiconductor chip wherein the carrier, on which are arranged a set of recesses and protrusions may fit together, the semiconductor chip and the groove portion with the fitting and the concave portion and the convex portion so as to claim 1 or 2, characterized in that combining the semiconductor chip to the carrier
    に半導体チップの実装方法。 Semiconductor chip mounting method of the.
  4. 【請求項4】 半導体チップをダイボンディングして実装基板やパッケージ等のキャリヤに実装する方法において、 上記キャリヤにその表面から突出する所定幅の壁部を設け、 上記壁部の壁面及び該壁面に対向する半導体チップの側面に、それらの幅方向に沿って、互いに嵌合し得る受け部及び突起部の組を複数配置した上で、 上記受け部と突起部とを嵌合させるようにして上記半導体チップをキャリヤに組み合わせて、ダイボンディングすることを特徴とする半導体チップの実装方法。 4. A method for mounting a semiconductor chip on a carrier such as a mounting substrate or package die bonding, a wall portion of a predetermined width that protrudes from the surface of the carrier is provided, on the wall and the wall surface of the wall portion the side opposite the semiconductor chip, along their width direction, after arranging a plurality of pairs of the receiving portion and the projections may fit together, so as fitting the above receiving portion and the protrusion described above by combining the semiconductor chip to the carrier, the semiconductor chip mounting method, characterized by die bonding.
  5. 【請求項5】 上記突起部をテーパ状に形成するとともに、上記受け部に突起部が嵌合し得るテーパ部を設けることを特徴とする請求項4記載の半導体チップの実装方法。 The method according to claim 5 wherein the protruding portions as well as tapered, the receiving unit according to claim 4 the semiconductor chip mounting method as set forth, characterized in that providing the tapered portion projections can fit into.
  6. 【請求項6】 上記キャリヤの表面及び半導体チップの裏面に、互いに嵌合し得る凹部及び凸部の組を配置した上で、上記受け部及び突起部とともに、上記凹部と凸部とを嵌合させるようにして上記半導体チップをキャリヤに組み合わせることを特徴とする請求項4又は5に半導体チップの実装方法。 On the back surface and the semiconductor chip 6. The carrier, on which are arranged a set of recesses and protrusions may fit together, with the receiving portion and the projections, fitting the said recesses and projections a semiconductor chip mounting method as in claim 4 or 5, characterized in that combining the semiconductor chip to the carrier so as to.
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Cited By (2)

* Cited by examiner, † Cited by third party
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DE10125905C1 (en) * 2001-05-28 2002-11-28 Infineon Technologies Ag Releasable coupling between IC chip and carrier uses interlocking mechanical coupling elements provided by IC chip and carrier
DE102006033178A1 (en) * 2006-07-18 2008-01-24 Robert Bosch Gmbh Packed electronic component manufacturing method for mounting on printed circuit board, involves pre-centrally allowing electronic component with respect to centering tool that is premounted in printed circuit board using pre-centering unit

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