JPH11143787A - Recording and reproducing device - Google Patents

Recording and reproducing device

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JPH11143787A
JPH11143787A JP30406497A JP30406497A JPH11143787A JP H11143787 A JPH11143787 A JP H11143787A JP 30406497 A JP30406497 A JP 30406497A JP 30406497 A JP30406497 A JP 30406497A JP H11143787 A JPH11143787 A JP H11143787A
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JP
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Patent type
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encoding
matrix
memory
inside
line
Prior art date
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Pending
Application number
JP30406497A
Other languages
Japanese (ja)
Inventor
Kiyoshi Inoue
Yukari Katayama
Hiroaki Kotani
Kazuo Nakamura
Atsushi Nozoe
Shigemasa Shioda
Minoru Tsukada
一男 中村
清 井上
稔 塚田
茂雅 塩田
博昭 小谷
ゆかり 片山
敦史 野副
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To achieve the low error-correction-incapability of a file system without increasing the scale of an encoding/decoding circuit in a memory chip.
SOLUTION: An outside encoding/decoding circuit 105 outside a memory chip 102 generates an outside coded matrix by encoding each column of an information data matrix, and adding a redundant bit to each column. On the other hand, an inside encoding/decoding circuit 104 inside the memory chip 102 generates a product coded matrix by encoding the line direction of the outside coded matrix, and adding the redundant bit to each line, and stores it in a memory 103. When the memory chip 104 is used as a single body, the inside encoding/decoding circuit 104 generates the inside coded matrix by encoding the line direction of the information data matrix, and adding the redundant bit to each line, and stores it in the memory 103.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、メモリチップおよびメモリチップを利用した記録再生装置におけるエラー検出/訂正の技術に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to error detection / correction techniques in a recording and reproducing apparatus using a memory chip and a memory chip.

【0002】 [0002]

【従来の技術】記録媒体からデータを読み出し転送する際には、さまざまな要因によりデータにエラーが発生する場合がある。 When transferring the read data from the Prior Art A recording medium, there is a case where an error occurs in data due to various factors. これらの要因を大別すると、データを格納するメモリ素子に起因するエラーと、データ伝送時に伝送経路で発生するエラーがある。 It is roughly classified into these factors, and errors due to memory device for storing data, an error generated in a transmission path at the time of data transmission. 不揮発性半導体メモリ、特にフラッシュメモリにおいては、前者が優勢となり、特にメモリのリテンションエラーが問題となる。 Nonvolatile semiconductor memories, in particular flash memory, the former is dominant, particularly retention memory error is a problem.

【0003】以下、リテンションエラーの説明を行う。 [0003] Hereinafter, a retention error description.

【0004】まず、フラッシュメモリ素子の構造を図1 [0004] First, FIG. 1 the structure of a flash memory device
9に示す。 It is shown in 9.

【0005】フラッシュメモリ素子において、データの書込みは、浮遊ゲートへの電荷の注入あるいは、浮遊ゲートからの電荷の引き抜きでおこなう。 [0005] In a flash memory device, writing of data, the injection of charges into the floating gate or performed by extraction of charge from the floating gate. そして、データの読み取りは、ソース−ドレイン間に定電圧をかけた状態で、コントロールゲートに電圧をかけ、流れたドレイン電流を電圧値に変換することによりおこなう。 Then, reading of data, source - in a state in which the drain multiplied by a constant voltage, a voltage is applied to the control gate is carried out by converting the flow drain current into a voltage value. ここで、ドレイン−ソース間に電流が流れるためのコントロールゲート電圧のスレッシュホールド値Vthは図20に示すように、浮遊ゲート中の電荷の有無により変化する。 Here, the drain - threshold value Vth of the control gate voltage for current to flow between the source, as shown in FIG. 20, changes depending on the presence or absence of the charge in the floating gate. そこで、フラッシュメモリ素子では、このVthの違いをドレイン電流から判断することによりータ値を読み出しているのである。 Therefore, in the flash memory device is to have read out over data value by determining the difference between the Vth from the drain current. ここでは、リテンションエラーとは、経年変化によって浮遊ゲートから電荷が抜け落ちることにより発生するエラーをいい、これにより、一定の時間が経過すると、メモリ素子のデータ読み取りエラー率が急激に増加する。 Here, the retention error refers to an error generated by the charge from the floating gate by aging falling out, thereby, after a certain amount of time, the data read error rate of the memory device increases rapidly.

【0006】そこで、従来、特開平3―5995号公報などに記載されているように、フラッシュメモリを用いたファイルシステムにおいては、メモリからのデータ読み取りを高信頼化させるため、フラッシュメモリチップ内に符号/復号回路を搭載し、データエラー検出、及びエラー訂正のための冗長データを付加した上で、データを誤り訂正符号(Error Correct Code以下ECC)に変換して記録し、メモリ素子からデータを読み出すときには読み出したECCを用いてデータエラーを検出/訂正する手法が用いられている。 [0006] Therefore, conventionally, such as described in JP-A-3-5995 discloses, in a file system using a flash memory, in order to highly reliable data read from the memory, the flash memory chip equipped with a code / decode circuit, data error detection, and in terms of added redundant data for error correction, and recorded to convert the data into error correction code (error correct code below ECC), data from the memory device detection / correction to approach has been used data error using the read ECC when reading.

【0007】ここで、このようなシステムで用いられる [0007] In this case, used in such a system
ECCは主として組織符号が用いられている。 ECC is mainly systematic code is used. これは、情報データ部と、冗長データ部が分離されて構成されているECCである。 This is the ECC information data section, the redundant data portion is configured separated. 組織符号によれば、情報データ部に冗長データ部を付加することにより、ECCを構成することが出来るため、符号語の中に情報部をそのままの形で取り込むことが出来る。 According to systematic codes by adding redundancy data portion in the information data section, since it is possible to configure the ECC, it can be incorporated into a code word information portion as is. 組織符号であるECCには、誤り訂正能力や誤り訂正単位の違いから、ハミング符号、BCH符号、リードソロモン符号等がある。 The ECC is a systematic code, the difference in the error correction capability and error correction unit, there is a Hamming code, BCH codes, Reed-Solomon code or the like. 比較的大きい(数百バイト以上)のデータを一括して処理するファイルシステムでは、リードソロモン符号が多く用いられている。 In the file system to process collectively data of relatively large (a few hundred bytes or more), and Reed-Solomon codes are widely used.
これは、このようなファイルシステムではデータの取り扱いの最小単位がバイト(8ビット)となることが多く、 This is such a file system is often the smallest unit of data handling is byte (8 bits),
データ誤りもバーストエラーが多いため、誤り訂正の最小単位が1ビットであるBCH符号に対して、誤り訂正の最小単位がシンボル(複数ビット)であるリードソロモン符号のほうが、符号効率が良くなるからである。 Since data errors even many burst errors, with respect to a BCH code the minimum unit of the error correction is 1 bit, towards the Reed-Solomon code minimum unit of the error correction is the symbol (multi-bit) is, because the code efficiency is improved it is.

【0008】一方、一回書込み可能コンパクトディスク(CD-R)や、デジタルオーディオテープ(R-DAT)など、データ誤り率が比較的大きい(10の−3乗程度)記録再生媒体においては、従来より、ランダムエラー、バーストエラーに対して、強力な誤り訂正能力を持つ積符号が用いられている。 On the other hand, and once writable compact disc (CD-R), digital audio tape (R-DAT), (-3 power of about 10) the data error rate is relatively large in the recording medium is conventionally more, random errors, with respect to burst errors, and product code is used with a powerful error correction capability. これは、情報データをマトリクス単位で扱い、その行方向、列方向に対し、それぞれを符号化するECCである。 It treats the information data in a matrix unit, the row direction, with respect to the column direction, a ECC to encode, respectively. 積符号の特徴として、行方向、列方向のECCが協力して復号を行う事が挙げられる。 As a feature of the product code, the row direction, the column direction of the ECC and the like it is possible to perform decoding in cooperation. 積符号の復号方法はいろいろ知られており、それぞれ最大誤り訂正能力、復号に要する計算量等に違いがある。 The method of decoding a product code is known variously, the maximum error correcting capability, respectively, there is a difference in the amount of calculation or the like required for decoding.

【0009】CD−R、R−DAT等の先に挙げた記録再生媒体では、特開昭63-298776号公報に記載のような、リードソロモン符号を積符号化した方法が主に用いられている。 [0009] In CD-R, recording medium mentioned above, such as R-DAT, such as described in JP-A-63-298776, methods product encoded Reed-Solomon code is used mainly there.

【0010】 [0010]

【発明が解決しようとする課題】従来のフラッシュメモリではメモリ1素子に対し、1ビットを対応させていた。 The memory 1 device in THE INVENTION Problems to be Solved by conventional flash memory, has to correspond to 1 bit. このため読み出しの際にドレイン電流から区別すべきVthは1素子あたり2つであり、Vth間の間隔を充分にとることが出来た。 Vth should be distinguished from the drain current during this for reading is two per element, it was possible to take a sufficient spacing between Vth. しかし近年、フラッシュメモリを用いたファイルシステムに対する大容量化、低コスト化の要求から、1素子に対して2ビット以上を対応させる必要性が出てきた。 However, in recent years, capacity for a file system using a flash memory, a demand for cost reduction and you need to associate more than one bit per device. このことは読み出しの際にドレイン電流から区別すべきVthが1素子あたり4つ以上になることを示す。 This indicates that the Vth should be distinguished from the drain current at the time of reading is 4 or more per device. このため各Vth間の間隔は狭くなり、メモリ素子からのデータ読み出しエラーは必然的に増加する。 Thus the spacing between the Vth becomes narrower, a data read error from the memory device is inevitably increased.

【0011】この場合に、必要とされるビット誤り訂正不能率をメモリチップ単体で満たすためにメモリチップ内部の符号/復号回路に、より強力なECCを用いる事が要求される。 [0011] In this case, the bit error uncorrectable rate required for encoding / decoding circuit of the internal memory chips to meet the memory chip itself, it is required to use a more powerful ECC.

【0012】しかし、このようにすると、符号/復号回路がより複雑になり、復号時間が長くなる。 [0012] However, in this case, the code / decode circuit becomes more complex, the decoding time increases. またメモリチップの符号/復号回路規模が大きくなることにより、 Further, by coding / decoding circuit scale of the memory chips it is increased,
メモリチップにおける符号/復号回路の占める割合が増加し、メモリ実装面積が減少することにより、多値記録化によるメモリ容量増加のメリットが生かせない。 Ratio of the encoding / decoding circuit is increased in the memory chip, by the memory footprint is reduced, it is not Ikase benefits of increased memory capacity by multilevel recording.

【0013】また、ファイルシステムとして使用するときに要求されるビット誤り訂正不能率は、メモリチップ単体に必要とされるビット誤り訂正不能率よりも一般に低い。 Further, bit error uncorrectable rate required when used as a file system, generally lower than the bit error uncorrectable rate required for the memory chip itself.

【0014】そこで、従来のメモリチップ内の、符号/ [0014] Therefore, in the conventional memory chip, the encoding /
復号回路の外側に更に符号/復号回路を設け、ファイルシステムとしての誤り訂正不能率を低くすることも考えられる。 Further provided a code / decode circuit outside of the decoding circuit, it is conceivable to lower the uncorrectable rate as a file system.

【0015】しかし、メモリチップ内の符号/復号回路の他に、これと独立して符号/復号を行う符号/復号回路を外側に設けると、ECCに必要な冗長データが増加し、メモリチップにおける情報データの格納効率はきわめて低くなる。 [0015] However, in addition to the encoding / decoding circuit in the memory chip, when the encoding / decoding circuit which performs independently coding / decoding thereto provided on the outside, the redundant data increases required ECC, the memory chips storage efficiency of the information data is very low.

【0016】そこで、本発明は、メモリチップ内の符号/復号回路を大規模化することなく、ファイルシステムなどとして使用される記録再生装置に用いる場合にも、 [0016] Therefore, the present invention is to provide a large scale the code / decode circuit in the memory chip, even when used in recording and reproducing apparatus used as such as a file system,
記録再生装置として要求される誤り訂正不能率を満足することのできるメモリチップ及び記録再生装置を提供することを課題とする。 Providing a memory chip and a recording and reproducing apparatus which can satisfy the uncorrectable rate required as a recording and reproducing apparatus and an object.

【0017】 [0017]

【課題を解決するための手段】前記目的達成のために、 Means for Solving the Problems] For the purpose achieved,
本発明は、メモリを内蔵したメモリチップを用いた記録再生装置であって、前記記憶再生装置は、前記メモリチップの外部に、記憶対象の情報データを誤り訂正符号化し第1の誤り訂正符号を生成する外符号/復号回路を備え、前記メモリチップは、外符号/復号回路が生成した第1の誤り訂正符号を、さらに、誤り訂正符号化し第2 The present invention is a recording and reproducing apparatus using a memory chip with a built-in memory, the memory reproducing device, external to the memory chip, the first error correcting code and error correction encoding the information data in the storage target an outer code / decode circuit for generating the memory chip, the first error correction code is an outer code / decode circuit generated, further, the second error correction coding
の誤り訂正符号を生成し、前記メモリに記憶する内符号 Inner code that of generating an error correction code is stored in the memory
/復号回路を内蔵し、前記内符号/復号回路は、前記メモリより読み出した第2の誤り訂正符号を用いて誤り訂正を行い、前記第1の誤り訂正符号を復号し、前記外符号/ / Built-in decoder, the inner code / decoding circuit performs error correction using a second error correcting code read from the memory, decoding the first error correction code, the outer code /
復号回路は、前記内符号/復号回路が復号した第1の誤り訂正符号を用いて誤り訂正を行い、前記情報データ復号することを特徴とする記憶再生装置を提供する。 Decoding circuit, the inner code / first performs error correction using an error correction code decoding circuit is decoded to provide a storing and reproducing apparatus, characterized by said information data decoding.

【0018】本記憶装再生置によれば、メモリチップ内部の内符号/復号回路と、メモリチップ外部の内符号/ According to the present storage instrumentation playback location, and inner code / decode circuitry within the memory chips, the inner memory chips outer code /
復号回路が各々誤り訂正符号、復号を行う。 Decoding circuits each perform error correction code, the decoding. すなわち、 That is,
2重に誤り訂正処理が施されるので、メモリチップから読み出したデータの強力な誤り訂正能力を発揮できる。 Since the error correction process is performed on a double, it can exert a powerful error correction capability of the data read from the memory chip.
また、この際、メモリチップ内部の内符号/復号回路は、単独で、本記憶再生装置の誤り不能率を達成する場合に比べ小規模化できる。 At this time, the inner code / decode circuit of the internal memory chips, alone, can small reduction compared to the case to achieve an error incapable rate of the recording and reproducing apparatus.

【0019】また、このようなメモリチップ内外の誤り訂正の分担によれば、メモリチップを外符号/復号回路を備えていないシステムにおいて使用する場合でも、メモリチップ内部の内符号/復号回路による誤り訂正処理によって従来のデータ誤り率と同程度のデータ誤り率を確保するようメモリチップを構成することが可能となる。 Further, according to the sharing of the error correction of such a memory chip inside and outside, even when used in a system that does not the memory chip includes an outer code / decoding circuit, an error by the inner code / decode circuit inside the memory chip the correction process makes it possible to configure the memory chips to ensure the data error rate of the same degree as conventional data error rate.

【0020】また、前記外符号/復号回路は、記憶対象の情報データをマトリクス化し、当該マトリクスの各列/行を誤り訂正符号化して、複数列/行の第1の誤り訂正符号を生成し、前記内符号/復号回路は、外符号/復号回路が生成した複数列/行の第1の誤り訂正符号を、行/列方向に並べたマトリクスの、各行/列を誤り訂正符号化して、複数行/列の第1の誤り訂正符号を生成し、当該複数行/列の第1の誤り訂正符号は、前記情報データの積符号を形成するようにすれば、メモリチップ内の符号/復号回路の他に、これと独立して符号/復号を行う符号/ Further, the outer code / decode circuit, the information data in the storage target matrixed, each column / row of the matrix with error correction coding, to generate a first error correction code of a plurality of columns / rows the inner code / decoding circuit, a first error correction code of a plurality of columns / rows in which the outer code / decode circuit generated, the matrix arranged in rows / columns, each row / column by error correction coding, generating a first error correcting code more rows / columns, the first error correction code of the plurality of rows / columns, if so as to form a product code of said information data, the encoding / decoding in the memory chip code for performing the other circuits, an independently encoding / decoding thereto /
復号回路を外側に設ける場合に比べ、同程度の誤り不能率を達成するのに必要な冗長データが少なくてすむ。 Compared with the case of providing a decoding circuit to the outside, it requires less redundant data needed to achieve an error incapable rate comparable. よって、メモリチップにおける情報データの格納効率を向上することができる。 Therefore, it is possible to improve the storage efficiency of the information data in the memory chip.

【0021】 [0021]

【発明の実施の形態】以下、本発明に係る記録再生装置の一実施形態を、記録媒体としてフラッシュメモリを用い、ファイルシステムとして使用される記録再生装置への適用を例にとり説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of a recording and reproducing apparatus according to the present invention, using a flash memory as a recording medium will be described by taking the application to a recording and reproducing apparatus used as a file system as an example.

【0022】図1に、本実施形態に係るファイルシステムの構成を示す。 [0022] FIG. 1 shows the configuration of a file system according to this embodiment.

【0023】図1においてメモリ103はデータの記録あるいは再生を行う記録媒体、メモリチップ102は、メモリ103と内符号/復号回路104とを含むチップである。 The recording medium memory 103 for recording or reproducing data in FIG. 1, the memory chip 102 is a chip comprising an inner code / decode circuit 104 and a memory 103. 外符号/復号回路105はインターフェースLSI106内にあって、外符号生成や外符号検出及びデータの訂正を行う回路である。 Outer code / decoding circuit 105 be in the interface LSI 106, a circuit for correcting the outer code generation and an outer code detection and data. インターフェースLSI106はフラッシュメモリ Interface LSI106 flash memory
103を使用したファイルシステム101におけるシステムバス109とのインターフェース制御を行うLSIである。 103 in the file system 101 using a LSI that controls the interface with the system bus 109.

【0024】より具体的には、本実施形態に係るファイルシステムは、たとえば、図2に示すように構成することができる。 [0024] More specifically, the file system according to this embodiment, for example, can be configured as shown in FIG.

【0025】図2において、フラッシュメモリ502は、 [0025] In FIG. 2, the flash memory 502,
図1のメモリチップ102に相当し、図1のメモリ103 Corresponds to the memory chip 102 of FIG. 1, the memory 103 of FIG. 1
に相当する記録媒体と、図1の内符号/復号回路104 A corresponding recording medium, the inner code / decoding circuit of FIG. 1 104
に相当するECC回路を備えている。 And a ECC circuit corresponding to. インターフェースLSI Interface LSI
503はフラッシュメモリ502を使用したファイルシステム 503 file system using the flash memory 502
501におけるシステムバス506とのインターフェース制御を行うLSIであり、図1のインタフェースLSI106に相当する。 It controls the interface with the system bus 506 in 501 is LSI, which corresponds to the interface LSI106 in FIG. インターフェースLSI503内のECC回路5031は図1 ECC circuit 5031 in the interface LSI503 Figure 1
の外符号/復号回路105に相当する。 Corresponding to outer code / decode circuit 105 of.

【0026】マイコン504はシステムバスを通じて送られてきた命令を解釈し、解釈結果に応じてフラッシュメモリ502へのデータ読み込み及び書込み(Read/Write 、 [0026] The microcomputer 504 interprets the instructions sent through the system bus, the data read and write to the flash memory 502 in accordance with the interpretation result (a Read / Write,
以下R/W)、及びDRAM505へのデータR/Wを制御する中央処理装置(CPU5041)をやROM5042やRAM5043を備えており、ファイルシステム501のコントローラの役割を担っている。 The following R / W), and comprises a a and ROM5042 and RAM5043 central processing unit (CPU5041) for controlling data R / W to DRAM505, plays the role of controller of the file system 501. DRAM505はフラッシュメモリ502のデータを、インターフェースLSI503内のECC回路5031に渡す際、データのバッファの役目を担う補助メモリである。 DRAM505 the data of the flash memory 502, when passing to the ECC circuit 5031 in the interface LSI 503, an auxiliary memory thereby functioning in a buffer of data.

【0027】これらの各部は、制御信号線、アドレスバス、データバスによって接続されている。 [0027] These components, control signal lines, address bus, and is connected by a data bus.

【0028】ここで、図2のインターフェースLSI503 [0028] Here, the interface of FIG. 2 LSI 503
は、たとえば、図3に示すように構成される。 It is, for example, configured as shown in FIG.

【0029】図3において、システムインターフェース部601はシステムバスを通じて送受する命令及びデータの制御を行う。 [0029] In FIG. 3, the system interface unit 601 controls the command and data transmitted and received through the system bus. マイコンインターフェース部602はマイコン504との間で送受する命令及びデータの制御を行う。 Microcontroller interface unit 602 controls the command and data transmitted and received between the microcomputer 504. DRAM制御部603は、DRAM505との間で送受するデータの制御を行う。 DRAM controller 603 controls the data to be transmitted and received between the DRAM505. フラッシュメモリ制御部604は、 フラッシュメモリ502へ送られる命令、及びフラッシュメモリ502との間で送受するデータの制御を行う。 The flash memory controller 604, the instruction is sent to the flash memory 502, and controls data to be exchanged between the flash memory 502. ECC制御部 ECC control unit
605はマイコン504の命令により、システムバス506を通して入力するデータや、フラッシュメモリ502からのデータをECC回路5031に渡し、ECC生成や、ECC検出及びデータの訂正といったECC訂正手段の制御を行う。 605 by an instruction of the microcomputer 504, the data and inputting through the system bus 506, passes the data from the flash memory 502 to the ECC circuit 5031, performs ECC generation and the control of the ECC correction means such correction of the ECC detection and data.

【0030】以下、このようなファイルシステムにおいて行われるデータ誤り検出、訂正処理について説明する。 [0030] Hereinafter, such a file system data error detection performed in the correction process will be described.

【0031】まず、具体的な動作について説明する前に、本実施形態で用いる積符号について説明する。 [0031] Before describing specific operation will be described product code used in this embodiment.

【0032】本実施形態は、外符号/復号回路105と内符号/復号回路104が協調して、積符号を行う。 [0032] The present embodiment, the inner code / decoding circuit 104 and outer code / decode circuit 105 cooperatively performs a product code. 情報データの記憶の際には、図4に示すフォーマットに従い、 During storage of the information data, in accordance with the format shown in FIG. 4,
外符号/復号回路105は情報データを符号化して外符号C Outer code / decode circuit 105 the information data by coding an outer code C
1を生成し、内符号/復号回路104は、外符号を符号化して、内符号C2を生成し、メモリ103に記憶する。 It generates a 1, inner code / decode circuit 104, an outer code by encoding, to generate an inner code C2, stored in the memory 103.

【0033】本実施形態では、情報データのR/Wは1 [0033] In the present embodiment, the information data R / W 1
記録再生データ領域512バイト単位で行う。 Carried out in recording and reproducing data area 512 bytes. また、積符号化においては、複数の記録再生データ領域を一括して符号化してもよいが、本実施形態では1記録再生データ領域ごとに積符号化を行う。 In the product coding may be encoded collectively a plurality of recording and reproducing the data area, but performs Sekifu Goka every recording reproduction data area in the present embodiment. 積符号に用いられるECC ECC used in the product code
は、内符号C2、外符号C1ともリードソロモン符号を用いる。 It is inner code C2, using both outer code C1 Reed-Solomon code. 内符号C2の訂正能力は1シンボルとする。 Correction capability of the inner code C2 is set to 1 symbol. 外符号C1の訂正能力は2シンボルとし、内符号/復号回路104からのイレージャフラグ信号をもとにイレージャ訂正を行う。 Correction capability of the outer code C1 is set to 2 symbols, performs erasure correction erasure flags signals from the inner code / decoding circuit 104 on the basis of. イレージャ訂正とはイレージャフラグ信号を利用することで、外符号C1のみを用いて誤り訂正を行う場合よりも誤り訂正能力を向上させる周知の訂正法である。 The erasure correction by using erasure flags signal, a well-known correction method of improving the error correction capability than the case of performing the error correction using only outer code C1. なお、イレージャ訂正については、たとえば、 It should be noted that, for erasure correction, for example,
日刊工業新聞社発行の「デジタルビデオ記録技術」の8 Nikkan Kogyo Shimbun issue of the "digital video recording technology." 8
9ページから122ページや、共立出版発行の符号理論などに記載されている。 9 122 and pages from the page, this is described in coding theory of Kyoritsu Shuppan.

【0034】さて、外符号C1のみを用いた場合の誤り訂正能力をt2シンボルとすると、イレージャ訂正の訂正能力は最大で2×t2シンボルとなる。 [0034] Now, when the error correction capability in the case of using only the outer code C1 and t2 symbol correction capability of erasure correction becomes 2 × t2 symbols at maximum. 本実施形態ではt2は2なので、訂正能力は最大で4シンボルとなる。 t2 is 2 in the present embodiment, the correction capability is maximized by 4 symbols.

【0035】このような積符号の復号方式は、いろいろな方式があるが、本実施形態では先に内符号/復号回路 The decoding method of such product code, there are various schemes, the inner code / decode circuit earlier in the embodiment
104で内符号C2を復号した後、外符号/復号回路105で外符号C1を復号する。 After decoding the inner code C2 at 104, decodes the outer code C1 with outer code / decode circuit 105. 積符号においては、情報データが正方マトリクスデータに近いほど、符号化効率が良いため、情報データは16バイト×32バイトのマトリクスデータとして扱う。 In the product code, as the information data are close to a square matrix data, since the coding efficiency is, information data is treated as 16 bytes × 32 bytes of the matrix data. 外符号C1は図4に示す32バイトの情報データの列データを符号化したものであり、内符号C Outer code C1 is obtained by encoding the sequence data of 32 bytes of information data shown in FIG. 4, inner code C
2は16バイトの情報データもしくは外符号/復号回路1 2 16 bytes of information data or outer code / decoding circuit 1
05で付加された冗長シンボルの行データを符号化したものになる。 The row data of the added redundancy symbols 05 becomes an encoded.

【0036】内符号で符号化する情報量は1行あたり16 The amount of information to be encoded in the code per line 16
×8=128ビット、外符号で符号かする情報量は1列あたり32×8=256ビットになる。 × 8 = 128 bits, the amount of information to be encoded or at the outer code is a 32 × 8 = 256 bits per row. またリードソロモン符号のシンボル長は、1バイトが1シンボルに対応していた方がデータの取り扱い上便利であるので、本実施形態では、1シンボルのビット数8とし、冗長シンボル長は内符号16シンボル、外符号32シンボルのリードソロモン符号を用いる。 The symbol length of the Reed-Solomon code, because those who 1 byte corresponded to one symbol is convenient handling of data, in the present embodiment, the number bits of one symbol 8, redundant symbol length inner code 16 symbol, using Reed-Solomon codes of an outer code 32 symbols.

【0037】ここで、リードソロモン符号における最大符号語長、及び最大情報量についての条件を式1に示す。 [0037] Here, shown maximum code word length in the Reed-Solomon codes, and the conditions for the maximum amount of information in Equation 1.

【0038】 [0038]

【数1】 [Number 1]

【0039】tはシンボル訂正能力である。 [0039] t is the symbol correction capability. ガロア体は、リードソロモン符号の符号語が含まれる集合で、m Galois field is a collection that contains the code words of the Reed-Solomon code, m
は1シンボルあたりのビット数に対応する。 Corresponds to the number of bits per symbol. mが大きいほど、最大符号語長及び最大情報量が大きくなる。 As m increases, the maximum code word length and the maximum amount of information is increased. しかし、1シンボル当たりに含まれるビット数が多くなるため、ビットあたりの誤り率が同じなら、訂正能力tが同じでも、冗長ビット数が増加する。 However, since the number of bits included in the per symbol increases, if the error rate per bit is the same, also a correction capability t is the same, the number of redundant bits is increased. ここで、リードソロモン符号の符号語をWとすると、符号多項式C(x)は、 Here, when the code word of the Reed-Solomon code is W, code polynomial C (x) is,
符号語Wの各成分を係数に持つ多項式として定義される。 It is defined as a polynomial with components of the codeword W coefficient.

【0040】本実施形態の場合、シンボル長の条件を満たすmの最小値は8である。 [0040] In this embodiment, the minimum value of satisfying m symbol length is 8. この時最大符号語長は、2 At this time, the maximum code word length, 2
の8乗−1=255シンボル、最大情報量は1シンボル訂正時で2の8乗−3バイト=253バイト=2024 @ 8 -1 = 255 symbols, the maximum amount of information 2 of 8 square -3 bytes during one symbol correction = 253 bytes = 2024
ビット、2シンボル訂正時で2の8乗−5=251バイト=2008ビットとなり、条件を満たす。 Bit, 2's 8 square -5 = 251 bytes = 2008 bits when two symbols correction condition is satisfied. 従ってリードソロモン符号の符号語の集合は内符号、外符号とも2の8乗のガロア体を用いる。 Thus the set of codewords of Reed-Solomon codes inner code, using 8 square of the Galois field of the outer code Both. 冗長シンボル長は内符号で、 Redundant symbol length in the inner code,
2シンボル=2バイト、外符号で4シンボル=4バイトとなる。 2 symbols = 2 bytes, and 4 symbols = 4 bytes outer code.

【0041】以下、このような積符号を生成しメモリ1 [0041] Hereinafter, the memory 1 to generate such a product code
05に記録する具体的動作について説明する。 Specific operation of recording described 05.

【0042】図5に、メモリ105への記録処理の手順を示す。 [0042] Figure 5 shows a procedure of recording processing to the memory 105.

【0043】情報データは、システムバスを109を介して1記録再生データ領域、つまり512バイトごとに、図4の行順に入力される。 The information data, the system bus through a 109 1 recording and reproducing data area, i.e. every 512 bytes, are input to the row order in FIG.

【0044】インターフェースLSI106内の外符号/復号回路105は情報データを16バイト×32バイトのマトリクスデータに変換する。 The outer code / decoding circuit 105 in the interface LSI106 converts information data into 16-byte × 32-byte matrix data. しかし、実際にメモリ103に記録される時は、情報データは512バイトの列データとして記録されるため、マトリクスデータへの変換は必ずしも必要ではなく、1次元配列データのままで扱ってもよい。 However, when it is actually recorded in the memory 103, the information data is recorded as 512 bytes of row data, converted into matrix data is not necessarily required, may be treated while a one-dimensional array data. この場合、メモリへの記録処理はステップ701からはじめてもよい。 In this case, the recording processing to the memory may be started from step 701. 以下の説明では、情報データは1次元配列データとして扱い、ステップ70 In the following description, information data treated as a one-dimensional array data, step 70
1から処理を行う場合を例にとる。 Take as an example the case of performing the process from 1.

【0045】外符号/復号回路105は、マトリクスデータあるいは1次元配列データをステップ701に示すように情報データを外符号C1に符号化する。 The outer code / decode circuit 105 encodes the information data to the outer code C1 as shown in the matrix data or one-dimensional array data to step 701. 更に、ステップ702に示すように、外符号化された1次元配列データの構成を変換し内符号回路104に入力する。 Furthermore, as shown in step 702, and inputs the configuration of the one-dimensional array data outer encoding the converted within coding circuit 104. ステップ701において512バイトの1次元配列データを外符号C1に変換する処理、及びステップ702において、外符号化された1次元配列データの構成を変換する処理の様子を図6に示す。 Processing the one-dimensional array data of 512 bytes in step 701 to convert outer code C1, and in step 702, indicating the state of a process of converting a structure of a one-dimensional array data which has been outer coded in Fig.

【0046】最初に、512バイトの1次元配列データを外符号C1に変換する処理では、インターフェースL [0046] First, in the process of converting the one-dimensional array data of 512 bytes to the outer code C1 is the interface L
SI106内の外符号/復号回路105は512バイトの情報データを一旦、内部のメモリに順番に格納した後、内部のメモリの最初のアドレスからデータアドレスを15バイトずつスキップしながら情報データを1バイトずつ読み取る。 Outer code / decoding circuit 105 in the SI106 once the 512-byte information data, after storing the order in the internal memory, 1 byte information data while skipping the first address of the internal memory data address by 15 bytes read by. これを32回繰り返し、32バイトの列データを生成する(a)。 This was repeated 32 times, to generate the column data of 32 bytes (a). この操作を、最初に情報データを読み取るアドレスを1増加させながら、16回すなわち16バイト行データの各列について行い、列データ16個を生成する。 This operation, while first increased 1 address for reading the information data is performed for each column of 16 times i.e. 16 byte line data, and generates sixteen column data.

【0047】この列データを各々リードソロモン符号化して、情報データ部を外符号C1に符号化する。 [0047] In each Reed Solomon encoding this sequence data, to encode the outer code C1 the information data unit. 外符号/復号回路105の訂正能力は2シンボルだから必要な冗長シンボル長は4シンボルとなる。 Correction capability of the outer code / decode circuit 105 is redundant symbol length needed because two symbols is 4 symbols. 冗長バイト数は、 The number of redundant bytes,
4×8÷8=4バイトになる。 It becomes 4 × 8 ÷ 8 = 4 bytes. このため外符号C1の冗長データ部R1は、4×16=64バイトの情報量となる。 Redundant data portion R1 of the order outer code C1 is information of 4 × 16 = 64 bytes.

【0048】次に外符号化された1次元配列データの構成を変換する処理について説明する。 [0048] Next, the process will be described for converting the structure of the outer encoded one-dimensional array data. 内符号/復号回路104はデータを図4の行方向に符号化するため、あらかじめ外符号/復号回路105において、4バイト(1 Since the inner code / decode circuit 104 for encoding in the row direction in FIG. 4 the data in advance outer code / decode circuit 105, 4 bytes (1
行4列)×16個からなる外符号の冗長部R1を16バイト(16行1列)×4行のデータに変換しておく。 Should convert the redundant portion R1 of the outer code consisting of four rows) × 16 pieces row 16 bytes (16 rows and one column) × 4 rows of data.

【0049】この変換は、各列について生成した外符号C1の冗長部R1を順番に内部のメモリに格納した後、 [0049] This conversion was stored in an internal memory redundancy portion R1 of the outer code C1 generated for each column in sequence,
この内部のメモリの、冗長データ部R1を格納した最初のアドレスから冗長データ部R1を、データアドレスを3バイトずつスキップしながら1バイトずつ16回繰り返して読み出し、16バイトの行データを生成する(b)。 The internal memory, the redundant data portion R1 from the first address storing the redundant data portion R1, reads repeated one byte by 16 times while skipping data address by 3 bytes, produces a 16-byte line data ( b). この操作を最初の冗長バイトを読み出すアドレスを1増加させながら、4回繰り返して得られた4つの行データを、図6の情報データ部の後ろに順番に付加する。 While 1 increasing the address for reading the first redundant bytes this operation, the four rows of data obtained by repeating 4 times, added sequentially after the information data section of Fig. このようにして生成した32行の情報データ部と、 An information data section of 32 rows generated in this way,
その後ろの4行の冗長データ部R1の1次元配列を、内符号/復号回路104に外符号C1として出力する。 A one-dimensional array of 4 rows of redundant data portion R1 of behind, and outputs the inner code / decode circuit 104 as an outer code C1.

【0050】図5に戻り、次のステップ703では、メモリチップ102内の内符号/復号回路104が、入力された外符号C1を内符号C2に変換する。 [0050] Returning to FIG. 5, the next step 703, the inner code / decoding circuit 104 in the memory chip 102 converts the outer code C1 input to the inner code C2. 更に、ステップ704に示すように、内符号化された1次元配列データの構成を変換しメモリ103に記録する。 Furthermore, as shown in step 704, it converts the structure of the one-dimensional array data inner coding is recorded in the memory 103.

【0051】ステップ703において外符号C1を内符号C2に変換する処理、及びステップ704において、 The process of converting the outer code C1 to the inner code C2 in step 703, and in step 704,
内符号化された1次元配列データの構成を変換する処理の様子を図7に示す。 The state of a process of converting the configuration of the encoded one-dimensional array data were shown in FIG.

【0052】最初に外符号C1を内符号C2に変換する処理では、内符号/復号回路104は図7に示すように、512バイトの情報データ部+64バイトの外符号C1の冗長データ部R1、つまり(32+4)個×16 [0052] In the first to convert outer code C1 to the inner code C2 process, the inner code / decode circuit 104 as shown in FIG. 7, the 512-byte information data part +64 bytes of outer code C1 redundant data portion R1, That (32 + 4) pieces × 16
バイトの1次元配列データを内符号/復号回路104内部のメモリに一旦記録した後、内符号C2に変換する。 After once recorded a one-dimensional array data of byte inner code / decode circuit 104 internal memory, it converted into the inner code C2.

【0053】1次元配列データは情報データ部、冗長データ部R1の順に図4の行順に入力される(a)。 [0053] 1-dimensional array data is information data section, are input in the order of the redundant data portion R1 in the row order of FIG. 4 (a). 内符号/復号回路104は、最初に情報データ部を16バイトごとにリードソロモン符号化し、内符号C2に符号化する。 Inner code / decoding circuit 104, first the information data unit to Reed Solomon encoding for each 16-byte encodes the inner code C2. 次に外符号C1の冗長データ部R1を16バイトごとにリードソロモン符号化し、内符号C2に符号化する。 Next to Reed Solomon encoding redundant data portion R1 of the outer code C1 for each 16-byte encodes the inner code C2.

【0054】ここで、内符号/復号回路104の訂正能力は1シンボルだから、必要な冗長シンボル長は2シンボルである。 [0054] Here, since the correction capability of the inner code / decode circuit 104 is a 1 symbol, redundancy symbol length is needed is a two symbols. 冗長バイト数は2×8÷8=2バイトになる。 The number of redundant bytes becomes a 2 × 8 ÷ 8 = 2 bytes. 従って内符号C2の冗長データ部R2は、2×(3 Redundant data portion R2 of the inner code C2 is thus, 2 × (3
2+4)=72バイトの情報量となる。 2 + 4) = 72 bytes of information amount to become.

【0055】こうして積符号化された情報データを、図5のステップ704において、1次元配列データとしてメモリ103に記録する。 [0055] Thus the product encoded information data, in step 704 of FIG. 5, recorded in the memory 103 as a one-dimensional array data.

【0056】メモリ103に記録される積符号のデータ格納フォーマットを図8に示す。 [0056] shows a data storage format of the product code is recorded in the memory 103 in FIG. 8.

【0057】メモリ103の1行は、512バイトの情報データ部と、64バイトの外符号C1の冗長データ部R1+72バイトの内符号C2の冗長データ部R2+R [0057] 1 line memory 103, and the information data portion of 512 bytes, the redundant data portion of 64 bytes of outer code C1 redundant data portion R1 + 72 bytes of inner code C2 R2 + R
/Wに関するアクセスデータが記録された管理データ部から構成されている。 / W access data is made from the recorded management data unit related.

【0058】フラッシュメモリを使用する場合、その構造上、1行の部分的なR/Wは困難なため、情報データ部と管理データ部とからなる1次元配列データは一括して記録される。 [0058] When using the flash memory, its structure, since one line partial R / W is difficult for a one-dimensional array data consisting of a management data unit information data section is recorded collectively. 情報データと管理データ部は、物理的あるいは論理的なパーティションによって分離して管理する。 Information data and the management data unit and manages separated by physical or logical partition.

【0059】管理データ部は、図7に示すように、内符号/復号回路104が、外符号/復号回路105から送られた外符号C1(a)の後ろに(b)に示すように、 [0059] management data unit, as shown in FIG. 7, the inner code / decode circuit 104, as shown in the back of the outer code C1 sent from the outer code / decode circuit 105 (a) (b), the
各行について生成した内符号C2の冗長部R2を付加し、更にアクセスデータが付加された構成となっている。 Adding redundancy portion R2 of code C2 produced for each line, and has a configuration that is added further access data. ただし、この順序は任意としてもよい。 However, this order may be arbitrary.

【0060】次に、このようにしてメモリ105に記録された積符号を復号する処理について説明する。 Next, a description this way the process for decoding the recorded product code in the memory 105.

【0061】図9にこの処理の処理手順を示す。 [0061] Figure 9 shows the processing procedure of this process.

【0062】ステップ801に示すようにメモリ103 [0062] memory 103 as shown in step 801
から読み出された積符号は、図10(a)に示すように、内符号/復号回路104に、外符号C1(512バイトの情報データ部+64バイトの外符号C1の冗長データ部R1)+72バイトの内符号C2の冗長データ部R2からなる1次元配列データとして入力される。 Product code read from, as shown in FIG. 10 (a), the inner code / decode circuit 104, (redundant data portion R1 of the 512-byte information data part +64 bytes of outer code C1) outer code C1 +72 is input as one-dimensional array data consisting of redundant data portion R2 byte inner code C2.

【0063】内符号回路/復号回路104は、ステップ802に示すようにこの1次元配列データを順番に一旦内部のメモリに記憶した後、18バイトの内符号C2を36行生成する。 [0063] the code circuit / decoding circuit 104, and stored into the internal memory once in order this one-dimensional array data, as shown in step 802, 18 bytes of the inner code C2 produces 36 rows. これは内部のメモリから2バイトを読み、情報データまたは冗長データ部R1に付加する(図10(b))事で生成する処理を、36回繰り返す事により行う。 It reads the two bytes from the internal memory, is added to the information data or the redundant data portion R1 a process of generating in (FIG. 10 (b)) that is performed by repeating 36 times.

【0064】次に内符号C2を生成したら、ステップ8 [0064] After generating the inner code C2 then, step 8
03からステップ806において内符号C2を用いて復号処理をおこなう。 It performs decoding processing using the inner code C2 from 03 in step 806. 図8では点線で囲まれたステップ群が2つあるが、上の方が内符号C2の復号処理に対応する。 Step group there are two enclosed by dotted lines in FIG. 8, but near the top corresponds to the decoding process for the inner code C2.

【0065】内符号C2の復号処理においては、最初にステップ803に示すように、各行、すなわち18バイトの内符号C2 36個についてシンドロームS(x) [0065] In the decoding process in the code C2, first as shown in step 803, each row, i.e. the inner 18-byte code C2 36 pieces for the syndrome S (x)
を計算し、これから図4の行データのエラー訂正及び検出を行う。 It was calculated, from which performs error correction and detection line data of FIG.

【0066】シンドロームS(x)とは符号語に発生した誤りの状態を示すパターンである。 [0066] The syndrome S (x) is a pattern indicating the state of the error occurring in the code word. このパターンは記録符号語に関係なく符号語内に発生した誤りのみで決定される。 This pattern is determined only by errors that occurred within regardless codeword in a recording code word. シンドロームの定義を式2に示す。 The definition of the syndrome is shown in Equation 2. 読取り符号語をR(x)とすると、誤り系列E(x)=0の時は読み込んだデータに誤りがない事を示す。 When you read the code word and R (x), it shows that there is no error in the read data when the error sequence E (x) = 0. このときR In this case R
(x)=C(x)となるから、式2の定義から、S Since the (x) = C (x), from the definition of Formula 2, S
(x)=0となる。 A (x) = 0. 誤り系列E(x)が非零の場合、読み込んだデータに誤りが発生した事を示す。 If the error sequence E (x) is non-zero, indicating that an error has occurred on the read data. このときS At this time, S
(x)は非零となり、式2で定義するような連立方程式になる。 (X) is non-zero, and becomes a simultaneous equations as defined by Equation 2.

【0067】 [0067]

【数2】 [Number 2]

【0068】リードソロモン符号の場合、誤り訂正単位はシンボル(複数ビット)なので、S(x)は誤りシンボルの位置と誤りの大きな(シンボル内のビット誤り位置に対応する)の情報を含んでいる。 [0068] When the Reed-Solomon code, including information of the error correction unit symbols (multiple bits), so, S (x) is (corresponding to a bit error position within a symbol) larger of locations and error error symbol . このときS(x) At this time, S (x)
は式3で定義されるように誤り位置と誤りの大きさで表される。 It is represented by the magnitude of the error locations and error as defined in Equation 3.

【0069】 [0069]

【数3】 [Number 3]

【0070】Nデータ内のエラー数が訂正能力t以内なら、式3に示すS(x)から誤り位置と誤りの大きさを見つける事で、符号誤りを訂正することができる。 [0070] If the number of errors in the N data within correction capability t, By finding the magnitude of the error locations and error from S (x) shown in Equation 3, it is possible to correct the code error. エラー数が訂正能力を超える場合は、式3の連立方程式の解が範囲外となるか不定となり、誤り訂正はできない。 If the number of errors exceeds the correction capability, it is unknown or solutions of the simultaneous equations of equation 3 is outside the range, can not be error-corrected. この場合、誤りパターンによっては誤り検出が可能な時がある。 In this case, there are times when possible errors detected by the error pattern. しかし誤り方によっては、誤った符号語を推定してしまう(誤訂正)ことがある。 However, depending on the error direction, erroneous codewords will estimate (erroneous correction) it is. 本実施形態の内符号C Inner code C of this embodiment
2の場合、誤り訂正能力tは1である。 In the case of 2, the error correction capability t is 1.

【0071】シンドロームS(x)の計算が終了したならば、次にステップ804に示すようにS(x)の値によって誤り訂正/検出を行うかどうかを判定する。 [0071] If the calculation of the syndromes S (x) has ended, it is determined whether to perform error correction / detection on the value of S (x) as shown below in step 804.

【0072】そしてS(x)=0の場合は、その内符号C2の行に誤りがない事を示すので、内符号/復号回路104は、その内符号の行から、内符号C2の2バイトの冗長データ部R2を除去し16バイトの内符号C2を訂正せずに外符号/復号回路105に出力する。 [0072] And in the case of S (x) = 0, it indicates that there is no error in the line of its inner code C2, inner code / decode circuit 104, the row of the inner code, 2-byte inner code C2 and it outputs the outer code / decode circuit 105 of inner code C2 without correction of the removed 16-byte redundant data portion R2.

【0073】一方、S(x)が非零の場合は、その内符号C2に誤りが発生した事を示すので、次にステップ8 [0073] On the other hand, if S (x) is non-zero, it indicates that the error occurs in the inner code C2, then Step 8
05において、符号語が訂正可能かどうかをシンドロームを用いて計算する。 In 05, the code word is calculated using the syndromes whether correctable. そして、内符号C2から計算されたシンドロームパターンがある特定の符号語のシンドロームパターン群に一致した場合はステップ806で誤り訂正を行い、その内符号C2の行から内符号C2の2バイトの冗長データ部R2を除去し、訂正した16バイトの内符号C2を外符号/復号回路105に出力する。 When it is matched to the syndrome pattern group of a particular code word is calculated syndrome pattern from the inner code C2 performs error correction at Step 806, two bytes of the redundant data of the inner code C2 from the row of the inner code C2 the part R2 is removed, and outputs the inner code C2 correction was 16 bytes outer code / decode circuit 105. 一致しない場合は、内符号C2の訂正能力を超えるエラーが発生したとみなし、誤り検出処理のみを行い、その内符号の行から、内符号C2の2バイトの冗長データ部R If not, assumes that an error exceeding the correction capability of the inner code C2 has occurred, performs only the error detection process, lines of the inner code, two bytes of the redundant data portion R of the inner code C2
2を除去し16バイトの内符号C2を訂正せずに外符号/復号回路105に出力する。 And it outputs the outer code / decode circuit 105 without correcting the inner code C2 of the removed 16 bytes 2.

【0074】このとき、外符号C1による誤り訂正時において内符号C2に誤訂正に起因する外符号C1の誤訂正を少なくするため、内符号C2の復号時において最大訂正能力以上の誤りが発生した場合、つまり本実施例の場合S(x)が非零の場合は、内符号/復号回路104 [0074] At this time, in order to reduce the erroneous correction of outer code C1 due to erroneous correction to the inner code C2 during error correction by the outer code C1, errors or maximum correction capability at the time of decoding of the inner code C2 is generated If, that is, when the case of the present embodiment S (x) is non-zero, the inner code / decode circuit 104
はステップ807において、誤り訂正/検出もしくは誤り検出のみを行った行の全てのシンボルにイレージャフラグ情報を付加し、外符号/復号回路105に出力する。 In step 807, it adds the erasure flag information to all symbols of the row where only the error correction / detection or error detection, and outputs the outer code / decode circuit 105.

【0075】いま、図11に示す積符号の構成図の右横の網掛け三角形で示されている行が、内符号C2の訂正能力を超える誤りが発生した行を示すものとする。 [0075] Now, the line indicated by the right of the shaded triangle diagram of the product code shown in FIG. 11 denote the row error exceeding the correction capability of the inner code C2 has occurred. 1、 1,
2、6行目はランダムエラーが発生していることを示す。 2,6 line indicates that the random error has occurred. 4行目はバーストエラーが発生していることを示す。 Fourth line indicates that a burst error has occurred. この場合、1、2、4、6行目にあたる16バイトのデータ全てにイレージャフラグ情報を付加する。 In this case, it adds erasure flags information to all data of 16 bytes corresponding to the 1,2,4,6 line. イレージャフラグ情報は内符号復号データとは別に、付加の対象となったバイトを識別可能なように外符号/復号回路105に出力する。 Erasure flag information from the inner code decoding data separately, and outputs the outer code / decode circuit 105 so as to be identified bytes as the object of the addition.

【0076】次に、ステップ808では、外符号/復号回路105において内符号C2によって復号された外符号C1を、36バイトごとの列に構成し、ステップ80 Next, in step 808, the outer code C1 decoded by the inner code C2 in the outer code / decode circuit 105, and configured to a column of each 36 bytes, step 80
9からステップ814において外符号C1を用いて復号処理をおこなう。 9 performs decoding processing using the outer code C1 in step 814 from. 図8では点線で囲まれたステップ群が2つあるが、下の方が外符号C1の復号処理に対応する。 Step group there are two enclosed by dotted lines in FIG. 8, but the bottom corresponds to the decoding of the outer code C1.

【0077】最初にステップ808について説明する。 [0077] it is described first step 808.

【0078】外符号/復号回路105には、外符号C1 [0078] The outer code / decode circuit 105, the outer code C1
が図12aに示すように、情報データ部の後に冗長データ部R1が付加された形態の1次元配列データとして入力される。 There, as shown in FIG. 12a, the redundant data portion R1 following the information data part is input as a 1-dimensional array data of the added form.

【0079】外符号/復号回路105は、この1次元配列データを一旦内部のメモリに格納した後、データアドレスを15バイトずつスキップしながら1バイト読み取る処理を36回繰り返し36バイトの外符号C1の列データを生成する処理を、読み出しを開始する先頭のアドレスを順次1バイトずつ進めながら16回繰り返し、1 [0079] outer code / decode circuit 105, the internal this one-dimensional array data once stored in the memory, the data address by 15 bytes skipped while 1-byte read process of 36 times repetition of 36 bytes of outer code C1 a process for generating a column data, repeated 16 times while advancing one by one byte address of the first to start reading, 1
6列の外符号C1を生成する。 Generating a six rows of outer code C1.

【0080】次に外符号/復号回路105は、外符号C [0080] Next outer code / decode circuit 105, the outer code C
1の各列について、ステップ810に置いてシンドロームS(x)を求める。 For each column of 1, it obtains a syndrome S (x) at the step 810. そしてS(x)=0の場合は、読み出された1次元配列データに誤りがないことを示すので、外符号/復号回路105は、その外符号の列から、 And in the case of S (x) = 0, it indicates that there is no error in one-dimensional array data read out, outer code / decode circuit 105, the row of the outer code,
冗長データ部R1を除去し、32バイトの情報データ部を訂正せず出力する。 Removing redundant data portion R1, and outputs not correct the information data portion of 32 bytes.

【0081】一方S(x)=0でない場合は、次に、情報データ部+外符号C1の冗長データ部R1からなる1 [0081] On the other hand if it is not S (x) = 0 is then made of the redundant data portion R1 of the information data unit + outer code C1 1
列36バイト中のイレージャフラグが付加されたバイトの総数をEr(x)として、ステップ811においてE The total number of bytes the erasure flag is added in the column 36 bytes Er (x), E in step 811
r(x)の値を判定する。 Determine the value of r (x).

【0082】そして、Er(x)=0の場合は、ステップ813においてイレージャフラグを用いた訂正を行わず、外符号C1のみによる通常の復号を行う。 [0082] Then, in the case of Er (x) = 0, without correction using the erasure flag at step 813 performs normal decoding by only the outer code C1.

【0083】一方Er(x)が非零の場合は、ステップ812において、Er(x)の数に応じて、誤り訂正/ [0083] On the other hand if Er (x) is non-zero, in step 812, depending on the number of Er (x), the error correction /
検出を行う。 To detect. すなわち、Er(x)>4の場合、外符号C1の訂正能力を超える誤りが生じたことを示すので、 That is, in the case of Er (x)> 4, it indicates that an error exceeding the correction capability of the outer code C1 is generated,
ステップ814に示すように誤り訂正不能とする。 And uncorrectable as shown in step 814. ただし、イレージャフラグから計算されたシンドロームS However, the syndrome S, which is calculated from the erasure flag
(x)の連立方程式が全て0である場合は、例外的に誤りなしとして、その外符号の列から冗長データ部R1を除去し、32バイトの情報データを訂正せず出力する。 Simultaneous equations (x) is the case all 0, as no exceptionally errors, remove redundant data portion R1 from the column of the outer code, and outputs not correct 32-byte information data.

【0084】Er(x)≦4である場合、誤り訂正が可能となる。 [0084] If it is Er (x) ≦ 4, thereby enabling error correction.

【0085】Er(x)≦4である場合のイレージャ訂正における誤り訂正は次のように行う。 [0085] Error correction in erasure correction when it is Er (x) ≦ 4 is performed as follows. 例えば図10の7列目、すなわち下部において白抜き三角形で示されている列は、イレージャフラグが列データ内に2つ以下である。 For example 7 column, i.e. the column indicated by the white triangles in the lower part of FIG. 10, the erasure flag is not more than two in the column data. この場合はイレージャ訂正を用いても誤り訂正能力は2しかない。 The error correction capability using an erasure correction if there are only 2. 従って通常どおり外符号C2を用いてリードソロモン復号による誤り訂正を行い、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力する。 Accordingly it performs error correction by Reed-Solomon decoding using the usual outer code C2, to remove redundant data portion R1 from the column of the outer code, and outputs the information data correction was 32 bytes.

【0086】次に、例えば、8列目、すなわち下部において灰三角形で示されている列は、イレージャフラグが列データ内に3つある。 [0086] Next, for example, 8 column, i.e. the column, shown in gray triangles in the lower part, there are three in the erasure flag is the column data. t2が2の場合、得られるシンドロームS(x)の連立方程式は式2の条件から4つである。 If t2 is 2, simultaneous equations obtained syndrome S (x) is four from the condition of equation 2. 従ってシンドロームから誤りの大きさに関する式が3つ、イレージャフラグから得られた誤り位置以外の誤りの有無についての判別式が1つ得られる。 Thus expression three of the size of the error from the syndrome, discriminant for the presence of errors other than the error location obtained from erasure flags obtained one. そこで、 there,
イレージャフラグから得られた誤り位置以外に誤りがない場合は誤り訂正を行い、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力し、イレージャフラグから得られた誤り位置以外に誤りがある場合は、誤り検出のみを行い、その外符号の列から冗長データ部R1を除去し、32バイトの情報データを訂正せず出力する。 If there is no error in addition error position obtained from the erasure flag performs error correction to remove the redundant data portion R1 from the column of the outer code, and outputs the information data correction was 32 bytes, obtained from the erasure flag error If the addition position is not correct, it performs only the error detection, removing the redundant data portion R1 from the column of the outer code, and outputs not correct 32-byte information data.

【0087】ついで6列目、すなわち黒三角形で示されている列はイレージャフラグが列データ内に4つある場合を示す。 [0087] 6 column followed, namely columns that are shown in black triangles shows the case where the erasure flag is four in the column data. シンドロームからは誤りの大きさに関する式が4つ得られる。 Wherein four obtained relating to the size of the error from the syndrome. 外符号/復号回路105では、その外符号の列から冗長データ部R1を除去し、訂正した32 In the outer code / decode circuit 105, removes the redundant data portion R1 from the column of the outer code, and correct 32
バイトの情報データを出力する。 And it outputs the bytes of information data.

【0088】ただしこの場合、訂正能力を最大に用いて訂正を行うことになるため、イレージャフラグから得られた誤り位置以外の誤りの有無についての判別式が得られず、イレージャフラグから得られた誤り位置以外に誤りがある場合は、誤訂正をする。 [0088] However, in this case, since that would make corrections using the correction capability to a maximum, the discriminant equation is not obtained for the presence or absence of an error other than the error location obtained from erasure flags, error position obtained from the erasure flag If there is an error in addition to the erroneous correction. そこで、ファイルシステムが必要とする仕様にあわせて、高信頼な誤り訂正を行うために、最大訂正を行わず、m−out−of−n Therefore, in accordance with the specification that the file system require, in order to perform a highly reliable error correction, without the maximum correction, m-out-of-n
イレージャ訂正(n>m)を行うようにしてもよい。 Erasure correction (n> m) may be performed. これはイレージャフラグが正しいか否かを検定し、n個のイレージャフラグが検出されても、その中で真の誤りシンボル数が、m個以下のときのみ誤りを訂正するものである。 It was assayed whether the erasure flag is correct, be detected are n erasure flags, the true error symbol number within which is intended to correct only errors when m or less. 例えば、3−out−of−4イレージャ訂正を行うこととし、6列目のような場合には、誤り検出のみを行い、その外符号の列から冗長データ部R1を除去し、32バイトの情報データを訂正せず出力するようにしてもよい。 For example, and to perform the 3-out-of-4 erasure correction, the case shown in column 6 performs only the error detection, removing the redundant data portion R1 from the column of the outer code, 32-byte information it may be output without correction data.

【0089】ここで、情報データ部はシステムバス10 [0089] In this case, information data section system bus 10
9を介して出力される。 It is output through the 9.

【0090】以上、本実施形態に係るファイルシステムについて説明した。 [0090] This completes the description of the file system according to this embodiment.

【0091】以下では、メモリチップ102を外符号/ [0091] In the following, the memory chip 102 outer code /
復号回路105と組み合わせずにエラー訂正/検出に関して単体で使用する場合について説明する。 It will be described for use alone with respect to error correction / detection not in combination with the decoding circuit 105.

【0092】図13は、メモリチップ102の構成を示したものである。 [0092] Figure 13 is a diagram showing the configuration of the memory chip 102. メモリ103はデータの記録あるいは再生を行う記録媒体、メモリチップ102は、メモリ1 Memory 103 is a recording medium for recording or reproducing data, the memory chip 102 includes a memory 1
03と内符号/復号回路104を含む。 03 to include inner code / decode circuit 104. 内符号/復号回路104は図1の内符号/復号回路と同じ回路である。 Inner code / decode circuit 104 is the same circuit as the inner code / decoding circuit of FIG.

【0093】図14に、この場合のメモリ103への記録処理の手順を示す。 [0093] FIG. 14 shows a procedure of recording processing to the memory 103 in this case.

【0094】メモリチップ102単体で使用する場合、 [0094] When used in the memory chip 102 alone,
システムバス109を通じて入力された情報データは1 Information data inputted through the system bus 109 1
記録再生データ領域、つまり512バイトごとに1次元配列データとして内符号/復号回路104に入力される。 Reproducing data area is input to the inner code / decoding circuit 104 that is a one-dimensional array data every 512 bytes.

【0095】メモリチップ102内の内符号/復号回路104は、まず、ステップ1601においてマトリクスデータあるいは1次元配列の情報データを内符号C1に変換する。 [0095] inner code / decoding circuit 104 in the memory chip 102 first converts the information data of the matrix data or one-dimensional array on the inner code C1 in step 1601. すなわち図15aに示すように内符号/復号回路104は、512バイトの情報データを一旦内部のメモリに記録した後、512バイトの情報データから1 That inner code / decode circuit 104 as shown in Figure 15a, after once recorded in an internal memory 512-byte information data, 1 to 512 bytes of information data
6バイトの行データを生成し内符号C2に符号化する。 Encoding the generated inner code C2 to 6 bytes of row data.
1シンボル訂正の場合、必要な冗長シンボル長は2シンボルである。 For one symbol correction, redundant symbol length is needed is a two symbols. 従って冗長バイト数は、1行あたり、2× Thus the number of redundant bytes per row, 2 ×
8÷8=2バイトになる。 It becomes 8 ÷ 8 = 2 bytes. 従って1記録再生データ領域に対する内符号C2の冗長データ部R2の情報量は2× Therefore the amount of information of the redundant data portion R2 of the inner code C2 for one recording and reproducing data area is 2 ×
32=64バイトとなる。 32 = is 64 bytes.

【0096】次に、内符号/復号回路104はステップ1602においてデータ構成を変換する。 [0096] Next, the inner code / decoding circuit 104 converts the data structure in step 1602. すなわち、内符号C2を図15bに示すように、各行の情報データ部の後に各行の冗長データ部R2とアクセスデータを付加した1次元配列の形態に変換される。 That is, the inner code C2 As shown in Figure 15b, it is converted into the form of a one-dimensional array obtained by adding each row of the redundant data portion R2 and the access data after each line of the information data part.

【0097】こうして符号化された情報データを、図5 [0097] The information data thus encoded, 5
のステップ1603において、1次元配列データとしてメモリ103に記録する。 In step 1603, recorded in the memory 103 as a one-dimensional array data.

【0098】次にメモリ103に記録された内符号C2 [0098] Next, among which has been recorded in the memory 103 code C2
を復号する処理について説明する。 The process of decoding will be described.

【0099】この処理の処理手順を図17に示す。 [0099] shows a processing procedure of this processing is shown in FIG 17.

【0100】まず、ステップ1701において、メモリ103から1行分の内符号C2を内符号回路/復号回路104に読み出す。 [0100] First, in step 1701, it reads the inner code C2 from the memory 103 for one row to the inner code circuit / decoding circuit 104. 図18に示すように、内符号/復号回路104は、入力された512バイトの情報データ+ As shown in FIG. 18, the inner code / decode circuit 104, 512-byte information data entered +
64バイトの内符号冗長データR2からなる1次元配列データaから、18バイトの内符号C2の行を32個生成する。 From one-dimensional array data a of 64-byte inner code redundancy data R2, 18-byte row of the inner code C2 of 32 produced.

【0101】これは、一旦1次元配列データを内部のメモリに記録した後、16バイトの情報データを読むごとに内符号C2の冗長データ部R2の先頭から2バイトを読み、16バイト情報データに付加する(b)処理を、 [0102] This is, after once recorded a one-dimensional array data in the internal memory, read 2 bytes from the beginning of the redundant data portion R2 of the inner code C2 each read 16 bytes of information data, the 16-byte information data adding the (b) process,
32回繰り返すことにより行う。 It carried out by repeating 32 times.

【0102】次に内符号C2を生成したら、ステップ1 [0102] After generating the inner code C2 then, step 1
703からステップ1706において内符号C2を用いて復号処理をおこなう。 703 performs decoding processing using the inner code C2 in step 1706 from. 図17では点線で囲まれたステップ群が内符号C2の復号処理に対応する。 Step group surrounded by the dotted line in FIG. 17 corresponds to the decoding process for the inner code C2.

【0103】内符号C2の復号処理においては、最初にステップ1703に示すように、生成された内符号C2 [0103] in the decoding process of the code C2, as initially shown in step 1703, inner code generated C2
の各行についてシンドロームS(x)を計算する。 Each row calculating the syndrome S (x) for the. 次いでステップ1704に示すようにS(x)の値によって誤り訂正/検出を行うかどうかを判定する。 Then it determines whether to perform error correction / detection on the value of S (x) as shown in step 1704.

【0104】ステップ1704において、S(x)=0 [0104] In step 1704, S (x) = 0
の場合は、読み出された行に誤りがない事を示すので、 In the case of is, it indicates that there is no error in the line that has been read,
内符号/復号回路104は、その行から冗長データR2 Inner code / decode circuit 104, redundant data R2 from the line
を除去し16バイトの情報データ部を訂正せず出力する。 The output without correction information data portion of the removed 16 bytes.

【0105】一方、S(x)が非零の場合は、その行に誤りが発生したことを示すので、この場合はステップ1 [0105] On the other hand, if S (x) is non-zero, it indicates that an error has occurred in the line, in this case the step 1
705に示すようにシンドロームを用いて、符号語が訂正可能かどうかを判定する。 Using a syndrome as shown in 705, it determines whether the code word is correctable. そして、内符号C2から計算されたシンドロームパターンが、ある特定の符号語のシンドロームパターン群に一致した場合はステップ17 Then, if the calculated syndrome pattern from the inner code C2, matched to the syndrome pattern group of a particular code word Step 17
06において、誤り訂正を行い、その行から冗長データ部R2を除去し、訂正した16バイトの情報データ部を出力し、一致しない場合は、内符号C2の訂正能力を超えるエラーが発生したとみなし、誤り検出処理のみをおこない、その行から冗長データ部R2を除去し16バイトの情報データ部を訂正せず出力する。 In 06, it performs error correction to remove the redundant data portion R2 from the line, and outputs the information data portion of the correction was 16 bytes, if they do not match, regarded as an error of more than correction capability of the inner code C2 is generated , performs only the error detection process, outputs not correct the information data portion of the removal of the redundant data portion R2 from the line 16 bytes. またこの際、先の場合と同様に、イレージャフラグ情報を訂正不能信号として出力する。 At this time, as with the previous case, and outputs the erasure flag information as uncorrectable signal.

【0106】以上、メモリチップ102を外符号/復号回路105と組み合わせず使用する場合について説明した。 [0106] The foregoing has described the case of using no combination of the memory chip 102 and the outer code / decode circuit 105.

【0107】以上の説明より理解されるように、本実施形態によれば、メモリチップを、外符号/復号回路を設けたファイルシステム101の記憶媒体として使用した場合、強力な誤り訂正能力を発揮でき、メモリ103のメモリ素子の多値記憶化に伴うデータ読み出しエラー率の増加に対しても、十分な誤り訂正能力を持たせることが出来る。 [0107] As understood from the above description, according to this embodiment, when the memory chip was used as a storage medium of the file system 101 provided with outer code / decoding circuit, exert a powerful error correction capability can, also for an increase in data read error rate associated with the multi-level memory of the memory elements of the memory 103, it can have a sufficient error correction capability.

【0108】また、メモリチップ102を外符号/復号回路を備えていないシステムにおいて使用する場合でも、従来のデータ誤り率と同程度のデータ誤り率を確保することが可能となる。 [0108] Also, even when used in a system that does not the memory chip 102 includes a outer code / decoding circuit, it is possible to secure the data error rate of the same degree as conventional data error rate.

【0109】また、本実施形態では、情報データ部分と管理データ部とを分離して記録するので、内符号/復号回路及び外符号/復号回路の採用する符号化方式を用途に応じて用意に変化させることができる。 [0109] Further, in the present embodiment, since the recording by separating the information data portion and the management data unit, to prepare in accordance with the coding scheme employed in the inner code / decoding circuit and an outer code / decode circuit applications it is possible to change. さらに外符号/復号回路のみで強力な誤り訂正符号を符号/復号した場合に比べ、復号時間、メモリ使用効率の面でも優位性がある。 Moreover compared to the case where the outer code / decode circuit only powerful error correction code and code / decode, decode time, in terms of memory use efficiency is superior.

【0110】なお、本実施形態の、メモリチップ内/外で処理される内符号/外符号を用いる方式は、積符号に用いる誤り訂正符号の方式訂正能力を変化させることで、ファイルシステム101及びメモリチップ102に求められる、様々な要求仕様を満たすことが可能な方式である。 [0110] Note that method used in the present embodiment, the inner code / outer code to be processed in the memory chip / outside, by changing the method the correction capability of the error correcting code used in the product code, the file system 101 and required for the memory chip 102 is a system that can meet various required specifications.

【0111】なお、本実施形態に係るファイルシステムは、デジタルカメラや携帯情報端末機器用の記憶装置などにも適用することができる。 [0111] The file system according to this embodiment can also be applied to such as a storage device for digital cameras and portable information terminal device. この場合、メモリチップ102は、デジタルカメラや携帯情報端末機器用に脱着可能な可搬型記憶媒体、たとえば、フラッシュメモリを収容したカード型の記憶媒体であるフラッシュメモリカードなどを構成し、外符号/復号回路は、デジタルカメラや携帯情報端末機器本体側に設けるようにする。 In this case, the memory chip 102 constitutes a digital camera or a portable information terminal portable storage medium detachable to the equipment, for example, a flash memory card is a card-type storage medium containing a flash memory, the outer code / decoding circuit be provided in a digital camera and a mobile information terminal equipment body side.

【0112】 [0112]

【発明の効果】以上のように、本発明によれば、メモリチップ内の符号/復号回路を大規模化することなく、ファイルシステムなどとして使用される記録再生装置に用いる場合にも、記録再生装置として要求される誤り訂正不能率を満足することのできるメモリチップ及び記録再生装置を提供することができる。 As is evident from the foregoing description, according to the present invention, without large-scale code / decode circuit in the memory chip, even when used in recording and reproducing apparatus used as such as a file system, recording it is possible to provide a memory chip and a recording and reproducing apparatus which can satisfy the uncorrectable rate required as a device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】ファイルシステムの構成を示すブロック図である。 1 is a block diagram showing the configuration of a file system.

【図2】ファイルシステムの具体的構成例を示すブロック図である。 2 is a block diagram showing a specific configuration of the file system.

【図3】インターフェースLSIの構成を示すブロック図である。 3 is a block diagram showing the configuration of the interface LSI.

【図4】ファイルシステムにおける積符号の構成を示す図である。 4 is a diagram showing a configuration of a product code in the file system.

【図5】ファイルシステムにおける符号化処理を示すフローチャートである。 5 is a flowchart illustrating an encoding process in the file system.

【図6】ファイルシステムにおける外符号への符号化のようすを示した図である。 6 is a diagram showing a state of coding to the outer code in the file system.

【図7】ファイルシステムにおける内符号生成への符号化のようすを示した図である。 7 is a diagram showing a state of coding to the inner code generating in the file system.

【図8】ファイルシステムにおけるメモリ上の記憶フォーマットを示す図である。 8 is a diagram illustrating a storage format of the memory in a file system.

【図9】ファイルシステムにおける復号の処理を示したフローチャートである。 9 is a flowchart showing a process of decoding in the file system.

【図10】ファイルシステムにおける復号時の内符号への変換のようすを示した図である。 10 is a diagram showing a state of conversion into inner code during decoding in the file system.

【図11】ファイルシステムにおけるイレージャフラグとイレージャ訂正対象を示す図である。 11 is a diagram showing an erasure flag and erasure correction target in the file system.

【図12】ファイルシステムにおける復号時の外符号への変換のようすを示した図である。 12 is a diagram showing a state of conversion to the outer code during decoding in the file system.

【図13】メモリチップの構成を示すブロック図である。 13 is a block diagram showing a memory chip configuration.

【図14】メモリチップ単体使用時の符号化処理を示すフローチャートである。 14 is a flowchart illustrating an encoding process when the memory chip alone use.

【図15】メモリチップ単体使用時の内符号への符号化のようすを示した図である。 15 is a diagram showing a state of coding to the inner code during memory chip alone use.

【図16】メモリチップ単体使用時のメモリ上の記憶フォーマットを示す図である。 16 is a diagram illustrating a storage format of the memory during the memory chip alone use.

【図17】メモリチップ単体使用時の復号処理を示すフローチャートである。 17 is a flowchart showing the decoding processing when the memory chip alone use.

【図18】メモリチップ単体使用時の内符号への変換のようすを示した図である。 18 is a diagram showing a state of conversion into inner code during memory chip alone use.

【図19】フラッシュメモリ素子の構成を示した図である。 19 is a diagram showing a configuration of a flash memory device.

【図20】フラッシュメモリ素子の浮遊ゲート電荷とドレイン電流とコントロール電圧の関係を示した図である。 20 is a diagram showing the relationship between the floating gate charge and the drain current and the control voltage of the flash memory device.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 ファイルシステム 102 メモリチップ 103 メモリ 104 内符号/復号回路 105 外符号/復号回路 106 インターフェースLSI 109 システムバス 501 ファイルシステム 502 フラッシュメモリ 506 システムバス 504 マイコン 5031 ECC回路 101 file system 102 memory chips 103 memory 104 code / decode circuit 105 outer code / decode circuit 106 interface LSI 109 system bus 501 file system 502 flash memory 506 system bus 504 microcomputer 5031 ECC circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 博昭 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 野副 敦史 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 塩田 茂雅 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 片山 ゆかり 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 ────────────────────────────────────────────────── ─── front page of the continuation (72) inventor Hiroaki Otani Ome, Tokyo Imai 2326 address Hitachi Seisakusho device development in the center (72) inventor Atsushi Nozoe Ome, Tokyo Imai 2326 address Hitachi Seisakusho device development center, the inner (72) inventor Shiota ShigeruMasashi Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor business unit (72) inventor Yukari Katayama Kawasaki City, Kanagawa Prefecture Aso District Ozenji 1099 address stock company Hitachi system in the development Laboratory

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】メモリを内蔵したメモリチップを用いた記録再生装置であって、 前記記憶再生装置は、前記メモリチップの外部に、記憶対象の情報データを誤り訂正符号化し第1の誤り訂正符号を生成する外符号/復号回路を備え、 前記メモリチップは、外符号/復号回路が生成した第1の誤り訂正符号を、さらに、誤り訂正符号化し第2の誤り訂正符号を生成し、前記メモリに記憶する内符号/復号回路を内蔵し、 前記内符号/復号回路は、前記メモリより読み出した第2の誤り訂正符号を用いて誤り訂正を行い、前記第1の誤り訂正符号を復号し、 前記外符号/復号回路は、前記内符号/復号回路が復号した第1の誤り訂正符号を用いて誤り訂正を行い、前記情報データを復号することを特徴とする記憶再生装置。 1. A recording and reproducing apparatus using a memory chip with a built-in memory, the memory reproducing device, the outside of the memory chip, the first error correction code and error correction encoding the information data in the storage target an outer code / decode circuit for generating the memory chip, the first error correction code is an outer code / decode circuit generated, further generates a second error correction code and error correction coding, the memory a built-in encoding / decoding circuit among the stored, said coding / decoding circuit performs error correction using a second error correcting code read from the memory, decoding the first error correction code, the outer code / decoding circuit performs error correction using the first error correction code within the code / decode circuit is decoded, the memory reproducing apparatus characterized by decoding the information data.
  2. 【請求項2】請求項1記載の記憶再生装置であって、 前記内符号/復号回路は、誤り訂正を行えなかった誤りの位置を示す位置情報を出力する手段を有し、 前記外符号/復号回路は、前記内符号/復号回路が復号した第1の誤り訂正符号に加えて、前記内符号/復号回路から出力された位置情報を用いた誤り訂正を行うことを特徴とする記憶再生装置。 2. A recording and reproducing apparatus according to claim 1, wherein the inner code / decode circuit has a means for outputting the position information indicating the position of the error not perform error correction, the outer code / decoding circuitry, in addition to the first error correction code within the code / decode circuit is decoded, the memory reproducing device and performs error correction using the position information output from the inner code / decode circuit .
  3. 【請求項3】請求項1記載の記憶再生装置であって、 前記内符号/復号回路は、前記第2の誤り訂正符号の訂正能力に応じ、誤り訂正または誤り検出を行った誤りの位置を示す位置情報を出力する手段を有し、 前記外符号/復号回路は、前記内符号/復号回路が復号した第1の誤り訂正符号に加えて、前記内符号/復号回路から出力された位置情報を用いた誤り訂正を行うことを特徴とする記憶再生装置。 3. A recording and reproducing apparatus according to claim 1, wherein the inner code / decoding circuit, according to the correction capability of the second error correction code, the position of the error subjected to error correction or error detection and means for outputting position information, wherein the outer code / decode circuit, the inner code / decode circuit in addition to the first error correcting code decoded is, the position information output from the inner code / decode circuit shown storing and reproducing apparatus characterized by performing error correction using.
  4. 【請求項4】請求項1または2記載の記憶再生装置であって、 前記外符号/復号回路は、記憶対象の情報データをマトリクスとして扱い、当該マトリクスの各列/行を誤り訂正符号化して、複数列/行の第1の誤り訂正符号を生成し、 前記内符号/復号回路は、外符号/復号回路が生成した複数列/行の第1の誤り訂正符号を、行/列方向に並べたマトリクスの、各行/列を誤り訂正符号化して、複数行/ 4. A recording and reproducing apparatus according to claim 1 or 2, wherein the outer code / decoding circuit treats information data storage object as a matrix, each column / row of the matrix and the error correction coding to generate a first error correction code of a plurality of columns / rows, the inner code / decoding circuit, a first error correction code of a plurality of columns / rows are outer code / decoding circuit to generate row / column direction of side-by-side matrix, each row / column by error correction coding, multi-line /
    列の第1の誤り訂正符号を生成し、当該複数行/列の第1 Generating a first error correction code sequence, the first of said plurality of rows / columns
    の誤り訂正符号は、前記情報データの積符号を形成することを特徴とする記憶再生装置。 The error correction code, memory reproducing apparatus, and forming a product code of said information data.
  5. 【請求項5】請求項1、2または3記載の記憶再生装置であって、 前記第1の誤り訂正符号と第2の誤り訂正符号の少なくとも一方は、リードソロモン符号であることを特徴とする記憶再生装置。 5. A recording and reproducing apparatus according to claim 1, 2 or 3, wherein the first error correction code is at least one of the second error correcting code, characterized in that it is a Reed-Solomon code recording and reproducing apparatus.
  6. 【請求項6】メモリを内蔵したメモリチップを用いた記録再生装置における誤り訂正方法であって、 前記記憶再生装置において、前記メモリチップの外部で、記憶対象の情報データを誤り訂正符号化し第1の誤り訂正符号を生成し、 前記メモリチップ内部において、外符号/復号回路が生成した第1の誤り訂正符号を、さらに、誤り訂正符号化し第2の誤り訂正符号を生成し、前記メモリに記憶し、 前記メモリチップ内部において、前記メモリより読み出した第2の誤り訂正符号を用いて誤り訂正を行い、前記第1の誤り訂正符号を復号し、 前記記憶再生装置において、前記メモリチップの外部で、前記内符号/復号回路が復号した第1の誤り訂正符号を用いて誤り訂正を行い、前記情報データ復号することを特徴とする誤り訂正方法。 6. A error correction method in a recording and reproducing apparatus using a memory chip with a built-in memory, in the memory reproducing device, the memory chip of the external, first error correction coding information data storage object and generating an error correction code, inside the memory chip, the first error correction code is an outer code / decode circuit generated, further generates a second error correction code and error correction encoding, stored in the memory and, inside the memory chip, performs error correction using a second error correcting code read from the memory, decoding the first error correction code in the memory reproducing device, outside of the memory chip , an error correction method characterized in that the inner code / decode circuit performs error correction using the first error correction code is decoded, and the information data decoding.
  7. 【請求項7】メモリと、外部より供給されたメモリに書き込むべきデータを誤り訂正符号化し第1の誤り訂正符号を生成して前記メモリに記憶し、前記メモリより読み出した第1の誤り訂正符号を用いて誤り訂正を行い、前記データを復号し、外部に出力する第1の符号/復号回路とを内蔵したメモリチップの使用方法であって、 書き込み要求された情報データを誤り訂正符号化し第2 7. A memory, a first error correction code data to be written into a memory which is supplied from the outside to generate a first error correction code and the error correction encoding stored in said memory, reading from said memory It performs error correction was used to decode the data, a first code / decode circuit and a memory chip using the incorporating a to be output to the outside, and error correction coding the write requested information data first 2
    の誤り訂正符号を生成し、第1の誤り訂正符号を用いて誤り訂正を行い、読み出し要求された情報データを復号する第2の符号/復号回路を備えた記憶装置において前記メモリチップを使用する場合には、前記に前記メモリに書き込むべきデータとして、第2の符号/復号回路において誤り訂正符号化し第2の誤り訂正符号を供給し、前記第1の符号/復号回路が復号し出力したデータを、前記誤り訂正を行うべき第1の誤り訂正符号として第2の符号復号回路に供給し、 前記第2の符号/復号回路を備えていない記憶再生装置において、記憶装置において前記メモリチップを使用する場合には、書き込み要求された情報データを、前記第1 And generating an error correction code, performs error correction using the first error correction code, using the memory chip in the memory device including a second code / decoding circuit for decoding the read requested information data in this case, as the data to be written to the memory on the supplies the second error correcting code and error correction encoding in the second encoding / decoding circuit, the first code / decode circuit has decoded output data , said supplied to the second code decoding circuit as a first error correction code to perform error correction, in yet not storing and reproducing apparatus provided with the second encoding / decoding circuit, using said memory chips in the memory device when the write requested information data, the first
    の符号復号回路に前記メモリに書き込むべきデータとして供給し、前記第1の符号/復号回路が復号し出力したデータを前記読み出し要求された情報データとすることを特徴とするメモリチップの使用方法。 Using the supplied as data to be written to the code decoding circuit to the memory, the memory chips, characterized in that said first code / decode circuit decodes the output data read requested information data.
  8. 【請求項8】メモリと、外部より供給されたメモリに書き込むべきデータを誤り訂正符号化し第1の誤り訂正符号を生成して前記メモリに記憶し、前記メモリより読み出した第1の誤り訂正符号を用いて誤り訂正を行い、前記データを復号し、外部に出力する第1の符号/復号回路と、 前記内符号/復号回路が、誤り訂正を行えなかった誤りの位置を示す位置情報を外部に出力する手段とを内蔵したことを特徴とするメモリチップ。 A memory [8 claims ## first error correction code data to be written into a memory which is supplied from the outside to generate a first error correction code and the error correction encoding stored in said memory, reading from said memory performs error correction using an external decoding the data, the first code / decode circuit for outputting to the outside, the inner code / decode circuit, the position information indicating the position of the error not perform error correction memory chip characterized in that a built-in means for outputting to.
  9. 【請求項9】メモリと、 外部より供給されたメモリに書き込むべきデータを誤り訂正符号化し第1の誤り訂正符号を生成して前記メモリに記憶し、前記メモリより読み出した第1の誤り訂正符号を用いて誤り訂正を行い、前記データを復号し、外部に出力する第1の符号/復号回路と、 前記内符号/復号回路が、第1の誤り訂正符号の訂正能力に応じ、誤り訂正または誤り検出を行った誤りの位置を示す位置情報を外部に出力する手段とを内蔵したことを特徴とするメモリチップ。 A memory [9 claims ## first error correction code data to be written into a memory which is supplied from the outside to generate a first error correction code and the error correction encoding stored in said memory, reading from said memory performs error correction was used to decode the data, the first code / decode circuit for outputting to the outside, the inner code / decoding circuit, according to a first correction capability of the error correction code, an error correction or memory chip characterized in that a built-in means for outputting position information indicating the position of the error subjected to error detection to the outside.
  10. 【請求項10】読み出されたデータに含まれる誤り位置を示す位置情報を出力するメモリチップの書き込み及び読み出しを制御するコントローラであって、 記憶対象の情報データを誤り訂正符号化し誤り訂正符号を生成して前記メモリチップに書き込みデータとして供給し、前記メモリチップから読み出した第1の誤り訂正符号と、前記メモリチップから出力される前記位置情報とを用いて誤り訂正を行い、前記情報データを復号する符号/復号回路を備えたことを特徴とするコントローラ。 10. A read and a controller for controlling writing and reading of the memory chip to output the position information indicating the error positions included in the data, the error correction coded information data storage target error correcting code generated and supplied as the write data to the memory chip, the first error correction code read from the memory chip performs error correction by using said position information output from the memory chip, the information data controller comprising the coding / decoding circuit for decoding.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005234883A (en) * 2004-02-19 2005-09-02 Nec Corp Method for writing/reading out in/from storage device, and data storage system
JP2008165805A (en) * 2007-01-03 2008-07-17 Samsung Electronics Co Ltd Ecc (error correction code) controller for flash memory device and memory system including same
JP2009070362A (en) * 2007-09-11 2009-04-02 Silicon Motion Inc Method for generating ecc code for memory device
JP2009524176A (en) * 2006-01-20 2009-06-25 マーベル ワールド トレード リミテッド Method and system for error correction in the flash memory
JP2009524152A (en) * 2006-01-20 2009-06-25 マーベル ワールド トレード リミテッド Flash memory having a coding and signal processing functions
JP2009211209A (en) * 2008-02-29 2009-09-17 Toshiba Corp Semiconductor storage device, its control method, and error correction system
JP2010515145A (en) * 2006-12-26 2010-05-06 サムスン エレクトロニクス カンパニー リミテッド Multi-level cell memory device and a method of recording and reading data in the memory device
CN101923902A (en) * 2009-06-10 2010-12-22 努蒙克斯有限公司 Error correcting codes for increased storage capacity in multilevel memory devices
US8397132B2 (en) 2009-02-23 2013-03-12 Oki Semiconductor Co., Ltd. Memory device
JP2014099751A (en) * 2012-11-14 2014-05-29 Nippon Hoso Kyokai <Nhk> Recording/reproducing apparatus and recording/reproducing method
JP2014134843A (en) * 2013-01-08 2014-07-24 Toshiba Corp Memory system

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4595342B2 (en) * 2004-02-19 2010-12-08 日本電気株式会社 Writing data storage device, reading method and data storage systems
JP2005234883A (en) * 2004-02-19 2005-09-02 Nec Corp Method for writing/reading out in/from storage device, and data storage system
US8856622B2 (en) 2006-01-20 2014-10-07 Marvell World Trade Ltd. Apparatus and method for encoding data for storage in multi-level nonvolatile memory
US8677215B2 (en) 2006-01-20 2014-03-18 Marvell World Trade Ltd. Method and system for error correction in flash memory
JP2009524176A (en) * 2006-01-20 2009-06-25 マーベル ワールド トレード リミテッド Method and system for error correction in the flash memory
JP2009524152A (en) * 2006-01-20 2009-06-25 マーベル ワールド トレード リミテッド Flash memory having a coding and signal processing functions
US8473812B2 (en) 2006-01-20 2013-06-25 Marvell World Trade Ltd. Method and system for error correction in flash memory
US9053051B2 (en) 2006-01-20 2015-06-09 Marvell World Trade Ltd. Multi-level memory controller with probability-distribution-based encoding
JP2010515145A (en) * 2006-12-26 2010-05-06 サムスン エレクトロニクス カンパニー リミテッド Multi-level cell memory device and a method of recording and reading data in the memory device
US8499215B2 (en) 2006-12-26 2013-07-30 Samsung Electronics Co., Ltd. Multi-level cell memory devices and methods of storing data in and reading data from the memory devices
JP2008165805A (en) * 2007-01-03 2008-07-17 Samsung Electronics Co Ltd Ecc (error correction code) controller for flash memory device and memory system including same
JP2009070362A (en) * 2007-09-11 2009-04-02 Silicon Motion Inc Method for generating ecc code for memory device
JP2009211209A (en) * 2008-02-29 2009-09-17 Toshiba Corp Semiconductor storage device, its control method, and error correction system
US8397132B2 (en) 2009-02-23 2013-03-12 Oki Semiconductor Co., Ltd. Memory device
JP2010287305A (en) * 2009-06-10 2010-12-24 Numonyx Bv Error correcting code for increased storage capacity in multi-value level memory device
CN101923902A (en) * 2009-06-10 2010-12-22 努蒙克斯有限公司 Error correcting codes for increased storage capacity in multilevel memory devices
US8745463B2 (en) 2009-06-10 2014-06-03 Micron Technology, Inc. Error correcting codes for increased storage capacity in multilevel memory devices
US8370702B2 (en) 2009-06-10 2013-02-05 Micron Technology, Inc. Error correcting codes for increased storage capacity in multilevel memory devices
JP2014099751A (en) * 2012-11-14 2014-05-29 Nippon Hoso Kyokai <Nhk> Recording/reproducing apparatus and recording/reproducing method
JP2014134843A (en) * 2013-01-08 2014-07-24 Toshiba Corp Memory system

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