JPH11134082A - Method for controlling output timing of electronic circuit - Google Patents

Method for controlling output timing of electronic circuit

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JPH11134082A
JPH11134082A JP29265797A JP29265797A JPH11134082A JP H11134082 A JPH11134082 A JP H11134082A JP 29265797 A JP29265797 A JP 29265797A JP 29265797 A JP29265797 A JP 29265797A JP H11134082 A JPH11134082 A JP H11134082A
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JP
Japan
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output
buffers
buffer
bus
enable signal
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JP29265797A
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Japanese (ja)
Inventor
Ichiro Urata
一郎 浦田
Satoru Yoshii
悟 吉井
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Oki Electric Industry Co Ltd
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Oki Data Corp
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Abstract

PROBLEM TO BE SOLVED: To suppress radiation noise from a buffer. SOLUTION: The CPU 1 of the electric circuit has an internal circuit 2 and a buffer group 3 (buffers B1 to B32) inside. The buffers B1 to B32 are divided into four groups each consisting of eight buffers. A bus 5 is connected to the output terminal 4a to which bit signals of the buffers B1 to B32 are outputted respectively. The bus 5 has 32-bit bus width. The internal circuit 2 generates an enable signal driving the buffer group 3. The enable signal outputted from the internal circuit 2 is inputted to the buffers B1 to B32 through dumping resistances R1 to R4 having mutually different resistance values.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、複数のバッファか
ら夫々出力される複数の信号により一つの信号を構成す
るバスが組み込まれた電子回路の出力タイミング制御方
法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for controlling an output timing of an electronic circuit in which a bus constituting one signal by a plurality of signals output from a plurality of buffers is incorporated.

【0002】[0002]

【従来の技術】近年、電子回路は大規模化、高速化が進
んでおり、従って複数の信号(ビット信号と記す)によ
り構成される一つの信号(バス信号と記す)を出力する
バスも多ビット化、高速化している。電子回路の大規模
化に伴い、電子回路に接続されるデバイスも増加してい
る。これらデバイスにはメモリ、ネットワークボード、
LSI及びハードディスク等があり、これらデバイスは
電子回路のCPUの外部バスに接続されている。そし
て、CPUの外部バスに接続されるデバイスの増加に伴
い、バス駆動用のバッファの数も増加している。
2. Description of the Related Art In recent years, electronic circuits have been increasing in scale and speed, and therefore, there are many buses which output one signal (hereinafter, referred to as a bus signal) composed of a plurality of signals (hereinafter, referred to as bit signals). Bits are getting faster. With the increase in the scale of electronic circuits, devices connected to the electronic circuits are also increasing. These devices include memory, network boards,
There are an LSI, a hard disk, and the like, and these devices are connected to an external bus of the CPU of the electronic circuit. As the number of devices connected to the external bus of the CPU increases, the number of bus driving buffers also increases.

【0003】一般に、バス信号の出力の際、複数のビッ
ト信号は同時に変化する。一方、バス信号を受信する各
デバイスは、各デバイスのコントロール信号がイネーブ
ル状態になってから、ある一定時間後にバス信号が確定
したものとしてバス信号の処理を行う。従って、バス信
号の変化するタイミングは前述の一定時間以内としてい
る。
Generally, when a bus signal is output, a plurality of bit signals change simultaneously. On the other hand, each device that receives the bus signal processes the bus signal on the assumption that the bus signal has been determined a certain period of time after the control signal of each device is enabled. Therefore, the timing at which the bus signal changes is set within the above-mentioned fixed time.

【0004】[0004]

【発明が解決しようとする課題】一般に、電子回路にお
いて瞬間的に大きな電流を消費すると、放射ノイズ特性
が悪化する。従来の電子回路にあっては、バス信号の出
力の際にバスを駆動する複数のビット信号は同時に変化
しているので、即ち、複数のバッファのバスへの出力が
同時に行われているので、バッファにて消費する電流が
瞬間的に増大し、この結果バッファからの放射ノイズ特
性が悪化するという問題が起こっていた。近年、全世界
的に放射ノイズ規制が厳しくなっており、従って放射ノ
イズ対策に要する時間や対策部品のコストアップが問題
となっている。
Generally, when a large current is instantaneously consumed in an electronic circuit, the radiation noise characteristic deteriorates. In a conventional electronic circuit, a plurality of bit signals for driving a bus are simultaneously changed at the time of outputting a bus signal, that is, since a plurality of buffers are simultaneously output to a bus, There has been a problem that the current consumed in the buffer instantaneously increases, and as a result, the radiation noise characteristics from the buffer deteriorate. In recent years, radiation noise regulations have become strict worldwide, and therefore, the time required for radiation noise countermeasures and the cost of countermeasure components have been increasing.

【0005】[0005]

【課題を解決するための手段】前記課題を解決するため
に、本発明が講じた解決手段は、複数のバッファを駆動
し出力を行わせるイネーブル信号を生成し、このイネー
ブル信号が各バッファに入力するタイミングを制御する
ものである。
In order to solve the above-mentioned problems, a solution taken by the present invention is to generate an enable signal for driving and outputting a plurality of buffers, and this enable signal is input to each buffer. This is to control the timing of the operation.

【0006】上述の解決手段によればイネーブル信号が
生成されバッファに送出されるとき、イネーブル信号の
入力のタイミングが制御される。従って、複数のバッフ
ァから出力される各信号は同時にバスへ出力されず、出
力タイミングがずらされて出力される。
According to the above solution, when an enable signal is generated and sent to the buffer, the timing of inputting the enable signal is controlled. Therefore, the signals output from the plurality of buffers are not output to the bus at the same time, and are output with the output timing shifted.

【0007】[0007]

【発明の実施の形態】以下に本発明の実施の形態を図面
を参照しながら詳細に説明する。なお、各図面に共通す
る要素には同一の符号を付す。図1は本発明に係る第1
の実施の形態における電子回路を示すブロック図であ
り、32ビットのバスについて説明している。
Embodiments of the present invention will be described below in detail with reference to the drawings. Elements common to the drawings are denoted by the same reference numerals. FIG. 1 shows a first embodiment of the present invention.
FIG. 3 is a block diagram showing an electronic circuit according to the embodiment, and describes a 32-bit bus.

【0008】電子回路のCPU1は電子回路全体の動作
を制御しており、内部回路2及びバッファ群3を内蔵し
ている。バッファ群3は32個のバッファB1〜B32
から成り、夫々イネーブル信号入力用の端子3aを有
し、内部回路2に接続されている。バッファB1〜B3
2は、第1の実施の形態では、8個のバッファを一まと
めにした4個のグループ(グループ1、グループ2、グ
ループ3及びグループ4)に分けてある(グループ2、
3は図示せず)。バッファB1〜B32の出力信号(ビ
ット信号)が夫々出力される出力端子4aにはバス5が
接続されている。バス5は32ビットのバス幅を有して
いる。
[0008] The CPU 1 of the electronic circuit controls the operation of the entire electronic circuit, and includes an internal circuit 2 and a buffer group 3. The buffer group 3 includes 32 buffers B1 to B32
, Each having an enable signal input terminal 3 a and connected to the internal circuit 2. Buffers B1 to B3
2 is divided into four groups (group 1, group 2, group 3, and group 4) in which the eight buffers are grouped together in the first embodiment (group 2, group 4, and group 4).
3 is not shown). A bus 5 is connected to an output terminal 4a from which the output signals (bit signals) of the buffers B1 to B32 are respectively output. The bus 5 has a bus width of 32 bits.

【0009】なお、第1の実施の形態ではバッファB1
から出力されるビット信号は最下位のビット信号とし、
バッファB32はから出力されるビット信号は最上位の
ビット信号としている。
In the first embodiment, the buffer B1
The bit signal output from is the least significant bit signal,
The bit signal output from the buffer B32 is the highest bit signal.

【0010】CPU1の内部回路2は、バッファ群3を
駆動するイネーブル信号を生成している。イネーブル信
号は出力端子4bから出力される。またCPU1にはバ
ッファ群3のグループ数(4グループ)に応じて入力端
子4cを4個(そのうち2個については図示せず)有し
ており、各々ダンピング抵抗R1、R2、R3、R4
(ダンピング抵抗R2、R3は図示せず)が接続されて
いる。またダンピング抵抗R1〜R4は入力端子4cと
も接続されており、従って、出力端子4bから出力され
たイネーブル信号はダンピング抵抗R1〜R4及び入力
端子4cを介してCPU1に再び入力される。入力端子
4cには、バッファ群3の各端子3aが接続されてい
る。
The internal circuit 2 of the CPU 1 generates an enable signal for driving the buffer group 3. The enable signal is output from the output terminal 4b. The CPU 1 has four input terminals 4c (two of which are not shown) in accordance with the number of groups (four groups) of the buffer group 3, and each of the input terminals 4c has a damping resistor R1, R2, R3, R4.
(The damping resistors R2 and R3 are not shown). The damping resistors R1 to R4 are also connected to the input terminal 4c, so that the enable signal output from the output terminal 4b is input to the CPU 1 again via the damping resistors R1 to R4 and the input terminal 4c. Each terminal 3a of the buffer group 3 is connected to the input terminal 4c.

【0011】詳しくは、ダンピング抵抗R1が接続され
る入力端子4cにはグループ1のバッファB1〜B8が
夫々接続され、ダンピング抵抗R2が接続される入力端
子4cはグループ2のバッファB9〜B16が夫々接続
され、ダンピング抵抗R3が接続される入力端子4cに
はグループ3のバッファB17〜B24が夫々接続さ
れ、ダンピング抵抗R4が接続される入力端子4cには
グループ4のバッファB25〜B32が夫々接続されて
いる。
More specifically, the input terminals 4c to which the damping resistor R1 is connected are connected to the buffers B1 to B8 of the group 1, respectively, and the input terminals 4c to which the damping resistor R2 is connected are the buffers B9 to B16 of the group 2. The input terminals 4c to which the damping resistor R3 is connected are connected to the buffers B17 to B24 of the group 3, respectively, and the input terminals 4c to which the damping resistor R4 is connected are connected to the buffers B25 to B32 of the group 4, respectively. ing.

【0012】ところで、ダンピング抵抗R1〜R4は、
夫々抵抗値が異なっており、本実施の形態では以下の式
(1)に示す関係を持っている。 R1の抵抗値<R2の抵抗値<R3の抵抗値<R4の抵抗値・・・(1) これは、一般にバス5の最下位ビットに接続されるデバ
イスの総負荷の方が、上位ビットに接続されるデバイス
の総負荷よりも大きくなっているからであり、負荷の大
きさに応じて抵抗値を調整している。
By the way, the damping resistors R1 to R4 are
The resistance values are different from each other, and in the present embodiment, they have the relationship shown in the following equation (1). R1 resistance value <R2 resistance value <R3 resistance value <R4 resistance value (1) This is because the total load of the device connected to the least significant bit of the bus 5 is generally higher in the upper bit. This is because the load is larger than the total load of the connected devices, and the resistance value is adjusted according to the size of the load.

【0013】次に、図2を加えて第1の実施の形態のビ
ット信号出力動作を説明する。図2は第1の実施の形態
のタイミングチャートである。
Next, the bit signal output operation of the first embodiment will be described with reference to FIG. FIG. 2 is a timing chart of the first embodiment.

【0014】図2(1)に示すように、時刻t1で内部
回路2よりグループ1〜4のバッファB1〜B32にビ
ット信号を出力する。次に、図2(2)に示すように、
時刻t2で内部回路2からイネーブル信号が出力され
る。イネーブル信号は、出力端子4bからCPU1外へ
出力され、ダンピング抵抗R1〜R4を通って入力端子
4cからCPU1内へ入力される。
As shown in FIG. 2A, a bit signal is output from the internal circuit 2 to the buffers B1 to B32 of the groups 1 to 4 at time t1. Next, as shown in FIG.
At time t2, an enable signal is output from internal circuit 2. The enable signal is output from the output terminal 4b to the outside of the CPU 1, and is input into the CPU 1 from the input terminal 4c through the damping resistors R1 to R4.

【0015】このとき上述したように、ダンピング抵抗
R1の抵抗値は他のダンピング抵抗R2、R3、R4よ
りも小さい値となっているので、先ず、グループ1のバ
ッファB1〜B8にイネーブル信号が入力され、時刻t
3でバッファB1〜B8はビット信号b1〜b8を出力
する。
At this time, as described above, since the resistance value of the damping resistor R1 is smaller than the other damping resistors R2, R3, R4, first, the enable signal is input to the buffers B1 to B8 of the group 1. Time t
At 3, the buffers B1 to B8 output bit signals b1 to b8.

【0016】次に、ダンピング抵抗R3、R4よりも抵
抗値が小さいダンピング抵抗R2からグループ2のバッ
ファB9〜B16にイネーブル信号が入力され、時刻t
4でバッファB9〜B16はビット信号b9〜b16を
出力する。
Next, an enable signal is input to the buffers B9 to B16 of the group 2 from the damping resistor R2 having a smaller resistance value than the damping resistors R3 and R4, and at time t
At 4, the buffers B9 to B16 output bit signals b9 to b16.

【0017】次に、ダンピング抵抗R4よりも抵抗値が
小さいダンピング抵抗R3からグループ3のバッファB
17〜B24にイネーブル信号が入力され、時刻t5で
バッファB17〜B24はビット信号b17〜b24を
出力する。
Next, the buffer B of the group 3 is shifted from the damping resistor R3 having a smaller resistance value than the damping resistor R4.
The enable signal is input to 17 to B24, and at time t5, the buffers B17 to B24 output bit signals b17 to b24.

【0018】最後に、ダンピング抵抗R4からグループ
4のバッファB25〜B32にイネーブル信号が入力さ
れ、時刻t6でバッファB25〜B32はビット信号b
25〜b32を出力する。
Finally, an enable signal is input from the damping resistor R4 to the buffers B25 to B32 of the group 4, and at time t6, the buffers B25 to B32 output the bit signal b.
25 to b32 are output.

【0019】バッファ群3の各グループ1〜4にイネー
ブル信号が入力するタイミング、即ちビット信号b1〜
b32の出力タイミングは、ダンピング抵抗R1〜R4
の持つ抵抗値により、図2に示すように夫々時間T1、
T2、T3、T4ずれる(遅延する)。
The timing at which the enable signal is input to each of the groups 1-4 of the buffer group 3, that is, the bit signals b1-b1
The output timing of b32 is determined by the damping resistances R1 to R4.
As shown in FIG.
T2, T3, T4 are shifted (delayed).

【0020】図3は、第1の実施の形態の電子回路に内
蔵したバッファの消費電流の説明図であり、図中A1〜
A0は全バッファ群3の消費電流の絶対値を示してい
る。また、A1を含む2点鎖線は全ビット信号b1〜b
32を同時に出力した瞬間の消費電流を示し、A1はこ
の消費電流が最大となっている箇所を指している。A2
は、ビット信号b1〜b32をバス5へ送出していると
きの消費電流を示している。A3は、グループ4のビッ
ト信号b25〜b32を出力した瞬間の最大消費電流を
示している。A0は、ビット信号b1〜b32を送出し
終わったときの消費電流を示している。
FIG. 3 is an explanatory diagram of the current consumption of the buffer built in the electronic circuit according to the first embodiment.
A0 indicates the absolute value of the current consumption of all the buffer groups 3. The two-dot chain line including A1 indicates all bit signals b1 to b
It shows the current consumption at the moment when 32 is simultaneously output, and A1 indicates a point where the current consumption is maximum. A2
Indicates current consumption when the bit signals b1 to b32 are transmitted to the bus 5. A3 indicates the maximum current consumption at the moment when the bit signals b25 to b32 of the group 4 are output. A0 indicates current consumption when transmission of the bit signals b1 to b32 is completed.

【0021】図3から明らかなように、バッファ群3を
グループに分けてグループ毎にビット信号の出力タイミ
ングがずれたときの消費電流は、バッファ群3から全ビ
ット信号b1〜b32を同時に出力した場合の消費電流
よりも小さくなっている。
As is apparent from FIG. 3, when the buffer group 3 is divided into groups and the bit signal output timing is shifted for each group, the current consumption is such that all the bit signals b1 to b32 are output from the buffer group 3 at the same time. It is smaller than the current consumption in the case.

【0022】第1の実施の形態では、32個のバッファ
B1〜B32から成るバッファ群3を4個のグループに
分け、且つダンピング抵抗R1〜R4により各グループ
毎にイネーブル信号の入力のタイミングをずらすことに
より、ビット信号の出力タイミングをずらすことができ
る。従って、バッファ群3が一度に出力をする場合より
も、バッファ群3の瞬間的な消費電流を低減することが
で、バッファ群3からの放射ノイズを抑制することがで
きる。
In the first embodiment, the buffer group 3 composed of 32 buffers B1 to B32 is divided into four groups, and the input timing of the enable signal is shifted for each group by the damping resistors R1 to R4. This makes it possible to shift the output timing of the bit signal. Accordingly, the instantaneous current consumption of the buffer group 3 can be reduced as compared with the case where the buffer group 3 outputs all at once, and the radiation noise from the buffer group 3 can be suppressed.

【0023】第2の実施の形態 ところで、CPUの外部バスに接続されるデバイスの数
が増加した場合、これら全てのデバイスを駆動するに
は、CPUのバッファの駆動電流を大きくすることが考
えられる。しかしながら、CPUのバッファの駆動電流
を大きくする場合、CPUの消費電流も大きくなり、E
MI(electromagneticinterfe
rence:電磁妨害)特性及び熱特性が悪くなってし
まう。従って、一般に、電子回路の規模が大きくなる
と、各デバイスの手前に外付けのバッファを設けてい
る。
Second Embodiment In the case where the number of devices connected to the external bus of the CPU is increased, the driving current of the buffer of the CPU may be increased in order to drive all of these devices. . However, when the driving current of the buffer of the CPU is increased, the current consumption of the CPU is also increased.
MI (electromagneticinterfere)
response (electromagnetic interference) characteristics and thermal characteristics are deteriorated. Therefore, in general, when the size of an electronic circuit increases, an external buffer is provided in front of each device.

【0024】一方、外付けのバッファを追加した場合
は、このバッファからの放射ノイズが増加し、EMI特
性が悪くなってしまう。更に、外付けのバッファと各デ
バイスを接続する外部バスの配線長が長くなり、配線が
アンテナとなって放射ノイズが増加してしまうといった
問題が発生する。第2の実施の形態では、外付けのバッ
ファからの放射ノイズを低減し、更に外部バスの配線長
を実質的に短くすることにより、上述の問題を解決して
いる。
On the other hand, when an external buffer is added, radiated noise from this buffer increases and EMI characteristics deteriorate. Furthermore, the wiring length of the external bus connecting the external buffer and each device becomes long, and the wiring becomes an antenna, which causes a problem that the radiation noise increases. In the second embodiment, the above-mentioned problem is solved by reducing the noise radiated from the external buffer and by substantially shortening the wiring length of the external bus.

【0025】以下、図4を用いて第2の実施の形態を説
明する。図4は第2の実施の形態の電子回路を示すブロ
ック図であり、第1の実施の形態と同様、32ビットの
バスについて説明している。
Hereinafter, a second embodiment will be described with reference to FIG. FIG. 4 is a block diagram showing an electronic circuit according to the second embodiment, and describes a 32-bit bus as in the first embodiment.

【0026】第2の実施の形態の電子回路のCPU1は
電子回路全体の動作を制御しており、第1の実施の形態
と同様の内部回路2及びバッファ群3を内蔵し、新たに
キャッシュ11を内臓している。キャッシュ11は内部
回路2に接続されている。バッファ群3には、第1の実
施の形態と同様、バス5が接続されている。CPU10
は、キャッシュ11にミスヒットした場合のみCPU1
0の外部デバイス、例えばメモリ等にアクセスしてお
り、その際アクセスする回路(デバイス)に対して、選
択信号を出力している。この選択信号は内部回路2で生
成される。
The CPU 1 of the electronic circuit according to the second embodiment controls the operation of the entire electronic circuit. The CPU 1 includes an internal circuit 2 and a buffer group 3 similar to those of the first embodiment, and newly has a cache 11. Has built-in. The cache 11 is connected to the internal circuit 2. The bus 5 is connected to the buffer group 3 as in the first embodiment. CPU10
Is the CPU 1 only when there is a mishit in the cache 11.
0 accesses an external device, such as a memory, and outputs a selection signal to a circuit (device) to be accessed at that time. This selection signal is generated by the internal circuit 2.

【0027】バス5には4個のグループの外部バッファ
群12(12a、12b、12c、12d)、データ一
時保管用メモリ13及びプログラムメモリ14が接続さ
れている。外部バッファ群12a、12b、12c、1
2dは夫々、イネーブル信号入力用の端子15を持ち、
夫々図示せぬバス信号駆動用のバッファを8個内蔵して
いる。外部バッファ群12の出力側にはバス16が接続
され、バス16にはネットワークボード、LSI及びハ
ードディスク等、複数のデバイス17が夫々接続されて
いる。データ一時保管用メモリ13やプログラムメモリ
14は、夫々RAMやROMに代表されるメモリであ
り、各々CPU10の内部回路2にも接続されている。
The bus 5 is connected to four groups of external buffer groups 12 (12a, 12b, 12c, 12d), a data temporary storage memory 13, and a program memory 14. External buffer groups 12a, 12b, 12c, 1
2d each has a terminal 15 for inputting an enable signal,
Eight buffers each for driving a bus signal (not shown) are incorporated. A bus 16 is connected to an output side of the external buffer group 12, and a plurality of devices 17 such as a network board, an LSI, and a hard disk are connected to the bus 16, respectively. The data temporary storage memory 13 and the program memory 14 are memories represented by RAM and ROM, respectively, and are also connected to the internal circuit 2 of the CPU 10, respectively.

【0028】第2の実施の形態では、外部バッファ群1
2を駆動するイネーブル信号は、バッファ出力イネーブ
ル信号生成回路18(以下、イネーブル信号生成回路1
8と記す)で生成される。イネーブル信号生成回路18
には、ダンピング抵抗R1、R2、R3、R4が並列に
接続されている。これらダンピング抵抗R1〜R4は、
第1の実施の形態で説明したダンピング抵抗R1〜R4
と同じに負荷の大きさに応じて抵抗値を調整してある。
従って、上述の式(1)に示す関係を持っている。
In the second embodiment, the external buffer group 1
2 is driven by a buffer output enable signal generation circuit 18 (hereinafter referred to as an enable signal generation circuit 1).
8). Enable signal generation circuit 18
, Damping resistors R1, R2, R3, R4 are connected in parallel. These damping resistors R1 to R4 are:
Damping resistors R1 to R4 described in the first embodiment
The resistance value is adjusted according to the size of the load as in the case of the first embodiment.
Therefore, it has the relationship shown in the above equation (1).

【0029】ダンピング抵抗R1は外部バッファ群12
aの端子15と接続し、ダンピング抵抗R2は外部バッ
ファ群12bの端子15と接続し、ダンピング抵抗R3
は外部バッファ群12cの端子15と接続し、ダンピン
グ抵抗R4は外部バッファ群12dの端子15と夫々接
続している。
The damping resistor R1 is connected to the external buffer group 12
a, the damping resistor R2 is connected to the terminal 15 of the external buffer group 12b, and the damping resistor R3
Is connected to the terminal 15 of the external buffer group 12c, and the damping resistor R4 is connected to the terminal 15 of the external buffer group 12d.

【0030】なお、図4中のCSは内部回路2からキャ
ッシュ11へのアクセス信号を表し、CS0は内部回路
2からプログラムメモリ14へ出力される選択信号を表
し、CS1は内部回路2からデータ一時保管用メモリ1
3へ出力される選択信号を表し、CSA及びCSZは内
部回路2から各デバイス17へ出力される選択信号を表
している。また、ENはイネーブル信号生成回路18か
ら出力されるイネーブル信号を表し、このイネーブル信
号(EN)が各ダンピング抵抗R1、R2、R3、R4
を通った後の各イネーブル信号をENからEN1、EN
2、EN3及びEN4に変えて表す。
In FIG. 4, CS indicates an access signal from the internal circuit 2 to the cache 11, CS0 indicates a selection signal output from the internal circuit 2 to the program memory 14, and CS1 indicates a temporary data from the internal circuit 2. Storage memory 1
3, and CSA and CSZ represent selection signals output from the internal circuit 2 to each device 17. EN represents an enable signal output from the enable signal generation circuit 18, and this enable signal (EN) is used for each of the damping resistors R1, R2, R3, R4.
After passing through EN1, EN1 and EN1, EN
2, instead of EN3 and EN4.

【0031】図5は、第2の実施の形態のCPUに内蔵
されたキャッシュのヒット率と、プログラムメモリとデ
ータ一時保管用メモリのアクセス率を説明する図であ
る。
FIG. 5 is a diagram for explaining the hit ratio of the cache incorporated in the CPU according to the second embodiment and the access ratio of the program memory and the data temporary storage memory.

【0032】図に示されるように、キャッシュ11のヒ
ット率が低下するに従って、プログラムメモリ14及び
データ一時保管用メモリ13のアクセス率が高くなって
いる。
As shown in the figure, as the hit rate of the cache 11 decreases, the access rate of the program memory 14 and the data temporary storage memory 13 increases.

【0033】次に、第2の実施の形態のビット信号出力
動作を説明する。図6は第2の実施の形態のタイミング
チャートである。また表1は、内部回路の外部へのアク
セスとイネーブル信号の出力との関係を示す真理値表で
ある。
Next, a bit signal output operation according to the second embodiment will be described. FIG. 6 is a timing chart of the second embodiment. Table 1 is a truth table showing the relationship between the access to the outside of the internal circuit and the output of the enable signal.

【0034】[0034]

【表1】 [Table 1]

【0035】先ず、CPU10は内部回路2を介してキ
ャッシュ11にアクセスする。そして図6(1)に示す
時刻t10でミスヒットであると判断すると、図6
(2)に示す時刻t12でCS0(又はCS1)をイネ
ーブル状態にして、プログラムメモリ14(又はデータ
一時保管用メモリ13)にアクセスし、必要なデータを
読み出す。読み出されたデータはバッファ群3へ送ら
れ、図6(3)に示すように、バッファ群3からビット
信号b1〜b32が出力されるCS0又はCS1がイネ
ーブルのとき、イネーブル信号生成回路はENをディス
エーブル状態にする。従って、外部バッファ群12(1
2a、12b、12c、12d)はバス16にビット信
号b1〜b32を出力せず、これにより外部バッファ群
12は電流をほとんど消費せず、バス16も信号が変化
しない(未出力の状態である)のでバス16からの放射
ノイズは防止される。
First, the CPU 10 accesses the cache 11 via the internal circuit 2. When it is determined that there is a mishit at time t10 shown in FIG.
At time t12 shown in (2), CS0 (or CS1) is enabled, and the program memory 14 (or data temporary storage memory 13) is accessed to read necessary data. The read data is sent to the buffer group 3, and as shown in FIG. 6C, when CS0 or CS1 from which the bit signals b1 to b32 are output from the buffer group 3 is enabled, the enable signal generation circuit EN Is disabled. Therefore, the external buffer group 12 (1
2a, 12b, 12c, and 12d) do not output the bit signals b1 to b32 to the bus 16, so that the external buffer group 12 consumes almost no current, and the bus 16 does not change its signal (no output). ), Radiation noise from the bus 16 is prevented.

【0036】更に、複数のデバイス17のいずれかにア
クセスする場合、CSA〜CSZの内いずれかが、図6
(4)に示す時刻t13で、イネーブル状態となる。イ
ネーブル信号生成回路18は、図6(5)に示す時刻t
14で、イネーブル信号(EN)をイネーブル状態にす
る。従って、イネーブル信号はダンピング抵抗R1〜R
4を通り、ダンピング抵抗R1〜R4の抵抗値により夫
々外部バッファ群12の各端子15への入力が遅延す
る。EN1〜EN4がディスエーブル状態からイネーブ
ル状態になったバッファ12a〜12dは、バス16の
各ビットからビット信号b1〜b32を出力する。この
際、第1の実施の形態と同様、バッファ12a〜12d
の出力タイミングはEN1〜EN4の遅延度合い(T
1、T2、T3、T4)に応じてずれる。
Further, when accessing any of the plurality of devices 17, any one of CSA to CSZ is
At time t13 shown in FIG. The enable signal generation circuit 18 outputs the signal at time t shown in FIG.
At 14, the enable signal (EN) is enabled. Therefore, the enable signals are the damping resistors R1 to R
4, the input to each terminal 15 of the external buffer group 12 is delayed by the resistance values of the damping resistors R1 to R4. The buffers 12a to 12d in which EN1 to EN4 have been enabled from the disabled state output bit signals b1 to b32 from the respective bits of the bus 16. At this time, similarly to the first embodiment, the buffers 12a to 12d
Output timing is the delay degree of EN1 to EN4 (T
1, T2, T3, T4).

【0037】第2の実施の形態では、CPU10と外部
バッファ群12との間に頻繁にアクセスされるメモリ1
3、14を接続し、その他のデバイス17を外部バッフ
ァ群12の出力側に接続し、デバイス17にアクセスし
ない場合は外部バッファ群12を出力させないことによ
り、実質的に外部バッファ群12の出力側のバス配線長
を短くすることができる。更に、外部バッファ群12の
出力側の配線長が長い回路においても、外部バッファ群
12のビット信号の出力タイミングを、抵抗値の異なる
ダンピング抵抗R1〜R4を通してずらすことにより、
バス配線による放射ノイズを極力抑制することができ
る。
In the second embodiment, the memory 1 frequently accessed between the CPU 10 and the external buffer group 12 is used.
3 and 14, the other device 17 is connected to the output side of the external buffer group 12, and when the device 17 is not accessed, the external buffer group 12 is not output. Bus wiring length can be shortened. Further, even in a circuit in which the wiring length on the output side of the external buffer group 12 is long, the output timing of the bit signal of the external buffer group 12 is shifted through the damping resistors R1 to R4 having different resistance values.
Radiation noise due to bus wiring can be suppressed as much as possible.

【0038】また、内部回路2からの選択信号を利用し
てイネーブル信号を生成し、ダンピング抵抗R1〜R4
を通して外部バッファ群12の出力タイミングをずらす
ことにより、第1の実施の形態と同様、バッファ12の
瞬間的な消費電流を低減することができる。これによ
り、バッファ12からの放射ノイズを抑制することがで
きる。
Further, an enable signal is generated by using the selection signal from the internal circuit 2 and the damping resistors R1 to R4
, The instantaneous current consumption of the buffer 12 can be reduced, as in the first embodiment. Thereby, the radiation noise from the buffer 12 can be suppressed.

【0039】第1、第2の実施の形態では、32ビット
のバス幅を8ビットずつ4分割してバッファをグループ
分けし、且つダンピング抵抗R1〜R4によりグループ
毎の出力タイミングをずらしているが、分割数は両実施
の形態に限られず、またグループ内のビット数も同数に
する必要はない。例えば、頻繁に出力が行われる下位の
ビット信号を出力するバッファを小わけに(分割数を多
く)し、頻繁に出力が行われない上位のビット信号を出
力するバッファを大わけに(分割数を少なく)する等し
て、目的に応じてグループ毎のビット数を変えてもよ
い。
In the first and second embodiments, the buffers are divided into groups by dividing the bus width of 32 bits into four by 8 bits, and the output timing of each group is shifted by the damping resistors R1 to R4. , The number of divisions is not limited to both embodiments, and the number of bits in a group need not be the same. For example, the buffer that outputs the lower-order bit signal that is frequently output is smaller (the number of divisions is larger), and the buffer that outputs the higher-order bit signal that is not frequently output is the larger (the number of divisions). The number of bits for each group may be changed according to the purpose.

【0040】更に、第1、第2の実施の形態では、バス
幅を32ビットとして説明しているが、バス幅は32ビ
ットに限られないことはいうまでもない。
Further, in the first and second embodiments, the bus width is described as 32 bits, but it goes without saying that the bus width is not limited to 32 bits.

【0041】また、第1、第2の実施の形態では、抵抗
値の異なる複数のダンピング抵抗を用いてイネーブル信
号の入力を遅延させているが、ダンピング抵抗に限ら
ず、例えばコンデンサ、或いは複数通りの遅延を可能に
する遅延回路等を用いてもよい。
In the first and second embodiments, the input of the enable signal is delayed by using a plurality of damping resistors having different resistance values. However, the present invention is not limited to the damping resistor. May be used.

【0042】[0042]

【発明の効果】以上詳細に説明したように、本発明は、
複数のバッファを駆動し出力を行わせるイネーブル信号
を生成し、このイネーブル信号が各バッファに入力する
タイミングを制御することにより、複数のバッファから
出力される各信号は同時に出力されず、出力タイミング
がずらされて出力されることができる。従って、バッフ
ァにて消費する電流が瞬間的に増大することはなく、こ
の結果バッファからの放射ノイズを抑制することができ
る。
As described in detail above, the present invention provides
By generating an enable signal for driving and outputting a plurality of buffers and controlling the timing at which the enable signal is input to each buffer, the signals output from the plurality of buffers are not output at the same time, and the output timing is reduced. The output can be shifted. Therefore, the current consumed by the buffer does not increase instantaneously, and as a result, noise radiated from the buffer can be suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る第1の実施の形態における電子回
路を示すブロック図である。
FIG. 1 is a block diagram showing an electronic circuit according to a first embodiment of the present invention.

【図2】第1の実施の形態のタイミングチャートであ
る。
FIG. 2 is a timing chart according to the first embodiment.

【図3】第1の実施の形態の電子回路内蔵のバッファの
消費電流説明図である。
FIG. 3 is an explanatory diagram of current consumption of a buffer having a built-in electronic circuit according to the first embodiment;

【図4】第2の実施の形態の電子回路を示すブロック図
である。
FIG. 4 is a block diagram illustrating an electronic circuit according to a second embodiment.

【図5】第2の実施の形態のキャッシュヒット率とメモ
リアクセス率の関係説明図である。
FIG. 5 is an explanatory diagram illustrating a relationship between a cache hit rate and a memory access rate according to the second embodiment.

【図6】第2の実施の形態のタイミングチャートFIG. 6 is a timing chart according to the second embodiment;

【符号の説明】[Explanation of symbols]

2 内部回路 3 バッファ群 5、16 バス 12 外部バッファ群 18 バッファ出力イネーブル信号生成回路 2 Internal circuit 3 Buffer group 5, 16 bus 12 External buffer group 18 Buffer output enable signal generation circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 複数のバッファから夫々出力される複数
の信号により一つの信号を構成するバスが組み込まれた
電子回路において、 前記複数のバッファを駆動し出力を行わせるイネーブル
信号を生成し、 このイネーブル信号が各バッファに入力するタイミング
を制御することを特徴とする電子回路の出力タイミング
制御方法。
1. An electronic circuit in which a bus constituting one signal by a plurality of signals respectively output from a plurality of buffers is incorporated, wherein an enable signal for driving and outputting the plurality of buffers is generated. An output timing control method for an electronic circuit, comprising: controlling a timing at which an enable signal is input to each buffer.
【請求項2】 前記複数のバッファは複数グループに分
割され、 前記イネーブル信号は、前記バッファの各グループ毎に
タイミングがずれて入力される請求項1記載の電子回路
の出力タイミング制御方法。
2. The output timing control method for an electronic circuit according to claim 1, wherein said plurality of buffers are divided into a plurality of groups, and said enable signal is inputted with a timing shift for each group of said buffers.
【請求項3】 前記バッファの入力側にアクセス頻度の
高いデバイスを接続し、出力側にアクセス頻度の低いデ
バイスを接続し、 前記イネーブル信号は、前記バッファの出力側に接続し
たデバイスのアクセス時に生成される請求項2記載の電
子回路の出力タイミング制御方法。
3. A device having a high access frequency is connected to an input side of the buffer, and a device having a low access frequency is connected to an output side. The enable signal is generated when a device connected to an output side of the buffer is accessed. 3. The method according to claim 2, wherein the output timing is controlled.
JP29265797A 1997-10-24 1997-10-24 Method for controlling output timing of electronic circuit Pending JPH11134082A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP29265797A JPH11134082A (en) 1997-10-24 1997-10-24 Method for controlling output timing of electronic circuit
US09/177,078 US6088272A (en) 1997-10-24 1998-10-23 Data output system

Applications Claiming Priority (1)

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JP29265797A JPH11134082A (en) 1997-10-24 1997-10-24 Method for controlling output timing of electronic circuit

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ID=17784626

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JP29265797A Pending JPH11134082A (en) 1997-10-24 1997-10-24 Method for controlling output timing of electronic circuit

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JP (1) JPH11134082A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015106298A (en) * 2013-11-29 2015-06-08 富士通株式会社 Task allocation program and task allocation method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015106298A (en) * 2013-11-29 2015-06-08 富士通株式会社 Task allocation program and task allocation method
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