JPH11133931A - Liquid crystal gradation display circuit - Google Patents
Liquid crystal gradation display circuitInfo
- Publication number
- JPH11133931A JPH11133931A JP31283497A JP31283497A JPH11133931A JP H11133931 A JPH11133931 A JP H11133931A JP 31283497 A JP31283497 A JP 31283497A JP 31283497 A JP31283497 A JP 31283497A JP H11133931 A JPH11133931 A JP H11133931A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- value
- liquid crystal
- unit
- thinning pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、間引き方式によっ
て液晶表示装置に表示される画像の階調表示を実現する
液晶階調表示回路に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a liquid crystal gradation display circuit for realizing gradation display of an image displayed on a liquid crystal display device by a thinning method.
【0002】[0002]
【従来の技術】液晶表示パネル(LCD)に表示される
画像の階調表示を実現する方式の一つとして間引き方式
がある。間引き方式には、時間的な間引き方式、座標的
な間引き方式、それらを組み合わせた方式等がある。時
間的な間引き方式では、図13に示すように、複数フレ
ームを1サイクルとしてサイクル中のいくつ目のフレー
ムを間引くかによって階調表示が実現されるものであ
る。図13には、3フレームを1サイクルとして、1/
3階調が実現される例を示す。2. Description of the Related Art There is a thinning method as one of methods for realizing gradation display of an image displayed on a liquid crystal display panel (LCD). As the thinning method, there are a temporal thinning method, a coordinate thinning method, a method combining them, and the like. In the temporal thinning-out method, as shown in FIG. 13, gradation display is realized by setting a plurality of frames as one cycle and by decimating the number of frames in the cycle. In FIG. 13, three frames are defined as one cycle, and 1 /
An example in which three gradations are realized will be described.
【0003】[0003]
【発明が解決しようとする課題】しかし、このように複
数フレーム中の1フレームの全ての画素を間引くように
すると、フレーム周波数が十分高くないと、見かけ上の
フレーム周波数が低下して画面上でちらつきが発生す
る。また、座標的な間引き方式では、文字や線などの表
示が見にくくなるという問題がある。However, if all the pixels of one frame among a plurality of frames are thinned out as described above, if the frame frequency is not sufficiently high, the apparent frame frequency is reduced and the image is displayed on the screen. Flicker occurs. Further, in the coordinate thinning method, there is a problem that it is difficult to display characters, lines, and the like.
【0004】そこで、本発明は、ちらつきを低減できる
時間的かつ座標的な間引き方式を簡単な回路構成によっ
て実現できる液晶階調表示回路を提供することを目的と
する。なお、特開平3−62092号公報には、ビット
数がLCDの縦方向および横方向のドット数の約数にな
らないシフトレジスタを用いて、時間的かつ座標的な間
引き方式を実現する回路が開示されている。Accordingly, an object of the present invention is to provide a liquid crystal gradation display circuit capable of realizing a temporal and coordinate thinning method capable of reducing flickering with a simple circuit configuration. Japanese Unexamined Patent Publication No. 3-62092 discloses a circuit for implementing a temporal and coordinate thinning method using a shift register in which the number of bits is not a divisor of the number of dots in the vertical and horizontal directions of the LCD. Have been.
【0005】[0005]
【課題を解決するための手段】本発明による液晶階調表
示回路は、階調の各レベルの間引きパターンを保持する
間引きパターン保持部と、各画素に対応したクロック信
号を計数するカウント部と、カウント部のカウント値に
よって間引きパターン中のデータを選択するマルチプレ
クサ部とを備えたものである。カウンタ部は、クロック
信号を計数するカウンタと、1フレームの開始を示す信
号によって、前フレームの開始時のカウンタ値に所定値
を加算した値をカウンタにロードするロード部とを有す
る構成であってもよい。さらに、ライン間で発生する信
号を用いてカウンタ値を調整する調整部を有する構成で
あってもよい。また、調整部は、現ラインと次ラインと
の対応画素についてのカウント値を異ならせるための値
を、そのときのカウンタ値に加算する構成であってもよ
い。According to the present invention, there is provided a liquid crystal gradation display circuit comprising: a thinning pattern holding unit for holding a thinning pattern for each level of gradation; a counting unit for counting a clock signal corresponding to each pixel; A multiplexer for selecting data in the thinning pattern based on the count value of the counting unit. The counter unit includes a counter that counts a clock signal and a load unit that loads a value obtained by adding a predetermined value to a counter value at the start of the previous frame to a counter by a signal indicating the start of one frame. Is also good. Further, a configuration having an adjustment unit that adjusts the counter value using a signal generated between lines may be employed. Further, the adjustment unit may be configured to add a value for making the count value of the corresponding pixel of the current line and the next line different from each other to the counter value at that time.
【0006】[0006]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図1は、本発明による液晶階調表
示装置の一実施形態を、画像メモリ(VRAM)、液晶
駆動部(ドライバ)および液晶表示パネル(LCD)と
ともに示すブロック図である。図1に示すように、液晶
階調表示装置1において、カウンタ部11は、フレーム
信号と画素クロック信号とを入力しカウント値を出力す
る。マルチプレクサ部12は、カウンタ部11からのカ
ウント値に応じて、間引きパターン出力部(間引きパタ
ーン保持部)13が出力する間引きパターンのうちの一
つのデータを選択する。選択部14は、マルチプレクサ
部12が出力するデータとレベル設定部15が出力する
データとを入力し、出力データを決定してそれをドライ
バ2に出力する。ドライバ2は、出力データに対して電
圧変換等を行い所定のタイミングでLCD3を駆動す
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a liquid crystal gradation display device according to the present invention, together with an image memory (VRAM), a liquid crystal driving section (driver), and a liquid crystal display panel (LCD). As shown in FIG. 1, in the liquid crystal gradation display device 1, the counter section 11 receives a frame signal and a pixel clock signal and outputs a count value. The multiplexer section 12 selects one of the thinning patterns output from the thinning pattern output section (thinning pattern holding section) 13 according to the count value from the counter section 11. The selection unit 14 receives the data output from the multiplexer unit 12 and the data output from the level setting unit 15, determines output data, and outputs it to the driver 2. The driver 2 performs voltage conversion on the output data and drives the LCD 3 at a predetermined timing.
【0007】図2は、液晶階調表示装置1の詳細な構成
を示すブロック図である。ここでは、階調数は4であっ
て3フレームを1サイクルとして階調表示を実現する場
合を例にする。カウンタ部11において、スタートデー
タ保持部111は、前フレームのスタートデータを保持
する。スタートデータとは、1フレームにおける最初の
画素データ(例えば、画面上で最上最左の画素データ)
についてのカウント値である。ロード部112は、フレ
ーム信号が入力されると、前フレームのスタートデータ
に1加算した値をカウンタ113Aにロードする。そし
て、カウンタ113Aは、画素クロック信号をカウント
して、カウント値をマルチプレクサ部12に出力する。
なお、この実施の形態では、カウンタ113Aは1画素
クロックについて1歩進するが、カウント値は例えば1
から始まって3の次には1に戻る。すなわち、カウンタ
113Aは、1,2,3,1,2,3,1,2,3,・
・・のようにカウント値を変化させる。FIG. 2 is a block diagram showing a detailed configuration of the liquid crystal gradation display device 1. As shown in FIG. Here, an example is described in which the number of gradations is four, and gradation display is realized with three frames as one cycle. In the counter section 11, the start data holding section 111 holds the start data of the previous frame. The start data is the first pixel data in one frame (for example, the top leftmost pixel data on the screen)
Is the count value for When the frame signal is input, the load unit 112 loads a value obtained by adding 1 to the start data of the previous frame to the counter 113A. Then, the counter 113A counts the pixel clock signal and outputs the count value to the multiplexer unit 12.
In this embodiment, the counter 113A advances by one for one pixel clock.
Starting from 3 and returning to 1 after 3. That is, the counter 113A is 1, 2, 3, 1, 2, 3, 1, 2, 3,.
・ Change the count value as shown.
【0008】間引きパターン出力部13は、この実施の
形態では、中間レベルの間引きパターンを出力する。以
下、全黒の階調を(3/3)、全白の階調を(0/
3)、その間の階調を(1/3),(2/3)と表現す
る。従って、間引きパターン出力部13は、(1/3)
の間引きパターンと(2/3)の間引きパターンとを出
力する。間引きパターンとは、間引きを行うか否かを示
すデータからなるパターンである。例えば、(2/3)
に対する間引きパターンは[1,1,0]に設定され、
(1/3)に対する間引きパターンは[1,0,0]に
設定される。ここで、「0」は間引きが行われることを
示す。In this embodiment, the thinning pattern output section 13 outputs a thinning pattern of an intermediate level. Hereinafter, the all black gradation is (3/3) and the all white gradation is (0 /
3), and the gradations between them are expressed as (1/3) and (2/3). Therefore, the thinning pattern output unit 13 outputs (1/3)
A thinning pattern and a (2/3) thinning pattern are output. The thinning pattern is a pattern including data indicating whether to perform thinning. For example, (2/3)
Is set to [1,1,0],
The thinning pattern for (1/3) is set to [1, 0, 0]. Here, “0” indicates that thinning is performed.
【0009】なお、間引きパターン出力部13が保持す
る間引きパターンは変更可能である。例えば、スイッチ
設定の変更によって変更したり、間引きパターン出力部
13に接続されるマイクロコンピュータ等の制御部から
の変更指令に応じて変更したりする。従って、LCD3
の特性の違い等にもとづいてちらつきの程度が変わった
りするような場合でも、間引きパターンを変更すること
によって、容易に、ちらつきがより低下する間引きパタ
ーンを設定することができる。The thinning pattern held by the thinning pattern output unit 13 can be changed. For example, it is changed by changing the switch setting, or is changed in response to a change command from a control unit such as a microcomputer connected to the thinning pattern output unit 13. Therefore, LCD3
Even in the case where the degree of flicker changes based on the difference in the characteristics, etc., it is possible to easily set the thinning pattern in which the flicker is further reduced by changing the thinning pattern.
【0010】マルチプレクサ部12は、この実施の形態
では、2つのマルチプレクサ121,122で構成され
る。2つのマルチプレクサ121,122は同一構成で
よい。マルチプレクサ121は、(1/3)の間引きパ
ターンを入力して、カウント値が示す間引きパターンに
おけるデータを選択する。例えば、カウント値が「1」
であるならば、間引きパターンにおける1番目のデータ
を選択する。マルチプレクサ122は、(2/3)の間
引きパターンを入力して、カウント値が示す間引きパタ
ーンにおけるデータを選択する。選択された各データは
選択部14に出力される。In this embodiment, the multiplexer section 12 includes two multiplexers 121 and 122. The two multiplexers 121 and 122 may have the same configuration. The multiplexer 121 receives the (1/3) thinning pattern and selects data in the thinning pattern indicated by the count value. For example, the count value is “1”
If, the first data in the thinning pattern is selected. The multiplexer 122 inputs the (2/3) thinning pattern and selects data in the thinning pattern indicated by the count value. Each selected data is output to the selection unit 14.
【0011】選択部14には、マルチプレクサ部12か
らの間引きパターンのデータとともに、レベル出力部1
5からの(3/3)に関するデータと(0/3)に関す
るデータとを入力する。この実施の形態では、(3/
3)に関するデータは「1」であり、(0/3)に関す
るデータは「0」である。選択部14は、メモリ2から
出力される階調表示情報A,Bにもとづいて、入力デー
タのいずれかを選択して出力する。例えば、階調表示情
報A,Bが下から2番目の階調を示しているのであれ
ば、選択部14は、マルチプレクサ部12からの(1/
3)の間引きパターンのデータを選択する。The selecting section 14 outputs the level output section 1 together with the data of the thinning pattern from the multiplexer section 12.
5 and (3/3) and (0/3). In this embodiment, (3 /
Data related to 3) is “1”, and data related to (0/3) is “0”. The selection unit 14 selects and outputs one of the input data based on the gradation display information A and B output from the memory 2. For example, if the gradation display information A and B indicate the second gradation from the bottom, the selection unit 14 receives the (1/1 /
3) Select the data of the thinning pattern.
【0012】次に、図3のタイミング図および図4,5
の説明図を参照して動作について説明する。カウンタ部
11におけるロード部112は、フレーム信号が入力さ
れると、スタートデータ保持部111が保持していた値
を入力しその値に1加算した値をカウンタ113Aにロ
ードする。なお、スタートデータ保持部111が保持す
る値の初期値は「0」である。従って、まず、「1」が
カウンタ113Aにロードされる。そして、ロード部1
12は、ロードした値をスタートデータ保持部111に
保持させる。ここでは、スタートデータ保持部111
は、「1」を保持する。その後、カウンタ113Aは画
素クロック信号をカウントする。カウンタ113Aのカ
ウント値は2つのマルチプレクサ121,122に入力
される。Next, the timing chart of FIG. 3 and FIGS.
The operation will be described with reference to FIG. When the frame signal is input, the load unit 112 of the counter unit 11 inputs the value held by the start data holding unit 111 and loads the value obtained by adding 1 to the value to the counter 113A. The initial value held by the start data holding unit 111 is “0”. Therefore, first, "1" is loaded into the counter 113A. And loading section 1
12 causes the start data holding unit 111 to hold the loaded value. Here, the start data holding unit 111
Holds “1”. Thereafter, the counter 113A counts the pixel clock signal. The count value of the counter 113A is input to the two multiplexers 121 and 122.
【0013】マルチプレクサ121,122は、それぞ
れ、カウンタ113Aのカウント値を入力し、(1/
3),(2/3)の間引きパターンから、カウント値が
指示するデータを選択してそれを選択部14に出力す
る。例えば、カウント値が「3」であるならば、間引き
パターン中の3番目のデータを選択する。選択部14
は、階調表示情報A,Bが最大階調を指示している場合
には、レベル出力部15からの(3/3)に対応したレ
ベルデータを選択し、階調表示情報A,Bが最小階調を
指示している場合には、レベル出力部15からの(0/
3)に対応したレベルデータを選択する。階調表示情報
A,Bが上から2番目の階調を指示している場合には、
マルチプレクサ122からの(2/3)の間引きパター
ンのデータを選択し、階調表示情報A,Bが下から2番
目の階調を指示している場合には、マルチプレクサ12
2からの(1/3)の間引きパターンのデータを選択す
る。そして、選択したデータをドライバ3に出力する。Each of the multiplexers 121 and 122 inputs the count value of the counter 113A, and (1/1)
3) Select data indicated by the count value from the thinning pattern of (2/3) and output it to the selector 14. For example, if the count value is "3", the third data in the thinning pattern is selected. Selector 14
Selects the level data corresponding to (3/3) from the level output unit 15 when the gradation display information A, B indicates the maximum gradation, and the gradation display information A, B When the minimum gradation is designated, (0/0) from the level output unit 15 is output.
Select the level data corresponding to 3). When the gradation display information A and B indicate the second gradation from the top,
When the data of the (2/3) thinning pattern from the multiplexer 122 is selected, and the gradation display information A, B indicates the second gradation from the bottom, the multiplexer 12
The data of the (1/3) thinning pattern from 2 is selected. Then, the selected data is output to the driver 3.
【0014】この実施の形態では、図3に示すように、
カウント値は、1,2,3,1,2,3,1,2,3,
・・・のように変化していく。すると、マルチプレクサ
121,122に与えられるカウント値を1フレーム目
の画素に対応して示すと、図4における1フレーム目に
示すようになる。なお、図4には、LCD4が4×4ド
ットで構成される簡単な例が示されている。In this embodiment, as shown in FIG.
The count value is 1, 2, 3, 1, 2, 3, 1, 2, 3,
It changes like ... Then, when the count values given to the multiplexers 121 and 122 are shown corresponding to the pixels in the first frame, they are as shown in the first frame in FIG. FIG. 4 shows a simple example in which the LCD 4 is composed of 4 × 4 dots.
【0015】カウンタ部11におけるロード部112
は、次のフレーム信号の入力があるとスタートデータ保
持部111に保持されている値に1加算した値をカウン
タ113Aにロードする。スタートデータ保持部111
には「1」が保持されていたので、カウンタ113Aに
は「2」がロードされる。また、ロード部112は、
「2」をスタートデータ保持部111に保持させる。そ
の後、カウンタ113Aは画素クロック信号をカウント
する。従って、マルチプレクサ121,122に与えら
れるカウント値を2フレーム目の画素に対応して示す
と、図4における2フレーム目に示すようになる。以後
のフレームについても、フレーム信号が入力されるタイ
ミングで、前フレームのスタートデータに1加算された
値がカウンタ113Aにロードされる。Load section 112 in counter section 11
Loads a value obtained by adding 1 to the value held in the start data holding unit 111 to the counter 113A when the next frame signal is input. Start data holding unit 111
Since “1” is held in “1”, “2” is loaded into the counter 113A. Further, the loading unit 112
“2” is held in the start data holding unit 111. Thereafter, the counter 113A counts the pixel clock signal. Therefore, when the count values given to the multiplexers 121 and 122 are shown in correspondence with the pixels in the second frame, they are as shown in the second frame in FIG. For the subsequent frames, the value obtained by adding 1 to the start data of the previous frame is loaded into the counter 113A at the timing when the frame signal is input.
【0016】以上のような動作によれば、図4に示すよ
うに、各画素に隣り合った場所には、その画素に対応す
る値と同じ値は現れない。図5は、全面を(1/3)の
階調で表示する場合のON(表示)/OFF(非表示)
データを示す説明図である。図5では、「1」が表示さ
れる画素、「0」が表示されない画素を示す。図13に
示された例とは異なり、1サイクル中で表示される画素
は分散している。すなわち、図13に示された場合とは
異なり、見かけ上のフレーム周波数は低下しない。According to the above-described operation, as shown in FIG. 4, the same value as the value corresponding to the pixel does not appear at a position adjacent to each pixel. FIG. 5 shows ON (display) / OFF (non-display) when the entire surface is displayed at (1/3) gradation.
FIG. 4 is an explanatory diagram showing data. FIG. 5 shows a pixel where “1” is displayed and a pixel where “0” is not displayed. Unlike the example shown in FIG. 13, the pixels displayed in one cycle are dispersed. That is, unlike the case shown in FIG. 13, the apparent frame frequency does not decrease.
【0017】図6は、階調数が4であって9フレームを
1サイクルとして階調表示を実現する液晶階調表示装置
の例を示す。この場合には、カウンタ113Bは、1,
2,3,4,5,6,7,8,9,1,2,3,・・・
のようにカウント値を変化させる。スタートデータ保持
部111およびロード部112の動作は、図2に示され
たものの動作と同じである。FIG. 6 shows an example of a liquid crystal gray scale display device in which the number of gray scales is 4, and 9 frames are realized as one cycle to realize gray scale display. In this case, the counter 113B indicates 1,
2,3,4,5,6,7,8,9,1,2,3, ...
The count value is changed as follows. The operations of the start data holding unit 111 and the loading unit 112 are the same as those of the one shown in FIG.
【0018】間引きパターン出力部13は、この実施の
形態では、例えば、(2/3)に対する間引きパターン
として[1,1,0,1,1,0,1,1,0]のパタ
ーンを出力し、(1/3)に対する間引きパターンとし
て[1,0,0,1,0,0,1,0,0]のパターン
を出力する。なお、この実施の形態でも、間引きパター
ン出力部13が保持する間引きパターンは変更可能であ
る。In this embodiment, the thinning pattern output unit 13 outputs, for example, a pattern [1,1,0,1,1,0,1,1,0] as a thinning pattern for (2/3). Then, a pattern of [1, 0, 0, 1, 0, 0, 1, 0, 0] is output as a thinning pattern for (1/3). In this embodiment, the thinning pattern held by the thinning pattern output unit 13 can be changed.
【0019】この実施の形態では、図7に示すように、
カウント値は、1,2,3,4,5,6,7,8,9,
1,2,3,1,2,3,・・・のように変化してい
く。すると、マルチプレクサ121,122に与えられ
るカウント値を1フレーム目の画素に対応して示すと、
図8における1フレーム目に示すようになる。なお、図
8には、LCD4が320×240ドットで構成される
例が示されているとする。In this embodiment, as shown in FIG.
The count values are 1, 2, 3, 4, 5, 6, 7, 8, 9,
It changes like 1, 2, 3, 1, 2, 3,. Then, if the count value given to the multiplexers 121 and 122 is shown corresponding to the pixel of the first frame,
As shown in the first frame in FIG. It is assumed that FIG. 8 shows an example in which the LCD 4 includes 320 × 240 dots.
【0020】カウンタ部11におけるロード部112
は、次のフレーム信号の入力があるとスタートデータ保
持部111に保持されている値に1加算した値をカウン
タ113Bにロードする。スタートデータ保持部111
には第1フレームの処理時に「1」が保持されていたの
で、カウンタ113Bには「2」がロードされる。ま
た、ロード部112は、「2」をスタートデータ保持部
111に保持させる。その後、カウンタ113Bは画素
クロック信号をカウントする。従って、マルチプレクサ
121,122に与えられるカウント値を2フレーム目
の画素に対応して示すと、図8における2フレーム目に
示すようになる。以後のフレームについても、フレーム
信号が入力されるタイミングで、前フレームのスタート
データに1加算された値がカウンタ113Bにロードさ
れる。Load section 112 in counter section 11
Loads a value obtained by adding 1 to the value held in the start data holding unit 111 to the counter 113B when the next frame signal is input. Start data holding unit 111
Since “1” was held at the time of processing the first frame, “2” is loaded into the counter 113B. Further, the loading unit 112 causes the start data holding unit 111 to hold “2”. Thereafter, the counter 113B counts the pixel clock signal. Therefore, when the count values given to the multiplexers 121 and 122 are shown in correspondence with the pixels in the second frame, they are as shown in the second frame in FIG. Also for the subsequent frames, the value obtained by adding 1 to the start data of the previous frame is loaded into the counter 113B at the timing when the frame signal is input.
【0021】以上のような動作によれば、図8に示すよ
うに、各画素に隣り合った場所には、その画素に対応す
る値と同じ値は現れない。図9は、全面を(2/3)の
階調で表示する場合のON(表示)/OFF(非表示)
データを示す説明図である。この場合にも、1サイクル
中で表示される画素は分散しているので、見かけ上のフ
レーム周波数は低下しない。従って、ちらつきのない表
示が実現される。According to the above-described operation, as shown in FIG. 8, the same value as the value corresponding to the pixel does not appear at a position adjacent to each pixel. FIG. 9 shows ON (display) / OFF (non-display) when the entire surface is displayed at (2/3) gradation.
FIG. 4 is an explanatory diagram showing data. Also in this case, since the pixels displayed in one cycle are dispersed, the apparent frame frequency does not decrease. Therefore, display without flicker is realized.
【0022】上記の各実施の形態では、カウンタ113
A,113Bのカウント幅は画面上の1ラインのビット
数の約数にならないように設定されていた。すなわち、
第1の実施の形態では、1ラインが4ビットで構成され
ているのに対して、カウンタ値は3つの値(1〜3)を
とる。また、第2の実施の形態では、1ラインが320
ビットで構成されているのに対して、カウンタ値は9つ
の値(1〜9)をとる。いずれの場合も、カウンタ値が
とりうる値の数は、1ラインのビット数の約数になって
いない。もしも、約数になっていると、図4および図8
に示された例とは異なり、各フレームにおいて上下方向
の隣り合った場所には同じ値が現れてしまうからであ
る。そのような場合には、ちらつきを抑えるという効果
が薄れてしまう。In each of the above embodiments, the counter 113
The count width of A and 113B is set so as not to be a divisor of the number of bits of one line on the screen. That is,
In the first embodiment, while one line is composed of 4 bits, the counter value takes three values (1 to 3). In the second embodiment, one line is 320
While the counter value is composed of bits, the counter value takes nine values (1 to 9). In any case, the number of values that the counter value can take is not a divisor of the number of bits in one line. If it is a divisor, FIGS. 4 and 8
This is because, unlike the example shown in FIG. 5, the same value appears in adjacent positions in the vertical direction in each frame. In such a case, the effect of suppressing the flicker is reduced.
【0023】しかし、図10に示す液晶階調表示装置に
よれば、カウンタのカウント幅が画面上の1ラインのビ
ット数の約数となるような場合であっても、各画素の隣
り合った場所にその画素に対応する値と同じ値は現れな
いようにすることができる。例えば、LCD4の1ライ
ンが320ドットで構成され、階調表示の1サイクルが
8フレームで構成されるとする。すると、間引きパター
ン出力部13から出力される各間引きパターンののビッ
ト幅は「8」であり、カウンタ部11が出力するカウン
ト値は、例えば1〜8の値をとる。However, according to the liquid crystal gradation display device shown in FIG. 10, even when the count width of the counter is a divisor of the number of bits of one line on the screen, adjacent pixels of each pixel are not required. A value that is the same as the value corresponding to the pixel at the location can be prevented from appearing. For example, it is assumed that one line of the LCD 4 is composed of 320 dots, and one cycle of gradation display is composed of eight frames. Then, the bit width of each thinning pattern output from the thinning pattern output unit 13 is “8”, and the count value output by the counter unit 11 takes a value of 1 to 8, for example.
【0024】図10に示された液晶階調表示装置におけ
るカウンタ部11には、カウンタ113Cのカウント値
を1ラインごとに調整する調整部114が設けられてい
る。調整部114には、ドライバ3に1ライン分の表示
データが設定されたことを示すラッチパルスを導入す
る。そして、調整部114は、図11に示すように、ラ
ッチパルスが入力されると、そのときのカウンタ113
Cのカウンタ値と「5」とを加算して、加算値をカウン
タ113Cにロードする。The counter section 11 in the liquid crystal gradation display device shown in FIG. 10 is provided with an adjusting section 114 for adjusting the count value of the counter 113C line by line. The adjusting unit 114 introduces a latch pulse indicating that one line of display data has been set in the driver 3. Then, as shown in FIG. 11, when the latch pulse is input, the adjusting unit 114 sets the counter 113 at that time.
The counter value of C and “5” are added, and the added value is loaded to the counter 113C.
【0025】図12は、マルチプレクサ121,122
に与えられるカウント値を各フレームの画素に対応して
示す説明図である。図に示すように、1フレーム目の第
2ラインの先頭では、カウント値は「6」になる。従っ
て、選択部14は、階調表示情報A,Bが中間的な階調
を指示している場合には、マルチプレクサ121または
マルチプレクサ123が出力する間引きパターンのうち
の6番目のデータを選択する。仮に、調整部114が存
在しないとすると、1フレーム目の第2ラインの先頭で
は、カウント値は「1」になる。そのような場合には、
各フレームにおいて上下方向の隣り合った場所には同じ
値が現れてしまい、ちらつきを抑えるという効果が薄れ
てしまう。FIG. 12 shows multiplexers 121 and 122.
FIG. 4 is an explanatory diagram showing the count value given to each pixel in each frame. As shown in the figure, the count value is "6" at the beginning of the second line of the first frame. Therefore, when the gradation display information A and B indicate an intermediate gradation, the selection unit 14 selects the sixth data from the thinning pattern output by the multiplexer 121 or the multiplexer 123. Assuming that the adjustment unit 114 does not exist, the count value is “1” at the beginning of the second line of the first frame. In such a case,
In each frame, the same value appears at vertically adjacent positions, and the effect of suppressing flicker is reduced.
【0026】しかし、図10に示されたようにラッチパ
ルスによってカウンタ値を「n」(この例では「5」)
ずらすようにすれば、カウンタのカウント幅が画面上の
1ラインのビット数の約数となるような場合であって
も、ちらつきを抑えることができる。また、このように
調整部114を設ければ、LCDの横方向のビット数の
無関係に、間引きパターンののビット幅を選定できる。
従って、回路設計の自由度が増し、回路サイズを最小に
するような最適化を行うことができる。However, as shown in FIG. 10, the counter value is set to "n" (in this example, "5") by the latch pulse.
By shifting, even if the count width of the counter is a divisor of the number of bits of one line on the screen, flicker can be suppressed. Further, by providing the adjustment unit 114 in this way, the bit width of the thinning pattern can be selected regardless of the number of bits in the horizontal direction of the LCD.
Therefore, the degree of freedom in circuit design is increased, and optimization can be performed to minimize the circuit size.
【0027】[0027]
【発明の効果】以上のように、本発明によれば、液晶階
調表示回路を、階調の各レベルの間引きパターンを保持
する間引きパターン保持部と、各画素に対応したクロッ
ク信号を計数するカウント部と、カウント部のカウント
値によって間引きパターン中のデータを選択するマルチ
プレクサ部とを備えた構成にしたので、簡単な回路構成
によって、見かけ上のフレーム周波数の低下を防止して
LCD画面におけるちらつきを防止できる効果がある。
特に、液晶階調表示回路をLSIで構成した場合には、
回路規模を小さくでき、その結果、開発工数を低減でき
る。カウンタ部を、1フレームの開始を示す信号によっ
て、前フレームの開始時のカウンタ値に所定値を加算し
た値をカウンタにロードするロード部とを有する構成に
した場合には、現フレームと次フレームの開始カウント
値を確実に異なった値とすることができ、より確実にち
らつきを防止できる。また、階調の設定値と表示順序と
が理解しやすものとなり、ちらつきの調整がやりやすい
効果がある。さらに、ライン間で発生する信号を用いて
カウンタ値を調整する調整部を有する構成にした場合に
は、間引きパターンのビット数が1ラインのドット数の
約数あっても、現ラインと次ラインとの対応画素につい
てのカウント値を異なる値にすることができる。また、
調整部を、現ラインと次ラインとの対応画素についての
カウント値を異ならせる値を、そのときのカウンタ値に
加算する構成で各フレームにおいて、現ラインと次ライ
ンの開始カウント値を確実に異なった値とすることがで
き、より確実にちらつきを防止できる。As described above, according to the present invention, the liquid crystal gray scale display circuit is provided with a thinning pattern holding unit for holding a thinning pattern of each level of the gray scale, and counting a clock signal corresponding to each pixel. A simple circuit configuration prevents the apparent frame frequency from lowering and prevents flickering on the LCD screen. There is an effect that can be prevented.
In particular, when the liquid crystal gradation display circuit is configured by an LSI,
The circuit scale can be reduced, and as a result, the number of development steps can be reduced. When the counter section has a load section for loading a value obtained by adding a predetermined value to the counter value at the start of the previous frame by a signal indicating the start of one frame to the counter, the current frame and the next frame Can be reliably set to different values, and flicker can be more reliably prevented. In addition, the set value of the gradation and the display order can be easily understood, and there is an effect that the flicker can be easily adjusted. Further, in the case of a configuration having an adjustment unit that adjusts the counter value using a signal generated between lines, even if the number of bits of the thinning pattern is a divisor of the number of dots of one line, the current line and the next line Can be set to different values for the corresponding pixels. Also,
The adjustment unit adds the value that makes the count value for the corresponding pixel of the current line and the next line different to the counter value at that time, so that the start count value of the current line and the start line of the next line are definitely different in each frame. The flicker can be prevented more reliably.
【図1】 本発明による液晶階調表示装置の一実施形態
を、画像メモリ、ドライバおよびLCDとともに示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a liquid crystal gradation display device according to the present invention, together with an image memory, a driver, and an LCD.
【図2】 液晶階調表示装置の詳細な構成を示すブロッ
ク図である。FIG. 2 is a block diagram illustrating a detailed configuration of a liquid crystal gradation display device.
【図3】 カウント値を説明するためのタイミング図で
ある。FIG. 3 is a timing chart for explaining a count value.
【図4】 各ドットと間引きパターン中のデータとの関
係を示す説明図である。FIG. 4 is an explanatory diagram showing a relationship between each dot and data in a thinning pattern.
【図5】 全面を(1/3)の階調で表示する場合のO
N/OFFデータを示す説明図である。FIG. 5 shows O in the case where the entire surface is displayed at (1 /) gradation.
It is explanatory drawing which shows N / OFF data.
【図6】 階調数が4であって9フレームを1サイクル
として階調表示を実現する液晶階調表示装置を示すブロ
ック図である。FIG. 6 is a block diagram showing a liquid crystal gray scale display device that realizes gray scale display with four gray scale levels and nine frames as one cycle.
【図7】 カウント値を説明するためのタイミング図で
ある。FIG. 7 is a timing chart for explaining a count value.
【図8】 各ドットと間引きパターン中のデータとの関
係を示す説明図である。FIG. 8 is an explanatory diagram showing a relationship between each dot and data in a thinning pattern.
【図9】 全面を(2/3)の階調で表示する場合のO
N/OFFデータを示す説明図である。FIG. 9 shows O when the entire surface is displayed with (2/3) gradation.
It is explanatory drawing which shows N / OFF data.
【図10】 調整部を有する液晶階調表示装置を示すブ
ロック図である。FIG. 10 is a block diagram showing a liquid crystal gradation display device having an adjustment unit.
【図11】 カウント値を説明するためのタイミング図
である。FIG. 11 is a timing chart for explaining a count value.
【図12】 各ドットと間引きパターン中のデータとの
関係を示す説明図である。FIG. 12 is an explanatory diagram showing a relationship between each dot and data in a thinning pattern.
【図13】 従来の間引き方式を説明するための説明図
である。FIG. 13 is an explanatory diagram for explaining a conventional thinning method.
1 液晶階調表示回路 11 カウンタ部 12 マルチプレクサ部 13 間引きパターン出力部 14 選択部 15 レベル出力部 111 スタートデータ保持部 112 ロード部 113A,113B,113C カウンタ 114 調整部 Reference Signs List 1 liquid crystal gradation display circuit 11 counter section 12 multiplexer section 13 thinning pattern output section 14 selection section 15 level output section 111 start data holding section 112 loading section 113A, 113B, 113C counter 114 adjustment section
Claims (4)
表示を実現する液晶階調表示回路において、 階調の各レベルの間引きパターンを保持する間引きパタ
ーン保持部と、 各画素に対応したクロック信号を計数するカウント部
と、 前記カウント部のカウント値によって前記間引きパター
ン中のデータを選択するマルチプレクサ部とを備えたこ
とを特徴とする液晶階調表示回路。1. A liquid crystal gradation display circuit for realizing a gradation display of an image displayed on a liquid crystal display panel, comprising: a thinning pattern holding unit for holding a thinning pattern of each level of gradation; and a clock corresponding to each pixel. A liquid crystal gradation display circuit, comprising: a count unit that counts signals; and a multiplexer unit that selects data in the thinning pattern based on a count value of the count unit.
カウンタと、1フレームの開始を示す信号によって、前
フレームの開始時のカウンタ値に所定値を加算した値を
前記カウンタにロードするロード部とを有する請求項1
記載の液晶階調表示回路。2. A counter unit for counting a clock signal, and a load unit for loading a value obtained by adding a predetermined value to a counter value at the start of a previous frame to the counter by a signal indicating the start of one frame. Claim 1 having
Liquid crystal gradation display circuit as described in the above.
タ値を調整する調整部を有する請求項2記載の液晶階調
表示回路。3. The liquid crystal gradation display circuit according to claim 2, further comprising an adjustment unit for adjusting a counter value using a signal generated between lines.
画素についてのカウント値を異ならせるための値をその
ときのカウンタ値に加算する請求項3記載の液晶階調表
示回路。4. The liquid crystal gradation display circuit according to claim 3, wherein the adjustment unit adds a value for making the count value of the pixel corresponding to the current line and the next line different from each other to the counter value at that time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31283497A JPH11133931A (en) | 1997-10-29 | 1997-10-29 | Liquid crystal gradation display circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31283497A JPH11133931A (en) | 1997-10-29 | 1997-10-29 | Liquid crystal gradation display circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11133931A true JPH11133931A (en) | 1999-05-21 |
Family
ID=18033996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31283497A Pending JPH11133931A (en) | 1997-10-29 | 1997-10-29 | Liquid crystal gradation display circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11133931A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001236043A (en) * | 2000-02-25 | 2001-08-31 | Kyocera Corp | Liquid crystal gradation display circuit and liquid crystal display device |
JP2006243295A (en) * | 2005-03-02 | 2006-09-14 | Ricoh Co Ltd | Gradation display device, image reading device and image forming device |
JP2006251394A (en) * | 2005-03-10 | 2006-09-21 | Ricoh Co Ltd | Gradation display device, image reader and image forming apparatus |
JP2006251614A (en) * | 2005-03-14 | 2006-09-21 | Ricoh Co Ltd | Gradation display device, image reader, and image forming apparatus |
JP2007052228A (en) * | 2005-08-18 | 2007-03-01 | Ricoh Co Ltd | Gradation display apparatus, image reader, and image forming apparatus |
US9153184B2 (en) | 2010-01-08 | 2015-10-06 | Samsung Display Co., Ltd. | Method of processing data and display apparatus for performing the method |
-
1997
- 1997-10-29 JP JP31283497A patent/JPH11133931A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001236043A (en) * | 2000-02-25 | 2001-08-31 | Kyocera Corp | Liquid crystal gradation display circuit and liquid crystal display device |
JP2006243295A (en) * | 2005-03-02 | 2006-09-14 | Ricoh Co Ltd | Gradation display device, image reading device and image forming device |
JP2006251394A (en) * | 2005-03-10 | 2006-09-21 | Ricoh Co Ltd | Gradation display device, image reader and image forming apparatus |
JP2006251614A (en) * | 2005-03-14 | 2006-09-21 | Ricoh Co Ltd | Gradation display device, image reader, and image forming apparatus |
JP2007052228A (en) * | 2005-08-18 | 2007-03-01 | Ricoh Co Ltd | Gradation display apparatus, image reader, and image forming apparatus |
US9153184B2 (en) | 2010-01-08 | 2015-10-06 | Samsung Display Co., Ltd. | Method of processing data and display apparatus for performing the method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0843300B1 (en) | Display gradation controller for a passive liquid crystal display | |
US6353435B2 (en) | Liquid crystal display control apparatus and liquid crystal display apparatus | |
US6340970B1 (en) | Liquid crystal display control device, liquid crystal display device using the same, and information processor | |
EP0540294B1 (en) | Display control device and display apparatus with display control device | |
KR950003981B1 (en) | Display controller for flat display apparatus | |
EP0387550B1 (en) | Display control device | |
CN115424584B (en) | Display driving circuit, display screen refreshing method, display module and electronic equipment | |
JP2003015611A (en) | Liquid crystal driving device | |
JP2002132224A (en) | Liquid crystal display device and liquid crystal driving method | |
JP2003058123A (en) | Liquid crystal display device | |
US8687027B2 (en) | Displaying apparatus, displaying panel driver and displaying panel driving method | |
JPH11133931A (en) | Liquid crystal gradation display circuit | |
JP3619973B2 (en) | Color panel display device and image information processing method | |
JP2006071938A (en) | Automatic image correcting circuit | |
US5107255A (en) | Control device for a display apparatus | |
KR930005377B1 (en) | Lcd device and the method | |
US6850251B1 (en) | Control circuit and control method for display device | |
JPH10116055A (en) | Display device | |
JP3505543B2 (en) | Active matrix type liquid crystal display | |
JP3645514B2 (en) | Image display device | |
JP2000322032A (en) | Driving method for planar display | |
JP2003058117A (en) | Display device, electronic equipment and display controlling method | |
JP3548666B2 (en) | Liquid crystal controller and liquid crystal display | |
JP2000231368A (en) | Picture display method and picture display device | |
JP3172431B2 (en) | Pseudo gradation processor |