JPH11121592A - Method and device for aligning and inspecting semiconductor wafer - Google Patents

Method and device for aligning and inspecting semiconductor wafer

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JPH11121592A
JPH11121592A JP28655397A JP28655397A JPH11121592A JP H11121592 A JPH11121592 A JP H11121592A JP 28655397 A JP28655397 A JP 28655397A JP 28655397 A JP28655397 A JP 28655397A JP H11121592 A JPH11121592 A JP H11121592A
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JP
Japan
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semiconductor wafer
notch
inspection
positioning
wafer
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Application number
JP28655397A
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Japanese (ja)
Inventor
Masami Ikoda
Hiroko Inoue
Masao Kawamura
Akihiro Miura
Junichi Taguchi
Satoru Yamada
秋博 三浦
裕子 井上
まさみ 井古田
悟 山田
雅雄 川村
順一 田口
Original Assignee
Hitachi Electron Eng Co Ltd
Hitachi Ltd
日立電子エンジニアリング株式会社
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of JPH11121592A publication Critical patent/JPH11121592A/en
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Abstract

PROBLEM TO BE SOLVED: To align a semiconductor wafer with satisfactory reproducibility. SOLUTION: A fixed wafer outer-periphery press pin 7 and a movable notch press pin 6 are arranged at an inspection stage 3 of a inspecting device. Then, a semiconductor wafer 4 where a notch 5 is formed at an outer-periphery part is paced, so that an axial direction for connecting the notch 5 to a wafer center 9 coincides with that for connecting the wafer outer-periphery press pin 7 to the notch press pin 6. At the same time, the notch 5 face the notch press pin 6, the semiconductor wafer 4 is placed between the waver outer-periphery press pin 7 and the notch press pin 6, and a triangle 8 including the wafer center 9 is constituted of a contact point 8c of the wafer outer-periphery press in 7 and two contact points 8a and 8b of the notch press pin 6 which are inserted into the notch 5, thus performing alignment with satisfactory reproducibility on the inspection stage 3.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は、半導体ウェハの位
置決め技術および半導体ウェハの検査技術に関し、特
に、複数の検査装置における比較的大口径の半導体ウェ
ハの位置決めや検査等に適用して有効な技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for positioning a semiconductor wafer and a technique for inspecting a semiconductor wafer, and more particularly to a technique effective when applied to the positioning and inspection of a relatively large diameter semiconductor wafer in a plurality of inspection apparatuses. About.
【0002】[0002]
【従来の技術】たとえば、半導体装置の製造プロセスで
は、プロセスを流れる半導体ウェハにおける異物の付着
やパターン欠陥の有無等の評価は、製品歩留りを左右す
る重要な要素である。
2. Description of the Related Art In a semiconductor device manufacturing process, for example, evaluation of the presence or absence of foreign matter and pattern defects on a semiconductor wafer flowing through the process is an important factor that affects the product yield.
【0003】このような評価においては、たとえば、株
式会社工業調査会、1992年11月20日発行、「電
子材料」1992年別刷、P196〜P203、等の文
献にも記載されているように、光学的に異物の付着の有
無を検査する異物検査装置にて検出された付着異物につ
いて、さらに高倍率の走査電子顕微鏡(SEM)等の検
査装置にて詳細な計測や観察、解析等が行われる場合が
ある。
[0003] In such an evaluation, for example, as described in the literature such as “Industrial Research Institute Co., Ltd., issued on November 20, 1992,“ Electronic Materials ”1992 Reprint, P196-P203, etc. Detailed measurement, observation, analysis, and the like are performed on an attached foreign substance detected by a foreign substance inspection apparatus that optically inspects for the presence or absence of the attached foreign substance using an inspection apparatus such as a scanning electron microscope (SEM) with a high magnification. There are cases.
【0004】ところで、パターンの形成される前のいわ
ゆる鏡面ウェハでは、ウェハ面内に位置合わせマーク等
の目標物が存在しないため、ウェハ外形による位置決め
が必須となる。
Meanwhile, in a so-called mirror surface wafer before a pattern is formed, since there is no target such as an alignment mark in the wafer surface, positioning based on the outer shape of the wafer is indispensable.
【0005】[0005]
【発明が解決しようとする課題】従来では、前述のよう
な鏡面ウェハの検査では、まず異物検査装置でウェハ外
形アライメントして検査し、検出異物のウェハ内座標デ
ータを、次の検査工程の測長SEM用に変換し出力す
る。次に測長SEMでもウェハ外形アライメントして、
前記座標データを用いて付着異物の場所を特定しながら
観察していた。
Conventionally, in the above-described inspection of a mirror-finished wafer, first, a foreign substance inspection apparatus performs alignment by inspecting the outer shape of the wafer, and the coordinate data of the detected foreign substance in the wafer is measured in the next inspection step. Convert and output for long SEM. Next, align the wafer outline with the length measurement SEM,
The observation was performed while specifying the location of the attached foreign matter using the coordinate data.
【0006】ところが、各検査装置におけるウェハ押え
ピンの配置および押さえ方と外形アライメント設定位置
の違いから、座標データの互換性と再現性が低くなり、
各検査装置間で大きな座標ずれが発生することが懸念さ
れる、という技術的課題がある。
However, the compatibility and reproducibility of the coordinate data are reduced due to the difference between the arrangement of the wafer holding pins and the method of holding the wafer and the setting position of the outer shape alignment in each inspection apparatus.
There is a technical problem that a large coordinate shift may occur between the inspection devices.
【0007】特に、たとえば、高倍率のSEM等の検査
装置においては、異物座標値の僅かなずれでも、目的の
異物が観察視野から大きく逸脱してしまい、当該異物の
探索に余分な時間が掛かり、検査作業の効率が大幅に低
下してしまう。
In particular, for example, in an inspection apparatus such as a high-magnification SEM, even a slight deviation in the coordinate value of a foreign substance causes the target foreign substance to largely deviate from the observation visual field, and it takes extra time to search for the foreign substance. In addition, the efficiency of the inspection work is greatly reduced.
【0008】本発明の目的は、再現性の良好な半導体ウ
ェハの位置決めを行うことが可能な半導体ウェハの位置
決め技術を提供することにある。
It is an object of the present invention to provide a semiconductor wafer positioning technique capable of positioning a semiconductor wafer with good reproducibility.
【0009】本発明の他の目的は、複数の検査装置や検
査工程間における半導体ウェハの座標データの互換性を
向上させることが可能な半導体ウェハの検査技術を提供
することにある。
It is another object of the present invention to provide a semiconductor wafer inspection technique capable of improving the compatibility of coordinate data of a semiconductor wafer among a plurality of inspection apparatuses and inspection steps.
【0010】本発明の他の目的は、複数の検査装置や検
査工程間における半導体ウェハの検査作業の所要時間を
短縮することが可能な半導体ウェハの検査技術を提供す
ることにある。
It is another object of the present invention to provide a semiconductor wafer inspection technique capable of shortening the time required for semiconductor wafer inspection work between a plurality of inspection apparatuses and inspection steps.
【0011】本発明の他の目的は、半導体装置の製造プ
ロセスにおける不良解析の所要時間を短縮して早期に歩
留り向上を実現することが可能な半導体装置の検査技術
を提供することにある。
Another object of the present invention is to provide a semiconductor device inspection technique capable of shortening the time required for failure analysis in a semiconductor device manufacturing process and realizing an early improvement in yield.
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0013】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0014】本発明の半導体ウェハの位置決め方法は、
半導体ウェハの外周部に当接する複数のピンにて半導体
ウェハを挟み込むことにより、半導体ウェハの位置決め
を行うものである。
The method for positioning a semiconductor wafer according to the present invention comprises:
The semiconductor wafer is positioned by sandwiching the semiconductor wafer between a plurality of pins that are in contact with the outer peripheral portion of the semiconductor wafer.
【0015】より具体的には、一例として、半導体ウェ
ハの外周部にはノッチが形成され、ノッチの内部の少な
くとも2ヶ所に当接する第1のピンと、ノッチの形成部
位を通る直径上の反対側の外周部に当接する第2のピン
とによって半導体ウェハを直径方向に挟み込むことによ
り、半導体ウェハの位置決めを行うものである。また、
予め半導体ウェハに形成されたノッチの位置を検出する
プリアライメントを実行し、ノッチを通る直径方向が、
第1および第2のピンの位置を結ぶ方向に一致するよう
に半導体ウェハを第1のピンと第2のピンとの間に置く
ものである。
More specifically, as an example, a notch is formed in the outer peripheral portion of the semiconductor wafer, and a first pin abutting at least two places inside the notch, and a diameter opposite side passing through the notch forming portion. The semiconductor wafer is positioned by diametrically sandwiching the semiconductor wafer with the second pins that contact the outer peripheral portion of the semiconductor wafer. Also,
Perform pre-alignment to detect the position of the notch formed on the semiconductor wafer in advance, the diameter direction passing through the notch,
The semiconductor wafer is placed between the first pins and the second pins so as to match the direction connecting the positions of the first and second pins.
【0016】また、本発明の半導体ウェハの位置決め装
置は、半導体ウェハが載置されるステージと、このステ
ージに設けられ、半導体ウェハの外周部に当接する複数
のピンとを含み、複数のピンにて半導体ウェハを挟み込
むことにより、半導体ウェハの位置決めが行われるよう
にしたものである。
A semiconductor wafer positioning apparatus according to the present invention includes a stage on which a semiconductor wafer is mounted, and a plurality of pins provided on the stage and abutting on an outer peripheral portion of the semiconductor wafer. The semiconductor wafer is positioned by sandwiching the semiconductor wafer.
【0017】より具体的には、一例として、半導体ウェ
ハの外周部にはノッチが形成され、ピンは、ノッチの内
部の少なくとも2ヶ所に当接する第1のピンと、ノッチ
の形成部位を通る直径上の反対側の外周部に当接する第
2のピンとで構成され、第1および第2のピンによって
半導体ウェハを直径方向に挟み込むことにより、半導体
ウェハの位置決めが行われるようにしたものである。ま
た、半導体ウェハに形成されたノッチの位置を検出する
プリアライメントが行われるプリアライメント機構が設
けられ、ステージにおける位置決め操作に先立って、ノ
ッチを通る直径方向が、第1および第2のピンの位置を
結ぶ方向に一致するように半導体ウェハが第1のピンと
第2のピンとの間に置かれるようにしたものである。
More specifically, as an example, a notch is formed in the outer peripheral portion of the semiconductor wafer, and the pin is formed of a first pin abutting at least two places inside the notch, and a pin passing through the notch forming portion. And a second pin that is in contact with the outer peripheral portion on the opposite side, and the semiconductor wafer is positioned by diametrically sandwiching the semiconductor wafer between the first and second pins. Further, a pre-alignment mechanism for performing pre-alignment for detecting the position of the notch formed in the semiconductor wafer is provided, and prior to the positioning operation on the stage, the diameter direction passing through the notch is determined by the position of the first and second pins. In which the semiconductor wafer is placed between the first pins and the second pins so as to match the direction connecting.
【0018】また、本発明の半導体ウェハの検査方法
は、複数の検査装置において半導体ウェハに対して共通
の位置決め方法を用いるものである。
Further, the semiconductor wafer inspection method of the present invention uses a common positioning method for a semiconductor wafer in a plurality of inspection apparatuses.
【0019】より具体的には、半導体ウェハの外周部に
はノッチが形成され、個々の検査装置では、ノッチの内
部の少なくとも2ヶ所に当接する第1のピンと、ノッチ
の形成部位を通る直径上の反対側の外周部に当接する第
2のピンとによって半導体ウェハを直径方向に挟み込む
ことにより、半導体ウェハの位置決めを行うものであ
る。また、半導体ウェハに形成されたノッチの位置を検
出するプリアライメントを実行し、ノッチを通る直径方
向が、第1および第2のピンの位置を結ぶ方向に一致す
るように半導体ウェハを第1のピンと第2のピンとの間
に置くものである。
More specifically, a notch is formed in the outer peripheral portion of the semiconductor wafer, and in each inspection device, a first pin that contacts at least two locations inside the notch and a diameter that passes through the notch forming portion are different from each other. The semiconductor wafer is positioned in such a manner that the semiconductor wafer is sandwiched in the diametrical direction by a second pin abutting on the outer peripheral portion on the opposite side of the semiconductor wafer. Further, a pre-alignment for detecting a position of a notch formed in the semiconductor wafer is executed, and the semiconductor wafer is placed in the first position so that a diameter direction passing through the notch coincides with a direction connecting the positions of the first and second pins. It is placed between the pin and the second pin.
【0020】また、本発明の半導体ウェハの検査装置
は、上述のような半導体ウェハの位置決め方法、または
半導体ウェハの位置決め装置を用いて検査対象の半導体
ウェハの位置決めが行われるようにしたものである。
The semiconductor wafer inspection apparatus according to the present invention is such that the semiconductor wafer to be inspected is positioned by using the above-described semiconductor wafer positioning method or the semiconductor wafer positioning apparatus. .
【0021】[0021]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.
【0022】図1は、本発明の一実施の形態である半導
体ウェハの位置決め方法および装置を使用する半導体ウ
ェハの検査装置の構成の一部を示す平面図であり、図2
は、その一部を取り出して示す断面図、図3は、同じく
その一部を取り出して示す断面図、図4は、本実施の形
態の半導体ウェハの検査装置の全体構成の一例を示す平
面図である。また、図5は、本実施の形態の半導体ウェ
ハの検査装置における制御系の構成の一例を示すブロッ
ク図、図6は、本実施の形態の半導体ウェハの検査装置
の作用の一例を示すフローチャートである。
FIG. 1 is a plan view showing a part of the configuration of a semiconductor wafer inspection apparatus using a semiconductor wafer positioning method and apparatus according to an embodiment of the present invention.
Is a cross-sectional view showing a part of the semiconductor device, FIG. 3 is a cross-sectional view showing the same, and FIG. 4 is a plan view showing an example of the entire configuration of the semiconductor wafer inspection apparatus of the present embodiment. It is. FIG. 5 is a block diagram showing an example of the configuration of a control system in the semiconductor wafer inspection device of the present embodiment. FIG. 6 is a flowchart showing an example of the operation of the semiconductor wafer inspection device of the present embodiment. is there.
【0023】図4に例示されるように、本実施の形態の
検査装置1は、プリアライメント機構2、検査ステージ
3、ハンドリング機構40、データ入出力装置50等で
構成されている。また、ハンドリング機構40の近傍に
は、外部から検査対象の複数の半導体ウェハ4が収納さ
れたウェハカセット60と、検査結果が不良と判定され
た半導体ウェハ4が収納されるウェハカセット70が配
置されている。
As illustrated in FIG. 4, the inspection apparatus 1 according to the present embodiment includes a pre-alignment mechanism 2, an inspection stage 3, a handling mechanism 40, a data input / output device 50, and the like. In the vicinity of the handling mechanism 40, a wafer cassette 60 containing a plurality of semiconductor wafers 4 to be inspected from outside and a wafer cassette 70 containing the semiconductor wafers 4 whose inspection results are determined to be defective are arranged. ing.
【0024】図2に例示されるように、検査ステージ3
は、図示しない真空吸着機構にて載置される半導体ウェ
ハ4を保持するテーブル31と、このテーブル31の径
方向に対向して配置されたノッチ押さえピン6およびウ
ェハ外周押さえピン7を備えている。テーブル31は、
回転および上下動等の動作が可能になっている。
As illustrated in FIG. 2, the inspection stage 3
Includes a table 31 for holding a semiconductor wafer 4 placed by a vacuum suction mechanism (not shown), and a notch pressing pin 6 and a wafer outer circumference pressing pin 7 which are arranged radially opposite to the table 31. . Table 31
Operations such as rotation and vertical movement are enabled.
【0025】ノッチ押さえピン6は、テーブル31の径
方向に配置されたレール32a上を直線的に移動するピ
ン駆動テーブル32bに搭載され、テーブル31、すな
わち半導体ウェハ4の径方向への精密な変移が可能にな
っている。また、ピン駆動テーブル32bには、荷重セ
ンサ32cが設けられており、ノッチ押さえピン6に作
用する荷重を検出することでノッチ押さえピン6による
ノッチ5押圧力の制御が可能になっている。
The notch holding pin 6 is mounted on a pin drive table 32b which moves linearly on a rail 32a arranged in the radial direction of the table 31, and precisely shifts the table 31, ie, the semiconductor wafer 4, in the radial direction. Has become possible. Further, the pin drive table 32b is provided with a load sensor 32c. By detecting the load acting on the notch holding pin 6, the pressing force of the notch 5 by the notch holding pin 6 can be controlled.
【0026】同様に、ウェハ外周押さえピン7は、テー
ブル31の径方向に配置されたレール33a上を直線的
に移動するピン駆動テーブル33bに搭載され、テーブ
ル31、すなわち半導体ウェハ4の径方向への変移が可
能になっている。また、ピン駆動テーブル33bには、
荷重センサ33cが設けられており、ウェハ外周押さえ
ピン7に作用する荷重を検出することで、ウェハ外周押
さえピン7の半導体ウェハ4の外周部に対する当接の有
無等の検出が可能になっている。
Similarly, the wafer outer peripheral holding pin 7 is mounted on a pin drive table 33b which moves linearly on a rail 33a arranged in the radial direction of the table 31, and moves in the radial direction of the table 31, ie, the semiconductor wafer 4. Is possible. In addition, the pin drive table 33b includes:
The load sensor 33c is provided, and by detecting the load acting on the wafer outer periphery pressing pins 7, it is possible to detect whether or not the wafer outer peripheral holding pins 7 are in contact with the outer peripheral portion of the semiconductor wafer 4, and the like. .
【0027】また、これらの全体は、水平面内での水平
移動や回転移動等が可能なベースステージ34に搭載さ
れ、各部は、ステージ制御部35にて動作が制御されて
いる。ベースステージ34の座標系におけるノッチ押さ
えピン6およびウェハ外周押さえピン7の位置は、図示
しない変移検出機構により、精密に検出可能となってい
る。
The whole of these components is mounted on a base stage 34 which can be moved horizontally and rotationally in a horizontal plane, and the operation of each unit is controlled by a stage control unit 35. The positions of the notch holding pins 6 and the wafer outer circumference holding pins 7 in the coordinate system of the base stage 34 can be accurately detected by a displacement detection mechanism (not shown).
【0028】図3に例示されるように、プリアライメン
ト機構2は、半導体ウェハ4が載置される回転テーブル
21と、この回転テーブル21に載置された半導体ウェ
ハ4の外周部を挟むように設置され、検査光22cを放
射する光源22aおよび検査光22cを検出する受光部
22bからなるノッチセンサ22と、プリアライメント
機構2の全体を制御するプリアライメント制御部23と
を備えている。
As illustrated in FIG. 3, the pre-alignment mechanism 2 is arranged so that the rotary table 21 on which the semiconductor wafer 4 is mounted and the outer peripheral portion of the semiconductor wafer 4 mounted on the rotary table 21 are sandwiched. It is provided with a notch sensor 22 that is installed and includes a light source 22a that emits the inspection light 22c and a light receiving unit 22b that detects the inspection light 22c, and a pre-alignment control unit 23 that controls the entire pre-alignment mechanism 2.
【0029】そして、光源22aから放射される検査光
22cが受光部22bに入射するか否かを検出すること
などにより、検査光22cの光路を横切る半導体ウェハ
4の外周部に形成されているノッチ5の位置が検出され
る。
The notch formed on the outer peripheral portion of the semiconductor wafer 4 crossing the optical path of the inspection light 22c by detecting whether the inspection light 22c emitted from the light source 22a is incident on the light receiving portion 22b or the like. 5 are detected.
【0030】ハンドリング機構40は、たとえばロボッ
トアーム等で構成され、ウェハカセット60やウェハカ
セット70と、プリアライメント機構2および検査ステ
ージ3との間における半導体ウェハ4の移動動作を行
う。また、ハンドリング機構40の動作は、ハンドリン
グ制御部41にて制御されている。
The handling mechanism 40 is constituted by, for example, a robot arm or the like, and moves the semiconductor wafer 4 between the wafer cassette 60 and the wafer cassette 70 and the pre-alignment mechanism 2 and the inspection stage 3. The operation of the handling mechanism 40 is controlled by the handling control unit 41.
【0031】データ入出力装置50は、たとえば記憶媒
体駆動装置等で構成され、外部の他の検査装置等から、
ウェハカセット60とともに到来する記憶媒体61に格
納されている他の検査装置における個々の半導体ウェハ
4の検査結果(たとえば検出された異物の座標)等のデ
ータを読み取ったり、自装置での検査結果を記憶媒体6
1に書き込む、等の動作が可能になっている。
The data input / output device 50 is constituted by, for example, a storage medium driving device or the like.
Data such as inspection results (for example, coordinates of detected foreign substances) of individual semiconductor wafers 4 in another inspection device stored in the storage medium 61 arriving together with the wafer cassette 60 are read, and the inspection results of the own device are read. Storage medium 6
Operation such as writing to 1 can be performed.
【0032】主制御部11は、記憶媒体61から読出さ
れた他の検査装置の座標データを自検査装置の検査ステ
ージ3におけるステージオフセット等を考慮した座標系
の座標データに変換して、ウェハステージ座標変換テー
ブル13に記録し、検査制御部12では、このウェハス
テージ座標変換テーブル13を参照して、たとえば目的
の異物を自検査装置の観察視野内に自動的に位置決めす
る等により所望の検査を実行する。
The main control unit 11 converts the coordinate data of another inspection apparatus read from the storage medium 61 into coordinate data of a coordinate system in consideration of a stage offset or the like in the inspection stage 3 of the own inspection apparatus, and The inspection control unit 12 records the information in the coordinate conversion table 13 and refers to the wafer stage coordinate conversion table 13 to perform a desired inspection by, for example, automatically positioning a target foreign substance in the observation field of view of the inspection apparatus. Execute.
【0033】本実施の形態の検査装置1の全体は、制御
コンピュータ10にて制御される。この制御コンピュー
タ10は、たとえば、図5に例示されるように、前述の
ように、全体を制御する主制御部11と、この配下で可
動する検査制御部12、ステージ制御部35、プリアラ
イメント制御部23、ハンドリング制御部41、データ
入出力装置50、ウェハステージ座標変換テーブル13
で構成され、これらの各部は、後述のような連携した動
作を行う。また、特に図示しないが、検査ステージ3に
載置された半導体ウェハ4は、検査制御部12の配下で
動作する、図示しない異物検査機構、SEM、等による
検査に供される。
The entire inspection apparatus 1 of the present embodiment is controlled by a control computer 10. For example, as illustrated in FIG. 5, the control computer 10 includes a main control unit 11 that controls the entire system, an inspection control unit 12 that moves under the control of the main control unit 11, a stage control unit 35, and a pre-alignment control. Unit 23, handling control unit 41, data input / output device 50, wafer stage coordinate conversion table 13
, And these units perform cooperative operations as described later. Although not particularly shown, the semiconductor wafer 4 placed on the inspection stage 3 is subjected to inspection by a not-shown foreign matter inspection mechanism, SEM, or the like, which operates under the control of the inspection control unit 12.
【0034】以下、本実施の形態の検査装置における半
導体ウェハの位置決め方法および装置の作用の一例につ
いて説明する。
An example of the operation of the semiconductor wafer positioning method and apparatus in the inspection apparatus of the present embodiment will be described below.
【0035】まず、複数の半導体ウェハ4が収納された
ウェハカセット60および当該ウェハカセット60に随
伴し、以前の検査工程で得られた検査データ等が記録さ
れた記憶媒体61が、検査装置1にセットされる(ステ
ップ101、ステップ102)。
First, a wafer cassette 60 accommodating a plurality of semiconductor wafers 4 and a storage medium 61 accompanying the wafer cassette 60 and recording inspection data and the like obtained in a previous inspection process are stored in the inspection apparatus 1. It is set (step 101, step 102).
【0036】次に、ハンドリング機構40は、ウェハカ
セット60から1枚の半導体ウェハ4を取り出してプリ
アライメント機構2の回転テーブル21上に、当該半導
体ウェハ4の中心が回転テーブル21の回転中心にほぼ
一致するようにセットする。そして、プリアライメント
機構2では、回転テーブル21上の半導体ウェハ4を回
転させ、ノッチセンサ22にて半導体ウェハ4のノッチ
5の位置を検出するプリアライメントを実行する(ステ
ップ103、ステップ104)。
Next, the handling mechanism 40 takes out one semiconductor wafer 4 from the wafer cassette 60 and places the semiconductor wafer 4 on the rotary table 21 of the pre-alignment mechanism 2 so that the center of the semiconductor wafer 4 is substantially the center of rotation of the rotary table 21. Set to match. Then, in the pre-alignment mechanism 2, the semiconductor wafer 4 on the rotary table 21 is rotated, and the notch sensor 22 performs a pre-alignment for detecting the position of the notch 5 of the semiconductor wafer 4 (step 103, step 104).
【0037】その後、ハンドリング機構40にて、プリ
アライメント済の半導体ウェハ4を、検査ステージ3に
移動させる。この時、ハンドリング機構40は、プリア
ライメント操作にて検出された半導体ウェハ4のウェハ
中心9とノッチ5を結ぶ方向が、検査ステージ3におけ
るウェハ外周押さえピン7とノッチ押さえピン6とを結
ぶ軸線上に一致し、かつノッチ5がノッチ押さえピン6
に臨むような姿勢で検査ステージ3にセットする(ステ
ップ105)。
After that, the pre-aligned semiconductor wafer 4 is moved to the inspection stage 3 by the handling mechanism 40. At this time, the handling mechanism 40 determines that the direction connecting the wafer center 9 and the notch 5 of the semiconductor wafer 4 detected by the pre-alignment operation is on the axis connecting the wafer outer circumference holding pin 7 and the notch holding pin 6 on the inspection stage 3. And notch 5 is notch holding pin 6
(Step 105).
【0038】その後、まず、真空吸着にて、テーブル3
1の上に半導体ウェハ4を保持した後、ウェハ外周押さ
えピン7を半導体ウェハ4の外周部に当接させ、さらに
真空吸着を解除して半導体ウェハ4を可動状態にした
後、ノッチ押さえピン6をノッチ5の内部に複数の検査
装置間で共通の所定の値の一定の力で当接させることに
より、ウェハ外周押さえピン7とノッチ押さえピン6と
の間に半導体ウェハ4が挟持される状態に位置決め操作
を行う(ステップ106)。この時点で、ウェハ外周押
さえピン7とノッチ押さえピン6の検査ステージ3の座
標系における位置(ステージオフセット)は精密に既知
であり、検査ステージ3の座標系に対する半導体ウェハ
4の位置が再現性良く確定する。
Thereafter, first, the table 3 is sucked by vacuum suction.
After holding the semiconductor wafer 4 on the semiconductor wafer 1, the wafer outer peripheral holding pins 7 are brought into contact with the outer peripheral portion of the semiconductor wafer 4, and the vacuum suction is released to put the semiconductor wafer 4 into a movable state. Is brought into contact with the inside of the notch 5 with a constant force of a predetermined value common to a plurality of inspection devices, so that the semiconductor wafer 4 is held between the wafer outer peripheral holding pins 7 and the notch holding pins 6. (Step 106). At this time, the positions (stage offsets) of the wafer outer peripheral holding pins 7 and the notch holding pins 6 in the coordinate system of the inspection stage 3 are precisely known, and the position of the semiconductor wafer 4 with respect to the coordinate system of the inspection stage 3 is highly reproducible. Determine.
【0039】この時、本実施の形態の場合には、前述の
ように、プリアライメントにより、半導体ウェハ4のノ
ッチ5とウェハ中心9とを結ぶ軸線が、ウェハ外周押さ
えピン7とノッチ押さえピン6とを結ぶ軸線に一致する
ようにセットされているため、図1に例示されるよう
に、ノッチ押さえピン6は、ノッチ5内に2つの接触点
8a,接触点8bを持つように一定の力で押さえること
となり、ウェハ外周押さえピン7の半導体ウェハ4の外
周の接触点8cと、ノッチ押さえピン6によるノッチ5
内の2点の接触点8a,8bとは、ウェハ中心9を内包
する三角形8をなすような配置となる。これにより、ノ
ッチ押さえピン6およびウェハ外周押さえピン7を備え
た検査ステージ3を有する異なる複数の検査装置間で、
より再現性良く半導体ウェハ4の自検査装置の検査ステ
ージ3における位置決めを実現することができる。
At this time, in the case of the present embodiment, as described above, the axis connecting the notch 5 of the semiconductor wafer 4 and the center 9 of the wafer by pre-alignment is changed to the outer peripheral holding pin 7 and the notch holding pin 6. As shown in FIG. 1, the notch holding pin 6 has a constant force so that it has two contact points 8a and 8b in the notch 5, as illustrated in FIG. The contact point 8 c of the wafer outer peripheral holding pin 7 on the outer periphery of the semiconductor wafer 4 and the notch 5 by the notch holding pin 6
The two contact points 8a and 8b are arranged so as to form a triangle 8 including the center 9 of the wafer. Thereby, between a plurality of different inspection apparatuses having the inspection stage 3 having the notch holding pins 6 and the wafer outer circumference holding pins 7,
The positioning of the semiconductor wafer 4 on the inspection stage 3 of the self-inspection device can be realized with higher reproducibility.
【0040】そして、このような半導体ウェハ4の位置
決めが完了した後、当該半導体ウェハ4に関する記憶媒
体61から読出された以前の検査工程における検査結果
の座標データを、位置決めが完了した自検査装置におけ
る検査ステージ3の座標系に変換して所望の検査を行う
(ステップ107、ステップ108)。
After the positioning of the semiconductor wafer 4 is completed, the coordinate data of the inspection result in the previous inspection process read from the storage medium 61 for the semiconductor wafer 4 is used in the self-inspection apparatus whose positioning is completed. The desired inspection is performed by converting to the coordinate system of the inspection stage 3 (steps 107 and 108).
【0041】この時、各検査装置間で検査ステージ3に
対する半導体ウェハ4の位置決めが上述のようにノッチ
押さえピン6およびウェハ外周押さえピン7により再現
性よく行われるので、たとえば、光学的な異物検査装置
にて半導体ウェハ4から検出された異物を、さらに測長
SEM等の検査装置にて詳細に観察するような複数の検
査を行う場合、異物検査装置から測長SEMに記憶媒体
61を介して受け渡された異物の座標値を用いて、測長
SEMでは的確な異物位置の把握が可能となる。これに
より、たとえば各検査間での検査ステージ3における半
導体ウェハ4の位置決めの再現性のばらつき等に起因す
る座標値のずれ等による検査作業の効率の低下を防止し
て、検査工程の所要時間の短縮が可能になる。
At this time, since the positioning of the semiconductor wafer 4 with respect to the inspection stage 3 is performed with good reproducibility by the notch holding pins 6 and the wafer outer holding pins 7 among the inspection apparatuses as described above, for example, optical foreign matter inspection When performing a plurality of inspections in which a foreign substance detected from the semiconductor wafer 4 by the apparatus is further observed in detail by an inspection apparatus such as a length measuring SEM, the foreign substance inspecting apparatus transmits the foreign matter to the length measuring SEM via the storage medium 61. Using the coordinate values of the transferred foreign matter, the length measuring SEM can accurately grasp the position of the foreign matter. As a result, for example, it is possible to prevent a decrease in the efficiency of the inspection operation due to a deviation in coordinate values due to a variation in reproducibility of positioning of the semiconductor wafer 4 on the inspection stage 3 between the inspections, and to reduce a time required for the inspection process. Shortening is possible.
【0042】この結果、検査装置間の半導体ウェハ4の
検査結果の座標ずれ低減によって、SEM観察の作業性
が向上し、不良解析にかかる時間も短縮でき、早期に歩
留り向上が可能となる。
As a result, the workability of SEM observation is improved, the time required for failure analysis can be shortened, and the yield can be improved at an early stage by reducing the coordinate shift of the inspection result of the semiconductor wafer 4 between the inspection devices.
【0043】その後、上述の検査結果を判別し(ステッ
プ109)、良品と判定された半導体ウェハ4は元のウ
ェハカセット60に戻され(ステップ110)、不良品
と判定された半導体ウェハ4は別のウェハカセット70
に戻される(ステップ111)。そして、ウェハカセッ
ト60内の全ての半導体ウェハ4について位置決めおよ
び検査を繰り返し、全て完了した場合には、検査結果を
記憶媒体61に記録して(ステップ113)、一連の検
査を終了する。
Thereafter, the result of the above-described inspection is determined (step 109), and the semiconductor wafer 4 determined to be non-defective is returned to the original wafer cassette 60 (step 110), and the semiconductor wafer 4 determined to be defective is separated. Wafer cassette 70
(Step 111). Then, positioning and inspection are repeated for all the semiconductor wafers 4 in the wafer cassette 60, and when all are completed, the inspection result is recorded in the storage medium 61 (step 113), and a series of inspections is completed.
【0044】以上説明したように、本実施の形態によれ
ば、たとえばノッチ5が形成されたパターン無しの半導
体ウェハ4の検査時のアライメントにおいて、複数の検
査装置におけるノッチ押さえピン6およびウェハ外周押
さえピン7を備えたステージ形態の統一や、ノッチ押さ
えピン6およびウェハ外周押さえピン7の検査ステージ
3に対するステージオフセットを含んだウェハステージ
座標変換テーブル13を持たせるなどのアルゴリズムを
構築することで、座標データの互換性および再現性を向
上でき、座標ずれ等を低減することができる。
As described above, according to the present embodiment, for example, in alignment at the time of inspection of a semiconductor wafer 4 having a notch 5 and no pattern formed thereon, notch pressing pins 6 and wafer outer peripheral pressing in a plurality of inspection devices. The coordinates are constructed by unifying the stage form with the pins 7 and by constructing an algorithm such as having a wafer stage coordinate conversion table 13 including a stage offset of the notch holding pins 6 and the wafer outer circumference holding pins 7 with respect to the inspection stage 3. Data compatibility and reproducibility can be improved, and coordinate shift and the like can be reduced.
【0045】この結果、たとえば、座標ずれ低減によっ
て、SEM観察の作業性が向上し、不良解析にかかる時
間も短縮でき、半導体装置の製造プロセスにおいて、早
期に歩留向上が可能となる。
As a result, for example, by reducing the coordinate shift, the workability of SEM observation is improved, the time required for failure analysis can be shortened, and the yield can be improved early in the semiconductor device manufacturing process.
【0046】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say, there is.
【0047】たとえば、上述の実施の形態の説明では、
検査の一例として異物検査に適用した場合を例示した
が、これに限らず、一般の検査における半導体ウェハの
位置決めに広く適用することができる。
For example, in the description of the above embodiment,
As an example of the inspection, a case where the invention is applied to a foreign substance inspection has been exemplified.
【0048】[0048]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【0049】本発明の半導体ウェハの位置決め方法によ
れば、再現性の良好な半導体ウェハの位置決めを行うこ
とができる、という効果が得られる。
According to the method for positioning a semiconductor wafer of the present invention, an effect is obtained that the semiconductor wafer can be positioned with good reproducibility.
【0050】また、本発明の半導体ウェハの位置決め装
置によれば、再現性の良好な半導体ウェハの位置決めを
行うことができる、という効果が得られる。
Further, according to the semiconductor wafer positioning apparatus of the present invention, there is an effect that the semiconductor wafer can be positioned with good reproducibility.
【0051】また、本発明の半導体ウェハの検査方法に
よれば、複数の検査装置や検査工程間における半導体ウ
ェハの座標データの互換性を向上させることができる、
という効果が得られる。
According to the semiconductor wafer inspection method of the present invention, it is possible to improve the compatibility of coordinate data of a semiconductor wafer among a plurality of inspection apparatuses and inspection steps.
The effect is obtained.
【0052】また、本発明の半導体ウェハの検査方法に
よれば、複数の検査装置や検査工程間における半導体ウ
ェハの検査作業の所要時間を短縮することができる、と
いう効果が得られる。
Further, according to the method for inspecting a semiconductor wafer of the present invention, it is possible to shorten the time required for the inspection work of the semiconductor wafer between a plurality of inspection apparatuses and inspection steps.
【0053】また、本発明の半導体ウェハの検査方法に
よれば、半導体装置の製造プロセスにおける不良解析の
所要時間を短縮して早期に歩留り向上を実現することが
できる、という効果が得られる。
Further, according to the semiconductor wafer inspection method of the present invention, it is possible to shorten the time required for the failure analysis in the semiconductor device manufacturing process, thereby achieving an early improvement in the yield.
【0054】また、本発明の半導体ウェハの検査装置に
よれば、複数の検査装置や検査工程間における半導体ウ
ェハの座標データの互換性を向上させることができる、
という効果が得られる。
Further, according to the semiconductor wafer inspection apparatus of the present invention, it is possible to improve the compatibility of the coordinate data of the semiconductor wafer among a plurality of inspection apparatuses and inspection steps.
The effect is obtained.
【0055】また、本発明の半導体ウェハの検査装置に
よれば、複数の検査装置や検査工程間における半導体ウ
ェハの検査作業の所要時間を短縮することができる、と
いう効果が得られる。
Further, according to the semiconductor wafer inspection apparatus of the present invention, there is an effect that the time required for the inspection work of the semiconductor wafer between a plurality of inspection apparatuses and inspection steps can be reduced.
【0056】また、本発明の半導体ウェハの検査装置に
よれば、半導体装置の製造プロセスにおける不良解析の
所要時間を短縮して早期に歩留り向上を実現することが
できる、という効果が得られる。
Further, according to the semiconductor wafer inspection apparatus of the present invention, it is possible to shorten the time required for the failure analysis in the semiconductor device manufacturing process, thereby realizing an early improvement in yield.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の一実施の形態である半導体ウェハの位
置決め方法および装置を使用する半導体ウェハの検査装
置の構成の一部を示す平面図である。
FIG. 1 is a plan view showing a part of a configuration of a semiconductor wafer inspection apparatus using a semiconductor wafer positioning method and apparatus according to an embodiment of the present invention.
【図2】本発明の一実施の形態である半導体ウェハの位
置決め方法および装置を使用する半導体ウェハの検査装
置の構成の一部を取り出して示す断面図である。
FIG. 2 is a cross-sectional view showing a part of a configuration of a semiconductor wafer inspection apparatus using a semiconductor wafer positioning method and apparatus according to an embodiment of the present invention.
【図3】本発明の一実施の形態である半導体ウェハの位
置決め方法および装置を使用する半導体ウェハの検査装
置の構成の一部を取り出して示す断面図である。
FIG. 3 is a cross-sectional view showing a part of a configuration of a semiconductor wafer inspection apparatus using a semiconductor wafer positioning method and apparatus according to an embodiment of the present invention.
【図4】本発明の一実施の形態である半導体ウェハの検
査装置の全体構成の一例を示す平面図である。
FIG. 4 is a plan view showing an example of the overall configuration of a semiconductor wafer inspection apparatus according to an embodiment of the present invention.
【図5】本発明の一実施の形態である半導体ウェハの検
査装置における制御系の構成の一例を示すブロック図で
ある。
FIG. 5 is a block diagram showing an example of a configuration of a control system in the semiconductor wafer inspection apparatus according to one embodiment of the present invention;
【図6】本発明の一実施の形態である半導体ウェハの検
査装置の作用の一例を示すフローチャートである。
FIG. 6 is a flowchart showing an example of the operation of the semiconductor wafer inspection apparatus according to one embodiment of the present invention.
【符号の説明】[Explanation of symbols]
1 検査装置 2 プリアライメント機構 3 検査ステージ 4 半導体ウェハ 5 ノッチ 6 ノッチ押さえピン 7 ウェハ外周押さえピン 8 ウェハ中心を内包する三角形 8a 接触点 8b 接触点 8c 接触点 9 ウェハ中心 10 制御コンピュータ 11 主制御部 12 検査制御部 13 ウェハステージ座標変換テーブル 21 回転テーブル 22 ノッチセンサ 22a 光源 22b 受光部 22c 検査光 23 プリアライメント制御部 31 テーブル 32a レール 32b ピン駆動テーブル 32c 荷重センサ 33a レール 33b ピン駆動テーブル 33c 荷重センサ 34 ベースステージ 35 ステージ制御部 40 ハンドリング機構 41 ハンドリング制御部 50 データ入出力装置 60 ウェハカセット 61 記憶媒体 70 ウェハカセット DESCRIPTION OF SYMBOLS 1 Inspection apparatus 2 Pre-alignment mechanism 3 Inspection stage 4 Semiconductor wafer 5 Notch 6 Notch holding pin 7 Wafer outer circumference holding pin 8 Triangle enclosing the center of wafer 8a Contact point 8b Contact point 8c Contact point 9 Wafer center 10 Control computer 11 Main control unit Reference Signs List 12 inspection control unit 13 wafer stage coordinate conversion table 21 rotation table 22 notch sensor 22a light source 22b light receiving unit 22c inspection light 23 pre-alignment control unit 31 table 32a rail 32b pin drive table 32c load sensor 33a rail 33b pin drive table 33c load sensor 34 Base stage 35 Stage control unit 40 Handling mechanism 41 Handling control unit 50 Data input / output device 60 Wafer cassette 61 Storage medium 70 Wafer cassette
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 秋博 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 井古田 まさみ 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 井上 裕子 東京都渋谷区東3丁目16番3号 日立電子 エンジニアリング株式会社内 (72)発明者 川村 雅雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Akihiro Miura 2326 Imai, Ome-shi, Tokyo Inside the Hitachi, Ltd.Device Development Center (72) Inventor Masami Ikoda 2326 Imai, Ome-shi, Tokyo Hitachi, Ltd. Inside the Development Center (72) Inventor Yuko Inoue 3-16-3 Higashi, Shibuya-ku, Tokyo Inside Hitachi Electronics Engineering Co., Ltd. (72) Masao Kawamura 2326 Imai, Ome-shi, Tokyo Inside Device Development Center, Hitachi, Ltd.

Claims (10)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 半導体ウェハの外周部に当接する複数の
    ピンにて前記半導体ウェハを挟み込むことにより、前記
    半導体ウェハの位置決めを行うことを特徴とする半導体
    ウェハの位置決め方法。
    1. A method for positioning a semiconductor wafer, comprising: positioning the semiconductor wafer by sandwiching the semiconductor wafer between a plurality of pins that contact an outer peripheral portion of the semiconductor wafer.
  2. 【請求項2】 請求項1記載の半導体ウェハの位置決め
    方法において、前記半導体ウェハの外周部にはノッチが
    形成され、前記ノッチの内部の少なくとも2ヶ所に当接
    する第1のピンと、前記ノッチの形成部位を通る直径上
    の反対側の外周部に当接する第2のピンとによって前記
    半導体ウェハを直径方向に挟み込むことにより、前記半
    導体ウェハの位置決めを行うことを特徴とする半導体ウ
    ェハの位置決め方法。
    2. The method for positioning a semiconductor wafer according to claim 1, wherein a notch is formed in an outer peripheral portion of the semiconductor wafer, and a first pin that contacts at least two locations inside the notch, and the notch is formed. A method for positioning a semiconductor wafer, comprising: positioning the semiconductor wafer by diametrically sandwiching the semiconductor wafer with a second pin that is in contact with an outer peripheral portion on the opposite side of a diameter passing through a part.
  3. 【請求項3】 請求項2記載の半導体ウェハの位置決め
    方法において、前記半導体ウェハに形成された前記ノッ
    チの位置を検出するプリアライメントを実行し、前記ノ
    ッチを通る直径方向が、前記第1および第2のピンの位
    置を結ぶ方向に一致するように前記半導体ウェハを前記
    第1のピンと前記第2のピンとの間に置くことを特徴と
    する半導体ウェハの位置決め方法。
    3. The method for positioning a semiconductor wafer according to claim 2, wherein a pre-alignment for detecting a position of said notch formed in said semiconductor wafer is executed, and said first and second diameter directions passing through said notch are changed. A method for positioning a semiconductor wafer, comprising: placing the semiconductor wafer between the first pins and the second pins so as to match a direction connecting the positions of two pins.
  4. 【請求項4】 半導体ウェハが載置されるステージと、
    前記ステージに設けられ、前記半導体ウェハの外周部に
    当接する複数のピンとを含み、複数の前記ピンにて前記
    半導体ウェハを挟み込むことにより、前記半導体ウェハ
    の位置決めが行われることを特徴とする半導体ウェハの
    位置決め装置。
    4. A stage on which a semiconductor wafer is mounted,
    A plurality of pins provided on the stage and contacting an outer peripheral portion of the semiconductor wafer, wherein the semiconductor wafer is positioned by sandwiching the semiconductor wafer between the plurality of pins. Positioning device.
  5. 【請求項5】 請求項4記載の半導体ウェハの位置決め
    装置において、前記半導体ウェハの外周部にはノッチが
    形成され、前記ピンは、前記ノッチの内部の少なくとも
    2ヶ所に当接する第1のピンと、前記ノッチの形成部位
    を通る直径上の反対側の外周部に当接する第2のピンと
    で構成され、前記第1および第2のピンによって前記半
    導体ウェハを直径方向に挟み込むことにより、前記半導
    体ウェハの位置決めが行われることを特徴とする半導体
    ウェハの位置決め装置。
    5. The semiconductor wafer positioning device according to claim 4, wherein a notch is formed in an outer peripheral portion of the semiconductor wafer, wherein the pin comprises: a first pin contacting at least two places inside the notch; A second pin abutting on the outer peripheral portion on the opposite side in diameter passing through the notch formation site, and sandwiching the semiconductor wafer in the diametric direction by the first and second pins. A positioning device for a semiconductor wafer, wherein positioning is performed.
  6. 【請求項6】 請求項5記載の半導体ウェハの位置決め
    装置において、前記半導体ウェハに形成された前記ノッ
    チの位置を検出するプリアライメントが行われるプリア
    ライメント機構が設けられ、前記ステージにおける位置
    決め操作に先立って、前記ノッチを通る直径方向が、前
    記第1および第2のピンの位置を結ぶ方向に一致するよ
    うに前記半導体ウェハが前記第1のピンと前記第2のピ
    ンとの間に置かれることを特徴とする半導体ウェハの位
    置決め装置。
    6. A positioning apparatus for a semiconductor wafer according to claim 5, further comprising a pre-alignment mechanism for performing a pre-alignment for detecting a position of said notch formed in said semiconductor wafer, prior to a positioning operation on said stage. Wherein the semiconductor wafer is placed between the first pin and the second pin such that a diameter direction passing through the notch coincides with a direction connecting the positions of the first and second pins. Semiconductor wafer positioning device.
  7. 【請求項7】 複数の検査装置において半導体ウェハに
    対して共通の位置決め方法を用いることを特徴とする半
    導体ウェハの検査方法。
    7. A semiconductor wafer inspection method, wherein a plurality of inspection apparatuses use a common positioning method for a semiconductor wafer.
  8. 【請求項8】 請求項7記載の半導体ウェハの検査方法
    において、前記半導体ウェハの外周部にはノッチが形成
    され、個々の前記検査装置では、前記ノッチの内部に当
    接する第1のピンと、前記ノッチの形成部位を通る直径
    上の反対側の外周部に当接する第2のピンとによって前
    記半導体ウェハを直径方向に挟み込むことにより、前記
    半導体ウェハの位置決めを行うことを特徴とする半導体
    ウェハの検査方法。
    8. The method for inspecting a semiconductor wafer according to claim 7, wherein a notch is formed in an outer peripheral portion of the semiconductor wafer, and in each of the inspection apparatuses, a first pin abutting inside the notch; A method for inspecting a semiconductor wafer, wherein the semiconductor wafer is positioned by diametrically sandwiching the semiconductor wafer with a second pin that is in contact with an outer peripheral portion on the opposite side of the diameter passing through a notch formation site. .
  9. 【請求項9】 請求項8記載の半導体ウェハの検査方法
    において、前記半導体ウェハに形成された前記ノッチの
    位置を検出するプリアライメントを実行し、前記ノッチ
    を通る直径方向が、前記第1および第2のピンの位置を
    結ぶ方向に一致するように前記半導体ウェハを前記第1
    のピンと前記第2のピンとの間に置くことを特徴とする
    半導体ウェハの検査方法。
    9. The method for inspecting a semiconductor wafer according to claim 8, wherein pre-alignment for detecting a position of said notch formed in said semiconductor wafer is executed, and said first and second diameter directions passing through said notch are changed. The semiconductor wafer so as to coincide with the direction connecting the positions of the two pins.
    A semiconductor wafer inspection method, wherein the semiconductor wafer is placed between a second pin and the second pin.
  10. 【請求項10】 請求項1,2または3記載の半導体ウ
    ェハの位置決め方法、または請求項4,5または6記載
    の半導体ウェハの位置決め装置を用いて検査対象の半導
    体ウェハの位置決めが行われることを特徴とする半導体
    ウェハの検査装置。
    10. A method for positioning a semiconductor wafer to be inspected using the method for positioning a semiconductor wafer according to claim 1, 2, or 3, or using the apparatus for positioning a semiconductor wafer according to claim 4, 5, or 6. Characteristic semiconductor wafer inspection equipment.
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WO2013168360A1 (en) * 2012-05-07 2013-11-14 信越半導体株式会社 Semiconductor-wafer evaluation method and semiconductor-wafer evaluation device

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