JPH11112001A - Semiconductor device and manufacture therefor - Google Patents

Semiconductor device and manufacture therefor

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JPH11112001A
JPH11112001A JP9282565A JP28256597A JPH11112001A JP H11112001 A JPH11112001 A JP H11112001A JP 9282565 A JP9282565 A JP 9282565A JP 28256597 A JP28256597 A JP 28256597A JP H11112001 A JPH11112001 A JP H11112001A
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Jun Koyama
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潤 小山
舜平 山崎
健司 福永
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株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device of high productivity and high reliability and reproducibility by a simple manufacture process. SOLUTION: In the constitution of a semiconductor device of a bottom gate type formed by a semiconductor layer provided with a crystal structure, a source/drain area is constituted of a laminated structure composed of a first conducting layer (n<+> layer), the second conducting layer (n<-> layer) of resistance higher than that and an intrinsic or practically intrinsic semiconductor layer (i) layer}. At the time, the n<-> layer functions as an LDD(lightly doped drain region) area and the (i) layer functions as an offset area in a film thickness direction.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本願発明は結晶構造を有する半導体薄膜を利用した半導体装置およびその作製方法に関する。 The present invention INVENTION 0001] The present invention relates to a semiconductor device and a manufacturing method thereof using a semiconductor thin film having a crystal structure. 特に、逆スタガ構造の薄膜トランジスタ(以下、TFTと略記する)の構成に関する。 In particular, the inverted staggered structure thin film transistor (hereinafter, TFT abbreviated) for configuring. また、上記T In addition, the T
FTを用いた半導体回路、電気光学装置及び電子機器の構成に関する。 Semiconductor circuit using the FT, an electro-optical device, and an electronic device configuration.

【0002】なお、本明細書中において「半導体装置」 [0002] In addition, "semiconductor device" in this specification
とは半導体特性を利用して機能しうる装置全てを指しており、本明細書中に記載されたTFT、半導体回路、電気光学装置及び電子機器は全て半導体装置の範疇に含まれるものとする。 And means any device which can function by utilizing semiconductor characteristics and, TFT described herein, a semiconductor circuit, an electro-optical device and electronic equipment are also included in the category of all semiconductor devices.

【0003】 [0003]

【従来の技術】従来より、アクティブマトリクス型液晶表示装置(以下、AMLCDと略記する)のスイッチング素子としてTFTが利用されている。 Hitherto, active matrix liquid crystal display device (hereinafter, abbreviated as AMLCD) TFT are used as switching elements. 現在では非晶質珪素膜(アモルファスシリコン膜)を活性層として利用したTFTで回路構成を行う製品が市場を占めている。 At present the product to carry out the circuit configuration of a TFT using an amorphous silicon film (amorphous silicon film) as an active layer is accounted for market.
特に、TFT構造としては製造工程の簡単な逆スタガ構造が多く採用されている。 Particularly, simple inverted staggered structure of the manufacturing process is often employed as the TFT structure.

【0004】しかし、年々AMLCDの高性能化が進み、TFTに求められる動作性能(特に動作速度)は厳しくなる傾向にある。 [0004] However, year by year progress in the performance of AMLCD, operating performance (especially operating speed) required for TFT tends to be stricter. そのため、非晶質珪素膜を用いたTFTの動作速度では十分な性能を有する素子を得ることが困難となった。 For this reason, it is difficult to obtain an element having a satisfactory performance in the operating speed of the TFT using an amorphous silicon film.

【0005】そこで、非晶質珪素膜に代わって多結晶珪素膜(ポリシリコン膜)を利用したTFTが脚光を浴び、多結晶珪素膜を活性層とするTFTの開発が著しい勢いで進んできている。 [0005] Therefore, a TFT using a polycrystalline silicon film in place of the amorphous silicon film (polysilicon film) is in the limelight, development of the TFT to the polycrystalline silicon film as an active layer is been advancing in significant momentum there. 現在では、その一部で製品化も行われている。 At present, it has been made commercially in the part.

【0006】活性層として多結晶珪素膜を利用した逆スタガ型TFTの構造については既に多くの発表がなされている。 [0006] Already many presentations have been made on the structure of the inverted staggered TFT using a polycrystalline silicon film as an active layer. 例えば、「Fabrication of Low-Temperature B For example, "Fabrication of Low-Temperature B
ottom-Gate Poly-Si TFTs on Large-Area Substrate by ottom-Gate Poly-Si TFTs on Large-Area Substrate by
Linear-Beam Excimer LaserCrystallization and Ion Linear-Beam Excimer LaserCrystallization and Ion
Doping Method:H.Hayashi et.al.,IEDM95,PP829-832,1 Doping Method: H.Hayashi et.al., IEDM95, PP829-832,1
995」などの報告がある。 There is a report, such as 995 ".

【0007】同報告書では多結晶珪素膜を利用した逆スタガ構造の典型的な例(Fig.4 )を説明しているが、この様な構造の逆スタガ構造(いわゆるチャネルストップ型)では様々な問題も抱えている。 [0007] While in the report describes a typical example (Fig.4) of inverted staggered structure using a polycrystalline silicon film, various in inverted staggered structure such a structure (so-called channel-stop) has a problem also faced such.

【0008】まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離(Impact Ionization )が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。 [0008] First, the entire active layer occurs collision ionization at the junction between the very thin since the channel forming region and the drain region of about 50 nm (Impact Ionization), deterioration phenomena such as hot carrier injection resulting in conspicuous. そのため、大きなLDD領域(Light Doped Drain region) Therefore, a large LDD region (Light Doped Drain region)
を形成する必要性が生じる。 It caused the need to form.

【0009】そして、このLDD領域の制御性が最も重大な問題となる。 [0009] Then, the control of the LDD region is the most serious problem. LDD領域は不純物濃度と領域の長さの制御が非常に微妙であり、特に長さ制御が問題となる。 LDD regions are very delicate control of the length of the impurity concentration and the region, in particular length control becomes an issue. 現状ではマスクパターンによってLDD領域の長さを規定する方式が採られているが、微細化が進めば僅かなパターニング誤差が大きなTFT特性の差を生む。 Although at present method defines the length of the LDD region is taken by the mask pattern, a slight patterning error Progress in miniaturization make a large difference in the TFT characteristics.

【0010】活性層の膜厚のバラツキによるLDD領域のシート抵抗のバラツキも深刻な問題となる。 [0010] variation of the sheet resistance of the LDD region due to variations in thickness of the active layer is also a serious problem. さらに、 further,
ゲイト電極のテーパー角度等のバラツキもLDD領域の効果のバラツキを招く要因となりうる。 Also variation of such taper angle of the gate electrode can be a factor causing a variation of the effect of LDD regions.

【0011】また、LDD領域を形成するためにはパターニング工程が必要であり、それはそのまま製造工程の増加、スループットの低下を招く。 Further, in order to form an LDD region requires a patterning process, it increases the production process as it is, lowering the throughput. 上記報告書に記載された逆スタガ構造では最低でもマスク6枚(ソース/ドレイン電極形成まで)が必要であると予想される。 It is expected in the inverted staggered structure described above report mask six at least (to the source / drain electrode formation) are required.

【0012】以上の様に、チャネルストップ型の逆スタガ構造ではチャネル形成領の両側に横方向の平面内でL [0012] As described above, the reverse stagger structure of channel-stop on both sides of the channel forming territory at a transverse plane L
DD領域を形成しなくてはならず、再現性のあるLDD Without forming a DD region must not, LDD a reproducible
領域を形成することは非常に困難である。 It is very difficult to form a region.

【0013】 [0013]

【本発明が解決しようとする課題】本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とする。 In [the invention It is an object of the present invention, by a very simple production process, high mass productivity, and, it is an object to provide a technique for manufacturing a semiconductor device with high reliability and reproducibility .

【0014】 [0014]

【課題を解決するための手段】本発明の構成は、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第1の導電層、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有することを特徴とする。 Configuration of the present invention SUMMARY OF] is a semiconductor device that includes a source region formed of a semiconductor layer having a crystal structure, the drain region and a channel forming region to the configuration, the source region and the drain region at least a first conductive layer toward the gate insulating film, having the first than the conductive layer made of a high-resistance second conductive layer and the semiconductor layer of the channel forming region of the same conductivity type stacked structure the features.

【0015】また、他の発明の構成は、上記構成において、前記結晶構造を有する半導体層と溶融結晶化膜に特有の粒界分布を有することを特徴とする。 Further, another structure of the present invention having the above structure, and having a grain boundary distribution peculiar to the semiconductor layer and the molten crystallized film having the crystal structure.

【0016】また、他の発明の構成は、上記構成において、前記第1の導電層から前記第2の導電層にかけて当該第1及び第2の導電層を構成する不純物の濃度プロファイルが連続的に変化していることを特徴とする。 [0016] According to another aspect of the present invention, in the above structure, the first of said conductive layer concentration profile of the impurity toward the second conductive layer constituting the first and second conductive layers is continuously wherein the changing.

【0017】また、他の発明の構成は、上記構成において、前記第2の導電層は 5×10 17 〜 1×10 19 atoms/cm 3 [0017] According to another aspect of the present invention, in the above structure, the second conductive layer is 5 × 10 17 ~ 1 × 10 19 atoms / cm 3
の範囲内で連続的に変化する不純物によって形成されていることを特徴とする。 Characterized in that within the scope of which is formed by continuously varying impurities.

【0018】また、他の発明の構成は、上記構成において、前記チャネル形成領域と前記第2の導電層との間には、膜厚の異なる二つのオフセット領域が存在することを特徴とする。 Further, another structure of the present invention having the above structure, between the said channel formation region a second conductive layer, characterized in that the two offset regions having different thickness are present.

【0019】また、他の発明の構成は、上記構成において、前記チャネル形成領域と前記第2の導電層との間には、前記チャネル形成領域よりも膜厚の厚いオフセット領域が存在することを特徴とする。 [0019] According to another aspect of the present invention, in the above structure, between the said channel formation region a second conductive layer, that thick offset region film thickness than the channel formation region is present and features.

【0020】また、他の発明の構成は、絶縁表面を有する基板上に形成されたゲイト電極と、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域と、前記ソース領域及びドレイン領域上のそれぞれに形成されたソース電極及びドレイン電極と、を構成に含む半導体装置であって、前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層、当該第1の導電層よりも高抵抗な第2 Further, another structure of the invention, a gate electrode formed over a substrate having an insulating surface, a source region, a drain region and a channel forming region formed of a semiconductor layer having a crystal structure, the source region and a semiconductor device including a source electrode and a drain electrode formed on each of the drain regions, to configuration, the source and drain regions, the first conductive layer at least toward the gate insulating film, the first higher resistance than the first conductive layer and the second
の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、前記ソース電極及び/又はドレイン電極は前記ゲイト電極に、前記チャネル形成領域上でオーバーラップしていることを特徴とする。 Conductive layer and has a laminated structure comprising a semiconductor layer of the channel forming region of the same conductivity type, the source electrode and / or the drain electrode is the gate electrode, that overlap on the said channel formation region and features.

【0021】また、他の発明の構成は、結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、前記チャネル形成領域と前記第1の導電層との間には、膜厚の異なる二つのオフセット領域と前記第2の導電層からなるH Further, another structure of the present invention includes a source region formed of a semiconductor layer having a crystal structure, a semiconductor device including the configuration of the drain region and a channel formation region, the source and drain regions, at least the first conductive layer toward the gate insulating film has the first than the conductive layer made of a high-resistance second conductive layer and the semiconductor layer of the channel forming region of the same conductivity type laminated structure, the channel between the forming region and the first conductive layer, made of the different two offset regions thicknesses second conductive layer H
RD構造が存在することを特徴とする。 Characterized in that RD structure is present.

【0022】なお、前記膜厚の異なる二つのオフセット領域は、一方は前記チャネル形成領域と同一導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネルと同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向のオフセットであることを特徴とする。 [0022] Incidentally, two offset regions having the different film thickness, one is offset in the membrane surface direction composed of the channel forming region of the same conductivity type and the semiconductor layer of the same thickness, while the same conductivity as the channel characterized in that it is a type and the channel forming film thickness direction of the offset consisting of thick semiconductor layer thickness than the region.

【0023】また、作製方法に関する他の発明の構成は、絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、前記結晶構造を有する半導体膜に対して15族のみ或いは13族及び15族から選ばれた不純物を添加して、導電層を形成する工程と、前記導電層上にソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、 Further, another structure of the invention relates to a manufacturing method, the gate electrode over a substrate having an insulating surface, a gate insulating layer, forming an amorphous semiconductor film, the amorphous semiconductor film laser light or the At the same by irradiating an equivalent strong light, by adding a step of obtaining a semiconductor film having a crystalline structure, the impurity selected group 15 only or group 13 and the group 15 with respect to a semiconductor film having a crystalline structure, forming a step of forming a conductive layer, forming a source electrode and a drain electrode on the conductive layer, a channel forming region by etching a semiconductor film having a crystalline structure of the source electrode and the drain electrode as a mask a step of,
を構成に含むことを特徴とする。 Characterized in that it comprises a configure.

【0024】また、他の発明の構成は、絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、前記結晶構造を有する半導体膜に対して15族のみ或いは13族及び15族から選ばれた不純物を添加して、導電層をする工程と、前記導電層上にソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、前記ソース電極及びドレイン電極をマスクとして前記チャネル形成領域のみに対してしきい値電圧制御用の不純物を添加する工程と、を構成に含むことを特 [0024] The configuration of the other invention, the gate electrode over a substrate having an insulating surface, a gate insulating layer, forming an amorphous semiconductor film, the amorphous semiconductor film with a laser beam or equivalent and it by irradiating strong light, obtaining a semiconductor film having a crystalline structure, by adding an impurity selected group 15 only or group 13 and the group 15 with respect to a semiconductor film having a crystalline structure, the conductive layer a step of, forming a source electrode and a drain electrode on the conductive layer, and forming a channel forming region by etching a semiconductor film having a crystalline structure of the source electrode and the drain electrode as a mask, JP to include the construction of a step of adding an impurity for controlling a threshold voltage with respect to only the channel formation region of the source electrode and the drain electrode as a mask とする。 To.

【0025】 [0025]

【発明の実施の形態】以上の構成からなる本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。 Embodiments of the present invention having the above configuration PREFERRED EMBODIMENTS, it is assumed that a detailed description with in the examples described below.

【0026】 [0026]

【実施例】 図1〜28を用いて、本発明の実施例を詳細に説明する。 EXAMPLE With reference to FIG. 1-28, an embodiment of the present invention in detail.

【0027】〔実施例1〕 本願発明の代表的な実施例について、図1〜3を用いて説明する。 [0027] The exemplary embodiment of Example 1 the present invention will be described with reference to FIGS. まず、図1を用いて本願発明の半導体装置の作製方法を説明する。 First, a method for manufacturing a semiconductor device of the present invention with reference to FIG. 絶縁表面を有する基板の準備としてガラス基板101上に珪素を主成分とする絶縁膜でなる下地膜102を形成する。 Forming the base film 102 made of silicon on a glass substrate 101 with an insulating film mainly containing preparation for a substrate having an insulating surface. その上に導電性膜でなるゲイト電極(第1配線)1 Gate electrode made of a conductive film thereon (first wiring) 1
03を形成する。 03 to form a.

【0028】ゲイト電極103の線幅は1〜10μm [0028] The line width of the gate electrode 103 is 1~10μm
(代表的には3〜5μm)とする。 (Typically 3~5μm) to. また、膜厚は 200〜 In addition, the film thickness is 200
500 nm(代表的には 250〜300 nm)とする。 (Typically, 250~300 nm) 500 nm to. 本実施例では 250nm厚のアルミニウム膜(2wt% のスカンジウムを含有)を用いて線幅3μmのゲイト電極を形成する。 Forming a gate electrode line width 3μm with aluminum film 250nm thick (containing 2 wt% of scandium) in the present embodiment.

【0029】なお、ゲイト電極103としてはアルミニウム以外にも、タンタル、タングステン、チタン、クロム、モリブデン、導電性シリコン、金属シリサイドまたはそれらの積層膜等を用いることができる。 [0029] Note that the gate electrode 103 other than aluminum can be used tantalum, tungsten, titanium, chromium, molybdenum, conductive silicon, a metal silicide, or a laminated film thereof and the like. ここで1回目のパターニング工程(ゲイト電極形成)が行われる。 Wherein the first patterning step (gate electrode formation) is performed.

【0030】ここで、ゲイト電極103に対して陽極酸化を行い、ゲイト電極を保護する陽極酸化膜104を50 [0030] Here, perform anodization against the gate electrode 103, the anodic oxide film 104 for protecting the gate electrode 50
〜200 nm(典型的には 100〜150 nm)形成する。 (Typically 100 to 150 nm) to 200 DEG nm is formed. 本実施例では3%の酒石酸を含むエチレングリコール溶液(アンモニアで中性に中和する)中で印加電圧80V、化成電流5〜6mAの条件で形成する。 In this embodiment the applied voltage 80V in the ethylene glycol solution containing tartaric acid of 3% (neutralized neutralized with ammonia), formed under the conditions of formation current 5~6MA. こうして100 nm程度の厚さに形成することができる。 It can thus be formed to a thickness of about 100 nm.

【0031】次に、窒化珪素膜105(膜厚は0〜200 Next, the silicon nitride film 105 (film thickness from 0 to 200
nm、代表的には25〜100 nm、好ましくは50nm)、SiO nm, typically 25~100 nm, preferably 50nm), SiO
x Ny で示される酸化窒化珪素膜又は酸化珪素膜(膜厚は 150〜300 nm、代表的には200 nm)106からなるゲイト絶縁層を形成する。 A silicon oxynitride film or silicon oxide film represented by x Ny forming (film thickness is 150 to 300 nm, 200 nm typically) a gate insulating layer made of 106. なお、本実施例の場合、ゲイト絶縁層には陽極酸化膜104も含まれる。 In the case of this embodiment, the gate insulating layer also includes anodic oxide film 104.

【0032】ゲイト絶縁層を形成したら、その上に珪素を主成分とする非晶質半導体膜107を形成する。 [0032] After forming the gate insulating layer, forming an amorphous semiconductor film 107 composed mainly of silicon thereon. 本実施例では非晶質珪素膜を例とするが他の化合物半導体膜(ゲルマニウムを含有する非晶質珪素膜等)を用いても良い。 Although an example of an amorphous silicon film may be used other compound semiconductor film (amorphous silicon film containing germanium, etc.) in the present embodiment.

【0033】また、本願発明はチャネルエッチ型のボトムゲイト構造であるので、非晶質珪素膜107の膜厚は厚く形成しておく。 Further, since the present invention is a bottom gate structure of a channel etch type, thickness of the amorphous silicon film 107 is previously formed thickly. 膜厚範囲は 100〜600 nm(典型的には 200〜300 nm、好ましくは250 nm)とする。 Thickness range is set to 100 to 600 nm (typically 200 to 300 [nm, preferably 250 nm). 本実施例では200 nmとする。 And 200 nm in the present embodiment. また、後述するが、最適な膜厚は本願発明のTFTにどの様なオフセット領域、LDD領域を設けるかによって適宜決定する必要がある。 As will be described later, the optimum film thickness, it is necessary to appropriately determine what kind of offset region of the TFT of the present invention, by either providing an LDD region.

【0034】なお、本実施例では減圧熱CVD法により非晶質珪素膜107を成膜するが、成膜の際に炭素、酸素、窒素といった不純物の濃度を徹底的に管理することが望ましい。 [0034] Incidentally, in this embodiment forming an amorphous silicon film 107 by low pressure CVD method, the carbon in the film formation, oxygen, it is desirable to thoroughly manage the concentration of impurities such as nitrogen. これらの不純物が多いと後に結晶性半導体膜の結晶性の均一性を崩す恐れがある。 Which may break the crystalline uniformity of the crystalline semiconductor film after these impurities is large.

【0035】本実施例では成膜した非晶質珪素膜中における各不純物の濃度が、炭素及び窒素が 5×10 18 atoms/ The concentration of each impurity in the amorphous silicon film was deposited in this embodiment, the carbon and nitrogen 5 × 10 18 atoms /
cm 3未満(代表的には 5×10 17 atoms/cm 3以下)、酸素が 1.5×10 19 atoms/cm 3未満(代表的には 1×10 18 atom cm less than 3 (typically 5 × 10 17 atoms / cm 3 or less), the oxygen is less than 1.5 × 10 19 atoms / cm 3 (1 typically × 10 18 the atom
s/cm 3以下)となる様に制御する。 s / cm 3 or less) to be controlled so as to become. この様な管理を行っておけば最終的にTFTのチャネル形成領域中に含まれる不純物濃度は上記範囲内に収まる。 If performing such administration eventually impurity concentration in the channel formation region of the TFT falls within the above range.

【0036】こうして図1(A)の状態が得られる。 [0036] Thus the state of FIG. 1 (A) is obtained. 図1(A)の状態が得られたら、レーザー光の照射により非晶質珪素膜107の結晶化を行う。 When it is obtained the state of FIG. 1 (A), to crystallize the amorphous silicon film 107 by laser light irradiation. (図1(B)) (FIG. 1 (B))

【0037】レーザー光としては、励起ガスとしてKr [0037] As the laser light, Kr as the excitation gas
F(248 nm)、XeCl(308 nm)、ArF(193 nm) F (248 nm), XeCl (308 nm), ArF (193 nm)
等を用いたパルス発振型エキシマレーザーを用いれば良い。 Etc. may be used pulsed excimer laser was used. また、Nd:YAGレーザーの高調波など他のあらゆるレーザー光を用いることができる。 Furthermore, Nd: it can be used any other laser harmonics of a YAG laser.

【0038】なお、本実施例の様に結晶化しようとする非晶質半導体膜の膜厚が厚い場合、波長の長いレーザー光を用いた方が全体を均一に結晶化しやすい。 It should be noted, amorphous when the film thickness of the semiconductor film is thick, uniformly easily crystallized is a whole preferable to use a long laser beam wavelength to be crystallized as in this embodiment. また、レーザー光を照射する際に、基板を50〜500 ℃程度の範囲で補助的に加熱する方法も有効である。 Further, when irradiating the laser beam, a method for auxiliary heating of the substrate in the range of about 50 to 500 ° C. is also effective. また、レーザー光の波長周期を鑑みて光吸収効率が高まる様な膜厚に調節しておくことも有効である。 It is also effective to adjust the film thickness such as increasing the light absorption efficiency in view of the wavelength period of the laser beam.

【0039】本実施例ではパルス発振型のXeClエキシマレーザー光を光学系によって線状に加工した後、基板の一端から他端に向かって走査することで非晶質珪素膜全面に対してレーザーアニールを行う。 [0039] After formed into a linear shape an XeCl excimer laser beam pulsed by the optical system in the present embodiment, laser annealing against the amorphous silicon film over the entire surface by scanning from one end to the other end of the substrate I do.

【0040】なお、発振周波数は30MHz、走査速度は [0040] It should be noted that the oscillation frequency is 30MHz, scanning speed
2.4mm/s 、レーザーエネルギーは 300〜400mJ/cm 2とし、基板を裏面側から400 ℃に加熱して処理する。 2.4 mm / s, the laser energy is set to 300~400mJ / cm 2, to process the substrate is heated from the back side 400 ° C.. こうして、結晶性半導体膜(本実施例では結晶性珪素膜)1 Thus, a crystalline semiconductor film (crystalline silicon film in this embodiment) 1
08を得る。 Get a 08.

【0041】また、非晶質珪素膜とガラス基板とで熱吸収率が異なるため、膜の上面側から照射すれば非晶質珪素膜の温度を集中的に上げることが可能である。 Further, since the heat absorption rate is different between the amorphous silicon film and the glass substrate, it is possible to raise the temperature of the amorphous silicon film intensively by irradiating from the upper surface side of the membrane. そのため、ガラス基板の耐熱温度(650 ℃付近)以上の温度で非晶質珪素膜を加熱することが可能である。 Therefore, it is possible to heat the amorphous silicon film at a heat resistance temperature (650 ° C. vicinity) above the temperature of the glass substrate.

【0042】ところで、本実施例の様にレーザー光の照射により結晶化した半導体膜(本明細書中では溶融結晶化膜と呼ぶ)はレーザー結晶化に特有の粒界分布(結晶粒界の存在分布)を有する。 By the way, (referred to herein as melt-crystallized film) semiconductor film crystallized by laser light irradiation as in the present embodiment is the presence of a specific grain boundary distribution (grain boundaries laser crystallization It has a distribution). セコエッチングと呼ばれる公知の技術によって粒界を顕著化して観察すると、結晶粒と粒界とが明確に判別でき、数十〜数百nmの粒径を持つ結晶粒の集合体であることが判る。 When observing with pronounced grain boundaries by known technique called Secco etching, grain and can grain boundaries and are clearly distinguished, it is found that crystal grains of the aggregate having a particle diameter of several tens to several hundreds nm .

【0043】一方、他の結晶化手段を用いた半導体膜は溶融結晶化膜とは明らかに異なる粒界分布を示す。 On the other hand, the semiconductor film using another crystallization means indicates the grain boundary distribution clearly different from the melt crystallization film. なぜならばレーザー光(またはそれと同等の強度を持つ強光)。 This is because the laser light (or strong light with the same intensity and it). を用いた結晶化では一旦半導体層が溶融するが、 Although once the semiconductor layer is crystallized is melted using,
他の手段は基本的に固相成長であり、結晶化機構が異なるからである。 Other means are essentially solid-phase crystallization, the crystallization mechanism is different.

【0044】さて次に、15族から選ばれた元素(代表的にはリン、砒素またはアンチモン)をイオン注入法(質量分離あり)またはイオンドーピング法(質量分離なし)により添加する。 [0044] Now then, (typically phosphorus, arsenic or antimony) an element selected from Group 15 is added by an ion implantation method (with mass separation) or an ion doping method (without mass separation). 本実施例では結晶性珪素膜10 In this embodiment the crystalline silicon film 10
8の表面から深さ30〜100nm (代表的には30〜50nm)の範囲において、リン濃度が 1×10 19 〜3 ×10 21 atoms/cm In the range of 8 surface from a depth 30~100nm of (typically 30~50nm is), phosphorus concentration 1 × 10 19 ~3 × 10 21 atoms / cm
3 、代表的には 1×10 20 〜 1×10 21 atoms/cm 3となる様に調節する。 3, typically adjusted so a 1 × 10 20 ~ 1 × 10 21 atoms / cm 3.

【0045】本実施例ではこの様にして形成された高濃度のリンを含む領域109をn +層(または第1の導電層)と呼ぶ。 [0045] In the present embodiment referred to region 109 containing phosphorus of high concentration formed in this way n + layer (or the first conductive layer). この層の厚さは30〜100nm (代表的には30 The thickness of this layer is 30 to 100 nm (typically 30
〜50nm)の範囲で決定する。 It is determined in the range of ~50nm). この場合、n +層109は後にソース/ドレイン電極の一部として機能する。 In this case, n + layer 109 functions as a part of the source / drain electrode later. 本実施例では30nm厚のn +層を形成する。 In this embodiment forming the n + layer of 30nm thickness.

【0046】また、n +層109の下に形成される低濃度にリンを含む領域110をn -層(または第2の導電層)と呼ぶ。 [0046] Also, an area 110 containing phosphorus at a low concentration is formed under the n + layer 109 n - referred to as the layer (or the second conductive layer). この場合、n -層110はn +層109よりも高抵抗となり、後に電界緩和のためのLDD領域として機能する。 In this case, n - layer 110 becomes a higher resistance than the n + layer 109, and functions as an LDD region for the electric field relaxation after. 本実施例では30nm厚のn -層を形成する。 In the present embodiment n of 30nm thickness - to form a layer. また、n -層110の下に形成される、真性または実質的に真性な領域をi層120と呼ぶ。 Further, n - it is formed below the layer 110, called the intrinsic or substantially intrinsic region and the i-layer 120. i層120には、チャネル形成領域が形成される。 The i layer 120, a channel formation region is formed. (図1(C)) (FIG. 1 (C))

【0047】また、この時、リンを添加する際の深さ方向の濃度プロファイルが非常に重要である。 [0047] At this time, the depth direction concentration profile when phosphorus is added is very important. この事について図4を用いて説明する。 This will be described with reference to FIG. なお、図4に示す濃度プロファイルは加速電圧を80keV 、RF電力を20Wとしてイオンドーピング法によりフォスフィン(PH 3 )を添加した場合の例である。 The concentration profile shown in FIG. 4 is 80keV accelerating voltage, an example in which the addition of phosphine (PH 3) by ion doping method RF power as 20W.

【0048】図4において、401は結晶性珪素膜、4 [0048] In FIG. 4, 401 crystalline silicon film, 4
02は添加されたリンの濃度プロファイルを示している。 02 shows the concentration profile of the added phosphorus. この濃度プロファイルはRF電力、添加イオン種、 This concentration profile is RF power, added ionic species,
加速電圧等の設定条件によって決定される。 It is determined by setting conditions of an acceleration voltage, and the like.

【0049】この時、濃度プロファイル402のピーク値はn +層403内部又は界面近傍にあり、結晶性珪素膜401の深くにいく程(ゲイト絶縁膜に向かうほど)、リン濃度は低下する。 [0049] At this time, the peak value of the concentration profile 402 is located on the n + layer 403 within or near the interface, as the go deep in the crystalline silicon film 401 (as toward the gate insulating film), the phosphorus concentration decreases. この時、リン濃度は膜内部全域に渡って連続的に変化するためn +層403の下には必ずn -層404が形成される。 At this time, the phosphorus concentration is always n under the n + layer 403 for continuously changes across the membrane over the whole inside - a layer 404 is formed.

【0050】そして、このn -層404の内部においてもリン濃度は連続的に低下していく。 [0050] Then, the n - phosphorus concentration in the interior of the layer 404 will continuously decrease. 本実施例では、リン濃度が 1×10 19 atoms/cm 3を超える領域をn +層40 In this embodiment, the phosphorus concentration of 1 × 10 19 atoms / cm 3 a region exceeding the n + layer 40
3として考え、 5×10 17 〜 1×10 19 atoms/cm 3の濃度範囲にある領域をn -層404として考えている。 Considered as 3, a region in the concentration range of 5 × 10 17 ~ 1 × 10 19 atoms / cm 3 n - is considered as a layer 404. ただし、明確な境界は存在しないため、目安として考えている程度である。 However, a clear boundary is because it does not exist, is the degree you are thinking as a guide.

【0051】また、リン濃度が極端に低下した領域及びそのさらに下層は真性または実質的に真性な領域(i [0051] The region phosphorus concentration drops extremely and further the lower layer is intrinsic or substantially intrinsic region (i
層)405となる。 The layer) 405. なお、真性な領域とは意図的に不純物が添加されない領域を言う。 Incidentally, intentionally refers to a region in which impurities are not added to the intrinsic region. また、実質的に真性な領域とは、不純物濃度(ここではリン濃度)が珪素膜のスピン密度以下である領域又は不純物濃度が 1×10 14 〜 1 Further, substantially intrinsic region and an impurity concentration region or the impurity concentration is less than the spin density of the silicon film (here phosphorus concentration) of 1 × 10 14 ~ 1
×10 17 atoms/cm 3の範囲で一導電性を示す領域を指す。 × refers to a region of an electrically conductive in a range of 10 17 atoms / cm 3.

【0052】この様な真性または実質的に真性な領域はn -層404の下に形成される。 [0052] Such intrinsic or substantially intrinsic region the n - is formed under the layer 404. ただし、i層405は基本的にチャネル形成領域と同一導電型の半導体層から構成される。 Where, i layer 405 is composed of a semiconductor layer of essentially channel forming region of the same conductivity type. 即ち、チャネル形成領域が弱いn型又はp That is, the channel formation region is weak n-type or p
型を示す様な場合には、同様の導電型を示す。 When mold such shown indicate like conductivity type.

【0053】この様に、n +層の形成にイオン注入法またはイオンドーピング法を用いることによりn +層の下にn -層を形成することができる。 [0053] Thus, n by using the ion implantation method or an ion doping method to form the n + layer under the n + layer - layer can be formed. 従来の様にn +層を成膜で設けた場合にはこの様な構成は実現できない。 Such an arrangement in the case of providing a conventional n + layer as in the film forming can not be realized. また、イオン添加時の条件を適切に設定することでn +層とn -層の厚さ制御を容易に行うことができる。 Further, n + layer and n by appropriately setting the conditions at the time of ion addition - may be performed easily controlling the thickness of the layer.

【0054】特に、n -層110の厚さは後にLDD領域の厚さとなるため、非常に精密な制御が必要である。 [0054] In particular, n - since the thickness of the LDD region after the thickness of layer 110, which requires a very precise control.
イオンドーピング法等では添加条件の設定によって深さ方向の濃度プロファイルが精密に制御できるので、LD Since the concentration profile in the depth direction by setting the addition conditions at an ion doping method or the like can be precisely controlled, LD
D領域の厚さ制御が容易に行える。 Controlling the thickness of the D region can be easily. 本願発明ではn -層110の厚さを30〜200 nm(代表的には50〜150 nm)の範囲で調節すれば良い。 In the present invention n - (typically 50 to 150 nm) the thickness of the layer 110 30 to 200 nm may be adjusted in the range of.

【0055】図4では、ドーピング工程が1度の場合の濃度プロファイルを示しているが、ドーピング工程を複数に分けることで、n +層403、n -層402の厚さを制御することもできる。 [0055] In FIG. 4, although the doping process indicates a concentration profile in the case of one degree, by dividing the doping step a plurality, n + layer 403, n - can also control the thickness of the layer 402 . 例えば、高ドーズ量で比較的浅い箇所、n +層403を形成すべき深さに濃度プロファイルのピークが位置するようなドーピングと、低ドーズ量で比較的深い箇所、n -層402を形成すべき深さに濃度プロファイルのピークが位置するドーピングを行えばよい。 For example, a doping such as the peak of the relatively shallow portions, the concentration profile in the depth to be formed an n + layer 403 with a high dose is positioned relatively deep portion at a low dose, n - to form a layer 402 it may be performed doping concentration peak profile is located at a depth to.

【0056】こうしてn +層109、n -層110を形成したら、再びレーザー光の照射を行い、添加した不純物(リン)の活性化を行う。 [0056] Thus the n + layer 109, n - After forming the layer 110, again performs irradiation of a laser beam, to activate the added impurities (phosphorus). (図1(D)) (FIG. 1 (D))

【0057】なお、レーザーアニール以外にランプアニール(強光の照射)、ファーネスアニール(電熱炉による加熱)を行うこともできる。 [0057] Incidentally, lamp annealing other than the laser annealing (intense light irradiation) can also be performed furnace annealing (heating by electric furnace). ただし、ファーネスアニールの場合にはガラス基板の耐熱性を考慮して処理を行う必要がある。 However, in the case of furnace annealing it is necessary to perform processing considering the heat resistance of the glass substrate.

【0058】本実施例ではXeClエキシマレーザーを用いてレーザーアニールを行う。 Performing laser annealing using the XeCl excimer laser is in [0058] this embodiment. 処理条件は基本的に上述の結晶化工程と同一で良いが、レーザーエネルギーは Although processing conditions are good the same as basically described above crystallization process, the laser energy is
200〜350mJ/cm 2 (代表的には 250〜300mJ/cm 2 )で良い。 200~350mJ / cm 2 (typically 250~300mJ / cm 2) may be in. また、基板は裏面側から300℃に加熱して活性化率の向上を図る。 The substrate to improve the activation rate by heating from the back side to 300 ° C..

【0059】また、このレーザー活性化工程では結晶性珪素膜108がリンの添加工程に受けたダメージを回復することができる。 [0059] In this laser activation step can be recover damages crystalline silicon film 108 is subjected to a step of adding phosphorus. そして、添加時のイオン衝突により非晶質化した領域を再結晶化することができる。 Then, it is possible to recrystallize the amorphous regions by ion bombardment during the addition.

【0060】こうしてリンの活性化工程が終了したら、 [0060] After thus activation step of phosphorus is completed,
結晶性珪素膜のパターニングを行い、島状半導体層11 Perform patterning of the crystalline silicon film, an island-shaped semiconductor layer 11
1を形成する。 To form a 1. この時、最終的にTFTが完成した時にキャリアの移動方向に対して垂直な方向の長さ(チャネル幅(W))が1〜30μm(代表的には10〜20μm)となる様に調節する。 At this time, finally TFT is length in a direction perpendicular to the moving direction of the carrier when completed (channel width (W)) is adjusted so a 1 to 30 [mu] m (typically 10~20μm is) . ここで2回目のパターニング工程が行われる。 Here in the second patterning step is carried out. (図2(A)) (FIG. 2 (A))

【0061】ここで図面上には図示されないが、露出したゲイト絶縁層の一部をエッチングし、ゲイト電極(第1配線)と次に形成する電極(第2配線)との電気的接続をとるためのコンタクトホール(図2(C)の118 [0061] Although not shown on now to the drawings, a portion of the exposed gate insulating layer is etched, making electrical connection between the gate electrode (first wiring) and then forming electrodes (second wiring) contact holes (Fig. 2 (C) 118 for
で示される領域)を開口する。 Opening the in the area indicated). ここで3回目のパターニング工程が行われる。 Here, the third patterning step is carried out.

【0062】次に、導電性を有する金属膜(図示せず) Next, (not shown) a metal film having conductivity
を成膜し、パターニングによりソース電極112、ドレイン電極113を形成する。 It was formed, the source electrode 112 by patterning, to form the drain electrode 113. 本実施例ではTi(50nm) In this embodiment Ti (50 nm)
/Al( 200〜300 nm)/Ti(50nm)の3層構造からなる積層膜を用いる。 / Al (200~300 nm) / Ti a laminated film having a three-layer structure of (50 nm). また、上述の様にゲイト電極と電気的に接続するための配線も同時に形成されている。 Also formed simultaneously wiring for electrically connected to the gate electrode as described above. ここで4回目のパターニング工程が行われる。 Here in the fourth patterning step is carried out. (図2 (Fig. 2
(B)) (B))

【0063】また、後述するが、ゲイト電極103の真上の領域、即ちソース電極112とドレイン電極113 [0063] As will be described later, directly above the region of the gate electrode 103, i.e., the source electrode 112 and drain electrode 113
とで挟まれた領域(以下、チャネルエッチ領域と呼ぶ) Sandwiched between a region (hereinafter, referred to as a channel etch region)
114の長さ(C 1で示される)が後にチャネル形成領域とオフセット領域の長さを決定する。 Length of 114 (indicated by C 1) to determine the length of the channel formation region and an offset region later. 1は2〜20μ C 1 is 2~20μ
m(代表的には5〜10μm)の範囲から選べるが、本実施例ではC 1 =4μmとする。 choose from a range of m (typically 5~10μm is), but in this embodiment a C 1 = 4 [mu] m.

【0064】次に、ソース電極112及びドレイン電極113をマスクとしてドライエッチングを行い、自己整合的に島状半導体層111をエッチングする。 Next, dry etching is performed using the source electrode 112 and the drain electrode 113 as a mask to etch the self-alignment manner island-like semiconductor layer 111. そのため、チャネルエッチ領域114のみでエッチングが進行する。 Therefore, etching proceeds only in the channel etch region 114. (図2(C)) (FIG. 2 (C))

【0065】この時、n +層109、n -層110は完全にエッチングされ、真性または実質的に真性な領域(i層)のみが残された形でエッチングを止める。 [0065] At this time, n + layer 109, n - layer 110 is completely etched, stopping the etching in the form of intrinsic or substantially intrinsic region only (i layer) is left. 本願発明では最終的に10〜100 nm(代表的には10〜75nm、好ましくは15〜45nm)の半導体層のみを残す。 The present invention finally 10 to 100 nm (typically 10 to 75 nm, preferably 15 to 45 nm) leaving only the semiconductor layer. 本実施例では30nm厚の半導体層を残すことにする。 In this embodiment, to leave the semiconductor layer of 30nm thickness.

【0066】こうして島状半導体層111のエッチング(チャネルエッチ工程)が終了したら、保護膜115として酸化珪素膜また窒化珪素膜を形成して、図2(C) [0066] etching the thus island-like semiconductor layer 111 After (channel etch step) is completed, to form a silicon oxide film also a silicon nitride film as the protective film 115, FIG. 2 (C)
に示す様な構造の逆スタガ型TFTを得る。 Obtaining a reverse stagger type TFT of such a structure shown in FIG.

【0067】この状態において、チャネルエッチされた島状半導体層111のうち、ゲイト電極112の真上に位置する領域はチャネル形成領域116となる。 [0067] In this state, among the channels the etched semiconductor island 111, a region positioned directly above the gate electrode 112 becomes a channel formation region 116. 本実施例の構成ではゲイト電極幅がチャネル形成領域の長さに対応し、L 1で示される長さをチャネル長と呼ぶ。 In the configuration of this embodiment the gate electrode width corresponds to the length of the channel formation region is referred to as a length indicated by L 1 and the channel length. また、ゲイト電極113の端部よりも外側に位置する領域117は、ゲイト電極103からの電界が及ばず、オフセット領域となる。 The region 117 which is located outside the end portion of the gate electrode 113, not reach the electric field from the gate electrode 103, an offset region. この長さはX 1で示される。 This length is represented by X 1.

【0068】本実施例の場合、ゲイト電極103の線幅(L 1に相当する)が100 nm厚の陽極酸化膜分の減りを考慮すると約 2.8μmであり、チャネルエッチ領域11 [0068] In this embodiment, (corresponding to L 1) line width of the gate electrode 103 is about 2.8μm considering the decrease of the 100 nm thickness of the anodic oxide film amount, channel etch region 11
4の長さ(C 1 )が4μmであるので、オフセット領域の長さ(X 1 )は約 0.6μmとなる。 The length of 4 because (C 1) is a 4 [mu] m, the length of the offset region (X 1) is about 0.6 .mu.m.

【0069】ここで、ドレイン領域(ドレイン電極11 [0069] Here, the drain region (the drain electrode 11
3と接する半導体層)を拡大したものを図3に示す。 Enlarged what the 3 in contact with the semiconductor layer) shown in FIG. 図3において、103はゲイト電極、301はチャネル形成領域、302はn +層(ソースまたはドレイン電極)、303、304は膜厚の異なるオフセット領域、 3, 103 denotes a gate electrode, a channel forming region 301, 302 n + layer (source or drain electrode), a film thickness different offset region 303 and 304,
305はn -層(LDD領域)である。 305 the n - a layer (LDD region).

【0070】なお、ここでは説明しないがソース領域(ソース電極112と接する半導体層)も同様の構造を有している。 [0070] Here, no explanation (semiconductor layer in contact with the source electrode 112) the source region is also have the same structure.

【0071】また、図3に示す構造は模式的に記されているが、各領域の膜厚関係には注意が必要である。 [0071] The structure shown in FIG. 3 have been described schematically, the thickness relation of the areas it is necessary to pay attention. 本願発明を構成するにあたって最も好ましい構成は、膜厚の厚さがn +層302<n -層305<オフセット領域(i層)304の関係にある場合である。 The most preferred configuration when configuring the present invention, the thickness of the film thickness of the n + layer 302 <n - is a case where the relation of the layer 305 <offset region (i layer) 304.

【0072】なぜならばn +層302は電極として機能するだけなので薄くで十分である。 [0072] Because the n + layer 302 is sufficient thin because it only functions as an electrode. 一方、n -層305 On the other hand, n - layer 305
及びオフセット領域304は電界緩和を効果的に行うために適切な厚さが必要である。 And the offset region 304 is required adequate thickness in order to carry out the electric field relaxation effectively.

【0073】本実施例の構成では、チャネル形成領域3 [0073] In the configuration of this embodiment, the channel formation region 3
01からn +領域302に至るまでに膜厚の異なる二つのオフセット領域303、304及びLDD領域305 Two offset regions 303 and 304 different from the 01 thicknesses before reaching the n + region 302 and LDD regions 305
が存在する。 There exist. なお、303はマスク合わせにより形成される膜面方向のオフセット領域であり、マスクオフセット領域と呼ぶ。 Note that 303 is an offset region of the membrane surface direction formed by mask alignment, it referred to as a mask offset region.

【0074】また、304はi層の膜厚分に相当する膜厚方向のオフセット領域であり、厚さオフセット領域と呼ぶ。 [0074] Further, 304 is an offset region in the film thickness direction corresponding to the film thickness of the i layer fraction, referred to as a thickness offset region. 厚さオフセット領域304の厚さは100 〜300 nm The thickness of the thickness offset region 304 is 100 to 300 nm
(代表的には 150〜200nm )の範囲で決定すれば良い。 It may be determined in the range of (typically 150~200nm in).
ただし、チャネル形成領域の膜厚よりも膜厚をが厚くする必要がある。 However, there is a film thickness than the thickness of the channel formation region is necessary to thicken. チャネル形成領域よりも膜厚が薄いと良好なオフセット効果を望めない。 Thickness than the channel formation region is not expected thin good offset effect.

【0075】この様なオフセット+LDDからなる構造を本発明者らはHRD(High Resistance Drain )構造と呼び、通常のLDD構造とは区別して考えている。 [0075] The present inventors have found a structure consisting of such offset + LDD is referred to as the HRD (High Resistance Drain) structure, are considered separately from the normal LDD structure. 本実施例の場合、HRD構造はマスクオフセット+厚さオフセット+LDDの3段構造で構成されることになる。 In this embodiment, HRD structure will be composed of three-stage structure of the mask offset + thickness offset + LDD.

【0076】この時、LDD領域303はLDD領域の膜厚及び不純物濃度によって制御されるため、非常に再現性が高く、特性バラツキが小さいという利点を有する。 [0076] At this time, the LDD region 303 is to be controlled by the thickness and the impurity concentration of the LDD region, has the advantage of very reproducible high, characteristic variation is small. パターニングによって形成されたLDD領域ではパターニング誤差による特性バラツキが問題となることは従来例で述べた通りである。 The LDD region formed by patterning a street described in the prior art that the characteristic variation due to patterning errors becomes a problem.

【0077】なお、マスクオフセット領域303の長さ(X 1 )はパターニングによって制御されるため、パターニングやガラスの縮み等による誤差の影響を受ける。 [0077] The length of the mask offset region 303 (X 1) is to be controlled by the patterning, affected by error due to shrinkage or the like of the patterned or glass.
しかしながら、その後に厚さオフセット領域304とL However, then the thickness of the offset region 304 and the L
DD領域305とが存在するので誤差による影響は緩和され、特性バラツキを小さくすることができる。 Influence of the error because the DD region 305 there is relaxed, it is possible to reduce the characteristic variation.

【0078】なお、マスクオフセットの長さ(X 1 )はチャネル長(L 1 )とチャネルエッチ領域の長さ(C [0078] The length of the mask offset (X 1) is the channel length (L 1) and the length of the channel etch region (C
1 )を用いて(C 1 −L 1 )/2で表される。 1) using represented by (C 1 -L 1) / 2 . 従って、 Therefore,
ソース/ドレイン電極形成時のパターニング工程によって所望のオフセット長(X 1 )を設定することが可能である。 By the patterning process during the source / drain electrode formed it is possible to set the desired offset length (X 1). 本実施例の構成ではオフセット長(X 1 )は 0.3 Offset length in the configuration of this embodiment (X 1) 0.3
〜3μm(代表的には1〜2μm)とすることができる。 It can be a ~3μm (typically 1~2μm is).

【0079】なお、図2(C)に示す様な構造の逆スタガ型TFTは、従来の非晶質珪素膜を活性層(島状半導体層)として利用したTFTでは実現できない。 [0079] Incidentally, the reverse stagger type TFT having a structure as shown in FIG. 2 (C), can not be realized in the TFT using as the active layer of the conventional amorphous silicon film (semiconductor island). なぜならば、非晶質珪素膜を用いる場合、ソース/ドレイン電極とゲイト電極とがオーバーラップする様な構造にしないとキャリア(電子または正孔)の移動度が極めて遅くなってしまうからである。 This is because, when using an amorphous silicon film, because the source / drain electrode and the gate electrode are not in such a structure overlapping the mobility of carriers (electrons or holes) becomes extremely slow.

【0080】ソース/ドレイン電極とゲイト電極とがオーバーラップする様な構造にしたとしても非晶質珪素膜を用いたTFTのモビリティ(電界効果移動度)はせいぜい1〜10cm 2 /Vs程度である。 [0080] The source / drain electrode and the TFT mobility, also using an amorphous silicon film as the gate electrode has a such a structure overlapping (field effect mobility) is at most 1 to 10 cm 2 / Vs about . それに対して本実施例の様な構造を採用してしまってはモビリティが低すぎてスイッチング素子として機能しない。 Is gone employ such a structure of the present embodiment with respect to it mobility is too low does not function as a switching element.

【0081】ところが、本願発明では活性層として結晶性珪素膜を利用しているのでキャリア移動度が十分に速い。 [0081] However, in the present invention is sufficiently fast carrier mobility because it utilizes a crystalline silicon film as an active layer. 従って、本実施例の様な構造としても十分なモビリティを得ることが可能である。 Therefore, it is possible to have a structure such as this example to obtain a sufficient mobility. 即ち、本実施例の構造は半導体層として結晶構造を有する半導体膜を用いたからこそ実現できるのである。 That is, the structure of this embodiment is able achieved because a semiconductor film having a crystalline structure as the semiconductor layer.

【0082】また、本実施例の逆スタガ型TFTは、H [0082] Further, inversely staggered TFT in this embodiment, H
RD構造を有しているので衝突電離によるホットキャリア注入などの劣化現象に対して非常に強く、高い信頼性を有している。 Very strong against deterioration phenomena such as hot carrier injection by impact ionization so has the RD structure, it has high reliability. しかも、LDD領域の効果が支配的な上、そのLDD領域が非常に制御性よく形成されているので特性バラツキが非常に小さい。 Moreover, on the effect of the LDD region is dominant, since the LDD region is very good controllability formation characteristic variation is very small.

【0083】そのため、本実施例の様な構造は高耐圧を必要とし、高い動作速度はそれほど必要としない様な回路を構成するTFTに好適である。 [0083] Therefore, structures such as in the present embodiment requires a high breakdown voltage, is suitable for TFT constituting the circuit as a high operating speed does not require much.

【0084】また、本実施例の作製工程に示した様に、 [0084] Further, as shown in the manufacturing process of this embodiment,
図2(C)に示した構造の逆スタガ型TFTを得るのに4枚のマスクしか必要としていない。 4 masks to obtain a reverse stagger type TFT having the structure shown in FIG. 2 (C) is not only required. これは従来のチャネルストップ型TFTが6枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上することを意味している。 When this is considered that the conventional channel stop type TFT had required six masks, throughput and yield means that the remarkably improved.

【0085】以上の様に、本実施例の構成によれば量産性の高い作製工程によって、高い信頼性と再現性を有するボトムゲイト型TFTを作製することが可能である。 [0085] As described above, by the high mass productivity manufacturing process according to the configuration of the present embodiment, it is possible to produce a bottom gate type TFT having reproducibility and high reliability.

【0086】なお、本実施例の作製工程に従って作製したボトムゲイト型TFT(Nチャネル型TFT)のモビリティは10〜150cm 2 /Vs (代表的には60〜120cm 2 /Vs [0086] Incidentally, the mobility of the bottom gate type TFT manufactured in accordance with the manufacturing steps of the present embodiment (N-channel type TFT) is 10~150cm 2 / Vs (typically 60~120cm 2 / Vs
)、しきい値電圧は1〜4Vを実現しうる。 ), The threshold voltage can be realized 1~4V.

【0087】〔実施例2〕 本実施例では本願発明の構成において、実施例1とは異なる構成例を示す。 [0087] In the configuration of the present invention in Example 2 This embodiment shows a different configuration example of Example 1. TFT TFT
の作製工程は基本的には実施例1に従えば良いので、本実施例では必要な部分のみを説明することにする。 The manufacturing process because basically may follow in Example 1, in the present embodiment will be described only the parts required.

【0088】まず、実施例1の作製工程に従って図5 [0088] First, FIG. 5 in accordance with the manufacturing steps of the Example 1
(A)の状態を得る。 And the state of (A). ここで実施例1と異なる点は、ソース電極501、ドレイン電極502を形成する際にチャネルエッチ領域500の長さをC 2とする点にある。 Here Example 1 differs is that the length of the channel etch region 500 when forming the source electrode 501, drain electrode 502 in that the C 2.
この時、C 2はゲイト電極幅よりも狭く、2〜9μm In this case, C 2 is narrower than the gate electrode width, 2~9Myuemu
(代表的には2〜4μm)の範囲で選ばれる。 (Typically 2~4μm) is selected in the range of. 即ち、ゲイト電極とソース/ドレイン電極とがオーバーラップする様に設けることが本実施例の特徴となる。 That is, that the gate electrode and the source / drain electrode provided so as to overlap the feature of this embodiment.

【0089】この状態で実施例1に示した様にチャネルエッチ工程を行い、保護膜を設けると図5(B)の状態を得る。 [0089] performs channel etch step as shown in Example 1 in this state, when a protective film, the state of FIG. 5 (B). この時、503で示される領域がチャネル形成領域となり、そのチャネル長はL 2 (=C 2 )で表される。 At this time, the area indicated by 503 is a channel formation region, the channel length is represented by L 2 (= C 2). また、マスク設計によりオーバーラップさせた領域(マスクオーバーラップ領域と呼ぶ)504の長さ(Y Further, (referred to as a mask overlap region) were overlapped area by mask design 504 length of (Y
2 )はゲイト電極幅をEとすると、(E−L 2 )/2で表される。 2) When E a gate electrode width, represented by (E-L 2) / 2.

【0090】図5(C)はドレイン領域の拡大図であるが、TFT動作時のキャリアは、チャネル形成領域50 [0090] While FIG. 5 (C) is an enlarged view of the drain region, carriers when the TFT operation, a channel formation region 50
3(厚さ50nm)、マスクオーバーラップ領域504(厚さ160 nm)、LDD領域505(厚さ50nm)を通ってn 3 (thickness 50 nm), the mask overlap region 504 (thickness 160 nm), through an LDD region 505 (thickness 50 nm) n
+層506(厚さ40nm)、ドレイン電極502へと到達する。 + Layer 506 (thickness 40 nm), reaching the drain electrode 502.

【0091】なお、この場合、マスクオーバーラップ領域504にもゲイト電極からの電界が形成されるが、L [0091] In this case, although an electric field from the gate electrode is also formed on the mask overlap region 504, L
DD領域505に近づくにつれて電界は弱まるので、その様な領域は実質的にLDD領域と同様の機能を持つ。 The electric field toward the DD region 505 weakens, such regions have substantially the same function as LDD regions.
勿論、さらにLDD領域505に近づけば完全に電界が形成されなくなり、オフセット(厚さオフセット)領域としても機能しうる。 Of course, no longer fully electric field formed if closer still to the LDD regions 505 can also function as an offset (thickness offset) region.

【0092】この様に本実施例の構造ではHRD構造が、オーバーラップによる実質的なLDD+厚さオフセット+低濃度不純物によるLDDで構成される。 [0092] HRD structure is the structure of such the present embodiment is comprised of LDD by substantial LDD + thickness offset + low concentration impurity by overlap. また、 Also,
オーバーラップ領域504の膜厚が薄い場合には、オーバーラップによる実質的なLDD+低濃度不純物によるLDDのみからなるLDD構造もとりうる。 When the thickness of the overlap region 504 is thinner may LDD structure also taken comprising only LDD by substantial LDD + low concentration impurity by overlap.

【0093】本実施例の構成においても、オーバーラップ領域504、LDD領域505がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。 [0093] In the configuration of this embodiment, very characteristic variation is small since the overlap region 504, LDD regions 505 are controlled by the respective film thicknesses. また、オーバーラップ領域の長さ(Y 2 )はパターニング等による誤差を含むが、オーバーラップによるLDD、厚さ方向のオフセット及び低濃度不純物によるLDDはその様な誤差の影響を受けないのでY 2の誤差による特性バラツキは緩和される。 The length of the overlap region (Y 2) but includes an error due to patterning such, LDD by overlap, because LDD is not affected by such errors due to the thickness direction offset and the low concentration impurity Y 2 characteristic variations of by the error is mitigated.

【0094】なお、本実施例の様な構造はオフセット成分が少なく、高い動作速度を必要とする様な回路を構成するTFTに好適である。 [0094] The structure like the present embodiment has less offset component, it is suitable for TFT constituting the circuit as requiring high operating speed.

【0095】また、本実施例の構造では衝突電離によってチャネル形成領域内に蓄積した少数キャリアが速やかにソース電極へと引き抜かれるので基板浮遊効果を起こしにくいという利点を有する。 [0095] In addition, it has the advantage that by impact ionization in the structure of this embodiment hardly causes substrate floating effect because minority carriers accumulated in the channel formation region is pulled to rapidly source electrode. そのため、動作速度が速い上に非常に耐圧特性の高いTFTを実現することが可能である。 Therefore, it is possible to operating speed to achieve a TFT highly withstand voltage characteristics over fast.

【0096】〔実施例3〕 本実施例では本願発明の構成において、実施例1、2とは異なる構成例を示す。 [0096] In the configuration of the present invention in Example 3 This embodiment shows a different configuration example and second embodiments. T
FTの作製工程は基本的には実施例1に従えば良いので、本実施例では必要な部分のみを説明することにする。 Since the manufacturing process of FT is basically may follow in Example 1, in the present embodiment will be described only the parts required.

【0097】まず、実施例1の作製工程に従って図6 [0097] First, FIG accordance with the manufacturing steps of the embodiment 1 6
(A)の状態を得る。 And the state of (A). ここで実施例1と異なる点は、ソース電極601、ドレイン電極602を形成する際にチャネルエッチ領域600の長さをC 3とする点にある。 Here Example 1 is different from the source electrode 601, certain length of the channel etch region 600 when forming the drain electrode 602 in that the C 3.
この時、C 3はゲイト電極幅と一致させるため、1〜10 At this time, C 3 is to match the gate electrode width, 1 to 10
μm(代表的には3〜5μm)となる。 μm is (typically 3~5μm is).

【0098】この状態で実施例1に示した様にチャネルエッチ工程を行い、保護膜を設けると図6(B)の状態を得る。 [0098], a state of the performed channel etch process as shown in Example 1 in this state, when a protective film FIG 6 (B). この時、603で示される領域がチャネル形成領域となり、そのチャネル長はL 3 (=C 3 )で表される。 At this time, the area indicated by 603 is a channel formation region, the channel length is represented by L 3 (= C 3).

【0099】図6(C)はドレイン領域の拡大図であるが、TFT動作時のキャリアは、チャネル形成領域60 [0099] Although FIG. 6 (C) is a enlarged view of the drain region, carriers when the TFT operation, a channel formation region 60
3(厚さ100 nm)、厚さオフセット領域604(厚さ15 3 (100 nm thick), the thickness of the offset region 604 (thickness 15
0 nm)、LDD領域605(厚さ100 nm)を通ってn + 0 nm), through an LDD region 605 (100 nm thick) n +
層606(厚さ50nm)、ドレイン電極602へと到達する。 Layer 606 (thickness 50 nm), reaching the drain electrode 602. 即ち、本実施例の構造ではHRD構造が厚さオフセット+LDDの2段構造で構成される。 That is, in the structure of this embodiment is constituted by two-stage structure in the thickness offset + LDD is HRD structure.

【0100】本実施例の構成においても、厚さオフセット領域604、LDD領域605がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。 [0100] In the configuration of this embodiment, a small very characteristic variation since the thickness offset region 604, LDD regions 605 are controlled by the respective film thicknesses. また、十分な耐圧特性を得ることが可能である。 Further, it is possible to obtain a sufficient withstand voltage characteristic.

【0101】〔実施例4〕 本実施例では本願発明の構成において、実施例1〜3とは異なる構成例を示す。 [0102] In the configuration of the present invention in Example 4 This embodiment shows a different configuration example Example 1-3. T
FTの作製工程は基本的には実施例1に従えば良いので、本実施例では必要な部分のみを説明することにする。 Since the manufacturing process of FT is basically may follow in Example 1, in the present embodiment will be described only the parts required.

【0102】まず、実施例1の作製工程に従って図7 [0102] First, FIG. 7 in accordance with the manufacturing steps of the Example 1
(A)の状態を得る。 And the state of (A). ここで実施例1と異なる点は、ソース電極701、ドレイン電極702を形成する際にソース電極またはドレイン電極のいずれか一方をゲイト電極にオーバーラップさせ、他方はオーバーラップさせない構成とする点にある。 Here Example 1 is different from the source electrode 701, one of a source electrode and a drain electrode are overlapped to the gate electrode when forming the drain electrode 702 and the other lies in a structure that does not overlap .

【0103】なお、本実施例ではチャネルエッチ領域7 [0103] In this embodiment channel etch region 7
00の長さをC 4とする。 00 of a length and C 4. この時、C 4は1〜10μm In this case, C 4 is 1~10μm
(代表的には3〜6μm)の範囲で選ばれる。 (Typically 3~6μm) is selected in the range of.

【0104】この状態で実施例1に示した様にチャネルエッチ工程を行い、保護膜を設けると図7(B)の状態を得る。 [0104], a state of the performed channel etch process as shown in Example 1 in this state, when a protective film Figure 7 (B). この時、703で示される領域がチャネル形成領域となり、そのチャネル長はL 4 (=C 4 −X 4 )で表される。 At this time, the area indicated by 703 is a channel formation region, the channel length is represented by L 4 (= C 4 -X 4 ).

【0105】ここで、X 4はマスクオフセット領域70 [0105] Here, X 4 is masked offset region 70
4の長さである。 4 of a length. 4の数値範囲については実施例1を参考にすれば良い。 It may be the first embodiment with reference the numerical range of X 4. また、マスクオーバーラップ領域7 In addition, mask overlap area 7
05の長さの数値範囲は実施例2を参考にすれば良い。 The length of the numerical range of 05 may be the second embodiment as a reference.

【0106】本実施例は、実施例1で説明したHRD構造と実施例2で説明したHRD構造(またはLDD構造)とを組み合わせた構成である。 [0106] This embodiment has a structure in which a combination of the HRD structure described in HRD structure as in Example 2 described in Example 1 (or LDD structure). 構造的な説明は実施例1及び実施例2で既に説明したのでここでの説明は省略する。 Since structural explanation has already been described in Example 1 and Example 2 described here omitted.

【0107】本実施例の様な構造を採用する場合、特にソース領域に実施例2に示したHRD構造(またはLD [0107] When employing such a structure of the present embodiment, HRD particularly shown in the source region to the second embodiment structure (or LD
D構造)を用い、ドレイン領域に実施例1で説明したH Using D structure), as described in Example 1 to the drain region H
RD構造を用いることが好ましい。 It is preferable to use the RD structure.

【0108】例えば、ドレイン領域側のチャネル端部(接合部)では特に電界集中が激しく、実施例1に示した様な抵抗成分の多いHRD構造が望ましい。 [0108] For example, the channel ends of the drain region side (the joint) In particular the electric field concentration is intense, often HRD structural resistance components such as shown in Example 1 is preferable. 逆に、ソース側ではそこまでの高耐圧対策は必要ないので、実施例2に示した様な抵抗成分の少ないHRD(またはLD Conversely, the high-voltage protection is not required until there at the source side, small resistance components such as shown in Example 2 HRD (or LD
D)構造が適している。 D) structure is suitable.

【0109】なお、本実施例において、ソース/ドレイン領域側のいずれか一方に実施例2の構成を組み合わせることも可能である。 [0109] In the present embodiment, it is also possible to combine the structure of embodiment 2 to either the source / drain region side. この様に、実施例1〜3に示したHRD構造またはLDD構造を実施者が適宜選択してソース/ドレイン領域に採用し、回路設計を鑑みて最適な構造を設計すれば良い。 Thus, the HRD structure or LDD structure shown in Examples 1-3 practitioner employs the source / drain regions appropriately selected may be designed optimal structure in view of circuit design. この場合、3 2 =9通りの組み合わせパターンが可能である。 In this case, it is possible combination patterns of three kinds 2 = 9.

【0110】〔実施例5〕 本実施例では実施例1〜4 [0110] In Example 5 This Example Examples 1-4
に示した構成のボトムゲイト型TFTを用いてCMOS CMOS using bottom gate type TFT having the structure shown in
回路(インバータ回路)を構成する場合の例について図8を用いて説明する。 Will be described with reference to FIG. 8 for an example of a case where a circuit (inverter circuit). なお、CMOS回路は同一基板上に形成されたNチャネル型TFTとPチャネル型TFT Incidentally, N-channel type TFT and the P-channel type TFT CMOS circuit formed on the same substrate
とを相補的に組み合わせて構成する。 Formed by combining complementary and.

【0111】図8は実施例4に示した構成を利用したC [0111] Figure 8 utilizing the structure shown in Example 4 C
MOS回路であり、801はPチャネル型TFTのソース電極、802はNチャネル型TFTのソース電極、8 A MOS circuit, 801 denotes a source electrode of the P-channel type TFT, 802 denotes a source electrode of the N-channel type TFT, 8
03はN/P共通のドレイン電極である。 03 is an N / P common drain electrode.

【0112】また、Nチャネル型TFTは実施例1で説明した作製工程によってn +層804、805、n -層806、807が形成されている。 [0112] Also, N-channel type TFT Example 1 n + layer 804 and 805 by a manufacturing process as described in, n - layer 806 and 807 are formed. 一方、Pチャネル型TFTの方にはp ++層808、809、p -層810、 On the other hand, p ++ layer 808, 809 in the direction of P-channel type TFT, p - layer 810,
811が形成されている。 811 is formed.

【0113】なお、同一基板上にCMOS回路を作製することは非常に容易である。 [0113] Incidentally, it is very easy to produce a CMOS circuit on the same substrate. 本願発明の場合、まず、実施例1の工程に従って図2(A)の状態を得る。 For the present invention, firstly, obtain the state shown in FIG. 2 (A) according to the procedure of Example 1.

【0114】この状態ではN型/P型関係なく15族から選ばれた元素が全面に添加されているが、Pチャネル型TFTを作製する場合にはNチャネル型TFTとする領域をレジストマスク等で隠して13族から選ばれた元素(代表的にはボロン、インジウムまたはガリウム)を添加すれば良い。 [0114] Although elements selected from N-type / P type regardless group 15 in this state is added to the entire surface, the resist mask or the like a region with N-channel type TFT in the case of manufacturing a P-channel type TFT an element selected from group 13 and hidden (typically boron, indium or gallium) may be added.

【0115】本実施例ではボロンを例にとるが、この時、ボロンはリンの濃度以上に添加して導電性を反転させなければならない。 [0115] In the present embodiment takes the boron as an example, but this time, the boron must invert the conductivity is added to the above concentration of phosphorus. また、n +層及びn -層全てを完全にp ++層及びp -層に反転させるためには、ボロン添加時の濃度プロファイルを調節してリンの添加深さよりも深く添加することが重要である。 Further, n + layer and the n - layer all fully p ++ layer and p - in order to reverse the layers. It is important to adjust the concentration profile at the time of adding boron added deeper than adding the depth of the phosphorus it is.

【0116】従って、ボロンの膜中における濃度プロファイルは図9の様になる。 [0116] Thus, the concentration profile in the film of boron is as shown in FIG. 図9において、900は半導体層、901はボロン添加前のリンの濃度プロファイル、902はボロン添加後のボロンの濃度プロファイル、903はp ++層、904はp -層、905はi層である。 9, 900 denotes a semiconductor layer, 901 the phosphorus concentration profile before the addition of boron, the 902 concentration profile of boron after the addition of boron, 903 p ++ layer, 904 p - layer, 905 is the i layer .

【0117】この時、p ++層903の厚さは10〜150 nm [0117] At this time, the thickness of the p ++ layer 903 is 10~150 nm
(代表的には50〜100 nm)とし、p ++層のボロンの濃度は、3×10 19 〜1×10 22 atoms/cm 3 、代表的には3 (Typically 50 to 100 nm) and the concentration of boron in the p ++ layer, 3 × 10 19 ~1 × 10 22 atoms / cm 3, typically 3
×10 19 〜3×10 21 atoms/cm 3となる様に調節する。 × adjusting 10 19 ~3 × 10 21 atoms / cm to 3 become like.

【0118】他方、p -層904の厚さは30〜300 nm [0118] On the other hand, p - thickness of the layer 904 is 30 to 300 nm
(代表的には 100〜200 nm)とし、そのボロンの濃度は、5×10 17 〜3×10 19 atoms/cm 3となる様に調節する。 (Typically 100 to 200 nm) and the concentration of the boron is adjusted so a 5 × 10 17 ~3 × 10 19 atoms / cm 3. する。 To. ただし、Pチャネル型TFTは元来劣化に強いのでp -層をLDD領域として利用する必要性は必ずしもない。 Here, p so strong P-channel type TFT originally degradation - is not always necessary to use the layer as an LDD region. わざわざp -層904の膜厚について言及したのは、イオン注入法等の添加手段を用いる限り、連続的に変化する濃度勾配によって必ずp -層が形成されるからである。 It bothers p - did mention the thickness of the layer 904, as long as the use of the addition means such as ion implantation, always p by continuously varying the concentration gradient - because the layer is formed.

【0119】ところで、本実施例ではNチャネル型TF [0119] By the way, in this embodiment N-channel type TF
TとPチャネル型TFTのどちらもソース領域側には実施例2に示した構成のHRD構造(オーバーラップ領域を利用したタイプ)を用い、ドレイン領域側には実施例1に示した構成のHRD構造(マスクオフセットを利用したタイプ)を設けている。 Is used HRD structure having the structure shown in Example 2 (type utilizing overlapping region) to the source region side Both T and P-channel type TFT, HRD configuration to the drain region side is shown in Example 1 It is provided with a structure (type using a mask offset).

【0120】そのため、上面図で明らかな様にPチャネル型TFTのソース領域側にはYiの長さを持つオーバーラップ領域を有し、ドレイン領域側にはXiの長さを持つマスクオフセット領域を有している。 [0120] Therefore, having an overlap region with a length of Yi to the source region side of the apparent P-channel type TFT as a top view, a mask offset region having a length of Xi to the drain region side It has. また、Nチャネル型TFTのソース領域側にはYj の長さを持つオーバーラップ領域を有し、ドレイン領域側にはXj の長さを持つマスクオフセット領域を有している。 Further, the source region side of the N-channel type TFT has an overlapping region with a length of Yj, the drain region side and a mask offset region having a length of Xj.

【0121】この時、XiとXj 、YiとYj の長さはそれぞれマスク設計によって自由に調節できる。 [0121] In this case, Xi and Xj, the length of Yi and Yj can be adjusted freely by the respective mask design. 従って、それぞれの長さは回路構成の必要に応じて適宜決定すれば良く、Nチャネル型とPチャネル型とで揃える必要はない。 Thus, each length may be suitably determined as necessary for the circuit arrangement need not be aligned with the N-channel and P-channel type.

【0122】また、この様な構造ではCMOS回路の共通ドレインとなる領域の耐圧特性を高くすることができるので、動作電圧の高い回路を構成する場合において、 [0122] Further, since in such a structure can increase the breakdown voltage characteristics of the region to be a common drain of the CMOS circuit, in the case of constituting the high operating voltage circuit,
非常に有効な構成である。 It is a very effective configuration.

【0123】なお、実施例1〜4に示した構成のTFT [0123] The configuration of the TFT as shown in Examples 1 to 4
を用いたCMOS回路の構成を図8に示したが、これ以外の全ての組み合わせも可能であることは言うまでもない。 Although Figure 8 shows a structure of a CMOS circuit using, it is needless to say possible also all other combinations. 可能な構成パターンとしては、一つのTFTについて9通りあるので、CMOS回路では9 2 =81通りがある。 Possible configurations pattern, since nine for one TFT, a CMOS circuit is nine patterns 2 = 81. これらの複数の組み合わせの中から、回路が必要する性能に応じて最適な組み合わせを採用していけば良い。 From the plurality of combinations, it should adopt the best combination according to the performance of the circuit is required.

【0124】また、本実施例に示した様に本願発明はP [0124] Further, the present invention as shown in this embodiment is P
チャネル型TFTにも容易に適用することができる。 To channel TFT can be easily applied. その場合、本願発明のボトムゲイト型TFT(Pチャネル型TFT)のモビリティは10〜100cm 2 /Vs (代表的には In that case, the mobility of the bottom gate type TFT of the present invention (P-channel type TFT) is 10 to 100 cm 2 / Vs (typically,
50〜100cm 2 /Vs )、しきい値電圧は-1.5〜-5Vを実現しうる。 50~100cm 2 / Vs), the threshold voltage can be realized -1.5 to-5V.

【0125】〔実施例6〕 本実施例では、本願発明のTFTに対してしきい値電圧を制御するための工夫を施した場合の例について説明する。 [0125] In Example 6 This example describes an example of a case where devised for controlling a threshold voltage to the TFT of the present invention.

【0126】しきい値電圧を制御するために13族(代表的にはボロン、インジウム、ガリウム)または15族(代表的にはリン、砒素、アンチモン)から選ばれた元素をチャネル形成領域に対して添加する技術はチャネルドープと呼ばれている。 [0126] Group 13 in order to control the threshold voltage (typically boron, indium, gallium) or (typically phosphorus, arsenic, antimony) Group 15 element selected from the relative channel forming region added Te technology is referred to as a channel doping.

【0127】本願発明に対してチャネルドープを行うことは有効であり、以下に示す2通りの方法が簡易で良い。 [0127] a is enabled to perform channel doping against the present invention, it may be a simple two ways of below.

【0128】まず、非晶質珪素膜を成膜する時点において成膜ガスにしきい値電圧を制御するための不純物を含むガス(例えばジボラン、フォスフィン等)を混在させ、成膜と同時に所定量を含有させる方式がある。 [0128] First, a gas (e.g., diborane, phosphine, etc.) containing an impurity for controlling a threshold voltage to the film forming gas at the time of forming an amorphous silicon film not mix, a predetermined amount simultaneously with the deposition there is a method to be contained. この場合、工程数を全く増やす必要がないが、N型及びP型の両TFTに対して同濃度が添加されるため、両者で濃度を異ならせるといった要求には対応できない。 In this case, there is no need to increase the number of steps at all, since the same concentration is added to the N-type and P-type both TFT, can not deal with the request, such as varying the concentrations in both.

【0129】次に、図2(C)で説明した様なチャネルエッチ工程(チャネル形成領域の形成工程)が終了した後で、ソース/ドレイン電極をマスクとしてチャネル形成領域(またはチャネル形成領域とマスクオフセット領域)に対して選択的に不純物添加を行う方式がある。 [0129] Next, after the FIG. 2 (C) channel etch process such as described in (step of forming the channel formation region) is completed, the channel forming region source / drain electrode as a mask (or channel formation region and the mask there is a method of selectively performing impurity added to the offset region).

【0130】添加方法はイオン注入法、イオンドーピング法、プラズマ処理法、気相法(雰囲気からの拡散)、 [0130] The method addition of ion implantation method, an ion doping method, a plasma processing method, (diffusion from the atmosphere) vapor-phase process,
固相法(膜中からの拡散)など様々な方法を用いることができるが、チャネル形成領域が薄いので、気相法や固相法等の様にダメージをあたえない方法が好ましい。 Can be used solid phase method (diffusion from the film) and various methods, since the channel formation region is thin, a method which does not damage as such gas-phase method or solid phase method is preferred.

【0131】なお、イオン注入法等を用いる場合には、 [0131] In the case of using an ion implantation method or the like,
TFT全体を覆う保護膜を設けてから行えばチャネル形成領域のダメージを減らすことができる。 Be performed from a protective film covering the entire TFT can reduce the damage of the channel formation region.

【0132】また、不純物を添加した後はレーザーアニール、ランプアニール、ファーネスアニールまたはそれらを組み合わせて不純物の活性化工程を行う。 [0132] In addition, performing the laser annealing after adding an impurity, lamp annealing, furnace annealing or activation process of the impurities in combination. この時、 At this time,
チャネル形成領域が受けたダメージも殆ど回復する。 Damage to the channel formation region has received almost to recovery.

【0133】本実施例を実施する場合、チャネル形成領域には 1×10 15 〜 5×10 18 atoms/cm [0133] When carrying out the present embodiment, the channel forming region 1 × 10 15 ~ 5 × 10 18 atoms / cm 3 (代表的には 1× 3 (typically 1 ×
10 15 〜 5×10 17 atoms/cm 3 )の濃度でしきい値電圧を制御するための不純物を添加すれば良い。 At a concentration of 10 15 ~ 5 × 10 17 atoms / cm 3) may be doped with an impurity for controlling the threshold voltage.

【0134】そして、本実施例を本願発明のTFTに実施した場合、Nチャネル型TFTのしきい値電圧を 1.5 [0134] Then, when the present embodiment was conducted TFT of the present invention, the threshold voltage of the N-channel type TFT 1.5
〜3.5 Vの範囲に収めることができる。 It can be kept in the range of ~3.5 V. また、Pチャネル型TFTに適用した場合にはしきい値電圧を-1.5〜- Further, the threshold voltage when applied to P-channel type TFT -1.5~-
3.5Vの範囲に収めることが可能である。 It is possible to fit in the range of 3.5V.

【0135】なお、本実施例の構成は実施例1〜5のいずれの構成との組み合わせも可能である。 [0135] The constitution of this embodiment can be combined with any structure described in Embodiments 1-5. また、実施例5のCMOS回路に適用する場合、N型TFTとP型T Also, when applied to the CMOS circuit of Example 5, N-type TFT and the P-type T
FTとで添加濃度や添加する不純物の種類を異なるものとすることもできる。 The addition concentration and type of impurities to be added by the FT can also be different.

【0136】〔実施例7〕 図2(C)に示した構造では、島状半導体層を完全に囲む様にしてソース電極11 [0136] Example 7 In the structure shown in FIG. 2 (C), the source electrode 11 in the manner to surround the island-like semiconductor layer completely
2とドレイン電極113とが形成されている。 And 2 and the drain electrode 113 are formed. 本実施例ではこれとは別の構成について説明する。 In this embodiment explained a configuration different from this.

【0137】図10(A)に示す構造は、基本的には図2(C)と似ているが、ソース電極11及びドレイン電極12の形状が異なる点に特徴がある。 [0137] structure shown in FIG. 10 (A) is basically similar to FIG. 2 (C), the is characterized in that the shape of the source electrode 11 and drain electrode 12 are different. 即ち、一部において島状半導体層(厳密にはソース/ドレイン領域)よりもaで示される距離だけ内側にソース電極11及びドレイン電極12が形成されている。 That is, distance source electrode 11 and drain electrode 12 on the inner side represented by a than the island-like semiconductor layers (strictly source / drain region) in the partially formed.

【0138】また、13で示される領域は、チャネル形成領域14と同じ膜厚を有する領域であり、距離aの幅を持つ。 [0138] Also, the area indicated by 13 is a region having the same thickness as the channel formation region 14, having a width of distance a. 図面上では模式的に表しているが、距離aは1 Although schematically shown in the drawing, the distance a 1
〜300 μm(代表的には10〜200 μm)である。 (Typically 10~200 μm) ~300 μm is.

【0139】ここで作製工程と照らし合わせて本実施例の特徴を説明する。 [0139] describe features of the present embodiment against the here manufacturing process. 本実施例では図10(B)に示す様にソース電極11及びドレイン電極12を形成する。 In this embodiment to form the source electrode 11 and drain electrode 12 as shown in FIG. 10 (B). ここで15は島状半導体層であり、端部16が露出する。 Where 15 is the island-like semiconductor layer, the end portion 16 is exposed.

【0140】この状態でチャネルエッチ工程を行うと、 [0140] When performing channel etch step in this state,
ソース電極11及びドレイン電極12がマスクとなって自己整合的に島状半導体層15がエッチングされる。 Self-aligning manner island-like semiconductor layer 15 is etched source electrode 11 and drain electrode 12 serves as a mask. この場合、端部16も同時にエッチングされる。 In this case, the end portion 16 is also etched simultaneously.

【0141】この様にして図10(A)の様な構造が得られる。 [0141] structure as shown in FIG. 10 in this manner (A) is obtained. 従って、端部16がチャネル形成領域14と同じ膜厚を有することは明らかである。 Therefore, it is clear that the end portion 16 has the same thickness as the channel formation region 14.

【0142】この島状半導体層の突出部13を形成する理由は以下の2つがある。 [0142] The reason for forming a projecting portion 13 of the island-shaped semiconductor layer below There are two. (1)チャネルエッチ工程におけるエッチングモニタとして利用する。 (1) used as an etching monitor in the channel etch step. (2)後工程で保護膜や層間絶縁膜を形成する際に、島状半導体層の段差によるカバレッジ不良を低減する。 When forming the protective film or an interlayer insulating film (2) after the step, to reduce poor coverage due to the step of island-like semiconductor layer.

【0143】エッチングモニタとしては、製造過程における抜き取り検査によってチャネル形成領域が適切な膜厚となっているかどうかを検査する場合に用いる。 [0143] As the etching monitor, used when checking whether the channel formation region becomes an appropriate thickness by sampling inspection in the manufacturing process.

【0144】なお、本実施例の構成は実施例1〜6のいずれの構成とも組み合わせることが可能である。 [0144] The constitution of this embodiment can be combined with any of the configurations of Examples 1 to 6.

【0145】〔実施例8〕 本実施例では実施例5に示したCMOS回路(インバータ回路)の回路構成の例について図11を用いて説明する。 [0145] In Example 8 In the present Example an example of a circuit configuration of a CMOS circuit shown in Example 5 (inverter circuit) will be described with reference to FIG. 11.

【0146】図11(A)に示すのは、図8に示したものと同一構造のCMOS回路である。 [0146] Shown in FIG. 11 (A) is a CMOS circuit having the same structure as that shown in FIG. この場合、回路構成はクロム膜からなるゲイト電極20、N型TFTの半導体層21、P型TFTの半導体層22、N型TFTのソース電極23、P型TFTのソース電極24、共通ドレイン電極25から構成される。 In this case, the circuit configuration is the gate electrode 20, N-type TFT semiconductor layer 21, the source electrode 24 of the P-type source electrode 23 of the TFT semiconductor layer 22, N-type TFT, P-type TFT consisting of a chromium film, a common drain electrode 25 It consists of.

【0147】なお、各端子部a、b、c、dはそれぞれ図11(C)に示したインバータ回路の端子部a、b、 [0147] Incidentally, each of the terminal portions a, b, c, d is the terminal portion a of the inverter circuit shown in FIGS 11 (C), b,
c、dに対応している。 c, which corresponds to d.

【0148】次に、図11(B)に示すのは、N型TF [0148] Next, the shown in FIG. 11 (B), N-type TF
TとP型TFTとでドレイン領域となる半導体層を共通化した場合の例である。 It is an example of a case where the common semiconductor layer serving as a drain region in the T and P type TFT. 各符号は図11(A)で説明した符号に対応している。 Each code corresponds to the code described in FIG. 11 (A).

【0149】図11(B)の構造ではTFT同士を非常に高い密度で形成することができるため、回路を高集積化する場合などに非常に有効である。 [0149] In the structure shown in FIG. 11 (B) because it can be formed at a density very high the TFT each other, is very effective, such as in the case of highly integrated circuits. 共通化した半導体層はPN接合を形成するが問題とはならない。 Common to the semiconductor layer forms a PN junction is not a problem.

【0150】〔実施例9〕 実施例1では、非晶質半導体膜の結晶化工程においてレーザー光、特にパルス発振型のエキシマレーザーを使用して溶融結晶化させている。 [0150] [Example 9] In Example 1, the laser beam in the crystallization process of the amorphous semiconductor film, in particular using the excimer laser of pulse oscillation type is melt crystallization. またレーザー光もしくは、それと同等の強度を持つ強光を用いて、ガラス基板を歪まさせずに、固相成長により結晶化することも可能である。 The laser light or therewith using a strong light with equivalent strength and without causing distortion of the glass substrate, it is also possible to crystallize the solid phase growth.

【0151】その様な強光またはレーザー光を発する光源として、ハロゲンランプ等の赤外線ランプや、Arレーザ等の連続発振レーザーを用いることができる。 [0151] can be used as a light source for emitting such strong light or laser light, and an infrared lamp such as a halogen lamp, a continuous wave laser such as Ar laser. 赤外線ランプや連続発振レーザーを用いたRTA(Rapid Th RTA using an infrared lamp or a continuous wave laser (Rapid Th
ermal Anneal)技術は数秒から数十秒の加熱処理で結晶化が可能であるため、大幅にスループットを向上することが可能である。 ermal Anneal) for technology is capable of crystallization heat treatment of several tens of seconds, it is possible to greatly improve the throughput.

【0152】赤外線ランプ光又は連続発振レーザ光を照射すると、非晶質珪素膜に吸収されたランプ光は熱に変わり、この熱により非晶質半導体膜中に結晶核が発生して、固相成長によって結晶化が進行して、結晶性半導体膜を得ることができる。 [0152] When irradiated with an infrared lamp light or a continuous oscillation laser beam, a lamp light absorbed by the amorphous silicon film is converted into heat, the crystal nuclei are generated by the heat in the amorphous semiconductor film, the solid phase crystallization proceeds by the growth, it is possible to obtain a crystalline semiconductor film.

【0153】ハロゲンランプ(ピーク波長1.15μ [0153] halogen lamp (peak wavelength 1.15μ
m、波長0.4〜4μm)を用いた場合には、加熱時間を10〜60秒、典型的には15〜30秒とする。 m, in the case of using a wavelength 0.4~4Myuemu) is 10 to 60 seconds heating time, typically 15 to 30 seconds. 非晶質半導体膜を700〜1000℃に加熱するようにする。 So as to heat the amorphous semiconductor film is 700 to 1000 ° C.. 非晶質半導体膜は700〜1000℃に加熱されるが、ガラス基板には赤外光が吸収されにくいこと、ランプ光の照射時間が短時間であるため、ガラス基板を歪み点(650〜700℃程度)以上に加熱することがない。 The amorphous semiconductor film is heated to 700 to 1000 ° C., the glass substrate is hardly absorbed infrared light, because the irradiation time of the lamp light is short, distorted glass substrate point (650 to 700 ℃ about) to be heated above.

【0154】赤外線ランプ光又は連続発振レーザ光により半導体膜を結晶化した後、レーザー光照射により半導体膜をアニールして、結晶性を向上させるとよい。 [0154] After the semiconductor film crystallized by an infrared lamp light or a continuous oscillation laser beam, and annealed semiconductor film by laser light irradiation, it may improve the crystallinity. この場合には、レーザー光によるアニールは不純物の活性化工程として、実施することも可能である。 In this case, annealing by laser light as an activation step of the impurity, it is also possible to implement.

【0155】本実施例のRTA技術による、半導体膜の結晶化方法は、他の全ての実施例の構成と組み合わせることが可能である。 [0155] by RTA technique of this embodiment, a method of crystallizing a semiconductor film may be combined with the configuration of all other embodiments.

【0156】〔実施例10〕 本実施例では、実施例1 [0156] In Example 10 This example, Example 1
で説明した基本的な作製工程に従って、同一基板上にドライバー回路(周辺駆動回路)と画素マトリクス回路とを一体形成したアクティブマトリクス型表示装置を作製する例を示す。 In accordance with the basic manufacturing process described, an example of manufacturing an active matrix display device which is integrally formed driver circuits (the peripheral driving circuit) and a pixel matrix circuit on the same substrate.

【0157】本実施例ではドライバー回路としては基本構成であるCMOS回路(図11(B)に示したタイプ)を示す。 [0157] In the present embodiment shows the CMOS circuit which is a basic configuration as a driver circuit (type shown in FIG. 11 (B)). なお、ドライバー回路以外に、D/Aコンバータ回路、メモリ回路、γ補正回路などの信号処理回路(これらをドライバー回路と区別するためにロジック回路と呼ぶ)を本願発明のTFTで構成することも可能である。 In addition to the driver circuit, D / A converter circuit, a memory circuit, the signal processing circuit such as γ correction circuit can also be constructed (referred to as a logic circuit in order to distinguish these driver circuits) in TFT of the present invention it is. その場合にもCMOS回路が基本回路として用いられる。 CMOS circuit is used as a basic circuit even then.

【0158】また、画素マトリクス回路としてはマルチゲイト型TFTを用いる例を示す。 [0158] Further, an example of using a multi-gate type TFT as a pixel matrix circuit. 本実施例ではダブルゲイト構造とする例を示すが、シングルゲイト構造でもトリプルゲイト構造でも構わない。 In this embodiment, an example in which a double gate structure, but it may be a triple gate structure may have a single-gate structure.

【0159】まず、実施例1の作製工程を利用して図1 [0159] First, by using the manufacturing process of Embodiment 1 Figure 1
(B)に示す工程(レーザー結晶化工程)までを終了する。 It ends up process (laser crystallization step) shown in (B). この状態を図12(A)に示す。 This state is shown in FIG. 12 (A).

【0160】図12(A)において、30はガラス基板、31は下地膜、32はCMOS回路となるPTFT [0160] In FIG. 12 (A), the glass substrate 30, 31 base film, PTFT 32 is made with CMOS circuits
のゲイト電極、33はNTFTのゲイト電極である。 The gate electrode of 33 is the gate electrode of the NTFT. また、34、35は画素TFTのゲイト電極であり、図示されない部分で両電極は接続されている。 Also, 34 and 35 is a gate electrode of the pixel TFT, the electrodes in not shown portion are connected. ゲイト電極3 Gate electrode 3
1〜35の材料として、アルミニウム膜(Scを2wt As the material of 1 to 35, 2 wt aluminum film (Sc
%含有する)を用いる。 % Containing) is used. 熱的、物理的ダメージからゲイト電極を保護するために、CMOS回路のゲイト電極3 To protect the thermal, gate electrode from physical damage, the gate electrode 3 of the CMOS circuit
1、31の周囲には、酸化アルミニウムでなる陽極酸化膜3000、3001が形成され、また画素TFTのゲイト電極34、35の周囲にも、酸化アルミニウムでなる陽極酸化膜3002が形成されている。 Around the 1,31, is formed anodic oxide film 3000,3001 made of aluminum oxide, also around the gate electrodes 34 and 35 of the pixel TFT, the anodic oxide film 3002 made of aluminum oxide is formed. 陽極酸化膜3 Anodic oxide film 3
001〜3002の形成方法は、実施例1と同様にする。 Forming method of 001-3002 is in the same manner as in Example 1.

【0161】また、ゲイト電極の材料としてアルミニウムの他に、金属シリサイド、やチタン、クロム等の金属を用いることもできる。 [0161] In addition, it in addition to aluminum as a material of the gate electrode, a metal silicide, or titanium, also be used a metal such as chromium. 例えば、陽極酸化可能な導電膜としてタンタル(Ta)と窒化タンタル(TaN)からなる積層膜やタンタル膜単体を用いることができる。 For example, it is possible to use a laminated film and a tantalum film simple substance as anodizable conductive film made of tantalum (Ta) and tantalum nitride (TaN). この電極表面にTa 25で示される陽極酸化膜を設けてもよい。 This electrode surface may be provided anodic oxide film represented by Ta 2 O 5. なおタンタル(Ta)と窒化タンタル(Ta The tantalum (Ta) and tantalum nitride (Ta
N)は耐熱性がアルミニウム膜よりも高く、陽極酸化膜を形成しなくとも本発明のプロセス温度に耐えうる。 N) is higher than heat resistance aluminum film, capable of withstanding the process temperatures of the present invention without forming the anodic oxide film.

【0162】陽極酸化膜3000〜3002上には、窒化珪素膜36、酸化窒化珪素膜37が設けられている。 [0162] On the anodic oxide film 3000-3002 is a silicon nitride film 36, a silicon oxynitride film 37 is provided.
酸化窒化珪素膜37の代わりに酸化珪素膜を形成してもよい。 Silicon oxide film instead of the silicon oxynitride film 37 may be formed. 画素TFT、CMOS回路において、陽極酸化膜3000〜3002上には、窒化珪素膜36、酸化窒化珪素膜37の積層膜がゲイト絶縁層として機能する。 Pixel TFT, a CMOS circuit, on the anodized film 3000-3002 is a silicon nitride film 36, a laminated film of silicon oxynitride film 37 functions as a gate insulating layer.

【0163】酸化窒化珪素膜37上に、実施例1で示したレーザー結晶化工程により、結晶性珪素膜3003が形成される。 [0163] On the silicon oxynitride film 37, the laser crystallization step shown in Example 1, a crystalline silicon film 3003 is formed.

【0164】図12(B)に示すリン添加工程が行われて、結晶性珪素膜3003にn +層38、n -層39、 [0164] Figure 12 phosphorus adding step shown in (B) is performed, n + layer 38 in the crystalline silicon film 3003, n - layer 39,
i層40が形成される。 i layer 40 is formed. これら各層の詳細な条件は実施例1に示してある。 Detailed conditions for these layers are given in Example 1.

【0165】次に、CMOS回路のPTFTとなる領域以外をレジストマスク(図示せず)で隠して、イオン注入法又はイオンドーピング法にて、13族から選ばれた元素であるボロンを添加する。 [0165] Next, concealed with a resist mask other than the region where the PTFT of the CMOS circuit (not shown), by an ion implantation method or an ion doping method, the addition of boron is an element selected from Group 13. 本実施例では先程添加したリン濃度の3倍の濃度のボロンを添加して、p ++層4 In this embodiment added boron 3 times the concentration of phosphorus concentration was added earlier, p ++ layer 4
1、p -層42を形成する。 1, p - to form a layer 42. なお、p -層42の下層に、真性又は実質的に真性なi層40が残存するように、添加イオン種、加速電圧等の条件を設定する必要がある。 Incidentally, p - the lower layer 42, as intrinsic or substantially intrinsic i-layer 40 is left, added ionic species, it is necessary to set the condition of the acceleration voltage and the like. ++層41、p -層42の詳細な条件は実施例5 p ++ layer 41, p - detailed conditions of the layers 42 Example 5
に示してある。 It is shown in. (図12(C)) (FIG. 12 (C))

【0166】次に、レーザーアニール工程を行い、リン及びボロン添加工程により、非晶質化した結晶性珪素膜3003の結晶性を改善する。 [0166] Next, the laser annealing step, the phosphorus and boron addition step, to improve the crystallinity of the amorphous crystalline silicon film 3003. また、同時に添加した不純物(リン及びボロン)の活性化も行われる。 Furthermore, is also performed activation of the impurity (phosphorus and boron) was added at the same time. なお、このレーザーアニール工程の前に、RTA処理による脱水素化を行っておくとレーザーアニールの際に水素の突沸現象を防ぐことができる。 Incidentally, before the laser annealing process, when they are processed to dehydrogenation by RTA treatment can prevent the bumping of hydrogen during laser annealing. (図12(D)) (FIG. 12 (D))

【0167】次に、結晶性珪素膜3003をエッチングして島状半導体層43、44を形成する。 [0167] Next, to form an island-shaped semiconductor layer 43, a crystalline silicon film 3003 is etched. なお、この時、次に形成する電極(第2配線)とゲイト配線との一部を接続するためにコンタクトホールを形成する。 At this time, then forming electrodes for connecting the portion of the (second wiring) and the gate line to form a contact hole.

【0168】なお、前述のレーザーアニール工程は結晶性珪素膜を島状半導体層43、44に加工してから行うことも可能である。 [0168] Incidentally, the laser annealing process described above it is also possible to perform after processing the crystalline silicon film into an island-like semiconductor layers 43 and 44.

【0169】そして、導電性を有する薄膜を形成してパターニングを行い、CMOS回路のソース電極45(N [0169] Then, patterning is performed to form a thin film having conductivity, a source electrode 45 of the CMOS circuit (N
TFT)、46(PTFT)、共通ドレイン電極47を形成する。 TFT), 46 (PTFT), to form a common drain electrode 47. また、画素TFTのソース電極48、ドレイン電極49を形成する。 Further, a source electrode 48, drain electrode 49 of the pixel TFT. なお、50で示される電極は、 The electrode represented by 50,
マスクとしてのみ機能するため、本明細書中ではマスク電極と呼ぶことにする。 To function only as a mask, in this specification is referred to as a mask electrode. (図13(A)) (FIG. 13 (A))

【0170】図13(A)の状態が得られたら、チャネルエッチング工程を行ってチャネル形成領域51〜54 [0170] Figure 13 After the state is obtained in (A), the channel forming region 51 to 54 performs channel etching process
を形成する。 To form. この時、ドライバー回路の方はどちらのT At this time, either towards the driver circuit T
FTもドレイン側のみにマスクオフセット領域を設けて、両方のソース側にオーバーラップ領域を設けた構成とする。 FT be a mask offset region provided only on the drain side, the structure in which the overlap region in both the source side of the.

【0171】また、画素TFTは図13(B)に示す様にソース電極48及びドレイン電極49と接続する方にマスクオフセット領域を設け、マスク電極50の下にはオーバーラップ領域を設けた構成とする。 [0171] The pixel TFT is a mask offset region provided for those connected to the source electrode 48 and drain electrode 49 as shown in FIG. 13 (B), configuration and under the mask electrode 50 provided the overlap region to.

【0172】画素TFTはソース/ドレイン領域が映像信号の充放電の際に入れ替わるので、TFT両端の耐圧を高くする必要がある。 [0172] Since the pixel TFT source / drain regions are exchanged during the charging and discharging of the video signal, it is necessary to increase the withstand voltage of the TFT ends. また、マスク電極50の下方の抵抗成分が高いとスイッチング動作が遅くなるので、オーバーラップ領域を設けてキャリアが移動しやすい状態にすることが望ましい。 Further, since a resistance component below the mask electrode 50 is high the switching operation is slow, it is desirable that the carrier be in a state of easily moving by providing an overlap region.

【0173】なお、本実施例は最も好ましいと思われる一実施例であり、本実施例がこの構造に限定されることはない。 [0173] This embodiment is an example which seems most preferable, but the present embodiment is not limited to this structure. 実施者は、実施例1〜4で説明したそれぞれの構造の長所を生かして最適な構造を選択すれば良い。 Practitioner, may be selected an optimum structure taking advantage of merits of each structure described in Examples 1-4.

【0174】次に、酸化窒化珪素膜でなる保護膜55を [0174] Next, a protective film 55 made of a silicon oxynitride film
200 nmの厚さに形成して、その上に有機性樹脂膜でなる層間絶縁膜56を形成する。 And a thickness of 200 nm, an interlayer insulating film 56 made of an organic resin film thereon. 有機性樹脂膜56としてはポリイミド、ポリアミド、ポリイミドアミド、アクリルを用いることができる。 The organic resin film 56 may be polyimide, polyamide, polyimide amide, acryl.

【0175】次に、層間絶縁膜56に対してコンタクトホールを形成して、透明導電膜(代表的にはITO)から構成される画素電極57を形成する。 [0175] Next, a contact hole is formed in the interlayer insulating film 56, to form a configured pixel electrode 57 of a transparent conductive film (typically ITO). 最後に水素化を行って図13(C)に示す様なアクティブマトリクス基板が完成する。 Finally, performing hydrogenation active matrix substrate, such as shown in FIG. 13 (C) is completed.

【0176】後は、公知のセル組み工程を利用して対向基板とアクティブマトリクス基板との間に液晶層を挟持すればアクティブマトリクス型液晶表示装置を作製することが可能である。 [0176] After, it is possible to produce an active matrix liquid crystal display device if a liquid crystal layer sandwiched between the counter substrate and the active matrix substrate by using a known cell assembling process.

【0177】なお、本実施例に示したアクティブマトリクス基板を作製するに必要なパターニング回数は7回である。 [0177] Patterning times as necessary to produce the active matrix substrate shown in this embodiment is 7 times. その工程を以下に示す。 It shows the steps below. (1)ゲイト電極パターニング (2)ボロン添加領域パターニング (3)島状半導体層パターニング (4)ゲイトコンタクトパターニング (5)ソース/ドレイン電極パターニング (6)ITOコンタクトパターニング (7)ITOパターニング (1) gate electrode patterning (2) boron-added region patterned (3) Island-like semiconductor layer patterned (4) gate contact patterning (5) a source / drain electrode patterning (6) ITO contact patterning (7) ITO patterning

【0178】以上の様に、非常に少ないマスク数でアクティブマトリクス基板を作製することができるため、スループットが大幅に向上する。 [0178] As described above, since it is possible to produce an active matrix substrate with a very small number of masks, the throughput is greatly improved. また、同時に実施例1〜 At the same time Example 1
5に示した構成のTFTを用いて自由に回路設計することができるにので、信頼性と再現性の高い表示装置を容易に実現することができる。 Using the configuration of the TFT shown in 5 than to be able to freely circuit design, it is possible to easily realize a display device with high reliability and repeatability.

【0179】なお、本実施例に示した画素マトリクス回路の一部を上面から見た図を図14(A)に示す。 [0179] Note that the view of the part of the pixel matrix circuit shown in this embodiment from the top shown in FIG. 14 (A). なお、図14(A)では基本的に本実施例で用いた符号を付してある。 Incidentally, it is denoted by the numerals used in essentially the embodiment in FIG. 14 (A). 従って必要箇所のみを説明することとする。 Therefore it is assumed that describes only necessary portions.

【0180】図14(A)に示す図をA−A'で切断した断面図が図14(B)である。 [0180] sectional view taken along A-A 'of FIG shown in FIG. 14 (A) is a diagram 14 (B). 図13(C)では図示しなかったが、図14(B)に示す様にゲイト配線と平行に、ゲイト配線と同じアルミニウム膜でなる容量配線58が形成され、その表面が陽極酸化されて、陽極酸化膜3005が形成されている。 Although not shown in FIG. 13 (C), parallel to the gate wiring as shown in FIG. 14 (B), a capacitor wiring 58 made of the same aluminum film as the gate wiring is formed, its surface is anodized, anodic oxide film 3005 is formed.

【0181】この容量配線58はドレイン電極50と重畳する領域(点線で囲まれた領域)において補助容量(Cs)を形成する。 [0181] forming an auxiliary capacitance (Cs) in the region overlapping with the capacitor wiring 58 is the drain electrode 50 (a region surrounded by a dotted line). この時、補助容量の誘電体はゲイト絶縁層3005、36、37が担う。 In this case, the dielectric of the storage capacitor plays the gate insulating layer 3005,36,37. なお、補助容量の構造は本実施例に限定されるものではない。 The structure of the auxiliary capacitance is not intended to be limited to this embodiment.

【0182】〔実施例11〕 実施例10では、レーザー照射により結晶化した半導体膜を用いて、同一基板上にドライバー回路(周辺駆動回路)と画素マトリクス回路とを一体形成した例を示した。 [0182] [Example 11] In Example 10, by using a semiconductor film crystallized by laser irradiation, an example which is integrally formed driver circuits (peripheral driving circuit) and a pixel matrix circuit on the same substrate. 本実施例では、RTA In this embodiment, RTA
により結晶化した半導体膜を用いて半導体膜を結晶化する場合を示す。 It shows the case of crystallizing a semiconductor film by using a semiconductor film crystallized by.

【0183】図15に本実施例の作製工程を示す。 [0183] A fabrication process according to the present embodiment FIG. 図1 Figure 1
5の符号は、図12の符号を準用する。 5 of codes shall apply the codes of FIG. 酸化窒化珪素膜37上に、厚さ100 〜600 nmの非晶質珪素膜を形成する。 On the silicon oxynitride film 37, to form an amorphous silicon film with a thickness of 100 to 600 nm. こでは、膜厚を200nm とする。 Kodewa, and 200nm thickness. 次に、実施例9で示した、RTAによる固相成長により非晶質珪素膜を結晶化させて、結晶性珪素膜3004を得る。 Next, as shown in Example 9, with the amorphous silicon film is crystallized by solid phase growth by RTA, a crystalline silicon film 3004.

【0184】本実施例の結晶化工程は、ハロゲンランプ(ピーク波長1.15μm、波長0.4〜4μm)を用いる。 [0184] crystallization process of the present embodiment, a halogen lamp (peak wavelength 1.15 .mu.m, the wavelength 0.4~4Myuemu) used. またランプ光を10mm幅の線状集光して、基板を走査してその走査速度により、照射時間を10〜60 Also with the linear light converging of 10mm width lamp light by the scanning speed by scanning the substrate, the irradiation time of 10 to 60
秒、典型的には15〜30秒となるように調節する。 Seconds, typically adjusted to be 15 to 30 seconds. また、ハロゲンランプの出力を調整して、非晶質半導体膜を700〜1000℃に加熱するようにする。 Further, by adjusting the output of the halogen lamp, so as to heat the amorphous semiconductor film is 700 to 1000 ° C.. ここでは、走査速度0.5mm/sec(照射時間20秒に相当)とし、ハロゲンランプの出力を7.7Wとして、非晶質珪素膜を920℃程度に加熱して、結晶化させて、結晶性珪素膜3004を得る。 Here, the scanning speed 0.5 mm / sec (corresponding to the irradiation time of 20 seconds), as 7.7W output of the halogen lamp heats the amorphous silicon film is about 920 ° C., and crystallized, crystals get a sex silicon film 3004.

【0185】RTAによる結晶化工程の後、エキシマレーザーやYAGレーザー等のレーザー光やそれと同等な強光を照射して、結晶性珪素膜3004をアニールするとよい。 [0185] After the crystallization step by RTA, by irradiating a laser beam or an equivalent strong light such as an excimer laser or YAG laser, it is preferable to anneal the crystalline silicon film 3004. このアニールによって、結晶性珪素膜3004 This annealing, the crystalline silicon film 3004
に残存する非晶質成分が結晶化され、結晶性が助長される。 Amorphous component remaining in the crystallized, crystallinity is facilitated.

【0186】電気炉による固相成長での結晶化は数10 [0186] number of crystallization in the solid-phase growth by an electric furnace 10
時間を要するが、RTAによる結晶化工程は処理時間が数10秒程度であるので、スループットの向上が図れ、 Time consuming, but since the crystallization process by RTA is about several 10 seconds processing time model improves throughput,
更にガラス基板に与える熱的ダメージが小さいという利点がある。 There is an advantage that a smaller the thermal damage to the glass substrate.

【0187】RTAによる結晶化工程以降の工程は実施例10と同様に実施すればよい。 [0187] crystallization step after step by RTA may be similarly as in Embodiment 10. 図15(B)に示すリン添加工程が行われて、結晶性半導体膜3003にn + Figure 15 phosphorus adding step shown in (B) is performed, n the crystalline semiconductor film 3003 +
層38、n -層39、i層40が形成される。 Layer 38, n - layer 39, i layer 40 is formed. 次に図1 Referring now to FIG. 1
5(C)に示すボロンを添加工程においてp ++層41、 P ++ layer 41 in the adding step of boron shown in 5 (C),
-層42を形成する。 to form p - layer 42.

【0188】次に、図15(D)に示すレーザーアニール工程を行い、リン及びボロン添加工程により、非晶質化した結晶性半導体膜3004の結晶性を改善すると同時に、添加した不純物(リン及びボロン)の活性化も行われる。 [0188] Next, the laser annealing step shown in FIG. 15 (D), the phosphorus and boron doping process, while improving the crystallinity of the crystalline semiconductor film 3004 which is amorphous, added impurities (phosphorus and activation of boron) is also performed. なお、このレーザーアニール工程の前に、RT Incidentally, before the laser annealing process, RT
A処理による脱水素化を行っておくとレーザーアニールの際に水素の突沸現象を防ぐことができる。 When they are processed to dehydrogenation A process can prevent bumping phenomenon of the hydrogen during the laser annealing.

【0189】図15(D)に示す状態が得られたら、図13、14に示す実施例10の作製工程に従って、ドライバー回路と画素マトリクス回路とを一体形成したアクティブマトリクス型表示装置を作製する。 [0189] When the state indicated by the obtained Fig. 15 (D), in accordance with the manufacturing steps of the embodiment 10 shown in FIGS. 13 and 14, of manufacturing an active matrix display device which is integrally formed a driver circuit and a pixel matrix circuit.

【0190】〔実施例12〕 本実施例では、実施例1 [0190] In Example 12 This example, Example 1
0、11に示した工程とは異なる構成でアクティブマトリクス型表示装置を作製する場合の例を示す。 An example of a case of manufacturing an active matrix display device in a different configuration than the steps shown in 0,11.

【0191】本実施例の特徴は、まず、レーザー光による溶融結晶化工程、又はRTAによる固相成長による結晶化工程の後、レーザーアニールによる結晶性の改善工程を行わない点にある。 [0191] Features of the present embodiment, first, the melt crystallization process by laser light, or after the crystallization step by solid-phase growth by RTA, lies in not performed crystallinity improvement step by laser annealing. 即ち、結晶化後はそのままリンの添加工程、触媒元素のゲッタリング工程等を実施例1 That is, performing the gettering step like adding step, the catalytic element after crystallization as phosphorus Example 1
0と同様に行う。 0 carried out similar to that.

【0192】そして、本実施例の特徴はチャネル形成領域の結晶性改善工程(不純物の活性化、再結晶化等)を図16に示す様に保護膜55を設けた後で行う点にある。 [0192] The feature of this embodiment lies in that performed after (activation of the impurity, recrystallization, etc.) crystallinity improvement process of the channel forming region of the protective film 55 as shown in FIG. 16 is provided. 即ち、レーザー光は酸化窒化珪素膜でなる保護膜5 That is, the protective film 5 laser light is made of silicon oxynitride film
5を介して照射され、自己整合的にチャネル形成領域5 5 is irradiated through a self-aligned manner channel forming region 5
1〜54に対して行われる。 It is performed on the 1-54.

【0193】この様に図16の状態でレーザーアニールを行うと、ソース/ドレイン領域からのリンやボロンといった不純物の逆拡散(Out Diffusion )を抑えることができる。 [0193] it is possible to suppress the performing laser annealing in the state of FIG. 16 Thus, back diffusion of impurities such as phosphorus or boron from the source / drain regions (Out Diffusion). また、レーザー光のパワー(レーザーエネルギー)も半分位で済むという利点を得ることができる。 Further, it is possible to obtain the advantage that a power (laser energy) also about half of the laser beam.

【0194】なお、本実施例は図面に示された構造に限定されることはない。 [0194] Note that this embodiment is not limited to that shown in the drawings the structure. 実施者は、実施例1〜4で説明したそれぞれのTFT構造の長所を生かして最適な構造を選択して回路設計を行えば良い。 Practitioner may be performed selectively to the circuit design an optimum structure taking advantage of merits of each TFT structure described in Examples 1-4. また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。 Further, this embodiment may be combined with the configuration shown in any other embodiments.

【0195】〔実施例13〕 本実施例では、実施例1 [0195] In Example 13 This example, Example 1
2と同様に、実施例10、11の結晶化直後のレーザーアニール工程を省略した場合の例を示す。 Similar to 2, showing an example of a case is omitted laser annealing process immediately after crystallization of Examples 10 and 11. まず、結晶化工程後はイオンドーピング法を用いてリンを添加しn + First, after the crystallization process by adding phosphorus by an ion doping method n +
層38とn -層39を形成する。 Forming a layer 39 - layer 38 and n. (図12(B)、図1 (FIG. 12 (B), the 1
5(B)参照)。 5 (B) see). 次にイオンドーピング法によりボロンを添加してPTFTとなる半導体層上にp ++層41、p Then p ++ layer 41 on the semiconductor layer which becomes PTFT was added boron by an ion doping method, p
-層42を形成する(図12(B)、図15(B)参照)。 - to form a layer 42 (see FIG. 12 (B), the FIG. 15 (B)).

【0196】この状態でRTAによるアニール工程を行う。 [0196] an annealing step by the RTA in this state. 本実施例ではRTAによるアニール処理によって添加された不純物(リン及びボロン)の活性化と半導体層の脱水素化(質量分離をしないイオンドーピングではリンやボロンと一緒に水素も打ち込まれてしまうため)を行っている。 Impurity in this embodiment is added by the annealing treatment by RTA dehydrogenation activation and semiconductor layer (phosphorus and boron) (for the non ion-doped mass separation would also implanted hydrogen with phosphorus or boron) It is carried out. (図17(A)) (FIG. 17 (A))

【0197】次に、レーザーアニール工程を行い、不純物の添加工程で非晶質化した半導体層を再結晶化させ、 [0197] Next, a laser annealing process, is recrystallized semiconductor layer which is made amorphous by adding step of the impurity,
結晶性を改善する。 To improve the crystallinity. なお、このレーザーアニール工程は半導体層をエッチングして島状半導体層に加工してから行っても良い。 Incidentally, the laser annealing step may be performed after processed into an island-shaped semiconductor layer by etching the semiconductor layer.

【0198】後の工程は実施例10に従えば良い。 [0198] After the step may According to an embodiment 10. なお、本実施例は図面に示された構造に限定されることはない。 Note that this embodiment is not limited to that shown in the drawings the structure. 実施者は、実施例1〜4で説明したそれぞれのT Practitioner, each T described in Examples 1 to 4
FT構造の長所を生かして最適な構造を選択して回路設計を行えば良い。 It may be carried out circuit design by selecting an optimal structure taking advantage of the strengths of the FT structure. また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。 Further, this embodiment may be combined with the configuration shown in any other embodiments.

【0199】〔実施例14〕 本実施例では実施例10 [0199] Example 14 Example 10 In this example
に示した作製工程を基本として、反射型液晶表示装置を作製する場合の例を示す。 The basic manufacturing steps shown, an example of a case of manufacturing a reflective liquid crystal display device. ここで反射型液晶表示装置の画素マトリクス回路の任意の画素の上面図を図18 Here, FIG. A top view of an arbitrary pixel of the pixel matrix circuit of a reflection type liquid crystal display device 18
(A)に示す。 It is shown in (A).

【0200】なお、実施例10で説明した部分と同じところは同一の符号を付して表し、詳細な説明は省略する。 [0200] Incidentally, it represents the same place are denoted by the same reference numerals as the parts described in Example 10, a detailed description thereof will be omitted. また、図18(A)をB−B'で切断した断面図を図18(B)に示す。 Also, it is shown in FIG. 18 (B) a sectional view taken along the line in FIG. 18 (A) to B-B '.

【0201】まず、実施例10と異なる点は容量配線5 [0201] First, the capacitor wiring different from the Example 10 5
9が画素内全面に広がっている点である。 9 is that it spreads over the entire surface in a pixel. 反射型は実施例10に示した様な透過型と違って、開口率を高くするという要求がないため、画素電極61の裏側は全て自由に使えるのである。 Reflective, unlike transmissive like shown in the embodiment 10, since there is no requirement to increase the aperture ratio, the back side of the pixel electrode 61 is of any use freely.

【0202】また、本実施例の場合、ドレイン電極60 [0203] In the case of this embodiment, the drain electrode 60
をも画素内全面に広げ、可能な限り広い範囲で容量配線59と重畳する様に配置する。 Also spread pixel entire surface, arranged so as to overlap with the capacitor wiring 59 in a wide range as possible. こうすることで画素内の殆どを補助容量として利用することができ、大容量を確保することができる。 Can be utilized most of the pixels as an auxiliary capacitor in this way, it is possible to secure a large capacity. 補助容量の誘電体は、陽極酸化膜3004、窒化珪素膜36、酸化窒化珪素膜37となる。 The dielectric of the storage capacitor, the anode oxide film 3004, the silicon nitride film 36, a silicon oxynitride film 37.

【0203】画素電極61は反射性電極であり、反射率の高いアルミニウムまたはアルミニウムを主成分とする材料を用いるのが好ましい。 [0203] The pixel electrode 61 is a reflective electrode, it is preferable to use a material mainly composed of highly reflective aluminum or aluminum. また、本実施例の液晶表示装置を投影型表示装置に利用するなら画素電極表面は平坦であることが好ましい。 Further, it is preferable that the pixel electrode surface if using a liquid crystal display device of the present embodiment to a projection type display device is flat. 逆に直視型表示装置に用いるなら表面に凹凸をつけて乱反射率を増すなどして視野角を広げる工夫が必要である。 Conversely, with the irregularities on the surface if used in direct-view-type display device increase the diffuse reflectance it is necessary to devise to widen the viewing angle and the like.

【0204】なお、本実施例は図面に示された構造に限定されることはない。 [0204] Note that this embodiment is not limited to that shown in the drawings the structure. 実施者は、実施例1〜4で説明したそれぞれのTFT構造の長所を生かして最適な構造を選択して回路設計を行えば良い。 Practitioner may be performed selectively to the circuit design an optimum structure taking advantage of merits of each TFT structure described in Examples 1-4. また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。 Further, this embodiment may be combined with the configuration shown in any other embodiments.

【0205】〔実施例15〕 本実施例では、実施例1 [0205] In Example 15 This example, Example 1
0に示した液晶表示装置におけるBM(ブラックマトリクス)の構成に関する説明を行う。 The description about the configuration of BM (black matrix) in the liquid crystal display device shown in 0.

【0206】まず、実施例10の作製工程に従って層間絶縁膜56の形成までを行う。 [0206] First, up to the formation of the interlayer insulating film 56 in accordance with the manufacturing steps of the embodiment 10. 本実施例では層間絶縁膜56として感光性を有するアクリル樹脂を用いる。 In this embodiment, an acrylic resin having photosensitivity as an interlayer insulating film 56. そして、層間絶縁膜56をパターニングした後、ハーフエッチングして凹部65、66を形成する。 Then, after patterning the interlayer insulating film 56, to form a recess 65 and 66 by half etching. (図19 (Fig. 19
(A)) (A))

【0207】図19(A)の状態を得たら、黒色樹脂(図示せず)を全面に形成する。 [0207] After obtaining the state in FIG. 19 (A), to form a black resin (not shown) on the entire surface. 黒色樹脂としてはグラファイト、カーボン、色素等を含んだ有機性樹脂膜を用いることができる。 The black resin may be used graphite, carbon, an organic resin film containing a dye or the like. 有機性樹脂膜はポリイミドやアクリル等が用いられる。 The organic resin film of polyimide or acrylic or the like is used. 本実施例ではグラファイトを分散させた感光性アクリル樹脂を利用する。 In this embodiment utilizes a photosensitive acrylic resin dispersed graphite.

【0208】こうして黒色樹脂を形成したら、凹部6 [0208] Thus After forming the black resin, the recess 6
5、66を形成した領域のみを選択的に露光して、その部分のみに黒色樹脂を残すことが可能である。 5,66 selectively exposes only the region forming the, it is possible to leave a black resin only to that portion. その後、 after that,
酸素プラズマ雰囲気でアッシングを行い、平坦性を高めることも有効である。 Ashing with oxygen plasma atmosphere, it is also effective to improve planarity.

【0209】こうして黒色樹脂からなるブラックマトリクス67、68を形成したら、次にITO膜で構成される画素電極69を形成する。 [0209] After thus forming the black matrix 67 and 68 made of a black resin, and then forming the formed pixel electrode 69 of ITO film. 本実施例では画素電極69 In this embodiment the pixel electrode 69
の端部とブラックマトリクス68の端部とが重畳する(画素電極の端面がBMより内側にある)様に画素電極69をパターニングする。 End and an end portion of the black matrix 68 overlaps (the end surface of the pixel electrode is higher than the inside BM) patterning the pixel electrode 69 in like.

【0210】以上の様にして図19(B)に示す様な構造のアクティブマトリクス基板が完成する。 [0210] The active matrix substrate of the structure as shown in FIG. 19 (B) in the above manner is completed. 後は公知のセル組み工程を行えば、液晶表示装置を作製することが可能である。 After be performed known cell assembling process, it is possible to produce a liquid crystal display device. 本実施例の様なブラックマトリクスは他の配線との間で寄生容量を形成しないという利点がある。 A black matrix, such as in this embodiment has the advantage of not forming a parasitic capacitance with other wiring.

【0211】なお、本実施例は図面に示された構造に限定されることはない。 [0211] Note that this embodiment is not limited to that shown in the drawings the structure. 実施者は、実施例1〜4で説明したそれぞれのTFT構造の長所を生かして最適な構造を選択して回路設計を行えば良い。 Practitioner may be performed selectively to the circuit design an optimum structure taking advantage of merits of each TFT structure described in Examples 1-4. また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。 Further, this embodiment may be combined with the configuration shown in any other embodiments.

【0212】〔実施例16〕 本実施例では実施例15 [0212] Embodiment In Example 16 This Example Example 15
とは異なるブラックマトリクスを用いた場合の例について説明する。 It will be described an example of a case of using a different black matrix and. 具体的にはブラックマトリクスとして、導電性膜を用いる場合の例を示す。 Specifically as a black matrix, an example of a case of using a conductive film.

【0213】図20において、56は有機性樹脂膜からなる層間絶縁膜、71〜74は導電性膜からなるブラックマトリクスまたはブラックマトリクスを兼ねる配線パターンである。 [0213] In FIG. 20, an interlayer insulating film made of an organic resin film 56, 71 to 74 is a wiring pattern serving as a black matrix or a black matrix made of a conductive film. 導電性膜としては、チタン膜、クロム膜、チタンとアルミニウムの積層膜などを用いることができる。 As the conductive film, it is possible to use a titanium film, a chromium film, and laminated films of titanium and aluminum.

【0214】また、本実施例のブラックマトリクスは導電性であるため、ブラックマトリクスとしての役割以外に様々な活用方法がある。 [0214] Also, the black matrix of the present embodiment, since a conductive, there is a variety of things besides role as a black matrix. まず、71で示されるパターンはコモン電位(接地電位)に固定されたブラックマトリクスである。 First, the pattern indicated by 71 is a black matrix which is fixed to the common potential (ground potential). また、72で示されるパターンはCMO The pattern indicated by 72 CMO
S回路のドレイン電極と接続し、取り出し配線として利用される。 Connected to the drain electrode of the S circuit, it is used as the lead-out wires. この様に本実施例を用いれば多層配線構造が容易に実現できる。 Multi-layer wiring structure using the present embodiment in this manner can be easily realized.

【0215】また、73で示されるパターンはCNMO [0215] In addition, the pattern shown by the 73 CNMO
S回路のソース電極と接続しており、接続配線として機能とブラックマトリクスとしての機能とを有している。 It is connected to the source electrode of the S circuit, and a function of a function and a black matrix as connection wiring.
また、74で示されるパターンは画素マトリクス回路に配置されるブラックマトリクスであり、基本的に配線やTFT上に設けられる。 The pattern indicated by 74 is a black matrix in the pixel matrix circuit is provided basically wiring and the TFT.

【0216】そして、ブラックマトリクス(またはブラックマトリクスを兼ねる配線)71〜74の上には再び層間絶縁膜75が設けられる。 [0216] Then, the interlayer insulating film 75 again on the black matrix (or black matrix wiring serving as a) 71 to 74 are provided. この層間絶縁膜75は酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜またはそれらの積層膜で構成される。 The interlayer insulating film 75 is a silicon oxide film, a silicon nitride film, a silicon oxynitride film, composed of an organic resin film, or a lamination film thereof. この層間絶縁膜7 The interlayer insulating film 7
5は後に補助容量の誘電体として機能する。 5 functions as a dielectric of the storage capacitor after.

【0217】こうして層間絶縁膜75を形成したら、コンタクトホールを形成してITOでなる画素電極76を形成する。 [0217] After thus forming the interlayer insulating film 75 to form a pixel electrode 76 made of ITO to form a contact hole. なお、画素マトリクス回路内ではブラックマトリクス74と画素電極76との間で補助容量77が形成される。 The auxiliary capacitance 77 between the black matrix 74 and the pixel electrode 76 in the pixel matrix circuit is formed.

【0218】ここで画素マトリクス回路のブラックマトリクスの配置例を図21に示す。 [0218] Here we show an example of arrangement of the black matrix of the pixel matrix circuit in FIG 21. 図21は図14(A) Figure 21 Figure 14 (A)
に示される構造に対してブラックマトリクス78を重ね合わせた場合の配置例である。 It is an arrangement example of superimposed black matrix 78 on the structure shown in. なお、79で示される太線が画素電極、80は画素電極79と下方のドレイン電極とのコンタクト部である。 Incidentally, bold lines pixel electrodes shown at 79, 80 denotes a contact portion between the drain electrode of the lower and the pixel electrode 79.

【0219】ブラックマトリクス78は基本的に配線やTFT上を覆い、映像表示領域81やコンタクト部80 [0219] The black matrix 78 covers essentially wiring or above TFT, video display area 81 and contact portion 80
にのみ開口窓を有する。 It has an opening window only. 本実施例の様な透過型液晶表示装置においては、ブラックマトリクスの占有面積を減らし、映像表示領域81の面積を広げる(開口率を向上する)ことが最重要課題となる。 In the transmission type liquid crystal display device, such as in the present embodiment reduces the area occupied by the black matrix (to improve the aperture ratio) area to widen the image display area 81 that is the most important issue.

【0220】なお、本実施例は図面に示された構造に限定されることはない。 [0220] Note that this embodiment is not limited to that shown in the drawings the structure. 実施者は、実施例1〜4で説明したそれぞれのTFT構造の長所を生かして最適な構造を選択して回路設計を行えば良い。 Practitioner may be performed selectively to the circuit design an optimum structure taking advantage of merits of each TFT structure described in Examples 1-4. また、本実施例は他の全ての実施例に示される構成との組み合わせが可能である。 Further, this embodiment may be combined with the configuration shown in any other embodiments.

【0221】〔実施例17〕 本実施例では、実施例1 [0221] In Example 17 This example, Example 1
0に示した構造とは異なるTFT構造でアクティブマトリクス基板を作製した場合の例を説明する。 The structure shown in 0 will be described an example of a case of manufacturing an active matrix substrate in different TFT structure.

【0222】図22に示す構造において最も重要な点は、各半導体層(ソース/ドレイン領域)の最上部は第1の導電層(n +領域またはp ++領域)であり、各導電層は一旦保護膜55及び層間絶縁膜56で覆われ、その上で取り出し電極81〜85が電気的に接続している点にある。 [0222] The most important point in the structure shown in FIG. 22, a respective semiconductor layer and the first conductive layer is uppermost (source / drain region) (n + regions or p ++ region), each conductive layer once covered with a protective film 55 and the interlayer insulating film 56, the electrodes 81 to 85 is taken out thereon is in that are electrically connected.

【0223】この様な構造とする場合、チャネル形成領域を形成する際のチャネルエッチング工程はレジストマスクを用いて行うことになる。 [0223] If a such a structure, the channel etching process for forming a channel forming region will be carried out by using a resist mask. その上で保護膜55と層間絶縁膜56を形成して、取り出し電極87〜91を形成する。 Moreover by forming a protective film 55 and the interlayer insulating film 56, the forming the extraction electrodes 87-91.

【0224】本実施例の構造の様に、各取り出し電極(ソース/ドレイン電極又は引回し配線として機能する)87〜91を層間絶縁膜56によってゲイト電極から引き離すことでソース/ドレイン電極とゲイト電極との間の寄生容量をさらに低減することが可能である。 [0224] As the structure of this embodiment, the take-out electrode (source / drain electrode or function as a lead wiring) 87-91 source / drain electrode and the gate electrode by separating from the gate electrode by an interlayer insulating film 56 it is possible to further reduce the parasitic capacitance between the. 層間絶縁膜56として、比誘電率の小さい有機性樹脂材料を用いればさらに効果的である。 As the interlayer insulating film 56, is more effective by using the small organic resin material dielectric constant.

【0225】なお、本実施例の構成は、実施例1〜4で示したTFTに対しても適用することが可能であり、無論、他の全ての実施例と組み合わせることが可能である。 [0225] Note that the structure of this embodiment can be applied to TFT shown in Examples 1 to 4, of course, can be combined with any of the other embodiments. また、本実施例は図面に示された構造に限定されることはない。 Further, this embodiment is not limited to that shown in the drawings the structure. 実施者は、実施例1〜4で説明したそれぞれのTFT構造の長所を生かして最適な構造を選択して回路設計を行えば良い。 Practitioner may be performed selectively to the circuit design an optimum structure taking advantage of merits of each TFT structure described in Examples 1-4.

【0226】〔実施例18〕 本実施例では、実施例1 [0226] In Example 18 This example, Example 1
0〜18に示した構成のアクティブマトリクス基板において、外部端子との接続構造に関する説明を行う。 In an active matrix substrate having the structure shown in 0 to 18, a description about the connection structure between external terminals. なお、図23は外部端子(代表的にはフレキシブルプリントサーキット(FPC))と接続する端子部(以下、F Note that FIG. 23 is a terminal portion to be connected to an external terminal (flexible printed circuit typically (FPC)) (hereinafter, F
PC取付け部と呼ぶ)の拡大図であってアクティブマトリクス基板の端部に位置する。 An enlarged view of a referred to as a PC mounting portion) situated at the end of the active matrix substrate.

【0227】また、図23おいて、101はガラス基板、86は絶縁層であり、実際には図1(A)に示される下地膜102、窒化珪素膜104及び酸化窒化珪素膜105との積層構造で構成される。 [0227] Further, FIG. 23 Oite, 101 is a glass substrate, 86 is an insulating layer, actually laminated between the base film 102, a silicon nitride film 104 and silicon oxynitride film 105 shown in FIG. 1 (A) composed of a structure. また、その上には第2の配線層87が形成されている。 The second wiring layer 87 is formed thereon. この第2の配線層8 The second wiring layer 8
7は外部端子からの信号をソース/ドレイン電極やゲイト電極等へ伝達するための接続配線層である。 7 is a connection wiring layer for transmitting signals from the external terminal to the source / drain electrode and the gate electrode or the like.

【0228】本実施例の特徴は、まず、第2の配線層8 [0228] Features of the present embodiment, first, second wiring layers 8
7が直接ガラス基板101に接している点である。 7 is the point that is in contact with the glass substrate 101 directly. この構造を実現するためには、実施例1で説明した3回目のパターニング工程において、図23に示されるFPC取付け部に存在する絶縁層86を完全に取り除く必要がある。 In order to realize this structure, in the third patterning process described in Example 1, it is necessary to completely remove the insulating layer 86 present on the FPC mounting portion shown in FIG. 23. 第2の配線層87の下地を固いガラス基板としておくとFPCをしっかりと圧着することができる。 If you leave the underlying second wiring layer 87 and hard glass substrate can be firmly crimp the FPC.

【0229】また、FPC取付け部においては、その後の工程で層間絶縁膜56も部分的に除去し、その上のI [0229] In the FPC mounting portion, the interlayer insulating film 56 in the subsequent step to be partially removed, I thereon
TO膜57が第2の配線層86と接触する様な構造とする。 TO film 57 is structured such as to contact the second wiring layer 86. このITO膜57は少なくともFPC取付け部で第2の配線層86上に積層されていれば良く、場合によっては電極パッドとしてFPC取付け部のみに独立のパターンとして形成しても良い。 The ITO film 57 need only be stacked on the second wiring layer 86 at least FPC mounting portion, in some cases may be formed as an independent pattern only the FPC mounting portion as an electrode pad.

【0230】このITO膜57は後に異方性導電膜88 [0230] Anisotropic conductive film 88 after the ITO film 57
を形成した際に異方性導電膜中に含まれる導電性粒子(金コーティングしたシリカガラスなど)がITO膜にめり込みオーミック接触を良好なものとするためのバッファ層として機能する。 Conductive particles contained in the anisotropic conductive film at the time of forming the (gold coated silica glass) functions as a buffer layer for a favorable ohmic contact sinking the ITO film.

【0231】そして、FPC取付け部を図23の様な構造としたら、異方性導電膜88を用いてFPC端子89 [0231] Then, when the FPC mounting portion and such structure of FIG. 23, FPC terminal 89 by using an anisotropic conductive film 88
を圧着する。 The crimping. こうして図23に示す様な接続構造を実現することができる。 Thus it is possible to realize a connection structure as shown in FIG. 23. この様な接続構造を実施例10〜2 Such a connection structure Example 10-2
0に示したアクティブマトリクス基板に適用すると外部端子との良好な電気接続が可能となる。 Once applied to the active matrix substrate shown in 0 enables good electrical connections with external terminals.

【0232】〔実施例19〕 本実施例では、大型ガラス基板上に本願発明のTFTを形成するにあたってパターニングの効率を改善するための工夫について説明する。 [0232] In Example 19 This example describes devised to improve the efficiency of the patterning in forming the TFT of the present invention on a large glass substrate.

【0233】大型ガラス基板上に微細な半導体回路を作製する場合、ガラス基板の反りや縮みによるパターニング誤差が問題となる。 [0233] for manufacturing a minute semiconductor circuit on a large glass substrate, patterning errors due glass substrate warpage or shrinkage is problematic. そのため、ステッパーと呼ばれる露光装置を用いた露光法が注目されている。 Therefore, the exposure method using the exposure apparatus called a stepper has been noted. ステッパー露光では、1枚のレチクル内のある一部のみを部分的に露光することが可能である。 In stepper exposure it can be partially exposed only a portion with the single reticle.

【0234】本実施例の場合、1枚のレチクルに対してドライバー回路、画素マトリクス回路といった必要な回路パターンを部分毎に形成する。 [0234] In this embodiment, to form a driver circuit for one reticles, the required circuit pattern such as a pixel matrix circuit for each partial. また、この時、同一構造の繰り返しとなる領域は同一回路パターンの繰り返し露光で形成する。 At this time, repetition and a region of the same structure is formed by repeating exposure of the same circuit pattern.

【0235】図24において、A、C、G、Iパターンはドライバー回路の端部を作製するための回路パターンである。 [0235] In FIG. 24, A, C, G, I pattern is a circuit pattern for making an end portion of the driver circuit. また、B、Hパターンは水平走査用ドライバー回路の繰り返し回路パターン、D、Fパターンは垂直走査用ドライバー回路の繰り返し回路パターンである。 Also, B, H pattern is repeated circuit pattern of repeated circuit pattern, D, F pattern vertical scanning driver circuit of the horizontal scanning driver circuit. また、Eパターンは画素マトリクス回路の繰り返し回路パターンである。 Also, E pattern is repeated circuit pattern of the pixel matrix circuit.

【0236】この様に、同一構造の回路が連続的に接続して構成される様なドライバー回路や画素マトリクス回路は、端部のみは専用の回路パターンで形成して、内部は完全に同一回路パターンを繰り返し利用して全体のパターン形成を行う。 [0236] In this way, the driver circuit and the pixel matrix circuit such as circuit is constituted by continuously connecting the same structure, only the end portion is formed with the circuit pattern of the dedicated, internal completely identical circuit carry out the whole of the pattern formed by repeated use of the pattern.

【0237】この方式を用いると、回路パターンを共用できるため、1枚のレチクルに書き込む回路パターンが少なくなり、レチクルの縮小化が図れる。 [0237] With this method, it is possible to share a circuit pattern, a circuit pattern is reduced to be written on one reticle, reduction of the reticle can be achieved. また、1枚のレチクルを使い回すことで、どの様な大型基板に対しても対応できるので、マスクチェンジする時間が省かれ、 In addition, by turning to use one of the reticle, so also it can respond to any kind of large-sized substrate, time to mask change is omitted,
スループットが向上する。 Throughput can be improved.

【0238】なお、例えば画素マトリクス回路がSXG [0238] It should be noted, for example, the pixel matrix circuit is SXG
Aである場合、行方向には1280画素が並び、列方向には If it is A, lined 1280 pixels in the row direction, the column direction
1024画素が並ぶ。 1024 pixels are aligned. 従って、前述のEパターンの行方向に Thus, in the row direction of the aforementioned E pattern
256個分の画素に相当するパターン回路を書き込んでおけば、行方向は5回の繰り返し露光で終了する。 If writing a pattern circuit corresponding to 256 of pixel row direction is completed in 5 iterations exposure. また、 Also,
列方向に256 個分の画素に相当するパターン回路を書き込んでおけば、列方向は4回の繰り返し露光で終了する。 If writing a pattern circuit corresponding to 256 of pixel in the column direction, the column direction ends at repeated exposure of 4 times.

【0239】この様に、行方向及び列方向の繰り返し露光回数をそれぞれn、mとし、行方向及び列方向の画素数をそれぞれX、Yとすると、画素マトリクス回路を形成するための回路パターン内には行方向にX/n、列方向にY/mの画素パターンを書き込んでおく必要がある。 [0239] Thus, the row and column directions of a repeat exposure times respectively n, and m, X row and column directions of the pixel number respectively, when Y, in the circuit pattern for forming a pixel matrix circuit it is necessary to write the pixel pattern of the Y / m in the row direction X / n, in the column direction in the. この規則性を利用すれば、ATV(アドバンストT By using this regularity, ATV (Advanced T
V)の様な1920×1080画素といった高精細なディスプレイも容易に実現することができる。 High-resolution display, such as a 1920 × 1080 pixels V) can also be easily realized.

【0240】〔実施例20〕 本実施例では実施例10 [0240] Example 20 Example 10 In this example
〜17に示した構成のアクティブマトリクス基板を用いてAMLCD(アクティブマトリクス型液晶表示装置) AMLCD using an active matrix substrate having the structure shown in to 17 (active matrix type liquid crystal display device)
を構成した場合の例について説明する。 For example when configured will be described. なお、本実施例のAMLCDは駆動回路及び画素マトリクス回路を同一基板上に作製された逆スタガ型TFTで構成している。 Incidentally, AMLCD of this embodiment is constituted by the reverse stagger type TFT manufactured a driving circuit and a pixel matrix circuit on the same substrate.
また、駆動回路はCMOS回路を基本として回路構成がなされているので消費電力が低い。 The driver circuit with low power consumption because the circuit configuration is made as a basic CMOS circuits.

【0241】ここで本実施例のAMLCDの外観を図2 [0241] Figure 2 the appearance of AMLCD of this Example where
5に示す。 5 to show. 図25(A)において、1101はアクティブマトリクス基板であり、その上には本願発明のTFT In FIG. 25 (A), 1101 is an active matrix substrate, TFT of the present invention thereon
によって画素マトリクス回路1102、ソース側駆動回路1103、ゲイト側駆動回路1104が構成されている。 Pixel matrix circuit 1102, a source side driving circuit 1103, a gate side driving circuit 1104 is constituted by. また、1105は対向基板である。 Also, 1105 is the opposing substrate.

【0242】本実施例のAMLCDはアクティブマトリクス基板1101と対向基板1105とが端面を揃えて貼り合わされている。 [0242] AMLCD of this embodiment and the active matrix substrate 1101 and a counter substrate 1105 are bonded by aligning the end faces. ただし、ある一部だけは対向基板1105を取り除き、露出したアクティブマトリクス基板に対してFPC(フレキシブル・プリント・サーキット)1106を接続してある。 However, only certain portions removes the counter substrate 1105, are connected to FPC (flexible printed circuit) 1106 to the active matrix substrate exposed. このFPC1106によって外部信号を回路内部へと伝達する。 This FPC1106 transmitting an external signal to the internal circuit.

【0243】また、FPC1106を取り付ける面を利用してICチップ1107、1108が取り付けられている。 [0243] Moreover, IC chip 1107 and 1108 are attached using surface mounting the FPC1106. これらのICチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路など、様々な回路をシリコン基板上に形成して構成される。 Processing circuit of the IC chip video signal, a timing pulse generating circuit, gamma correction circuit, a memory circuit, arithmetic circuit, configured to form various circuits on a silicon substrate. 図8では2個取り付けられているが、1個でも良いし、さらに複数個であっても良い。 While mounted two in FIG. 8, it may be one, or may also be a plurality.

【0244】また、図25(B)の様な構成もとりうる。 [0244] In addition, it may also take such a configuration shown in FIG. 25 (B). 図25(B)において図25(A)と同一の部分は同じ符号を付してある。 Identical parts 25 and (A) in FIG. 25 (B) are denoted by the same reference numerals. ここでは図25(A)でICチップが行っていた信号処理を、同一基板上にTFTでもって形成されたロジック回路1109によって行う例を示している。 Here is an example for performing signal processing IC chip was performed in FIG. 25 (A), the by the logic circuit 1109 which is formed with a TFT on the same substrate.

【0245】この場合、ロジック回路1109も駆動回路1103、1104と同様にCMOS回路を基本として構成され、本願発明を利用した逆スタガ型TFTで作製することが可能である。 [0245] In this case, the logic circuit 1109 is also configured as a basic CMOS circuit like the drive circuit 1103 and 1104, it is possible to produce a reverse stagger type TFT using the present invention.

【0246】また、本願発明を利用したTFTはAML [0246] In addition, TFT using the present invention is AML
CDのスイッチング素子として以外にも、EL(エレクトロルミネッセンス)表示装置のスイッチング素子として利用することも可能である。 Besides as a switching element of a CD, it is also possible to use as a switching element of an EL (electroluminescent) display device. また、イメージセンサ等の回路を本願発明のボトムゲイト型TFTで構成することもできる。 It is also possible to construct the circuit such as an image sensor in a bottom gate type TFT of the present invention.

【0247】以上の様に、本願発明を利用したTFTでもって様々な電気光学装置を作製することが可能である。 [0247] As described above, it is possible to have a TFT using the present invention to produce a variety of electro-optical devices. なお、本明細書中において電気光学装置とは、電気的信号を光学的信号に変換する装置またはその逆を行う装置と定義する。 Note that the electro-optical device in this specification, is defined as an electrical signaling device which performs device or vice versa converting the optical signal.

【0248】また、本実施例のAMLCDを作製するにあたってブラックマトリクスは対向基板側に設けても良いし、アクティブマトリクス基板に設ける構成(BM o [0248] Further, a black matrix when making the AMLCD of this embodiment may be provided on the counter substrate side, provided on the active matrix substrate (BM o
n TFT)としても良い。 n TFT) may be used.

【0249】また、カラーフィルターを用いてカラー表示を行っても良いし、ECB(電界制御複屈折)モード、GH(ゲストホスト)モードなどで液晶を駆動し、 [0249] Further, it may be carried out a color display using a color filter, ECB (electrically controlled birefringence) mode, the liquid crystal is driven in such GH (guest-host) mode,
カラーフィルターを用いない構成としても良い。 The color filter may be configured to not using.

【0250】また、特開昭8-15686 号公報に記載された技術の様に、マイクロレンズアレイを用いる構成にしても良い。 [0250] Also, as in the technique described in JP-A-8-15686, it may be configured to use a microlens array.

【0251】〔実施例21〕 実施例20に示したAM [0251] AM shown in Example 21 Example 20
LCDは、様々な電子機器のディスプレイとして利用される。 LCD is used as a display for various electronic devices. なお、本実施例に挙げる電子機器とは、AMLC Note that the electronic equipment listed in this example, AMLC
Dに代表される電気光学装置を搭載した製品と定義する。 It is defined as a product on which an electro-optical device typified by D.

【0252】その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションTV、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ(ノート型を含む)、携帯情報端末(モバイルコンピュータ、携帯電話等)などが挙げられる。 [0252] Examples of such electronic equipment, a video camera, a still camera, a projector, a projection TV, a head-mounted display, a car navigation system, a personal computer (including a laptop), a portable information terminal (mobile computer, mobile phone, etc.), etc. and the like. それらの一例を図26に示す。 Examples of these are shown in Figure 26.

【0253】図26(A)は携帯電話であり、本体20 [0253] FIG. 26 (A) is a mobile phone, which includes a main body 20
01、音声出力部2002、音声入力部2003、表示装置2004、操作スイッチ2005、アンテナ200 01, an audio output portion 2002, an audio input portion 2003, a display device 2004, an operation switch 2005, an antenna 200
6で構成される。 Consisting of 6. 本願発明は表示装置2004等に適用することができる。 The present invention can be applied to the display device 2004 and the like.

【0254】図26(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部21 [0254] Figure 26 (B) shows a video camera including a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 21
06で構成される。 06 consists of. 本願発明は表示装置2102に適用することができる。 The present invention can be applied to the display device 2102.

【0255】図26(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示装置2205で構成される。 [0255] Figure 26 (C) is a mobile computer, and a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display device 2205. 本願発明は表示装置22 The present invention relates to a display device 22
05等に適用できる。 It can be applied to the 05 or the like.

【0256】図26(D)はヘッドマウントディスプレイであり、本体2301、表示装置2302、バンド部2303で構成される。 [0256] Figure 26 (D) shows a head mount display, a main body 2301, a display device 2302, and a band portion 2303. 本発明は表示装置2302に適用することができる。 The present invention can be applied to the display device 2302.

【0257】図26(E)はリア型プロジェクターであり、本体2401、光源2402、表示装置2403、 [0257] Figure 26 (E) shows a rear type projector, a main body 2401, a light source 2402, a display device 2403,
偏光ビームスプリッタ2404、リフレクター240 A polarization beam splitter 2404, reflectors 240
5、2406、スクリーン2407で構成される。 5,2406, and a screen 2407. 本発明は表示装置2403に適用することができる。 The present invention can be applied to the display device 2403.

【0258】図26(F)はフロント型プロジェクターであり、本体2501、光源2502、表示装置250 [0258] Figure 26 (F) shows a front type projector, a main body 2501, a light source 2502, a display device 250
3、光学系2504、スクリーン2505で構成される。 3, an optical system 2504 and a screen 2505. 本発明は表示装置2503に適用することができる。 The present invention can be applied to the display device 2503.

【0259】以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 [0259] As described above, the applicable range of the present invention can be applied to very wide, the electronic devices in all fields. また、他にも電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。 In addition, the other in an electric bulletin board, can also be utilized in such an advertising display.

【0260】〔実施例22〕 本実施例では、本願発明の逆スタガ型TFTを用いて構成した回路の構成例について説明する。 [0260] In Example 22 This example describes construction of a circuit constituted by using the reverse stagger-type TFT of the present invention. ここではまず、シフトレジスタ回路を構成した場合の例について図27を用いて説明する。 Here, first, an example of a case where the shift register circuit is described with reference to FIG. 27. なお、本実施例では実施例10に示した構成の層構造を採用している。 In the present embodiment employs a layer structure of the structure shown in Example 10.

【0261】また、図27(A)はシフトレジスタ回路の任意の1段のみを取り出した回路パターンであり、図27(B)はその等価回路図である。 [0261] Further, FIG. 27 (A) is any circuit pattern by extracting only one stage of the shift register circuit, FIG. 27 (B) is an equivalent circuit diagram. 本実施例では図2 In the present embodiment 2
7(A)と図27(B)との位置関係が概ね対応しているので、図27(A)の説明において、必要に応じて図27(B)の符号を参照する。 The positional relationship 7 (A) and FIG. 27 (B) are generally compatible, in the description of FIG. 27 (A), if necessary to see the sign of FIG. 27 (B).

【0262】図27(A)において、TFT(a)〜T [0262] In FIG. 27 (A), TFT (a) ~T
FT(d)及びTFT(g)〜TFT(j)で構成される回路はクロックドインバータ回路、TFT(e)、T FT (d) and TFT (g) ~TFT circuit composed of (j) is clocked inverter circuits, TFT (e), T
FT(g)で構成される回路はインバータ回路である。 Circuit constituted by FT (g) is an inverter circuit.
なお、TFT(e)はダブルゲイト構造のTFTを用いている。 Incidentally, TFT (e) uses a TFT of double gate structure.

【0263】また、1201はCLK線(クロック信号線)、1202は反転CLK線(反転クロック信号線)、1203はGND配線(グランド線)、1204 [0263] Further, 1201 CLK line (clock signal line), 1202 inverted CLK line (inverted clock signal line), 1203 GND wiring (ground line), 1204
はVdd線(電源線)である。 Is a Vdd line (power supply line). これらの左上がりの斜線模様で示される配線は全て第2の配線層(図13(A) All wiring hatched pattern of these left-side up and the second wiring layer (FIG. 13 (A)
の45〜50で示される)である。 It is shown as) at 45-50 in.

【0264】また、例えば1205で示される配線はT [0264] Also, for example, a wiring indicated by 1205 T
FT(a)のゲイト電極として機能する。 Serves as a gate electrode of the FT (a). この様に、右上がりの斜線模様で示される配線層は全て第1の配線層(図12(A)の32〜35で示される)であり、これら第1の配線層と半導体層とが重なる部分を特にゲイト電極と呼ぶ。 Thus, a first wiring layer all the wiring layers shown in cross-hatched upward to the right (indicated by 32-35 in FIG. 12 (A)), overlap with these first wiring layer and the semiconductor layer particularly called a gate electrode portion.

【0265】本実施例では、TFTのソース側にはオーバーラップ領域(図中、ovと示す)を設けた構成とし、 [0265] In this embodiment, the source side of the TFT and structure provided with overlapping regions (shown as ov),
ドレイン側にはマスクオフセット領域(図中、ofと示す)を設けた構成としている。 The drain side has a configuration in which a mask offset region (shown as of). 従って、図27(B)においてTFT(a)〜(d)で構成されるクロックドインバータ回路を例にとると、上から順にov/of/ov/of Therefore, taking the example of clocked inverter circuit composed of a TFT in FIG. 27 (B) (a) ~ (d), ov from top to bottom / of / ov / of
/of/ov/of/ovとなる。 / A of / ov / of / ov.

【0266】即ち、TFT(a)と(b)の部分では実施例10で説明した画素TFTのダブルゲイト構造とほぼ同じ構成となっているため、ov/of/ov/ofの様に繰り返される。 [0266] That is, since the in the portion of the TFT (a) and (b) almost the same structure as the double gate structure of a pixel TFT described in Example 10 is repeated as the ov / of / ov / of . また、TFT(b)と(c)の部分ではN Further, N represents the portion of the TFT (b) and (c)
TFTとPTFTとでドレイン電極を共通化したCMO CMO in common the drain electrode in the TFT and the PTFT
S構造を構成しているので、実施例5で説明した様にov Since constitute a S configuration, ov As described in Example 5
/of/of/ovの様な構成となる。 / Of / of / be such a configuration of ov.

【0267】他の回路も基本的には同様であり、TFT [0267] Other circuit also is the same basically, TFT
(e)はダブルゲイト構造であるのでGND線1203 (E) the GND line since it is a double-gate structure 1203
と接続する側から順に、ov/of/ov/ofの様な構成となる様に各TFT構造が決定されている。 And in order from the side to be connected, the TFT structure so as to be such a structure of the ov / of / ov / of is determined.

【0268】以上の様な構成によって、動作速度を落とすことなく耐圧特性を高めた信頼性の高い半導体回路を構成することができる。 [0268] With the above-described configuration, it is possible to constitute a high semiconductor circuit reliability with enhanced without breakdown voltage characteristic lowering the operation speed. また、その様な半導体回路を用いることで電気光学装置の信頼性を高めることが可能である。 Further, it is possible to enhance the reliability of the electro-optical device by using such a semiconductor circuit.

【0269】〔実施例23〕 本実施例では、本願発明の逆スタガ型TFTを用いて構成した回路の構成例について説明する。 [0269] In Example 23 This example describes construction of a circuit constituted by using the reverse stagger-type TFT of the present invention. まず、バッファ回路(図面左)及びアナログスイッチ回路(図面右)を構成した場合の例について図28を用いて説明する。 First, an example of a case where the buffer circuit (drawing left) and analog switch circuits (drawing right) will be described with reference to FIG. 28. なお、本実施例では実施例20に示した構成の層構造を採用している。 In the present embodiment employs a layer structure of the structure shown in Example 20. また、図2 In addition, FIG. 2
8(A)は回路パターンであり、図28(B)はその等価回路図である。 8 (A) is a circuit pattern, FIG. 28 (B) is an equivalent circuit diagram.

【0270】図28(A)の回路パターンにおいて、T [0270] In the circuit pattern of FIG. 28 (A), T
FT(a')〜(h')が本願発明を利用したTFTであり、TFT(a')、(b')及びTFT(c')、 FT (a ') ~ (h') is a TFT which utilizes the present invention, TFT (a '), (b') and TFT (c '),
(d')でそれぞれ一つのバッファ回路を構成している。 It constitutes one of the buffer circuit, respectively (d '). また、バッファ回路は画素マトリクス回路と同様に液晶表示装置内では最大の動作電圧で動作するので高耐圧特性が要求される。 The buffer circuit is so operated at the maximum operating voltage in the liquid crystal display device similar to the pixel matrix circuit is high withstand voltage characteristics are required.

【0271】また、TFT(e')、(f')及びTF [0271] In addition, TFT (e '), (f') and TF
T(g')、(h')PTFT)のペアでそれぞれ一つのアナログスイッチ回路を構成している。 T (g '), (h' constituting the analog switch circuits of a respective one of a pair of) PTFT). アナログスイッチ回路もまた画素マトリクス回路と同様の動作電圧で動作するので高耐圧特性が要求される。 Analog switch circuit is also high withstand voltage characteristics are required because to operate at the operating voltage of the same as the pixel matrix circuit.

【0272】ここでTFT(a')及び(b')で構成されるバッファ回路に注目して説明する。 [0272] will be described by focusing on configured buffer circuit wherein at TFT (a ') and (b'). 1301はT 1301 T
FT(a')のソース電極(Vdd線)、1302はT FT source electrode (Vdd line) of (a '), 1302 is T
FT(b')のソース電極(GND線)、1303はT FT source electrode (GND line) of (b '), 1303 is T
FT(a')及びTFT(b')の共通ドレイン電極(出力信号線)、1304は共通ゲイト電極(入力信号線)である。 FT (a ') and TFT (b' common drain electrode (output signal line) of), 1304 is a common gate electrode (input signal lines).

【0273】また、1305はドレイン領域側の第1導電層(n +層)、1306はソース側の第1導電層(n [0273] Also, the first conductive layer of the drain region side is 1305 (n + layer), a first conductive layer on the source side 1306 (n
+層)、1307は薄膜化されたi層である。 + Layer), 1307 is the i-layer thinned. なお、T In addition, T
FT(b')の方も同様の構造であり、n +層の代わりにp ++層が設けられている。 A similar structure towards FT (b '), p ++ layer is provided in place of the n + layer.

【0274】このバッファ回路は高耐圧特性を得るために実施例5に示した構成を採用している。 [0274] The buffer circuit employs the structure shown in Example 5 to obtain a high breakdown voltage characteristic. 即ち、ソース側にはオーバーラップ領域(ov)が形成され、ドレイン側にはマスクオフセット領域(of) が形成されている。 That is, the source side is formed overlap region (ov) is, on the drain side is formed masked offset region (of) it is.
こうすることでドレイン領域側のみ耐圧を高め、ソース領域側は抵抗成分を減らすことができる。 Increasing the breakdown voltage only the drain region side so doing, the source region side can reduce the resistance component.

【0275】なお、この構成はTFT(c')及びTF [0275] In addition, this configuration is TFT (c ') and TF
T(d')で構成されるバッファ回路においても同様である。 The same applies to the buffer circuit composed of T (d ').

【0276】次に、TFT(e')及びTFT(f') [0276] Next, TFT (e ') and TFT (f')
で構成されるアナログスイッチ回路に注目して説明する。 In will be described with attention to the configured analog switch circuit. 上述のバッファ回路のゲイト電極1204はTFT The gate electrode 1204 of the above-described buffer circuit TFT
(e')のゲイト電極と接続し、TFT(a')及びT 'It is connected to the gate electrode of, TFT (a (e)') and T
FT(b')の共通ドレイン電極1203はTFT Common drain electrode 1203 of the FT (b ') is TFT
(f')のゲイト電極に接続する。 Connected to the gate electrode of (f ').

【0277】また、1208、1209はアナログスイッチ回路の共通ソース電極(入力データ信号線)であり、1209は共通ドレイン電極(出力データ信号線) [0277] Further, 1208 is a common source electrode of the analog switch circuit (input data signal lines), 1209 common drain electrode (output data signal lines)
である。 It is. ただし、1208はTFT(e')及びTFT However, 1208 is TFT (e ') and TFT
(f')に対応し、1209はTFT(g')及びTF 'Corresponds to, 1209 TFT (g (f)') and TF
T(h')に対応する。 Corresponding to T (h '). これら1208及び1209はそれぞれ異なる映像信号を伝達する。 These 1208 and 1209 for transmitting the different video signals.

【0278】この時、TFT(e')またはTFT [0278] At this time, TFT (e ') or TFT
(f')のどちらか一方がオン状態にあれば入力データ信号線1208から送られたデータ信号(映像信号) (F ') either on-state if any input data signal line 1208 from the transmitted data signal (video signal)
が、出力データ信号線1209を通って画素マトリクス回路へと送られる。 But it is sent to the pixel matrix circuit through the output data signal line 1209. 従って、アナログスイッチ回路を構成するTFT(e')及びTFT(f')の場合にもドレイン側にはマスクオフセット領域が設けられ、ソース側にはオーバーラップ領域が設けられている。 Therefore, the mask offset region is provided on the drain side when the TFT constituting the analog switch circuits (e ') and TFT (f'), the overlap region is provided on the source side.

【0279】なお、この構成はTFT(g')及びTF [0279] In addition, this configuration is TFT (g ') and TF
T(h')で構成されるバッファ回路においても同様である。 The same applies to the buffer circuit constituted by T (h ').

【0280】以上の様に、耐圧特性を必要とする半導体回路に対して本願発明の構成を利用することで、信頼性の高い半導体回路を実現できる。 [0280] As described above, by utilizing the structure of the present invention to a semiconductor circuit that requires the withstand voltage characteristics can be realized a highly reliable semiconductor circuit. そのことは、信頼性の高い電気光学装置を作製するためにも重要である。 As it is also important to make a highly reliable electro-optical device.

【0281】 [0281]

【発明の効果】本願発明を実施することで、非常に少ないマスク数(典型的には4枚)で量産性の高いTFTを作製することができる。 By carrying out the present invention according to the present invention can be manufactured with high mass productivity TFT with very small number of masks (typically four in).

【0282】また、チャネル形成領域とソース/ドレイン電極間に、特性バラツキの小さい電界緩和層(LDD [0282] Further, between the channel formation region and the source / drain electrodes, the characteristic variation of small electric field relaxation layer (LDD
領域、マスクオフセット領域、厚さオフセット領域等) Region, the mask offset region, the thickness of the offset region and the like)
が形成できるので、信頼性が高く且つ再現性の高いTF Since but it can be formed with high high and reproducible reliable TF
Tを実現することが可能である。 It is possible to realize a T.

【0283】また、その様なTFTでもって基板上に形成された半導体回路やその様な半導体回路と液晶層等を組み合わせた電気光学装置、さらには電気光学装置を表示ディスプレイとして搭載した電子機器に至るまで、本願発明はあらゆる形態の半導体装置に対して適用可能である。 [0283] Additionally, such a TFT in having an electro-optical device that combines a semiconductor circuit or such a semiconductor circuit formed on the substrate a liquid crystal layer or the like, further the electronic device on which an electro-optical device as a display displaying until, the present invention is applicable to a semiconductor device of any form.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 薄膜トランジスタの作製工程を示す図。 FIG. 1 shows a manufacturing process of a thin film transistor.

【図2】 薄膜トランジスタの作製工程を示す図。 FIG. 2 shows a manufacturing process of a thin film transistor.

【図3】 薄膜トランジスタの構成を示す拡大図。 Figure 3 is an enlarged view showing the configuration of a thin film transistor.

【図4】 膜中の濃度プロファイルを示す図。 FIG. 4 shows the concentration profile in the film.

【図5】 薄膜トランジスタの構成を示す図。 5 is a diagram showing the configuration of a thin film transistor.

【図6】 薄膜トランジスタの構成を示す図。 6 is a diagram showing the configuration of a thin film transistor.

【図7】 薄膜トランジスタの構成を示す図。 7 is a diagram showing the configuration of a thin film transistor.

【図8】 CMOS回路の構成を示す図。 8 shows the structure of a CMOS circuit.

【図9】 膜中の濃度プロファイルを示す図。 9 is a diagram showing the concentration profile in the film.

【図10】 薄膜トランジスタの構成を示す図。 10 is a diagram showing the configuration of a thin film transistor.

【図11】 CMOS回路の構成を示す図。 11 is a diagram showing the structure of a CMOS circuit.

【図12】 半導体回路の作製工程を示す図。 12 is a diagram showing a manufacturing process of a semiconductor circuit.

【図13】 半導体回路の作製工程を示す図。 13 is a diagram showing a manufacturing process of a semiconductor circuit.

【図14】 画素マトリクス回路の構成を示す図。 FIG. 14 illustrates a configuration of a pixel matrix circuit.

【図15】 半導体回路の作製工程を示す図。 15 is a diagram showing a manufacturing process of a semiconductor circuit.

【図16】 半導体回路の作製工程を示す図。 FIG. 16 is a diagram showing a manufacturing process of a semiconductor circuit.

【図17】 半導体回路の作製工程を示す図。 17 illustrates a manufacturing process of a semiconductor circuit.

【図18】 画素マトリクス回路の構成を示す図。 FIG. 18 is a diagram showing a configuration of a pixel matrix circuit.

【図19】 画素TFTの構成を示す図。 FIG. 19 shows a structure of a pixel TFT.

【図20】 画素TFTの構成を示す図。 FIG. 20 shows a structure of a pixel TFT.

【図21】 画素マトリクス回路の構成を示す図。 FIG. 21 is a diagram showing a configuration of a pixel matrix circuit.

【図22】 画素TFTの構成を示す図。 FIG. 22 shows a structure of a pixel TFT.

【図23】 外部端子取付け部の構成を示す図。 FIG. 23 is a diagram showing the configuration of the external terminal mounting portion.

【図24】 半導体回路の露光処理方法に関する構成を示す図。 FIG. 24 shows a configuration related to an exposure treatment method of a semiconductor circuit.

【図25】 電気光学装置の構成を示す図。 Figure 25 is a diagram showing a configuration of an electro-optical device.

【図26】 電子機器の構成を示す図。 FIG. 26 is a diagram showing the configuration of an electronic device.

【図27】 半導体回路のパターン構成を示す図。 Figure 27 is a view showing a pattern configuration of a semiconductor circuit.

【図28】 半導体回路のパターン構成を示す図。 Figure 28 is a view showing a pattern configuration of a semiconductor circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 基板 102 下地膜 103 ゲイト電極 104 陽極酸化膜 105 窒化珪素膜 106 酸化窒化珪素膜 107 非晶質半導体膜 108 結晶性半導体膜 109 n +層(第1導電層) 110 n -層(第2導電層) 111 島状半導体層 112 ソース電極 113 ドレイン電極 114 チャネルエッチング領域 115 保護膜 116 チャネル形成領域 117 マスクオフセット領域 118 コンタクトホール 101 substrate 102 underlying film 103 gate electrode 104 anodic oxide film 105 a silicon nitride film 106 a silicon oxynitride film 107 amorphous semiconductor film 108 crystalline semiconductor film 109 n + layer (first conductive layer) 110 n - layer (second conductive layer) 111 island semiconductor layer 112 source electrode 113 drain electrode 114 channel etch region 115 protective film 116 channel forming region 117 mask offset region 118 a contact hole

フロントページの続き (51)Int.Cl. 6識別記号 FI H01L 29/78 618C 627G Front page continued (51) Int.Cl. 6 identifications FI H01L 29/78 618C 627G

Claims (25)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、 前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第1の導電層、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有することを特徴とする半導体装置。 1. A source region formed of a semiconductor layer having a crystal structure, a semiconductor device including the configuration of the drain region and a channel formation region, the source and drain regions, at least a toward the gate insulating film wherein a has the first conductive layer, a laminated structure consisting of the semiconductor layer of the first second conductive layer a higher resistance than the conductive layer and the channel forming region of the same conductivity type.
  2. 【請求項2】 請求項1において、前記結晶構造を有する半導体層は、溶融結晶化膜に特有の粒界分布を有することを特徴とする半導体装置。 2. The method of claim 1, a semiconductor layer having a crystal structure, a semiconductor device characterized by having a grain field distribution peculiar to the melt crystallized film.
  3. 【請求項3】 請求項1又は2において、前記第1の導電層から前記第2の導電層にかけて当該第1及び第2の導電層を構成する不純物の濃度プロファイルが連続的に変化していることを特徴とする半導体装置。 3. The method of claim 1 or 2, the concentration profile of the impurity constituting the first and second conductive layer toward the second conductive layer from said first conductive layer is continuously changed wherein a.
  4. 【請求項4】 請求項1乃至請求項3において、前記第2の導電層は 5×10 17 〜 1×10 19 atoms/cm 3の範囲内で連続的に変化する不純物によって形成されていることを特徴とする半導体装置。 4. The method of claim 1 to claim 3, wherein the second conductive layer that is formed by continuously varying the impurity in the range of 5 × 10 17 ~ 1 × 10 19 atoms / cm 3 wherein a.
  5. 【請求項5】 請求項1乃至請求項4において、前記チャネル形成領域のソース側端部にオーバーラップ領域が接しており、前記チャネル形成領域のドレイン側端部にマスクオフセット領域が接していることを特徴とする半導体装置。 5. The method of claim 1 to claim 4, wherein which overlap region to the source-side end portion of the channel forming region is in contact, that contact mask offset region to the drain side end portion of the channel forming region wherein a.
  6. 【請求項6】 請求項1乃至請求項4において、前記チャネル形成領域と前記第2の導電層との間には、膜厚の異なる二つのオフセット領域が存在することを特徴とする半導体装置。 6. The method of claim 1 to claim 4, between the channel formation region and the second conductive layer, a semiconductor device characterized by two offset regions having different thickness are present.
  7. 【請求項7】 請求項1乃至請求項4において、前記チャネル形成領域と前記第2の導電層との間には、前記チャネル形成領域よりも膜厚の厚いオフセット領域が存在することを特徴とする半導体装置。 7. The method of claim 1 to claim 4, between the channel formation region and the second conductive layer, and characterized in that the thicker offset region film thickness than the channel formation region is present semiconductor device.
  8. 【請求項8】請求項6において、前記膜厚の異なる二つのオフセット領域は、一方は前記チャネル形成領域と同一導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネル形成領域と同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向のオフセットであることを特徴とする半導体装置。 8. The method of claim 6, the two offset regions having the different film thickness, one is offset in the membrane surface direction composed of the channel forming region of the same conductivity type and the semiconductor layer of the same thickness, the other is wherein a said a channel forming region and the thickness direction of the offset consisting of thick semiconductor layer of film thickness than the same conductivity type and the channel forming region.
  9. 【請求項9】 絶縁表面を有する基板上に形成されたゲイト電極と、 結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域と、 前記ソース領域及びドレイン領域上のそれぞれに形成されたソース電極及びドレイン電極と、 を構成に含む半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、 前記ソース電極及び/又はドレイン電極は前記ゲイト電極に、前記チャネル形成領域上でオーバーラップしていることを特徴とする半導体装置。 9. A gate electrode formed over a substrate having an insulating surface, a source region formed of a semiconductor layer having a crystal structure, a drain region and a channel forming region, respectively on the source region and the drain region a source electrode and a drain electrode formed, a semiconductor device including the configuration of the source and drain regions, the first conductive layer at least toward the gate insulating film, higher than that of the first conductive layer a resistor of the second conductive layer and the channel forming region same conductivity type and the semiconductor layer has a laminated structure, the source electrode and / or the drain electrode to the gate electrode, overlaps on the channel forming region wherein a is.
  10. 【請求項10】 結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を構成に含む半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、 前記チャネル形成領域と前記第1の導電層との間には、 10. The source region formed of a semiconductor layer having a crystal structure, a semiconductor device including the configuration of the drain region and a channel formation region, the source region and the drain region, the at least toward the gate insulating film first conductive layer has the first than the conductive layer made of a high-resistance second conductive layer and the semiconductor layer of the channel forming region of the same conductivity type laminated structure, the channel formation region and the first between the conductive layer,
    膜厚の異なる二つのオフセット領域と前記第2の導電層からなるHRD構造が存在することを特徴とする半導体装置。 Wherein a the HRD structure with two different offsets film-thickness region made of the second conductive layer is present.
  11. 【請求項11】 請求項10において、前記膜厚の異なる二つのオフセット領域は、一方は前記チャネル形成領域と同一導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネル形成領域と同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向のオフセットであることを特徴とする半導体装置。 11. The method of claim 10, the two offset regions having the different film thickness, one is offset in the membrane surface direction composed of the channel forming region of the same conductivity type and the semiconductor layer of the same thickness, the other is wherein a said a channel forming region and the thickness direction of the offset consisting of thick semiconductor layer of film thickness than the same conductivity type and the channel forming region.
  12. 【請求項12】 請求項9乃至請求項11において、前記ソース電極及びドレイン電極は前記第1の導電層を覆う層間絶縁膜上に形成され、前記層間絶縁膜に形成されたコンタクトホールを介して前記第1の導電層と電気的に接続していることを特徴とする半導体装置。 12. The method of claim 9 through claim 11, wherein the source electrode and the drain electrode through the formed on the first conductive layer which covers the interlayer insulating film, a contact hole formed in the interlayer insulating film wherein a connecting said first conductive layer and electrically.
  13. 【請求項13】 請求項1乃至請求項12において、前記第1の導電層の膜厚は30〜100nm であり、前記第2の導電層の膜厚は30〜200 nmであり、前記チャネル形成領域と同一導電型の半導体層の膜厚は100 〜300 nmであり、前記チャネル形成領域の膜厚は10〜100 nmであることを特徴とする半導体装置。 13. The method of claim 1 to claim 12, the thickness of the first conductive layer is 30 to 100 nm, the film thickness of the second conductive layer is 30 to 200 nm, the channel formation the film thickness of the semiconductor layer in a region of the same conductivity type is 100 to 300 nm, wherein a thickness of the channel formation region is 10 to 100 nm.
  14. 【請求項14】 請求項1乃至請求項13において、前記第1の導電層、前記第2の導電層、前記チャネル形成領域と同一導電型の半導体層の順に膜厚が厚くなっていることを特徴とする半導体装置。 14. The method of claim 1 to claim 13, wherein the first conductive layer, the second conductive layer, that the thickness becomes thicker in the order of the channel forming region of the same conductivity type semiconductor layer the semiconductor device according to claim.
  15. 【請求項15】 請求項1乃至請求項14において、前記チャネル形成領域と同一導電型の半導体層は、前記第2の導電層の下に存在する真性または実質的に真性な半導体層であり、前記チャネル形成領域よりも膜厚が厚いことを特徴とする半導体装置。 15. The method of claim 1 to claim 14, wherein the channel forming region of the same conductivity type semiconductor layer is intrinsic or substantially intrinsic semiconductor layer present under the second conductive layer, wherein a film thickness thicker than the channel formation region.
  16. 【請求項16】 請求項1乃至請求項15において、前記第1の導電層及び前記第2の導電層は13族または1 16. The method of claim 1 to claim 15, wherein the first conductive layer and the second conductive layer 13 or Group 1
    5族から選ばれた元素によって導電性を与えられた半導体層であることを特徴とする半導体装置。 Wherein a by an element selected from Group 5 is a semiconductor layer provided with electrically conductive.
  17. 【請求項17】 請求項1乃至請求項16において、少なくとも前記チャネル形成領域にはしきい値電圧制御用の不純物が 1×10 15 〜 5×10 17 atoms/cm 3の濃度で添加されていることを特徴とする半導体装置。 17. The method of claim 1 to claim 16, at least the channel forming region is doped at a concentration of impurity 1 × 10 15 ~ 5 × 10 17 atoms / cm 3 for controlling a threshold voltage wherein a.
  18. 【請求項18】 請求項1乃至請求項16において、前記チャネル形成領域及び当該チャネル形成領域と同一導電型の半導体層にしきい値電圧制御用の不純物が 1×10 18. The method of claim 1 to claim 16, impurities of 1 × 10 for controlling a threshold voltage to the semiconductor layer of the channel formation region and the channel formation region of the same conductivity type
    15 〜 5×10 17 atoms/cm 3の濃度で添加されていることを特徴とする半導体装置。 Wherein a being added at a concentration of 15 ~ 5 × 10 17 atoms / cm 3.
  19. 【請求項19】 請求項17または請求項18において、前記しきい値電圧制御用の不純物とはボロン、インジウムまたはガリウムであることを特徴とする半導体装置。 19. The method of claim 17 or claim 18, wherein a impurity for the threshold voltage control is boron, indium or gallium.
  20. 【請求項20】 絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、 前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、 前記結晶構造を有する半導体膜に対して15族のみ或いは13族及び15族から選ばれた不純物を添加して、導電層を形成する工程と、 前記導電層上にソース電極及びドレイン電極を形成する工程と、 前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、 を構成に含むことを特徴とする半導体装置の作製方法。 20. gate electrode over a substrate having an insulating surface, a gate insulating layer, forming an amorphous semiconductor film, the amorphous semiconductor film by irradiating a laser beam or equivalent strong light and it, obtaining a semiconductor film having a crystalline structure, by adding an impurity selected group 15 only or group 13 and the group 15 with respect to a semiconductor film having a crystal structure, forming a conductive layer, the conductive forming a source electrode and a drain electrode on the layer, to include the structure and forming a channel forming region by etching a semiconductor film having a crystalline structure of the source electrode and the drain electrode as a mask the method for manufacturing a semiconductor device according to claim.
  21. 【請求項21】 絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、 前記非晶質半導体膜をレーザー光もしくはそれと同等の強光を照射して、結晶構造を有する半導体膜を得る工程と、 前記結晶構造を有する半導体膜に対して15族のみ或いは13族及び15族から選ばれた不純物を添加して、導電層を形成する工程と、 前記導電層上にソース電極及びドレイン電極を形成する工程と、 前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、 前記ソース電極及びドレイン電極をマスクとしてしきい値電圧制御用の不純物を添加する工程と、 を構成に含むことを特徴とする半導体装置の作製方法。 21. gate electrode over a substrate having an insulating surface, a gate insulating layer, forming an amorphous semiconductor film, the amorphous semiconductor film by irradiating a laser beam or equivalent strong light and it, obtaining a semiconductor film having a crystalline structure, by adding an impurity selected group 15 only or group 13 and the group 15 with respect to a semiconductor film having a crystal structure, forming a conductive layer, the conductive forming a source electrode and a drain electrode on the layer, and forming a channel forming region by etching a semiconductor film having a crystalline structure of the source electrode and the drain electrode as a mask, the source electrode and the drain electrode the method for manufacturing a semiconductor device according to the step of adding an impurity for controlling a threshold voltage, characterized in that it comprises a configure as a mask.
  22. 【請求項22】 請求項20または請求項21において、前記結晶構造を有する半導体膜をレーザーアニールする工程が少なくとも1回含まれることを特徴とする半導体装置の作製方法。 22. The method of claim 20 or claim 21, a method for manufacturing a semiconductor device the step of laser annealing the semiconductor film having the crystal structure is characterized in that included at least once.
  23. 【請求項23】 請求項20乃至請求項22において、 23. The claims 20 to claim 22,
    前記15族のみから選ばれた不純物とはリンであり、前記13族及び15族から選ばれた不純物とはボロンとリンであることを特徴とする半導体装置の作製方法。 Wherein the impurity selected from only group 15 is phosphorus, a method for manufacturing a semiconductor device, characterized in that said impurity selected from Group 13 and Group 15 is a boron and phosphorus.
  24. 【請求項24】 請求項19乃至請求項23において、 24. The method of claim 19 through claim 23,
    前記不純物の添加工程はイオン注入法またはイオンドーピング法により行われることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device adding step of the impurity is characterized by being performed by an ion implantation method or an ion doping method.
  25. 【請求項25】 請求項19乃至請求項24において、 25. The method of claim 19 through claim 24,
    前記加熱処理はランプアニールにより行われることを特徴とする半導体装置の作製方法。 Manufacturing method of the heat treatment wherein a carried out by lamp annealing.
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