JPH1083317A - エミュレータの制御方法およびエミュレータ - Google Patents
エミュレータの制御方法およびエミュレータInfo
- Publication number
- JPH1083317A JPH1083317A JP8238048A JP23804896A JPH1083317A JP H1083317 A JPH1083317 A JP H1083317A JP 8238048 A JP8238048 A JP 8238048A JP 23804896 A JP23804896 A JP 23804896A JP H1083317 A JPH1083317 A JP H1083317A
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- JP
- Japan
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- processing
- processing procedure
- cpu
- host computer
- emulator
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Abstract
(57)【要約】
【課題】 ホストコンピュータからエミュレーションC
PUへ要求できる処理の範囲がコントロールCPUの制
御プログラムにより制約を受ける課題があった。 【解決手段】 エミュレーションCPUとコントロール
CPUとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションCPUにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールCPUが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションCPUが読み出して実行する処理手順実行過程
とを備えるものである。
PUへ要求できる処理の範囲がコントロールCPUの制
御プログラムにより制約を受ける課題があった。 【解決手段】 エミュレーションCPUとコントロール
CPUとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションCPUにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールCPUが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションCPUが読み出して実行する処理手順実行過程
とを備えるものである。
Description
【0001】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータシステムのデバッグに用いるエミュレータに対し
ホストコンピュータから制御を行う際のエミュレータの
制御方法およびその制御方法によりマイクロコンピュー
タシステムのデバッグを行うエミュレータに関するもの
である。
ュータシステムのデバッグに用いるエミュレータに対し
ホストコンピュータから制御を行う際のエミュレータの
制御方法およびその制御方法によりマイクロコンピュー
タシステムのデバッグを行うエミュレータに関するもの
である。
【0002】
【従来の技術】図3は、従来のエミュレータの制御方法
およびその制御方法が適用されるエミュレータのシステ
ム構成を示すブロック図であり、図において1はエミュ
レータ100にコマンドを発行するホストコンピュー
タ、2はホストコンピュータ1が発行したコマンドを解
釈し、エミュレーションCPU3へ前記コマンドから解
釈した処理要求を送信するコントロールCPU、3はデ
バッグ対象となるマイクロコンピュータシステムのエミ
ュレーションCPU、6はコントロールCPU2の制御
プログラムを格納する制御プログラム格納メモリであ
り、ホストコンピュータ1が発行したコマンドがエミュ
レーションCPU3に対するコマンドであるか否かを解
釈し識別するコマンド解釈識別機能を備えている。7は
エミュレーションCPU3の制御プログラムを格納する
制御プログラム格納メモリであり、コントロールCPU
2から送信されてきた前記処理要求に対しどのような処
理を実行すればよいかの定義内容が格納されている。1
1はホストコンピュータ1とエミュレータ100との間
で前記コマンドを送受信するための通信用回路、12は
コントロールCPU2からエミュレーションCPU3へ
与えられる前記処理要求を格納する処理要求格納メモ
リ、13はエミュレーションCPU3が前記処理要求に
応じて実行した処理結果を格納する処理結果格納メモ
リ、14はコントロールCPU2とエミュレーションC
PU3との間で通信を行うための通信用回路、15はコ
ントロールCPU2と制御プログラム格納メモリ6、通
信用回路11,14、処理要求格納メモリ12、処理結
果格納メモリ13との間を接続するコントロールCPU
バス、16はエミュレーションCPU3と制御プログラ
ム格納メモリ7、処理要求格納メモリ12、処理結果格
納メモリ13、通信用回路14との間を接続するエミュ
レーションCPUバス、100はホストコンピュータ1
と図示していないターゲットボードとの間に接続される
エミュレータである。
およびその制御方法が適用されるエミュレータのシステ
ム構成を示すブロック図であり、図において1はエミュ
レータ100にコマンドを発行するホストコンピュー
タ、2はホストコンピュータ1が発行したコマンドを解
釈し、エミュレーションCPU3へ前記コマンドから解
釈した処理要求を送信するコントロールCPU、3はデ
バッグ対象となるマイクロコンピュータシステムのエミ
ュレーションCPU、6はコントロールCPU2の制御
プログラムを格納する制御プログラム格納メモリであ
り、ホストコンピュータ1が発行したコマンドがエミュ
レーションCPU3に対するコマンドであるか否かを解
釈し識別するコマンド解釈識別機能を備えている。7は
エミュレーションCPU3の制御プログラムを格納する
制御プログラム格納メモリであり、コントロールCPU
2から送信されてきた前記処理要求に対しどのような処
理を実行すればよいかの定義内容が格納されている。1
1はホストコンピュータ1とエミュレータ100との間
で前記コマンドを送受信するための通信用回路、12は
コントロールCPU2からエミュレーションCPU3へ
与えられる前記処理要求を格納する処理要求格納メモ
リ、13はエミュレーションCPU3が前記処理要求に
応じて実行した処理結果を格納する処理結果格納メモ
リ、14はコントロールCPU2とエミュレーションC
PU3との間で通信を行うための通信用回路、15はコ
ントロールCPU2と制御プログラム格納メモリ6、通
信用回路11,14、処理要求格納メモリ12、処理結
果格納メモリ13との間を接続するコントロールCPU
バス、16はエミュレーションCPU3と制御プログラ
ム格納メモリ7、処理要求格納メモリ12、処理結果格
納メモリ13、通信用回路14との間を接続するエミュ
レーションCPUバス、100はホストコンピュータ1
と図示していないターゲットボードとの間に接続される
エミュレータである。
【0003】次に動作について説明する。このエミュレ
ータ100では、ホストコンピュータ1からエミュレー
ションCPU3への処理要求は、コントロールCPU2
がサポートしている前記処理要求に対応したコマンドを
ホストコンピュータ1が発行し、このコマンドを受けた
コントロールCPU2が前記コマンドから前記処理要求
を解釈し、解釈された処理要求が処理要求格納メモリ1
2を介してコントロールCPU2からエミュレーション
CPU3へ与えられることになり、ホストコンピュータ
1からエミュレーションCPU3への処理要求は、コン
トロールCPU2が介在して間接的に行われる。
ータ100では、ホストコンピュータ1からエミュレー
ションCPU3への処理要求は、コントロールCPU2
がサポートしている前記処理要求に対応したコマンドを
ホストコンピュータ1が発行し、このコマンドを受けた
コントロールCPU2が前記コマンドから前記処理要求
を解釈し、解釈された処理要求が処理要求格納メモリ1
2を介してコントロールCPU2からエミュレーション
CPU3へ与えられることになり、ホストコンピュータ
1からエミュレーションCPU3への処理要求は、コン
トロールCPU2が介在して間接的に行われる。
【0004】図4は、図3に示すシステム構成における
コントロールCPU2およびエミュレーションCPU3
の動作を示すフローチャートである。エミュレータ10
0が起動すると、コントロールCPU2は制御プログラ
ム格納メモリ6に格納されている制御プログラムに従っ
て動作して、ホストコンピュータ1からのコマンドの入
力待ちの状態となる(ステップST1)。一方、エミュ
レーションCPU3も制御プログラム格納メモリ7に格
納されている制御プログラムに従って動作して、コント
ロールCPU2からの処理要求待ちの状態となる(ステ
ップST11)。ホストコンピュータ1は、通信用回路
11を介してエミュレータ100に対しコマンドEM_
COMを発行する。
コントロールCPU2およびエミュレーションCPU3
の動作を示すフローチャートである。エミュレータ10
0が起動すると、コントロールCPU2は制御プログラ
ム格納メモリ6に格納されている制御プログラムに従っ
て動作して、ホストコンピュータ1からのコマンドの入
力待ちの状態となる(ステップST1)。一方、エミュ
レーションCPU3も制御プログラム格納メモリ7に格
納されている制御プログラムに従って動作して、コント
ロールCPU2からの処理要求待ちの状態となる(ステ
ップST11)。ホストコンピュータ1は、通信用回路
11を介してエミュレータ100に対しコマンドEM_
COMを発行する。
【0005】なお、ここではコマンドEM_COMは、
エミュレーションCPU3の処理A,処理B,処理Cの
実行を示すものであり、これら一連の処理A,処理B,
処理Cは処理要求Xに対し実行するものであることを示
す定義が制御プログラム格納メモリ7に格納されている
制御プログラムにより予め決められている。
エミュレーションCPU3の処理A,処理B,処理Cの
実行を示すものであり、これら一連の処理A,処理B,
処理Cは処理要求Xに対し実行するものであることを示
す定義が制御プログラム格納メモリ7に格納されている
制御プログラムにより予め決められている。
【0006】コントロールCPU2は、ホストコンピュ
ータ1が発行したコマンドをコントロールCPUバス1
5を介して受け取ると、そのコマンドがエミュレーショ
ンCPU3に対するコマンドであるか否かを解釈し識別
する(ステップST2)。この結果、エミュレーション
CPU3に対するコマンドであると、コントロールCP
U2は当該コマンド(EM_COM)に対する処理要求
Xを処理要求格納メモリ12へ送信して書き込む(ステ
ップST3)。そして、通信用回路14によりエミュレ
ーションCPU3へ処理要求を送信した旨を伝えた後、
その処理要求に対するエミュレーションCPU3からの
応答待ち状態となる(ステップST5)。
ータ1が発行したコマンドをコントロールCPUバス1
5を介して受け取ると、そのコマンドがエミュレーショ
ンCPU3に対するコマンドであるか否かを解釈し識別
する(ステップST2)。この結果、エミュレーション
CPU3に対するコマンドであると、コントロールCP
U2は当該コマンド(EM_COM)に対する処理要求
Xを処理要求格納メモリ12へ送信して書き込む(ステ
ップST3)。そして、通信用回路14によりエミュレ
ーションCPU3へ処理要求を送信した旨を伝えた後、
その処理要求に対するエミュレーションCPU3からの
応答待ち状態となる(ステップST5)。
【0007】エミュレーションCPU3は、コントロー
ルCPU2から処理要求格納メモリ12へ処理要求が送
信され書き込まれたことを通信用回路14により検知し
て、処理要求を処理要求格納メモリ12から読み出す
(ステップST12)。そして、その処理要求が処理要
求Xであるか否かを判断し(ステップST13)、処理
要求Xであれば、処理要求Xについて定義されている処
理A,処理B,処理Cを実行し、処理A,処理B,処理
Cの各処理結果を処理結果格納メモリ13へ書き込む
(ステップST14,ステップST15,ステップST
16)。一方、ステップST13において処理要求Xで
なければ、その処理要求に応じた処理を実行する(ステ
ップST17)。その後、エミュレーションCPU3は
通信用回路14を介して前記処理要求に対する処理が完
了したことを示す終了応答を送信し(ステップST1
8)、ステップST11へ戻って再度処理要求待ち状態
となる。
ルCPU2から処理要求格納メモリ12へ処理要求が送
信され書き込まれたことを通信用回路14により検知し
て、処理要求を処理要求格納メモリ12から読み出す
(ステップST12)。そして、その処理要求が処理要
求Xであるか否かを判断し(ステップST13)、処理
要求Xであれば、処理要求Xについて定義されている処
理A,処理B,処理Cを実行し、処理A,処理B,処理
Cの各処理結果を処理結果格納メモリ13へ書き込む
(ステップST14,ステップST15,ステップST
16)。一方、ステップST13において処理要求Xで
なければ、その処理要求に応じた処理を実行する(ステ
ップST17)。その後、エミュレーションCPU3は
通信用回路14を介して前記処理要求に対する処理が完
了したことを示す終了応答を送信し(ステップST1
8)、ステップST11へ戻って再度処理要求待ち状態
となる。
【0008】コントロールCPU2は、通信用回路14
を介してエミュレーションCPU3から送信されてきた
前記終了応答を検知して、処理結果格納メモリ13へ格
納されている処理結果を読み出す(ステップST6)。
そして、通信用回路11を介してホストコンピュータ1
へ終了応答を返し(ステップST7)、ステップST1
へ戻り、再度コマンド待ち状態となる。
を介してエミュレーションCPU3から送信されてきた
前記終了応答を検知して、処理結果格納メモリ13へ格
納されている処理結果を読み出す(ステップST6)。
そして、通信用回路11を介してホストコンピュータ1
へ終了応答を返し(ステップST7)、ステップST1
へ戻り、再度コマンド待ち状態となる。
【0009】
【発明が解決しようとする課題】従来のエミュレータの
制御方法およびエミュレータは以上のように構成されて
いるので、ホストコンピュータ1がエミュレーションC
PU3に何らかの処理を実行させるには、ホストコンピ
ュータ1から与えられるコマンドとエミュレーションC
PU3に対し前記処理をさせるための処理要求との間の
定義関係が、コントロールCPU2の制御プログラム格
納メモリ6の制御プログラム中に予め確立されていなけ
ればならず、このためホストコンピュータ1がエミュレ
ーションCPU3へ要求できる処理の範囲が制御プログ
ラム格納メモリ6の制御プログラムにより制約を受ける
課題があった。
制御方法およびエミュレータは以上のように構成されて
いるので、ホストコンピュータ1がエミュレーションC
PU3に何らかの処理を実行させるには、ホストコンピ
ュータ1から与えられるコマンドとエミュレーションC
PU3に対し前記処理をさせるための処理要求との間の
定義関係が、コントロールCPU2の制御プログラム格
納メモリ6の制御プログラム中に予め確立されていなけ
ればならず、このためホストコンピュータ1がエミュレ
ーションCPU3へ要求できる処理の範囲が制御プログ
ラム格納メモリ6の制御プログラムにより制約を受ける
課題があった。
【0010】この発明は、上記のような課題を解決する
ためになされたもので、ホストコンピュータがエミュレ
ーションCPUに何らかの処理を実行させる際の新たな
処理機能の追加および処理機能の拡張を容易に実現でき
るエミュレータの制御方法およびエミュレータを得るこ
とを目的とする。
ためになされたもので、ホストコンピュータがエミュレ
ーションCPUに何らかの処理を実行させる際の新たな
処理機能の追加および処理機能の拡張を容易に実現でき
るエミュレータの制御方法およびエミュレータを得るこ
とを目的とする。
【0011】
【課題を解決するための手段】請求項1記載の発明に係
るエミュレータの制御方法は、マイクロコンピュータシ
ステムのデバッグの対象となるエミュレーションCPU
とエミュレータのデバッグ機能を制御するコントロール
CPUとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションCPUにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールCPUが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションCPUが読み出して実行する処理手順実行過程
とを備えるようにしたものである。
るエミュレータの制御方法は、マイクロコンピュータシ
ステムのデバッグの対象となるエミュレーションCPU
とエミュレータのデバッグ機能を制御するコントロール
CPUとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションCPUにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールCPUが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションCPUが読み出して実行する処理手順実行過程
とを備えるようにしたものである。
【0012】請求項2記載の発明に係るエミュレータの
制御方法は、エミュレーションCPUにおいて新たに定
義された処理を用いた処理手順を、コントロールCPU
が前記エミュレーションCPUと前記コントロールCP
Uとの双方からアクセス可能なメモリ空間へ前記処理手
順の転送コマンドをもとに書き込む処理手順書込過程を
備えるようにしたものである。
制御方法は、エミュレーションCPUにおいて新たに定
義された処理を用いた処理手順を、コントロールCPU
が前記エミュレーションCPUと前記コントロールCP
Uとの双方からアクセス可能なメモリ空間へ前記処理手
順の転送コマンドをもとに書き込む処理手順書込過程を
備えるようにしたものである。
【0013】請求項3記載の発明に係るエミュレータの
制御方法は、エミュレーションCPUにおいて定義され
ている各種処理の組み合わせからなる処理手順を、ホス
トコンピュータから与えられた前記処理手順の転送コマ
ンドをもとに、コントロールCPUが前記エミュレーシ
ョンCPUと前記コントロールCPUとの双方からアク
セス可能なメモリ空間へ書き込む処理手順書込過程を備
えるようにしたものである。
制御方法は、エミュレーションCPUにおいて定義され
ている各種処理の組み合わせからなる処理手順を、ホス
トコンピュータから与えられた前記処理手順の転送コマ
ンドをもとに、コントロールCPUが前記エミュレーシ
ョンCPUと前記コントロールCPUとの双方からアク
セス可能なメモリ空間へ書き込む処理手順書込過程を備
えるようにしたものである。
【0014】請求項4記載の発明に係るエミュレータ
は、ホストコンピュータから与えられたマイクロコンピ
ュータシステムのデバッグのための処理手順の転送コマ
ンドを識別する識別手段と、該識別手段が前記転送コマ
ンドを識別すると前記ホストコンピュータから与えられ
た前記処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、該処理手順書込手段との間で行う通信をも
とに、前記処理手順書込手段により前記所定のメモリ空
間へ書き込まれた処理手順を読み出す処理手順読出手段
と、前記処理手順により示される各処理についての機能
を予め定義して格納した処理機能格納手段と、前記処理
手順読出手段により読み出した処理手順に応じて前記処
理機能格納手段に予め定義されている前記処理について
の機能を読み出して実行し前記マイクロコンピュータシ
ステムのデバッグを行うデバッグ制御手段と、該デバッ
グ制御手段による前記処理の実行結果を実行結果格納メ
モリへ格納する実行結果格納手段と、該実行結果格納手
段により格納された前記実行結果を、前記デバッグ制御
手段との間で行う通信をもとに前記実行結果格納手段か
ら読み出す実行結果読出手段と、前記ホストコンピュー
タから与えられた前記処理手順に従って実行した処理の
終了応答を前記ホストコンピュータに対して行う終了応
答手段とを備えるようにしたものである。
は、ホストコンピュータから与えられたマイクロコンピ
ュータシステムのデバッグのための処理手順の転送コマ
ンドを識別する識別手段と、該識別手段が前記転送コマ
ンドを識別すると前記ホストコンピュータから与えられ
た前記処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、該処理手順書込手段との間で行う通信をも
とに、前記処理手順書込手段により前記所定のメモリ空
間へ書き込まれた処理手順を読み出す処理手順読出手段
と、前記処理手順により示される各処理についての機能
を予め定義して格納した処理機能格納手段と、前記処理
手順読出手段により読み出した処理手順に応じて前記処
理機能格納手段に予め定義されている前記処理について
の機能を読み出して実行し前記マイクロコンピュータシ
ステムのデバッグを行うデバッグ制御手段と、該デバッ
グ制御手段による前記処理の実行結果を実行結果格納メ
モリへ格納する実行結果格納手段と、該実行結果格納手
段により格納された前記実行結果を、前記デバッグ制御
手段との間で行う通信をもとに前記実行結果格納手段か
ら読み出す実行結果読出手段と、前記ホストコンピュー
タから与えられた前記処理手順に従って実行した処理の
終了応答を前記ホストコンピュータに対して行う終了応
答手段とを備えるようにしたものである。
【0015】請求項5記載の発明に係るエミュレータ
は、新たに定義された機能の新規処理が追加されて格納
されている処理機能格納手段と、識別手段が転送コマン
ドを識別すると前記新規処理を用いた処理手順を所定の
メモリ空間へ書き込む処理手順書込手段と、前記所定の
メモリ空間から処理手順読出手段により読み出した前記
処理手順に応じて前記処理機能格納手段に格納されてい
る前記新規処理を含む処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
は、新たに定義された機能の新規処理が追加されて格納
されている処理機能格納手段と、識別手段が転送コマン
ドを識別すると前記新規処理を用いた処理手順を所定の
メモリ空間へ書き込む処理手順書込手段と、前記所定の
メモリ空間から処理手順読出手段により読み出した前記
処理手順に応じて前記処理機能格納手段に格納されてい
る前記新規処理を含む処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
【0016】請求項6記載の発明に係るエミュレータ
は、識別手段が転送コマンドを識別すると処理の組み合
わせの異なるホストコンピュータから与えられた新たな
処理手順を所定のメモリ空間へ書き込む処理手順書込手
段と、前記所定のメモリ空間から処理手順読出手段によ
り読み出した前記新たな処理手順に応じて処理機能格納
手段に格納されている処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
は、識別手段が転送コマンドを識別すると処理の組み合
わせの異なるホストコンピュータから与えられた新たな
処理手順を所定のメモリ空間へ書き込む処理手順書込手
段と、前記所定のメモリ空間から処理手順読出手段によ
り読み出した前記新たな処理手順に応じて処理機能格納
手段に格納されている処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
【0017】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1は、この発明の実施の形態1のエミ
ュレータの制御方法を実現するためのエミュレータのシ
ステム構成図である。図において、21はエミュレータ
200に処理手順転送コマンドを含む各種コマンドおよ
び処理手順を発行するホストコンピュータ、22はホス
トコンピュータ21が発行したコマンドを解釈し、エミ
ュレーションCPU23へ前記コマンドから解釈した処
理要求を送信したり、処理手順格納メモリ28へホスト
コンピュータ21が発行した処理手順を書き込むコント
ロールCPU(処理手順書込手段、実行結果読出手段、
終了応答手段)、23はデバッグ対象となるマイクロコ
ンピュータシステムのエミュレーションCPU(処理手
順読出手段、デバッグ制御手段、実行結果格納手段)、
26はコントロールCPU22の制御プログラムを格納
する制御プログラム格納メモリであり、ホストコンピュ
ータ21の発行したコマンドが処理手順転送コマンドで
あるか否かを識別するコマンド識別手段26aを備えて
いる。27はエミュレーションCPU23の制御プログ
ラムを格納する制御プログラム格納メモリ(処理機能格
納手段)であり、前記処理手順を構成する各処理につい
ての定義内容が格納されている。28はホストコンピュ
ータ21が発行した処理手順を格納する処理手順格納メ
モリ、29はエミュレーションCPU23が前記処理手
順に従って実行した処理の結果を格納する処理結果格納
メモリ、30はコントロールCPU22とエミュレーシ
ョンCPU23との間で通信を行うための通信用回路、
31はエミュレータ200とホストコンピュータ21と
の間で通信を行うための通信用回路、32はコントロー
ルCPU22と制御プログラム格納メモリ26、処理手
順格納メモリ28、処理結果格納メモリ29、通信用回
路30,31との間を接続するコントロールCPUバ
ス、33はエミュレーションCPU23と制御プログラ
ム格納メモリ27、処理手順格納メモリ28、処理結果
格納メモリ29、通信用回路30との間を接続するエミ
ュレーションCPUバスである。エミュレータ200
は、ホストコンピュータ21と図示していないターゲッ
トボードとの間に接続されている。
説明する。 実施の形態1.図1は、この発明の実施の形態1のエミ
ュレータの制御方法を実現するためのエミュレータのシ
ステム構成図である。図において、21はエミュレータ
200に処理手順転送コマンドを含む各種コマンドおよ
び処理手順を発行するホストコンピュータ、22はホス
トコンピュータ21が発行したコマンドを解釈し、エミ
ュレーションCPU23へ前記コマンドから解釈した処
理要求を送信したり、処理手順格納メモリ28へホスト
コンピュータ21が発行した処理手順を書き込むコント
ロールCPU(処理手順書込手段、実行結果読出手段、
終了応答手段)、23はデバッグ対象となるマイクロコ
ンピュータシステムのエミュレーションCPU(処理手
順読出手段、デバッグ制御手段、実行結果格納手段)、
26はコントロールCPU22の制御プログラムを格納
する制御プログラム格納メモリであり、ホストコンピュ
ータ21の発行したコマンドが処理手順転送コマンドで
あるか否かを識別するコマンド識別手段26aを備えて
いる。27はエミュレーションCPU23の制御プログ
ラムを格納する制御プログラム格納メモリ(処理機能格
納手段)であり、前記処理手順を構成する各処理につい
ての定義内容が格納されている。28はホストコンピュ
ータ21が発行した処理手順を格納する処理手順格納メ
モリ、29はエミュレーションCPU23が前記処理手
順に従って実行した処理の結果を格納する処理結果格納
メモリ、30はコントロールCPU22とエミュレーシ
ョンCPU23との間で通信を行うための通信用回路、
31はエミュレータ200とホストコンピュータ21と
の間で通信を行うための通信用回路、32はコントロー
ルCPU22と制御プログラム格納メモリ26、処理手
順格納メモリ28、処理結果格納メモリ29、通信用回
路30,31との間を接続するコントロールCPUバ
ス、33はエミュレーションCPU23と制御プログラ
ム格納メモリ27、処理手順格納メモリ28、処理結果
格納メモリ29、通信用回路30との間を接続するエミ
ュレーションCPUバスである。エミュレータ200
は、ホストコンピュータ21と図示していないターゲッ
トボードとの間に接続されている。
【0018】次に動作について説明する。図2は、この
エミュレータの制御方法を示すフローチャートであり、
右側のフローチャートはコントロールCPU22の動作
を示し、左側のフローチャートはエミュレーションCP
U23の動作を示す。このエミュレータ200が起動す
ると、コントロールCPU22が制御プログラム格納メ
モリ26に格納されている制御プログラムに従って動作
し、ホストコンピュータ21からのコマンドの入力待ち
の状態となる(ステップST1)。一方、エミュレーシ
ョンCPU23も制御プログラム格納メモリ27に格納
されている制御プログラムに従って動作し、コントロー
ルCPU22からの処理要求待ちの状態となる(ステッ
プST11)。次にホストコンピュータ21はエミュレ
ータ200に対し、エミュレーションCPU23の一連
の処理手順と、この処理手順をコントロールCPU22
によりエミュレーションCPU23へ転送することを示
す処理手順転送コマンドを通信用回路31を介して送信
する。今、この処理手順は“処理A”、“処理B”、
“処理C”の順で処理を行う手順内容であるものとす
る。
エミュレータの制御方法を示すフローチャートであり、
右側のフローチャートはコントロールCPU22の動作
を示し、左側のフローチャートはエミュレーションCP
U23の動作を示す。このエミュレータ200が起動す
ると、コントロールCPU22が制御プログラム格納メ
モリ26に格納されている制御プログラムに従って動作
し、ホストコンピュータ21からのコマンドの入力待ち
の状態となる(ステップST1)。一方、エミュレーシ
ョンCPU23も制御プログラム格納メモリ27に格納
されている制御プログラムに従って動作し、コントロー
ルCPU22からの処理要求待ちの状態となる(ステッ
プST11)。次にホストコンピュータ21はエミュレ
ータ200に対し、エミュレーションCPU23の一連
の処理手順と、この処理手順をコントロールCPU22
によりエミュレーションCPU23へ転送することを示
す処理手順転送コマンドを通信用回路31を介して送信
する。今、この処理手順は“処理A”、“処理B”、
“処理C”の順で処理を行う手順内容であるものとす
る。
【0019】コントロールCPU22がホストコンピュ
ータ21からコントロールCPUバス32を経て送られ
てきたコマンドを受信すると、コントロールCPU22
はコマンド識別手段26aにより前記コマンドが処理手
順転送コマンドであるか否かの識別を行う(ステップS
T31)。この結果、前記コマンドが処理手順転送コマ
ンドであると、コントロールCPU22はホストコンピ
ュータ21から前記処理手順転送コマンドとともに受信
した処理手順(“処理A”、“処理B”、“処理C”)
を処理手順格納メモリ28へ書き込み(ステップST3
2)、通信用回路30によりエミュレーションCPU2
3へ処理要求を伝えた後に、前記処理要求に対しエミュ
レーションCPU23から送られてくる応答の応答待ち
の状態になる(ステップST5)。
ータ21からコントロールCPUバス32を経て送られ
てきたコマンドを受信すると、コントロールCPU22
はコマンド識別手段26aにより前記コマンドが処理手
順転送コマンドであるか否かの識別を行う(ステップS
T31)。この結果、前記コマンドが処理手順転送コマ
ンドであると、コントロールCPU22はホストコンピ
ュータ21から前記処理手順転送コマンドとともに受信
した処理手順(“処理A”、“処理B”、“処理C”)
を処理手順格納メモリ28へ書き込み(ステップST3
2)、通信用回路30によりエミュレーションCPU2
3へ処理要求を伝えた後に、前記処理要求に対しエミュ
レーションCPU23から送られてくる応答の応答待ち
の状態になる(ステップST5)。
【0020】一方、エミュレーションCPU23は、通
信用回路30によりステップST5でコントロールCP
U22から送信されてきた処理要求を検知し(ステップ
ST11)、処理手順格納メモリ28に書き込まれてい
る前記処理手順(“処理A”、“処理B”、“処理
C”)を“処理A”から順番に読み出し(ステップST
41)、“処理A”、“処理B”、“処理C”の処理内
容の定義に従って実行し、それら各処理結果を処理結果
格納メモリ29へ書き込み(ステップST42)、処理
を完了する(ステップST43)。その後、エミュレー
ションCPU23は、通信用回路30を介して前記処理
要求に対する処理が完了したことを示す終了応答をコン
トロールCPU22へ送信し(ステップST18)、ス
テップST11へ戻って再度処理要求待ち状態となる。
信用回路30によりステップST5でコントロールCP
U22から送信されてきた処理要求を検知し(ステップ
ST11)、処理手順格納メモリ28に書き込まれてい
る前記処理手順(“処理A”、“処理B”、“処理
C”)を“処理A”から順番に読み出し(ステップST
41)、“処理A”、“処理B”、“処理C”の処理内
容の定義に従って実行し、それら各処理結果を処理結果
格納メモリ29へ書き込み(ステップST42)、処理
を完了する(ステップST43)。その後、エミュレー
ションCPU23は、通信用回路30を介して前記処理
要求に対する処理が完了したことを示す終了応答をコン
トロールCPU22へ送信し(ステップST18)、ス
テップST11へ戻って再度処理要求待ち状態となる。
【0021】コントロールCPU22は、通信用回路3
0を介してエミュレーションCPU23から送信されて
きた前記終了応答を検知して、処理結果格納メモリ29
へ格納されている処理結果を読み出す(ステップST
6)。そして、通信用回路31を介してホストコンピュ
ータ21へ終了応答を返し(ステップST7)、ステッ
プST1へ戻り、再度コマンド待ち状態となる。
0を介してエミュレーションCPU23から送信されて
きた前記終了応答を検知して、処理結果格納メモリ29
へ格納されている処理結果を読み出す(ステップST
6)。そして、通信用回路31を介してホストコンピュ
ータ21へ終了応答を返し(ステップST7)、ステッ
プST1へ戻り、再度コマンド待ち状態となる。
【0022】従って、この実施の形態1によれば、コン
トロールCPUはホストコンピュータが発行する処理手
順転送コマンドを識別して、ホストコンピュータが発行
する処理手順、“処理A”、“処理B”、“処理C”を
処理手順格納メモリへ書き込めばよく、エミュレーショ
ンCPUの制御プログラムへ新たな処理機能を追加する
場合には、従来のエミュレータではコントロールCPU
の制御プログラムによる制約からその制御プログラムの
内容を前記新たな処理機能の追加に伴って変更する必要
があったのに対し、コントロールCPUの制御プログラ
ムの変更が不要となり、処理機能の追加を容易に行うこ
とができる効果がある。
トロールCPUはホストコンピュータが発行する処理手
順転送コマンドを識別して、ホストコンピュータが発行
する処理手順、“処理A”、“処理B”、“処理C”を
処理手順格納メモリへ書き込めばよく、エミュレーショ
ンCPUの制御プログラムへ新たな処理機能を追加する
場合には、従来のエミュレータではコントロールCPU
の制御プログラムによる制約からその制御プログラムの
内容を前記新たな処理機能の追加に伴って変更する必要
があったのに対し、コントロールCPUの制御プログラ
ムの変更が不要となり、処理機能の追加を容易に行うこ
とができる効果がある。
【0023】また、エミュレーションCPUの制御プロ
グラムにすでに内容が定義されている例えば“処理
A”、“処理B”、“処理C”の組み合わせを変えた新
たな処理手順によりデバッグ機能を拡張する場合には、
従来のエミュレータではコントロールCPUの制御プロ
グラムの内容を変更する必要があったのに対し、コント
ロールCPUの制御プログラムの内容を変更することな
くホストコンピュータで前記新たな処理手順を作成して
発行すればよく、デバッグ機能の拡張を容易に実現でき
る効果がある。
グラムにすでに内容が定義されている例えば“処理
A”、“処理B”、“処理C”の組み合わせを変えた新
たな処理手順によりデバッグ機能を拡張する場合には、
従来のエミュレータではコントロールCPUの制御プロ
グラムの内容を変更する必要があったのに対し、コント
ロールCPUの制御プログラムの内容を変更することな
くホストコンピュータで前記新たな処理手順を作成して
発行すればよく、デバッグ機能の拡張を容易に実現でき
る効果がある。
【0024】
【発明の効果】以上のように、請求項1記載の発明によ
れば、エミュレーションCPUとコントロールCPUと
の双方からアクセス可能なメモリ空間へ、前記コントロ
ールCPUが前記エミュレーションCPUにおいて定義
されている処理からなるホストコンピュータから与えら
れる処理手順を転送コマンドをもとに書き込み、その処
理手順を前記エミュレーションCPUが読み出して実行
するように構成したので、ホストコンピュータで作成し
た処理手順をエミュレーションCPUへ直接的に与え
て、エミュレーションCPUのデバッグ機能を制御で
き、コントロールCPUの制御プログラムによる制約が
なくなる効果がある。
れば、エミュレーションCPUとコントロールCPUと
の双方からアクセス可能なメモリ空間へ、前記コントロ
ールCPUが前記エミュレーションCPUにおいて定義
されている処理からなるホストコンピュータから与えら
れる処理手順を転送コマンドをもとに書き込み、その処
理手順を前記エミュレーションCPUが読み出して実行
するように構成したので、ホストコンピュータで作成し
た処理手順をエミュレーションCPUへ直接的に与え
て、エミュレーションCPUのデバッグ機能を制御で
き、コントロールCPUの制御プログラムによる制約が
なくなる効果がある。
【0025】請求項2記載の発明によれば、エミュレー
ションCPUにおいて新たに定義された処理を用いた処
理手順を、コントロールCPUが前記エミュレーション
CPUと前記コントロールCPUとの双方からアクセス
可能なメモリ空間へ前記処理手順の転送コマンドをもと
に書き込むように構成したので、前記エミュレーション
CPUの制御プログラムに新たな処理機能を追加した場
合でも、前記コントロールCPUの制御プログラムを変
更する必要がなくなって新たな処理機能の追加が容易に
なる効果がある。
ションCPUにおいて新たに定義された処理を用いた処
理手順を、コントロールCPUが前記エミュレーション
CPUと前記コントロールCPUとの双方からアクセス
可能なメモリ空間へ前記処理手順の転送コマンドをもと
に書き込むように構成したので、前記エミュレーション
CPUの制御プログラムに新たな処理機能を追加した場
合でも、前記コントロールCPUの制御プログラムを変
更する必要がなくなって新たな処理機能の追加が容易に
なる効果がある。
【0026】請求項3記載の発明によれば、エミュレー
ションCPUにおいてすでに定義されている各種処理の
組み合わせからなるホストコンピュータから与えられた
新たな処理手順を、前記ホストコンピュータから与えら
れた前記処理手順の転送コマンドをもとに、コントロー
ルCPUが前記エミュレーションCPUと前記コントロ
ールCPUとの双方からアクセス可能なメモリ空間へ書
き込むように構成したので、エミュレーションCPUに
おいて定義されている処理の組み合わせを変えた新たな
処理手順に従った処理をエミュレーションCPUへ実行
させる場合でも、コントロールCPUおよびエミュレー
ションCPUの制御プログラムを変更する必要がなくな
ってホストコンピュータ側で前記新たな処理手順を作成
して発行すればよく、エミュレーションCPUによる処
理機能の拡張が容易になる効果がある。
ションCPUにおいてすでに定義されている各種処理の
組み合わせからなるホストコンピュータから与えられた
新たな処理手順を、前記ホストコンピュータから与えら
れた前記処理手順の転送コマンドをもとに、コントロー
ルCPUが前記エミュレーションCPUと前記コントロ
ールCPUとの双方からアクセス可能なメモリ空間へ書
き込むように構成したので、エミュレーションCPUに
おいて定義されている処理の組み合わせを変えた新たな
処理手順に従った処理をエミュレーションCPUへ実行
させる場合でも、コントロールCPUおよびエミュレー
ションCPUの制御プログラムを変更する必要がなくな
ってホストコンピュータ側で前記新たな処理手順を作成
して発行すればよく、エミュレーションCPUによる処
理機能の拡張が容易になる効果がある。
【0027】請求項4記載の発明によれば、識別手段に
より処理手順の転送コマンドが識別されると、ホストコ
ンピュータから与えられた前記処理手順を所定のメモリ
空間へ書き込む処理手順書込手段と、前記所定のメモリ
空間へ書き込まれた処理手順を読み出す処理手順読出手
段と、前記処理手順により示される各処理についての機
能を予め定義して格納した処理機能格納手段と、前記処
理手順読出手段により読み出した処理手順に応じて前記
処理機能格納手段に予め定義されている前記処理につい
ての機能を読み出して実行し前記マイクロコンピュータ
システムのデバッグを行うデバッグ制御手段と、該デバ
ッグ制御手段による前記処理の実行結果を実行結果格納
メモリへ格納する実行結果格納手段と、該実行結果格納
手段により格納された前記実行結果を読み出す実行結果
読出手段と、前記処理手順に従って実行した処理の終了
応答を前記ホストコンピュータに対して行う終了応答手
段とを備えるように構成したので、ホストコンピュータ
で作成した処理手順を前記デバッグ制御手段へ直接的に
与えることが可能となり、前記デバッグ制御手段による
処理機能を変更する場合には、前記処理機能格納手段に
定義されて格納されている処理を変更するか、またはホ
ストコンピュータで作成する処理手順を変更すればよ
く、前記処理機能の変更が容易になる効果がある。
より処理手順の転送コマンドが識別されると、ホストコ
ンピュータから与えられた前記処理手順を所定のメモリ
空間へ書き込む処理手順書込手段と、前記所定のメモリ
空間へ書き込まれた処理手順を読み出す処理手順読出手
段と、前記処理手順により示される各処理についての機
能を予め定義して格納した処理機能格納手段と、前記処
理手順読出手段により読み出した処理手順に応じて前記
処理機能格納手段に予め定義されている前記処理につい
ての機能を読み出して実行し前記マイクロコンピュータ
システムのデバッグを行うデバッグ制御手段と、該デバ
ッグ制御手段による前記処理の実行結果を実行結果格納
メモリへ格納する実行結果格納手段と、該実行結果格納
手段により格納された前記実行結果を読み出す実行結果
読出手段と、前記処理手順に従って実行した処理の終了
応答を前記ホストコンピュータに対して行う終了応答手
段とを備えるように構成したので、ホストコンピュータ
で作成した処理手順を前記デバッグ制御手段へ直接的に
与えることが可能となり、前記デバッグ制御手段による
処理機能を変更する場合には、前記処理機能格納手段に
定義されて格納されている処理を変更するか、またはホ
ストコンピュータで作成する処理手順を変更すればよ
く、前記処理機能の変更が容易になる効果がある。
【0028】請求項5記載の発明によれば、識別手段が
転送コマンドを識別すると、処理機能格納手段に追加さ
れて格納されている新たに定義された機能の新規処理を
用いた処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、処理手順読出手段により読み出した前記処
理手順に応じて前記処理機能格納手段に格納されている
前記新たに定義された機能の新規処理を含む処理を読み
出して実行しマイクロコンピュータシステムのデバッグ
を行うデバッグ制御手段とを備えるように構成したの
で、前記デバッグ制御手段の新たな処理機能の追加が容
易になる効果がある。
転送コマンドを識別すると、処理機能格納手段に追加さ
れて格納されている新たに定義された機能の新規処理を
用いた処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、処理手順読出手段により読み出した前記処
理手順に応じて前記処理機能格納手段に格納されている
前記新たに定義された機能の新規処理を含む処理を読み
出して実行しマイクロコンピュータシステムのデバッグ
を行うデバッグ制御手段とを備えるように構成したの
で、前記デバッグ制御手段の新たな処理機能の追加が容
易になる効果がある。
【0029】請求項6記載の発明によれば、識別手段が
転送コマンドを識別すると、処理の組み合わせの異なる
ホストコンピュータから与えられた新たな処理手順を処
理手順書込手段が所定のメモリ空間へ書き込み、処理手
順読出手段が前記メモリ空間から読み出した前記新たな
処理手順に応じてデバッグ制御手段が処理機能格納手段
に格納されている処理を読み出して実行しマイクロコン
ピュータシステムのデバッグを行うように構成したの
で、前記デバッグ制御手段における処理機能の拡張が容
易になる効果がある。
転送コマンドを識別すると、処理の組み合わせの異なる
ホストコンピュータから与えられた新たな処理手順を処
理手順書込手段が所定のメモリ空間へ書き込み、処理手
順読出手段が前記メモリ空間から読み出した前記新たな
処理手順に応じてデバッグ制御手段が処理機能格納手段
に格納されている処理を読み出して実行しマイクロコン
ピュータシステムのデバッグを行うように構成したの
で、前記デバッグ制御手段における処理機能の拡張が容
易になる効果がある。
【図1】 この発明の実施の形態1のエミュレータの制
御方法を実現するためのエミュレータのシステム構成を
示すブロック図である。
御方法を実現するためのエミュレータのシステム構成を
示すブロック図である。
【図2】 この発明の実施の形態1のエミュレータの制
御方法を示すフローチャートである。
御方法を示すフローチャートである。
【図3】 従来のエミュレータの制御方法およびその制
御方法が適用されるエミュレータのシステム構成を示す
ブロック図である。
御方法が適用されるエミュレータのシステム構成を示す
ブロック図である。
【図4】 従来のエミュレータにおけるコントロールC
PUおよびエミュレーションCPUの動作を示すフロー
チャートである。
PUおよびエミュレーションCPUの動作を示すフロー
チャートである。
21 ホストコンピュータ、22 コントロールCPU
(処理手順書込手段、実行結果読出手段、終了応答手
段)、23 エミュレーションCPU(処理手順読出手
段、デバッグ制御手段、実行結果格納手段)、27 制
御プログラム格納メモリ(処理機能格納手段)。
(処理手順書込手段、実行結果読出手段、終了応答手
段)、23 エミュレーションCPU(処理手順読出手
段、デバッグ制御手段、実行結果格納手段)、27 制
御プログラム格納メモリ(処理機能格納手段)。
Claims (6)
- 【請求項1】 マイクロコンピュータシステムのデバッ
グの対象となるエミュレーションCPUとエミュレータ
のデバッグ機能を制御するコントロールCPUとの双方
からアクセス可能なメモリ空間へ、前記エミュレーショ
ンCPUにおいて定義されている処理からなりホストコ
ンピュータから与えられる処理手順をその転送コマンド
をもとに前記コントロールCPUが書き込む処理手順書
込過程と、該処理手順書込過程により前記メモリ空間へ
書き込んだ前記処理手順を前記エミュレーションCPU
が読み出して実行する処理手順実行過程とを備えたエミ
ュレータの制御方法。 - 【請求項2】 処理手順書込過程では、エミュレーショ
ンCPUにおいて新たに定義された処理を用いた処理手
順を、コントロールCPUが前記エミュレーションCP
Uと前記コントロールCPUとの双方からアクセス可能
なメモリ空間へ前記処理手順の転送コマンドをもとに書
き込むことを特徴とする請求項1記載のエミュレータの
制御方法。 - 【請求項3】 処理手順書込過程では、エミュレーショ
ンCPUにおいて定義されている各種処理の組み合わせ
からなる処理手順を、ホストコンピュータから与えられ
た前記処理手順の転送コマンドをもとに、コントロール
CPUが前記エミュレーションCPUと前記コントロー
ルCPUとの双方からアクセス可能なメモリ空間へ書き
込むことを特徴とする請求項1記載のエミュレータの制
御方法。 - 【請求項4】 ホストコンピュータから与えられたマイ
クロコンピュータシステムのデバッグのための処理手順
の転送コマンドを識別する識別手段と、該識別手段が前
記転送コマンドを識別すると前記ホストコンピュータか
ら与えられた前記処理手順を所定のメモリ空間へ書き込
む処理手順書込手段と、該処理手順書込手段との間で行
う通信をもとに、前記処理手順書込手段により前記所定
のメモリ空間へ書き込まれた処理手順を読み出す処理手
順読出手段と、前記処理手順により示される各処理につ
いての機能を予め定義して格納した処理機能格納手段
と、前記処理手順読出手段により読み出した処理手順に
応じて前記処理機能格納手段に予め定義されている前記
処理についての機能を読み出して実行し前記マイクロコ
ンピュータシステムのデバッグを行うデバッグ制御手段
と、該デバッグ制御手段による前記処理の実行結果を実
行結果格納メモリへ格納する実行結果格納手段と、該実
行結果格納手段により格納された前記実行結果を、前記
デバッグ制御手段との間で行う通信をもとに前記実行結
果格納手段から読み出す実行結果読出手段と、前記ホス
トコンピュータから与えられた前記処理手順に従って実
行した処理の終了応答を前記ホストコンピュータに対し
て行う終了応答手段とを備えたエミュレータ。 - 【請求項5】 新たに定義された機能の新規処理が追加
されて格納されている処理機能格納手段と、識別手段が
転送コマンドを識別すると前記新規処理を用いた処理手
順を所定のメモリ空間へ書き込む処理手順書込手段と、
前記所定のメモリ空間から処理手順読出手段により読み
出した前記処理手順に応じて前記処理機能格納手段に格
納されている前記新規処理を含む処理を読み出して実行
しマイクロコンピュータシステムのデバッグを行うデバ
ッグ制御手段とを備えていることを特徴とする請求項4
記載のエミュレータ。 - 【請求項6】 識別手段が転送コマンドを識別すると処
理の組み合わせの異なるホストコンピュータから与えら
れた新たな処理手順を所定のメモリ空間へ書き込む処理
手順書込手段と、前記所定のメモリ空間から処理手順読
出手段により読み出した前記新たな処理手順に応じて処
理機能格納手段に格納されている処理を読み出して実行
しマイクロコンピュータシステムのデバッグを行うデバ
ッグ制御手段とを備えていることを特徴とする請求項4
記載のエミュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8238048A JPH1083317A (ja) | 1996-09-09 | 1996-09-09 | エミュレータの制御方法およびエミュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8238048A JPH1083317A (ja) | 1996-09-09 | 1996-09-09 | エミュレータの制御方法およびエミュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1083317A true JPH1083317A (ja) | 1998-03-31 |
Family
ID=17024397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8238048A Pending JPH1083317A (ja) | 1996-09-09 | 1996-09-09 | エミュレータの制御方法およびエミュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1083317A (ja) |
-
1996
- 1996-09-09 JP JP8238048A patent/JPH1083317A/ja active Pending
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