JPH1083317A - エミュレータの制御方法およびエミュレータ - Google Patents
エミュレータの制御方法およびエミュレータInfo
- Publication number
- JPH1083317A JPH1083317A JP8238048A JP23804896A JPH1083317A JP H1083317 A JPH1083317 A JP H1083317A JP 8238048 A JP8238048 A JP 8238048A JP 23804896 A JP23804896 A JP 23804896A JP H1083317 A JPH1083317 A JP H1083317A
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- Japan
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- processing
- processing procedure
- cpu
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Abstract
(57)【要約】
【課題】 ホストコンピュータからエミュレーションＣ
ＰＵへ要求できる処理の範囲がコントロールＣＰＵの制
御プログラムにより制約を受ける課題があった。 【解決手段】 エミュレーションＣＰＵとコントロール
ＣＰＵとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションＣＰＵにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールＣＰＵが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションＣＰＵが読み出して実行する処理手順実行過程
とを備えるものである。
ＰＵへ要求できる処理の範囲がコントロールＣＰＵの制
御プログラムにより制約を受ける課題があった。 【解決手段】 エミュレーションＣＰＵとコントロール
ＣＰＵとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションＣＰＵにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールＣＰＵが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションＣＰＵが読み出して実行する処理手順実行過程
とを備えるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータシステムのデバッグに用いるエミュレータに対し
ホストコンピュータから制御を行う際のエミュレータの
制御方法およびその制御方法によりマイクロコンピュー
タシステムのデバッグを行うエミュレータに関するもの
である。
ュータシステムのデバッグに用いるエミュレータに対し
ホストコンピュータから制御を行う際のエミュレータの
制御方法およびその制御方法によりマイクロコンピュー
タシステムのデバッグを行うエミュレータに関するもの
である。
【０００２】
【従来の技術】図３は、従来のエミュレータの制御方法
およびその制御方法が適用されるエミュレータのシステ
ム構成を示すブロック図であり、図において１はエミュ
レータ１００にコマンドを発行するホストコンピュー
タ、２はホストコンピュータ１が発行したコマンドを解
釈し、エミュレーションＣＰＵ３へ前記コマンドから解
釈した処理要求を送信するコントロールＣＰＵ、３はデ
バッグ対象となるマイクロコンピュータシステムのエミ
ュレーションＣＰＵ、６はコントロールＣＰＵ２の制御
プログラムを格納する制御プログラム格納メモリであ
り、ホストコンピュータ１が発行したコマンドがエミュ
レーションＣＰＵ３に対するコマンドであるか否かを解
釈し識別するコマンド解釈識別機能を備えている。７は
エミュレーションＣＰＵ３の制御プログラムを格納する
制御プログラム格納メモリであり、コントロールＣＰＵ
２から送信されてきた前記処理要求に対しどのような処
理を実行すればよいかの定義内容が格納されている。１
１はホストコンピュータ１とエミュレータ１００との間
で前記コマンドを送受信するための通信用回路、１２は
コントロールＣＰＵ２からエミュレーションＣＰＵ３へ
与えられる前記処理要求を格納する処理要求格納メモ
リ、１３はエミュレーションＣＰＵ３が前記処理要求に
応じて実行した処理結果を格納する処理結果格納メモ
リ、１４はコントロールＣＰＵ２とエミュレーションＣ
ＰＵ３との間で通信を行うための通信用回路、１５はコ
ントロールＣＰＵ２と制御プログラム格納メモリ６、通
信用回路１１，１４、処理要求格納メモリ１２、処理結
果格納メモリ１３との間を接続するコントロールＣＰＵ
バス、１６はエミュレーションＣＰＵ３と制御プログラ
ム格納メモリ７、処理要求格納メモリ１２、処理結果格
納メモリ１３、通信用回路１４との間を接続するエミュ
レーションＣＰＵバス、１００はホストコンピュータ１
と図示していないターゲットボードとの間に接続される
エミュレータである。
およびその制御方法が適用されるエミュレータのシステ
ム構成を示すブロック図であり、図において１はエミュ
レータ１００にコマンドを発行するホストコンピュー
タ、２はホストコンピュータ１が発行したコマンドを解
釈し、エミュレーションＣＰＵ３へ前記コマンドから解
釈した処理要求を送信するコントロールＣＰＵ、３はデ
バッグ対象となるマイクロコンピュータシステムのエミ
ュレーションＣＰＵ、６はコントロールＣＰＵ２の制御
プログラムを格納する制御プログラム格納メモリであ
り、ホストコンピュータ１が発行したコマンドがエミュ
レーションＣＰＵ３に対するコマンドであるか否かを解
釈し識別するコマンド解釈識別機能を備えている。７は
エミュレーションＣＰＵ３の制御プログラムを格納する
制御プログラム格納メモリであり、コントロールＣＰＵ
２から送信されてきた前記処理要求に対しどのような処
理を実行すればよいかの定義内容が格納されている。１
１はホストコンピュータ１とエミュレータ１００との間
で前記コマンドを送受信するための通信用回路、１２は
コントロールＣＰＵ２からエミュレーションＣＰＵ３へ
与えられる前記処理要求を格納する処理要求格納メモ
リ、１３はエミュレーションＣＰＵ３が前記処理要求に
応じて実行した処理結果を格納する処理結果格納メモ
リ、１４はコントロールＣＰＵ２とエミュレーションＣ
ＰＵ３との間で通信を行うための通信用回路、１５はコ
ントロールＣＰＵ２と制御プログラム格納メモリ６、通
信用回路１１，１４、処理要求格納メモリ１２、処理結
果格納メモリ１３との間を接続するコントロールＣＰＵ
バス、１６はエミュレーションＣＰＵ３と制御プログラ
ム格納メモリ７、処理要求格納メモリ１２、処理結果格
納メモリ１３、通信用回路１４との間を接続するエミュ
レーションＣＰＵバス、１００はホストコンピュータ１
と図示していないターゲットボードとの間に接続される
エミュレータである。
【０００３】次に動作について説明する。このエミュレ
ータ１００では、ホストコンピュータ１からエミュレー
ションＣＰＵ３への処理要求は、コントロールＣＰＵ２
がサポートしている前記処理要求に対応したコマンドを
ホストコンピュータ１が発行し、このコマンドを受けた
コントロールＣＰＵ２が前記コマンドから前記処理要求
を解釈し、解釈された処理要求が処理要求格納メモリ１
２を介してコントロールＣＰＵ２からエミュレーション
ＣＰＵ３へ与えられることになり、ホストコンピュータ
１からエミュレーションＣＰＵ３への処理要求は、コン
トロールＣＰＵ２が介在して間接的に行われる。
ータ１００では、ホストコンピュータ１からエミュレー
ションＣＰＵ３への処理要求は、コントロールＣＰＵ２
がサポートしている前記処理要求に対応したコマンドを
ホストコンピュータ１が発行し、このコマンドを受けた
コントロールＣＰＵ２が前記コマンドから前記処理要求
を解釈し、解釈された処理要求が処理要求格納メモリ１
２を介してコントロールＣＰＵ２からエミュレーション
ＣＰＵ３へ与えられることになり、ホストコンピュータ
１からエミュレーションＣＰＵ３への処理要求は、コン
トロールＣＰＵ２が介在して間接的に行われる。
【０００４】図４は、図３に示すシステム構成における
コントロールＣＰＵ２およびエミュレーションＣＰＵ３
の動作を示すフローチャートである。エミュレータ１０
０が起動すると、コントロールＣＰＵ２は制御プログラ
ム格納メモリ６に格納されている制御プログラムに従っ
て動作して、ホストコンピュータ１からのコマンドの入
力待ちの状態となる（ステップＳＴ１）。一方、エミュ
レーションＣＰＵ３も制御プログラム格納メモリ７に格
納されている制御プログラムに従って動作して、コント
ロールＣＰＵ２からの処理要求待ちの状態となる（ステ
ップＳＴ１１）。ホストコンピュータ１は、通信用回路
１１を介してエミュレータ１００に対しコマンドＥＭ＿
ＣＯＭを発行する。
コントロールＣＰＵ２およびエミュレーションＣＰＵ３
の動作を示すフローチャートである。エミュレータ１０
０が起動すると、コントロールＣＰＵ２は制御プログラ
ム格納メモリ６に格納されている制御プログラムに従っ
て動作して、ホストコンピュータ１からのコマンドの入
力待ちの状態となる（ステップＳＴ１）。一方、エミュ
レーションＣＰＵ３も制御プログラム格納メモリ７に格
納されている制御プログラムに従って動作して、コント
ロールＣＰＵ２からの処理要求待ちの状態となる（ステ
ップＳＴ１１）。ホストコンピュータ１は、通信用回路
１１を介してエミュレータ１００に対しコマンドＥＭ＿
ＣＯＭを発行する。
【０００５】なお、ここではコマンドＥＭ＿ＣＯＭは、
エミュレーションＣＰＵ３の処理Ａ，処理Ｂ，処理Ｃの
実行を示すものであり、これら一連の処理Ａ，処理Ｂ，
処理Ｃは処理要求Ｘに対し実行するものであることを示
す定義が制御プログラム格納メモリ７に格納されている
制御プログラムにより予め決められている。
エミュレーションＣＰＵ３の処理Ａ，処理Ｂ，処理Ｃの
実行を示すものであり、これら一連の処理Ａ，処理Ｂ，
処理Ｃは処理要求Ｘに対し実行するものであることを示
す定義が制御プログラム格納メモリ７に格納されている
制御プログラムにより予め決められている。
【０００６】コントロールＣＰＵ２は、ホストコンピュ
ータ１が発行したコマンドをコントロールＣＰＵバス１
５を介して受け取ると、そのコマンドがエミュレーショ
ンＣＰＵ３に対するコマンドであるか否かを解釈し識別
する（ステップＳＴ２）。この結果、エミュレーション
ＣＰＵ３に対するコマンドであると、コントロールＣＰ
Ｕ２は当該コマンド（ＥＭ＿ＣＯＭ）に対する処理要求
Ｘを処理要求格納メモリ１２へ送信して書き込む（ステ
ップＳＴ３）。そして、通信用回路１４によりエミュレ
ーションＣＰＵ３へ処理要求を送信した旨を伝えた後、
その処理要求に対するエミュレーションＣＰＵ３からの
応答待ち状態となる（ステップＳＴ５）。
ータ１が発行したコマンドをコントロールＣＰＵバス１
５を介して受け取ると、そのコマンドがエミュレーショ
ンＣＰＵ３に対するコマンドであるか否かを解釈し識別
する（ステップＳＴ２）。この結果、エミュレーション
ＣＰＵ３に対するコマンドであると、コントロールＣＰ
Ｕ２は当該コマンド（ＥＭ＿ＣＯＭ）に対する処理要求
Ｘを処理要求格納メモリ１２へ送信して書き込む（ステ
ップＳＴ３）。そして、通信用回路１４によりエミュレ
ーションＣＰＵ３へ処理要求を送信した旨を伝えた後、
その処理要求に対するエミュレーションＣＰＵ３からの
応答待ち状態となる（ステップＳＴ５）。
【０００７】エミュレーションＣＰＵ３は、コントロー
ルＣＰＵ２から処理要求格納メモリ１２へ処理要求が送
信され書き込まれたことを通信用回路１４により検知し
て、処理要求を処理要求格納メモリ１２から読み出す
（ステップＳＴ１２）。そして、その処理要求が処理要
求Ｘであるか否かを判断し（ステップＳＴ１３）、処理
要求Ｘであれば、処理要求Ｘについて定義されている処
理Ａ，処理Ｂ，処理Ｃを実行し、処理Ａ，処理Ｂ，処理
Ｃの各処理結果を処理結果格納メモリ１３へ書き込む
（ステップＳＴ１４，ステップＳＴ１５，ステップＳＴ
１６）。一方、ステップＳＴ１３において処理要求Ｘで
なければ、その処理要求に応じた処理を実行する（ステ
ップＳＴ１７）。その後、エミュレーションＣＰＵ３は
通信用回路１４を介して前記処理要求に対する処理が完
了したことを示す終了応答を送信し（ステップＳＴ１
８）、ステップＳＴ１１へ戻って再度処理要求待ち状態
となる。
ルＣＰＵ２から処理要求格納メモリ１２へ処理要求が送
信され書き込まれたことを通信用回路１４により検知し
て、処理要求を処理要求格納メモリ１２から読み出す
（ステップＳＴ１２）。そして、その処理要求が処理要
求Ｘであるか否かを判断し（ステップＳＴ１３）、処理
要求Ｘであれば、処理要求Ｘについて定義されている処
理Ａ，処理Ｂ，処理Ｃを実行し、処理Ａ，処理Ｂ，処理
Ｃの各処理結果を処理結果格納メモリ１３へ書き込む
（ステップＳＴ１４，ステップＳＴ１５，ステップＳＴ
１６）。一方、ステップＳＴ１３において処理要求Ｘで
なければ、その処理要求に応じた処理を実行する（ステ
ップＳＴ１７）。その後、エミュレーションＣＰＵ３は
通信用回路１４を介して前記処理要求に対する処理が完
了したことを示す終了応答を送信し（ステップＳＴ１
８）、ステップＳＴ１１へ戻って再度処理要求待ち状態
となる。
【０００８】コントロールＣＰＵ２は、通信用回路１４
を介してエミュレーションＣＰＵ３から送信されてきた
前記終了応答を検知して、処理結果格納メモリ１３へ格
納されている処理結果を読み出す（ステップＳＴ６）。
そして、通信用回路１１を介してホストコンピュータ１
へ終了応答を返し（ステップＳＴ７）、ステップＳＴ１
へ戻り、再度コマンド待ち状態となる。
を介してエミュレーションＣＰＵ３から送信されてきた
前記終了応答を検知して、処理結果格納メモリ１３へ格
納されている処理結果を読み出す（ステップＳＴ６）。
そして、通信用回路１１を介してホストコンピュータ１
へ終了応答を返し（ステップＳＴ７）、ステップＳＴ１
へ戻り、再度コマンド待ち状態となる。
【０００９】
【発明が解決しようとする課題】従来のエミュレータの
制御方法およびエミュレータは以上のように構成されて
いるので、ホストコンピュータ１がエミュレーションＣ
ＰＵ３に何らかの処理を実行させるには、ホストコンピ
ュータ１から与えられるコマンドとエミュレーションＣ
ＰＵ３に対し前記処理をさせるための処理要求との間の
定義関係が、コントロールＣＰＵ２の制御プログラム格
納メモリ６の制御プログラム中に予め確立されていなけ
ればならず、このためホストコンピュータ１がエミュレ
ーションＣＰＵ３へ要求できる処理の範囲が制御プログ
ラム格納メモリ６の制御プログラムにより制約を受ける
課題があった。
制御方法およびエミュレータは以上のように構成されて
いるので、ホストコンピュータ１がエミュレーションＣ
ＰＵ３に何らかの処理を実行させるには、ホストコンピ
ュータ１から与えられるコマンドとエミュレーションＣ
ＰＵ３に対し前記処理をさせるための処理要求との間の
定義関係が、コントロールＣＰＵ２の制御プログラム格
納メモリ６の制御プログラム中に予め確立されていなけ
ればならず、このためホストコンピュータ１がエミュレ
ーションＣＰＵ３へ要求できる処理の範囲が制御プログ
ラム格納メモリ６の制御プログラムにより制約を受ける
課題があった。
【００１０】この発明は、上記のような課題を解決する
ためになされたもので、ホストコンピュータがエミュレ
ーションＣＰＵに何らかの処理を実行させる際の新たな
処理機能の追加および処理機能の拡張を容易に実現でき
るエミュレータの制御方法およびエミュレータを得るこ
とを目的とする。
ためになされたもので、ホストコンピュータがエミュレ
ーションＣＰＵに何らかの処理を実行させる際の新たな
処理機能の追加および処理機能の拡張を容易に実現でき
るエミュレータの制御方法およびエミュレータを得るこ
とを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の発明に係
るエミュレータの制御方法は、マイクロコンピュータシ
ステムのデバッグの対象となるエミュレーションＣＰＵ
とエミュレータのデバッグ機能を制御するコントロール
ＣＰＵとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションＣＰＵにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールＣＰＵが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションＣＰＵが読み出して実行する処理手順実行過程
とを備えるようにしたものである。
るエミュレータの制御方法は、マイクロコンピュータシ
ステムのデバッグの対象となるエミュレーションＣＰＵ
とエミュレータのデバッグ機能を制御するコントロール
ＣＰＵとの双方からアクセス可能なメモリ空間へ、前記
エミュレーションＣＰＵにおいて定義されている処理か
らなりホストコンピュータから与えられる処理手順をそ
の転送コマンドをもとに前記コントロールＣＰＵが書き
込む処理手順書込過程と、該処理手順書込過程により前
記メモリ空間へ書き込んだ前記処理手順を前記エミュレ
ーションＣＰＵが読み出して実行する処理手順実行過程
とを備えるようにしたものである。
【００１２】請求項２記載の発明に係るエミュレータの
制御方法は、エミュレーションＣＰＵにおいて新たに定
義された処理を用いた処理手順を、コントロールＣＰＵ
が前記エミュレーションＣＰＵと前記コントロールＣＰ
Ｕとの双方からアクセス可能なメモリ空間へ前記処理手
順の転送コマンドをもとに書き込む処理手順書込過程を
備えるようにしたものである。
制御方法は、エミュレーションＣＰＵにおいて新たに定
義された処理を用いた処理手順を、コントロールＣＰＵ
が前記エミュレーションＣＰＵと前記コントロールＣＰ
Ｕとの双方からアクセス可能なメモリ空間へ前記処理手
順の転送コマンドをもとに書き込む処理手順書込過程を
備えるようにしたものである。
【００１３】請求項３記載の発明に係るエミュレータの
制御方法は、エミュレーションＣＰＵにおいて定義され
ている各種処理の組み合わせからなる処理手順を、ホス
トコンピュータから与えられた前記処理手順の転送コマ
ンドをもとに、コントロールＣＰＵが前記エミュレーシ
ョンＣＰＵと前記コントロールＣＰＵとの双方からアク
セス可能なメモリ空間へ書き込む処理手順書込過程を備
えるようにしたものである。
制御方法は、エミュレーションＣＰＵにおいて定義され
ている各種処理の組み合わせからなる処理手順を、ホス
トコンピュータから与えられた前記処理手順の転送コマ
ンドをもとに、コントロールＣＰＵが前記エミュレーシ
ョンＣＰＵと前記コントロールＣＰＵとの双方からアク
セス可能なメモリ空間へ書き込む処理手順書込過程を備
えるようにしたものである。
【００１４】請求項４記載の発明に係るエミュレータ
は、ホストコンピュータから与えられたマイクロコンピ
ュータシステムのデバッグのための処理手順の転送コマ
ンドを識別する識別手段と、該識別手段が前記転送コマ
ンドを識別すると前記ホストコンピュータから与えられ
た前記処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、該処理手順書込手段との間で行う通信をも
とに、前記処理手順書込手段により前記所定のメモリ空
間へ書き込まれた処理手順を読み出す処理手順読出手段
と、前記処理手順により示される各処理についての機能
を予め定義して格納した処理機能格納手段と、前記処理
手順読出手段により読み出した処理手順に応じて前記処
理機能格納手段に予め定義されている前記処理について
の機能を読み出して実行し前記マイクロコンピュータシ
ステムのデバッグを行うデバッグ制御手段と、該デバッ
グ制御手段による前記処理の実行結果を実行結果格納メ
モリへ格納する実行結果格納手段と、該実行結果格納手
段により格納された前記実行結果を、前記デバッグ制御
手段との間で行う通信をもとに前記実行結果格納手段か
ら読み出す実行結果読出手段と、前記ホストコンピュー
タから与えられた前記処理手順に従って実行した処理の
終了応答を前記ホストコンピュータに対して行う終了応
答手段とを備えるようにしたものである。
は、ホストコンピュータから与えられたマイクロコンピ
ュータシステムのデバッグのための処理手順の転送コマ
ンドを識別する識別手段と、該識別手段が前記転送コマ
ンドを識別すると前記ホストコンピュータから与えられ
た前記処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、該処理手順書込手段との間で行う通信をも
とに、前記処理手順書込手段により前記所定のメモリ空
間へ書き込まれた処理手順を読み出す処理手順読出手段
と、前記処理手順により示される各処理についての機能
を予め定義して格納した処理機能格納手段と、前記処理
手順読出手段により読み出した処理手順に応じて前記処
理機能格納手段に予め定義されている前記処理について
の機能を読み出して実行し前記マイクロコンピュータシ
ステムのデバッグを行うデバッグ制御手段と、該デバッ
グ制御手段による前記処理の実行結果を実行結果格納メ
モリへ格納する実行結果格納手段と、該実行結果格納手
段により格納された前記実行結果を、前記デバッグ制御
手段との間で行う通信をもとに前記実行結果格納手段か
ら読み出す実行結果読出手段と、前記ホストコンピュー
タから与えられた前記処理手順に従って実行した処理の
終了応答を前記ホストコンピュータに対して行う終了応
答手段とを備えるようにしたものである。
【００１５】請求項５記載の発明に係るエミュレータ
は、新たに定義された機能の新規処理が追加されて格納
されている処理機能格納手段と、識別手段が転送コマン
ドを識別すると前記新規処理を用いた処理手順を所定の
メモリ空間へ書き込む処理手順書込手段と、前記所定の
メモリ空間から処理手順読出手段により読み出した前記
処理手順に応じて前記処理機能格納手段に格納されてい
る前記新規処理を含む処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
は、新たに定義された機能の新規処理が追加されて格納
されている処理機能格納手段と、識別手段が転送コマン
ドを識別すると前記新規処理を用いた処理手順を所定の
メモリ空間へ書き込む処理手順書込手段と、前記所定の
メモリ空間から処理手順読出手段により読み出した前記
処理手順に応じて前記処理機能格納手段に格納されてい
る前記新規処理を含む処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
【００１６】請求項６記載の発明に係るエミュレータ
は、識別手段が転送コマンドを識別すると処理の組み合
わせの異なるホストコンピュータから与えられた新たな
処理手順を所定のメモリ空間へ書き込む処理手順書込手
段と、前記所定のメモリ空間から処理手順読出手段によ
り読み出した前記新たな処理手順に応じて処理機能格納
手段に格納されている処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
は、識別手段が転送コマンドを識別すると処理の組み合
わせの異なるホストコンピュータから与えられた新たな
処理手順を所定のメモリ空間へ書き込む処理手順書込手
段と、前記所定のメモリ空間から処理手順読出手段によ
り読み出した前記新たな処理手順に応じて処理機能格納
手段に格納されている処理を読み出して実行しマイクロ
コンピュータシステムのデバッグを行うデバッグ制御手
段とを備えるようにしたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１のエミ
ュレータの制御方法を実現するためのエミュレータのシ
ステム構成図である。図において、２１はエミュレータ
２００に処理手順転送コマンドを含む各種コマンドおよ
び処理手順を発行するホストコンピュータ、２２はホス
トコンピュータ２１が発行したコマンドを解釈し、エミ
ュレーションＣＰＵ２３へ前記コマンドから解釈した処
理要求を送信したり、処理手順格納メモリ２８へホスト
コンピュータ２１が発行した処理手順を書き込むコント
ロールＣＰＵ（処理手順書込手段、実行結果読出手段、
終了応答手段）、２３はデバッグ対象となるマイクロコ
ンピュータシステムのエミュレーションＣＰＵ（処理手
順読出手段、デバッグ制御手段、実行結果格納手段）、
２６はコントロールＣＰＵ２２の制御プログラムを格納
する制御プログラム格納メモリであり、ホストコンピュ
ータ２１の発行したコマンドが処理手順転送コマンドで
あるか否かを識別するコマンド識別手段２６ａを備えて
いる。２７はエミュレーションＣＰＵ２３の制御プログ
ラムを格納する制御プログラム格納メモリ（処理機能格
納手段）であり、前記処理手順を構成する各処理につい
ての定義内容が格納されている。２８はホストコンピュ
ータ２１が発行した処理手順を格納する処理手順格納メ
モリ、２９はエミュレーションＣＰＵ２３が前記処理手
順に従って実行した処理の結果を格納する処理結果格納
メモリ、３０はコントロールＣＰＵ２２とエミュレーシ
ョンＣＰＵ２３との間で通信を行うための通信用回路、
３１はエミュレータ２００とホストコンピュータ２１と
の間で通信を行うための通信用回路、３２はコントロー
ルＣＰＵ２２と制御プログラム格納メモリ２６、処理手
順格納メモリ２８、処理結果格納メモリ２９、通信用回
路３０，３１との間を接続するコントロールＣＰＵバ
ス、３３はエミュレーションＣＰＵ２３と制御プログラ
ム格納メモリ２７、処理手順格納メモリ２８、処理結果
格納メモリ２９、通信用回路３０との間を接続するエミ
ュレーションＣＰＵバスである。エミュレータ２００
は、ホストコンピュータ２１と図示していないターゲッ
トボードとの間に接続されている。
説明する。 実施の形態１．図１は、この発明の実施の形態１のエミ
ュレータの制御方法を実現するためのエミュレータのシ
ステム構成図である。図において、２１はエミュレータ
２００に処理手順転送コマンドを含む各種コマンドおよ
び処理手順を発行するホストコンピュータ、２２はホス
トコンピュータ２１が発行したコマンドを解釈し、エミ
ュレーションＣＰＵ２３へ前記コマンドから解釈した処
理要求を送信したり、処理手順格納メモリ２８へホスト
コンピュータ２１が発行した処理手順を書き込むコント
ロールＣＰＵ（処理手順書込手段、実行結果読出手段、
終了応答手段）、２３はデバッグ対象となるマイクロコ
ンピュータシステムのエミュレーションＣＰＵ（処理手
順読出手段、デバッグ制御手段、実行結果格納手段）、
２６はコントロールＣＰＵ２２の制御プログラムを格納
する制御プログラム格納メモリであり、ホストコンピュ
ータ２１の発行したコマンドが処理手順転送コマンドで
あるか否かを識別するコマンド識別手段２６ａを備えて
いる。２７はエミュレーションＣＰＵ２３の制御プログ
ラムを格納する制御プログラム格納メモリ（処理機能格
納手段）であり、前記処理手順を構成する各処理につい
ての定義内容が格納されている。２８はホストコンピュ
ータ２１が発行した処理手順を格納する処理手順格納メ
モリ、２９はエミュレーションＣＰＵ２３が前記処理手
順に従って実行した処理の結果を格納する処理結果格納
メモリ、３０はコントロールＣＰＵ２２とエミュレーシ
ョンＣＰＵ２３との間で通信を行うための通信用回路、
３１はエミュレータ２００とホストコンピュータ２１と
の間で通信を行うための通信用回路、３２はコントロー
ルＣＰＵ２２と制御プログラム格納メモリ２６、処理手
順格納メモリ２８、処理結果格納メモリ２９、通信用回
路３０，３１との間を接続するコントロールＣＰＵバ
ス、３３はエミュレーションＣＰＵ２３と制御プログラ
ム格納メモリ２７、処理手順格納メモリ２８、処理結果
格納メモリ２９、通信用回路３０との間を接続するエミ
ュレーションＣＰＵバスである。エミュレータ２００
は、ホストコンピュータ２１と図示していないターゲッ
トボードとの間に接続されている。
【００１８】次に動作について説明する。図２は、この
エミュレータの制御方法を示すフローチャートであり、
右側のフローチャートはコントロールＣＰＵ２２の動作
を示し、左側のフローチャートはエミュレーションＣＰ
Ｕ２３の動作を示す。このエミュレータ２００が起動す
ると、コントロールＣＰＵ２２が制御プログラム格納メ
モリ２６に格納されている制御プログラムに従って動作
し、ホストコンピュータ２１からのコマンドの入力待ち
の状態となる（ステップＳＴ１）。一方、エミュレーシ
ョンＣＰＵ２３も制御プログラム格納メモリ２７に格納
されている制御プログラムに従って動作し、コントロー
ルＣＰＵ２２からの処理要求待ちの状態となる（ステッ
プＳＴ１１）。次にホストコンピュータ２１はエミュレ
ータ２００に対し、エミュレーションＣＰＵ２３の一連
の処理手順と、この処理手順をコントロールＣＰＵ２２
によりエミュレーションＣＰＵ２３へ転送することを示
す処理手順転送コマンドを通信用回路３１を介して送信
する。今、この処理手順は“処理Ａ”、“処理Ｂ”、
“処理Ｃ”の順で処理を行う手順内容であるものとす
る。
エミュレータの制御方法を示すフローチャートであり、
右側のフローチャートはコントロールＣＰＵ２２の動作
を示し、左側のフローチャートはエミュレーションＣＰ
Ｕ２３の動作を示す。このエミュレータ２００が起動す
ると、コントロールＣＰＵ２２が制御プログラム格納メ
モリ２６に格納されている制御プログラムに従って動作
し、ホストコンピュータ２１からのコマンドの入力待ち
の状態となる（ステップＳＴ１）。一方、エミュレーシ
ョンＣＰＵ２３も制御プログラム格納メモリ２７に格納
されている制御プログラムに従って動作し、コントロー
ルＣＰＵ２２からの処理要求待ちの状態となる（ステッ
プＳＴ１１）。次にホストコンピュータ２１はエミュレ
ータ２００に対し、エミュレーションＣＰＵ２３の一連
の処理手順と、この処理手順をコントロールＣＰＵ２２
によりエミュレーションＣＰＵ２３へ転送することを示
す処理手順転送コマンドを通信用回路３１を介して送信
する。今、この処理手順は“処理Ａ”、“処理Ｂ”、
“処理Ｃ”の順で処理を行う手順内容であるものとす
る。
【００１９】コントロールＣＰＵ２２がホストコンピュ
ータ２１からコントロールＣＰＵバス３２を経て送られ
てきたコマンドを受信すると、コントロールＣＰＵ２２
はコマンド識別手段２６ａにより前記コマンドが処理手
順転送コマンドであるか否かの識別を行う（ステップＳ
Ｔ３１）。この結果、前記コマンドが処理手順転送コマ
ンドであると、コントロールＣＰＵ２２はホストコンピ
ュータ２１から前記処理手順転送コマンドとともに受信
した処理手順（“処理Ａ”、“処理Ｂ”、“処理Ｃ”）
を処理手順格納メモリ２８へ書き込み（ステップＳＴ３
２）、通信用回路３０によりエミュレーションＣＰＵ２
３へ処理要求を伝えた後に、前記処理要求に対しエミュ
レーションＣＰＵ２３から送られてくる応答の応答待ち
の状態になる（ステップＳＴ５）。
ータ２１からコントロールＣＰＵバス３２を経て送られ
てきたコマンドを受信すると、コントロールＣＰＵ２２
はコマンド識別手段２６ａにより前記コマンドが処理手
順転送コマンドであるか否かの識別を行う（ステップＳ
Ｔ３１）。この結果、前記コマンドが処理手順転送コマ
ンドであると、コントロールＣＰＵ２２はホストコンピ
ュータ２１から前記処理手順転送コマンドとともに受信
した処理手順（“処理Ａ”、“処理Ｂ”、“処理Ｃ”）
を処理手順格納メモリ２８へ書き込み（ステップＳＴ３
２）、通信用回路３０によりエミュレーションＣＰＵ２
３へ処理要求を伝えた後に、前記処理要求に対しエミュ
レーションＣＰＵ２３から送られてくる応答の応答待ち
の状態になる（ステップＳＴ５）。
【００２０】一方、エミュレーションＣＰＵ２３は、通
信用回路３０によりステップＳＴ５でコントロールＣＰ
Ｕ２２から送信されてきた処理要求を検知し（ステップ
ＳＴ１１）、処理手順格納メモリ２８に書き込まれてい
る前記処理手順（“処理Ａ”、“処理Ｂ”、“処理
Ｃ”）を“処理Ａ”から順番に読み出し（ステップＳＴ
４１）、“処理Ａ”、“処理Ｂ”、“処理Ｃ”の処理内
容の定義に従って実行し、それら各処理結果を処理結果
格納メモリ２９へ書き込み（ステップＳＴ４２）、処理
を完了する（ステップＳＴ４３）。その後、エミュレー
ションＣＰＵ２３は、通信用回路３０を介して前記処理
要求に対する処理が完了したことを示す終了応答をコン
トロールＣＰＵ２２へ送信し（ステップＳＴ１８）、ス
テップＳＴ１１へ戻って再度処理要求待ち状態となる。
信用回路３０によりステップＳＴ５でコントロールＣＰ
Ｕ２２から送信されてきた処理要求を検知し（ステップ
ＳＴ１１）、処理手順格納メモリ２８に書き込まれてい
る前記処理手順（“処理Ａ”、“処理Ｂ”、“処理
Ｃ”）を“処理Ａ”から順番に読み出し（ステップＳＴ
４１）、“処理Ａ”、“処理Ｂ”、“処理Ｃ”の処理内
容の定義に従って実行し、それら各処理結果を処理結果
格納メモリ２９へ書き込み（ステップＳＴ４２）、処理
を完了する（ステップＳＴ４３）。その後、エミュレー
ションＣＰＵ２３は、通信用回路３０を介して前記処理
要求に対する処理が完了したことを示す終了応答をコン
トロールＣＰＵ２２へ送信し（ステップＳＴ１８）、ス
テップＳＴ１１へ戻って再度処理要求待ち状態となる。
【００２１】コントロールＣＰＵ２２は、通信用回路３
０を介してエミュレーションＣＰＵ２３から送信されて
きた前記終了応答を検知して、処理結果格納メモリ２９
へ格納されている処理結果を読み出す（ステップＳＴ
６）。そして、通信用回路３１を介してホストコンピュ
ータ２１へ終了応答を返し（ステップＳＴ７）、ステッ
プＳＴ１へ戻り、再度コマンド待ち状態となる。
０を介してエミュレーションＣＰＵ２３から送信されて
きた前記終了応答を検知して、処理結果格納メモリ２９
へ格納されている処理結果を読み出す（ステップＳＴ
６）。そして、通信用回路３１を介してホストコンピュ
ータ２１へ終了応答を返し（ステップＳＴ７）、ステッ
プＳＴ１へ戻り、再度コマンド待ち状態となる。
【００２２】従って、この実施の形態１によれば、コン
トロールＣＰＵはホストコンピュータが発行する処理手
順転送コマンドを識別して、ホストコンピュータが発行
する処理手順、“処理Ａ”、“処理Ｂ”、“処理Ｃ”を
処理手順格納メモリへ書き込めばよく、エミュレーショ
ンＣＰＵの制御プログラムへ新たな処理機能を追加する
場合には、従来のエミュレータではコントロールＣＰＵ
の制御プログラムによる制約からその制御プログラムの
内容を前記新たな処理機能の追加に伴って変更する必要
があったのに対し、コントロールＣＰＵの制御プログラ
ムの変更が不要となり、処理機能の追加を容易に行うこ
とができる効果がある。
トロールＣＰＵはホストコンピュータが発行する処理手
順転送コマンドを識別して、ホストコンピュータが発行
する処理手順、“処理Ａ”、“処理Ｂ”、“処理Ｃ”を
処理手順格納メモリへ書き込めばよく、エミュレーショ
ンＣＰＵの制御プログラムへ新たな処理機能を追加する
場合には、従来のエミュレータではコントロールＣＰＵ
の制御プログラムによる制約からその制御プログラムの
内容を前記新たな処理機能の追加に伴って変更する必要
があったのに対し、コントロールＣＰＵの制御プログラ
ムの変更が不要となり、処理機能の追加を容易に行うこ
とができる効果がある。
【００２３】また、エミュレーションＣＰＵの制御プロ
グラムにすでに内容が定義されている例えば“処理
Ａ”、“処理Ｂ”、“処理Ｃ”の組み合わせを変えた新
たな処理手順によりデバッグ機能を拡張する場合には、
従来のエミュレータではコントロールＣＰＵの制御プロ
グラムの内容を変更する必要があったのに対し、コント
ロールＣＰＵの制御プログラムの内容を変更することな
くホストコンピュータで前記新たな処理手順を作成して
発行すればよく、デバッグ機能の拡張を容易に実現でき
る効果がある。
グラムにすでに内容が定義されている例えば“処理
Ａ”、“処理Ｂ”、“処理Ｃ”の組み合わせを変えた新
たな処理手順によりデバッグ機能を拡張する場合には、
従来のエミュレータではコントロールＣＰＵの制御プロ
グラムの内容を変更する必要があったのに対し、コント
ロールＣＰＵの制御プログラムの内容を変更することな
くホストコンピュータで前記新たな処理手順を作成して
発行すればよく、デバッグ機能の拡張を容易に実現でき
る効果がある。
【００２４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、エミュレーションＣＰＵとコントロールＣＰＵと
の双方からアクセス可能なメモリ空間へ、前記コントロ
ールＣＰＵが前記エミュレーションＣＰＵにおいて定義
されている処理からなるホストコンピュータから与えら
れる処理手順を転送コマンドをもとに書き込み、その処
理手順を前記エミュレーションＣＰＵが読み出して実行
するように構成したので、ホストコンピュータで作成し
た処理手順をエミュレーションＣＰＵへ直接的に与え
て、エミュレーションＣＰＵのデバッグ機能を制御で
き、コントロールＣＰＵの制御プログラムによる制約が
なくなる効果がある。
れば、エミュレーションＣＰＵとコントロールＣＰＵと
の双方からアクセス可能なメモリ空間へ、前記コントロ
ールＣＰＵが前記エミュレーションＣＰＵにおいて定義
されている処理からなるホストコンピュータから与えら
れる処理手順を転送コマンドをもとに書き込み、その処
理手順を前記エミュレーションＣＰＵが読み出して実行
するように構成したので、ホストコンピュータで作成し
た処理手順をエミュレーションＣＰＵへ直接的に与え
て、エミュレーションＣＰＵのデバッグ機能を制御で
き、コントロールＣＰＵの制御プログラムによる制約が
なくなる効果がある。
【００２５】請求項２記載の発明によれば、エミュレー
ションＣＰＵにおいて新たに定義された処理を用いた処
理手順を、コントロールＣＰＵが前記エミュレーション
ＣＰＵと前記コントロールＣＰＵとの双方からアクセス
可能なメモリ空間へ前記処理手順の転送コマンドをもと
に書き込むように構成したので、前記エミュレーション
ＣＰＵの制御プログラムに新たな処理機能を追加した場
合でも、前記コントロールＣＰＵの制御プログラムを変
更する必要がなくなって新たな処理機能の追加が容易に
なる効果がある。
ションＣＰＵにおいて新たに定義された処理を用いた処
理手順を、コントロールＣＰＵが前記エミュレーション
ＣＰＵと前記コントロールＣＰＵとの双方からアクセス
可能なメモリ空間へ前記処理手順の転送コマンドをもと
に書き込むように構成したので、前記エミュレーション
ＣＰＵの制御プログラムに新たな処理機能を追加した場
合でも、前記コントロールＣＰＵの制御プログラムを変
更する必要がなくなって新たな処理機能の追加が容易に
なる効果がある。
【００２６】請求項３記載の発明によれば、エミュレー
ションＣＰＵにおいてすでに定義されている各種処理の
組み合わせからなるホストコンピュータから与えられた
新たな処理手順を、前記ホストコンピュータから与えら
れた前記処理手順の転送コマンドをもとに、コントロー
ルＣＰＵが前記エミュレーションＣＰＵと前記コントロ
ールＣＰＵとの双方からアクセス可能なメモリ空間へ書
き込むように構成したので、エミュレーションＣＰＵに
おいて定義されている処理の組み合わせを変えた新たな
処理手順に従った処理をエミュレーションＣＰＵへ実行
させる場合でも、コントロールＣＰＵおよびエミュレー
ションＣＰＵの制御プログラムを変更する必要がなくな
ってホストコンピュータ側で前記新たな処理手順を作成
して発行すればよく、エミュレーションＣＰＵによる処
理機能の拡張が容易になる効果がある。
ションＣＰＵにおいてすでに定義されている各種処理の
組み合わせからなるホストコンピュータから与えられた
新たな処理手順を、前記ホストコンピュータから与えら
れた前記処理手順の転送コマンドをもとに、コントロー
ルＣＰＵが前記エミュレーションＣＰＵと前記コントロ
ールＣＰＵとの双方からアクセス可能なメモリ空間へ書
き込むように構成したので、エミュレーションＣＰＵに
おいて定義されている処理の組み合わせを変えた新たな
処理手順に従った処理をエミュレーションＣＰＵへ実行
させる場合でも、コントロールＣＰＵおよびエミュレー
ションＣＰＵの制御プログラムを変更する必要がなくな
ってホストコンピュータ側で前記新たな処理手順を作成
して発行すればよく、エミュレーションＣＰＵによる処
理機能の拡張が容易になる効果がある。
【００２７】請求項４記載の発明によれば、識別手段に
より処理手順の転送コマンドが識別されると、ホストコ
ンピュータから与えられた前記処理手順を所定のメモリ
空間へ書き込む処理手順書込手段と、前記所定のメモリ
空間へ書き込まれた処理手順を読み出す処理手順読出手
段と、前記処理手順により示される各処理についての機
能を予め定義して格納した処理機能格納手段と、前記処
理手順読出手段により読み出した処理手順に応じて前記
処理機能格納手段に予め定義されている前記処理につい
ての機能を読み出して実行し前記マイクロコンピュータ
システムのデバッグを行うデバッグ制御手段と、該デバ
ッグ制御手段による前記処理の実行結果を実行結果格納
メモリへ格納する実行結果格納手段と、該実行結果格納
手段により格納された前記実行結果を読み出す実行結果
読出手段と、前記処理手順に従って実行した処理の終了
応答を前記ホストコンピュータに対して行う終了応答手
段とを備えるように構成したので、ホストコンピュータ
で作成した処理手順を前記デバッグ制御手段へ直接的に
与えることが可能となり、前記デバッグ制御手段による
処理機能を変更する場合には、前記処理機能格納手段に
定義されて格納されている処理を変更するか、またはホ
ストコンピュータで作成する処理手順を変更すればよ
く、前記処理機能の変更が容易になる効果がある。
より処理手順の転送コマンドが識別されると、ホストコ
ンピュータから与えられた前記処理手順を所定のメモリ
空間へ書き込む処理手順書込手段と、前記所定のメモリ
空間へ書き込まれた処理手順を読み出す処理手順読出手
段と、前記処理手順により示される各処理についての機
能を予め定義して格納した処理機能格納手段と、前記処
理手順読出手段により読み出した処理手順に応じて前記
処理機能格納手段に予め定義されている前記処理につい
ての機能を読み出して実行し前記マイクロコンピュータ
システムのデバッグを行うデバッグ制御手段と、該デバ
ッグ制御手段による前記処理の実行結果を実行結果格納
メモリへ格納する実行結果格納手段と、該実行結果格納
手段により格納された前記実行結果を読み出す実行結果
読出手段と、前記処理手順に従って実行した処理の終了
応答を前記ホストコンピュータに対して行う終了応答手
段とを備えるように構成したので、ホストコンピュータ
で作成した処理手順を前記デバッグ制御手段へ直接的に
与えることが可能となり、前記デバッグ制御手段による
処理機能を変更する場合には、前記処理機能格納手段に
定義されて格納されている処理を変更するか、またはホ
ストコンピュータで作成する処理手順を変更すればよ
く、前記処理機能の変更が容易になる効果がある。
【００２８】請求項５記載の発明によれば、識別手段が
転送コマンドを識別すると、処理機能格納手段に追加さ
れて格納されている新たに定義された機能の新規処理を
用いた処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、処理手順読出手段により読み出した前記処
理手順に応じて前記処理機能格納手段に格納されている
前記新たに定義された機能の新規処理を含む処理を読み
出して実行しマイクロコンピュータシステムのデバッグ
を行うデバッグ制御手段とを備えるように構成したの
で、前記デバッグ制御手段の新たな処理機能の追加が容
易になる効果がある。
転送コマンドを識別すると、処理機能格納手段に追加さ
れて格納されている新たに定義された機能の新規処理を
用いた処理手順を所定のメモリ空間へ書き込む処理手順
書込手段と、処理手順読出手段により読み出した前記処
理手順に応じて前記処理機能格納手段に格納されている
前記新たに定義された機能の新規処理を含む処理を読み
出して実行しマイクロコンピュータシステムのデバッグ
を行うデバッグ制御手段とを備えるように構成したの
で、前記デバッグ制御手段の新たな処理機能の追加が容
易になる効果がある。
【００２９】請求項６記載の発明によれば、識別手段が
転送コマンドを識別すると、処理の組み合わせの異なる
ホストコンピュータから与えられた新たな処理手順を処
理手順書込手段が所定のメモリ空間へ書き込み、処理手
順読出手段が前記メモリ空間から読み出した前記新たな
処理手順に応じてデバッグ制御手段が処理機能格納手段
に格納されている処理を読み出して実行しマイクロコン
ピュータシステムのデバッグを行うように構成したの
で、前記デバッグ制御手段における処理機能の拡張が容
易になる効果がある。
転送コマンドを識別すると、処理の組み合わせの異なる
ホストコンピュータから与えられた新たな処理手順を処
理手順書込手段が所定のメモリ空間へ書き込み、処理手
順読出手段が前記メモリ空間から読み出した前記新たな
処理手順に応じてデバッグ制御手段が処理機能格納手段
に格納されている処理を読み出して実行しマイクロコン
ピュータシステムのデバッグを行うように構成したの
で、前記デバッグ制御手段における処理機能の拡張が容
易になる効果がある。
【図１】 この発明の実施の形態１のエミュレータの制
御方法を実現するためのエミュレータのシステム構成を
示すブロック図である。
御方法を実現するためのエミュレータのシステム構成を
示すブロック図である。
【図２】 この発明の実施の形態１のエミュレータの制
御方法を示すフローチャートである。
御方法を示すフローチャートである。
【図３】 従来のエミュレータの制御方法およびその制
御方法が適用されるエミュレータのシステム構成を示す
ブロック図である。
御方法が適用されるエミュレータのシステム構成を示す
ブロック図である。
【図４】 従来のエミュレータにおけるコントロールＣ
ＰＵおよびエミュレーションＣＰＵの動作を示すフロー
チャートである。
ＰＵおよびエミュレーションＣＰＵの動作を示すフロー
チャートである。
２１ ホストコンピュータ、２２ コントロールＣＰＵ
（処理手順書込手段、実行結果読出手段、終了応答手
段）、２３ エミュレーションＣＰＵ（処理手順読出手
段、デバッグ制御手段、実行結果格納手段）、２７ 制
御プログラム格納メモリ（処理機能格納手段）。
（処理手順書込手段、実行結果読出手段、終了応答手
段）、２３ エミュレーションＣＰＵ（処理手順読出手
段、デバッグ制御手段、実行結果格納手段）、２７ 制
御プログラム格納メモリ（処理機能格納手段）。
Claims (6)
- 【請求項１】 マイクロコンピュータシステムのデバッ
グの対象となるエミュレーションＣＰＵとエミュレータ
のデバッグ機能を制御するコントロールＣＰＵとの双方
からアクセス可能なメモリ空間へ、前記エミュレーショ
ンＣＰＵにおいて定義されている処理からなりホストコ
ンピュータから与えられる処理手順をその転送コマンド
をもとに前記コントロールＣＰＵが書き込む処理手順書
込過程と、該処理手順書込過程により前記メモリ空間へ
書き込んだ前記処理手順を前記エミュレーションＣＰＵ
が読み出して実行する処理手順実行過程とを備えたエミ
ュレータの制御方法。 - 【請求項２】 処理手順書込過程では、エミュレーショ
ンＣＰＵにおいて新たに定義された処理を用いた処理手
順を、コントロールＣＰＵが前記エミュレーションＣＰ
Ｕと前記コントロールＣＰＵとの双方からアクセス可能
なメモリ空間へ前記処理手順の転送コマンドをもとに書
き込むことを特徴とする請求項１記載のエミュレータの
制御方法。 - 【請求項３】 処理手順書込過程では、エミュレーショ
ンＣＰＵにおいて定義されている各種処理の組み合わせ
からなる処理手順を、ホストコンピュータから与えられ
た前記処理手順の転送コマンドをもとに、コントロール
ＣＰＵが前記エミュレーションＣＰＵと前記コントロー
ルＣＰＵとの双方からアクセス可能なメモリ空間へ書き
込むことを特徴とする請求項１記載のエミュレータの制
御方法。 - 【請求項４】 ホストコンピュータから与えられたマイ
クロコンピュータシステムのデバッグのための処理手順
の転送コマンドを識別する識別手段と、該識別手段が前
記転送コマンドを識別すると前記ホストコンピュータか
ら与えられた前記処理手順を所定のメモリ空間へ書き込
む処理手順書込手段と、該処理手順書込手段との間で行
う通信をもとに、前記処理手順書込手段により前記所定
のメモリ空間へ書き込まれた処理手順を読み出す処理手
順読出手段と、前記処理手順により示される各処理につ
いての機能を予め定義して格納した処理機能格納手段
と、前記処理手順読出手段により読み出した処理手順に
応じて前記処理機能格納手段に予め定義されている前記
処理についての機能を読み出して実行し前記マイクロコ
ンピュータシステムのデバッグを行うデバッグ制御手段
と、該デバッグ制御手段による前記処理の実行結果を実
行結果格納メモリへ格納する実行結果格納手段と、該実
行結果格納手段により格納された前記実行結果を、前記
デバッグ制御手段との間で行う通信をもとに前記実行結
果格納手段から読み出す実行結果読出手段と、前記ホス
トコンピュータから与えられた前記処理手順に従って実
行した処理の終了応答を前記ホストコンピュータに対し
て行う終了応答手段とを備えたエミュレータ。 - 【請求項５】 新たに定義された機能の新規処理が追加
されて格納されている処理機能格納手段と、識別手段が
転送コマンドを識別すると前記新規処理を用いた処理手
順を所定のメモリ空間へ書き込む処理手順書込手段と、
前記所定のメモリ空間から処理手順読出手段により読み
出した前記処理手順に応じて前記処理機能格納手段に格
納されている前記新規処理を含む処理を読み出して実行
しマイクロコンピュータシステムのデバッグを行うデバ
ッグ制御手段とを備えていることを特徴とする請求項４
記載のエミュレータ。 - 【請求項６】 識別手段が転送コマンドを識別すると処
理の組み合わせの異なるホストコンピュータから与えら
れた新たな処理手順を所定のメモリ空間へ書き込む処理
手順書込手段と、前記所定のメモリ空間から処理手順読
出手段により読み出した前記新たな処理手順に応じて処
理機能格納手段に格納されている処理を読み出して実行
しマイクロコンピュータシステムのデバッグを行うデバ
ッグ制御手段とを備えていることを特徴とする請求項４
記載のエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238048A JPH1083317A (ja) | 1996-09-09 | 1996-09-09 | エミュレータの制御方法およびエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238048A JPH1083317A (ja) | 1996-09-09 | 1996-09-09 | エミュレータの制御方法およびエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083317A true JPH1083317A (ja) | 1998-03-31 |
Family
ID=17024397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8238048A Pending JPH1083317A (ja) | 1996-09-09 | 1996-09-09 | エミュレータの制御方法およびエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083317A (ja) |
-
1996
- 1996-09-09 JP JP8238048A patent/JPH1083317A/ja active Pending
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