JPH1074085A - 電子楽器 - Google Patents

Abstract

(57)【要約】 【課題】 ダンパペダルが操作された状態でも、常に自
然で良好な楽音を得る電子楽器を提供する。 【解決手段】 制御手段５は、発音指示手段２で発音停
止が指示され、且つ操作手段１で発音停止禁止が指示さ
れた状態に対応する振幅エンベロープのフェーズを複数
のフェーズで定義してフェーズ遷移を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子ピアノ等の電
子楽器に関し、特に、ダンパペダルの操作に対する応答
動作を、発生する楽音の振幅エンベロープを制御するこ
とにより行う電子楽器に関するものである。

【０００２】

【従来の技術】従来より、電子ピアノ等の電子楽器に
は、ダンパペダルやソステヌートペダル等が設けられお
り、これらのペダルを操作することにより、弾かれてい
る音が離鍵により停止するのを禁止したり、弾かれてい
る音のみをのばしたりすることができる。

【０００３】そこで、上記電子楽器では、ダンパペダル
の操作に対する応答動作は、押鍵により発生した楽音の
振幅エンベロープを制御することにより行われる。例え
ば、上記振幅エンベロープが図１９に示すような形状で
あり、音が出始めて最大音量に達するまでのアタックフ
ェーズＡＰ、最大音量から減衰し離鍵されるまでのディ
ケイフェーズＤＰ１，ＤＰ２、離鍵後音が減衰しつつ消
えるまでのリリースフェーズＲＰの４つのフェーズで構
成されている場合、上記電子楽器では、図２０に示すよ
うに、アタックフェーズＡＰ、ディケイフェーズＤＰ
１，ＤＰ２、リリースフェーズＲＰの４つのフェーズに
対して、アタックフェーズａｐ、ディケイフェーズｄｐ
１、ディケイフェーズｄｐ２（Ｎ）、ディケイフェーズ
ｄｐ２（Ｆ）、リリースフェーズｒｐの５つの振幅エン
ベロープのフェーズ（以下、単にフェーズとも言う）を
定義してフェーズ遷移の制御を行うようになされてい
る。

【０００４】すなわち、ダンパペダルのＯＮ／ＯＦＦに
応答させるために、ディケイフェーズＤＰ２をディケイ
フェーズｄｐ２（Ｎ）とディケイフェーズｄｐ２（Ｆ）
の２つのフェーズに分けて、全部で５つのフェーズを定
義して、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ ｐｒｏｃｅ
ｓｓｉｎｇ ｕｎｉｔ）が振幅エンベロープ発生回路に
対して、押鍵／離鍵操作及びダンパペダルのＯＮ／ＯＦ
Ｆ操作に基づいて各フェーズに対応した制御パラメータ
等を与えることにより、フェーズ遷移が制御される。

【０００５】以下、上記図２０を用いて、フェーズ遷移
の制御処理について説明する。

【０００６】尚、上記図２０において、「ＫＮ」は押鍵
（キーＯＮ）、「ＫＦ」は離鍵（キーＯＦＦ）、「Ｐ
Ｎ」はダンパペダルＯＮ、「ＰＦ」はダンパペダルＯＦ
Ｆ、「ｔｒｎ」はフェーズ遷移要求信号、「＆」は論理
積を各々表すものとする。

【０００７】例えば、先ず、任意のキーが新たにＯＮさ
れることにより発音開始の指示がなされると、ＣＰＵ
は、複数の発音チャンネルのうちキーオフ時のフェーズ
（リリースフェーズｒｐ）にあるチャンネルの何れかに
そのキーを割り当て、発音開始処理を行う。これによ
り、「リリースフェーズｒｐ→アタックフェーズａｐ」
とフェーズが進行する。そして、そのままキーがＯＮ状
態であった場合、ＣＰＵが出力する制御パラメータによ
り、「アタックフェーズａｐ→ディケイフェーズｄｐ１
→ディケイフェーズｄｐ２（Ｎ）」とフェーズが進行
し、ディケイフェーズｄｐ２（Ｎ）で留まった状態とな
る。次に、そのキーがＯＦＦされることにより発音停止
の指示がなされると、ＣＰＵが出力する制御パラメータ
により、「ディケイフェーズｄｐ２（Ｎ）→ディケイフ
ェーズｄｐ２（Ｆ）」とフェーズが移り、ダンパペダル
がＯＮであれば、すなわち発音停止が禁止されていた場
合、そのままディケイフェーズｄｐ２（Ｆ）に留まった
状態となる。このとき、ディケイフェーズｄｐ２（Ｎ）
とディケイフェーズｄｐ２（Ｆ）に対応する各制御パラ
メータを同一パラメータとしているため、発音中の楽音
に変化はない。一方、ダンパペダルがＯＦＦであれば、
すなわち発音停止が許可であった場合、ＣＰＵが出力す
る制御パラメータにより、「ディケイフェーズｄｐ２
（Ｆ）→リリースフェーズｒｐ」とフェーズが移され
る。そして、ダンパペダルがＯＮされると、「リリース
フェーズｒｐ→ディケイフェーズｄｐ２（Ｆ）」とフェ
ーズが移される。この状態を「リダンパ」とも言う。ま
た、キーがＯＮされてフェーズがディケイフェーズｄｐ
２（Ｎ）まで進行する前に、すなわちフェーズがアタッ
クフェーズａｐ又はディケイフェーズｄｐ１にあるとき
に、キーがＯＦＦされると、ＣＰＵが出力する制御パラ
メータにより、ダンパペダルがＯＦＦであれば、「アタ
ックフェーズａｐ又はディケイフェーズｄｐ１→リリー
スフェーズｒｐ」とフェーズが移され、ダンパペダルが
ＯＮであれば、「アタックフェーズａｐ又はディケイフ
ェーズｄｐ１→ディケイフェーズｄｐ２（Ｆ）」とフェ
ーズが移される。

【０００８】上述のように、電子楽器では、キーオフ時
のフェーズとして、リリースフェーズｒｐの他にもう１
つディケイフェーズｄｐ２（Ｆ）を定義し、このフェー
ズを離鍵による発音停止指示がダンパペダル操作で禁止
された状態に対応させることにより、ダンパペダルのＯ
Ｎ／ＯＦＦ操作に応答するようになされている。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の電子楽器では、ダンパペダルがＯＮの状態
でキーＯＮ直後にＯＦＦされた場合、フェーズ遷移が
「リリースフェーズｒｐ→１タックフェーズａｐ→ディ
ケイフェーズｄｐ２（Ｆ）」となってしまっていた。す
なわち、キーＯＦＦ且つダンパペダルＯＮの状態に対応
したフェーズを、ディケイフェーズｄｐ２（Ｆ）のみと
していたため、ディケイフェーズｄｐ１が飛ばされてし
まい、２段構成のディケイではなくなり、振幅エンベロ
ープが不自然になってしまっていた。また、アタックフ
ェーズａｐでの音の立ち上がりが中途半端になってしま
う場合もあった。

【００１０】そこで、本発明は、上記の欠点を除去する
ために成されたもので、ダンパペダルが操作された状態
でも、常に自然で良好な楽音を得る電子楽器を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る電子楽器
は、楽音の発音開始及び停止を指示する発音指示手段
と、上記発音指示手段により発音指示された楽音に対し
て上記発音指示手段による発音停止を禁止及び許可する
操作手段と、複数のフェーズからなる振幅エンベロープ
を有する楽音を発生する楽音発生手段と、上記発音指示
手段及び上記操作手段の操作に基づいて上記楽音発生手
段で発生される楽音の振幅エンベロープのフェーズ遷移
を制御する制御手段とを備える電子楽器であって、上記
制御手段は、上記発音指示手段で発音停止が指示され、
且つ上記操作手段で発音停止禁止が指示された状態に対
応するフェーズを複数のフェーズで定義してフェーズ遷
移を制御することを特徴とする。

【００１２】

【作用】本発明によれば、発音指示手段で発音停止が指
示され、且つ操作手段で発音停止の禁止が指示された状
態において、定義された複数フェーズ間でフェーズ遷移
が行われる。

【００１３】

【発明の実施の形態】以下、本発明の形態について図面
を用いて説明する。

【００１４】本発明に係る電子楽器は、例えば、図１に
示すような電子楽器１００に適用される。

【００１５】この電子楽器１００は、上記図１に示すよ
うに、ダンパペダル１と、鍵盤回路２と、鍵盤回路２に
接続された鍵走査／タッチ検出回路３と、パネル回路４
と、ＣＰＵ５と、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍ
ｏｒｙ）６と、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｓｓｓ
ｍｅｍｏｒｙ）７と、インターフェース回路８と、イン
ターフェース回路８に接続された楽音発生回路９とを備
えている。そして、ダンパペダル１、鍵走査／タッチ検
出回路３、パネル回路４、ＣＰＵ５、ＲＯＭ６、ＲＡＭ
７及びインターフェース回路８は、各々バスライン１０
に接続されており、相互に通信がなされるように構成さ
れている。

【００１６】また、楽音発生回路９は、インターフェー
ス回路８とデータバスＣＩＤにより各々接続された波形
発生回路９１、ディジタルフィルタ回路９２及び振幅エ
ンベロープ発生回路９４と、ディジタルフィルタ回路９
２及び振幅エンベロープ発生回路９４の各出力が供給さ
れる乗算器９３と、乗算器９３の出力が供給される累算
回路９５と、累算回路９５の出力が供給されるディジタ
ル／アナログ（Ｄ／Ａ）変換器９６と、Ｄ／Ａ変換器９
６の出力が供給されるサウンドシステム９７とを備えて
おり、波形発生回路９１の出力はディジタルフィルタ回
路９２に供給されるように構成されている。

【００１７】まず、電子楽器１００全体の一連の動作に
ついて説明する。

【００１８】ＣＰＵ５は、マイクロプロセッサからな
り、ＲＯＭ６に予め記憶されているプログラムに従っ
て、装置全体の種々の動作制御を行う。

【００１９】ＲＯＭ６は、ＣＰＵ５のプログラム用のメ
モリであり、ＣＰＵ５の動作を決定するプログラムが予
め記憶されている。また、ＲＯＭ６には、そのプログラ
ムに他に、音色パラメータやキーのタッチによる音色制
御用のテーブル等が記憶されている。ここで、上記音色
パラメータとしては、波形発生回路９１の出力波形を指
示するパラメータ、ディジタルフィルタ回路９２の後述
する共振周波数や、フィルタのロールオフ又はスロープ
特性、すなわち周波数特性カーブの山谷の鋭さを示す値
Ｑを指定するパラメータ、振幅エンベロープ発生回路９
４が出力するエンベロープ信号を制御するパラメータ等
がある。

【００２０】ＲＡＭ７は、ＣＰＵ５の作業用のメモリで
あり、ＣＰＵ５が種々の処理を行うにあたって一時的に
処理内容を記憶するのに使用される。また、ＲＡＭ７に
は、パネル回路４等の現在状態の情報も記憶される。

【００２１】鍵盤回路２には、図示していないが、キー
毎に２つのスイッチが設けられており、各スイッチは、
ダイオードを介したマトリクス回路の構成としている。

【００２２】鍵走査／タッチ検出回路３は、鍵盤回路２
の各スイッチの状態を走査し、スイッチの状態変化に応
じて、押鍵及び離鍵のイベントを検出すると共に、押鍵
時の強さ（タッチ）を検出する。そして、鍵走査／タッ
チ検出回路３は、押鍵（キーＯＮ）及び離鍵（キーＯＦ
Ｆ）のイベントの検出結果を鍵情報として、また、押鍵
時のタッチの検出結果をタッチデータとしてＣＰＵ５に
供給する。

【００２３】パネル回路４には、図示していない音色選
択スイッチ、効果選択スイッチ及び音量設定スイッチ等
が設けられており、これらのスイッチの各状態は、ＣＰ
Ｕ５により読み取られる。

【００２４】ダンパペダル１の操作は、スイッチのＯＮ
／ＯＦＦ情報としてＣＰＵ５により読み取られる。

【００２５】したがって、ＣＰＵ５は、鍵走査／タッチ
検出回路３により検出された鍵盤回路２の鍵情報及びタ
ッチデータ、パネル回路４の各スイッチの状態、及びダ
ンパペダル１のＯＮ／ＯＦＦ状態等に基づいて、装置全
体の動作制御を行うと共に、ＲＯＭ６に記憶されている
各情報をインターフェース回路８を介して楽音発生回路
９に供給する。

【００２６】インターフェース回路８は、同期化回路等
からなり、ＣＰＵ５から楽音発生回路９へのデータ転送
を、楽音発生回路９の動作タイミングに同期させるため
のものである。すなわち、インターフェース回路８は、
ＣＰＵ５から楽音発生回路９へのデータ転送が行われる
と、ＣＰＵ５がバスライン１０上に出力したデータを楽
音発生回路９の動作タイミングに同期してデータバスＣ
ＩＤを介して楽音発生回路９に供給する。また、インタ
ーフェース回路８は、ＣＰＵ５の指示に従って、後述す
る強制的なフェーズ遷移を要求する強制遷移信号Ｗｆ
と、振幅エンベロープ発生回路９４からの要求信号ＲＱ
ｆをクリアするクリア信号Ｃｌｆとを振幅エンベロープ
発生回路９４に供給する。

【００２７】波形発生回路９１は、図示していないが、
位相累算器、波形メモリ及びサンプル補間回路等から構
成されており、ＣＰＵ５からの指示により、複数チャン
ネル分の楽音信号ＧＷＤを時分割で発生する。

【００２８】ディジタルフィルタ回路９２は、ＣＰＵ５
により指示されたフィルタ特性で、波形発生回路９１か
らの楽音信号ＧＷＤにディジタルフィルタ演算を施して
生成した楽音信号ＦＷＤを時分割で発生する。

【００２９】振幅エンベロープ発生回路９４は、ＣＰＵ
５からデータ転送された情報に基づいて、複数チャンネ
ル分の振幅エンベロープ信号Ｅｃを時分割で発生する。

【００３０】乗算器９３は、ディジタルフィルタ回路９
２からの楽音信号ＦＷＤと、振幅エンベロープ発生回路
９４からの振幅エンベロープ信号Ｅｃとを乗算し、その
乗算結果を累算回路９５に時分割で供給する。

【００３１】累算回路９５は、乗算器９３から時分割で
供給された複数チャンネル分の乗算結果を累算して全チ
ャンネル分の乗算結果を合成し、ディジタル楽音信号を
生成する。

【００３２】Ｄ／Ａ変換器９６は、累算回路９５で得ら
れたディジタル楽音信号をアナログ化してサウンドシス
テム９７に供給する。

【００３３】サウンドシステム９７は、図示していない
アンプ及びスピーカ等からなり、Ｄ／Ａ変換器９６から
の楽音信号を音響出力する。

【００３４】以上が電子楽器１００全体の一連の動作で
ある。

【００３５】つぎに、ＣＰＵ５について具体的に説明す
る。

【００３６】ＣＰＵ５は、上述したように、ＲＯＭ６に
記憶されている各情報をインターフェース回路８を介し
て楽音発生回路９に供給するようになされているが、Ｒ
ＯＭ６に記憶されている情報としては、例えば、ポイン
タテーブルＴａ、波形アドレステーブルＴｂ及びパラメ
ータテーブルＴｃ等とする。

【００３７】ポインタテーブルＴａは、音色パラメータ
の一部として記憶されているテーブルであり、図２に示
すように、Ｎ個のキー番号Ｋｎに対応した、使用する波
形の番号Ｗｎと、使用するパラメータの番号Ｐｎとから
構成される。このポインタテーブルＴａは、ＣＰＵ５の
発音開始処理において参照される。

【００３８】波形アドレステーブルＴｂは、音色パラメ
ータとして記憶されているテーブルであり、図３に示す
ように、Ｍ個の波形番号Ｗｎに対応したアドレスＷａか
ら構成される。また、アドレスＷａは、スタートアドレ
スＳＴ、ループトップアドレスＬＴ及びループエンドア
ドレスＬＥからなり、波形発生回路９１の波形メモリの
アドレスを示す。この波形アドレステーブルＴｂは、Ｃ
ＰＵ５の発音開始処理において参照される。これによ
り、押鍵されたキーに対応した波形アドレスの情報が波
形発生回路９１に供給され、波形発生回路９１が出力す
る楽音信号ＧＷＤの波形が制御される。

【００３９】パラメータテーブルＴｃは、音色パラメー
タとして記憶されているテーブルであり、図４に示すよ
うに、Ｌ個のパラメータ番号Ｐｎに対応したパラメータ
Ｐｖから構成される。また、パラメータＰｖは、アタッ
クスピードＡＳ、アタックレベルＡＬ、ディケイ１スピ
ードＤ１Ｓ、ディケイ１終了値Ｄ１Ｅ、ディケイ２スピ
ードＤ２Ｓ、リリーススピードＲＳからなる。

【００４０】ここで、例えば、ディジタルフィルタ回路
９２は、低域通過フィルタの特性を有するものとし、共
振周波数はカットオフ周波数に略対応するとみなす。そ
こで、この電子楽器１００では、共振周波数及びＱの値
を変更制御することにより、ディジタルフィルタ回路９
２のフィルタ特性を制御するようになされている。した
がって、パラメータＰｖは、共振周波数バイアスωｏＢ
及びＱバイアスＱＢも含んでいる。

【００４１】上述のように、パラメータＰｖは、ディジ
タルフィルタ回路９２の共振周波数やＱを指定するパラ
メータや、振幅エンベロープ発生回路９４が出力するエ
ンベロープ信号を制御するパラメータ等を示すものであ
る。このようなパラメータテーブルＴｃは、ＣＰＵ５の
発音開始処理において参照される。このとき参照された
各パラメータのうち、すなわち押鍵されたキーに対応し
た各パラメータのうち、振幅エンベロープ発生回路９４
が出力するエンベロープ信号を制御するパラメータの一
部は、ＲＡＭ７に一時的に記憶される。また、残りのパ
ラメータはディジタルフィルタ回路９２及び振幅エンベ
ロープ発生回路９４に供給され、ディジタルフィルタ回
路９２のフィルタ特性、及び振幅エンベロープ発生回路
９４が出力するエンベロープ信号が制御される。

【００４２】また、ＲＯＭ６には、上述のようなポイン
タテーブルＴａ、波形アドレステーブルＴｂ及びパラメ
ータテーブルＴｃが記憶されていると共に、図５に示す
ようなＴＤ−ωｏテーブルＴｄ及びＴＤ−ＱテーブルＴ
ｅも記憶されている。そして、ＣＰＵ５は、ＲＯＭ６に
記憶されたＴＤ−ωｏテーブルＴｄ及びＴＤ−Ｑテーブ
ルＴｅを用いて、ディジタルフィルタ回路９２のフィル
タ特性をキーのタッチに応じて任意に変更制御するよう
になされている。

【００４３】すなわち、ＣＰＵ５は、先ず、鍵走査／タ
ッチ検出回路３からの鍵情報により、押鍵されたキーに
対応する共振周波数バイアス値（又はベース値）ωｏＢ
及びＱバイアス値（又はベース値）ＱＢをパラメータテ
ーブルＴｃから読み出す。次に、ＣＰＵ５は、上記図５
に示すように、ＴＤ−ωｏテーブルＴｄを用いて、鍵走
査／タッチ検出回路３からのタッチデータＴＤを変換
し、その変換データとパラメータテーブルＴｃから読み
出した共振周波数バイアスωｏＢを加算器１８１により
加算する。そして、ＣＰＵ５は、加算器１８１の加算出
力を共振周波数ωｏと決定する。また、ＣＰＵ５は、Ｔ
Ｄ−ＱテーブルＴｅを用いて、鍵走査／タッチ検出回路
３からのタッチデータＴＤを変換し、その変換データと
パラメータテーブルＴｃから読み出したＱバイアスＱＢ
を加算器１８２により加算する。そして、ＣＰＵ５は、
加算器１８２の加算出力をＱの値と決定する。そして、
ＣＰＵ５は、決定した共振周波数ωｏとＱの値をインタ
ーフェース回路８を介してディジタルフィルタ回路９２
に供給する。

【００４４】したがって、ディジタルフィルタ回路９２
のフィルタ特性は、例えば、図６に示すような振幅−周
波数特性に制御されることとなる。

【００４５】尚、上記図６は、Ｑの値がリニア表現で
「１」より小さい場合の振幅−周波数特性を示したもの
である。また、ＣＰＵ５における振幅エンベロープ信号
の制御処理についての詳細な説明は後述する。

【００４６】つぎに、ディジタルフィルタ回路９２につ
いて具体的に説明する。

【００４７】ディジタルフィルタ回路９２は、図７に示
すように、ＣＰＵ５からの共振周波数ωｏが供給される
共振周波数ωｏ用のメモリ９２１と、ＣＰＵ５からのＱ
の値が供給されるＱ用のメモリ９２２と、メモリ９２１
及びメモリ９２２の各出力が供給されるフィルタ係数発
生回路９２３と、フィルタ係数発生回路９２３の出力が
供給されると共に波形発生回路９１からの楽音信号ＧＷ
Ｄが供給されるフィルタ演算回路９２４とを備えてお
り、フィルタ演算回路９２４の出力が乗算器９３に供給
されるようになされている。

【００４８】共振周波数ωｏ用のメモリ（以下、ωｏメ
モリと言う）９２１は、例えば、発音チャンネル数と同
数ワードのＲＡＭからなり、ＣＰＵ５からの共振周波数
ωｏをチャンネル毎に記憶する。そして、ωｏメモリ９
２１は、記憶した共振周波数ωｏを時分割でフィルタ係
数発生回路９２３に供給する。

【００４９】Ｑ用のメモリ（以下、Ｑメモリと言う）９
２２は、例えば、発音チャンネル数と同数ワードのＲＡ
Ｍからなり、ＣＰＵ５からのＱをチャンネル毎に記憶す
る。そして、Ｑメモリ９２２は、記憶したＱを時分割で
フィルタ係数発生回路９２３に供給する。

【００５０】フィルタ係数発生回路９２３は、ωｏメモ
リ９２１からの共振周波数ωｏと、Ｑメモリ９２２から
のＱとに基づいて、フィルタ係数Ａ，ａ，ｂ，ｆを発生
し、フィルタ演算回路９２４に供給する。

【００５１】ここで、アナログの２次ローパスフィルタ
の伝達関数を双一次変換することによって得た本実施の
形態によるディジタルフィルタの伝達関数は、

【００５２】

【数１】

【００５３】なる式１である。但し、フィルタの振幅−
周波数特性の最大値が略１になるように、係数ａを定め
てある。ωｏは、サンプリング周波数を正規化して表現
した共振周波数であり、 ０＜ωｏ＜π である。Ｑは、フィルタ設計により決定されるクオリテ
ィファクタである。

【００５４】そこで、上記式１において、 ｆ＝ｂ／（１＋ｂ） とおくと、

【００５５】

【数２】

【００５６】なる式２となる。 ｆ＝ｂ／（１＋ｂ）の計算においては、近似計算を行
う。

【００５７】すなわち、フィルタ係数発生回路９２３
は、例えば、第１回路９２３ａ、第２回路９２３ｂ及び
第３回路９２３ｃの３つの回路を備えている。

【００５８】第１回路９２３ａは、図８に示すように、
Ｑメモリ９２２からのＱが供給される補数回路１０１
と、補数回路１０１の出力が供給される対数／リニア変
換回路１０２と、対数／リニア変換回路１０２の出力が
供給される１ビット右シフト回路１０３と、１ビット右
シフト回路１０３の出力Ｄ及び所定値（＝「１／２」）
が各々供給されるセレクタ１０４及び比較器１０５とを
備えており、比較器１０５の出力は、セレクタ１０４に
供給されるようになされている。また、１ビット右シフ
ト回路１０３の出力Ｄ、及びセレクタ１０４の出力ｄ
は、第２回路９２３ｂに供給されるようになされてい
る。

【００５９】そして、比較器１０５は、１ビット右シフ
ト回路１０３の出力Ｄと、所定値（＝「１／２」）とを
比較し、その比較結果をセレクタ１０４に供給する。セ
レクタ１０４は、比較器１０５の比較結果に基づいて、
１ビット右シフト回路１０３の出力Ｄと、所定値（＝
「１／２」）との何れかを選択して出力する。したがっ
て、第１回路９２３ａから第２回路９２３ｂには、１ビ
ット右シフト回路１０３（１／２割算器）の出力Ｄ（＝
１／（２Ｑ））が供給されると共に、Ｑが「１」以上の
場合（Ｑ≧１又はＤ≦１／２）には、セレクタ１０４の
出力ｄの値が「ｄ＝１／（２Ｑ）」で供給され、Ｑが
「１」より小さい場合（Ｑ＜１又はＤ＞１／２）には、
セレクタ１０４の出力ｄの値が「ｄ＝１／２」で供給さ
れる。

【００６０】第２回路９２３ｂは、図９に示すように、
ωｏメモリ９２１からの共振周波数ωｏが各々供給され
るＣｏｓｉｎｅ発生器１０６及びＳｉｎｅ発生器１０７
と、Ｃｏｓｉｎｅ発生器１０６の出力が供給される乗算
器１０８と、Ｓｉｎｅ発生器１０７の出力が供給される
乗算器１０９とを備えており、Ｃｏｓｉｎｅ発生器１０
６の出力、乗算器１０８の出力、及び乗算器１０９の出
力がフィルタ係数Ａ、ａ及びｂとして上記図７のフィル
タ演算回路９２４に供給されると共に、乗算器１０９の
出力（＝フィルタ係数ｂ）が第３回路９２３ｃにも供給
されるようになされている。

【００６１】Ｃｏｓｉｎｅ発生器１０６は、図示してい
ないが、ＲＯＭテーブルとその補間回路からなり、ωｏ
メモリ９２１からの共振周波数ωｏから得られる「１−
ｃｏｓωｏ」の値をフィルタ係数Ａとしてフィルタ演算
回路９２４に供給すると共に、そのフィルタ係数Ａを乗
算器１０８に供給する。乗算器１０８は、Ｃｏｓｉｎｅ
発生器１０６からのフィルタ係数Ａに、第１回路９２３
ａの出力ｄを乗算し、その乗算結果をフィルタ係数ａと
してフィルタ演算回路９２４に供給する。Ｓｉｎｅ発生
器１０７は、図示していないが、ＲＯＭテーブルとその
補間回路からなり、ωｏメモリ９２１からの共振周波数
ωｏから得られる「ｓｉｎωｏ」の値を乗算器１０９に
供給する。乗算器１０９は、Ｓｉｎｅ発生器１０７の出
力（＝ｓｉｎωｏ）に、第１回路９２３ａの出力Ｄを乗
算し、その乗算結果をフィルタ係数ｂとしてフィルタ演
算回路９２４及び第３回路９２３ｃに各々供給する。

【００６２】第３回路９２３ｃは、折れ線近似回路から
なり、図１０に示すように、第２回路９２３ｂからのフ
ィルタ係数ｂが各々供給される区間識別回路１１０及び
バレルシフタ１１１と、区間識別回路１１０の出力が供
給されるオフセット発生回路１１２と、バレルシフタ１
１１及びオフセット発生回路１１２の各出力が供給され
る加算器１１３とを備えており、区間識別回路１１０の
出力はバレルシフタ１１１にも供給されるようになされ
ている。そして、加算器１１３の出力がフィルタ係数ｆ
として上記図７のフィルタ演算回路９２４に供給される
ようになされている。

【００６３】区間識別回路１１０は、第２回路９２３ｂ
からのフィルタ係数ｂの上位４ビットにより３ビットの
区間情報を生成する一種のエンコーダであり、表１に従
って、フィルタ係数ｂに対応する３ビットの区間情報を
オフセット発生回路１１２及びバレルシフタ１１１に供
給する。

【００６４】

【表１】

【００６５】バレルシフタ１１１は、区間識別回路１１
０からの３ビットの区間情報により、表２に従って、第
２回路９２３ｂからのフィルタ係数ｂを右シフト（２の
累乗の割算）して加算器１１３に供給する。

【００６６】

【表２】

【００６７】オフセット発生回路１１２は、区間識別回
路１１０からの３ビットの区間情報により、表３に従っ
て、４ビットのオフセット値を発生して加算器１１３に
供給する。

【００６８】

【表３】

【００６９】そして、加算器１１３は、バレルシフタ１
１１の出力とオフセット発生回路１１２の出力を加算し
て、その加算結果をフィルタ係数ｆとしてフィルタ演算
回路９２４に供給する。

【００７０】したがって、フィルタ演算回路９２４に
は、フィルタ係数ｆが折れ線近似されたものが供給され
ることとなる。すなわち、 ｆ（ｂ）＝ｂ／（１＋ｂ） が「０≦ｂ＜４」の範囲内で、 ｆ（ｂ）≒ｂ （０≦ｂ＜１／４） ｆ（ｂ）≒（ｂ／２） ＋（２／１６） （１／４≦ｂ＜１／２） ｆ（ｂ）≒（ｂ／４） ＋（４／１６） （１／２≦ｂ＜３／２） ｆ（ｂ）≒（ｂ／８） ＋（７／１６） （３／２≦ｂ＜２） ｆ（ｂ）≒（ｂ／１６）＋（９／１６） （２≦ｂ＜４） と近似されたものがフィルタ係数ｆとしてフィルタ演算
回路９２４に供給される。

【００７１】フィルタ演算回路９２４は、図１１に示す
ように、上記図１の波形発生回路９１からの楽音信号Ｇ
ＷＤが供給される乗算器１２１と、乗算器１２１の出力
が供給される加算器１２２、１ビット左シフト回路１２
３及び加算器１２４と、加算器１２２の出力が供給され
る乗算器１２８と、乗算器１２８の出力が供給される加
算器１２９とを備えており、加算器１２２の出力は加算
器１２９にも供給され、加算器１２９の出力が楽音波形
ＦＷＤとして上記図１の乗算器９３に供給されるように
なされている。また、フィルタ演算回路９２４は、加算
器１２４の出力が供給される１サンプル遅延メモリ１２
５と、１ビット左シフト回路１２３及び１サンプル遅延
メモリ１２５の各出力が供給される加算器１２６と、加
算器１２６の出力が供給される１サンプル遅延メモリ１
２７とを備えており、１サンプル遅延メモリ１２７は加
算器１２２に供給されるようになされている。さらに、
フィルタ演算回路９２４は、加算器１２９の出力が各々
供給される乗算器１３１及び１３３と、加算器１２９及
び乗算器１３１の各出力が供給される加算器１３０と、
加算器１３０の出力が供給される１ビット左シフト回路
１３２と、加算器１２９及び乗算器１３３の各出力が供
給される加算器１３４とを備えており、１ビット左シフ
ト回路１３２の出力が加算器１２６に供給され、加算器
１３４の出力が加算器１２４に供給されるようになされ
ている。

【００７２】そして、乗算器１２１は、波形発生回路９
１からの楽音信号ＧＷＤに、フィルタ係数発生回路９２
３で得られたフィルタ係数ａを乗算し、乗算器１２８
は、加算器１２２の出力にフィルタ係数発生回路９２３
で得られたフィルタ係数ｆを乗算するようになされてい
る。また、乗算器１３１は、加算器１２９の出力である
楽音波形ＦＷＤに、フィルタ係数発生回路９２３で得ら
れたフィルタ係数Ａを乗算し、乗算器１３３は、加算器
１２９の出力である楽音波形ＦＷＤに、フィルタ係数発
生回路９２３で得られたフィルタ係数ｂを乗算するよう
になされている。

【００７３】また、１サンプル遅延メモリ１２５及び１
２７は、例えば、発音チャンネル数と同数ワードのＲＡ
Ｍからなり、入力された信号に対して、ディジタルフィ
ルタ演算のための１サンプル分の遅延量を与えるもので
ある。

【００７４】上述のような構成により、このフィルタ演
算回路９２４は、波形発生回路９１からの楽音信号ＧＷ
Ｄにフィルタ演算を施す。

【００７５】上述のように、ディジタルフィルタ回路９
２は、ＣＰＵ５によりキーのタッチに応じて任意に変更
制御されたフィルタ特性で、波形発生回路９１からの楽
音信号ＧＷＤにフィルタ演算を施して、そのフィルタ演
算を施した楽音信号ＧＷＤを楽音信号ＦＷＤとして乗算
器９３に供給する。そして、この乗算器９３には、振幅
エンベロープ発生回路９４の出力も供給される。

【００７６】つぎに、振幅エンベロープ発生回路９４に
ついて具体的に説明する。

【００７７】振幅エンベロープ発生回路９４は、図１２
に示すように、ＣＰＵ５からのパラメータ各々供給され
る時変数信号発生回路９４１及び振幅レベル再生回路９
４２と、振幅レベル再生回路９４２と接続されたフェー
ズ遷移制御回路９４３とを備えており、時変数信号発生
回路９４１及びフェーズ遷移制御回路９４３の各出力は
振幅レベル再生回路９４２に供給され、振幅レベル再生
回路９４２の出力はフェーズ遷移制御回路９４３に供給
されるようになされている。また、フェーズ遷移制御回
路９４３には、ＣＰＵ５の指示によりインターフェース
回路８から出力される強制遷移信号Ｗｆとクリア信号Ｃ
ｌｆが供給されるようになされている。さらに、フェー
ズ遷移制御回路９４３からのパラメータ要求信号ＲＱｆ
がインターフェース回路８に供給され、振幅レベル再生
回路９４２の出力が乗算器９３に供給されるようになさ
れている。

【００７８】時変数信号発生回路９４１は、ＣＰＵ５か
らのスピードに関するパラメータτによって正規化され
た時変数信号αを発生してフェーズ遷移制御回路９４３
及び振幅レベル再生回路９４２に各々供給する。このパ
ラメータτは、振幅エンベロープのフェーズ時間の決定
に関与するものであり、上記図４に示されるパラメータ
テーブルＴｃの中のアタックスピードＡＳと、ディケイ
１スピードＤ１Ｓ或いはディケイ２スピードＤ２Ｓと、
リリーススピードＲＳに対応する。

【００７９】すなわち、時変数信号発生回路９４１は、
図１３に示すように、ＣＰＵ５からのパラメータτ用の
メモリ１４１と、メモリ１４１の出力及びフェーズ遷移
制御回路９４３からのフェーズ遷移信号ｔｒｎが供給さ
れるセレクタ１４２と、セレクタ１４２の出力が供給さ
れるパラメータτ用のメモリ１４３と、メモリ１４３の
出力が供給される乗算器１４４とを備えており、メモリ
１４３の出力はセレクタ１４２にも供給されるようにな
されている。また、時変数信号発生回路９４１は、フェ
ーズ遷移制御回路９４３からのフェーズ遷移信号ｔｒｎ
及び所定値「１」が供給されるセレクタ１４５と、セレ
クタ１４５の出力が供給される時変数信号α用のメモリ
１４６と、メモリ１４６の出力が供給される減算器１４
７とを備えており、メモリ１４６の出力は乗算器１４４
にも供給されるようになされており、減算器１４７の出
力がセレクタ１４５、フェーズ遷移制御回路９４３及び
振幅レベル再生回路９４２に各々供給されるようになさ
れている。

【００８０】パラメータτ用のメモリ（以下、τＢメモ
リと言う）１４１は、例えば、発音チャンネル数と同数
ワードのＲＡＭからなり、ＣＰＵ５からの次フェーズで
使用するパラメータτをパラメータτＢとしてチャンネ
ル毎に記憶する。

【００８１】パラメータτ用のメモリ（以下、τＷメモ
リと言う）１４３は、例えば、発音チャンネル数と同数
ワードのＲＡＭからなり、セレクタ１４２から出力され
るパラメータをパラメータτＷとしてチャンネル毎に記
憶する。

【００８２】ここで、セレクタ１４２には、τＢメモリ
１４１に記憶されたパラメータτＢと、τＷメモリ１４
３に記憶されたパラメータτＷとが供給され、セレクタ
１４２は、フェーズ遷移制御回路９４３からのフェーズ
遷移信号ｔｒｎが「真」（＝「１」）となったときに、
τＢメモリ１４１に記憶されたパラメータτＢをτＷメ
モリ１４３に供給する。したがって、τＷメモリ１４３
には、パラメータτＢが現在フェーズで使用するパラメ
ータτＷとして記憶されることとなる。

【００８３】尚、フェーズ遷移制御回路９４３が出力す
るフェーズ遷移信号ｔｒｎは、ＣＰＵ５の指示による強
制的なフェーズ遷移を要求する強制遷移信号Ｗｆに応答
して、「真」となるようになされており、この詳細な説
明は後述する。

【００８４】一方、時変数信号α用のメモリ（以下、α
メモリと言う）１４６は、例えば、発音チャンネル数と
同数ワードのＲＡＭからなり、セレクタ１４５からの時
変数信号αをチャンネル毎に記憶する。

【００８５】乗算器１４４は、αメモリ１４６に記憶さ
れた時変数信号αと、τＷメモリ１４３に記憶された現
在フェーズで使用するパラメータτＷとを乗算し、その
乗算結果を減算器１４７に供給する。

【００８６】減算器１４７は、αメモリ１４６に記憶さ
れた時変数信号αから乗算器１４４の乗算結果を減算
し、その減算結果を時変数信号αとして出力する。

【００８７】ここで、セレクタ１４５には、所定値
「１」と、減算器１４７が出力する時変数信号αとが供
給され、セレクタ１４５は、フェーズ遷移制御回路９４
３からのフェーズ遷移信号ｔｒｎが「偽」（＝「０」）
となったときに、減算器１４７からの時変数信号αをα
メモリ１４６に供給し、フェーズ遷移制御回路９４３か
らのフェーズ遷移信号ｔｒｎが「真」（＝「１」）とな
ったときに、所定値「１」をαメモリ１４６に供給す
る。したがって、αメモリ１４６には、正規化された時
変数信号αの現在値が記憶され、この時変数信号αは、
例えば、 α（ｎ）＝α（ｎ−１）−α（ｎ−１）＊τＷ なる演算式で表され、フェーズ遷移信号ｔｒｎが「真」
（＝「１」）となったときに、「１」に初期化される。

【００８８】上述のようにして時変数信号発生回路９４
１で得られた時変数信号αは、振幅レベル再生回路９４
２及びフェーズ遷移制御回路９４３に供給される。

【００８９】振幅レベル再生回路９４２は、ＣＰＵ５か
らのパラメータＬと、時変数信号発生回路９４１からの
時変数信号αとから、振幅エンベロープの振幅レベルを
再生し、振幅エンベロープの現在値を振幅エンベロープ
信号Ｅｃとして乗算器９３に供給する。パラメータＬ
は、アタックフェーズでは上記図４のパラメータテーブ
ルＴｃの中のアタックレベルＡＬを鍵のタッチデータに
より変更した値であり、ディケイフェーズでは上記パラ
メータテーブルＴｃの中のディケイ１終了値Ｄ１Ｅその
ものである。

【００９０】このとき、目標レベルとしては、ＣＰＵ５
からのパラメータｚにより、パラメータＬと「０」の何
れかが選択される。パラメータｚは、パラメータＬの意
味を指定するものであり、パラメータｚが「０（偽）」
のときには、パラメータＬは振幅エンベロープ制御の目
標値として扱われ、パラメータｚが「１（真）」のとき
には、パラメータＬは時変数信号の終了値として扱わ
れ、目標値として０（ゼロ）が指定されたと見なされ
る。

【００９１】また、振幅レベル再生回路９４２は、ＣＰ
Ｕ５からの現在フェーズで使用するパラメータＬＷ及び
パラメータｚＷをフェーズ遷移制御回路９４３に供給す
る。

【００９２】すなわち、振幅レベル再生回路９４２は、
図１４に示すように、ＣＰＵ５からのパラメータ各々供
給されるパラメータＬ用のメモリ１５１及びパラメータ
ｚ用のメモリ１５２と、メモリ１５２の出力及びフェー
ズ遷移制御回路９４３からのフェーズ遷移信号ｔｒｎが
供給されるセレクタ１５５と、セレクタ１５５の出力が
供給されるパラメータｚ用のメモリ１５８とを備えてお
り、メモリ１５８の出力は、パラメータｚＷとして出力
されると共に、セレクタ１５５及び後述するセレクタ１
５９にも供給されるようになされている。また、振幅レ
ベル再生回路９４２は、メモリ１５１の出力及びフェー
ズ遷移制御回路９４３からのフェーズ遷移信号ｔｒｎが
供給されるセレクタ１５４と、セレクタ１５４の出力が
供給されるパラメータＬ用のメモリ１５７と、メモリ１
５７の出力、メモリ１５８の出力及び所定値「０」が各
々供給されるセレクタ１５９とを備えており、メモリ１
５７の出力は、パラメータＬＷとして出力されると共に
セレクタ１５４にも供給されるようになされている。さ
らに、振幅レベル再生回路９４２は、フェーズ遷移制御
回路９４３からのフェーズ遷移信号ｔｒｎが供給される
セレクタ１５３と、セレクタ１５３の出力が供給される
振幅エンベロープ初期値Ｅｉ用のメモリ１５６と、メモ
リ１５６及びセレクタ１５９の各出力が供給される減算
器１６０と、減算器１６０の出力及び時変数信号発生回
路９４１からの時変数信号αが供給される乗算器１６１
と、乗算器１６１及びセレクタ１５９の各出力が供給さ
れる加算器１６２とを備えており、加算器１６２の出力
は、振幅エンベロープ信号Ｅｃとして出力されると共に
セレクタ１５３にも供給されるようになされている。ま
た、セレクタ１５３には、メモリ１５６の出力も供給さ
れるようになされている。

【００９３】パラメータｚ用のメモリ（以下、ｚＢメモ
リと言う）１５２は、例えば、発音チャンネル数と同数
ワードのＲＡＭからなり、ＣＰＵ５からのパラメータｚ
を次フェーズで使用するパラメータｚＢとしてチャンネ
ル毎に記憶する。

【００９４】パラメータｚ用のメモリ（以下、ｚＷメモ
リと言う）１５８は、例えば、発音チャンネル数と同数
ワードのＲＡＭからなり、セレクタ１５５から出力され
るパラメータをパラメータｚＷとしてチャンネル毎に記
憶する。

【００９５】ここで、セレクタ１５５には、ｚＢメモリ
１５２に記憶されたパラメータｚＢと、ｚＷメモリ１５
８に記憶されたパラメータｚＷとが供給され、セレクタ
１５５は、フェーズ遷移制御回路９４３からのフェーズ
遷移信号ｔｒｎが「真」（＝「１」）となったときに、
ｚＢメモリ１５２に記憶されたパラメータｚＢをｚＷメ
モリ１５８に供給する。したがって、ｚＷメモリ１５８
には、セレクタ１５５からのパラメータｚＢが現在フェ
ーズで使用するパラメータｚＷとして記憶されることと
なる。

【００９６】一方、パラメータＬ用のメモリ（以下、Ｌ
Ｂメモリと言う）１５１は、例えば、発音チャンネル数
と同数ワードのＲＡＭからなり、ＣＰＵ５からのパラメ
ータＬを次フェーズで使用するパラメータＬＢとしてチ
ャンネル毎に記憶する。

【００９７】パラメータＬ用のメモリ（以下、ＬＷメモ
リと言う）１５７は、例えば、発音チャンネル数と同数
ワードのＲＡＭからなり、セレクタ１５４から出力され
るパラメータをパラメータＬＷとしてチャンネル毎に記
憶する。

【００９８】ここで、セレクタ１５４には、ＬＢメモリ
１５１に記憶されたパラメータＬＢと、ＬＷメモリ１５
７に記憶されたパラメータＬＷとが供給され、セレクタ
１５４は、フェーズ遷移制御回路９４３からのフェーズ
遷移信号ｔｒｎが「真」（＝「１」）となったときに、
ＬＢメモリ１５１に記憶されたパラメータＬＢをＬＷメ
モリ１５７に供給する。したがって、ＬＷメモリ１５７
には、セレクタ１５４からのパラメータＬＢが現在フェ
ーズで使用するパラメータＬＷとして記憶されることと
なる。

【００９９】振幅エンベロープ初期値Ｅｉ用のメモリ
（以下、Ｅｉメモリと言う）１５６は、例えば、発音チ
ャンネル数と同数ワードのＲＡＭからなり、セレクタ１
５３からの出力を初期値Ｅｉとしてチャンネル毎に記憶
する。

【０１００】ここで、セレクタ１５９には、ＬＷメモリ
１５７に記憶された現在フェーズで使用するパラメータ
ＬＷと、所定値「０」とが供給され、セレクタ１５９
は、ｚＷメモリ１５８に記憶された現在フェーズで使用
するパラメータｚＷに基づいて、パラメータＬＷと所定
値「０」の何れかを選択して減算器１６０及び加算器１
６２に供給する。

【０１０１】減算器１６０は、Ｅｉメモリ１５６に記憶
された初期値Ｅｉからセレクタ１５９の出力値を減算
し、その減算結果を乗算器１６１に供給する。

【０１０２】乗算器１６１は、減算器１６０の減算結果
と、時変数信号発生回路９４１からの時変数信号αを乗
算し、その乗算結果を加算器１６２に供給する。

【０１０３】加算器１６２は、乗算器１６１の乗算結果
と、セレクタ１５９の出力値とを加算し、その加算結果
を振幅エンベロープ信号Ｅｃとして出力すると共に、セ
レクタ１５３に供給する。

【０１０４】セレクタ１５３には、加算器１６２からの
振幅エンベロープ信号Ｅｃと、上述のようにしてＥｉメ
モリ１５６に記憶された初期値Ｅｉが供給され、セレク
タ１５３は、フェーズ遷移制御回路９４３からのフェー
ズ遷移信号ｔｒｎが「真」（＝「１」）となったとき
に、加算器１６２からの振幅エンベロープ信号ＥｃをＥ
ｉメモリ１５６に供給する。すなわち、フェーズ遷移信
号ｔｒｎが「真」（＝「１」）となったときに、現在フ
ェーズの振幅エンベロープ信号Ｅｃが新たな初期値Ｅｉ
としてＥｉメモリ１５６に記憶される。この現在フェー
ズの振幅エンベロープ信号Ｅｃは、 Ｅｃ＝（Ｅｉ−ＬＷ）＊α＋ＬＷ なる演算式で求められ、「（Ｅｉ−ＬＷ）」が時変数信
号αに対する利得となる。

【０１０５】上述のようにして振幅レベル再生回路９４
２で得られた振幅エンベロープ信号Ｅｃは、上記図１の
乗算器９３に供給され、パラメータＬＷ及びパラメータ
ｚＷは、フェーズ遷移制御回路９４３に供給される。

【０１０６】フェーズ遷移制御回路９４３は、時変数信
号発生回路９４１からの時変数信号αがフェーズ終了値
に達したか否かを検出し、時変数信号αがフェーズ終了
値に達したことを検出した場合に、フェーズ遷移信号ｔ
ｒｎを時変数信号発生回路９４１及び振幅レベル再生回
路９４２に各々供給すると共に、次フェーズのパラメー
タ要求信号ＲＱｆをインターフェース回路８を介してＣ
ＰＵ５に供給する。このとき、フェーズ終了値として
は、振幅レベル再生回路９４２からのパラメータｚＷに
より、パラメータＬＷも用いることができるようになさ
れている。そして、このフェーズ遷移制御回路９４３か
ら出力されるフェーズ遷移信号ｔｒｎは、インターフェ
ース回路８からの強制遷移信号Ｗｆ、すなわちＣＰＵ５
の指示による強制的なフェーズ遷移を要求する信号にも
応答して、「真」となるようになされている。また、フ
ェーズ遷移制御回路９４３から出力されるパラメータ要
求信号ＲＱｆは、インターフェース回路８からのクリア
信号Ｃｌｆ、すなわちＣＰＵ５の指示による信号により
クリアされるようになされている。

【０１０７】すなわち、フェーズ遷移制御回路９４３
は、図１５に示すように、振幅レベル再生回路９４２か
らのパラメータＬＷ，ｚＷ及び時変数信号αのフェーズ
終了値（固定値）が供給されるセレクタ１７１と、セレ
クタ１７１の出力及び時変数信号発生回路９４１からの
時変数信号αが供給される比較器１７２と、比較器１７
２の出力及びインターフェース回路８からの強制遷移信
号Ｗｆが供給されるＯＲゲート１７３と、インターフェ
ース回路８からの強制遷移信号Ｗｆが供給されるＮＯＴ
ゲート１７５と、インターフェース回路８からのクリア
信号Ｃｌｆが供給されるＮＯＴゲート１７６と、比較器
１７２の出力が供給されるＯＲゲート１７４と、ＮＯＴ
ゲート１７５，１７６及びＯＲゲート１７４の各出力が
供給されるＡＮＤゲート１７７と、ＡＮＤゲート１７７
の出力が供給されるメモリ１７８とを備えており、ＯＲ
ゲート１７４には、メモリ１７８の出力も供給されるよ
うになされている。そして、ＯＲゲート１７３の出力が
フェーズ遷移信号ｔｒｎとして出力され、メモリ１７８
の出力がパラメータ要求信号ＲＱｆとして出力されるよ
うになされている。

【０１０８】セレクタ１７１は、振幅レベル再生回路９
４２からのパラメータｚＷが「真」（＝「１」）のとき
に、振幅レベル再生回路９４２からのパラメータＬＷを
フェーズ終了値として比較器１７２に供給し、振幅レベ
ル再生回路９４２からのパラメータｚＷが「偽」（＝
「０」）のときに、フェーズ終了値（固定値）を比較器
１７２に供給する。

【０１０９】比較器１７２は、セレクタ１７１からのフ
ェーズ終了値と、時変数信号発生回路９４１からの時変
数信号αとを比較することにより、現在フェーズの終了
値を検出する。そして、比較器１７２は、その検出信号
をＯＲゲート１７３及び１７４に供給する。

【０１１０】したがって、ＯＲゲート１７３には、イン
ターフェース回路８からの強制遷移信号Ｗｆ、すなわち
ＣＰＵ５の指示による強制的なフェーズ遷移を要求する
信号と、比較器１７２からの現在フェーズの終了値の検
出信号とが供給され、このＯＲゲート１７３の出力がフ
ェーズ遷移信号ｔｒｎとして上記図１２の時変数信号発
生回路９４１及び振幅レベル再生回路９４２に供給され
る。

【０１１１】一方、ＡＮＤゲート１７７には、ＮＯＴゲ
ート１７５を介したインターフェース回路８からの強制
遷移信号Ｗｆと、ＮＯＴゲート１７６を介したインター
フェース回路８からのクリア信号Ｃｌｆと、ＯＲゲート
１７４の出力とが供給され、このＡＮＤゲート１７７の
出力がメモリ１７８に供給される。

【０１１２】メモリ１７８は、例えば、発音チャンネル
数と同数ワードのＲＡＭからなり、ＡＮＤゲート１７７
の出力をパラメータ要求信号ＲＱｆとしてチャンネル毎
に記憶する。

【０１１３】ここで、ＯＲゲート１７４には、メモリ１
７８に記憶されたパラメータ要求信号ＲＱｆと、比較器
１７２からの現在フェーズの終了値の検出信号とが供給
され、上述したように、このＯＲゲート１７４の出力が
ＡＮＤゲート１７７に供給される。

【０１１４】したがって、メモリ１７８には、次フェー
ズのパラメータ要求信号ＲＱｆが記憶され、このパラメ
ータ要求信号ＲＱｆが上記図１のインターフェース回路
８を介してＣＰＵ５に供給される。

【０１１５】上述のようにして、振幅エンベロープ発生
回路９４で得られた振幅エンベロープ信号Ｅｃは、乗算
器９３に供給され、乗算器９３により、ディジタルフィ
ルタ回路９２で得られた楽音信号ＦＷＤと乗算されるこ
ととなる。また、振幅エンベロープ発生回路９４が出力
する振幅エンベロープ信号Ｅｃは、ＣＰＵ５から制御さ
れ、これにより、電子楽器１００は、ダンパペダル１の
操作に応答して動作する。

【０１１６】つぎに、ＣＰＵ５における振幅エンベロー
プ発生回路９４の制御処理について具体的に説明する。

【０１１７】まず、電子楽器１００では、振幅エンベロ
ープの形状を上記図１９に示すような形状としている。
すなわち、キーＯＮ時のフェーズは、アタックフェーズ
ＡＰ、及びディケイフェーズＤＰ１，ＤＰ２で構成さ
れ、キーＯＦＦ時のフェーズは、リリースフェーズＲＰ
で構成される。ここで、ダンパペダル１のＯＮ／ＯＦＦ
に応答させるために、キーＯＦＦ時のフェーズは、さら
に後述する複数のフェーズで構成されているが、振幅エ
ンベロープを制御するパラメータとしては、アタックフ
ェーズＡＰ、ディケイフェーズＤＰ１，ＤＰ２、及びリ
リースフェーズＲＰの４つのフェーズに対応するパラメ
ータのみを用いる。

【０１１８】そこで、上述のような振幅エンベロープを
制御するために、ＣＰＵ５は、先ず、発音開始時、アタ
ックフェーズＡＰのパラメータτ、パラメータＬ及びパ
ラメータｚを振幅エンベロープ発生回路９４に供給し、
インターフェース回路８の強制遷移信号Ｗｆを「真」に
する。このとき、アタックフェーズＡＰのパラメータｚ
を「偽」とし、パラメータＬを目標レベル、すなわちア
タックレベルとする。

【０１１９】次に、ＣＰＵ５は、ディケイフェーズＤＰ
１のパラメータτ、パラメータＬ及びパラメータｚを振
幅エンベロープ発生回路９４に供給する。このとき、デ
ィケイフェーズＤＰ１のパラメータｚを「真」とし、パ
ラメータＬをディケイフェーズＤＰ１のフェーズ終了値
とする。また、強制遷移信号Ｗｆを「偽」とする。

【０１２０】次に、ＣＰＵ５は、振幅エンベロープ発生
回路９４からの次フェーズのパラメータ要求信号ＲＱｆ
が「真」となったことを認識すると、クリア信号Ｃｌｆ
を「真」とすることにより、上記パラメータ要求信号Ｒ
Ｑｆをクリアすると共に、ディケイフェーズＤＰ２のパ
ラメータτ、パラメータＬ及びパラメータｚを振幅エン
ベロープ発生回路９４に供給する。このとき、強制遷移
信号Ｗｆを「偽」とし、ディケイフェーズＤＰ２のパラ
メータＬを「０」とする。尚、ディケイフェーズＤＰ２
のパラメータｚに関しては、ディケイフェーズＤＰ２の
パラメータＬを「０」としているため、「真」及び
「偽」のいずれでもよい。

【０１２１】そして、離鍵により発音停止が指示される
と、ＣＰＵ５は、リリースフェーズＲＰのパラメータ
τ、パラメータＬ及びパラメータｚを振幅エンベロープ
発生回路９４に供給し、インターフェース回路８の強制
遷移信号Ｗｆを「真」にする。このとき、リリースフェ
ーズＲＰのパラメータＬを「０」とする。尚、リリース
フェーズＲＰのパラメータｚに関しては、リリースフェ
ーズＲＰのパラメータＬを「０」としているため、
「真」及び「偽」のいずれでもよい。

【０１２２】また、フェーズがリリースフェーズＲＰに
あるとき、ダンパペダル１がＯＮされると、すなわち発
音停止禁止が指示されると、ＣＰＵ５は、ディケイフェ
ーズＤＰ２のパラメータτ、パラメータＬ及びパラメー
タｚを振幅エンベロープ発生回路９４に供給する。この
とき、強制遷移信号Ｗｆを「真」とする。

【０１２３】ここで、図１６は、上述のようなＣＰＵ５
の処理によるフェーズ遷移を示す図である。

【０１２４】尚、図１６のアタックフェーズａｐ
（Ｎ）、アタックフェーズａｐ（Ｆ）が夫々第１Ｎ状
態、第１Ｆ状態に対応し、ディケイフェーズｄｐ１
（Ｎ）、ディケイフェーズｄｐ１（Ｆ）が夫々第２Ｎ状
態、第２Ｆ状態に対応し、ディケイフェーズｄｐ２
（Ｎ）、ディケイフェーズｄｐ２（Ｆ）が夫々第３Ｎ状
態、第３Ｆ状態に対応し、リリースフェーズｒｐが第４
状態に対応する。

【０１２５】上記図１６に示すように、この電子楽器１
００では、ダンパペダル１のＯＮ（Ｎ）／ＯＦＦ（Ｆ）
に応答させるために、上記図１９に示したアタックフェ
ーズＡＰ、ディケイフェーズＤＰ１，ＤＰ２、リリース
フェーズＲＰの４つのフェーズに対して、アタックフェ
ーズａｐ（Ｎ）、アタックフェーズａｐ（Ｆ）、ディケ
イフェーズｄｐ１（Ｎ）、ディケイフェーズｄｐ１
（Ｆ）、ディケイフェーズｄｐ２（Ｎ）、ディケイフェ
ーズｄｐ２（Ｆ）、リリースフェーズｒｐの７つのフェ
ーズを定義している。そして、アタックフェーズａｐ
（Ｆ）、ディケイフェーズｄｐ１（Ｆ）及びディケイフ
ェーズｄｐ２（Ｆ）の３つのフェーズは、キーＯＦＦ且
つダンパベダル１ＯＮの状態に対応するフェーズとして
いる。但し、上述したように、アタックフェーズａｐ
（Ｎ）とアタックフェーズａｐ（Ｆ）、ディケイフェー
ズｄｐ１（Ｎ）とディケイフェーズｄｐ１（Ｆ）、及び
ディケイフェーズｄｐ２（Ｎ）とディケイフェーズｄｐ
２（Ｆ）は、各々同一のパラメータとしている。

【０１２６】そして、キーＯＮ時のフェーズとしては、
アタックフェーズａｐ（Ｎ）、ディケイフェーズｄｐ１
（Ｎ）及びディケイフェーズｄｐ２（Ｎ）の３つのフェ
ーズを用い、キーＯＦＦ時のフェーズとしては、リリー
スフェーズｒｐ、アタックフェーズａｐ（Ｆ）、ディケ
イフェーズｄｐ１（Ｆ）及びディケイフェーズｄｐ２
（Ｆ）を用いている。

【０１２７】尚、上記図１６において、「ＫＮ」はキー
ＯＮ、「ＫＦ」はキーＯＦＦ、「ＰＮ」はダンパペダル
ＯＮ、「ＰＦ」はダンパペダルＯＦＦ、「ｔｒｎ」はフ
ェーズ遷移信号、「＆」は論理積を各々表すものとす
る。

【０１２８】先ず、従来例（図２０）と同様に任意のキ
ーが新たにＯＮされることにより発音開始の指示がなさ
れると、ＣＰＵは、複数の発音チャンネルのうちキーオ
フ時のフェーズ（リリースフェーズｒｐ）にあるチャン
ネルのいずれかにそのキーを割り当て、発音開始処理を
行なう。これにより、「リリースフェーズｒｐ→アタッ
クフェーズａｐ（Ｎ）」とフェーズが進行する。そし
て、そのままキーがＯＮ状態であった場合、ＣＰＵが出
力する制御パラメータにより、「アタックフェーズａｐ
→ディケイフェーズｄｐ１（Ｎ）→ディケイフェーズｄ
ｐ２（Ｎ）」とフェーズが進行し、ディケイフェーズｄ
ｐ２（Ｎ）で留った状態となり、ディケイフェーズｄｐ
２の減衰率で消音する。

【０１２９】次に、そのキーがＯＦＦされることにより
発音停止の指示がなされると、ＣＰＵが出力する制御パ
ラメータにより、「ディケイフェーズｄｐ２（Ｎ）→デ
ィケイフェーズｄｐ２（Ｆ）」とフェーズが移る。この
とき、ダンパペダルがＯＮであれば、即ち発音停止が禁
止されていた場合、そのままディケイフェーズｄｐ２
（Ｆ）に留った状態になる。但し、ディケイフェーズｄ
ｐ２（Ｎ）とディケイフェーズｄｐ２（Ｆ）に対応する
各制御パラメータを同一としているため、発音中の楽音
に変化はない。

【０１３０】一方、ダンパペダルがＯＦＦであれば、す
なわち発音停止が許可であった場合、ＣＰＵが出力する
制御パラメータにより、「ディケイフェーズｄｐ２
（Ｆ）→リリースフェーズｒｐ」とフェーズが移され
る。このときダンパペダルが再度ＯＮされると、「リリ
ースフェーズｒｐ→ディケイフェーズｄｐ２（Ｆ）」と
フェーズが移される（リダンパ）。

【０１３１】キーがＯＮされフェーズがアタックフェー
ズａｐ（Ｎ）にあるときにキーがＯＦＦされると、「ア
タックフェーズａｐ（Ｎ）→アタックフェーズａｐ
（Ｆ）」とフェーズが移される。このとき、アタックフ
ェーズａｐ（Ｎ）とアタックフェーズａｐ（Ｆ）は、パ
ラメータが同一であるため、発音中の楽音が変化するこ
とはない。

【０１３２】そして、このとき、ダンパペダル１がＯＮ
であった場合、フェーズ遷移信号ｔｒｎがあるまでフェ
ーズはアタックフェーズａｐ（Ｆ）に留った状態とな
る。そして時変数信号αが終了値に達するごとに生じる
フェーズ遷移信号ｔｒｎに従って、「アタックフェーズ
ａｐ（Ｆ）→ディケイフェーズｄｐ１（Ｆ）→ディケイ
フェーズｄｐ２（Ｆ）」とフェーズが進行し、ディケイ
フェーズｄｐ２の減衰率で消音する。

【０１３３】一方、ダンパペダル１がＯＦＦであった場
合、「アタックフェーズａｐ（Ｆ）→リリースフェーズ
ｒｐ」とフェーズが移される。

【０１３４】また、フェーズがディケイフェーズｄｐ１
（Ｎ）にあるときにキーがＯＦＦされると、「ディケイ
フェーズｄｐ１（Ｎ）→ディケイフェーズｄｐ１
（Ｆ）」とフェーズが移される。このとき、ディケイフ
ェーズｄｐ１（Ｎ）とディケイフェーズｄｐ１（Ｆ）
は、パラメータが同一であるため、発音中の楽音が変化
することはない。

【０１３５】そして、このとき、ダンパペダル１がＯＮ
であった場合、振幅エンベロープ発生回路９４で次のフ
ェーズ遷移信号ｔｒｎが生じるまで、フェーズはディケ
イフェーズｄｐ１（Ｆ）に留った状態となる。そして、
時変数信号αが終了値に達するごとに生じるフェーズ遷
移信号ｔｒｎに従って、「ディケイフェーズｄｐ１
（Ｆ）→ディケイフェーズｄｐ２（Ｆ）」とフェーズが
進行する。

【０１３６】一方、ダンパペダル１がＯＦＦであった場
合、「ディケイフェーズｄｐ１（Ｆ）→リリースフェー
ズｒｐ」とフェーズが移される。

【０１３７】上述のように、電子楽器１００では、ダン
パペダル１のＯＮ／ＯＦＦに対応して、アタックフェー
ズＡＰを２つのアタックフェーズａｐ（Ｎ）とアタック
フェーズａｐ（Ｆ）に定義し、ディケイフェーズＤＰ１
を２つのディケイフェーズｄｐ１（Ｎ）とディケイフェ
ーズｄｐ１（Ｆ）に定義し、ディケイフェーズＤＰ２を
２つのディケイフェーズｄｐ２（Ｎ）とディケイフェー
ズｄｐ２（Ｆ）に定義し、アタックフェーズａｐ
（Ｆ）、ディケイフェーズｄｐ１（Ｆ）及びディケイフ
ェーズｄｐ２（Ｆ）の３つのフェーズをキーＯＦＦ且つ
ダンパペダル１ＯＮの状態に対応するフェーズとして定
義して振幅エンベロープを制御するようになされている
ため、ダンパベダル１がＯＮの状態において、キーＯＮ
直後にＯＦＦされた場合でも、アタックの立ち上がりが
中途半端になるような現象を防ぐことができると共に、
常に２段ディケイの構成で振幅エンベロープを制御する
ことができる。また、振幅エンベロープ発生回路９４
は、２つ分のフェーズの各パラメータを保持することが
できるようになされているため、ＣＰＵ５は、振幅エン
ベロープ発生回路９４からのパラメータ要求信号ＲＱｆ
により、図１７に示すように、ディケイフェーズｄｐ１
（Ｎ）とディケイフェーズｄｐ２（Ｎ）、及びディケイ
フェーズｄｐ１（Ｆ）とディケイフェーズｄｐ２（Ｆ）
を特に区別することなく、容易にフェーズ進行の管理を
行うことができる。

【０１３８】また、電子楽器１００では、上記図５に示
したような２つのＴＤ−ωｏテーブルＴｄとＴＤ−Ｑテ
ーブルＴｅを設けることにより、ディジタルフィルタ回
路９２のフィルタ特性を指定する共振周波数ωｏとＱの
値をキーのタッチに応じて任意に変更制御するようにな
されているため、キーのタッチによる楽音特性の変化具
合を自然なものとすることができる。

【０１３９】尚、上述した電子楽器１００では、上記図
６に示したようなフィルタ特性の変更制御を行うことと
したが、図２１に示すように、Ｑの値を一定にしてフィ
ルタ特性の変更制御も行うようにしてもよい。

【０１４０】また、電子楽器１００で用いている発音チ
ャンネル数と同数ワードのＲＡＭで構成されている各メ
モリを、各々、同数ステージのシフトレジスタで構成さ
れるメモリとしてもよい。

【０１４１】また、ＣＰＵ５は、上記図５に示したよう
なフローグラフにより、ディジタルフィルタ回路９２の
フィルタ特性をキーのタッチに応じて任意に変更制御す
ることとしたが、図１８に示すようなフローグラフによ
りその変更制御を行うようにしてもよい。すなわち、こ
の場合、ＴＤ−ωｏテーブルＴｄを用いて、鍵走査／タ
ッチ検出回路３からのタッチデータＴＤを変換し、その
変換データを加算器１８１に供給すると共に、上記図５
のＴＤ−ＱテーブルＴｅの代わりに設けられたωｏ−Ｑ
テーブルＴｅ’を用いてさらに変換し、その変換データ
を加算器１８２に供給するようにする。また、ωｏ−Ｑ
テーブルＴｅ’は、ＲＯＭ６に記憶されているものとす
る。

【０１４２】

【発明の効果】以上説明したように本発明によれば、発
音指示手段で発音停止が指示され、且つ操作手段で発音
停止の禁止が指示された状態では、定義された複数フェ
ーズ間でフェーズ遷移を行うように構成したことによ
り、操作手段により発音停止禁止となっている状態で、
発音指示手段により発音開始が指示され、その直後に楽
音停止が指示された場合にも、自然な振幅エンベロープ
を得ることができる。例えば、楽音の発音開始時のフェ
ーズ遷移を確実に行うことができ、楽音の発音時のフェ
ーズ遷移も確実に行うことができる。このため、良好な
音の立ち上がりを得ることができ、良好な音の減衰も得
ることができる。したがって、常に自然で良好な楽音を
得ることができる。

【図面の簡単な説明】

【図１】本発明に係る電子楽器を適用した電子楽器の構
成を示すブロック図である。

【図２】ＲＯＭに記憶されているポインタテーブルを説
明するための図である。

【図３】ＲＯＭに記憶されている波形アドレステーブル
を説明するための図である。

【図４】ＲＯＭに記憶されているパラメータテーブルを
説明するための図である。

【図５】ＣＰＵのフィルタ特性制御処理を説明するため
のフローグラフである。

【図６】ディジタルフィルタ回路のフィルタ特性を説明
するための図である。

【図７】上記ディジタルフィルタ回路の構成を示すブロ
ック図である。

【図８】上記ディジタルフィルタ回路のフィルタ係数発
生回路の第１回路の構成を示すブロック図である。

【図９】上記ディジタルフィルタ回路のフィルタ係数発
生回路の第２回路の構成を示すブロック図である。

【図１０】上記ディジタルフィルタ回路のフィルタ係数
発生回路の第３回路の構成を示すブロック図である。

【図１１】上記ディジタルフィルタ回路のフィルタ演算
回路の構成を示すブロック図である。

【図１２】振幅エンベロープ発生回路の構成を示すブロ
ック図である。

【図１３】上記振幅エンベロープ発生回路の時変数信号
発生回路の構成を示すブロック図である。

【図１４】上記振幅エンベロープ発生回路の振幅レベル
再生回路の構成を示すブロック図である。

【図１５】上記振幅エンベロープ発生回路のフェーズ遷
移制御回路の構成を示すブロック図である。

【図１６】上記電子楽器における振幅エンベロープのフ
ェーズ遷移を説明するための図である。

【図１７】上記ＣＰＵのフェーズ進行の管理を説明する
ための図である。

【図１８】上記ＣＰＵのフィルタ特性制御処理を説明す
るためのフローグラフである。

【図１９】振幅エンベロープの形状を説明するための図
である。

【図２０】従来の振幅エンベロープのフェーズ遷移を説
明するための図である。

【図２１】従来のフィルタ特性を説明するための図であ
る。

【符号の説明】

１ ダンパペダル ２ 鍵盤回路 ３ 鍵操作／タッチ検出回路 ４ パネル回路 ５ ＣＰＵ ６ ＲＯＭ ７ ＲＡＭ ８ インターフェース回路 ９ 楽音発生回路 ９１ 波形発生回路 ９２ ディジタルフィルタ回路 ９３ 乗算器 ９４ 振幅エンベロープ発生回路 ９５ 累算回路 ９６ Ｄ／Ａ変換器 ９７ サウンドシステム １００ 電子楽器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 楽音の発音開始及び停止を指示する発音
   指示手段と、 上記発音指示手段により発音指示された楽音に対して上
   記発音指示手段による発音停止を禁止及び許可する操作
   手段と、 複数のフェーズからなる振幅エンベロープを有する楽音
   を発生する楽音発生手段と、 上記発音指示手段及び上記操作手段の操作に基づいて上
   記楽音発生手段で発生される楽音の振幅エンベロープの
   フェーズ遷移を制御する制御手段とを備える電子楽器で
   あって、 上記制御手段は、上記発音指示手段で発音停止が指示さ
   れ、且つ上記操作手段で発音停止禁止が指示された状態
   に対応するフェーズを複数のフェーズで定義してフェー
   ズ遷移を制御することを特徴とする電子楽器。