JPH10301843A - Information processor - Google Patents

Information processor

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Publication number
JPH10301843A
JPH10301843A JP10549697A JP10549697A JPH10301843A JP H10301843 A JPH10301843 A JP H10301843A JP 10549697 A JP10549697 A JP 10549697A JP 10549697 A JP10549697 A JP 10549697A JP H10301843 A JPH10301843 A JP H10301843A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
plurality
data transfer
bank conflict
transfer request
bank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10549697A
Other languages
Japanese (ja)
Inventor
Tadashi Shimazaki
正 嶌崎
Original Assignee
Kofu Nippon Denki Kk
甲府日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date

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Abstract

PROBLEM TO BE SOLVED: To count a bunk competing time even when a data transfer request from plural processors to a storage device is divided into unit data. SOLUTION: This information processor is constituted of a main storage device 2 having plural storage devices 3-1 to 3-n respectively constituted of a storage part 26 and a bank competition detecting circuit 27, and processors 7-1 to 7-m respectively constituted of an instruction issuing part 30 which issues a data transfer request 9 divided into the number of elements to the main storage device 2, and a bank competing time counting circuit 28 which receives a bank competition signal 13 from the bank competition detecting circuit 27 and an instruction discrimination 24 showing that the data transfer request 9 accompanying the signal 13 is one of original instructions to be divided.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は情報処理装置、特に、複数の記憶装置からなる主記憶装置と、該主記憶装置をアクセスする複数のプロセッサからなる情報処理装置のバンク競合時間を計数する情報処理装置に関する。 The present invention relates to an information processing apparatus, in particular, information for counting a main storage apparatus comprising a plurality of storage devices, a bank conflict time of the information processing apparatus comprising a plurality of processors for accessing the main storage unit relating to the processing unit.

【0002】 [0002]

【従来の技術】従来の情報処理装置について図面を参照して詳細に説明する。 It will be described in detail with reference to the drawings Conventional information processing apparatus.

【0003】図3は従来の一例を示すブロック図である。 [0003] FIG. 3 is a block diagram showing a conventional example. 図3に示す情報処理装置は、バンク111−1〜1 The information processing apparatus shown in FIG. 3, the bank 111-1~1
11−nに対するプロセッサ103−1〜103−mからのアクセスにおいて競合を検出するバンク競合検出回路121と、バンク111−1〜111−nの競合時間を計数するバンク競合時間計数回路104−1〜104 11-n and the bank conflict detection circuit 121 for detecting conflicts in the access from the processor 103-1 to 103-m for, bank conflict time counting circuit 104-1~ for counting the contention time banks 111-1 to 111-n 104
−mとを含んで構成される。 Configured to include a -m. (例えば、特開平02−2 (E.g., JP-A-02-2
50133号公報参照)プロレッサ103−1から記憶部101へのアクセスにおいて、記憶制御部102のバンク競合検出回路121でバンク111−1の競合が検出されると、バンク競合検出回路121からプロレッサ103−1に対して検出結果信号100が出力される。 In access to the storage unit 101 from 50133 see JP) Puroressa 103-1, the conflict bank 111-1 is detected by the bank conflict detection circuit 121 of the storage control unit 102, Puroressa from the bank conflict detection circuit 121 103- detection result signal 100 is outputted to 1.

【0004】プロレッサ103−1のバンク競合時間計数回路104−1ではバンク競合検出回路121からの検出結果信号100が入力されると、この検出結果信号100が論理“1”となっている期間、加算器によりバンク競合時間レジスタの値を順次加算してゆく。 [0004] When the detection result signal 100 from the bank conflict time counting circuit 104-1 in the bank conflict detection circuit 121 of Puroressa 103-1 is inputted, the period of the detection result signal 100 is in the logic "1", slide into sequentially adding the value of the bank conflict time register by the adder.

【0005】このバンク競合時間レジスタには命令制御部からの命令で指定されたスカラレジスタの任意のレジスタからのデータが初期値としてセットされている。 [0005] and data from any register of a scalar register specified by the instruction from the instruction control unit in this bank conflict time register is set as the initial value. よってバンク競合時間レジスタにセットされた初期値には、バンク111−1の競合によりプロレッサ103− Therefore the initial value set in the bank conflict time register, Puroressa by competition banks 111-1 103-
1から記憶部111−1へのアクセスが待たされた時間、すなわちバンク競合時間が加算される。 Time access to the storage unit 111-1 is waiting from 1, ie bank conflict time is added.

【0006】 [0006]

【発明が解決しようとする課題】上述した従来の情報処理装置は、複数のプロセッサから記憶装置に対するデータ転送要求を単位データに分割する場合に対しては、バンク競合時間を計数できないという欠点があった。 [SUMMARY OF THE INVENTION] above conventional information processing apparatus, for the case of dividing a data transfer request to the unit data to the storage device from a plurality of processors, there is a drawback that can not be counted bank conflicts time It was.

【0007】 [0007]

【課題を解決するための手段】第1の発明の情報処理装置は、複数の記憶装置よりなる主記憶装置と、前記主記憶装置に対して単位データに分割して複数のデータ転送要求を出し、前記主記憶装置から送られてきたデータを処理する複数のプロセッサとからなる情報処理装置において、前記複数の記憶装置は前記複数のプロセッサからのデータ転送要求によって発生するバンク競合を検出し前記複数のプロセッサに対してバンク競合信号を報告する手段と、前記複数のプロセッサにおいて前記バンク競合信号によりバンク競合時間を計数するバンク競合時間計数回路とを含んで構成される。 The information processing apparatus According to a first aspect of the invention, out a main memory including a plurality of storage devices, a plurality of data transfer requests is divided into unit data to the main memory an information processing apparatus comprising a plurality of processors for processing the data sent from the main storage device, wherein the plurality of storage devices to detect a bank conflict generated by the data transfer request from said plurality of processors said plurality and means for reporting the bank conflict signal to the processor, configured to include a bank conflict time counting circuit for counting the bank conflict time by the bank conflict signal in said plurality of processors.

【0008】第2の発明の情報処理装置は、記憶部とバンク競合検出回路からなる複数の記憶装置を有する主記憶装置と、要素数に分割したデータ転送要求を前記主記憶装置に向けて発行する命令発行部と前記バンク競合検出回路からバンク競合信号とこれに付随するデータ転送要求が分割される元の命令のの内の一つであることを示す命令区別を受信するバンク競合時間計数回路とを備える複数のプロセッサとを含んで構成される。 [0008] The information processing apparatus of the second invention, issues a main storage device having a plurality of storage devices comprising a storage unit and the bank conflict detection circuit, the divided data transfer request to the number of elements toward the main storage device bank conflict time counting circuit for receiving a command distinction indicating that the instruction issue unit and the bank conflict detection circuit bank conflict signal and a data transfer request associated therewith from is one in the original instruction to be divided to configured to include a plurality of processors equipped with and.

【0009】 [0009]

【発明の実施の形態】次に、本発明について図面を参照して詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION will be described in detail with reference to the drawings the present invention.

【0010】図1は本発明の一実施形態を示すブロック図、図2はその動作を説明するための模式図である。 [0010] Figure 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a schematic diagram for explaining the operation thereof. 図1および図2に示す情報処理装置は、記憶部26とバンク競合検出回路27からなる複数の記憶装置3−1〜3 The information processing apparatus shown in FIGS. 1 and 2, a plurality of storage devices comprising a storage unit 26 and the bank conflict detection circuit 27 31 to 3
−nを有する主記憶装置2と、要素数に分割したデータ転送要求9を主記憶装置2に向けて発行する命令発行部30とバンク競合検出回路27からバンク競合信号13 A main storage device 2 having -n, bank conflict signal from the instruction issue unit 30 and the bank conflict detection circuit 27 to issue toward the data transfer request 9 divided into the number of elements in the main memory 2 13
とこれに付随するデータ転送要求9が分割される元の命令の8の内の一つであることを示す命令区別24を受信するバンク競合時間計数回路28からなるプロセッサ7 Processor 7 of bank conflict time counting circuit 28 for receiving an instruction distinction 24 indicating that the data transfer request 9 associated therewith is one of the eight original instruction to be divided
−1〜7−mとを含んで構成される。 Configured to include a -1~7-m.

【0011】データ転送要求9は、ベクトルロードやベクトルストアのように当データ転送が行う処理動作を示す命令種別14,データ転送要求を発行したプロセッサを示す情報15,データ転送要求を発行した順番を示す情報16,要素毎の任意のデータ転送要求9が分割される元の命令8のうちの一つであることを示す識別情報1 [0011] Data transfer request 9, instruction kind 14 shows the processing operations equivalent data transfer performed as vector load or vector store, information 15 indicating the processor that issued the data transfer request, the order of issuing the data transfer request information 16, the identification information indicating that one of the original instruction 8 any data transfer request 9 for each element is divided 1 showing
7,データ転送先のメモリアドレス18とで構成される。 7, and a data transfer destination memory address 18.

【0012】次に、バンク競合時間を測定するまでの動作について説明する。 [0012] Next, a description will be given of the operation of up to measure the bank conflict time. 任意のプロセッサ7から主記憶装置2に対して発行される命令8は、各要素数に対応するj個のデータ転送要求に分割される。 Instruction 8 that is issued to the main memory 2 from any processor 7 is divided into j data transfer request corresponding to the number of each element. j個に分割されたデータ転送要求のうち任意のデータ転送要求9は、前述の如くベクトルロードやベクトルストアのように当データ転送が行う処理動作を示す命令種別14,データ転送要求を発行したプロセッサを示す情報15,データ転送要求を発行した順番を示す情報16,要素毎の任意のデータ転送要求9が分割される元の命令8のうちの一つであることを示す識別情報17,データ転送先のメモリアドレス18とで構成されている。 Any data transfer request 9 of the j in the divided data transfer request includes an instruction type 14 showing the processing operation of those data transfer performed as vector load or vector store as described above, has issued the data transfer request processor information 15 indicating the information 16 indicating the order of issuing the data transfer request, the identification information 17 indicating that one of the original instruction 8 any data transfer request 9 for each element is divided, the data transfer It is composed of a previous memory address 18. データ転送要求9は、 Data transfer request 9,
データ転送要求9の情報の一部であるメモリアドレス1 Memory address 1, which is part of the information of the data transfer request 9
8によって各記憶装置へと振り分けられる。 It is distributed to each storage device by 8. メモリアドレス18がm+1からhの範囲にあるデータ転送要求9 Data transfer request memory address 18 from m + 1 to the range of h 9
は記憶装置3へ出力される。 Is output to the storage device 3.

【0013】記憶装置3では各プロセッサからのデータ転送要求5をバンク競合検出回路27で受け取り、データ転送要求5の情報の一部である命令種別21とメモリアドレス25より、記憶部26に格納されている記憶情報へのアクセスであることを確認する。 [0013] receives the data transfer request 5 from the storage device 3 each processor in the bank conflict detection circuit 27, from the instruction type 21 and the memory address 25 which is a part of information of the data transfer request 5, stored in the storage unit 26 to make sure things are is the access to the stored information. また他のプロセッサから複数個のデータ転送要求を受け取った際、命令種別21とメモリアドレス25から同一バンクをアクセスする競合を起した時の待ち合せ用にデータ転送要求5 Also upon receiving a plurality of data transfer requests from other processors, the data transfer request for waiting when the cause contention to access the same bank from the instruction type 21 and the memory address 25 5
を複数個設ける。 The provide a plurality. さらに、どのプロセッサからのデータ転送要求を優先するかを決めるプライオリテイ回路を設け、記憶部26へアクセスする。 Furthermore, the Puraioritei circuit that determines priority data transfer request from any processor provided, access to the storage unit 26. そしてバンク競合を検出したと同時に、データ転送要求を発行したプロセッサに対し、命令区別24の情報を付加して競合を起してから解除さバンク競合信号13を送出する。 And at the same time it detects a bank conflict, to the processor that issued the data transfer request, and sends the release of bank conflict signal 13 from causing the contention by adding information of the instruction distinction 24.

【0014】次に、プロセッサ7では、バンク競合信号13と付加されてきた命令区別24をバンク競合時間計数回路28で受信し、特定のバンク競合時間係数回路2 [0014] Next, the processor 7, the bank conflict signal 13 commands distinction 24 that have been added as received by bank conflict time counting circuit 28, a particular bank conflict time factor circuit 2
8にバンク競合信号13を振り分ける。 8 distributes the bank conflict signal 13. 各バンク競合時間計数回路28にて計数されたバンク競合時間をプログラム単位に換算しソフトウエア上で認識できるようにする。 Converting the bank conflict time is counted in each bank conflict time counting circuit 28 to the program unit to recognize on the software.

【0015】 [0015]

【発明の効果】本発明の情報処理装置は、各記憶装置毎にバンク競合検出回路を設け、プロセッサ側に命令発行部を追加したので、複数のプロセッサから記憶装置に対するデータ転送要求を単位データに分割する場合に対しても、バンク競合時間を計数できるという効果がある。 [Effect of the Invention] The information processing apparatus of the present invention is provided with a bank conflict detection circuit for each storage device, since the add instruction issue unit to the processor side, the unit data of the data transfer request to the memory device from a plurality of processors even for the case of division, there is an effect that can be counted the bank conflict time.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施形態を示すブロック図である。 1 is a block diagram illustrating an embodiment of the present invention.

【図2】本発明の一実施形態を説明するための模式図である。 Is a schematic diagram for explaining an embodiment of the present invention; FIG.

【図3】従来の一例を示すブロック図である。 3 is a block diagram showing a conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

2 主記憶装置 3 記憶装置 7 プロセッサ 26 記憶部 27 バンク競合検出回路 28 バンク競合時間計数回路 30 命令発行部 2 processor storage 3 storage device 7 the processor 26 storage unit 27 bank conflict detection circuit 28 bank conflict time counting circuit 30 the instruction issue unit

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数の記憶装置よりなる主記憶装置と、 1. A main memory device comprising a plurality of storage devices,
    前記主記憶装置に対して単位データに分割して複数のデータ転送要求を出し、前記主記憶装置から送られてきたデータを処理する複数のプロセッサとからなる情報処理装置において、前記複数の記憶装置は前記複数のプロセッサからのデータ転送要求によって発生するバンク競合を検出し前記複数のプロセッサに対してバンク競合信号を報告する手段と、前記複数のプロセッサにおいて前記バンク競合信号によりバンク競合時間を計数するバンク競合時間計数回路とを含むことを特徴とする情報処理装置。 Is divided into unit data to the main storage device issues a plurality of data transfer requests, the information processing apparatus comprising a plurality of processors for processing the data sent from the main storage device, the plurality of storage devices counting the means for reporting the bank conflict signal to the plurality of processors to detect the bank conflict generated by the data transfer request from said plurality of processors, a bank conflict time by the bank conflict signal in said plurality of processors the information processing apparatus which comprises a bank conflict time counting circuit.
  2. 【請求項2】 記憶部とバンク競合検出回路からなる複数の記憶装置を有する主記憶装置と、要素数に分割したデータ転送要求を前記主記憶装置に向けて発行する命令発行部と前記バンク競合検出回路からバンク競合信号とこれに付随するデータ転送要求が分割される元の命令のの内の一つであることを示す命令区別を受信するバンク競合時間計数回路とを備える複数のプロセッサとを含むことを特徴とする情報処理装置。 Wherein said storage unit and the bank conflict detection main memory having a plurality of storage devices comprising a circuit, the instruction issue unit of the divided data transfer request to the number of elements to issue toward the main memory bank conflicts and a plurality of processors and a bank conflict time counting circuit for receiving a command distinction indicating that bank conflict signal and a data transfer request associated with this from the detection circuit is one in the original instruction to be divided the information processing apparatus characterized by comprising.
JP10549697A 1997-04-23 1997-04-23 Information processor Pending JPH10301843A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6684170B2 (en) 1999-06-29 2004-01-27 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same

Cited By (4)

* Cited by examiner, † Cited by third party
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US6684170B2 (en) 1999-06-29 2004-01-27 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6694274B2 (en) 1999-06-29 2004-02-17 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6704675B1 (en) 1999-06-29 2004-03-09 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same
US6931336B2 (en) 1999-06-29 2005-08-16 Nec Corporation Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same

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