JPH10294323A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH10294323A
JPH10294323A JP10418297A JP10418297A JPH10294323A JP H10294323 A JPH10294323 A JP H10294323A JP 10418297 A JP10418297 A JP 10418297A JP 10418297 A JP10418297 A JP 10418297A JP H10294323 A JPH10294323 A JP H10294323A
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Naoki Hara
直紀 原
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Fujitsu Ltd
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Abstract

PROBLEM TO BE SOLVED: To align the positions of an impurity diffused layer and the direct contact parts of a source electrode and a drain electrode with regard to manufacturing method of a field effect transistor having hetero-junction, by which a low-resistance layer is formed in a current path, a part of a barrier layer or the like is removed, a lower channel layer is exposed and the source electrode and the drain electrode are formed thereon.
SOLUTION: This method has: the process for implanting impurity ions to the depth reaching the surface layer of at least a channel layer from the upper side of a cap layer; the process for forming impurity diffusing layers 40c and 40d by heating and decreases the etching resistance of the etching stopper layer of an ion implanted region by the mutual action between the layers; the process for removing the cap layer, the etching stopper layer, and a space layer in the ion implanted region by etching to leave the parts of the impurity diffused layers 40c and 40d around the removed part; and the process for forming a source electrode and a drain electrode at the removed trace.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、より詳しくは、電流流路内に低抵抗層を形成するとともに、障壁層等の一部を除去して下層のチャネル層を露出させ、その上にソース電極及びドレイン電極を形成するヘテロ接合を有する電界効果トランジスタの製造方法に関する。 The present invention relates to relates to a method of manufacturing a semiconductor device, and more particularly, to form a low-resistance layer in a current flow path, the underlying channel layer by removing a part of such a barrier layer exposed, a manufacturing method of a field effect transistor having a heterojunction forming a source electrode and a drain electrode thereon.

【0002】 [0002]

【従来の技術】従来例に係るヘテロ接合を有する電界効果トランジスタ(FET)において、チャネル層へのソース電極及びドレイン電極の接続方法は、大きく分けて図5(b)及び図6(c)に示すような2通りの方法がある。 BACKGROUND OF THE INVENTION field effect transistor having a heterojunction of the conventional example (FET), a method of connecting the source electrode and the drain electrode to the channel layer is mainly in FIGS. 5 (b) and 6 (c) there are two methods as shown. 1つは図5(b)に示すように、ソース電極9a One is as shown in FIG. 5 (b), the source electrode 9a
及びドレイン電極9bとチャネル層2の間に形成された低抵抗層8a,8bを通して接続するものである。 And the low-resistance layer 8a formed between the drain electrode 9b and the channel layer 2, connects through 8b.

【0003】他の一つは図6(c)に示すように、チャネル層12上の化合物半導体層13,14,15及び1 [0003] The other is as shown in FIG. 6 (c), the compound on the channel layer 12 semiconductor layer 13, 14, 15 and 1
6を除去してソース電極20a及びドレイン電極20b 6 is removed the source electrode 20a and drain electrode 20b
とチャネル層12とを直接接触させるものである。 It is intended to contact the channel layer 12 directly. 上記の接続方法はFETに必要とされる特性や用途に応じて使い分けられる。 The above connection method is used depending on the properties and applications required for the FET. それぞれの接続方法を用いたFETの製造方法について図5及び図6を参照しながら説明する。 A method for manufacturing a FET using each connection method with reference to FIGS. 5 and 6 will be described.

【0004】低抵抗層による接続の例では、まず、図5 [0004] In the example of the connection by the low-resistance layer, first, 5
(a)に示すように、化合物半導体基板1上にチャネル層2と障壁層3と保護層4とエッチングストッパ層5とキャップ層6とを順に積層する。 (A), the laminating the channel layer 2 and the barrier layer 3 on the compound semiconductor substrate 1 and the protective layer 4 and the etching stopper layer 5 cap layer 6 in this order. 次いで、ソース電極及びドレイン電極の形成領域に開口部を有するレジスト膜7のその開口部を通して、キャリアを供給する不純物をキャップ層6からチャネル層2の表層に達する深さまでイオン注入する。 Then, through the opening of the resist film 7 having an opening in the formation region of the source electrode and the drain electrode, ion implantation of impurities for supplying carrier from the cap layer 6 to a depth reaching the surface of the channel layer 2.

【0005】次に、図5(b)に示すように、加熱して不純物を活性化し、拡散させた後、イオン注入領域に挟まれた領域のキャップ層6をエッチングにより除去する。 [0005] Next, as shown in FIG. 5 (b), heated to activate the impurity, after spreading, the cap layer 6 in the region between the ion implantation region is removed by etching. このとき、エッチングストッパ層5により下の層のエッチングが防止される。 The etching of the underlying layers can be prevented by the etching stopper layer 5. 続いて、除去跡に露出したエッチングストッパ層5上にゲート電極8を形成し、さらにイオン注入領域のキャップ層6上にソース電極9a及びドレイン電極9bを形成する。 Subsequently, a gate electrode 8 is formed on the etching stopper layer 5 exposed to the removed trace, further forming the source electrode 9a and the drain electrode 9b on the cap layer 6 in the ion-implanted region.

【0006】直接接触による接続の例では、まず、図6 [0006] In the example of the direct contact connection, first, 6
(a)に示すように、図5(a)と同じようにして、化合物半導体基板11上にチャネル層12と障壁層13と保護層14とエッチングストッパ層15とキャップ層1 As shown in (a), and FIG. 5 in the same manner as (a), the compound semiconductor substrate 11 channel layer 12 and the barrier layer 13 and the protective layer 14 and the etching stopper layer 15 on the cap layer 1
6を順に積層した後、ソース電極及びドレイン電極の形成領域に開口部を有するレジスト膜17のその開口部を通して、キャップ層16からチャネル層12の表層に達する深さまでエッチングにより除去し、ソース電極及びドレイン電極の直接接触部RA1,RA2を形成する。 After laminating 6 sequentially through the opening of the resist film 17 having an opening in the formation region of the source electrode and the drain electrode is removed by etching from the cap layer 16 to a depth reaching the surface of the channel layer 12, source electrode and to form a direct contact portion RA1, RA2 of the drain electrode.

【0007】次に、図6(b)に示すように、新たなレジスト膜18a,18bをマスクとしてエッチングストッパ層15上面までエッチングし、エッチングストッパ層15を除去する。 [0007] Next, as shown in FIG. 6 (b), and etched to the etching stopper layer 15 top new resist film 18a, and 18b as a mask, removing the etching stopper layer 15. 次いで、図6(c)に示すように、 Then, as shown in FIG. 6 (c),
除去跡に露出したエッチングストッパ層15上にゲート電極19を形成するとともに、直接接触部RA1,RA To form a gate electrode 19 on the etching stopper layer 15 exposed to the removed trace, direct contact portion RA1, RA
2にソース電極20a及びドレイン電極20bを形成する。 2 to form the source electrode 20a and drain electrode 20b.

【0008】 [0008]

【発明が解決しようとする課題】ところで、上記のようにして作成された接続方法が異なるFETについては、 Meanwhile [0008], the FET which connection method that was created as described above are different,
それぞれ以下のような得失がある。 Each has advantages and disadvantages, such as the following. 一般に、FETでは電流流路内の寄生抵抗の低減が重要である。 In general, it is important reduction in the parasitic resistance of the current flow path in FET. 図4に示すように、ソース電極及びドレイン電極からチャネル層迄の接触抵抗を含む抵抗R1と、チャネル層中、ソース電極及びドレイン電極直下の領域からゲート電極直下の領域までの抵抗R2とである。 As shown in FIG. 4, is a resistor R1, including the contact resistance of the source electrode and the drain electrode to the channel layer, the channel layer, and the resistance R2 from the region directly under the source electrode and the drain electrode to the region immediately below the gate electrode .

【0009】低抵抗層による接続方法を用いた図5 [0009] Figure 5 using the bonding method according to the low-resistance layer
(b)では、イオン注入された不純物の横方向への拡散により低抵抗層がゲート電極直下のチャネル近傍まで拡がっているため、R2は小さくなる。 (B), the order low-resistance layer is spread to the vicinity of the channel directly below the gate electrode by diffusion in the lateral direction of the ion implanted impurities, R2 is reduced. 特に、FETの閾値電圧が正又は0Vに近い負の場合にその効果が顕著になる。 In particular, the effect becomes remarkable when the threshold voltage of the FET is negative near the positive or 0V. しかし、低抵抗層8a,8b内に障壁層3としてのAlGaAs層が存在しており、AlGaAs層はGaAs層に比べて注入イオン(例えば、Si)の活性化効率が低いため、 However, the low-resistance layer 8a, are present AlGaAs layer as a barrier layer 3 in 8b, AlGaAs layer is implanted ion (e.g., Si) as compared to the GaAs layer is low activation efficiency,
この部分の抵抗率が大きく、このため、R1が大きくなる。 Resistivity of this portion is large, Therefore, R1 increases. 特に、Alの原子分率が大きいAlGaAs層を用いた場合その影響は顕著になる。 In particular, the influence becomes remarkable when using the AlGaAs layer atomic fraction is large Al.

【0010】直接接触による接続方法を用いた図6 [0010] Using the connection by direct contact method 6
(c)では、ソース電極20a及びドレイン電極20b (C), the source electrode 20a and drain electrode 20b
とチャネル層12とを直接接触させているので、R1は小さくなる。 Since contacting the channel layer 12 directly, R1 is small. しかし、キャリアを供給する不純物を導入していないため、電流流路内に低抵抗層がなく、R2は大きくなる。 However, since not introduced impurities supplying carrier, no low-resistance layer in a current flow path, R2 increases. 各接続方法の利点を生かすため、図7 To take advantage of the connection method, Figure 7
(a)に示すように、低抵抗層21a,21bによる接続と直接接触による接続とを併用するということが考えられるが、以下のような問題がある。 (A), the low-resistance layer 21a, it is considered that the combined use of connection by the connection direct contact by 21b, have the following problems.

【0011】即ち、図7(b)に示すように、低抵抗層21a,21bと直接接触部RA1,RA2とがずれると、ソース電極20a端又はドレイン電極20b端がゲート電極19端に近づきすぎるため、耐圧の低下を招く。 [0011] That is, as shown in FIG. 7 (b), the low-resistance layer 21a, the 21b and the direct contact portion RA1, RA2 is shifted, the source electrode 20a end or the drain electrode 20b end is too close to the gate electrode 19 end Therefore, it leads to a decrease in the breakdown voltage. これを防ぐため、低抵抗層21a,21bと直接接触部RA1,RA2とを厳密に位置合わせする必要があるが、別々にパターニングする必要があるため、合わせマージン分のずれが生じることは避けられない。 To prevent this, the low-resistance layer 21a, 21b and the direct contact portion RA1, RA2 and it is necessary to precisely aligned to separately since it is necessary to pattern, it is inevitable that the deviation of the combined margin occurs Absent. 結局は、パターンずれを起こしても耐圧を確保出来るように、直接接触部RA1,RA2とゲート電極19直下のチャネルまでの距離を離すことが必要であり、寄生抵抗を十分に低減することができない。 After all, as can ensure the breakdown voltage also causes a misalignment of the patterns, it is necessary to increase the distance to the channel just below the direct contact portion RA1, RA2 and the gate electrode 19, it is impossible to sufficiently reduce the parasitic resistance .

【0012】本発明は、上記の従来例の問題点に鑑みて創作されたものであり、不純物拡散層とソース電極及びドレイン電極の直接接触部との位置の整合を図り、ゲートとソース又はドレインとの間の耐圧の低下を防止しつつ、寄生抵抗を大幅に低減することができる半導体装置の製造方法を提供するものである。 [0012] The present invention has been made in view of the problems of the prior art described above, aims to matching between the positions of the direct contact portion of the impurity diffusion layer and the source and drain electrodes, the gate and the source or drain while preventing a decrease in the breakdown voltage between the, there is provided a method of manufacturing a semiconductor device can be greatly reduced parasitic resistance.

【0013】 [0013]

【課題を解決するための手段】上記課題は、第1の発明である、第1の化合物半導体層上に第2の化合物半導体層を積層する工程と、前記第2の化合物半導体層上に、 The object, according to an aspect of is the first invention, the step of laminating the second compound semiconductor layer on the first compound semiconductor layer, the second compound semiconductor layer,
該第2の化合物半導体層の構成元素と同じ族に属する構成元素を含み、かつ該第2の化合物半導体層のエッチャントに対してエッチング耐性を有する第3の化合物半導体層を積層する工程と、前記第3の化合物半導体層表面の一部領域を通して少なくとも前記第2の化合物半導体層の表層に達する深さまで不純物をイオン注入する工程と、加熱により、前記イオン注入領域の前記第2の化合物半導体層と前記第3の化合物半導体層との間で相互作用を起こさせて第3の化合物半導体層のエッチング耐性を低下させる工程と、前記第2の化合物半導体層のエッチャントによりエッチングし、前記イオン注入領域の第3及び第2の化合物半導体層を除去する工程とを有することを特徴とする半導体装置の製造方法によって解決され、第2の発明で Includes a structure element belonging to the same group as constituent elements of the second compound semiconductor layer, and laminating the third compound semiconductor layer having an etching resistance against the etchant of the second compound semiconductor layer, wherein a step of ion-implanting an impurity to a third compound at least the second compound depth reaching the surface of the semiconductor layer through a partial region of the semiconductor layer surface, by heating, and the second compound semiconductor layer of the ion-implanted region a step of lowering the etching resistance of the third compound semiconductor layer to cause an interaction between said third compound semiconductor layer is etched by an etchant of the second compound semiconductor layer, the ion implantation region It is solved by the method for manufacturing a semiconductor device characterized by a step of removing the third and second compound semiconductor layer, in the second invention る、前記第3の化合物半導体層の上に、更に、前記第2の化合物半導体層の構成元素と同じ族に属する構成元素を含み、かつ前記第2の化合物半導体層のエッチャントによりエッチング可能な第4の化合物半導体層を形成する工程を有することを特徴とする第1の発明に記載の半導体装置の製造方法によって解決され、第3の発明である、前記第4の化合物半導体層はGa That, on the third compound semiconductor layer further includes a structure element belonging to the same group as constituent elements of the second compound semiconductor layer, and the etchable by an etchant of the second compound semiconductor layer is solved by the manufacturing method of a semiconductor device according to the first invention, characterized in that it comprises a step of forming a compound semiconductor layer 4, a third invention, the fourth compound semiconductor layer is Ga
As層であることを特徴とする第2の発明に記載の半導体装置の製造方法によって解決され、第4の発明である、 It is solved by a method for manufacturing a semiconductor device according to the second invention, characterized in an As layer, a fourth aspect of the invention,
前記第2の化合物半導体層はGaAs層であり、前記第3の化合物半導体層はAlGaAs層又はInGaP 層であることを特徴とする第1乃至第3の発明のいずれかに記載の半導体装置の製造方法によって解決され、第5の発明である、 It said second compound semiconductor layer is a GaAs layer, manufacturing of the semiconductor device according to any one of the third compound semiconductor layer of the first to third invention is characterized in that it is a AlGaAs layer or InGaP layer is solved by a method, a fifth aspect of the invention,
前記第2の化合物半導体層のエッチャントはCCl 2 F 2又は Etchant of the second compound semiconductor layer is CCl 2 F 2 or
SiCl 4であることを特徴とする第4の発明に記載の半導体装置の製造方法によって解決され、第6の発明である、化合物半導体基板上に化合物半導体層からなるチャネル層と障壁層とスペーサ層とエッチングストッパ層とキャップ層とを順に積層する工程であって、前記エッチングストッパ層が前記スペーサ層及びキャップ層の構成元素と同じ族に属する構成元素を含み、かつ前記スペーサ層及びキャップ層のエッチャントに対してエッチング耐性を有するものを積層する工程と、前記チャネル層へのソース電極及びドレイン電極の直接接触部を形成すべき領域に前記キャップ層の上から少なくとも前記チャネル層の表層に達する深さまで不純物をイオン注入する工程と、加熱により、前記不純物を拡散させて不純物拡散層を形成するとともに It is solved by the manufacturing method of a semiconductor device according to the fourth aspect, which is a SiCl 4, a sixth aspect, the channel layer made of a compound semiconductor layer on a compound semiconductor substrate and the barrier layer and the spacer layer the etching stopper layer and the cap layer comprises the steps of sequentially stacked and, etchant the etching stopper layer comprises a structure element belonging to the same group as a constituent element of the spacer layer and the cap layer, and the spacer layer and the cap layer against laminating a material having an etching resistance, to the source electrode and the direct contact portion of at least a depth reaching the surface of the channel layer from the top of the cap layer in a region to be formed in the drain electrode to the channel layer a step of ion-implanting impurities, by heating, to form the impurity diffusion layer by diffusing the impurity 前記イオン注入領域のスペーサ層及びキャップ層と前記エッチングストッパ層との間で相互作用を起こさせて前記エッチングストッパ層のエッチング耐性を低下させる工程と、前記スペーサ層及びキャップ層のエッチャントによりエッチングし、前記イオン注入領域のキャップ層、エッチングストッパ層及びスペーサ層を除去し、かつその除去部の周辺に前記不純物拡散層の一部を残すと同時に、前記非イオン注入領域のキャップ層を除去する工程と、前記キャップ層を除去した跡に露出した前記エッチングストッパ層上にゲート電極を形成する工程と、前記キャップ層,エッチングストッパ層及びスペーサ層を除去した跡に露出した前記障壁層をエッチングし、除去する工程と、前記障壁層を除去した跡に露出したチャネル層上に前記ソ A step of lowering the etching resistance of the etching stopper layer to cause an interaction between the spacer layer and the capping layer and the etching stopper layer of the ion implantation region is etched by an etchant of the spacer layer and the cap layer, the cap layer of the ion-implanted region, removing the etching stopper layer and the spacer layer, and at the same time leaving a portion of the impurity diffusion layer in the periphery of the removal unit, and removing the cap layer of the non-ion implanted region and forming a gate electrode on said etching stopper layer exposed after the removal of the cap layer, the cap layer, the etching stopper layer and the barrier layer exposed after the removal of the spacer layer is etched, removed process and the source on the channel layer exposed after the removal of the barrier layer ス電極及びドレイン電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決され、第7の発明である、前記化合物半導体基板はGaAs基板であり、前記チャネル層はGaAs層又はInGaAs層であり、前記障壁層はAl Is solved by the method for manufacturing a semiconductor device characterized by a step of forming a source electrode and a drain electrode, a seventh invention, the compound semiconductor substrate is a GaAs substrate, the channel layer is GaAs layer or an InGaAs layer, the barrier layer is Al
GaAs層又はInGaP 層であり、前記スペーサ層はGaAs層であり、前記エッチングストッパ層はAlGaAs層又はInGaP A GaAs layer or an InGaP layer, said spacer layer is GaAs layer, the etching stopper layer is AlGaAs layer or InGaP
層であり、前記キャップ層はGaAs層であることを特徴とする第6の発明に記載の半導体装置の製造方法によって解決され、第8の発明である、前記スペーサ層及び前記キャップ層のエッチャントはCCl 2 F 2又はSiCl 4であることを特徴とする第7の発明に記載の半導体装置の製造方法によって解決され、第9の発明である、前記エッチングストッパ層はAlGaAs層であり、その膜厚が5nm以下であり、前記加熱温度は900℃以下であることを特徴とする第7の発明に記載の半導体装置の製造方法によって解決され、第10の発明である、前記エッチングストッパ層のAlGaAs層のAlの原子分率が0.3以下であり、 A layer, the cap layer is solved by a method for manufacturing a semiconductor device according to sixth invention, which is a GaAs layer, an eighth invention, the etchant of the spacer layer and the cap layer it is solved by the manufacturing method of a semiconductor device according to the seventh aspect of the present invention which is a CCl 2 F 2 or SiCl 4, which is the ninth invention, the etching stopper layer is AlGaAs layer and has a thickness There is a 5nm or less, the heating temperature is solved by the method for manufacturing a semiconductor device according to the seventh invention, characterized in that at 900 ° C. or less, a tenth invention, AlGaAs layer of said etching stopper layer atomic fraction of Al is 0.3 or less,
前記障壁層のAlGaAs層のAlの原子分率が0.4以上であり、該障壁層のエッチャントは弗酸系の溶液であることを特徴とする第7の発明に記載の半導体装置の製造方法によって解決され、第11の発明である、前記エッチングストッパ層はInGaP 層であり、その膜厚が7nm以下であり、前記加熱温度は900℃以下であることを特徴とする第7の発明に記載の半導体装置の製造方法によって解決される。 Wherein is the atomic fraction of Al in the AlGaAs layer of the barrier layer is 0.4 or more, the method of manufacturing a semiconductor device according etchant said barrier layer to the seventh aspect of the present invention which is a solution of hydrofluoric acid are resolved by, eleventh invention of the etching stopper layer is InGaP layer, its thickness is at 7nm or less, the heating temperature according to the seventh aspect, characterized in that at 900 ° C. or less It is solved by the manufacturing method of the semiconductor device.

【0014】本発明においては、第2の化合物半導体層と、第2の化合物半導体層の構成元素と同じ族に属する構成元素を含み、かつ第2の化合物半導体層のエッチャントに対してエッチング耐性のある第3の化合物半導体層とが積層された積層構造に不純物をイオン注入した後、加熱してイオン注入領域の第2の化合物半導体層と第3の化合物半導体層との間で相互作用を起こさせて第3の化合物半導体層のエッチング耐性を低下させている。 [0014] In the present invention, a second compound semiconductor layer includes a structure element belonging to the same group as the constituent elements of the second compound semiconductor layer, and the etching resistance to an etchant of the second compound semiconductor layer after a certain third compound semiconductor layer is ion-implanting an impurity into laminated multilayer structures heated to put the interaction between the second compound semiconductor layer and the third compound semiconductor layer of the ion-implanted region and thereby decreases the etch resistance of the third compound semiconductor layer is.

【0015】不純物をイオン注入した後、加熱することにより、イオン注入領域の第3の化合物半導体層のエッチング耐性が低下するのは以下の理由によると考えられる。 [0015] After the ion implantation of impurities, by heating, it is considered to be due to the following reasons to decrease the etching resistance of the third compound semiconductor layer of the ion-implanted region. 即ち、イオン注入領域の第3の化合物半導体層とその下の第2の化合物半導体層では、イオン注入により構成元素同士の結びつきが弱くなって構成元素が動きやすくなり、続く加熱によって第3の化合物半導体層の構成元素とその下の第2の化合物半導体層の構成元素とは相互拡散する。 That is, ions third compound semiconductor layer of the implanted region and the second compound semiconductor layer thereunder, ion constituent elements and ties weakened constituent elements with each other by injection becomes easy to move, the third compound by subsequent heating to interdiffusion constituent element of the semiconductor layer and the constituent elements of the second compound semiconductor layer underneath. これにより、イオン注入領域の第3の化合物半導体層の組成と第2の化合物半導体層の組成とが近づき、イオン注入領域の第3の化合物半導体層は第2の化合物半導体層のエッチャントに容易にエッチングされるようになる。 Accordingly, it approaches and the composition of the third compound composition of the semiconductor layer and the second compound semiconductor layer of the ion implantation region, the third compound semiconductor layer of the ion implantation region is easily the etchant of the second compound semiconductor layer It comes to be etched.

【0016】一方、非イオン注入領域では、上記のようなことが起こらず、非イオン注入領域の第3の化合物半導体層は、第2の化合物半導体層のエッチャントに対するエッチング耐性が維持されるので、第2の化合物半導体層のエッチャントに殆どエッチングされない。 [0016] On the other hand, in the non ion-implanted region, it does not occur that as described above, the third compound semiconductor layer of the non-ion implanted region, since the etching resistance to an etchant of the second compound semiconductor layer is maintained, It is hardly etched in the etchant of the second compound semiconductor layer. 従って、第2の化合物半導体層のエッチャントによりエッチングしたとき、イオン注入領域で、第2及び第3の化合物半導体層が除去されるとともに、非イオン注入領域では、第2及び第3の化合物半導体層がそのまま残る。 Therefore, when etched by an etchant of the second compound semiconductor layer, an ion implanted region, with the second and third compound semiconductor layer is removed, the non-ion implantation region, the second and third compound semiconductor layer There remains intact. これにより、第2及び第3の化合物半導体層の除去跡に電極を形成すると、電極はイオン注入領域の位置と整合がとれることになる。 Thus, when forming the electrodes on removal traces of the second and third compound semiconductor layer, the electrodes will be taken is aligned with the position of the ion implanted region.

【0017】さらに、第3の化合物半導体層の上に、更に第2の化合物半導体層の構成元素と同じ族に属する構成元素を含み、かつ第2の化合物半導体層のエッチャントによりエッチング可能な第4の化合物半導体層を形成することにより、加熱による第2の化合物半導体層との相互作用にさらに第4の化合物半導体層との相互作用が加わり、第3の化合物半導体層のエッチング耐性の低下を促進させることができる。 Furthermore, on the third compound semiconductor layer, further a second compound constituent element of the semiconductor layer includes a structure element belonging to the same group as, and fourth etchable by an etchant of the second compound semiconductor layer by forming a compound semiconductor layer, joined by interactions with further interaction fourth compound semiconductor layer and the second compound semiconductor layer by heating, it promotes the reduction of the etching resistance of the third compound semiconductor layer it can be.

【0018】第2,第3の化合物半導体層の組み合わせとして、それぞれGaAs層,AlGaAs層又はInGaP 層という組み合わせが考えられる。 [0018] The combination of the second, third compound semiconductor layer, respectively GaAs layer, are conceivable combination of AlGaAs layer or InGaP layer. また、第4の化合物半導体層としてGaAs層を用いる。 Further, use of GaAs layer as the fourth compound semiconductor layer. この場合、第2の化合物半導体層のエッチャントとしてCCl 2 F 2又はSiCl 4を用いることができる。 In this case, it is possible to use CCl 2 F 2 or SiCl 4 as the etchant of the second compound semiconductor layer. 上記の方法をヘテロ接合を有する電界効果トランジスタに適用する場合、以下のような構成となる。 When applied to a field effect transistor having a heterojunction of the above methods, a configuration as described below.

【0019】即ち、チャネル層と、障壁層と、スペーサ層と、エッチングストッパ層と、キャップ層とを順に積層する。 [0019] That is, stacking a channel layer, and the barrier layer, a spacer layer, and the etching stopper layer, and a cap layer sequentially. スペーサ層が第2の化合物半導体層と対応し、 Spacer layer corresponds to the second compound semiconductor layer,
エッチングストッパ層が第3の化合物半導体層と対応する。 An etching stopper layer corresponding to the third compound semiconductor layer. この場合、エッチングストッパ層上にキャップ層が形成されているが、キャップ層は前記相互作用の効果を高め、かつエッチングストッパ層を保護するためのもので、キャップ層は第4の化合物半導体層に対応させることができる。 In this case, the cap layer to the etching stopper layer is formed, the cap layer enhances the effect of the interaction, and for protecting the etching stopper layer, the cap layer and the fourth compound semiconductor layer it can be made to correspond.

【0020】そして、キャップ層からチャネル層の表層に達する深さまでイオン注入を行い、続いて加熱し、イオン注入領域のキャップ層及びスペーサ層とエッチングストッパ層との間で相互作用を起こさせてキャップ層及びスペーサ層のエッチャントに対するエッチングストッパ層のエッチング耐性を低下させるとともに、イオン注入領域の周辺まで拡がった不純物拡散層を形成する。 [0020] Then, ion implantation is performed from the cap layer to a depth reaching the surface of the channel layer, followed by heating, to cause an interaction between the cap layer and the spacer layer and the etching stopper layer ion implantation regions cap with lowering the etch resistance of the etching stopper layer against the etchant layer and the spacer layer to form an impurity diffusion layer that has spread to the periphery of the ion implantation region. このとき、基板の反り等を防ぐことができる850℃程度の温度による加熱で相互作用を十分に起こさせるため、 At this time, in order to sufficiently cause the interaction by heating with a temperature of about 850 ° C., which can prevent warping of the substrate,
エッチングストッパ層を薄くすることが好ましい。 It is preferable to reduce the thickness of the etching stopper layer.

【0021】これにより、キャップ層及びスペーサ層のエッチャントに対してイオン注入領域が選択的にエッチングされるので、その除去跡をソース電極及びドレイン電極の直接接触部とすることにより、不純物拡散層からなる低抵抗層とソース電極及びドレイン電極の直接接触部との間の位置の整合がとれることになる。 [0021] Thus, since the ion implantation region is etched selectively with respect to the etchant of the cap layer and the spacer layer, by its removal traces a direct contact portion of the source electrode and the drain electrode, an impurity diffusion layer a position matching so that the take of between direct contact portion of the low-resistance layer and the source and drain electrodes.

【0022】 [0022]

【発明の実施の形態】以下に、本発明の実施の形態について図面を参照しながら説明する。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS will be described with reference to the drawings, embodiments of the present invention. 図1(a)〜 Figure 1 (a) ~
(c),図2(a)〜(c),図3は、本発明の第1の実施の形態に係るヘテロ接合を有する電界効果トランジスタの製造方法について示す断面図である。 (C), FIG. 2 (a) ~ (c), FIG. 3 is a sectional view showing a method of manufacturing the field effect transistor having a heterojunction of the first embodiment of the present invention.

【0023】まず、図1(a)に示すように、MOVP [0023] First, as shown in FIG. 1 (a), MOVP
E法により、半絶縁性のGaAsからなる化合物半導体基板31に、膜厚500nmのアンドープのGaAs膜からなるバッファ層32と、膜厚15nmのn型のIn y Ga 1-y As By Method E, a compound semiconductor substrate 31 made of semi-insulating GaAs, a buffer layer 32 of undoped GaAs film having a thickness of 500 nm, the n-type film thickness 15nm In y Ga 1-y As
膜(y=0.2,電子濃度=7.5×10 17 cm -3 )からなるチャネル層33と、膜厚25nmのアンドープの Film (y = 0.2, the electron concentration = 7.5 × 10 17 cm -3) as the channel layer 33 made of, with a thickness of 25nm undoped
Al x Ga 1-x As膜(x=0.5)からなる障壁層34と、 The Al x Ga 1-x As barrier layer 34 made of film (x = 0.5),
膜厚5nmのアンドープのGaAs膜からなるスペーサ層(第2の化合物半導体層)35と、膜厚3nmのアンドープのAl x Ga 1-x As膜(x=0.25)からなるエッチングストッパ層(第3の化合物半導体層)36と、膜厚10nmのアンドープのGaAs膜からなるキャップ層(第4の化合物半導体層)37とを順に積層する。 Spacer layer of undoped GaAs film having a thickness of 5nm (second compound semiconductor layer) 35, an etching stopper layer made of undoped Al x Ga 1-x As layer having a thickness of 3 nm (x = 0.25) ( a third compound semiconductor layer) 36, a cap layer of undoped GaAs film having a thickness of 10 nm (fourth compound semiconductor layer) are laminated and 37 in order.

【0024】このとき、特定の化合物半導体層の間の構成元素の関係、膜厚の関係及びエッチングの選択性の関係をそれぞれ以下のようにする。 [0024] At this time, the relation of constituent elements between the particular compound semiconductor layer, the thickness of the relationship and the etching selectivity of the relationship as follows, respectively. この関係は、エッチングストッパ層36のエッチング耐性の低下が、エッチングストッパ層36とこれに隣接する化合物半導体層との間の構成元素同士の相互拡散により生じるという本願発明者の推定する考えに基づいている。 This relationship decreases the etch resistance of the etching stopper layer 36 is based on the idea of ​​estimating the present inventors that caused by mutual diffusion of constituent elements between between the compound semiconductor layer adjacent thereto and an etching stopper layer 36 there.

【0025】即ち、エッチングストッパ層36は、スペーサ層35及びキャップ層37の構成元素と共通の族に属する元素を含む。 [0025] That is, the etching stopper layer 36, containing an element belonging to a common group as constituent elements of the spacer layer 35 and the cap layer 37. これらの層の間で構成元素を相互拡散させたとき相互に組成が近づくようにする為である。 Another composition when the constituent element was interdiffusion between these layers is to the closer.
図1(a)では、エッチングストッパ層36は、Al x Ga In FIG. 1 (a), an etching stopper layer 36, Al x Ga
1-x As膜からなり、スペーサ層35及びキャップ層37 It consists 1-x As layer, a spacer layer 35 and cap layer 37
の構成元素(Ga)と同じ族(III 族)に属する元素(Al)を含む。 The constituent elements (Ga) and belong to the same group (III group) element including (Al).

【0026】また、エッチングストッパ層36は、スペーサ層35及びキャップ層37の膜厚よりも薄い膜厚を有する。 Further, the etching stopper layer 36 has a thickness smaller than the thickness of the spacer layer 35 and the cap layer 37. 図1(a)では、エッチングストッパ層36の膜厚を3nmとし、スペーサ層35及びキャップ層37 In FIG. 1 (a), the thickness of the etching stopper layer 36 and 3 nm, the spacer layer 35 and cap layer 37
の膜厚よりも薄くしている。 It is thinner than the film thickness. これは、基板が反ったり、 This is, or warped board,
基板等からAsが昇華したりするので、相互拡散のための加熱温度を余り高くできず(900℃を越えるような温度)、その加熱温度でエッチングストッパ層36の全膜厚にわたってAlやGaが十分拡散しうるようにするためである。 Since As is or sublimed from the substrate or the like, (the temperature as exceeding 900 ° C.) too high can not the heating temperature for interdiffusion, Al or Ga is over the entire thickness of the etching stopper layer 36 at the heating temperature in order to thus be sufficiently diffused. エッチングストッパ層36の膜厚は加熱温度850℃程度で5nm以下の膜厚が好ましい。 Thickness of less 5nm in thickness of the etching stopper layer 36 is a heating temperature 850 ° C. is preferably about.

【0027】更に、キャップ層37はエッチングストッパ層36を保護する機能を有し、スペーサ層35は障壁層34を保護する機能を有する。 Furthermore, the cap layer 37 has a function of protecting the etching stopper layer 36, a spacer layer 35 has a function of protecting the barrier layer 34. また、エッチングストッパ層36はスペーサ層35及びキャップ層37のエッチャントに対して耐エッチング性を有する。 The etching stopper layer 36 has an etching resistance against the etchant of the spacer layer 35 and the cap layer 37. ソース電極及びドレイン電極の直接接触部と不純物拡散層との位置の整合を図りつつ直接接触部を形成するため、エッチャントに曝したときにゲート電極の形成領域にエッチングストッパ層36より下の層を残すためである。 To form a direct contact portion while achieving matching between the positions of the direct contact portion and the impurity diffusion layers of the source and drain electrodes, a layer below the etching stopper layer 36 in the formation region of the gate electrode when exposed to an etchant it is to leave. 図1 Figure 1
(a)では、エッチングストッパ層36はAl x Ga 1-x As (A), the etching stopper layer 36 Al x Ga 1-x As
膜からなり、スペーサ層35及びキャップ層37(GaAs It consists membrane, spacer layer 35 and cap layer 37 (GaAs
層)のエッチャント(CCl 2 F 2又はSiCl 4等)に対して殆どエッチングされない。 Hardly etched against the etchant of the layer) (CCl 2 F 2 or SiCl 4, etc.).

【0028】更に、障壁層34のエッチャントに対して障壁層34より上の層35,36,37が耐エッチング性を有する。 Furthermore, the layers 35, 36 and 37 of the upper having etching resistance than the barrier layer 34 against the etchant of the barrier layer 34. 直接接触部を形成するため、障壁層34のエッチャントに曝したときに、上の層35,36,37 To form a direct contact portion, when exposed to the etchant of the barrier layer 34, the layer above 35, 36, 37
がエッチングされないようにするためである。 There is so that not etched. 図1 Figure 1
(a)では、同じ構成元素であるAl x Ga 1-x As膜からなる障壁層34とエッチングストッパ層36の間でもAl (A), the even between Al x Ga 1-x As consists membrane barrier layer 34 and the etching stopper layer 36 has the same configuration elements Al
の原子分率を障壁層34で高く(x=0.5)、エッチングストッパ層36で低く(x=0.25)することで、HF系のエッチャントに対して障壁層34のエッチングレートを高くし、エッチングストッパ層36のエッチングレートを小さくしている。 High in the atomic fraction of the barrier layer 34 (x = 0.5), by lowering the etching stopper layer 36 (x = 0.25), high etch rate of the barrier layer 34 against the etchant HF system and is made smaller the etching rate of the etching stopper layer 36. また、HF系のエッチャントに対してキャップ層37とスペーサ層35はもともと耐エッチング性を有する。 The cap layer 37 and the spacer layer 35 with respect to etchant HF system originally having etching resistance.

【0029】また、スペーサ層35は障壁層34を保護する機能も有する。 Further, the spacer layer 35 also functions to protect the barrier layer 34. 即ち、エッチングストッパ層36は薄いためにエッチングにより欠損する恐れがあり、スペーサ層35がない場合、障壁層34がエッチングを受ける危険性がある。 That is, the etching stopper layer 36 there is a risk of defects by etching to thin, if there is no spacer layer 35, there is a risk that the barrier layer 34 is subjected to etching. 以上のような積層構造において、図1 In the laminated structure described above, FIG. 1
(b)に示すように、ゲート電極を形成すべき領域を挟んで開口部を有するレジスト膜38を形成した後、加速電圧40keV,ドーズ量4×10 13 cm -2の条件で、 As shown in (b), after forming a resist film 38 having an opening across the region for forming the gate electrode, an accelerating voltage 40 keV, at a dose of 4 × 10 13 cm -2,
その開口部39a,39bを通してキャップ層37からチャネル層33の表層に達する深さまで電子供給源となる不純物(Si)をイオン注入し、イオン注入層40 The opening 39a, 39b impurities (Si) serving as an electron source and an ion implantation from the cap layer 37 to a depth reaching the surface of the channel layer 33 through ion implantation layer 40
a,40bを形成する。 a, to form a 40b. このとき、以下のようなことが起こると推定できる。 In this case, it can be estimated that happens something like the following. 即ち、イオン注入層40a,40 That is, the ion implantation layer 40a, 40
bでは、不純物のイオン注入によりエッチングストッパ層36、スペーサ層35及びとキャップ層37、それぞれの層中の構成元素同士の結合が弱まる。 In b, the etching stopper layer 36 by ion implantation of an impurity, the spacer layer 35 and the cap layer 37, the weakened binding of the constituent elements between the respective layers in. 一方、イオン注入層40a,40b以外の非イオン注入層では、エッチングストッパ層36、スペーサ層35及びとキャップ層37、それぞれの層中の構成元素同士の結合は強固なままである。 On the other hand, the ion implantation layer 40a, a non-ion-implanted layer other than 40b, the etching stopper layer 36, a spacer layer 35 and the cap layer 37, the binding of constituent elements between the respective layers in the remains strong.

【0030】次に、図1(c)に示すように、レジスト膜38を除去した後、温度850℃,時間15秒の条件で加熱して不純物を活性化するとともに、拡散させて低抵抗層(不純物拡散層)40c,40dを形成する。 Next, as shown in FIG. 1 (c), after removing the resist film 38, the temperature 850 ° C., while activating the impurities by heating under conditions of time 15 seconds, the low-resistance layer by diffusing (impurity diffusion layer) 40c, to form a 40d. このとき、以下のようなことが起こると推定される。 At this time, it is estimated that happens something like the following. 即ち、イオン注入層40a,40bであった部分では、エッチングストッパ層36、スペーサ層35及びキャップ層37、それぞれの層中の構成元素同士の結合が弱くなっているので、構成元素は動きやすくなっている。 That is, in a part ion implantation layer 40a, 40b, becomes an etching stopper layer 36, a spacer layer 35 and the cap layer 37, since the binding of the constituent elements between the respective layers in which weakened, constituent elements easy to move ing. このため、加熱により、エッチングストッパ層36の構成元素であるAlとその上下のスペーサ層35及びとキャップ層37の構成元素であるGaとが相互拡散し、エッチングストッパ層36ではAlがスペーサ層35及びとキャップ層37の方に拡散して減少し、Gaがスペーサ層35及びキャップ層37から供給されて増加する。 Thus, by heating, Al and the upper and lower spacer layer 35 and and the Ga is a constituent element of the cap layer 37 is interdiffusion that, Al is a spacer layer 35 in the etching stopper layer 36 as an element of the etching stopper layer 36 Oyobi and diffuse decreases toward the cap layer 37, Ga increases are supplied from the spacer layer 35 and the cap layer 37. 従って、イオン注入層40a,40bであった部分のエッチングストッパ層36の組成はスペーサ層35及びキャップ層37の組成に近くなるので、スペーサ層35及びキャップ層37のエッチャントに対する耐エッチング性が低下する。 Therefore, the composition of the ion-implanted layer 40a, portions of the etching stopper layer 36 was 40b because close to the composition of the spacer layer 35 and the cap layer 37, the etching resistance is lowered relative to the etchant of the spacer layer 35 and cap layer 37 .

【0031】一方、非イオン注入層であった部分では、 On the other hand, the non-ion-implanted layer at a portion is
構成元素同士の結合は強固なままであるので、相互拡散は起こらず、組成の変化もない。 Since the binding of the constituent elements with each other remains strong, interdiffusion does not occur, no change in composition. このため、スペーサ層35及びキャップ層37のエッチャントに対する耐エッチング性は維持される。 Thus, etching resistance against the etchant of the spacer layer 35 and the cap layer 37 is maintained. 次いで、図2(a)に示すように、低抵抗層(不純物拡散層)40c,40dよりも外側のキャップ層37上にレジスト膜41を形成した後、 Then, as shown in FIG. 2 (a), the low-resistance layer (impurity diffusion layer) 40c, after forming a resist film 41 on the outside of the cap layer 37 than 40d,
CCl 2 F 2ガスを用いたドライエッチングにより、レジスト膜41をマスクとしてエッチングする。 By dry etching using CCl 2 F 2 gas, to etch the resist film 41 as a mask. これにより、ゲート電極を形成すべき領域ではエッチングストッパ層3 Thus, the etching stopper layer 3 in the region for forming the gate electrode
6上のキャップ層37が除去され、エッチングストッパ層36及びそれよりも下の層はエッチングされないで残る。 Cap layer 37 on 6 is removed, an etching stopper layer 36 and the layer of lower than it remains without being etched. また、イオン注入層40a,40bであった部分では、キャップ層37からスペーサ層35までの層が除去される。 The ion implantation layer 40a, in a portion at 40b, the layer of the cap layer 37 to the spacer layer 35 is removed. その結果、障壁層34の上には、ソース側に化合物半導体層35a,36a,37aが残り、ゲート電極を形成すべき領域に化合物半導体層35b,36bが残り、ドレイン側に化合物半導体層35c,36c,3 As a result, on the barrier layer 34, the compound semiconductor layer 35a on the source side, 36a, 37a remaining compound semiconductor layer 35b in the region for forming the gate electrode, 36b remains, compound semiconductor layer 35c on the drain side, 36c, 3
7cが残る。 7c remains.

【0032】次に、図2(b)に示すように、ゲート電極を形成すべき領域に開口部を有するレジスト膜43を形成した後、全面に膜厚400nmのAl膜44,44 [0032] Next, as shown in FIG. 2 (b), after forming a resist film 43 having openings in regions for forming the gate electrode, the thickness of 400nm on the entire surface Al film 44, 44
aを形成する。 To form a. 続いて、レジスト膜43を除去すると、 Followed by removal of the resist film 43,
リフトオフによりレジスト膜43上のAl膜44aが除去されるとともに、ゲート電極を形成すべき領域のエッチングストッパ層36b上にゲート電極となるAl膜4 With Al film 44a on the resist film 43 is removed by lift-off, Al film 4 serving as a gate electrode on the etching stopper layer 36b of region for forming a gate electrode
4が残る。 4 remains.

【0033】次に、図2(c)に示すように、化合物半導体層37aの上、ゲート電極44及び化合物半導体層36bの上及び化合物半導体層37cの上にレジスト膜45を形成する。 Next, as shown in FIG. 2 (c), on the compound semiconductor layer 37a, a resist film 45 on the top of the gate electrode 44 and the compound semiconductor layer 36b and the compound semiconductor layer 37c. 続いて、HF溶液に曝す。 Subsequently, exposure to HF solution. HF溶液は HF solution
GaAsやAlの原子分率が低いAlGaAsに対してはエッチングレートが低く、Alの原子分率が高いAlGaAsに対してエッチングレートが高い。 Low etching rate with respect to GaAs or Al atomic fraction is low AlGaAs, high etching rate with respect to the atomic fraction of Al is high AlGaAs. 従って、電極形成領域に露出したAlの原子分率が高いAlGaAsからなる障壁層34が選択的にエッチングされ、除去される。 Accordingly, the barrier layer 34 atomic percent of Al exposed in the electrode formation region having a higher AlGaAs is selectively etched and removed. その結果、底部にチャネル層33が露出した凹部(直接接触部)46 As a result, recesses (direct contact portion) in which the channel layer 33 is exposed in the bottom portion 46
a,46bが電極形成領域に形成され、チャネル層33 a, 46b are formed in the electrode formation region, the channel layer 33
の上には、ソース側に化合物半導体層34a,35a, Over the compound semiconductor layer 34a on the source side, 35a,
36a,37aが残り、ゲート電極を形成すべき領域に化合物半導体層34b,35b,36bが残り、ドレイン側に化合物半導体層34c,35c,36c,37c 36a, 37a remaining compound semiconductor layer 34b in the region for forming the gate electrode, 35b, 36b remains in the drain-side compound semiconductor layer 34c, 35c, 36c, 37c
が残る。 It remains.

【0034】次いで、図3に示すように、レジスト膜4 [0034] Then, as shown in FIG. 3, the resist film 4
5を除去した後、図示しない新たなレジスト膜を形成してAuGe膜とAu膜を蒸着し、リフトオフ法により、 5 After removal of the AuGe layer and an Au film was deposited to form a new resist film, not shown, by a lift-off method,
直接接触部46a,46bのチャネル層33と接触するソース電極47a及びドレイン電極47bを形成する。 Direct contact portion 46a, to form the source and drain electrodes 47a and 47b in contact with the channel layer 33 of 46b.
これにより、電界効果トランジスタが完成する。 As a result, the field-effect transistor is completed. 以上のように、上記実施の形態によれば、スペーサ層35及びキャップ層37のエッチャントに対してエッチング耐性を有する薄い膜厚のエッチングストッパ層36と、その上下のキャップ層37及びスペーサ層35とからなる積層構造に選択的に不純物をイオン注入した後、加熱してキャップ層37及びスペーサ層35とエッチングストッパ層36との相互作用によりイオン注入層40a,40 As described above, according to the above embodiment, a thin film thickness of the etching stopper layer 36 having an etching resistance against the etchant of the spacer layer 35 and the cap layer 37, the cap layer 37 and spacer layer 35 above and below after the selective impurity ion-implanted into the laminated structure consisting of a heated ion-implanted layer by the interaction between the cap layer 37 and spacer layer 35 and the etching stopper layer 36 40a, 40
bでのエッチングストッパ層36のエッチング耐性を低下させている。 And reduce the etch resistance of the etching stopper layer 36 in terms of b. これにより、エッチングストッパ層36 Thus, the etching stopper layer 36
はスペーサ層35及びキャップ層37のエッチャントに容易にエッチングされるようになる。 So it is easily etched in an etchant of the spacer layer 35 and the cap layer 37.

【0035】一方、イオン注入していない部分(非イオン注入層)では、エッチングストッパ層36はスペーサ層35及びキャップ層37に対してエッチング耐性が維持される。 On the other hand, in the portion not ion-implanted (non ion implanted layer), an etching stopper layer 36 etching resistance is maintained for the spacer layer 35 and the cap layer 37. 従って、スペーサ層35及びキャップ層37 Therefore, the spacer layer 35 and cap layer 37
のエッチャントによりエッチングしたとき、イオン注入部分で、スペーサ層35、エッチングストッパ層36及びキャップ層37が除去されるとともに、非イオン注入部分では、キャップ層37のみが除去されてスペーサ層35及びエッチングストッパ層36はエッチングされずに残る。 When etched with the etchant, the ion implantation part, the spacer layer 35, with the etching stopper layer 36 and the cap layer 37 is removed, the non-ionic implantation portion, only the cap layer 37 is removed spacer layer 35 and the etching stopper layer 36 remains without being etched. このため、スペーサ層35、エッチングストッパ層36及びキャップ層37の除去跡にソース電極47 Therefore, the source electrode 47 to remove traces of the spacer layer 35, the etching stopper layer 36 and the cap layer 37
a及びドレイン電極47bを形成すると、不純物拡散層40c,40dとソース電極47a及びドレイン電極4 Forming a and the drain electrode 47b, the impurity diffusion layer 40c, 40d and the source electrode 47a and the drain electrode 4
7bとの位置の整合がとれることになる。 So that the matching of the positions of the 7b can take.

【0036】これにより、ヘテロ接合を有する電界効果トランジスタのゲートとソース又はドレインとの間の耐圧の低下を防止しつつ、寄生抵抗を大幅に低減することができる。 [0036] Thus, the gate and the source or of a field effect transistor having a heterojunction while preventing a decrease in the breakdown voltage between the drain, the parasitic resistance can be reduced significantly. なお、上記の実施の形態では、スペーサ層3 Incidentally, in the above embodiment, the spacer layer 3
5,エッチングストッパ層36及びキャップ層37の組み合わせとして、GaAs層,AlGaAs層,GaAs層の組み合わせを用いているが、GaAs層,InGaP 層,G 5, as a combination of the etching stopper layer 36 and the cap layer 37, the GaAs layer, AlGaAs layer, although a combination of the GaAs layer, GaAs layer, InGaP layer, G
aAs層の組み合わせを用いてもよい。 It may be used in combination of aAs layer. この場合、イオン注入及び加熱によりInGaP 層のIn及びPがGaAs層に移動し、一方GaAs層のGa及びAsがInGaP 層に移動する。 In this case, In and P in the InGaP layer by ion implantation and heat moves to the GaAs layer, whereas Ga and As of the GaAs layer is moved to the InGaP layer. これにより、InGaP 層及びGaAs層はIn及びPの組成比が小さいInGaAsP 層となり、GaAs層のエッチャントにエッチングされるようになる。 Accordingly, InGaP layer and GaAs layer becomes InGaAsP composition ratio of In and P are small layer, to be etched in the etchant of the GaAs layer. また、I In addition, I
nやPは拡散係数が大きいので、AlGaAs層の膜厚と比べてInGaP 層の膜厚は凡そ7nm以下と厚くできる。 Since n and P are large diffusion coefficient, the thickness of the InGaP layer as compared with the film thickness of the AlGaAs layer may be as thick as about 7nm or less.

【0037】更に、障壁層34としてAlGaAsを用いているが、InGaP を用いてもよい。 Furthermore, although using AlGaAs as the barrier layer 34, it may be used InGaP. この場合、InGaP のエッチャントとしてHClを用いることができる。 In this case, it is possible to use HCl as an etchant for InGaP. また、上記実施の形態では、ゲート電極をソース電極及びドレイン電極の形成よりも前の工程で形成しているが、ゲート電極をソース電極及びドレイン電極の形成後に形成してもよい。 Further, in the above embodiment, are formed in the previous step than the gate electrode formation of the source electrode and the drain electrode, the gate electrode may be formed after formation of the source electrode and the drain electrode.

【0038】 [0038]

【発明の効果】以上のように、本発明によれば、第2の化合物半導体層と、第2の化合物半導体層のエッチャントに対してエッチング耐性を有する第3の化合物半導体層との積層に不純物をイオン注入した後、加熱してイオン注入領域の第3の化合物半導体層のエッチング耐性を低下させている。 As is evident from the foregoing description, according to the present invention, impurities in the lamination of the second compound semiconductor layer, and the third compound semiconductor layer having an etching resistance against the etchant of the second compound semiconductor layer after the ions are implanted, heated and reduces the etching resistance of the third compound semiconductor layer of the ion-implanted region. 一方、非イオン注入領域では第3の化合物半導体層のエッチング耐性が維持される。 Meanwhile, in the non-ion implanted region is maintained etching resistance of the third compound semiconductor layer.

【0039】従って、第2の化合物半導体層のエッチャントによりエッチングしたとき、イオン注入領域で、第2及び第3の化合物半導体層が除去されるとともに、非イオン注入領域では、第2及び第3の化合物半導体層は殆どエッチングされずに残る。 [0039] Therefore, when etched by an etchant of the second compound semiconductor layer, an ion implanted region, with the second and third compound semiconductor layer is removed, the non-ion implantation region, the second and third compound semiconductor layer remains without being hardly etched. これにより、第2及び第3の化合物半導体層の除去跡に電極を形成すると、イオン注入領域と電極の直接接触部との位置の整合がとれることになる。 Thus, when forming the electrodes on removal traces of the second and third compound semiconductor layer, so that the matching of the positions of the direct contact of the ion implantation region and the electrode can be taken.

【0040】従って、この方法をヘテロ接合を有する電界効果トランジスタに適用し、イオン注入された不純物を拡散して形成した不純物拡散層を低抵抗層として用いると、低抵抗層とソース電極及びドレイン電極の直接接触部との間の位置の整合がとれ、これにより、ゲートとソース又はドレインとの間の耐圧の低下を防止しつつ、 [0040] Thus, applying this method to a field effect transistor having a heterojunction and an impurity diffusion layer formed by diffusing ions implanted impurities used as a low-resistance layer, the low-resistance layer and the source and drain electrodes direct alignment position between the contact portion taken, thereby, the gate and the source or while preventing a decrease in the breakdown voltage between the drain,
寄生抵抗を大幅に低減することができる。 The parasitic resistance can be greatly reduced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1(a)〜(c)は、本発明の実施の形態に係る電界効果トランジスタの製造方法について示す断面図(その1)である。 [1] Figure 1 (a) ~ (c) are cross-sectional views showing a manufacturing method of a field effect transistor according to the embodiment of the present invention (Part 1).

【図2】図2(a)〜(c)は、本発明の実施の形態に係る電界効果トランジスタの製造方法について示す断面図(その2)である。 [2] Figure 2 (a) ~ (c) are cross-sectional views showing a manufacturing method of a field effect transistor according to the embodiment of the present invention (Part 2).

【図3】図3は、本発明の実施の形態に係る電界効果トランジスタの製造方法について示す断面図(その3)である。 Figure 3 is a sectional view showing a manufacturing method of a field effect transistor according to an embodiment of the present invention (Part 3).

【図4】図4は、ヘテロ接合を有する電界効果トランジスタの抵抗成分について示す模式断面図である。 Figure 4 is a schematic sectional view showing a resistance component of a field effect transistor having a heterojunction.

【図5】図5(a),(b)は、従来例に係る電界効果トランジスタの製造方法について示す断面図である。 [5] FIG. 5 (a), (b) is a sectional view showing a method of manufacturing the field effect transistor according to a conventional example.

【図6】図6(a)〜(c)は、他の従来例に係る電界効果トランジスタの製造方法について示す断面図である。 [6] FIG. 6 (a) ~ (c) are cross-sectional views showing a manufacturing method of a field effect transistor according to another conventional example.

【図7】図7(a),(b)は、他の従来例に係る電界効果トランジスタの製造方法について示す断面図である。 [7] FIG. 7 (a), (b) is a sectional view showing a manufacturing method of a field effect transistor according to another conventional example.

【符号の説明】 31 化合物半導体基板、 32 バッファ層、 33 チャネル層、 34 障壁層、 35 スペーサ層(第2の化合物半導体層)、 36 エッチングストッパ層(第3の化合物半導体層)、 37 キャップ層(第4の化合物半導体層)、 40a,40b イオン注入層、 40c,40d 低抵抗層(不純物拡散層)、 44 ゲート電極、 46a,46b 直接接触部、 47a ソース電極、 47b ドレイン電極。 [Reference Numerals] 31 compound semiconductor substrate, 32 a buffer layer, 33 a channel layer, 34 a barrier layer, 35 a spacer layer (second compound semiconductor layer), 36 an etching stopper layer (third compound semiconductor layer), 37 a cap layer (fourth compound semiconductor layer), 40a, 40b ion implantation layer, 40c, 40d resistance layer (impurity diffusion layer), 44 a gate electrode, 46a, 46b directly contact portion, 47a source electrode, 47b drain electrode.

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の化合物半導体層上に第2の化合物半導体層を積層する工程と、 前記第2の化合物半導体層上に、該第2の化合物半導体層の構成元素と同じ族に属する構成元素を含み、かつ該第2の化合物半導体層のエッチャントに対してエッチング耐性を有する第3の化合物半導体層を積層する工程と、 前記第3の化合物半導体層表面の一部領域を通して少なくとも前記第2の化合物半導体層の表層に達する深さまで不純物をイオン注入する工程と、 加熱により、前記イオン注入領域の前記第2の化合物半導体層と前記第3の化合物半導体層との間で相互作用を起こさせて第3の化合物半導体層のエッチング耐性を低下させる工程と、 前記第2の化合物半導体層のエッチャントによりエッチングし、前記イオン注入領域の第3及び第 Laminating a second compound semiconductor layer 1. A first compound semiconductor layer, the second compound semiconductor layer, belonging to the same group as constituent elements of the second compound semiconductor layer It includes a configuration element, and laminating the third compound semiconductor layer having an etching resistance against the etchant of the second compound semiconductor layer, at least the first through partial region of the third compound semiconductor layer surface a step of ion-implanting an impurity to a depth reaching the surface of the second compound semiconductor layer, by heating, to put the interaction between the ion implantation the second compound in the region semiconductor layer and the third compound semiconductor layer a step of lowering the etching resistance of the third compound semiconductor layer by, etched by an etchant of the second compound semiconductor layer, the third and the ion implanted region の化合物半導体層を除去する工程とを有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by a step of removing the compound semiconductor layer.
  2. 【請求項2】 前記第3の化合物半導体層の上に、更に、前記第2の化合物半導体層の構成元素と同じ族に属する構成元素を含み、かつ前記第2の化合物半導体層のエッチャントによりエッチング可能な第4の化合物半導体層を形成する工程を有することを特徴とする請求項1 To wherein on said third compound semiconductor layer further includes a structure element belonging to the same group as constituent elements of the second compound semiconductor layer, and the etchant of the second compound semiconductor layer etched claim 1, characterized in that it comprises a step of forming a fourth compound semiconductor layer capable
    に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to.
  3. 【請求項3】 前記第4の化合物半導体層はGaAs層であることを特徴とする請求項2に記載の半導体装置の製造方法。 3. A method of manufacturing a semiconductor device according to claim 2, wherein the fourth compound semiconductor layer is GaAs layer.
  4. 【請求項4】 前記第2の化合物半導体層はGaAs層であり、前記第3の化合物半導体層はAlGaAs層又はInGaP 層であることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法。 Wherein said second compound semiconductor layer is a GaAs layer, said third compound semiconductor layer according to any one of claims 1 to 3 characterized in that it is a AlGaAs layer or InGaP layer the method of manufacturing a semiconductor device.
  5. 【請求項5】 前記第2の化合物半導体層のエッチャントはCCl 2 F 2又はSiCl Etchant wherein said second compound semiconductor layer is CCl 2 F 2 or SiCl 4であることを特徴とする請求項4 Claim characterized in that it is a 4 4
    に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to.
  6. 【請求項6】 化合物半導体基板上に化合物半導体層からなるチャネル層と障壁層とスペーサ層とエッチングストッパ層とキャップ層とを順に積層する工程であって、 6. A process of laminating a compound compound semiconductor substrate a semiconductor consisting of layer channel layer and the barrier layer and the spacer layer and the etching stopper layer and the cap layer in order,
    前記エッチングストッパ層が前記スペーサ層及びキャップ層の構成元素と同じ族に属する構成元素を含み、かつ前記スペーサ層及びキャップ層のエッチャントに対してエッチング耐性を有するものを積層する工程と、 前記チャネル層へのソース電極及びドレイン電極の直接接触部を形成すべき領域に前記キャップ層の上から少なくとも前記チャネル層の表層に達する深さまで不純物をイオン注入する工程と、 加熱により、前記不純物を拡散させて不純物拡散層を形成するとともに、前記イオン注入領域のスペーサ層及びキャップ層と前記エッチングストッパ層との間で相互作用を起こさせて前記エッチングストッパ層のエッチング耐性を低下させる工程と、 前記スペーサ層及びキャップ層のエッチャントによりエッチングし、前記イオン注 Laminating a material having an etching resistance to an etchant of the etching stopper layer comprises a structure element belonging to the same group as a constituent element of the spacer layer and the cap layer, and the spacer layer and the cap layer, the channel layer a step of impurity ion implantation to the source electrode and the direct contact portion depth reaching the surface of at least the channel layer from the top of the cap layer in a region to be formed of the drain electrode to the, by heating, by diffusing the impurity and forming an impurity diffusion layer, and a step of lowering the etching resistance of the etching stopper layer to cause an interaction between the spacer layer and the capping layer and the etching stopper layer of the ion implantation region, the spacer layer and etched by the etchant of the cap layer, the ion Note 領域のキャップ層、エッチングストッパ層及びスペーサ層を除去し、かつその除去部の周辺に前記不純物拡散層の一部を残すと同時に、前記非イオン注入領域のキャップ層を除去する工程と、 前記キャップ層を除去した跡に露出した前記エッチングストッパ層上にゲート電極を形成する工程と、 前記キャップ層,エッチングストッパ層及びスペーサ層を除去した跡に露出した前記障壁層をエッチングし、除去する工程と、 前記障壁層を除去した跡に露出したチャネル層上に前記ソース電極及びドレイン電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 Capping layer in the region, removing the etching stopper layer and the spacer layer, and at the same time leaving a portion of the impurity diffusion layer in the periphery of the removal unit, and removing the cap layer of the non-ion implanted region, the cap forming a gate electrode on said etching stopper layer exposed after the removal of the layer, the cap layer, the steps of the barrier layer exposed after the removal of the etching stopper layer and the spacer layer is etched to remove a method of manufacturing a semiconductor device characterized by a step of forming the source electrode and the drain electrode on the channel layer exposed after the removal of the barrier layer.
  7. 【請求項7】 前記化合物半導体基板はGaAs基板であり、前記チャネル層はGaAs層又はInGaAs層であり、前記障壁層はAlGaAs層又はInGaP 層であり、前記スペーサ層はGaAs層であり、前記エッチングストッパ層はAlGaAs層又はInGaP 層であり、前記キャップ層はGaAs層であることを特徴とする請求項6に記載の半導体装置の製造方法。 Wherein said compound semiconductor substrate is a GaAs substrate, the channel layer is GaAs layer or InGaAs layer, the barrier layer is AlGaAs layer or InGaP layer, said spacer layer is GaAs layer, the etching stopper layer is AlGaAs layer or InGaP layer, a method of manufacturing a semiconductor device according to claim 6, wherein the cap layer is a GaAs layer.
  8. 【請求項8】 前記スペーサ層及び前記キャップ層のエッチャントはCCl 2 F 2又はSiCl 4であることを特徴とする請求項7に記載の半導体装置の製造方法。 8. The method according to claim 7, wherein the etchant of the spacer layer and the capping layer is CCl 2 F 2 or SiCl 4.
  9. 【請求項9】 前記エッチングストッパ層はAlGaAs層であり、その膜厚が5nm以下であり、前記加熱温度は9 Wherein said etching stopper layer is AlGaAs layer, its thickness is at 5nm or less, the heating temperature is 9
    00℃以下であることを特徴とする請求項7に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7, wherein the 00 ° C. or less.
  10. 【請求項10】 前記エッチングストッパ層のAlGaAs層のAlの原子分率が0.3以下であり、前記障壁層のAlGa Wherein said is at atomic fraction of Al in the AlGaAs layer of the etching stopper layer is 0.3 or less, AlGa of the barrier layer
    As層のAlの原子分率が0.4以上であり、該障壁層のエッチャントは弗酸系の溶液であることを特徴とする請求項7に記載の半導体装置の製造方法。 Atomic fraction of Al As layer is 0.4 or more, the method of manufacturing a semiconductor device according etchant said barrier layer to claim 7, characterized in that a solution of hydrofluoric acid.
  11. 【請求項11】 前記エッチングストッパ層はInGaP 層であり、その膜厚が7nm以下であり、前記加熱温度は900℃以下であることを特徴とする請求項7に記載の半導体装置の製造方法。 Wherein said etching stopper layer is InGaP layer, its thickness is at 7nm A method for manufacturing a semiconductor device according to claim 7, wherein the heating temperature is characterized by at 900 ° C. or less.
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JP2013004770A (en) * 2011-06-17 2013-01-07 Mitsubishi Electric Corp Method for etching nitride semiconductor layer and method for manufacturing nitride semiconductor device
JP2015179748A (en) * 2014-03-19 2015-10-08 株式会社日立製作所 Manufacturing method of semiconductor optical element and semiconductor optical element

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