JPH10289960A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10289960A
JPH10289960A JP9098918A JP9891897A JPH10289960A JP H10289960 A JPH10289960 A JP H10289960A JP 9098918 A JP9098918 A JP 9098918A JP 9891897 A JP9891897 A JP 9891897A JP H10289960 A JPH10289960 A JP H10289960A
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JP
Japan
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layer
concentration
conductivity type
region
semiconductor
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JP9098918A
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English (en)
Inventor
Shigeto Sakagami
栄人 坂上
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】 【課題】本発明は、ＥＴＯＸ型メモリセルにおいて、セ
ルの特性の劣化を招くスナップバック耐圧を向上できる
ようにすることを最も主要な特徴とする。 【解決手段】たとえば、ドレイン領域２１の近傍のチャ
ネル領域２５で発生するチャネルホットエレクトロンを
フローティングゲート２８ａに注入させることによって
情報の書き込みを行う方式のメモリセルにおいて、セル
のドレイン領域２１の下部に基板１１と同じ導電型の接
続層２６を形成する。こうして、ドレイン領域２１を取
り囲むポケット層２４と、基板１１内に形成された、基
板１１と同じ導電型の高濃度な埋込層１３とを、低抵抗
な接続層２６を介して接続することで、スナップバック
の原因となる、ホットホールを基板１１側に導くための
低抵抗なパスを形成する構成となっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、ドレイン側で発
生させたホットエレクトロンをフローティングゲートに
注入することによって情報の書き込みを行う不揮発性半
導体メモリに用いられるものである。
【０００２】
【従来の技術】近年、情報の電気的な書き込み・消去が
可能な不揮発性半導体メモリ（フラッシュＥＥＰＲＯ
Ｍ）においては、二層ゲート型構造のメモリセルが使用
されている。
【０００３】図１０は、従来のフラッシュメモリの一種
であるＥＴＯＸ（ＥＰＲＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ
Ｏｘｉｄｅ型のメモリセルの概略構成を示すものであ
る。この場合、たとえば、Ｐ型半導体基板（または、Ｐ
型ウェル領域）１の表面に、高濃度のＮ+ 型ドレイン領
域２およびＮ+ 型ソース領域３が形成されている。ま
た、このＮ+ 型ソース領域３の周囲には、それよりも低
濃度のＮ- 型ソース領域４が形成されている。
【０００４】そして、上記Ｎ+ 型ドレイン領域２および
上記Ｎ- 型ソース領域４間の、チャネル領域５に対応す
る上記基板１の上面には、ゲート酸化膜６を介して、積
層ゲート電極７が設けられている。
【０００５】この積層ゲート電極７は、フローティング
ゲート７ａ上に、ゲート間絶縁膜７ｂを介して、コント
ロールゲート７ｃを積層してなる構成となっている。ま
た、この積層ゲート電極７は、その周囲が、シリコン酸
化膜８によって覆われている。
【０００６】さて、このような構成のＥＴＯＸ型のメモ
リセルでは、情報の書き込みおよび消去は、次のように
して行われる。なお、ここでは、情報の書き込みを、電
荷のフローティングゲート７ａへの注入、消去を、電荷
のフローティングゲート７ａからの引き抜きとして説明
する。
【０００７】すなわち、情報を書き込む場合には、ドレ
イン領域２およびコントロールゲート７ｃに高電位を与
え、ドレイン領域２の近傍のチャネル領域５でチャネル
ホットエレクトロン（ＣＨＥ）を発生させ、これをフロ
ーティングゲート７ａに注入させる方式が用いられる。
【０００８】一方、消去する場合には、ソース領域３，
４側のゲート酸化膜６にＦＮ（Fowler-Nordheim ）トン
ネル電流が十分に発生する１０ＭＶ／ｃｍ程度の電界が
かかるように、コントロールゲート７ｃに負電位を、ま
た、ソース領域３，４に正電位を与えることで、フロー
ティングゲート７ａ中に注入されている電子をソース領
域３にＦＮトンネルさせる方式が用いられる。
【０００９】このように、ＥＴＯＸ型のメモリセルで
は、書き込み時に、ドレイン領域２側で発生したＣＨＥ
をフローティングゲート７ａに注入することで、情報の
書き込みを行う。
【００１０】しかしながら、メモリセルの微細化が進
み、ゲート長がサブミクロン領域にはいってくると、書
き込み時のような、コントロールゲート７ｃとドレイン
領域２とに高電位を印加してセルに多くの書き込み電流
を流す場合、セルのスナップバック耐圧が大きな問題と
なる。
【００１１】図１１は、従来のＥＴＯＸ型のメモリセル
の、スナップバック特性を概略的に示すものである。こ
の図からも明らかなように、ドレイン領域２の接合耐圧
が書き込み電位（ドレイン電圧ＶD ）より高くても、そ
の接合耐圧よりもスナップバック耐圧が低い場合、書き
込み時にはセルの動作がスナップバック領域内に入るた
め、コントロールゲート電圧ＶCGにかかわらず、書き込
み電流（ドレイン電流ＩD ）が過大に流れるようにな
る。
【００１２】この書き込み時に流れる過大な書き込み電
流は、電源電圧の低電圧化にとっては深刻な問題であ
る。また、スナップバック領域での情報の書き込みは、
セルアレイ内のビット線抵抗やソース線抵抗のわずかな
差によって特性が大きく違ってくるため、たとえば図１
２に示すように、セルアレイ内での書き込み後のセルの
しきい値の分布幅が大きく広がる。このように、セルの
しきい値が大きく広がった分布をもつと、所望の書き込
み状態よりもしきい値の高い過書き込みセルが多く発生
する。
【００１３】過書き込みされたセルでは、放置中や情報
の消去時に、ゲート酸化膜６に過書き込みされていない
セルに比べて強い電界が加わること、および、消去時に
ゲート酸化膜６を流れる電荷量が多くなることなどによ
り、セルへの情報の書き込み／消去の繰り返し動作にお
いて、ゲート酸化膜６の絶縁特性の劣化を招くという欠
点があった。
【００１４】
【発明が解決しようとする課題】上記したように、従来
においては、スナップバック耐圧が低いと、書き込み電
流が過大に流れるようになるため、電源電圧の低電圧化
の妨げになるとともに、過書き込みセルを多く発生させ
る結果、セルへの情報の書き込み／消去の繰り返し動作
によってゲート酸化膜の絶縁特性を劣化させるという問
題があった。
【００１５】そこで、この発明は、スナップバック耐圧
を改善でき、セルへの情報の書き込み／消去の繰り返し
動作にともなう信頼性を向上することが可能な半導体装
置およびその製造方法を提供することを目的としてい
る。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第一導電型の
高濃度層を有する第一導電型の半導体層からなる半導体
基板と、この半導体基板の表面に選択的に形成された、
第二導電型の第一，第二の拡散層領域と、これら第一，
第二の拡散層領域の間のチャネル領域に対応する、前記
半導体基板上に設けられた積層ゲート電極と、前記第
一，第二の拡散層領域の一方と前記高濃度層とをつな
ぐ、第一導電型の高濃度接続層とから構成されている。
【００１７】また、この発明の半導体装置にあっては、
第一導電型の半導体層中に設けられた第一導電型の高濃
度埋込層を有する半導体基板と、この半導体基板の表面
に選択的に形成された、第二導電型の高濃度拡散層から
なる第一のソース領域およびドレイン領域と、前記第一
のソース領域を囲むようにして設けられた、第二導電型
の低濃度拡散層からなる第二のソース領域と、前記ドレ
イン領域の周囲の少なくとも前記第一および第二のソー
ス領域側に設けられた、第一導電型のポケット領域と、
このポケット領域と前記第二のソース領域との間のチャ
ネル領域に対応する、前記半導体基板上に第一の絶縁膜
を介して設けられた浮遊ゲート電極と、この浮遊ゲート
電極上に第二の絶縁膜を介して設けられた制御ゲート電
極と、前記高濃度埋込層上の前記半導体層に設けられ
た、前記ポケット領域と前記高濃度埋込層とをつなぐ、
第一導電型の高濃度拡散層からなる接続層とから構成さ
れている。
【００１８】また、この発明の半導体装置にあっては、
第一導電型の高濃度層上に設けられた第一導電型のエピ
タキシャル層を有する半導体基板と、この半導体基板の
表面に選択的に形成された、第二導電型の高濃度拡散層
からなる第一のソース領域およびドレイン領域と、前記
第一のソース領域を囲むようにして設けられた、第二導
電型の低濃度拡散層からなる第二のソース領域と、前記
ドレイン領域の周囲の少なくとも前記第一および第二の
ソース領域側に設けられた、第一導電型のポケット領域
と、このポケット領域と前記第二のソース領域との間の
チャネル領域に対応する、前記半導体基板上に第一の絶
縁膜を介して設けられた浮遊ゲート電極と、この浮遊ゲ
ート電極上に第二の絶縁膜を介して設けられた制御ゲー
ト電極と、前記高濃度層上の前記エピタキシャル層に設
けられた、前記ポケット領域と前記高濃度層とをつな
ぐ、第一導電型の高濃度拡散層からなる接続層とから構
成されている。
【００１９】さらに、この発明の半導体装置の製造方法
にあっては、第一導電型の半導体層を介して、該半導体
層と同一導電型の高濃度層が設けられてなる半導体基板
の上面に、積層ゲート電極を形成する工程と、前記積層
ゲート電極をマスクに、前記半導体基板の表面の所定の
領域に、第二導電型の拡散層からなるソース領域および
ドレイン領域を形成する工程と、前記ドレイン領域に対
応する、前記半導体層の一部に、イオン注入により前記
ドレイン領域と前記高濃度層とをつなぐ、第一導電型の
高濃度拡散層からなる接続層を形成する工程とからなっ
ている。
【００２０】この発明の半導体装置およびその製造方法
によれば、ホットエレクトロンの注入時にドレイン側の
拡散層領域で発生するホットホールを基板によって効率
的に吸収できるようになる。これにより、セルの動作が
スナップバック領域へ突入するのを抑えることが可能と
なるものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかる、不揮発性半導体メモリ（フラッシ
ュＥＥＰＲＯＭ）のメモリセル構造を概略的に示すもの
である。
【００２２】このメモリセル（ＥＴＯＸ型）は、ドレイ
ン側で発生させたホットエレクトロンを、ドレイン側よ
りフローティングゲートに注入することによって情報の
書き込みを行う方式のものであって、たとえば、第一導
電型としてのＰ型半導体基板（または、Ｐ型ウェル領
域）１１の表面に、第二導電型としての高濃度のＮ+ 型
ドレイン領域（第二導電型の第二の高濃度拡散層）２
１、および、高濃度のＮ+型ソース領域（第二導電型の
第一の高濃度拡散層）２２が形成されている。
【００２３】上記基板１１は、たとえば、Ｐ型半導体層
１２内に、その表面より約１μｍの深さで、この半導体
層１２よりも高濃度なＰ+ 型埋込層（第一導電型の高濃
度層）１３が設けられてなる構成とされている。この埋
込層１３は、上記基板１１とセルとの間の抵抗値が０．
０１〜０．３Ω・ｃｍ程度（埋込層がない場合の約１／
１０）となるように、その不純物濃度を１０17〜１０19
ｃｍ-3の範囲内に設定するのが望ましい。
【００２４】通常は、セルへの情報の書き込み時には大
きな書き込み電流を流す必要があるため、その際に発生
する基板電流を吸収させるために基板電極（この場合、
埋込層１３）を接地状態とする。しかし、基板電極と書
き込みを行っているセルとの間の抵抗が高いと、発生し
た基板電流によってセルのチャネル電位が浮き上がり、
書き込みの効率が低下するが、埋込層１３を設けること
によって、これを防ぐことができる。
【００２５】上記ソース領域２２の周囲には、それより
も低濃度のＮ- 型ソース領域（第二導電型の低濃度拡散
層）２３が形成されている。また、上記ドレイン領域２
１の周囲には、たとえば、上記基板１１と同一導電型の
Ｐ+ 型ポケット領域（第一導電型の拡散層領域）２４が
形成されている。
【００２６】このポケット領域２４は、上記ドレイン領
域２１の近傍のチャネル領域２５でのチャネルホットエ
レクトロン（ＣＨＥ）の発生を高め、書き込みの効率を
向上させる目的で設けられる。
【００２７】そして、上記埋込層１３上の、上記半導体
層１２の一部には、その埋込層１３と上記ポケット領域
２４とをつなぐ、高濃度のＰ+ 型接続層（第一導電型の
高濃度拡散層）２６が設けられている。この接続層２６
は、そこでの抵抗値が上記ポケット領域２４と同程度
か、それよりも低くなるように、その不純物濃度を１０
16〜１０18ｃｍ-3の範囲内に設定するのが望ましい。
【００２８】電気的に接地された上記埋込層１３と上記
ポケット領域２４とを、低抵抗な接続層２６を介して接
続することにより、上記ドレイン領域２１の近傍で発生
したホットキャリア（ホットホール）を、上記埋込層１
３側に十分に吸収させることが可能となる。
【００２９】一方、上記ソース領域２３および上記ポケ
ット領域２４間の、チャネル領域２５に対応する上記基
板１１の上面には、ゲート酸化膜（第一の絶縁膜）２７
を介して、積層ゲート電極２８が設けられている。
【００３０】この積層ゲート電極２８は、電荷蓄積層と
してのフローティングゲート（浮遊ゲート電極）２８ａ
上に、ゲート間絶縁膜（第二の絶縁膜）２８ｂを介し
て、コントロールゲート（制御ゲート電極）２８ｃを積
層してなる構成となっている。また、この積層ゲート電
極２８は、その周囲が、シリコン酸化膜２９によって覆
われている。
【００３１】さらに、上記積層ゲート電極２８上を含
む、上記基板１１の全面には、層間絶縁膜３０が形成さ
れている。この層間絶縁膜３０には、上記ドレイン領域
２１および上記ソース領域２２にそれぞれつながるコン
タクト部３１，３１が形成されている。
【００３２】上記各コンタクト部３１は、上記層間絶縁
膜３０に開孔されたコンタクトホール３０ａの、各壁面
に沿って形成されたバリア層３１ａを介して、上記ホー
ル３０ａ内にＷ（タングステン）などのプラグ材料３１
ｂが埋め込まれてなる構成とされている。
【００３３】そして、上記層間絶縁膜３０の上面には、
さらに、上記バリア層３１ａを介して、上記コンタクト
部３１，３１にそれぞれつながるＡｌ（アルミニウム）
などの金属からなる電極層３２が形成されている。
【００３４】このような構成によれば、ドレイン領域２
１の近傍のチャネル領域２５で発生したＣＨＥを、フロ
ーティングゲート２８ａへ注入することによって情報の
書き込みを行う方式のメモリセルにおいて、基板電極ま
での抵抗を十分に下げることが可能となるため、スナッ
プバックの原因となる、上記ドレイン領域２１の近傍で
発生したホットホールを埋込層１３側で効率的に吸収で
きるようになる。
【００３５】したがって、実質的にスナップバック耐圧
を上げることができ、電源電圧の低電圧化とともに、情
報の過書き込みを防いで、セルへの情報の書き込み／消
去の繰り返し動作にともなう信頼性を格段に向上させる
ことが可能となる。
【００３６】次に、図２〜図７を参照して、上記した構
成のメモリセルの製造方法について説明する。なお、図
２〜図３は、それぞれゲート長方向と直交する方向に沿
うセルの断面図であり、図４〜図７は、それぞれゲート
長方向に沿うセルの断面図である。
【００３７】まず、半導体層１２の主表面に、周知の技
術により選択的に素子分離領域４１を形成した後、その
素子分離領域４１の相互間に、たとえば、２５ｎｍ厚程
度の犠牲酸化膜４２を形成する。
【００３８】そして、メモリセル領域に対応して開口が
設けられたレジストパターン４３をマスクとするイオン
注入を行って、上記半導体層１２内に埋込層１３を形成
する。この場合、イオン注入は、たとえば、Ｐ型不純物
にＢ（ボロン）を用い、加速エネルギーを５００Ｋｅ
Ｖ、不純物の注入（ドーズ）量を１０14ｃｍ-2とする条
件により行われる。そして、熱処理工程を経て、上記イ
オン注入による欠陥の回復と不純物の活性化とが行われ
ることによって、上記埋込層１３は、上記半導体層１２
の表面より約１μｍほど下に形成される（図２参照）。
【００３９】また、このマスクを用いることにより、セ
ルのしきい値を所定値に調整するためのＰ型不純物を、
たとえば、加速エネルギーを２５〜８０ＫｅＶ、注入量
を１０14ｃｍ-2程度とする条件で、イオン注入すること
も可能である。
【００４０】このようにして形成された半導体基板１１
に対し、上記レジストパターン４３および上記犠牲酸化
膜４２をそれぞれ除去した後、メモリセル領域に対応す
る上記基板１１の上面に、５〜１２ｎｍ程度の厚さでシ
リコン酸化膜からなるゲート酸化膜２７を形成する。こ
のゲート酸化膜２７は、たとえば、上記基板１１表面の
上記半導体層１２の表面の酸化、または、ＬＰＣＶＤ法
などによるシリコン酸化膜の堆積により形成される。
【００４１】また、そのゲート酸化膜２７上に、１００
〜２００ｎｍ程度の厚さでフローティングゲート２８ａ
となる第一のポリシリコン層を堆積させた後、たとえ
ば、砒素またはリンなどのＮ型不純物を２〜４×１０20
ｃｍ-3ほどドーピングして低抵抗化させる。
【００４２】さらに、この第一のポリシリコン層をパタ
ーニングし、フローティングゲート２８ａを分離するた
めのスリット部２８ａ´を形成した後、フローティング
ゲート２８ａとコントロールゲート２８ｃとの間を絶縁
するためのゲート間絶縁膜２８ｂを全面に形成する。こ
のゲート間絶縁膜２８ｂとしては、たとえば、ＯＮＯ
（SiliconOxide-SiliconNitride-SiliconOxide ）構造
の積層膜が用いられる。
【００４３】このゲート間絶縁膜２８ｂを形成した後、
全面に、１００〜２００ｎｍ程度の厚さでコントロール
ゲート２８ｃとなる第二のポリシリコン層を堆積させ、
たとえば、砒素またはリンなどのＮ型不純物を２〜４×
１０20ｃｍ-3ほどドーピングして低抵抗化させる（以
上、図３参照）。
【００４４】なお、上記コントロールゲート２８ｃをさ
らに低抵抗化させる場合には、第二のポリシリコン層上
にＷＳｉもしくはＭｏＳｉなどの高融点金属シリサイド
層を堆積させてポリサイド構造とするか、または、バリ
ヤ層を形成した後にＷなどの高融点金属を堆積させてポ
リメタル構造とすれば良い。
【００４５】次いで、メモリセルのゲートのパターニン
グを行って二層構造の積層ゲート電極２８を形成した
後、酸化またはシリコン酸化膜の堆積により、たとえ
ば、上記積層ゲート電極２８上を含む、上記基板１１の
全面に５〜１０ｎｍ程度の膜厚のシリコン酸化膜２９を
形成する。
【００４６】この後、セルのソースを形成するために、
たとえば、フォトレジスト４４によりドレインとなる領
域をマスクした状態でＮ型不純物をイオン注入し、ソー
ス領域２２，２３を形成する。この場合、セルのソース
としては、たとえば、リンを５×１０12〜５×１０14ｃ
ｍ-2の注入量で打ち込むイオン注入と、砒素を５×１０
14〜５×１０16ｃｍ-2の注入量で打ち込むイオン注入と
をそれぞれに行うことで、濃度の濃いＮ+ 型ソース領域
２２と濃度の薄いＮ- 型ソース領域２３とからなる二重
拡散層構造が実現される（以上、図４参照）。
【００４７】次いで、セルのドレインを形成するため
に、たとえば、フォトレジスト４５によりソースとなる
領域をマスクした状態でＮ型不純物をイオン注入し、ド
レイン領域２１を形成する。このドレイン領域２１は、
たとえば、砒素を５×１０14〜５×１０15ｃｍ-2の注入
量で打ち込むことによって形成される。
【００４８】また、上記ポケット領域２４は、上記フォ
トレジスト４５をマスクとして用い、たとえば、Ｐ型不
純物であるボロンを５×１０12〜１×１０14ｃｍ-2の注
入量でイオン注入することによって形成される。このポ
ケット領域２４を形成する場合においては、たとえば、
上記基板１１の表面に対するイオン注入の角度を１５度
以上〜６０度未満とする、回転斜めイオン注入法を採用
するのが効果的である（以上、図５参照）。
【００４９】なお、このメモリセルにおいては、ドレイ
ン領域２１の拡散層深さを、ソース側の各領域２２，２
３の拡散層深さよりも小さくすることにより、二層構造
のゲート電極特有のドレインターンオンなどのショート
チャネル効果を防ぐことが可能となる。
【００５０】次いで、上記フォトレジスト４５を除去し
た後、全面にＢＰＳＧ膜などを堆積させて層間絶縁膜３
０を形成し、その表面を平坦化する。そして、この層間
絶縁膜３０に、上記ドレイン領域２１および上記ソース
領域２２がそれぞれ露出するように、コンタクトホール
３０ａを開孔する（図６参照）。
【００５１】この後、フォトレジスト４６によりセルの
ソース側のコンタクトホール３０ａ（接続層２６の形成
位置に対応する領域を除く領域）をマスクした状態で、
セルのドレイン側のコンタクトホール３０ａを介してＰ
型不純物をイオン注入し、上記埋込層１３と上記ポケッ
ト領域２４とを接続する接続層２６を形成する。
【００５２】この場合、上記イオン注入は、たとえば、
Ｐ型不純物にボロンを用い、その最低の平均飛程が上記
ポケット領域２４よりも深く（上記ドレイン領域２１の
深さの略２倍以上）なるように、加速エネルギーを２０
０ＫｅＶ、注入量を５×１０12〜１×１０14ｃｍ-2の範
囲内とする条件により行われる。
【００５３】そして、約９００℃の温度で、３０秒程
度、ランプアニールによる活性化を行って、上記接続層
２６中の不純物を活性化させる（以上、図７参照）。な
お、上記イオン注入においては、加速エネルギーを１０
０ＫｅＶ、２００ＫｅＶ、…と変え、その平均飛程を変
化させるように複数回に分けて打ち込むようにしても良
い。
【００５４】また、活性化の方法としては、これ以外
に、急速昇降炉や通常の拡散炉による熱工程によって
も、同様に実現できる。次いで、フォトレジスト４６を
除去した後、周知の技術により、上記コンタクトホール
３０ａ内を含む、上記基板１１の上面へのバリア層３１
ａの形成、および、上記コンタクトホール３０ａ内への
プラグ材料３１ｂの埋め込みを行ってコンタクト部３
１，３１を形成する。
【００５５】そして、最後に、上記基板１１の上面に、
上記コンタクト部３１，３１にそれぞれつながる電極層
３２をパターニングすることで、上記図１に示した構成
のメモリセルが完成する。
【００５６】上記したように、ホットエレクトロンの注
入時にドレイン領域で発生するホットホールを基板によ
って効率的に吸収できるようにしている。すなわち、ド
レイン領域の近傍のチャネル領域で発生したホットエレ
クトロンをフローティングゲートに注入することによっ
て情報の書き込みを行う方式の不揮発性半導体メモリの
セルにおいて、セルのドレイン領域の下部に基板と同じ
導電型の接続層を形成し、この接続層を介して、ドレイ
ン領域を取り囲むポケット層と基板内の埋込層とを接続
するようにしている。
【００５７】これにより、セルにスナップバックの原因
となるホットホールを基板側に導くための低抵抗なパス
を形成できるようになるため、セルの特性をスナップバ
ック領域へ突入しづらくすることが可能となる。
【００５８】したがって、実質的にスナップバック耐圧
を向上できる結果、書き込み時に流れる過大な書き込み
電流が電源電圧の低電圧化を妨げるといった不具合を解
決できる。
【００５９】また、同様に、スナップバック領域での情
報の書き込みによる過書き込みセルの発生を防ぐことが
可能となり、セルへの情報の書き込み／消去の繰り返し
動作においても、ゲート酸化膜の絶縁特性を劣化させる
ことなく、信頼性の高いメモリセルを実現できる。
【００６０】なお、上記した本発明の実施の第一の形態
においては、基板内に、電気的に接地される、基板と同
じ導電型の高濃度な埋込層を形成し、これに、ドレイン
領域を取り囲むポケット層を、基板と同じ導電型を有す
る低抵抗な接続層を介して接続するようにした場合を例
に説明したが、これに限らず、たとえば図８に示すよう
に、高濃度なＰ+ 型基板（第一導電型の高濃度層）５１
上にＳｉを１μｍ程度の厚さでエピタキシャル成長させ
たエピタキシャル層（半導体層）５２を有してなるもの
を、半導体基板１１´として用いることも可能である。
【００６１】この本発明の実施の第二の形態にかかるメ
モリセルの場合、前述したように、エピタキシャル層５
２の表面に選択的に素子分離領域（図示していない）を
形成した後、メモリセル領域に対応して開口が設けられ
たレジストパターンをマスクとし、セルのしきい値を所
定値に調整するためのＰ型不純物を、たとえば、加速エ
ネルギーを２５〜８０ＫｅＶ、注入量を１０14ｃｍ-2程
度とする条件でイオン注入する。
【００６２】以降、このような半導体基板１１´に対
し、前述した第一の形態にかかるメモリセルの場合と同
様なプロセスが行われることにより、図８に示す構造の
メモリセル、つまり、積層ゲート電極２８やドレイン領
域２１、ポケット領域２４、および、接続層２６などの
形成が行われて、電気的に接地される基板５１とドレイ
ン領域２１を取り囲むポケット層２４とを、基板５１と
同じ導電型を有する低抵抗な接続層２６を介して接続し
てなる構造のメモリセルが得られる。
【００６３】また、上記したいずれの形態においても、
ポケット層２４の形成を省略することができる。その場
合、たとえば図９に示すように、ドレイン領域２１の、
できるだけチャネル領域２５の近傍に接続層２６を形成
するようにする。その際、いずれの場合も、接続層２６
の形成にあたっては、１０16〜１０18ｃｍ-3の不純物濃
度が得られるよう、不純物を１０12〜１０14ｃｍ-2程度
の注入量でイオン注入すれば良い。その他、この発明の
要旨を変えない範囲において、種々変形実施可能なこと
は勿論である。
【００６４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、スナップバック耐圧を改善でき、セルへの情報の書
き込み／消去の繰り返し動作にともなう信頼性を向上す
ることが可能な半導体装置およびその製造方法を提供で
きる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＥＴＯ
Ｘ型メモリセルの概略構成を示す要部の断面図。
【図２】同じく、メモリセルの製造方法を説明するため
に示す要部の概略断面図。
【図３】同じく、メモリセルの製造方法を説明するため
に示す要部の概略断面図。
【図４】同じく、メモリセルの製造方法を説明するため
に示す要部の概略断面図。
【図５】同じく、メモリセルの製造方法を説明するため
に示す要部の概略断面図。
【図６】同じく、メモリセルの製造方法を説明するため
に示す要部の概略断面図。
【図７】同じく、メモリセルの製造方法を説明するため
に示す要部の概略断面図。
【図８】本発明の実施の第二の形態にかかる、ＥＴＯＸ
型メモリセルの概略構成を示す要部の断面図。
【図９】本発明の実施のさらに他の形態にかかる、ＥＴ
ＯＸ型メモリセルの概略構成を示す要部の断面図。
【図１０】従来技術とその問題点を説明するために示
す、ＥＴＯＸ型メモリセルの要部の概略断面図。
【図１１】同じく、従来のＥＴＯＸ型メモリセルの、ス
ナップバック特性を説明するために示す概略図。
【図１２】同じく、従来のＥＴＯＸ型メモリセルの、書
き込み後のしきい値分布を示す概略図。
【符号の説明】
１１，１１´…Ｐ型半導体基板 １２…Ｐ型半導体層 １３…Ｐ+ 型埋込層 ２１…Ｎ+ 型ドレイン領域 ２２…Ｎ+ 型ソース領域 ２３…Ｎ- 型ソース領域 ２４…Ｐ+ 型ポケット領域 ２５…チャネル領域 ２６…Ｐ+ 型接続層 ２７…ゲート酸化膜 ２８…積層ゲート電極 ２８ａ…フローティングゲート ２８ａ´…スリット部 ２８ｂ…ゲート間絶縁膜 ２８ｃ…コントロールゲート ２９…シリコン酸化膜 ３０…層間絶縁膜 ３０ａ…コンタクトホール ３１…コンタクト部 ３１ａ…バリア層 ３１ｂ…プラグ材料 ３２…電極層 ４１…素子分離領域 ４２…犠牲酸化膜 ４３…レジストパターン ４４，４５，４６…フォトレジスト ５１…Ｐ+ 型基板 ５２…エピタキシャル層

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 第一導電型の高濃度層を有する第一導電
    型の半導体層からなる半導体基板と、 この半導体基板の表面に選択的に形成された、第二導電
    型の第一，第二の拡散層領域と、 これら第一，第二の拡散層領域の間のチャネル領域に対
    応する、前記半導体基板上に設けられた積層ゲート電極
    と、 前記第一，第二の拡散層領域の一方と前記高濃度層とを
    つなぐ、第一導電型の高濃度接続層とを具備したことを
    特徴とする半導体装置。
  2. 【請求項２】 ＥＰＲＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ
    Ｏｘｉｄｅ（ＥＴＯＸ）型の不揮発性半導体メモリセル
    を構成することを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記第一導電型の高濃度層は、前記第一
    導電型の半導体層中に埋め込まれた埋込層であることを
    特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記埋込層は、その不純物濃度が１０17
    〜１０19ｃｍ-3の範囲内であることを特徴とする請求項
    ３に記載の半導体装置。
  5. 【請求項５】 前記第一導電型の半導体層は、前記第一
    導電型の高濃度層上に形成されたエピタキシャル層であ
    ることを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】 前記第一導電型の高濃度接続層は、前記
    第一，第二の拡散層領域の一方の、前記チャネル領域の
    近傍に接続されることを特徴とする請求項１に記載の半
    導体装置。
  7. 【請求項７】 前記第一導電型の高濃度接続層は、その
    不純物濃度が１０16〜１０18ｃｍ-3の範囲内であること
    を特徴とする請求項１または６のいずれかに記載の半導
    体装置。
  8. 【請求項８】 前記第一，第二の拡散層領域の一方と前
    記第一導電型の高濃度接続層との間には、第一導電型の
    高濃度拡散層領域が設けられてなることを特徴とする請
    求項１に記載の半導体装置。
  9. 【請求項９】 前記積層ゲート電極は、前記半導体基板
    上に第一の絶縁膜を介して設けられた浮遊ゲート電極
    と、この浮遊ゲート電極上に第二の絶縁膜を介して設け
    られた制御ゲート電極とからなることを特徴とする請求
    項１に記載の半導体装置。
  10. 【請求項１０】 第一導電型の半導体層中に設けられた
    第一導電型の高濃度埋込層を有する半導体基板と、 この半導体基板の表面に選択的に形成された、第二導電
    型の高濃度拡散層からなる第一のソース領域およびドレ
    イン領域と、 前記第一のソース領域を囲むようにして設けられた、第
    二導電型の低濃度拡散層からなる第二のソース領域と、 前記ドレイン領域の周囲の少なくとも前記第一および第
    二のソース領域側に設けられた、第一導電型のポケット
    領域と、 このポケット領域と前記第二のソース領域との間のチャ
    ネル領域に対応する、前記半導体基板上に第一の絶縁膜
    を介して設けられた浮遊ゲート電極と、 この浮遊ゲート電極上に第二の絶縁膜を介して設けられ
    た制御ゲート電極と、 前記高濃度埋込層上の前記半導体層に設けられた、前記
    ポケット領域と前記高濃度埋込層とをつなぐ、第一導電
    型の高濃度拡散層からなる接続層とを具備したことを特
    徴とする半導体装置。
  11. 【請求項１１】 前記埋込層は、その不純物濃度が１０
    17〜１０19ｃｍ-3の範囲内であることを特徴とする請求
    項１０に記載の半導体装置。
  12. 【請求項１２】 前記接続層は、その不純物濃度が１０
    16〜１０18ｃｍ-3の範囲内であることを特徴とする請求
    項１０に記載の半導体装置。
  13. 【請求項１３】 第一導電型の高濃度層上に設けられた
    第一導電型のエピタキシャル層を有する半導体基板と、 この半導体基板の表面に選択的に形成された、第二導電
    型の高濃度拡散層からなる第一のソース領域およびドレ
    イン領域と、 前記第一のソース領域を囲むようにして設けられた、第
    二導電型の低濃度拡散層からなる第二のソース領域と、 前記ドレイン領域の周囲の少なくとも前記第一および第
    二のソース領域側に設けられた、第一導電型のポケット
    領域と、 このポケット領域と前記第二のソース領域との間のチャ
    ネル領域に対応する、前記半導体基板上に第一の絶縁膜
    を介して設けられた浮遊ゲート電極と、 この浮遊ゲート電極上に第二の絶縁膜を介して設けられ
    た制御ゲート電極と、 前記高濃度層上の前記エピタキシャル層に設けられた、
    前記ポケット領域と前記高濃度層とをつなぐ、第一導電
    型の高濃度拡散層からなる接続層とを具備したことを特
    徴とする半導体装置。
  14. 【請求項１４】 前記高濃度層は、その不純物濃度が１
    ０17〜１０19ｃｍ-3の範囲内であることを特徴とする請
    求項１３に記載の半導体装置。
  15. 【請求項１５】 前記接続層は、その不純物濃度が１０
    16〜１０18ｃｍ-3の範囲内であることを特徴とする請求
    項１３に記載の半導体装置。
  16. 【請求項１６】 第一導電型の半導体層を介して、該半
    導体層と同一導電型の高濃度層が設けられてなる半導体
    基板の上面に、積層ゲート電極を形成する工程と、 前記積層ゲート電極をマスクに、前記半導体基板の表面
    の所定の領域に、第二導電型の拡散層からなるソース領
    域およびドレイン領域を形成する工程と、 前記ドレイン領域に対応する、前記半導体層の一部に、
    イオン注入により前記ドレイン領域と前記高濃度層とを
    つなぐ、第一導電型の高濃度拡散層からなる接続層を形
    成する工程とからなることを特徴とする半導体装置の製
    造方法。
  17. 【請求項１７】 ＥＰＲＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ
    Ｏｘｉｄｅ（ＥＴＯＸ）型の不揮発性半導体メモリセ
    ルが構成されることを特徴とする請求項１６に記載の半
    導体装置の製造方法。
  18. 【請求項１８】 前記半導体基板は、前記第一導電型の
    半導体層中への埋め込みにより、前記第一導電型の高濃
    度層が形成されてなることを特徴とする請求項１６に記
    載の半導体装置の製造方法。
  19. 【請求項１９】 前記半導体基板は、前記第一導電型の
    高濃度層上へのエピタキシャル成長により、前記第一導
    電型の半導体層が形成されてなることを特徴とする請求
    項１６に記載の半導体装置の製造方法。
  20. 【請求項２０】 前記第一導電型の高濃度層は、その不
    純物濃度が１０17〜１０19ｃｍ-3の範囲内となるように
    形成されることを特徴とする請求項１６、１８または１
    ９のいずれかに記載の半導体装置の製造方法。
  21. 【請求項２１】 前記接続層は、前記積層ゲート電極の
    直下における、チャネル領域の近傍に設けられることを
    特徴とする請求項１６に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記接続層は、その不純物濃度が１０
    16〜１０18ｃｍ-3の範囲内となるように形成されること
    を特徴とする請求項１６または２１のいずれかに記載の
    半導体装置の製造方法。
  23. 【請求項２３】 前記ドレイン領域と前記接続層との間
    には、第一導電型のポケット領域が設けられることを特
    徴とする請求項１６に記載の半導体装置の製造方法。
  24. 【請求項２４】 前記ポケット領域の形成は、前記半導
    体基板の表面に対する、イオン注入による不純物の注入
    角度を１５度以上〜６０度未満とするものであることを
    特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 【請求項２５】 前記積層ゲート電極は、前記半導体基
    板上に第一の絶縁膜を介して設けられた浮遊ゲート電極
    と、この浮遊ゲート電極上に第二の絶縁膜を介して設け
    られた制御ゲート電極とから形成されることを特徴とす
    る請求項１６に記載の半導体装置の製造方法。
  26. 【請求項２６】 前記ソース領域を形成する工程は、二
    重拡散層構造を形成するために、不純物の注入量がそれ
    ぞれ異なる２回のイオン注入を行うものであることを特
    徴とする請求項１６に記載の半導体装置の製造方法。
  27. 【請求項２７】 前記接続層を形成する工程は、平均飛
    程を変えて複数回のイオン注入を行うものであることを
    特徴とする請求項１６に記載の半導体装置の製造方法。
  28. 【請求項２８】 前記イオン注入における最低の平均飛
    程が、少なくとも前記ドレイン領域の２倍以上に深いこ
    とを特徴とする請求項２７に記載の半導体装置の製造方
    法。
  29. 【請求項２９】 前記接続層を形成する工程は、イオン
    注入による不純物の注入量が１０12〜１０14ｃｍ-2の範
    囲内とされることを特徴とする請求項１６または２７の
    いずれかに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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US6597035B1 (en) * 1999-08-04 2003-07-22 Texas Instruments Incorporated Robust reference sensing cell for flash memory

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