JPH10284544A - Semiconductor device and producing method therefor - Google Patents

Semiconductor device and producing method therefor

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JPH10284544A
JPH10284544A JP9092609A JP9260997A JPH10284544A JP H10284544 A JPH10284544 A JP H10284544A JP 9092609 A JP9092609 A JP 9092609A JP 9260997 A JP9260997 A JP 9260997A JP H10284544 A JPH10284544 A JP H10284544A
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semiconductor
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Ichiro Anjo
Chuichi Miyazaki
一郎 安生
忠一 宮崎
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To improve the mounting efficiency of semiconductor chips. SOLUTION: On the 1st side of a package substrate 1, 1st semiconductor chips 2 are installed, and on the 2nd side of the package substrate 1, solder bumps 2 are formed as outer leads. In the area, where any solder bump 3 is not formed, at a central part on the 2nd side of package substrate 1, 2nd semiconductor chips 4 are installed. When bonding the 1st semiconductor chips 2 and the 2nd semiconductor chips 4 with the package substrate 1, in addition to flip chip bonding through Au bumps 5, wire bonding and inner lead bonding can be used.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置およびその製造技術に関し、特に、BGA(Ball GridArray) The present invention relates to relates to a semiconductor device and its manufacturing technology, in particular, BGA (Ball GridArray)
構造のアウターリードを有する半導体装置に適用して有効な技術に関するものである。 A technique effectively applied to a semiconductor device having outer leads structure.

【0002】 [0002]

【従来の技術】マイクロプロセッサの動作には、DRA The behavior of the Prior Art microprocessor, DRA
M(Dynamic Random Access Memory)等のメモリを必要とする。 It requires a memory such as M (Dynamic Random Access Memory). 一般的には、プロセッサとメモリとは別々のパッケージに封止されており、メモリパッケージは、プリント配線基板上においてプロセッサパッケージの周辺に配置されることとなる。 In general, the processor and the memory are sealed in separate packages, a memory package, and be arranged around the processor package at the printed circuit board.

【0003】しかし、プロセッサの高性能化を実現するために、メモリ素子との配線距離を短くして動作速度を向上する必要が生じる場合がある。 However, in order to realize a high-performance processor, it may be necessary to increase the operating speed by shortening the wiring distance between the memory element is generated.

【0004】このような要求に応える手段として、たとえば、昭和59年11月30日、株式会社オーム社発行、「LSIハンドブック」、p415〜p416に記載されているように、プロセッサチップとメモリチップとを隣接して一つのパッケージ基板上に設置し、同一パッケージ内に封止するマルチチップモジュール(MC [0004] as a means to meet such a request, for example, 1984 November 30, issued Ltd. Ohm, Inc., "LSI Handbook", as described in p415~p416, and the processor chip and a memory chip It was placed adjacent to one package substrate, a multi-chip module for sealing in the same package (MC
M)の技術が知られている。 Technology of M) is known.

【0005】また、たとえば、同文献、p540〜p5 [0005] Also, for example, the same literature, p540~p5
47に詳細に記載されているように、同一チップ内にプロセッサユニットとメモリユニットをつくり込むワンチップマイコンの技術も知られている。 As described in detail in 47, it is also known one-chip microcomputer technology to fabricate a processor unit and a memory unit in the same chip.

【0006】一方、近年の携帯用情報機器等への適用の場合のように限られた空間に高密度に半導体装置を実装しなければならない場合がある。 On the other hand, in some cases in a limited space as in the case of application to a recent portable information devices or the like must be implemented at a high density semiconductor device. このような場合、半導体装置の高集積化の努力とともに、パッケージを小形化する努力も払われている。 In such a case, along with efforts high integration of semiconductor devices, it has been paid also efforts to miniaturize the package.

【0007】パッケージを小形化する手段としては、たとえば、平成7年4月20日、プレスジャーナル発行、 [0007] As a means for downsizing the package, for example, 1995 April 20, issued press journal,
「月刊 Semiconductor World」1995年5月号、p1 "Monthly Semiconductor World", 1995 May issue, p1
04〜p131に記載されているように、CSP(Chip As described in 04~p131, CSP (Chip
Size Package)の技術が知られている。 Technology of Size Package) is known.

【0008】また、たとえば、特開平5−175406 [0008] Also, for example, JP-A-5-175406
号公報に記載されているように、TSOP(Thin Small As described in JP, TSOP (Thin Small
Outline Package)、あるいはTSOJ(Thin Small O Outline Package), or TSOJ (Thin Small O
utline J-lead package)などの薄型LSIパッケージを何個か積み重ね、上下のパッケージのリード同士を半田などで接続、固定し、積層型メモリモジュールを形成し、実装効率を向上する技術が知られている。 utline J-lead package) stacking some number of thin LSI package such as, connecting leads between the upper and lower package solder or the like, fixed to form a stacked memory module, a technique is known to improve the mounting efficiency there.

【0009】 [0009]

【発明が解決しようとする課題】しかし、前記従来技術には、以下の問題がある。 [0008] However, the in the prior art, it has the following problems.

【0010】すなわち、同一パッケージ内に複数の半導体チップを組み込み、一つのパッケージ内に収める従来のMCM技術では、従来の複数パッケージを一つにするため、パッケージの領域を省略し、省面積化することは可能であるが、半導体チップを隣接して配置することに変わりはなく、十分な占有面積の低減を図ることができているとは言えず、また、半導体チップ間の配線距離を十分に短くすることもできない。 [0010] That is, incorporation of the plurality of semiconductor chips in the same package, in a conventional MCM techniques fall within one package, for the one conventional multiple packages, omitting a package area to area saving it is possible, no changes to be disposed adjacent to the semiconductor chip, it can not be said that it is possible to reduce a sufficient occupied area, also thoroughly wiring distance between the semiconductor chip It not can also be shortened. さらに、従来のMCM In addition, conventional MCM
技術では、半導体チップはパッケージ基板にフリップチップ実装される場合が多いが、パッケージ基板と半導体チップとの熱膨張率の差により、パッケージに反りが発生し、半導体装置の信頼性を低下させる場合があった。 In the technology, in many cases the semiconductor chip is flip-chip mounted on the package substrate, the difference in coefficient of thermal expansion between the package substrate and the semiconductor chip, a warp is generated in the package, it may reduce the reliability of the semiconductor device there were.

【0011】また、同一チップ内に機能の異なる回路を並設する場合、たとえばワンチップマイコンとする場合は、プロセッサ領域とメモリ領域とが近接しており、処理速度の向上が期待でき、また、パッケージも一つですむことから実装効率の向上も期待できるが、現状の技術では、単にロジックLSIとメモリLSIを組み合わせて一つの半導体チップに組み込むというわけにはいかず、コスト高になることが避けられない。 [0011] In the case of parallel circuits having different functions in the same chip, for example, when a one-chip microcomputer is close and a processor region and the memory region, it is expected to improve the processing speed, also, packages can be expected improvement of mounting efficiency since it requires only one, but the state of the art, to avoid to become Ikazu, costly simply to mean that incorporate a combination of logic LSI and a memory LSI on a single semiconductor chip It is not. すなわち、ロジックLSIの技術とメモリLSIの技術とは、従来別々に開発され発展しており、その設計工程はもとより、 That is, the technology of the art and a memory LSI logic LSI, have been conventionally separately developed development, the design process, as well as
ウェハ製造工程、あるいはプローブ検査等の工程において用いられる技術が相違する場合が多い。 Wafer manufacturing process or often technique differs used in the step of probing the like. したがって、 Therefore,
プロセッサ機能とメモリ機能を同時に有する半導体チップの製造は、両機能を分けて別々のチップとして製造する場合に比べ、前工程および検査工程が著しく複雑化し、コストの上昇を避けることができない。 Fabrication of a semiconductor chip having a processor function and a memory function at the same time, compared with the case of manufacturing as a separate chip is divided both functions, pre-process and the inspection process is significantly complicated, it can not avoid an increase in cost.

【0012】また、CSP技術を活用してパッケージサイズを小型化し、プリント配線基板に実装しても、MC [0012] In addition, to reduce the size of the package size to take advantage of the CSP technology, even when mounted on a printed wiring board, MC
Mの場合と同様に、十分な占有面積の低減と配線距離の短縮を図ることはできない。 As in the case of M, it is impossible to shorten the reduction and the wiring distance sufficient occupied area.

【0013】さらに、積層型メモリモジュールよりもさらに実装効率を向上することが要求されている。 Furthermore, it is required to further improve the mounting efficiency than the stacked memory module.

【0014】本発明の目的は、半導体チップの実装効率を向上する技術を提供することにある。 An object of the present invention is to provide a technology for improving the efficiency of mounting the semiconductor chip.

【0015】本発明の他の目的は、プロセッサチップおよびメモリチップ等機能の異なる半導体チップの配線距離を短縮し、半導体装置の性能向上と実装効率の向上を低コストでかつ簡便に行うことができる技術を提供することにある。 Another object of the present invention is to shorten the wiring distance of the different semiconductor chip of the processor chip and a memory chip such function, it is possible to improve the performance improvement with the mounting efficiency of the semiconductor device and easily at low cost It is to provide the technology.

【0016】本発明のさらに他の目的は、半導体装置の信頼性を向上することができる技術を提供することにある。 A further object of the present invention is to provide a technique capable of improving reliability of the semiconductor device.

【0017】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0018】 [0018]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
次のとおりである。 It is as follows.

【0019】(1)本発明の半導体装置は、第1の面に第1の半導体チップが設置され、第1の面の反対面である第2の面にアウターリードが配置されたパッケージ基板を有する半導体装置であって、パッケージ基板の第2 [0019] (1) A semiconductor device of the present invention, the first semiconductor chip is disposed on the first surface, the package substrate opposite surface a is the outer leads on the second surface is disposed in the first surface a semiconductor device having a second package substrate
の面に第2の半導体チップが配置されているものである。 The surface in which the second semiconductor chip is arranged.

【0020】このような半導体装置によれば、アウターリードが配置されたパッケージ基板の第2の面に第2の半導体チップが配置されているため、一つのパッケージ基板の両面に第1および第2の半導体チップを配置することができ、半導体装置の実装効率を向上することができる。 According to such a semiconductor device, since the second semiconductor chip is disposed on the second surface of the package substrate outer leads are disposed, first and second on both surfaces of a package substrate can be arranged in the semiconductor chip, it is possible to improve the mounting efficiency of the semiconductor device.

【0021】また、第1の面には第1の半導体チップのみが設置されるため、パッケージ基板をほぼ第1の半導体チップと同じ大きさにし、半導体装置をCSPとすることができる。 Further, the first surface may be for only the first semiconductor chip is mounted, that the package substrate in the same size as the substantially first semiconductor chip, a semiconductor device and CSP. すなわち、半導体装置の占有面積をCS That is, the area occupied by the semiconductor device CS
Pの程度にまで低減すると同時に実装効率を向上することができる。 When reduced to the extent of P can improve the mounting efficiency at the same time.

【0022】さらに、第1の半導体チップと第2の半導体チップとがパッケージ基板を挟んで近接して配置されるため、第1の半導体チップと第2の半導体チップとの配線距離を短くすることができ、半導体装置の性能を向上することができる。 Furthermore, since the first semiconductor chip and the second semiconductor chip are arranged close across the package substrate, to shorten the wiring distance between the first semiconductor chip and second semiconductor chip can be, it is possible to improve the performance of the semiconductor device. たとえば、第1の半導体チップをプロセッサチップとし、第2の半導体チップをメモリチップとすることによって、CPUとメインメモリとの間のデータ伝送距離を短くしてその動作速度を向上することができる。 For example, the first semiconductor chip and a processor chip, by the second semiconductor chip and the memory chip, the data transmission distance between the CPU and main memory short to be able to improve the operating speed. なお、この際、プロセッサチップとメモリチップとは別々に製造することができる点に注意を要する。 At this time, care must be taken that it can be manufactured separately from the processor chip and a memory chip. すなわち、プロセッサ機能とメモリ機能とを同一チップ内に作り込むための複雑な工程や検査を必要とせず、従来通りの製造工程によりコストを上昇させることなく、半導体装置の性能を向上することができる。 That is, without requiring a complicated process and inspection for fabricate a processor function and a memory function in the same chip, without increasing the cost by manufacturing process of the conventional, it is possible to improve the performance of a semiconductor device .

【0023】また、パッケージ基板の両面に半導体チップを配置するため、パッケージ基板と半導体チップとの熱膨張率の差による反りの発生を抑制することができ、 Further, in order to place the semiconductor chips on both sides of the package substrate, it is possible to suppress the occurrence of warpage due to difference in thermal expansion coefficient between the package substrate and the semiconductor chip,
半導体装置の信頼性を向上することができる。 It is possible to improve the reliability of the semiconductor device.

【0024】なお、アウターリードは、はんだバンプとすることができる。 [0024] In addition, the outer lead may be a solder bump. はんだバンプは通常パッケージ基板の周辺部に配置され、パッケージ基板の中央部には配置されていないため、このようなはんだバンプの配置されていないパッケージ基板の中央部に第2の半導体チップを設置することができる。 The solder bumps are arranged on the periphery of the normal package substrate, since the central portion of the package substrate is not disposed, installing a second semiconductor chip in the center of the arrangement that is not package substrate such solder bumps be able to. また、はんだバンプにより半導体装置がプリント配線基板に実装された状態では、プリント配線基板とパッケージ基板との間に空隙が存在するため、このような空隙部を第2の半導体チップの設置空間とすることもできる。 In a state where the semiconductor device with solder bumps are mounted on the printed wiring board, since there is a gap between the printed wiring board and the package substrate, to such a gap portion and the installation space of the second semiconductor chip it is also possible. さらに、第2の半導体チップをはんだバンプの潰れ防止部材とすることも可能である。 Furthermore, it is also possible to collapse prevention members solder bump a second semiconductor chip.

【0025】ここでは、アウターリードの例としてはんだバンプを説明したが、ピンであってもよい。 [0025] In this case, has been described a solder bump as an example of the outer lead, it may be a pin.

【0026】また、パッケージ基板の第2の面にはザグリが設けられ、ザグリに第2の半導体チップが設置されていてもよい。 Further, spot facing is provided on the second surface of the package substrate, the second semiconductor chip may be installed in the counterbore. この場合、半導体装置が実装された状態でのプリント配線基板とパッケージ基板との間の空隙にザグリの深さ分だけ余裕が加わり、第2の半導体チップの設置が容易となる。 In this case, added only depth of margin of the counterbore in the gap between the printed circuit board and the package substrate in a state where the semiconductor device is mounted, the installation of the second semiconductor chip is facilitated. 第2の半導体チップの厚さが厚い場合、第2の半導体チップをモールド剤等により封止せざるを得ないような場合等に有効である。 When the thickness of the second semiconductor chip is thick, it is effective in such a case that the sealing forced to the second semiconductor chip by a molding agent.

【0027】また、第1の半導体チップの主面に設けられた配線接続部または第2の半導体チップの主面に設けられた配線接続部とパッケージ基板上に形成された配線リードとの接続は、Auバンプを介したフリップチップボンディング、または、Auワイヤを介したワイヤボンディング、または、パッケージ基板の端部から延在された配線リードのインナーリード部を介するインナーリードボンディングとすることができる。 Further, connection between the first semiconductor chip main surface provided with the wiring connecting portion or the second semiconductor chip wiring connection portion provided on the main surface and the wiring leads formed on the package substrate of , flip chip bonding through Au bumps or wire bonding via the Au wire, or may be an inner lead bonding through the inner lead portion of the extended wiring leads from the end portion of the package substrate.

【0028】(2)本発明の半導体装置の製造方法は、 [0028] (2) A method of manufacturing a semiconductor device of the present invention,
第1の面に第1の半導体チップが設置され、第1の面の反対面である第2の面にアウターリードおよび第2の半導体チップが配置されたパッケージ基板を有する半導体装置の製造方法であって、第1および第2の半導体チップの封止、または、第1および第2の半導体チップのアンダーフィルの形成を同時に行うものである。 In the first semiconductor chip is disposed in the first surface, a method of manufacturing a semiconductor device having a package substrate outer lead and the second semiconductor chip on a second surface which is opposite surface is disposed in the first surface there are, sealing the first and second semiconductor chips, or, is performed to form the underfill of the first and second semiconductor chips at the same time.

【0029】このような半導体装置の製造方法によれば、第1および第2の半導体チップの封止またはアンダーフィルの形成を同時に行うため、封止またはアンダーフィルの形成時のパッケージ基板の反りを最小限に抑制することができ、半導体装置の歩留まりの向上と、信頼性の向上を図ることができる。 According to the manufacturing method of the semiconductor device, for performing the formation of the sealing or underfill of the first and second semiconductor chips at the same time, the warpage of the package substrate during the formation of the sealing or underfill can be minimized, it is possible to achieve the improvement of the yield of the semiconductor device, an improvement in reliability.

【0030】 [0030]

【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, the same members denoted by the same reference numerals, and description thereof is not repeated.

【0031】(実施の形態1)図1は、本発明の一実施の形態である半導体装置の一例を示したものであり、 [0031] (Embodiment 1) FIG. 1 is an illustration of an example of a semiconductor device in an embodiment of the present invention,
(a)は断面図、(b)は裏面図である。 (A) is a sectional view, (b) is a rear view.

【0032】パッケージ基板1の第1面には、第1半導体チップ2が設置されている。 [0032] The first surface of the package substrate 1, the first semiconductor chip 2 is installed. したがって、パッケージ基板1のサイズを第1半導体チップ2のサイズとほぼ同じにすることができ、半導体装置をCSPとすることが可能である。 Therefore, it is possible to make the size of the package substrate 1 substantially equal to the first size of the semiconductor chip 2, it is possible to make the semiconductor device with the CSP.

【0033】パッケージ基板1の第2面には、アウターリードであるはんだバンプ3および第2半導体チップ4 [0033] The second surface of the package substrate 1, the solder is outer lead bumps 3 and the second semiconductor chip 4
が配置されている。 There has been placed.

【0034】はんだバンプ3はパッケージ基板1の第2 The solder bump 3 is the second of the package substrate 1
面の周辺部に配置され、その中央部には配置されていない。 Is disposed on the periphery of the face, in the center portion is not disposed. このようなはんだバンプ3の配置は従来技術においても採用されていた配置方法であり、従来技術では、パッケージ基板1の第2面の中央部にはなにも配置されていなかった。 Such arrangement of the solder bumps 3 are arranged method has been adopted in the prior art, in the prior art, has not been arranged nothing in the center of the second surface of the package substrate 1.

【0035】本実施の形態1の半導体装置では、このパッケージ基板1の第2面の中央領域に、第2半導体チップ4を配置するものである。 [0035] In the semiconductor device of the first embodiment, the central region of the second surface of the package substrate 1, is to place the second semiconductor chip 4. これにより、半導体装置の実装効率を改善することができるだけでなく、第1半導体チップ2と第2半導体チップ4との配線距離を短縮して配線のインダクタンスを小さくし、半導体装置の高速化を図ってその性能を向上することができる。 Thus, not only can improve the mounting efficiency of the semiconductor device, to reduce the inductance of the wiring is shortened to the first semiconductor chip 2 to the wiring distance between the second semiconductor chip 4, thereby increasing the speed of a semiconductor device it is possible to improve the performance of Te.

【0036】また、線膨張係数の大きいパッケージ基板1に線膨張係数の小さい第1半導体チップ2および第2 Further, the first small larger package substrate 1 of the linear expansion coefficient of linear expansion coefficient of the semiconductor chip 2 and the second
半導体チップ4でサンドイッチ状に挟んで搭載するため、温度変化が発生してもパッケージ基板1の両側で引っ張り合い、パッケージ基板1に反りが発生しにくい。 For mounting across the sandwich in the semiconductor chip 4, even if temperature change occurs mutual pulling on both sides of the package substrate 1, the warpage is less likely to occur in the package substrate 1.
これは、従来技術では、パッケージ基板の片面にのみ半導体チップが形成されていたため、バイメタルと同様な効果により発生する反りが発生し易いのに対し、本発明ではパッケージ基板1に反りが発生しにくいため、後に説明するAuバンプ5の接続信頼性を高め、また、半導体装置をプリント配線基板に実装した後のはんだバンプ3の接続信頼性を高めることとなる。 This is because, in the prior art, since the semiconductor chip only one side of the package substrate has been formed, while the easy warpage caused by the same effect as the bimetal is produced, less likely warp occurs in the package substrate 1 in the present invention Therefore, enhancing the connection reliability of the Au bumps 5 to be described later, also, and thus enhancing the connection reliability of solder bumps 3 after mounting the semiconductor device on a printed wiring board.

【0037】さらに、従来2つのDRAM等を積層してその容量を倍にするような場合には、TSOP、SOJ Furthermore, in the case such that the capacity is doubled is by stacking conventional two DRAM etc., TSOP, SOJ
等の2つの半導体パッケージを積層する方法を採っていたが、本実施の形態では1つのパッケージ内に2つの半導体チップが内蔵される構造となるため、従来の方法に比較して小さな空間に大きな容量のメモリ素子を実装することが可能となり、ワンチップの場合と同等あるいはそれ以上の実装効率を実現することが可能となる。 It had adopted a method of stacking two semiconductor packages etc., to become a structure in which two semiconductor chips in one package is incorporated in the present embodiment, a large to a small space as compared with the conventional method it is possible to implement a memory element of capacity, it is possible to achieve the same or higher mounting efficiency in the case of one-chip.

【0038】また、第1半導体チップ2と第2半導体チップ4とが異なる種類のチップである場合、例えば、第1半導体チップ2がCPU等のロジック製品であり、第2半導体チップ4がメモリ製品である場合には、低コストで性能の改善された半導体装置とすることができる。 Further, when the first semiconductor chip 2 and the second semiconductor chip 4 are different kinds of chips, for example, the first semiconductor chip 2 is a logic product of such CPU, the second semiconductor chip 4 are memory products If it is, it may be a semiconductor device having improved performance at low cost.
すなわち、両チップの製造におけるウェハ工程は一般に異なり、またテスティング工程も異なるものであるが、 That is, a wafer process in the production of both chips are generally different, and testing is step is also different,
これをワンチップに搭載した半導体装置にしようとすると製造コストの上昇が避けられない。 This is to try to semiconductor device mounted on a single chip with the increase in production cost can not be avoided. つまり、ワンチップ化による前工程の複雑化およびテスティングの複雑化が生じるためである。 That is because the complication and complexity of testing of the previous step by one chip occurs. これに対し、本実施の形態の半導体装置では、従来通りの異なる前工程で各々のチップを製造し、本実施の形態のようにパッケージ化するため、 In contrast, in the semiconductor device of this embodiment is to produce each chip at different pre-process of conventional, for packaging as in this embodiment,
両チップ間の配線距離を短くし、ワンチップ化したものには及ばないもののそれと同等の性能を得ることが可能である。 To shorten the wiring distance between the two chips, is to that one chip can be obtained therewith an equivalent performance although not reach.

【0039】また、第2半導体チップ4の存在により、 Further, the presence of the second semiconductor chip 4,
半導体装置をマザーボードに実装した場合に、後に説明するはんだバンプ3のつぶれすぎを防止する効果もある。 When mounting the semiconductor device on the motherboard, there is also an effect of preventing excessive crushing of the solder bump 3 to be described later.

【0040】パッケージ基板1には、図示しない配線が形成され、Auバンプ5を介して第1半導体チップ2および第2半導体チップ4の主面に形成された素子配線と接続される。 [0040] The package substrate 1, the wiring (not shown) is formed, is connected to the elements formed wire on the main surface of the first semiconductor chip 2 and the second semiconductor chip 4 through the Au bumps 5. また、パッケージ基板1の配線は、はんだバンプ3に接続される。 Further, the wiring package substrate 1 is connected to the solder bumps 3. すなわちはんだバンプ3は、配線およびAuバンプ5を経由して素子配線に電気的に接続される。 That solder bump 3 is electrically connected to the element wiring via the wiring and Au bumps 5.

【0041】第1半導体チップ2と第2半導体チップ4 [0041] The first semiconductor chip 2 and the second semiconductor chip 4
とを接続するAuバンプ5間の配線を最適化することにより両チップ間の接続距離を短くすることができ、前記した半導体装置の性能の向上を図ることが可能である。 Bets can be shortened connection distance between the two chips by optimizing the wiring between the Au bump 5 for connecting, it is possible to improve the performance of the above-described semiconductor device.

【0042】なお、本実施の形態ではAuバンプ5を用いているが、異方性導電性フィルムを用いてもかまわない。 [0042] In the present exemplary embodiment uses the Au bumps 5, may be used an anisotropic conductive film.

【0043】パッケージ基板1の第1および第2面の第1半導体チップ2および第2半導体チップ4のAuバンプ5側の面はアンダーフィル6により封止されている。 The first and Au bumps 5-side surface of the second surface the first semiconductor chip 2 and the second semiconductor chip 4 of the package substrate 1 is sealed by an underfill 6.
なお、アンダーフィル6は必要に応じて省略してもかまわない。 In addition, the underfill 6 may be omitted if desired.

【0044】なお、上記各部材のサイズを例示すれば、 [0044] Incidentally, if illustrated the size of each member,
以下の通りである。 It is as follows. たとえば、パッケージ基板1の厚さは0.6〜0.4mmとすることができ、はんだバンプ3の径は0.7mm、第2半導体チップ4の厚さは0.28〜0. For example, the thickness of the package substrate 1 may be a 0.6~0.4Mm, the diameter of the solder bump 3 is 0.7 mm, the thickness of the second semiconductor chip 4 is 0.28 to 0.
55mmとすることができる。 It can be set to 55mm.

【0045】次に本実施の形態1の半導体装置の製造方法を図2〜図6を用いて説明する。 [0045] Next a method of manufacturing a semiconductor device of the first embodiment will be described with reference to Figures 2-6. 図2〜図6は、本実施の形態1の半導体装置の製造方法の一例を工程順に示した断面図である。 Figures 2-6 are cross-sectional views showing an example in the order of steps of the method of manufacturing the semiconductor device of the first embodiment.

【0046】まず、あらかじめスルーホールおよび配線が形成されたパッケージ基板1を用意する(図2)。 [0046] First, a package substrate 1 in advance through holes and wiring are formed (Fig. 2). パッケージ基板1は、ポリイミド、ガラスエポキシ等の樹脂とすることができる。 The package substrate 1 can be a polyimide, a resin such as glass epoxy.

【0047】次に、その配線接続部にAuバンプ5が形成された第1半導体チップ2を、パッケージ基板1の第1の面にフリップチップボンディングする(図3)。 Next, the first semiconductor chip 2 Au bumps 5 are formed on the wiring connection portion, flip-chip bonded to the first surface of the package substrate 1 (FIG. 3).

【0048】次に、その配線接続部にAuバンプ5が形成された第2半導体チップ4を、パッケージ基板1の第2の面にフリップチップボンディングする(図4)。 Next, the second semiconductor chip 4 Au bumps 5 are formed on the wiring connection portion, flip-chip bonded to the second surface of the package substrate 1 (FIG. 4).

【0049】次に、第1半導体チップ2とパッケージ基板1との間、および第2半導体チップ4とパッケージ基板1との間にアンダーフィル6を同時に形成する(図5)。 Next, at the same time to form the underfill 6 between between, and a second semiconductor chip 4 and the package substrate 1 between the first semiconductor chip 2 and the package substrate 1 (FIG. 5). アンダーフィル6の形成は、熱硬化性樹脂を前記間に充填し、これを加熱して硬化形成することができるが、本実施の形態1の製造方法では、第1および第2半導体チップ2,4のアンダーフィル6を同時に形成するため、熱硬化時の反りが少なく、半導体装置の信頼性を向上することができる。 Formation of the underfill 6 is a thermosetting resin filled between said, can be cured formed by heating this, the manufacturing method of the first embodiment, the first and second semiconductor chip 2, for simultaneously forming the underfill 6 of 4, it is possible to warp during thermal curing is small, thereby improving the reliability of the semiconductor device.

【0050】次に、パッケージ基板1にはんだバンプ3 Next, bump 3 solder to the package substrate 1
を形成する(図6)。 To form (Fig. 6). はんだバンプ3は、たとえば印刷法、あるいは転写法等により形成することができる。 The solder bumps 3 can be formed by, for example, a printing method, or a transfer method. このようにして、図1に示す半導体装置が完成する。 Thus, the semiconductor device shown in FIG. 1 is completed.

【0051】なお、本実施の形態1の半導体装置をマザーボード7に実装した状態の断面図を図7に示す。 [0051] Incidentally, a sectional view of a state in which the semiconductor device of the first embodiment is mounted on a mother board 7 shown in FIG. 第2 The second
半導体チップ4は、はんだバンプ3によりつくられるパッケージ基板1とマザーボード7との間のスペースに収まっている。 The semiconductor chip 4 is within a space between the package substrate 1 and the mother board 7 made by solder bumps 3. また、第2半導体チップ4の存在により、 Moreover, the presence of the second semiconductor chip 4,
はんだバンプ3のつぶれすぎを防止することが可能である。 It is possible to prevent the excessive collapse of the solder bump 3.

【0052】(実施の形態2)図8は、本発明の他の実施の形態である半導体装置の一例を示したものであり、 [0052] (Embodiment 2) FIG. 8 is an illustration of an example of a semiconductor device in another embodiment of the present invention,
(a)は断面図、(b)は裏面図である。 (A) is a sectional view, (b) is a rear view.

【0053】本実施の形態2の半導体装置は、第1および第2半導体チップ2,4のボンディング方法をワイヤボンディングとする点、および、パッケージ基板1にザグリを設ける点以外は、実施の形態1とほぼ同様であるため、相違する点についてのみ説明し、同様の点については説明を省略する。 [0053] The semiconductor device of the second embodiment in that the bonding method of the first and second semiconductor chips 2 and 4 and the wire bonding, and, except for providing a counterbore in the package substrate 1, the embodiment 1 When is almost same, only it discusses differences from, the description thereof is omitted for similar points.

【0054】パッケージ基板1の第1面に第1半導体チップ2のみが設置され、パッケージ基板1の第2面にはんだバンプ3および第2半導体チップ4が配置されている点は、実施の形態1と同様であるため、実施の形態1 [0054] Only the first semiconductor chip 2 to the first surface of the package substrate 1 is placed, the point that the bumps 3 and the second semiconductor chip 4 solder on the second surface of the package substrate 1 is placed, in the first embodiment since to be similar, embodiment 1
に記載の効果と同様の効果を得ることができる。 It is possible to obtain the same effects as described.

【0055】また、本実施の形態2の半導体装置では、 [0055] In the semiconductor device of the second embodiment,
パッケージ基板1の第2の面にザグリ8が設けられ、そのザグリ8内に第2半導体チップ4が設置されている。 Counterbore 8 is provided on the second surface of the package substrate 1, the second semiconductor chip 4 is placed in the counterbore 8.
このようにザグリ8が設けられ、その内部に第2半導体チップ4が設置されているため、はんだバンプ3の径が比較的小さなものであっても、第2半導体チップ4の厚さを極端に薄くする必要がない。 The spot facing 8 is provided so as, since the second semiconductor chip 4 is disposed therein, also the diameter of the solder bump 3 is a relatively small, extremely the thickness of the second semiconductor chip 4 there is no need to thin. また、本実施の形態2 Further, the present embodiment 2
のようにワイヤボンディングを採用する場合には、必然的に後に説明する封止剤9が必要となるが、ザグリ8があれば、封止剤9に必要なスペースを確保することが可能となる。 In the case of adopting the wire bonding as sealant 9 to be described later inevitably but is required, if any counterbore 8, it is possible to secure the space required for the sealant 9 .

【0056】パッケージ基板1の配線と第1半導体チップ2および第2半導体チップ4の主面に形成された素子配線とは、Auワイヤ10により接続される。 [0056] The wiring package substrate 1 and the formed element wiring on the main surface of the first semiconductor chip 2 and the second semiconductor chip 4 are connected by Au wire 10. このようにAuワイヤ10によるワイヤボンディング法を採用することにより、目視検査等により不良を発見することができ、検査工程を容易にすることができる。 By thus employing the wire bonding method according to an Au wire 10, it is possible to discover the defect by visual inspection, it is possible to facilitate the inspection process. また、BG In addition, BG
Aなどの従来の組立技術を用いて安価にすることができる。 It can be inexpensive using conventional assembly techniques, such as A.

【0057】第1半導体チップ2および第2半導体チップ4は、封止剤9により封止される。 [0057] The first semiconductor chip 2 and the second semiconductor chip 4 is sealed by a sealant 9. 封止の方法としては、モールドあるいはポッティングとすることができる。 As a method of sealing may be a mold or potting. このように樹脂により封止されるため、パッケージの信頼性を向上することができる。 Thus for sealed by the resin, it is possible to improve the reliability of the package.

【0058】なお、上記各部材のサイズは実施の形態1 [0058] Incidentally, Embodiment 1 of the size of the respective members carried
と同様にすることができるが、本実施の形態2の半導体装置では、ザグリ8を設けているので、はんだバンプ3 It can be the same as, the semiconductor device of the second embodiment, since the provided counterbore 8, solder bumps 3
の径を0.5mm〜0.3mmとすることができる。 The diameter can be 0.5Mm~0.3Mm.

【0059】次に本実施の形態2の半導体装置の製造方法を図9〜図13を用いて説明する。 [0059] Next a method of manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. 9 to 13. 図9〜図13は、 FIGS. 9 to 13,
本実施の形態2の半導体装置の製造方法の一例を工程順に示した断面図である。 An example of a method for manufacturing a semiconductor device of Embodiment 2 is a sectional view showing the order of steps.

【0060】まず、あらかじめスルーホールおよび配線ならびにザグリ8が形成されたパッケージ基板1を用意する(図9)。 [0060] First, a package substrate 1 in advance through-holes and the wiring and the counterbore 8 is formed (Fig. 9). パッケージ基板1は、実施の形態1と同様にポリイミド、ガラスエポキシ等の樹脂とすることができる。 The package substrate 1 may be as in the first embodiment polyimide, a resin such as glass epoxy.

【0061】次に、パッケージ基板1の第1の面に第1 [0061] Next, the first to the first surface of the package substrate 1
半導体チップ2をフェイスアップでペレットボンディングし、Auワイヤ10によりワイヤボンディングを行う(図10)。 The semiconductor chip 2 was pelletized bonding face up, wire bonding is performed by Au wires 10 (FIG. 10).

【0062】次に、パッケージ基板1の第2の面のザグリ8の部分に第2半導体チップ4をフェイスアップでペレットボンディングし、Auワイヤ10によりワイヤボンディングを行う(図11)。 Next, the second semiconductor chip 4 and the pellet bonding face up to the second portion of the counterbore 8 surface of the package substrate 1, wire bonding is performed by Au wires 10 (FIG. 11). これらのワイヤボンディングは、従来のBGA等の組立技術を用いて安価に行うことができる。 These wire bonding can be carried out inexpensively using assembly techniques, such as a conventional BGA.

【0063】次に、第1半導体チップ2と第2半導体チップ4とを、樹脂モールドあるいはポッティングにより同時に封止し、封止剤9を形成する(図12)。 Next, a first semiconductor chip 2 and the second semiconductor chip 4, sealed simultaneously by resin molding or potting to form the sealant 9 (Figure 12). このように同時に封止することにより半導体装置の信頼性を向上することができるのは実施の形態1と同様である。 Is the same as in the first embodiment can be improved and the reliability of the semiconductor device by sealing in this manner at the same time.

【0064】次に、実施の形態1と同様にパッケージ基板1にはんだバンプ3を形成する(図13)。 [0064] Next, a bump 3 solder to the package substrate 1 as in the first embodiment (FIG. 13). このようにして、図8に示す半導体装置が完成する。 Thus, the semiconductor device shown in FIG. 8 is completed.

【0065】なお、本実施の形態2の半導体装置をマザーボード7に実装した状態の断面図を図14に示す。 [0065] Incidentally, a sectional view of a state in which the semiconductor device of the second embodiment is mounted on a mother board 7 shown in FIG. 14. 第2半導体チップ4および封止剤9は、はんだバンプ3によりつくられるパッケージ基板1とマザーボード7との間のスペースに収まっている。 The second semiconductor chip 4 and sealant 9 is accommodated in the space between the package substrate 1 and the mother board 7 made by solder bumps 3. また、第2半導体チップ4の存在により、はんだバンプ3のつぶれすぎを防止することができるのは実施の形態1と同様である。 Moreover, the presence of the second semiconductor chip 4, is the same as in the first embodiment can be prevented excessive collapse of the solder bump 3.

【0066】(実施の形態3)図15は、本発明のさらに他の実施の形態である半導体装置の一例を示したものであり、(a)は断面図、(b)は裏面図である。 [0066] (Embodiment 3) FIG. 15 is an illustration of an example of a semiconductor device according to still another embodiment of the present invention, are (a) is a sectional view, (b) is rear view .

【0067】本実施の形態3の半導体装置は、第1および第2半導体チップ2,4のボンディング方法をインナーリードボンディングとする点以外は、実施の形態1とほぼ同様であるため、相違する点についてのみ説明し、 [0067] The semiconductor device of the present embodiment 3, except that the bonding method of the first and second semiconductor chips 2 and 4 and the inner lead bonding, since it is almost the same as in the first embodiment, points of difference only it describes,
同様の点については説明を省略する。 The same points are omitted.

【0068】本実施の形態3ではインナーリードボンディングを採用するため、パッケージ基板1はフレキシブルなフィルムであり、たとえばポリイミドフィルムとすることができる。 [0068] To employ the inner lead bonding in the third embodiment, the package substrate 1 is a flexible film, it can be, for example, a polyimide film.

【0069】パッケージ基板1の第1の面には配線11 [0069] wiring on the first surface of the package substrate 1 11
が形成され、パッケージ基板1の端面およびパッケージ基板1の中央部の開口には配線11と同時に形成されるインナーリード12が形成されている。 There are formed, inner leads 12 are wired 11 simultaneously formed is formed in the opening of the central portion of the end surface of the package substrate 1 and the package substrate 1.

【0070】パッケージ基板1の第1面に第1半導体チップ2のみが設置され、パッケージ基板1の第2面にはんだバンプ3および第2半導体チップ4が配置されている点は、実施の形態1と同様であるため、実施の形態1 [0070] Only the first semiconductor chip 2 to the first surface of the package substrate 1 is placed, the point that the bumps 3 and the second semiconductor chip 4 solder on the second surface of the package substrate 1 is placed, in the first embodiment since to be similar, embodiment 1
に記載の効果と同様の効果を得ることができる。 It is possible to obtain the same effects as described.

【0071】第1および第2半導体チップ2,4とパッケージ基板1との間には、接着層として弾性体13aが形成されている。 [0071] Between the and the package substrate 1 the first and second semiconductor chips 2 and 4, the elastic body 13a is formed as an adhesive layer. 弾性体13aはたとえばシリコーン樹脂とすることができる。 Elastic members 13a may be, for example, silicone resin.

【0072】第1および第2半導体チップ2,4の配線接続部には、インナーリード12が接続され、インナーリード12の領域には保護のための樹脂13bが封止されている。 [0072] The wiring connection portions of the first and second semiconductor chips 2 and 4, the inner leads 12 are connected, the resin 13b for protection in the region of the inner leads 12 is sealed.

【0073】このようなインナーリードボンディングとすることにより、半導体装置をチップサイズとほぼ同等な大きさまで小さくすることができ、パッケージとしては最も小さなものとすることができる。 [0073] With such inner lead bonding, it is possible to reduce the semiconductor device to approximately equal size and chip size, can be a smallest ones as a package.

【0074】次に本実施の形態3の半導体装置の製造方法を図16〜図24を用いて説明する。 [0074] Next a method of manufacturing a semiconductor device of the third embodiment will be described with reference to FIGS. 16 to 24. 図16〜図24 FIGS. 16 to 24
は、本実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 Is a cross-sectional view showing an example in the order of steps of the method of manufacturing the semiconductor device of the third embodiment.

【0075】まず、配線11およびインナーリード12 [0075] First, the wiring 11 and the inner lead 12
となる金属膜14が形成されたフィルム15を用意する(図16)。 Providing a film 15 of the metal film 14 is formed as a (FIG. 16). フィルム15は、たとえばポリイミドフィルムとすることができる。 Film 15 may be, for example, a polyimide film.

【0076】次に、金属膜14を配線11およびインナーリード12の形状にパターニングし(図17)、フィルム15の端部の除去および開口を開く加工を行ってパッケージ基板1を形成する(図18)。 Next, by patterning the metal film 14 to the shape of the wiring 11 and the inner lead 12 (FIG. 17), performs processing of opening the removal and opening of the end of the film 15 to form a package substrate 1 (FIG. 18 ). この際、パッケージ基板1の端部および開口にインナーリード12が形成される。 In this case, the inner leads 12 are formed on the end portion and the opening of the package substrate 1. また、同時に、配線11とはんだバンプ3とを接続するスルーホールも形成する。 At the same time, also to form through holes for connecting the bumps 3 and solder wire 11. なお、これらのフィルム15の加工には、レーザー加工方法、薬液によるウェットエッチング法等を用いることができる。 Note that the processing of these films 15, it is possible using a laser machining method, wet etching method using a chemical solution.

【0077】次に、パッケージ基板1の第2の面に、実施の形態1と同様にはんだバンプ3を形成する(図1 [0077] Next, the second surface of the package substrate 1, to form a bump 3 solder as in the first embodiment (FIG. 1
9)。 9).

【0078】次に、パッケージ基板1の第2の面に、第2半導体チップ4を弾性体13aを用いて接着し(図2 [0078] Next, the second surface of the package substrate 1, the second semiconductor chip 4 is bonded by using an elastic member 13a (FIG. 2
0)、第2半導体チップ4の配線接続部にパッケージ基板1の開口のインナーリード12をボンディングする(図21)。 0), bonding the inner leads 12 of the opening of the package substrate 1 to the wiring connection portions of the second semiconductor chip 4 (FIG. 21). ボンディングは、超音波および熱圧着を併用したツール16を用いて一括に接続することができる。 Bonding can be connected to the batch with tools 16 combination with ultrasound and thermal compression bonding.

【0079】次に、パッケージ基板中央部開口のインナーリード12の領域を樹脂13bで封止した後、パッケージ基板1の第1の面に、第1半導体チップ2を弾性体13aを用いて接着し(図22)、第1半導体チップ2 [0079] Then, after sealing the area of ​​the inner leads 12 of the package substrate central opening in the resin 13b, the first surface of the package substrate 1, the first semiconductor chip 2 is bonded with the elastic member 13a (Figure 22), the first semiconductor chip 2
の配線接続部にパッケージ基板1の端部のインナーリード12をボンディングする(図23)。 Bonding the inner leads 12 of the end portion of the package substrate 1 to the wiring connection portion (Fig. 23). ボンディングは、超音波および熱圧着を併用したツール16を用いて一括に接続することができる。 Bonding can be connected to the batch with tools 16 combination with ultrasound and thermal compression bonding.

【0080】次に、パッケージ基板1の端部のインナーリード12の領域を樹脂13bで封止し(図24)、図15に示す半導体装置が完成する。 Next, the region of the inner leads 12 of the end portion of the package substrate 1 is sealed with a resin 13b (FIG. 24), the semiconductor device shown in FIG. 15 is completed.

【0081】なお、本実施の形態3の半導体装置をマザーボード7に実装した状態の断面図を図25に示す。 [0081] Incidentally, a sectional view of a state in which the semiconductor device of the third embodiment is mounted on a mother board 7 shown in FIG. 25. 第2半導体チップ4は、はんだバンプ3により造られるパッケージ基板1とマザーボード7との間のスペースに収まっている。 The second semiconductor chip 4 is within a space between the package substrate 1 and the mother board 7, built by the solder bumps 3. また、第2半導体チップ4の存在により、 Moreover, the presence of the second semiconductor chip 4,
はんだバンプ3のつぶれすぎを防止することができるのは実施の形態1と同様である。 Can be prevented excessive collapse of the solder bumps 3 are the same as in the first embodiment.

【0082】なお、本実施の形態3で用いたインナーリードボンディングには、図26に示すように、その配線接続部17にAuバンプを有さない場合(a)と、Au [0082] Incidentally, the inner lead bonding used in the third embodiment, as shown in FIG. 26, the case (a) without the Au bump to the wiring connection portions 17, Au
バンプ18を有する場合(b)とがあるが、本実施の形態3ではいずれの場合であっても適用することができる。 In some cases the (b) is having a bump 18, but can be applied in any case in the third embodiment. また、インナーリード12および配線11は、その主導電層を銅層19とすることができ、その外面をニッケルおよび金の積層膜からなるメッキ層20で覆うことができる。 Further, the inner leads 12 and wires 11, the main conductive layer may be a copper layer 19, the outer surface can be covered with the plating layer 20 composed of a laminated film of nickel and gold.

【0083】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 [0083] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments of the invention, the present invention is not limited to the above embodiments, various ways without departing from the scope of the invention it is needless to say that the possible changes.

【0084】たとえば、上記各実施の形態で説明したフリップチップボンディング、ワイヤボンディングおよびインナーリードボンディングを相互に組み合わせた構成としてもよい。 [0084] For example, flip chip bonding has been described in the above embodiments, the wire bonding and the inner lead bonding may be formed by combining with each other.

【0085】また、フリップチップボンディングにザグリ8を適用してもよい。 [0085] In addition, it may be applied to the spot facing 8 to flip chip bonding.

【0086】 [0086]

【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Effects of the Invention Among the inventions disclosed in the present application The following is a brief description of effects obtained by typical.

【0087】(1)半導体チップの実装効率を向上することができる。 [0087] (1) it is possible to improve the semiconductor chip mounting efficiency.

【0088】(2)プロセッサチップおよびメモリチップ等機能の異なる半導体チップの配線距離を短縮し、半導体装置の性能向上と実装効率の向上を低コストでかつ簡便に行うことができる。 [0088] (2) to shorten the wiring distance of the different semiconductor chip of the processor chip and a memory chip such function, it is possible to improve the performance improvement with the mounting efficiency of the semiconductor device and easily at low cost.

【0089】(3)半導体装置の信頼性を向上することができる。 [0089] (3) can improve the reliability of the semiconductor device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施の形態である半導体装置の一例を示したものであり、(a)は断面図、(b)は裏面図である。 [1] are those showing an example of a semiconductor device in an embodiment of the present invention, (a) is a sectional view, (b) is rear view.

【図2】実施の形態1の半導体装置の製造方法の一例を工程順に示した断面図である。 2 is a cross-sectional view illustrating a sequence of steps an example of a method for manufacturing a semiconductor device of Embodiment 1.

【図3】実施の形態1の半導体装置の製造方法の一例を工程順に示した断面図である。 3 is a sectional view showing an example in the order of steps of the method of manufacturing the semiconductor device of Embodiment 1.

【図4】実施の形態1の半導体装置の製造方法の一例を工程順に示した断面図である。 4 is a sectional view showing an example in the order of steps of the method of manufacturing the semiconductor device of the first embodiment.

【図5】実施の形態1の半導体装置の製造方法の一例を工程順に示した断面図である。 5 is a cross-sectional view illustrating a sequence of steps an example of a method for manufacturing a semiconductor device of Embodiment 1.

【図6】実施の形態1の半導体装置の製造方法の一例を工程順に示した断面図である。 6 is a sectional view illustrating a sequence of steps an example of a method for manufacturing a semiconductor device of Embodiment 1.

【図7】実施の形態1の半導体装置をマザーボードに実装した例を示した断面図である。 7 is a sectional view showing an example of mounting a semiconductor device of Embodiment 1 to the motherboard.

【図8】本発明の他の実施の形態である半導体装置の一例を示したものであり、(a)は断面図、(b)は裏面図である。 FIG. 8 is an illustration of an example of a semiconductor device in another embodiment of the present invention, (a) is a sectional view, (b) is rear view.

【図9】実施の形態2の半導体装置の製造方法の一例を工程順に示した断面図である。 9 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the second embodiment.

【図10】実施の形態2の半導体装置の製造方法の一例を工程順に示した断面図である。 10 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the second embodiment.

【図11】実施の形態2の半導体装置の製造方法の一例を工程順に示した断面図である。 11 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the second embodiment.

【図12】実施の形態2の半導体装置の製造方法の一例を工程順に示した断面図である。 12 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the second embodiment.

【図13】実施の形態2の半導体装置の製造方法の一例を工程順に示した断面図である。 13 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the second embodiment.

【図14】実施の形態2の半導体装置をマザーボードに実装した例を示した断面図である。 14 is a sectional view showing an example of mounting a semiconductor device of the second embodiment to the motherboard.

【図15】本発明のさらに他の実施の形態である半導体装置の一例を示したものであり、(a)は断面図、 [Figure 15] is limited to showing further example of a semiconductor device which is another embodiment of the present invention, (a) is a cross-sectional view,
(b)は裏面図である。 (B) it is a rear view.

【図16】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 16 is a sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図17】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 17 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図18】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 18 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図19】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 19 is a sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図20】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 20 is a sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図21】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 21 is a sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図22】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 22 is a sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図23】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 23 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図24】実施の形態3の半導体装置の製造方法の一例を工程順に示した断面図である。 24 is a cross-sectional view illustrating a sequence of steps an example of a manufacturing method of a semiconductor device of the third embodiment.

【図25】実施の形態3の半導体装置をマザーボードに実装した例を示した断面図である。 FIG. 25 is a sectional view showing an example of mounting a semiconductor device of the third embodiment to the motherboard.

【図26】実施の形態3の半導体装置の一部を拡大して示した断面図である。 26 is a cross-sectional view showing an enlarged portion of a semiconductor device of the third embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 パッケージ基板 2 第1半導体チップ 3 はんだバンプ 4 第2半導体チップ 5 Auバンプ 6 アンダーフィル 7 マザーボード 8 ザグリ 9 封止剤 10 Auワイヤ 11 配線 12 インナーリード 13a 弾性体 13b 樹脂 14 金属膜 15 フィルム 16 ツール 17 配線接続部 18 Auバンプ 19 銅層 20 メッキ層 1 package substrate 2 first semiconductor chip 3 solder bumps 4 second semiconductor chip 5 Au bumps 6 underfill 7 motherboard 8 counterbore 9 sealant 10 Au wire 11 wire 12 the inner lead 13a elastic body 13b resin 14 metal film 15 Film 16 Tool 17 wiring connection portion 18 Au bumps 19 copper layers 20 plated layer

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の面に第1の半導体チップが設置され、前記第1の面の反対面である第2の面にアウターリードが配置されたパッケージ基板を有する半導体装置であって、 前記パッケージ基板の前記第2の面に第2の半導体チップが配置されていることを特徴とする半導体装置。 1. A first semiconductor chip is disposed on the first surface, a semiconductor device having the first package substrate opposite surface a is the outer leads on the second surface are arranged face, wherein a second semiconductor chip is disposed on the second surface of the package substrate.
  2. 【請求項2】 請求項1記載の半導体装置であって、 前記アウターリードは、はんだバンプであることを特徴とする半導体装置。 2. A semiconductor device according to claim 1, wherein the outer leads, and wherein a is a solder bump.
  3. 【請求項3】 請求項1または2記載の半導体装置であって、 前記パッケージ基板の前記第2の面にはザグリが設けられ、前記ザグリに前記第2の半導体チップが設置されていることを特徴とする半導体装置。 3. A semiconductor device according to claim 1, that is on the second surface of the package substrate counterbore is provided, wherein the counterbore second semiconductor chip is installed the semiconductor device according to claim.
  4. 【請求項4】 請求項1、2または3記載の半導体装置であって、 前記第1の半導体チップの主面に設けられた配線接続部または前記第2の半導体チップの主面に設けられた配線接続部と前記パッケージ基板上に形成された配線リードとが、 Auバンプを介したフリップチップボンディングにより接続された第1の構成、 Auワイヤを介したワイヤボンディングにより接続された第2の構成、 前記パッケージ基板の端部から延在された配線リードのインナーリード部を介して接続された第3の構成、 の何れかの構成を有することを特徴とする半導体装置。 4. A semiconductor device according to claim 1, wherein, provided on the main surface of the first wiring connection or the provided on the main surface of the semiconductor chip second semiconductor chip and wiring formed lead and the wiring connection portion to the package on the substrate, a first configuration connected by flip-chip bonding through Au bumps, a second configuration wherein they are connected by wire bonding via the Au wire, wherein a has a third configuration, any one of the connected via the inner lead portion of the extended wiring leads from the end portion of the package substrate.
  5. 【請求項5】 第1の面に第1の半導体チップが設置され、前記第1の面の反対面である第2の面にアウターリードおよび第2の半導体チップが配置されたパッケージ基板を有する半導体装置の製造方法であって、 前記第1および第2の半導体チップの封止、または、前記第1および第2の半導体チップのアンダーフィルの形成を同時に行うことを特徴とする半導体装置の製造方法。 5. The first semiconductor chip is disposed on the first surface, having the first second outer lead side and a second semiconductor package substrate chip is disposed a surface opposite to the surface a method of manufacturing a semiconductor device, the manufacture of semiconductor devices, which comprises carrying out the sealing of the first and second semiconductor chips, or, the formation of the under-fill of the first and second semiconductor chips at the same time Method.
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