JPH10269345A - ２次元情報処理装置 - Google Patents
２次元情報処理装置Info
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- JPH10269345A JPH10269345A JP9078025A JP7802597A JPH10269345A JP H10269345 A JPH10269345 A JP H10269345A JP 9078025 A JP9078025 A JP 9078025A JP 7802597 A JP7802597 A JP 7802597A JP H10269345 A JPH10269345 A JP H10269345A
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- Japan
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- signal
- bus line
- circuit
- unit cell
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Image Analysis (AREA)
- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
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Abstract
(57)【要約】
【課題】 ２次元情報処理装置において集積規模の増大
と動作速度の高速化が達成された超大規模システムを実
現する。 【解決手段】 ２次元にマトリクス状に配置され、検出
器(6) とこの検出器で検出された情報量に応じてパルス
幅が定まるパルス幅変調信号を生成し出力する信号処理
回路(7) とを有する単位セル回路(1) と、列方向に延伸
する第１のバスライン(3) と、行方向に延伸する第２の
バスライン(4) と、前記第１のバスライン(3) 通して前
記単位セル回路にパルス幅変調信号を生成するための制
御信号を供給する手段と、前記第２のバスライン(4) の
うち選択されたバスラインを通して前記単位セル回路に
おいて生成されたパルス幅変調出力信号を読出す手段と
を有することを特徴とする２次元情報処理装置。
と動作速度の高速化が達成された超大規模システムを実
現する。 【解決手段】 ２次元にマトリクス状に配置され、検出
器(6) とこの検出器で検出された情報量に応じてパルス
幅が定まるパルス幅変調信号を生成し出力する信号処理
回路(7) とを有する単位セル回路(1) と、列方向に延伸
する第１のバスライン(3) と、行方向に延伸する第２の
バスライン(4) と、前記第１のバスライン(3) 通して前
記単位セル回路にパルス幅変調信号を生成するための制
御信号を供給する手段と、前記第２のバスライン(4) の
うち選択されたバスラインを通して前記単位セル回路に
おいて生成されたパルス幅変調出力信号を読出す手段と
を有することを特徴とする２次元情報処理装置。
Description
【０００１】
【発明の属する技術分野】本発明は２次元の画像・図形
の入力情報を圧縮して記憶し、通信するマルチメディア
情報処理システムや、又、画像・図形の特徴を抽出して
認識する高度な知能処理システムなどを実現するエレク
トロニクス分野に関する。
の入力情報を圧縮して記憶し、通信するマルチメディア
情報処理システムや、又、画像・図形の特徴を抽出して
認識する高度な知能処理システムなどを実現するエレク
トロニクス分野に関する。
【０００２】
【従来の技術】従来より、コンピュータや信号処理シス
テムに使用されるＬＳＩについては、集積規模の増大と
動作速度の高速化が要求されてきた。これまでのＬＳＩ
ではディジタル化の方向が主流であり、アナログ回路が
必要な場合にはアナログ回路とディジタル回路のインタ
フェースのＡＤまたはＤＡ変換器を用いるのが一般的で
あった。しかし、このようなディジタルＬＳＩの大規模
化および高速動作化においては消費電力の増加が性能向
上に対する制限となっていた。
テムに使用されるＬＳＩについては、集積規模の増大と
動作速度の高速化が要求されてきた。これまでのＬＳＩ
ではディジタル化の方向が主流であり、アナログ回路が
必要な場合にはアナログ回路とディジタル回路のインタ
フェースのＡＤまたはＤＡ変換器を用いるのが一般的で
あった。しかし、このようなディジタルＬＳＩの大規模
化および高速動作化においては消費電力の増加が性能向
上に対する制限となっていた。
【０００３】これまでの画像や図形処理システムでは、
イメージセンサーによって情報を入力し、その出力をＡ
Ｄ変換器でデジタル信号に変換し、それをデジタルシグ
ナルプロセッサやマイクロプロセッサを用い処理する構
成が用いられてきた。しかしデジタル回路を用いた情報
処理システムは、精度や動作の安定性においては最も優
れているが、トランジスタを非線形のスイッチング素子
として使っているため多数の素子を必要とする。そし
て、システムの規模を拡大し動作速度を上げると消費エ
ネルギが増加して、性能向上が制限されるという問題を
有する。デジタル回路による情報処理アーキテクチャは
基本的に逐次処理であり、２次元のデータを並列に処理
したり、神経回路網で用いられる多入力の演算には適さ
ないという欠点があった。
イメージセンサーによって情報を入力し、その出力をＡ
Ｄ変換器でデジタル信号に変換し、それをデジタルシグ
ナルプロセッサやマイクロプロセッサを用い処理する構
成が用いられてきた。しかしデジタル回路を用いた情報
処理システムは、精度や動作の安定性においては最も優
れているが、トランジスタを非線形のスイッチング素子
として使っているため多数の素子を必要とする。そし
て、システムの規模を拡大し動作速度を上げると消費エ
ネルギが増加して、性能向上が制限されるという問題を
有する。デジタル回路による情報処理アーキテクチャは
基本的に逐次処理であり、２次元のデータを並列に処理
したり、神経回路網で用いられる多入力の演算には適さ
ないという欠点があった。
【０００４】一方、アナログ回路はトランジスタを増幅
器などの線形素子として用い、時間連続、振幅連続のア
ナログ信号を扱う。アナログ回路は物理の基本法則を用
いて演算するので、デジタル回路と比較すると１桁から
２桁少ない素子で同様の機能を実現でき、そして現象を
比較的概略的に把握して比較判断する能力に優れ、さら
に並列に動作するのにも適している。しかし、高精度の
情報処理は実現しにくい。現在使われているアナログ・
デジタル混載回路ではＡＤまたはＤＡ変換が性能の制限
になり、又、デジタル回路からアナログ回路へ回り込ん
でくる雑音（クロストーク雑音）がその性能を制限す
る。
器などの線形素子として用い、時間連続、振幅連続のア
ナログ信号を扱う。アナログ回路は物理の基本法則を用
いて演算するので、デジタル回路と比較すると１桁から
２桁少ない素子で同様の機能を実現でき、そして現象を
比較的概略的に把握して比較判断する能力に優れ、さら
に並列に動作するのにも適している。しかし、高精度の
情報処理は実現しにくい。現在使われているアナログ・
デジタル混載回路ではＡＤまたはＤＡ変換が性能の制限
になり、又、デジタル回路からアナログ回路へ回り込ん
でくる雑音（クロストーク雑音）がその性能を制限す
る。
【０００５】最近重要度を増している画像や図形処理イ
メージセンサーとしては入力情報をアナログの電荷量と
して扱うＣＣＤデバイスが主に用いられている。しか
し、製造プロセスが特殊であり、信号処理を行うための
ＣＭＯＳ論理回路を集積化するのに適さないという欠点
がある。
メージセンサーとしては入力情報をアナログの電荷量と
して扱うＣＣＤデバイスが主に用いられている。しか
し、製造プロセスが特殊であり、信号処理を行うための
ＣＭＯＳ論理回路を集積化するのに適さないという欠点
がある。
【０００６】
【発明が解決しようとする課題】以上述べたような問題
点を解決し、集積規模の増大と動作速度の高速化が達成
された超大規模なシステムを実現するためには革新的な
アーキテクチャや回路技術の進歩が必要になっている。
したがって、本発明は、前記従来の問題点に鑑みてなさ
れたもので、画像・図形などの２次元情報検出、情報圧
縮処理、特徴抽出処理を並列に実行する情報処理装置な
どに用いられるものである。本発明は高度な画像・図形
情報処理に汎用的に適用でき、人間の知能に迫る高性能
で省エネルギの情報処理装置を提供することを目的とす
る。
点を解決し、集積規模の増大と動作速度の高速化が達成
された超大規模なシステムを実現するためには革新的な
アーキテクチャや回路技術の進歩が必要になっている。
したがって、本発明は、前記従来の問題点に鑑みてなさ
れたもので、画像・図形などの２次元情報検出、情報圧
縮処理、特徴抽出処理を並列に実行する情報処理装置な
どに用いられるものである。本発明は高度な画像・図形
情報処理に汎用的に適用でき、人間の知能に迫る高性能
で省エネルギの情報処理装置を提供することを目的とす
る。
【０００７】より具体的には、２次元のＰＮ接合光検出
器を入力デバイスとするイメージセンサーやイメージセ
ンサーそれ自身に画素間の処理機能を持つ機能イメージ
センサー、２次元情報を並列処理して情報圧縮する装
置、２次元図形・画像の特徴を抽出して認識する装置、
ロボットの視覚、図形の認識装置、さらに顔や指紋の照
合処理装置等に使用される２次元情報処理装置に使用さ
れるＬＳＩ、特にＣＭＯＳ ＬＳＩに関し、ＬＳＩの素
子数を少なくしてチップ面積を縮小する共に処理能力を
向上し、しかも消費エネルギーの低減を図るものであ
る。
器を入力デバイスとするイメージセンサーやイメージセ
ンサーそれ自身に画素間の処理機能を持つ機能イメージ
センサー、２次元情報を並列処理して情報圧縮する装
置、２次元図形・画像の特徴を抽出して認識する装置、
ロボットの視覚、図形の認識装置、さらに顔や指紋の照
合処理装置等に使用される２次元情報処理装置に使用さ
れるＬＳＩ、特にＣＭＯＳ ＬＳＩに関し、ＬＳＩの素
子数を少なくしてチップ面積を縮小する共に処理能力を
向上し、しかも消費エネルギーの低減を図るものであ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の２次元情報処理装置は、２次元に行列状に
配置された単位セルに光学的あるいは電気的に書き込ま
れた２次元の情報を記憶させ、所定の単位セルに選択的
にランプ波形電圧を供給して、ランプ波形電圧の上昇開
始時刻に立ちあがり、記憶された情報量に対応する電圧
と供給されたランプ波形の電圧が一致する時刻に立ち下
がるパルス幅変調（ＰＷＭ）信号を発生させるものであ
る。そして、各単位セルからのＰＷＭ信号出力を行また
は列ごとに並列に複数のラインに接続するものである。
に、本発明の２次元情報処理装置は、２次元に行列状に
配置された単位セルに光学的あるいは電気的に書き込ま
れた２次元の情報を記憶させ、所定の単位セルに選択的
にランプ波形電圧を供給して、ランプ波形電圧の上昇開
始時刻に立ちあがり、記憶された情報量に対応する電圧
と供給されたランプ波形の電圧が一致する時刻に立ち下
がるパルス幅変調（ＰＷＭ）信号を発生させるものであ
る。そして、各単位セルからのＰＷＭ信号出力を行また
は列ごとに並列に複数のラインに接続するものである。
【０００９】かかる構成を含むことにより、例えば、情
報をスキャンして読み出す２次元情報処理装置、行また
は列ごとに和を演算して出力する装置、積和演算による
空間フィルタ演算を加えて出力する装置、エッジの位置
を検出して出力する装置、行または列ごとにエッジ数の
和を演算して出力する装置など種々の機能を有する装置
が実現される。以下詳細に説明する。
報をスキャンして読み出す２次元情報処理装置、行また
は列ごとに和を演算して出力する装置、積和演算による
空間フィルタ演算を加えて出力する装置、エッジの位置
を検出して出力する装置、行または列ごとにエッジ数の
和を演算して出力する装置など種々の機能を有する装置
が実現される。以下詳細に説明する。
【００１０】本発明の２次元情報処理装置は、２次元に
マトリクス状に配置された複数の単位セル回路を有し、
ここで、この単位セル回路は２次元情報の所定部分の情
報量を検出する検出器と、該検出器で検出された情報量
を記憶する記憶回路を含み検出された情報量または記憶
された情報量に応じたパルス幅を有するパルス幅変調信
号を生成し出力する信号処理回路とを有するものであ
る。このため、マトリクスの列方向に延伸し対応する列
の単位セル回路にそれぞれ接続する複数の第１のバスラ
インと、マトリクスの行方向に延伸し対応する行の単位
セル回路にそれぞれ接続する複数の第２のバスラインと
を有し、第１のバスラインのうち少なくとも１のバスラ
インを選択し、選択されたバスラインを通して単位セル
回路にパルス幅変調信号を生成するための制御信号を供
給する手段と、第２のバスラインのうち少なくとも１の
バスラインを選択し、選択されたバスラインを通して少
なくとも１のパルス幅変調信号を読み出す手段を有する
ものである。
マトリクス状に配置された複数の単位セル回路を有し、
ここで、この単位セル回路は２次元情報の所定部分の情
報量を検出する検出器と、該検出器で検出された情報量
を記憶する記憶回路を含み検出された情報量または記憶
された情報量に応じたパルス幅を有するパルス幅変調信
号を生成し出力する信号処理回路とを有するものであ
る。このため、マトリクスの列方向に延伸し対応する列
の単位セル回路にそれぞれ接続する複数の第１のバスラ
インと、マトリクスの行方向に延伸し対応する行の単位
セル回路にそれぞれ接続する複数の第２のバスラインと
を有し、第１のバスラインのうち少なくとも１のバスラ
インを選択し、選択されたバスラインを通して単位セル
回路にパルス幅変調信号を生成するための制御信号を供
給する手段と、第２のバスラインのうち少なくとも１の
バスラインを選択し、選択されたバスラインを通して少
なくとも１のパルス幅変調信号を読み出す手段を有する
ものである。
【００１１】そして、上記２次元情報処理装置におい
て、該制御信号はランプ信号を含み、パルス幅変調信号
はランプ信号の電圧上昇開始時に立ち上がり検出器の検
出した情報量により定まる電圧とランプ信号の電圧が一
致する時に立ち下がる信号である。また２次元情報とし
て光イメージ情報に適用することができ、この場合、検
出器は光検出器である。
て、該制御信号はランプ信号を含み、パルス幅変調信号
はランプ信号の電圧上昇開始時に立ち上がり検出器の検
出した情報量により定まる電圧とランプ信号の電圧が一
致する時に立ち下がる信号である。また２次元情報とし
て光イメージ情報に適用することができ、この場合、検
出器は光検出器である。
【００１２】また、第１のバスラインを選択する手段は
第１のバスラインのうち任意の１のバスラインを指定す
る手段を含み、読出し手段は指定された列の１個または
複数の単位セル回路において生成されたパルス幅変調信
号を第２のバスラインを通して読み出す手段を含むもの
である。さらに、２次元パターン等のスキャンを行うた
め、第１のバスラインを選択する手段は第１のバスライ
ンを順次スキャンするように選択してして順次ランプ信
号を供給する手段を含み、読出し手段は第２のバスライ
ン通しこの生成されたパルス幅変調信号を順次読み出す
手段を含むものである。
第１のバスラインのうち任意の１のバスラインを指定す
る手段を含み、読出し手段は指定された列の１個または
複数の単位セル回路において生成されたパルス幅変調信
号を第２のバスラインを通して読み出す手段を含むもの
である。さらに、２次元パターン等のスキャンを行うた
め、第１のバスラインを選択する手段は第１のバスライ
ンを順次スキャンするように選択してして順次ランプ信
号を供給する手段を含み、読出し手段は第２のバスライ
ン通しこの生成されたパルス幅変調信号を順次読み出す
手段を含むものである。
【００１３】また、加算処理を実現するため、本発明の
信号処理回路はパルス幅変調信号を出力するのに電流源
駆動の出力回路を用い、第１のバスラインを選択する手
段は各バスラインを同時に選択してランプ信号を加える
手段を含み、読出し手段は行方向の各単位セル回路から
出力されたパルス幅変調信号電流をバスラインで加算
し、電荷の形で行方向の各単位セル回路から出力された
パルス幅変調信号による情報の和を求める手段を含むも
のである。
信号処理回路はパルス幅変調信号を出力するのに電流源
駆動の出力回路を用い、第１のバスラインを選択する手
段は各バスラインを同時に選択してランプ信号を加える
手段を含み、読出し手段は行方向の各単位セル回路から
出力されたパルス幅変調信号電流をバスラインで加算
し、電荷の形で行方向の各単位セル回路から出力された
パルス幅変調信号による情報の和を求める手段を含むも
のである。
【００１４】さらに積和演算を実行するため、加算のた
めに検出された情報に所定の係数を掛けてパルス幅変調
信号として出力するために、第１のバスラインにそれぞ
れ供給されるランプ信号は上記所定の係数に対応する所
定の傾きをそれぞれ有するものである。
めに検出された情報に所定の係数を掛けてパルス幅変調
信号として出力するために、第１のバスラインにそれぞ
れ供給されるランプ信号は上記所定の係数に対応する所
定の傾きをそれぞれ有するものである。
【００１５】また、画像圧縮処理で頻繁に使われる離散
的コサイン変換に適用するため、読出し手段は所定の係
数が正または負の極性を有する場合には正係数と負係数
に分けて和をもとめた後に両者の差を求める手段を有す
るものである。さらに、他の方法として、第２のバスラ
インがそれぞれ係数が正の場合の出力を受ける正極性バ
スラインと係数が負の場合の出力を受ける負極性バスラ
インを有し、読出し手段は正極性バスラインで加算され
た電流と負極性バスラインで加算された電流との差を求
める手段を有するものである。
的コサイン変換に適用するため、読出し手段は所定の係
数が正または負の極性を有する場合には正係数と負係数
に分けて和をもとめた後に両者の差を求める手段を有す
るものである。さらに、他の方法として、第２のバスラ
インがそれぞれ係数が正の場合の出力を受ける正極性バ
スラインと係数が負の場合の出力を受ける負極性バスラ
インを有し、読出し手段は正極性バスラインで加算され
た電流と負極性バスラインで加算された電流との差を求
める手段を有するものである。
【００１６】そして、本発明は画像や図形の処理に重要
な２次元情報のパターンエッジの存在と位置を求めるた
めに、第１および第２のバスライン選択手段が隣接する
２つの単位セル回路を選択し、読出し手段は２つの単位
セル回路から出力されたパルス幅変調信号のパルス幅の
差を求め閾値と比較する手段を有するものである。
な２次元情報のパターンエッジの存在と位置を求めるた
めに、第１および第２のバスライン選択手段が隣接する
２つの単位セル回路を選択し、読出し手段は２つの単位
セル回路から出力されたパルス幅変調信号のパルス幅の
差を求め閾値と比較する手段を有するものである。
【００１７】
【発明の実施の形態】パルス変調信号は振幅は２値であ
るが、時間軸の量に情報を乗せた信号であり、パルス幅
（ＰＷＭ）変調信号、パルス位相（ＰＰＭ）変調信号、
パルス密度（ＰＤＭ）変調信号がある。この中でパルス
幅変調（ＰＷＭ）はパルス幅にアナログ的な情報を持た
せた信号で、アナログ信号とデジタル信号の中間に位置
する。このＰＷＭ信号を用いた回路によりアナログとデ
ジタルの両方の長所を活用したアナログデジタル融合回
路を構成することができる。ＰＷＭ信号は１個のパルス
で多ビットの情報を表現するので、データ転送や演算の
際に消費するエネルギーが小さい。また、ＰＷＭ信号を
電流値として加算することにより並列に多数の信号の和
を演算することができる。並列に加算するので、演算能
力が高く、アナログ動作であるために、消費電力が小さ
い。これらの原理的な構成については電子情報通信学会
英文論文誌（Ａ）IEICE TRANS. FUNDAMENTALS,VOL.E7
9-A,NO.2 FEBRUARY 1996 PP.145 〜157 “A Concept of
Analog-Digital Merged Circuit Architecture for Fu
ture VLSI's ” Atsusi IWATA , Makoto NAGATA に述べ
られている。
るが、時間軸の量に情報を乗せた信号であり、パルス幅
（ＰＷＭ）変調信号、パルス位相（ＰＰＭ）変調信号、
パルス密度（ＰＤＭ）変調信号がある。この中でパルス
幅変調（ＰＷＭ）はパルス幅にアナログ的な情報を持た
せた信号で、アナログ信号とデジタル信号の中間に位置
する。このＰＷＭ信号を用いた回路によりアナログとデ
ジタルの両方の長所を活用したアナログデジタル融合回
路を構成することができる。ＰＷＭ信号は１個のパルス
で多ビットの情報を表現するので、データ転送や演算の
際に消費するエネルギーが小さい。また、ＰＷＭ信号を
電流値として加算することにより並列に多数の信号の和
を演算することができる。並列に加算するので、演算能
力が高く、アナログ動作であるために、消費電力が小さ
い。これらの原理的な構成については電子情報通信学会
英文論文誌（Ａ）IEICE TRANS. FUNDAMENTALS,VOL.E7
9-A,NO.2 FEBRUARY 1996 PP.145 〜157 “A Concept of
Analog-Digital Merged Circuit Architecture for Fu
ture VLSI's ” Atsusi IWATA , Makoto NAGATA に述べ
られている。
【００１８】本発明はこのＰＷＭ信号の高精度・低エネ
ルギの情報転送および演算能力を利用して (1) ２次元の記憶部から効率的に情報を取り出すこと、
および、(2) 並列演算能力を利用して情報を圧縮、特徴
抽出して取り出すものである。（例えば、２次元データ
の和の演算、積和演算および空間フィルタとしての適
用、エッジの検出、およびエッジ数の和の演算など。） 本発明の実施の形態を以下に図面を参照して説明する。
以下の詳細な説明および図面の記載において、同様の要
素は同様の参照番号により表される。なお、ここに記載
された本発明の実施例は単なる一例であり、本発明はこ
こで説明される実施の態様に限定されるものではない。
以下の実施例は多様に変形することが可能である。
ルギの情報転送および演算能力を利用して (1) ２次元の記憶部から効率的に情報を取り出すこと、
および、(2) 並列演算能力を利用して情報を圧縮、特徴
抽出して取り出すものである。（例えば、２次元データ
の和の演算、積和演算および空間フィルタとしての適
用、エッジの検出、およびエッジ数の和の演算など。） 本発明の実施の形態を以下に図面を参照して説明する。
以下の詳細な説明および図面の記載において、同様の要
素は同様の参照番号により表される。なお、ここに記載
された本発明の実施例は単なる一例であり、本発明はこ
こで説明される実施の態様に限定されるものではない。
以下の実施例は多様に変形することが可能である。
【００１９】実施例（１） 図１（ａ）に示すように、単位セル回路１を２次元のマ
トリックス状に配置する。各単位セル回路１はアドレス
ランプ波形発生回路２から列方向に延伸する複数のアド
レス線３に接続している。なお、アドレス線３は他の信
号線を含むバスラインの一部として形成することができ
る。各アドレス線３は選択された各セルにランプ信号お
よびランプ開始信号を含む制御信号を供給する回路であ
るアドレスランプ波形発生回路２に接続されている。各
単位セル回路１の出力回路は行方向に延伸する複数バス
ライン４に接続されており、バスライン４はパルス幅変
調出力信号を読み出すパルス幅／電荷検出回路５に接続
されている。外部からの２次元光情報を入力する場合は
このマトリクス全面に光をあてる。図１（ｂ）には入力
した光情報をこの２次元情報処理装置により処理して２
次元表示した出力の例が示されている。
トリックス状に配置する。各単位セル回路１はアドレス
ランプ波形発生回路２から列方向に延伸する複数のアド
レス線３に接続している。なお、アドレス線３は他の信
号線を含むバスラインの一部として形成することができ
る。各アドレス線３は選択された各セルにランプ信号お
よびランプ開始信号を含む制御信号を供給する回路であ
るアドレスランプ波形発生回路２に接続されている。各
単位セル回路１の出力回路は行方向に延伸する複数バス
ライン４に接続されており、バスライン４はパルス幅変
調出力信号を読み出すパルス幅／電荷検出回路５に接続
されている。外部からの２次元光情報を入力する場合は
このマトリクス全面に光をあてる。図１（ｂ）には入力
した光情報をこの２次元情報処理装置により処理して２
次元表示した出力の例が示されている。
【００２０】図２（ａ）に単位セル回路１の構成例を、
同（ｂ）にその動作タイミングチャートを示す。単位セ
ル回路１は光検出器６とこれに接続された信号処理回路
７を有する。信号処理回路７は、光検出器６で検出され
た光情報の大きさに対応したパルス幅のＰＷＭパルスを
発生する機能を有し、この実施例においては記憶回路
８、コンパレータ９、ＡＮＤ回路１０、および出力回路
１１を有する。光検出器６として例えばＬＳＩ技術で実
現できるＰＮ接合やフォトトランジスタを用い、光は電
流に変換され一定の期間積分されて電荷として記憶回路
８に記憶される。コンパレータ９はこの記憶された電荷
により定まる電圧と、アドレス線３を通して供給される
直線的に変化するランプ信号の電圧とを比較する。ラン
プ信号の電圧上昇が開始する時刻にＰＷＭ信号を立ちあ
げ、セルに記憶された電荷により定まる電圧と供給され
たランプ信号電圧が一致する時をコンパレータ９で検出
してＰＷＭ信号を立ち下げる。コンパレータ９およびラ
ンプ開始信号線１２に接続されたＡＮＤ回路１０はラン
プ開始信号とコンパレータ９からの出力信号によりＰＷ
Ｍパルスの立ち上げ立ち下げ時を制御し、この制御に基
づきＡＮＤ回路１０に接続された出力回路１１は光検出
器６の出力の大きさに対応した幅のＰＷＭ信号を発生す
る。
同（ｂ）にその動作タイミングチャートを示す。単位セ
ル回路１は光検出器６とこれに接続された信号処理回路
７を有する。信号処理回路７は、光検出器６で検出され
た光情報の大きさに対応したパルス幅のＰＷＭパルスを
発生する機能を有し、この実施例においては記憶回路
８、コンパレータ９、ＡＮＤ回路１０、および出力回路
１１を有する。光検出器６として例えばＬＳＩ技術で実
現できるＰＮ接合やフォトトランジスタを用い、光は電
流に変換され一定の期間積分されて電荷として記憶回路
８に記憶される。コンパレータ９はこの記憶された電荷
により定まる電圧と、アドレス線３を通して供給される
直線的に変化するランプ信号の電圧とを比較する。ラン
プ信号の電圧上昇が開始する時刻にＰＷＭ信号を立ちあ
げ、セルに記憶された電荷により定まる電圧と供給され
たランプ信号電圧が一致する時をコンパレータ９で検出
してＰＷＭ信号を立ち下げる。コンパレータ９およびラ
ンプ開始信号線１２に接続されたＡＮＤ回路１０はラン
プ開始信号とコンパレータ９からの出力信号によりＰＷ
Ｍパルスの立ち上げ立ち下げ時を制御し、この制御に基
づきＡＮＤ回路１０に接続された出力回路１１は光検出
器６の出力の大きさに対応した幅のＰＷＭ信号を発生す
る。
【００２１】なおこの信号処理回路７は任意のタイプの
もので良く、光検出器６の出力の大きさに対応した幅の
ＰＷＭ信号を発生する回路であればいかなる構成のもの
であっても良い。なお、単位セルに入力される外部から
の２次元情報は光情報のみならず電気情報であってもよ
い。この場合は光検出器６に替えて電気情報を検出する
検出器が接続される。また、検出された情報を特に記憶
回路に記憶させておくことなく直ちにＰＷＭ信号に変換
しても良い。
もので良く、光検出器６の出力の大きさに対応した幅の
ＰＷＭ信号を発生する回路であればいかなる構成のもの
であっても良い。なお、単位セルに入力される外部から
の２次元情報は光情報のみならず電気情報であってもよ
い。この場合は光検出器６に替えて電気情報を検出する
検出器が接続される。また、検出された情報を特に記憶
回路に記憶させておくことなく直ちにＰＷＭ信号に変換
しても良い。
【００２２】アドレスランプ波形発生回路２は、所望の
列の複数の単位セルにアドレス線３を通してランプ信号
を同時に供給する機能を有する。図３に示すように指定
されたアドレス線（ #１、 #４）にランプ信号が順次加
えられると、これに接続された単位セル回路の情報を行
ごとにＰＷＭ信号として読み出すことができる。この動
作により任意の列にランダムアクセスすることができ
る。
列の複数の単位セルにアドレス線３を通してランプ信号
を同時に供給する機能を有する。図３に示すように指定
されたアドレス線（ #１、 #４）にランプ信号が順次加
えられると、これに接続された単位セル回路の情報を行
ごとにＰＷＭ信号として読み出すことができる。この動
作により任意の列にランダムアクセスすることができ
る。
【００２３】各セルの情報を順次スキャンして読み出す
場合は、ランプ信号を順次アドレス線に供給する。図４
に示すように、順次左のアドレス線から各列（ #０〜 #
４）にランプ信号を加えるようにすれば、行方向に左か
ら右にスキャンして各列のセル情報をＰＷＭパルスとし
て出力することができる。この動作は各行に関して並列
的に動作可能であるので、２次元情報を高速に情報を読
み出すことができる。また、列方向にも選択信号を設け
て１行分出力した後に、次の行を選択するようにすれ
ば、２次元情報のシリアルスキャンも可能である。な
お、上記各動作において行と列を入れ替えた構成にする
ことも勿論可能である。
場合は、ランプ信号を順次アドレス線に供給する。図４
に示すように、順次左のアドレス線から各列（ #０〜 #
４）にランプ信号を加えるようにすれば、行方向に左か
ら右にスキャンして各列のセル情報をＰＷＭパルスとし
て出力することができる。この動作は各行に関して並列
的に動作可能であるので、２次元情報を高速に情報を読
み出すことができる。また、列方向にも選択信号を設け
て１行分出力した後に、次の行を選択するようにすれ
ば、２次元情報のシリアルスキャンも可能である。な
お、上記各動作において行と列を入れ替えた構成にする
ことも勿論可能である。
【００２４】ＰＷＭ信号のダイナミックレンジは最大パ
ルス幅／時間分解能で決る。扱う情報に応じて適当なダ
イナミックレンジを設定することができるのはいうまで
もない。ＣＣＤイメージデバイスではアナログの電荷が
そのまま転送ライン上で伝送されるためにクロストーク
などの雑音が発生しやすいが、本発明においては電荷は
単位セル内でＰＷＭ信号に変換される。ＰＷＭ信号を用
いるとバスラインなど情報を伝達する経路での信号品質
の劣化が生じにくい。
ルス幅／時間分解能で決る。扱う情報に応じて適当なダ
イナミックレンジを設定することができるのはいうまで
もない。ＣＣＤイメージデバイスではアナログの電荷が
そのまま転送ライン上で伝送されるためにクロストーク
などの雑音が発生しやすいが、本発明においては電荷は
単位セル内でＰＷＭ信号に変換される。ＰＷＭ信号を用
いるとバスラインなど情報を伝達する経路での信号品質
の劣化が生じにくい。
【００２５】図５に単位セル回路１にＣＭＯＳを用いた
他の具体的な回路例を示す。（ａ）はその基本回路の構
成であり、光検出器６としてフォトトランジスタ１３を
使用し、記憶回路８としてシャッタスイッチとしてのＭ
ＯＳトランジスタ１６およびコンデンサ１７の組合せを
用い、コンパレータ９はリセット用の帰還スイッチ１５
を設けたＣＭＯＳインバータ１４で構成される。（ｂ）
はこの回路のリセット時の動作を示し、（ｃ）は入力積
分の動作を示し、（ｄ）は電荷−ＰＷＭ変換の動作を示
す。
他の具体的な回路例を示す。（ａ）はその基本回路の構
成であり、光検出器６としてフォトトランジスタ１３を
使用し、記憶回路８としてシャッタスイッチとしてのＭ
ＯＳトランジスタ１６およびコンデンサ１７の組合せを
用い、コンパレータ９はリセット用の帰還スイッチ１５
を設けたＣＭＯＳインバータ１４で構成される。（ｂ）
はこの回路のリセット時の動作を示し、（ｃ）は入力積
分の動作を示し、（ｄ）は電荷−ＰＷＭ変換の動作を示
す。
【００２６】図６にこの回路の動作波形／タイミングチ
ャートを示す。まず回路がリセットされ（図５
（ｂ））、コンパレータ９の帰還スイッチ１５と記憶回
路８のシャッタスイッチ１６を導通（ＯＮ）にしてイン
バータ１４の閾値電圧のバラツキを補償した電荷がコン
デンサ１７に蓄えられる。続いて、フォトトランジスタ
１３により２次元パターンの各画素の対応する光が検出
され、検出された光に対応する光電流がシャッタスイッ
チ１６を通してコンデンサ１７に蓄えられる（図５
（ｃ））。次にシャッタ１９からのシャッタ信号により
シャッタスイッチ１６をＯＦＦにした後で、アドレスラ
ンプ信号をコンデンサ１７のもう一方の端子１８に加え
る（図５（ｄ））。コンデンサ１７の電荷は保持される
ので、ランプ波形の下降につれてインバータの入力電圧
も下降し、閾値電圧になるとインバータ１４の出力が反
転する。ＰＷＭ信号はランプ波形の立上げ開始時にセッ
トされコンパレータ９の上記反転時にリセットされるフ
リップフロップ（図示せず）を接続することにより生成
することができる。
ャートを示す。まず回路がリセットされ（図５
（ｂ））、コンパレータ９の帰還スイッチ１５と記憶回
路８のシャッタスイッチ１６を導通（ＯＮ）にしてイン
バータ１４の閾値電圧のバラツキを補償した電荷がコン
デンサ１７に蓄えられる。続いて、フォトトランジスタ
１３により２次元パターンの各画素の対応する光が検出
され、検出された光に対応する光電流がシャッタスイッ
チ１６を通してコンデンサ１７に蓄えられる（図５
（ｃ））。次にシャッタ１９からのシャッタ信号により
シャッタスイッチ１６をＯＦＦにした後で、アドレスラ
ンプ信号をコンデンサ１７のもう一方の端子１８に加え
る（図５（ｄ））。コンデンサ１７の電荷は保持される
ので、ランプ波形の下降につれてインバータの入力電圧
も下降し、閾値電圧になるとインバータ１４の出力が反
転する。ＰＷＭ信号はランプ波形の立上げ開始時にセッ
トされコンパレータ９の上記反転時にリセットされるフ
リップフロップ（図示せず）を接続することにより生成
することができる。
【００２７】上記動作は光入力による電荷の蓄積と、Ｐ
ＷＭ信号の発生をシリアルに実行するようなタイミング
で動作させたものであるが、これをパイプライン的に並
列動作させることもできる。
ＷＭ信号の発生をシリアルに実行するようなタイミング
で動作させたものであるが、これをパイプライン的に並
列動作させることもできる。
【００２８】図７に５ライン構成のアドレスランプ波形
発生回路２の１実施例を示す。各ラインはそれぞれＣＭ
ＯＳスイッチ２０、電荷積分用のコンデンサ２２、およ
びコンデンサ２２の電荷放電時の定電流Ｉを発生するた
めのＭＯＳトランジスタ２１で構成されている。ランプ
制御信号ＣＴがハイレベルになると定電流Ｉでコンデン
サ２２の電荷を接地２３へ放電するので、コンデンサ２
２の電圧が直線的に低下する。またＣＴがローレベルに
なるとコンデンサ２２は急速に充電されてランプ信号は
正電源２４の電圧Ｖｄｄになる。ランプ信号（ＲＰ０〜
ＲＰ４）の波形の傾きはＭＯＳトランジスタ２１のチャ
ネル幅、およびゲートバイアス電圧（ＶＢ０〜ＶＢ４）
を制御することにより任意に設定できる。傾きはｄＶ／
ｄｔ＝Ｉ／Ｃｔとなる。ただし、Ｃｔはコンデンサ２２
の容量にランプ信号を供給する配線やそれにつながる負
荷回路の寄生容量を加算したものである。各列に加えら
れるランプ信号（ＲＰ０〜ＲＰ４）は、各列に設けられ
た同一の回路により生成される。集積回路チップ上では
素子の相対バラツキは小さいので、ランプ信号ＲＰの相
対精度は高い。
発生回路２の１実施例を示す。各ラインはそれぞれＣＭ
ＯＳスイッチ２０、電荷積分用のコンデンサ２２、およ
びコンデンサ２２の電荷放電時の定電流Ｉを発生するた
めのＭＯＳトランジスタ２１で構成されている。ランプ
制御信号ＣＴがハイレベルになると定電流Ｉでコンデン
サ２２の電荷を接地２３へ放電するので、コンデンサ２
２の電圧が直線的に低下する。またＣＴがローレベルに
なるとコンデンサ２２は急速に充電されてランプ信号は
正電源２４の電圧Ｖｄｄになる。ランプ信号（ＲＰ０〜
ＲＰ４）の波形の傾きはＭＯＳトランジスタ２１のチャ
ネル幅、およびゲートバイアス電圧（ＶＢ０〜ＶＢ４）
を制御することにより任意に設定できる。傾きはｄＶ／
ｄｔ＝Ｉ／Ｃｔとなる。ただし、Ｃｔはコンデンサ２２
の容量にランプ信号を供給する配線やそれにつながる負
荷回路の寄生容量を加算したものである。各列に加えら
れるランプ信号（ＲＰ０〜ＲＰ４）は、各列に設けられ
た同一の回路により生成される。集積回路チップ上では
素子の相対バラツキは小さいので、ランプ信号ＲＰの相
対精度は高い。
【００２９】実施例（２） 実施例（２）は，図８に示すように行方向のセル情報の
和を並列演算する実施例（１）の構成において，単位セ
ル回路１のＰＷＭ信号を出力する出力回路１１を電流源
駆動回路２５にしたものである。図８（ｃ）において電
流源駆動回路２５の具体的回路については特に示してい
ないが、所望の電流源駆動回路を用いることができる。
なお，（ｃ）においては単位セル回路１の出力回路のみ
を示し他は省略して記載してある。
和を並列演算する実施例（１）の構成において，単位セ
ル回路１のＰＷＭ信号を出力する出力回路１１を電流源
駆動回路２５にしたものである。図８（ｃ）において電
流源駆動回路２５の具体的回路については特に示してい
ないが、所望の電流源駆動回路を用いることができる。
なお，（ｃ）においては単位セル回路１の出力回路のみ
を示し他は省略して記載してある。
【００３０】図８（ａ）は図形情報を行方向および列方
向に投影するための回路の構成例であり、図８（ｂ）は
そのタイミングチャートである。電流源駆動回路２５は
出力インピーダンスが高いので、各セルからのパルス電
流がバスライン４で加算される。
向に投影するための回路の構成例であり、図８（ｂ）は
そのタイミングチャートである。電流源駆動回路２５は
出力インピーダンスが高いので、各セルからのパルス電
流がバスライン４で加算される。
【００３１】アドレスランプ波形発生回路２は各列のア
ドレス線３に同時にランプ信号を加えてＰＷＭ信号出力
を発生させる機能を有し、バスライン４の出力電流を積
分すると、電荷の形で行方向のすべてのセルの情報の和
を求めることができる。この動作により、行方向の各セ
ルの情報をアナログ的に並列に加算できる。加算結果は
電荷検出回路／電荷−デジタル変換回路２６によりデジ
タルデータとして出力される。電荷検出回路／電荷−デ
ジタル変換回路２６は各バスラインに出力された電荷を
それぞれ検出し、その電荷をデジタル量に変換して出力
できる回路ならば任意の構成で良い。
ドレス線３に同時にランプ信号を加えてＰＷＭ信号出力
を発生させる機能を有し、バスライン４の出力電流を積
分すると、電荷の形で行方向のすべてのセルの情報の和
を求めることができる。この動作により、行方向の各セ
ルの情報をアナログ的に並列に加算できる。加算結果は
電荷検出回路／電荷−デジタル変換回路２６によりデジ
タルデータとして出力される。電荷検出回路／電荷−デ
ジタル変換回路２６は各バスラインに出力された電荷を
それぞれ検出し、その電荷をデジタル量に変換して出力
できる回路ならば任意の構成で良い。
【００３２】当然、行と列を入れ替えることにより、列
方向の和を並列に演算することもできる。即ち、図８
（ａ）に示すように各行にもアドレスランプ波形発生回
路２を、各列にも電荷検出回路／電荷−デジタル変換回
路２６を接続することができる。加算結果は電荷検出回
路／電荷−デジタル変換回路２６によりデジタルデータ
として出力される。行方向と列方向の加算は適切な制御
回路（図示せず）により交互に行われることはいうまで
もない。この処理により得られる情報は、図形情報をｘ
方向（図８（ａ）における横方向）およびＹ方向（同縦
方向）に投影した時のプロファイルであり、図形の特徴
情報として有用である。
方向の和を並列に演算することもできる。即ち、図８
（ａ）に示すように各行にもアドレスランプ波形発生回
路２を、各列にも電荷検出回路／電荷−デジタル変換回
路２６を接続することができる。加算結果は電荷検出回
路／電荷−デジタル変換回路２６によりデジタルデータ
として出力される。行方向と列方向の加算は適切な制御
回路（図示せず）により交互に行われることはいうまで
もない。この処理により得られる情報は、図形情報をｘ
方向（図８（ａ）における横方向）およびＹ方向（同縦
方向）に投影した時のプロファイルであり、図形の特徴
情報として有用である。
【００３３】実施例（３） 実施例（３）は、実施例（２）の構成により積和演算を
行うものである。図９に各単位セル１に記憶された情報
量（コンデンサの電圧）の値に係数を掛けてそれらの和
を出力する場合のタイムチャートを示す。各列に傾きの
異なるランプ信号を加えることによって、各セル出力に
係数をかけた総和つまり積和演算を実現するものであ
る。ランプ信号の傾きはアドレスランプ波形発生回路２
の定電流用のＭＯＳトランジスタ２１に掛かるバイアス
電圧ＶＢにより制御される。各セルの情報量に対応する
電圧はランプ信号と比較されるので、ランプ信号の傾き
が大きい程単位セルに蓄積された情報量に掛かる係数は
小さく、傾きが小さい程係数が大きいことになる。各Ｐ
ＷＭ信号は電流源出力としてバスライン４を通して電荷
として積分される。この電荷量が積和演算の結果とな
る。これにより、例えば１次元の空間フィルタ演算を並
列に実行することができる。当然に、行と列を入れ替え
ることにより、列方向の積和演算をすることもできる。
行うものである。図９に各単位セル１に記憶された情報
量（コンデンサの電圧）の値に係数を掛けてそれらの和
を出力する場合のタイムチャートを示す。各列に傾きの
異なるランプ信号を加えることによって、各セル出力に
係数をかけた総和つまり積和演算を実現するものであ
る。ランプ信号の傾きはアドレスランプ波形発生回路２
の定電流用のＭＯＳトランジスタ２１に掛かるバイアス
電圧ＶＢにより制御される。各セルの情報量に対応する
電圧はランプ信号と比較されるので、ランプ信号の傾き
が大きい程単位セルに蓄積された情報量に掛かる係数は
小さく、傾きが小さい程係数が大きいことになる。各Ｐ
ＷＭ信号は電流源出力としてバスライン４を通して電荷
として積分される。この電荷量が積和演算の結果とな
る。これにより、例えば１次元の空間フィルタ演算を並
列に実行することができる。当然に、行と列を入れ替え
ることにより、列方向の積和演算をすることもできる。
【００３４】通常の画像圧縮処理で頻繁に使われる離散
的コサイン変換においては、コサインの係数をかけて和
を求める必要がある。コサインの係数には正負があるの
で、このような両極性の演算の場合には図１０に示すよ
うに、正の出力と負の出力をシリアルに出力し、両者の
差を求めて符号を付加すればよい。
的コサイン変換においては、コサインの係数をかけて和
を求める必要がある。コサインの係数には正負があるの
で、このような両極性の演算の場合には図１０に示すよ
うに、正の出力と負の出力をシリアルに出力し、両者の
差を求めて符号を付加すればよい。
【００３５】又は、図１１に示すのように正極性のバス
２７と負極性のバス２８を設けて、係数の極性に応じて
どちらかのバスで積分してそれらの差を求めることによ
っても離散的コサイン変換を実現できる。
２７と負極性のバス２８を設けて、係数の極性に応じて
どちらかのバスで積分してそれらの差を求めることによ
っても離散的コサイン変換を実現できる。
【００３６】実施例（４） 実施例（４）は実施例（３）において、電荷検出回路／
電荷−デジタル変換回路２６に換えてエッジ検出回路２
９を接続したものである。かかる構成により２次元パタ
ーンのエッジを検出できる。図１２に示すように、２種
類のバスライン３０、３１を設け、偶数番目のセルと奇
数番目のセルのＰＷＭ電流出力をそれぞれ偶数バスライ
ン３０と奇数バスライン３１に接続する。任意のセルと
これに隣接するセルにランプ信号を与えて、各々のセル
のＰＷＭ信号出力を偶／奇バスラインを通して排他的論
理和回路（ＥＸＯＲ回路）３２に加えることによりパル
ス幅の差の演算を行う。このパルス幅が一定の閾値を越
えた場合にエッジと認識する。ＥＸＯＲ回路３２の出力
と偶数バス３０／奇数バス３１のＡＮＤをとることによ
りエッジの符号（左＞右、右＞左）を知ることができ
る。そして、図１３（ａ）に示すように、ランプ信号を
アドレスとしてエッジの位置を読み出すことができる。
このエッジ情報は画像や図形の処理に極めて重要であ
る。
電荷−デジタル変換回路２６に換えてエッジ検出回路２
９を接続したものである。かかる構成により２次元パタ
ーンのエッジを検出できる。図１２に示すように、２種
類のバスライン３０、３１を設け、偶数番目のセルと奇
数番目のセルのＰＷＭ電流出力をそれぞれ偶数バスライ
ン３０と奇数バスライン３１に接続する。任意のセルと
これに隣接するセルにランプ信号を与えて、各々のセル
のＰＷＭ信号出力を偶／奇バスラインを通して排他的論
理和回路（ＥＸＯＲ回路）３２に加えることによりパル
ス幅の差の演算を行う。このパルス幅が一定の閾値を越
えた場合にエッジと認識する。ＥＸＯＲ回路３２の出力
と偶数バス３０／奇数バス３１のＡＮＤをとることによ
りエッジの符号（左＞右、右＞左）を知ることができ
る。そして、図１３（ａ）に示すように、ランプ信号を
アドレスとしてエッジの位置を読み出すことができる。
このエッジ情報は画像や図形の処理に極めて重要であ
る。
【００３７】また図１３（ｂ）に示すように、偶数／奇
数セルへの２つのランプ波形を行方向に順次スキャンし
てＥＸＯＲ回路３２に加えて偶数／奇数セルの出力信号
の差を出力し、閾値を越えた出力を２値化回路３３で２
値化し，そのパルス数を計数回路３４で計数することに
より、行方向のエッジ数の和を求めることができる。列
方向にスキャンすれば列方向のエッジ数の和を求めるこ
ともできる。この情報も図形の特徴情報として有用であ
る。２値化回路３３および計数回路３４は任意の回路を
用いることができ、また、閾値との比較は任意の比較回
路（図示せず）により行われる。
数セルへの２つのランプ波形を行方向に順次スキャンし
てＥＸＯＲ回路３２に加えて偶数／奇数セルの出力信号
の差を出力し、閾値を越えた出力を２値化回路３３で２
値化し，そのパルス数を計数回路３４で計数することに
より、行方向のエッジ数の和を求めることができる。列
方向にスキャンすれば列方向のエッジ数の和を求めるこ
ともできる。この情報も図形の特徴情報として有用であ
る。２値化回路３３および計数回路３４は任意の回路を
用いることができ、また、閾値との比較は任意の比較回
路（図示せず）により行われる。
【００３８】この動作は各行に対して並列に実行でき
る。当然、行と列を入替えた構成もできる。１次元に投
影されたプロファイル、エッジの形、およびエッジの数
により図形の特徴が表されるので、これを基準のテンプ
レートと比較して最も類似したものを選択することによ
り、図形の認識機能を実現することができる。
る。当然、行と列を入替えた構成もできる。１次元に投
影されたプロファイル、エッジの形、およびエッジの数
により図形の特徴が表されるので、これを基準のテンプ
レートと比較して最も類似したものを選択することによ
り、図形の認識機能を実現することができる。
【００３９】
【発明の効果】以上説明したように、この発明によれば
次のような効果を奏する。センサーの２次元のセンサー
面上で各セル間の情報を処理するので、従来のシリアル
スキャンのＣＣＤイメージセンサーでは実現できないよ
うな高度な処理を実現できる。ＰＷＭ信号によるアナロ
グ・デジタル融合回路を用いているので、素子数を１〜
２桁少なくできる。つまり、素子数が少ないので、小チ
ップ面積で経済的に実現できる。多数の入力を並列にア
ナログ的に演算するので処理能力を１桁以上向上でき
る。回路ノード数が少なく、電圧遷移頻度が低いので消
費エネルギを１〜２桁小さくできる。０．１ミクロン以
下の微細なＣＭＯＳデバイス技術に適しているので、将
来の知能情報処理システムの基盤技術として産業に大き
なインパクトを与えるものと考えられる。
次のような効果を奏する。センサーの２次元のセンサー
面上で各セル間の情報を処理するので、従来のシリアル
スキャンのＣＣＤイメージセンサーでは実現できないよ
うな高度な処理を実現できる。ＰＷＭ信号によるアナロ
グ・デジタル融合回路を用いているので、素子数を１〜
２桁少なくできる。つまり、素子数が少ないので、小チ
ップ面積で経済的に実現できる。多数の入力を並列にア
ナログ的に演算するので処理能力を１桁以上向上でき
る。回路ノード数が少なく、電圧遷移頻度が低いので消
費エネルギを１〜２桁小さくできる。０．１ミクロン以
下の微細なＣＭＯＳデバイス技術に適しているので、将
来の知能情報処理システムの基盤技術として産業に大き
なインパクトを与えるものと考えられる。
【図１】（ａ）本発明に係る実施例１の２次元画像セン
サーを示す図。 （ｂ）２次元画像センサーによる２次元表示した出力を
示す図。
サーを示す図。 （ｂ）２次元画像センサーによる２次元表示した出力を
示す図。
【図２】（ａ）上記２次元画像センサーの単位セル回路
を示す図。 （ｂ）単位セル回路の動作タイミングチャートを示す
図。
を示す図。 （ｂ）単位セル回路の動作タイミングチャートを示す
図。
【図３】上記２次元画像センサーにおいて、任意のセル
をアドレスして出力出力を読み出す場合の動作タイムチ
ャートを示す図。
をアドレスして出力出力を読み出す場合の動作タイムチ
ャートを示す図。
【図４】上記２次元画像センサーにおいて、セルをスキ
ャンして光検出器出力を読み出す場合の動作タイムチャ
ートを示す図。
ャンして光検出器出力を読み出す場合の動作タイムチャ
ートを示す図。
【図５】上記２次元画像センサーのセル回路の具体的構
成例を示す図。 （ａ）基本回路構成を示す図、 （ｂ）リセット動作を
示す図、 （ｃ）入力積分動作を示す図、 （ｄ）電荷−ＰＷＭ変
換動作を示す図。
成例を示す図。 （ａ）基本回路構成を示す図、 （ｂ）リセット動作を
示す図、 （ｃ）入力積分動作を示す図、 （ｄ）電荷−ＰＷＭ変
換動作を示す図。
【図６】図５の回路の動作波形／タイミングチャートを
示す図。
示す図。
【図７】（ａ）上記２次元画像センサーのセル回路の５
ライン構成のアドレスランプ波形発生回路を示す図、お
よび（ｂ）回路の動作波形を示す図。
ライン構成のアドレスランプ波形発生回路を示す図、お
よび（ｂ）回路の動作波形を示す図。
【図８】（ａ）実施例２の行方向のセル情報の和を並列
演算する処理装置の構成を示す図，およびその（ｂ）タ
イミングチャートを示す図。（ｃ）は電流源駆動である
ことを示す図。
演算する処理装置の構成を示す図，およびその（ｂ）タ
イミングチャートを示す図。（ｃ）は電流源駆動である
ことを示す図。
【図９】上記実施例において行方向に各セル値に係数を
掛けて和を出力する場合のタイミングチャートを示す
図。
掛けて和を出力する場合のタイミングチャートを示す
図。
【図１０】上記実施例において行方向に各セル値に双極
性係数を掛けて和を出力する場合のタイムチャートを示
す図。
性係数を掛けて和を出力する場合のタイムチャートを示
す図。
【図１１】正極性のバスと負極性のバスを設けた本発明
の実施例を示す図。
の実施例を示す図。
【図１２】（ａ）本発明に係る実施例４のエッジ処理装
置の構成例を示す図。（ｂ）は検出結果の例を示す図。
置の構成例を示す図。（ｂ）は検出結果の例を示す図。
【図１３】（ａ）および（ｂ）は上記実施例におけるエ
ッジ処理動作のタイミングチャートを示す図。
ッジ処理動作のタイミングチャートを示す図。
１ 単位セル回路 ２ アドレスランプ波形発生回路 ３ アドレス線 ４ バスライン ５ パルス幅／電荷検出回路 ６ 光検出器 ７ 信号処理回路 ８ 記憶回路 ９ コンパレータ １０ ＡＮＤ回路 １１ 出力回路 １２ ランプ開始信号線 １３ フォトトランジスタ １４ インバータ １５ 帰還スイッチ １６ シャッタスイッチ １７ コンデンサ １８ 端子 １９ シャッタ ２０ ＣＭＯＳスイッチ ２１ 定電流用のＭＯＳトランジスタ ２２ コンデンサ ２３ 接地 ２４ 正電源 ２５ 電流源駆動回路 ２６ 電荷検出回路／電荷−デジタル変換回路 ２７ 正極性のバスライン ２８ 負極性のバスライン ２９ エッジ検出回路 ３０ 偶数バスライン ３１ 奇数バスライン ３２ ＥＸＯＲ回路 ３３ ２値化回路 ３４ 計数回路
Claims (10)
- 【請求項１】 ２次元にマトリクス状に配置された複数
の単位セル回路と、 ここで前記単位セル回路は２次元情報の所定部分の情報
量を検出する検出器と、前記検出器で検出された情報量
を記憶する記憶回路を含み検出された情報量または記憶
された情報量に応じたパルス幅を有するパルス幅変調信
号を生成し出力する信号処理回路とを有し、 マトリクスの列方向に延伸し対応する列の前記単位セル
回路にそれぞれ接続する複数の第１のバスラインと、 マトリクスの行方向に延伸し対応する行の前記単位セル
回路にそれぞれ接続する複数の第２のバスラインと、 前記第１のバスラインのうち少なくとも１のバスライン
を選択し、選択されたバスラインを通して前記単位セル
回路にパルス幅変調信号を生成するための制御信号を供
給する手段と、 前記第２のバスラインのうち少なくとも１のバスライン
を選択し、選択されたバスラインを通して少なくとも１
の前記パルス幅変調信号を読み出す手段を有することを
特徴とする２次元情報処理装置。 - 【請求項２】 前記制御信号はランプ信号を含み、前記
パルス幅変調信号は前記ランプ信号の電圧上昇開始時に
立ち上がり、前記検出器の検出した情報量により定まる
電圧と前記ランプ信号の電圧が一致する時に立ち下がる
信号であることを特徴とする請求項１記載の２次元情報
処理装置。 - 【請求項３】 前記２次元情報は光情報であり、前記検
出器は光検出器であることを特徴とする請求項１または
請求項２に記載の２次元情報処理装置。 - 【請求項４】 前記第１のバスラインを選択する手段は
前記第１のバスラインのうち任意の１のバスラインを指
定する手段を含み、前記読出し手段は指定された列の１
個または複数の単位セル回路において生成されたパルス
幅変調信号を前記第２のバスラインを通して読み出す手
段を含むことを特徴とする請求項１乃至請求項３のうち
いずれか１項に記載の２次元情報処理装置。 - 【請求項５】 前記第１のバスラインを選択する手段は
前記第１のバスラインを順次スキャンするように選択し
てして順次ランプ信号を供給する手段を含み、前記読出
し手段は前記第２のバスライン通し生成されたパルス幅
変調信号を順次読み出す手段を含むことを特徴とする請
求項１乃至請求項３のうちいずれか１項記載の２次元情
報処理装置。 - 【請求項６】 前記信号処理回路は前記パルス幅変調信
号を出力する電流源駆動の出力回路を有し、前記第１の
バスラインを選択する手段は各バスラインを同時に選択
してランプ信号を供給する手段を含み、前記読出し手段
は行方向の各単位セル回路から出力されたパルス幅変調
信号電流をバスラインで加算し、電荷の形で行方向の各
単位セル回路から出力されたパルス幅変調信号による情
報の和を求める手段を含むことを特徴とする請求項１乃
至請求項３のうちいずれか１項記載の２次元情報処理装
置。 - 【請求項７】 検出された情報量に所定の係数を掛けて
パルス幅変調信号として出力するために、前記第１のバ
スラインにそれぞれ供給される前記ランプ信号は前記所
定の係数に対応する所定の傾きをそれぞれ有することを
特徴とする請求項６記載の２次元情報処理装置。 - 【請求項８】 前記読出し手段は前記所定の係数が正ま
たは負の極性を有する場合には正係数と負係数に分けて
和をもとめた後に両者の差を求める手段を有することを
特徴とする請求項７記載の２次元情報処理装置。 - 【請求項９】 前記第２のバスラインはそれぞれ前記係
数が正の場合の出力を受ける正極性バスラインと前記係
数が負の場合の出力を受ける負極性バスラインを有し、
前記読出し手段は正極性バスラインで加算された電流と
負極性バスラインで加算された電流との差を求める手段
を有することを特徴とする請求項７記載の２次元情報処
理装置。 - 【請求項１０】 前記２次元情報のパターンエッジの存
在と位置を求めるために、前記第１および第２のバスラ
イン選択手段は隣接する２つの単位セル回路を選択し、
前記読出し手段は前記２つの単位セル回路から出力され
たパルス幅変調信号のパルス幅の差を求め閾値と比較す
る手段を有することを特徴とする請求項１乃至請求項３
および請求項６のうちのいずれか１項記載の２次元情報
処理装置。
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