JPH10256550A - Semiconductor device - Google Patents

Semiconductor device

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JPH10256550A
JPH10256550A JP27036797A JP27036797A JPH10256550A JP H10256550 A JPH10256550 A JP H10256550A JP 27036797 A JP27036797 A JP 27036797A JP 27036797 A JP27036797 A JP 27036797A JP H10256550 A JPH10256550 A JP H10256550A
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base layer
type base
formed
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JP27036797A
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Tsuneo Ogura
Shoichi Yamaguchi
常雄 小倉
正一 山口
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To reduce the on-resistance by injecting minority carriers from a second conductivity type injection layer disposed out of a minority carrier path and storing them in a first conductivity type base layer with a barrier layer to cause the conduction modulation. SOLUTION: First inter-trench regions T1 having a first surface structure composed of a p-type base layer 3 and n+-type source layer 4 and second inter-trench regions T2 having a second surface structure composed of a p+-type injection layer 20 on the base layer 2 are alternately disposed. A second hole- injecting gate electrode 21 is disposed on the surface of the injection layer 20. A positive voltage is applied to the first and second gate electrodes 7, 21 to inject holes h from the layer 20 into the base layer 2 and stored to cause the conduction modulation in the layer 2, thereby reducing the onresistance.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置に係わり、特に、電力用スイッチング素子として好適なバイポーラ型の半導体装置に関する。 The present invention relates to relates to a semiconductor device and, more particularly, to a semiconductor device suitable bipolar as power switching element.

【0002】 [0002]

【従来の技術】従来、1000V程度以下の耐圧を有するパワー半導体装置として、パワーMOSFETが用いられている。 Conventionally, as a power semiconductor device having the following breakdown voltage of about 1000V, the power MOSFET is used.

【0003】この種のパワーMOSFETとしては、ゲートを平板状に設けたプレーナ構造及びゲートを溝内に埋込み形成したトレンチ構造の2種類が広く知られている。 [0003] As this type in the power MOSFET, the gate two buried the trench structure in the groove of the planar structure and the gate provided on the flat plate widely known. また一般的には、トレンチ構造の方が、チャネル抵抗を低減させ易い点並びに1チップ内のキャリアの注入量を増加させ易い点でプレーナ構造よりも有利とされている。 Also in general, towards the trench structure is advantageous than the planar structure at a point prone to increase the amount of injected carriers in the prone points and one chip to reduce the channel resistance.

【0004】図111はこの種のトレンチ構造を有するパワーMOSFETの構成を示す断面図である。 [0004] Figure 111 is a sectional view showing a configuration of a power MOSFET having such a trench structure. このM This M
OSFETでは、高濃度のn+ 型ドレイン層1の上に、 In OSFET, on the high-concentration n + -type drain layer 1,
低濃度のn- 型ベース層2及びp型ベース層3が形成され、p型ベース層3上には選択的にn+ 型ソース層4が形成されている。 Low concentrations of the n- type base layer 2 and the p-type base layer 3 is formed, on the p-type base layer 3 selectively n + -type source layer 4 is formed. また、n+ 型ソース層4からp型ベース層3を貫通してn- 型ベース層2の途中までの深さの溝5が形成され、その溝5内には絶縁膜6に囲まれてゲート電極7が形成される。 Further, n + -type a source layer 4 through the p-type base layer 3 n-type base layer groove 5 of the depth halfway of 2 is formed on the groove 5 is surrounded by the insulating film 6 gate electrode 7 is formed.

【0005】一方、n+ 型ドレイン層1におけるn- 型ベース層2とは反対側の表面には、ドレイン電極8が形成される。 On the other hand, the n- type base layer 2 in the n + -type drain layer 1 on the surface of the opposite side, the drain electrode 8 are formed. また、n+ 型ソース層4上及びp型ベース層3上には両層3,4に接してソース電極9が形成されている。 The source electrode 9 is formed on n + -type source layer 4 and the p-type base layer 3 is in contact with both layers 3 and 4 are formed.

【0006】このパワーMOSFETは、以下のように動作する。 [0006] The power MOSFET operates in the following manner.

【0007】ドレイン電極8に正電圧、ソース電極9に負電圧が印加されているとき、ソースよりも正となる正電圧をゲート電極7に印加すると、p型ベース層3のゲート電極7に接した表面がn型に反転し、電子eがn+ [0007] When a positive voltage to the drain electrode 8, a negative voltage to the source electrode 9 is applied, applying a positive voltage which is positive than the source to the gate electrode 7, contact to the gate electrode 7 of the p-type base layer 3 surface is inverted to n-type, electrons e n +
型ソース層4から反転層を介してn- 型ベース層2に注入されてn+ 型ドレイン層1に流れる。 -Type source layer 4 through the inversion layer are injected into the n- type base layer 2 through the n + -type drain layer 1. すなわち、素子が導通状態になる。 That is, the element becomes conductive state.

【0008】このパワーMOSFETは、電流の流れのみを用いたいわゆる単注入素子であるために、素子の導通状態すなわち、オン状態における抵抗(オン抵抗)が高いという問題がある。 [0008] The power MOSFET, to a so-called single-injection devices using only the flow of current, the conducting state of the element That is, there is a problem that the resistance in the on state (ON resistance) is high. なお、オン抵抗は、素子のオン状態の損失となるものであり、パワーエレクトロニクス装置の変換効率を決定する重要な特性であるため、充分に低い値をもつことが好ましい。 Incidentally, the on-resistance serves as a loss of on-state of the device, is therefore, preferably has a sufficiently low value important characteristic that determines the conversion efficiency of the power electronics device.

【0009】次に、係る問題を解決し、2000V程度以下のパワー半導体装置として用いられるIGBT(絶縁ゲート型バイポーラトランジスタ)について説明する。 [0009] Next, according to solve the problems, the IGBT (insulated gate bipolar transistor) is described to be used as a 2000V about less power semiconductor device.

【0010】図112はこの種のIGBTの構成を示す断面図である。 [0010] Figure 112 is a sectional view showing the structure of this kind of the IGBT. このIGBTは、図111に示すn+ 型ドレイン層1に代えて、p+ 型ドレイン層10を設けた構造となっている。 The IGBT, instead of the n + -type drain layer 1 shown in FIG. 111, has a structure in which a p + -type drain layer 10.

【0011】前述同様に、ゲート電極7に正電圧を印加すると、n- 型ベース層2に電子eが注入されてp+ 型ドレイン層10に到達する。 [0011] As before, a positive voltage is applied to the gate electrode 7, electrons e on the n- type base layer 2 reaches the are injected p + -type drain layer 10. これに伴い、p+ 型ドレイン層10から正孔hがn- 型ベース層2に注入される。 Accordingly, holes h from p + -type drain layer 10 are injected into the n- type base layer 2.
このようにn- 型ベース層2に電子eと正孔hの両方が注入され、導電変調が起こってオン電圧が低減可能となる。 Thus the n- type base layer 2 both electrons e and holes h are injected, a conductive modulation ON voltage becomes possible to reduce happening.

【0012】しかしながら、IGBTの導通状態においては、電子e及び正孔hがn- 型ベース層2とp+ 型ドレイン層10との間に形成されるビルトイン電圧による障壁を越える必要がある。 [0012] However, in the conduction state of the IGBT, it is necessary to exceed the barrier due to built-in voltage, which is formed between the electron e and holes h n- type base layer 2 and the p + -type drain layer 10. このために、特に、ターンオン時のオン抵抗を充分に低減できないという問題がある。 For this, in particular, it is impossible to sufficiently reduce the on-resistance at turn-on.

【0013】以上をまとめると、図113の電流−電圧特性図に示すように、パワーMOSFETでは、傾きが低いことから全体的にオン抵抗が高い問題があり、IG [0013] In summary, current in Figure 113 - as shown in the voltage characteristics diagram, in the power MOSFET, overall on-resistance from the low slope it is highly problem, IG
BTでは、ターンオンの際に、約0.7V程度のビルトイン電圧によりオン抵抗を増大させるという問題がある。 In BT, upon turn-on, there is a problem of increasing the on-resistance by the built-in voltage of about 0.7 V.

【0014】ところで、近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体装置では、高耐圧化、大電流化と共に、低損失化、高速化に対する性能改善が注目されている。 By the way, downsizing of the power device in recent years the field of power electronics, in response to a request to high performance, with a power semiconductor device, a high breakdown voltage, with higher current, lower loss, improved performance for high speed There has been attracting attention. 特に、半導体装置の低損失化を図るためには、上述したようなオン電圧(定常損失)とターンオフ損失を低減させる必要があり、様々な素子構造が開発、検討されている。 In particular, in order to reduce the loss of the semiconductor device, it is necessary to reduce the turn-off loss and above such on-voltage (steady loss), various device structures have been developed and studied.

【0015】その中で、低オン電圧の特長をもつ半導体装置として、例えば、H. [0015] Among them, as a semiconductor device having the features of low on-voltage, for example, H. R. R. Chang et. Chang et. a
l,“MOS Trench Gate Field l, "MOS Trench Gate Field
Controlled Thyristor”,IED Controlled Thyristor ", IED
M 89,pp. M 89, pp. 293−296,1989で発表された構造が知られている。 Published structure are known in the 293-296,1989. この半導体装置は、埋込み絶縁ゲート構造を有する静電誘導サイリスタであり、例えば図114に示すように構成されている。 This semiconductor device is a static induction thyristor having a buried insulated gate structure, and is configured as shown for example in FIG. 114.

【0016】すなわち、図114に示すように、高抵抗のn- 型ベース層11の表面に高濃度のp+ 型エミッタ層12が形成され、他方の表面にはストライプ状をなす複数の溝13が選択的に形成されている。 [0016] That is, as shown in FIG. 114, a high concentration of p + -type emitter layer 12 on the surface of the high-resistance n- type base layer 11 is formed, a plurality of grooves 13 on the other surface forming a stripe There has been selectively formed. これらの溝1 These grooves 1
3の内部には、ゲート絶縁膜14を介して絶縁ゲート電極15が埋込み形成されている。 Inside the 3, insulated gate electrode 15 via the gate insulating film 14 is buried. 各溝13の間のn-型ベース層11表面には、溝13の側面に接するようにn The n- type base layer 11 surface between each groove 13, n in contact with the side surfaces of the groove 13
+ 型ソース層16が形成されている。 + -Type source layer 16 is formed. また、各溝13端部の周辺領域のn- 型ベース層11表面には、各溝及びn+ 型ソース層16に接するように、p型層17が形成されている。 Further, the n- type base layer 11 surface of the peripheral area of ​​each groove 13 ends, in contact with the grooves and the n + -type source layer 16, p-type layer 17 is formed.

【0017】p+ 型エミッタ層12におけるn- 型ベース層11とは反対側の表面上には、ドレイン電極18が形成されている。 [0017] The n- type base layer 11 in the p + -type emitter layer 12 on a surface opposite to the drain electrode 18 are formed.

【0018】また、n+ 型ソース層16上とp型層17 [0018] In addition, n + -type source layer 16 and on the p-type layer 17
上とには両層16,17に接するように、ソース電極(図示せず)が設けられている。 The upper so as to be in contact with both layers 16 and 17, a source electrode (not shown) is provided.

【0019】図115はこの静電誘導サイリスタのn+ [0019] Figure 115 is the static induction thyristor n +
型ソース層16から溝間領域19の中心部を通ってドレイン電極18に達する線A−A′上のポテンシャル分布を示す図である。 -Type source layer 16 through the center portion of the groove between the regions 19 is a diagram showing the potential distribution on the line A-A 'which reaches the drain electrode 18.

【0020】この半導体装置は、オン状態で、ソースに対して零である零電圧が絶縁ゲート電極15に印加される。 [0020] The semiconductor device is in the on state, zero voltage is zero with respect to the source is applied to the insulated gate electrode 15. このとき、半導体装置は、図115(b)に示すように、p+ nn+ ダイオードとして動作し、溝間領域1 At this time, the semiconductor device, as shown in FIG. 115 (b), and operates as a p + nn + diode, the groove between the regions 1
9が電流通路となる。 9 is the current path. すなわち、n+ 型ソース層16から溝間領域19(溝ではさまれたn- 領域)を介してn That is, the n + -type source layer 16 through the groove between the regions 19 (n-region between the grooves) n
- 型ベース層11に電子eが注入され、それに見合う正孔hがp+ 型エミッタ層12からn- 型ベース層11に注入されて、n- 型ベース層11中が多量の蓄積キャリアで満たされる。 - electrons e are injected into the mold base layer 11, a hole h is injected from p + -type emitter layer 12 into the n- type base layer 11 appropriate to it, in the n- type base layer 11 is filled with more storage carrier It is.

【0021】このため、半導体装置は低いオン電圧で動作可能となる。 [0021] Thus, the semiconductor device is operable at a low on-voltage. なお、この半導体装置は、絶縁ゲート電極15に電圧を印加しないときにオン状態となるノーマリ・オン型となっている。 Incidentally, this semiconductor device has a normally-on type which is turned on when no voltage is applied to the insulated gate electrode 15.

【0022】一方、ターンオフ動作の際には、ソースに対して負である負電圧が絶縁ゲート電極15に印加される。 On the other hand, during the turn-off operation, a negative voltage which is negative relative to the source is applied to the insulated gate electrode 15. これにより、溝13側面近傍の溝間領域19に空乏層が形成されてピンチオフし、図115(a)に示すように、電子eに対してポテンシャル障壁が生じて電子注入が止まる。 Thus, it is formed a depletion layer in the groove 13 side groove between the regions 19 in the vicinity pinched off, as shown in FIG. 115 (a), the potential barrier electron injection stops occur for electrons e. 一方、n- 型ベース層11中の正孔hは、 On the other hand, holes h in the n- type base layer 11,
その一部がp型層17を介してソース電極に排出され、 Part is discharged to the source electrode through the p-type layer 17,
残りの正孔hは、電子eと再結合して消滅する。 The remaining holes h be extinguished recombine with electrons e. これにより、半導体装置はターンオフする。 Thus, the semiconductor device is turned off.

【0023】しかしながらこの種の半導体装置であっても、オン電圧をビルトイン電圧VB以下には低減し得ない問題がある。 [0023] However, even a semiconductor device of this type, there is a problem which can not be reduced on-state voltage below built-in voltage VB. これは、p+ 型エミッタ層12とn- 型ベース層11とによりpn接合が構成されており、このpn接合のビルトイン電圧VB が素子のオン電圧≒(V This, p + -type emitter layer 12 and the n- type base layer 11 and the pn junction is constituted by, on the voltage of the built-in voltage VB of the pn junction element ≒ (V
N +VB )に含まれてしまうためである。 This is because the result is included in the N + VB). なお、VNはn- 型ベース層11の電圧降下分である。 Incidentally, VN is a voltage drop of the n- type base layer 11.

【0024】また、この半導体装置は、ターンオフ能力が低いという問題がある。 [0024] In addition, the semiconductor device, there is a problem turn-off capability is low. これは、ターンオフ時にn- This is, at the time of turn-off n-
型ベース層11内部の多量の蓄積キャリアを能動的に排出する機構を備えてないことに起因する。 Due -type base layer 11 inside of the large amount of accumulated carriers that do not include a mechanism for actively discharging. 特に、正孔h In particular, holes h
の排出が遅れると、溝間領域19に空乏層が形成されてないため、n+ 型ソース層16からの電子eの注入が止まらず、p+ 型エミッタ層12からも正孔hが注入され続け、半導体装置はターンオフが不可となってしまう。 When emissions is delayed, because it is not formed depletion layer in the grooves between the regions 19, n + injection of electrons e from type source layer 16 may not stop, holes h are injected from p + -type emitter layer 12 continued, the semiconductor device is turned off becomes impossible.

【0025】以上はトレンチ構造のパワー半導体装置に関する説明である。 [0025] The above is a description of the power semiconductor device of a trench structure. 次に、現在、最も多く、広い分野で用いられる代表的な中容量装置としてプレーナ構造のパワートランジスタについて述べる。 Next, currently, most describes a power transistor of a planar structure as a capacitance device in a typical used in various fields.

【0026】図116はnpn型のパワートランジスタの構成を示す断面図である。 FIG. 116 is a sectional view showing the structure of an npn power transistor. このパワートランジスタでは、高抵抗のn型ベース層2aの表面に高濃度のn型コレクタ層1aが形成されている。 This power transistor, high concentration n-type collector layer 1a is formed on the surface of the high-resistance n-type base layer 2a. n型ベース層2aの他方の面にはp型ベース層3aが形成され、p型ベース層3a表面にはn型エミッタ層4aが選択的に形成されている。 The other surface of the n-type base layer 2a is formed p-type base layer 3a, the p-type base layer 3a surface n-type emitter layer 4a is selectively formed. p型ベース層3a表面におけるn型エミッタ層4 n-type emitter layer in the p-type base layer 3a surface 4
aとは異なる領域上にはベース電極7aが設けられている。 The on different regions from a has a base electrode 7a is provided. また、n型コレクタ層1a上にはコレクタ電極8a The collector electrode 8a are on the n-type collector layer 1a
が設けられ、n型エミッタ層4a上にはエミッタ電極9 Is provided, the emitter electrode 9 on the n-type emitter layer 4a
aが設けられている。 a is provided.

【0027】このパワートランジスタは、以下のように動作する。 [0027] The power transistor operates in the following manner.

【0028】コレクタ電極8aに正電圧が印加され、エミッタ電極9aに零電圧が印加されているとする。 The positive voltage is applied to the collector electrode 8a, a zero voltage to the emitter electrode 9a is applied. ターンオンの際には、p型ベース層3aとn型エミッタ層4 During turn-on, p-type base layer 3a and the n-type emitter layer 4
aとからなるpn接合のビルトイン電圧よりも大きい値の正電庄がベース電極7aに印加される。 Positive electrostatic Zhuang larger than the built-in voltage of the pn junction between a is applied to the base electrode 7a.

【0029】これにより、図117に示すように、ベース電極7aからp型ベース層3aを介してn型エミッタ層4aに正孔が注入され、n型エミッタ層4aからp型ベース層3aに電子eが注入される。 [0029] Thus, as shown in FIG. 117, holes are injected into the n-type emitter layer 4a from the base electrode 7a through the p-type base layer 3a, electrons from the n-type emitter layer 4a into p-type base layer 3a e is injected. 一部の電子eは、 Some of the electrons e,
p型ベース層3a中で正孔hと再結合して消滅するが、 Although disappear recombine with holes h in p-type base layer 3a,
p型ベース層3aが非常に薄く、またコレクタ電極8a p-type base layer 3a is too thin and the collector electrode 8a
が正電位にバイアスされていることから、大部分の電子eはp型ベース層3aからn型ベース層2aに注入されてn型コレクタ層1aを通ってコレクタ電極8aに流出する。 There because it is biased to a positive potential, electrons e most flows out to the collector electrode 8a and is injected from the p-type base layer 3a in the n-type base layer 2a through the n-type collector layer 1a. また、n型ベース層2a中に電子eが注入されると、電荷中性条件を満たすように、正孔hもn型ベース層2a中に注入される。 Further, the electrons e are injected into the n-type base layer 2a, so as to satisfy the charge neutrality condition, holes h are also injected into the n-type base layer 2a. この動作により、伝導度変調が生じ、パワートランジスタがオン状態(導通状態)になる。 This behavior, conductivity modulation occurs, the power transistor is turned on (conductive state).

【0030】一方、ターンオフの際には、p型ベース層3aとn型エミッタ層4aとからなるpn接合の耐圧よりも小さい値の負電圧がベース電極7aに印加される。 On the other hand, upon turn-off, a negative voltage of a value smaller than the breakdown voltage of the pn junction between p-type base layer 3a and the n-type emitter layer 4a is applied to the base electrode 7a.
これにより、ベース・エミッタ間が逆バイアスされ、n Thus, the base-emitter reverse biased, n
型エミッタ層4aからの電子注入が停止されると共に、 With electron injection from the type emitter layer 4a is stopped,
n型ベース層2a内に蓄積されていた正孔hがベース電極7aから排出され、装置がターンオフする。 n-type base layer 2a holes h accumulated in the inside is discharged from the base electrode 7a, apparatus is turned off.

【0031】このパワートランジスタでは、p型ベース層3aからn型ベース層2aに正孔hが注入されることにより、n型ベース層2aで伝導度変調が生じるため、 [0031] Since this power transistor, which by the holes h are injected into the n-type base layer 2a from the p-type base layer 3a, the conductivity modulation in n-type base layer 2a occurs,
オン電圧が低く、大きな電流を制御できるという特長がある。 Low on voltage, there is a feature that can control the high current.

【0032】しかしながら、従来のパワートランジスタでは、オン状態においてベース電極7aから注入される正孔電流のうち、かなりの割合がn型ベース層2aには注入されずに、p型ベース層3aを通って直接n型エミッタ層4aへ流れ込む。 [0032] However, in the conventional power transistor, of the hole current injected from the base electrode 7a in the ON state, without being injected into substantial proportion n-type base layer 2a, through the p-type base layer 3a It flows directly to the n-type emitter layer 4a Te. このため、大きなベース電流を必要とし、電流利得(直流電流増幅率:h FE =IC/I Therefore, requires a large base current, current gain (DC current amplification factor: h FE = IC / I
B)が小さいという問題がある。 B) there is a problem that is small.

【0033】また、ターンオフの際、ベース電極7aにはベース・エミッタ間耐圧を越える負電圧を印加することが不可能なため、ターンオフ能力が低いという問題がある。 Further, during the turn-off, the base electrode 7a for it is not possible to apply a negative voltage exceeding the breakdown voltage between the base-emitter turn-off capability is low.

【0034】ところで、以上のようなパワー半導体装置は、インバータ回路やチョッパ回路等のスイッチング回路に適用される際に、小型化と高性能化のニ−ズがますます高まっている。 By the way, as described above power semiconductor device, when applied to a switching circuit such as an inverter circuit and a chopper circuit, the miniaturization and high performance two - has increased's increasingly.

【0035】インバータ回路では、モータ制御のように負荷にインダクタンス成分を含むため、スイッチング素子としてのパワートランジスタをターンオフする際に、 [0035] In the inverter circuit, because it contains an inductance component in the loads as motor control, when turning off the power transistor as a switching element,
負荷のインダクタンスに蓄えられたエネルギーを放出する必要がある。 It is necessary to release the energy stored in the inductance of the load. この電気エネルギーを還流するため、インバータ回路は、図118に示すように、還流ダイオード(フリーホイール・ダイオード)D1〜D4がパワートランジスタT1〜T4に逆並列に接続され、図示しない駆動回路によって各パワートランジスタT1〜T4のベースにベース信号I B1 〜I B4を印加するように構成されている。 To reflux for electrical energy, an inverter circuit, as shown in FIG. 118, a freewheeling diode (freewheel diode) D1 to D4 are connected in antiparallel to power transistor T1-T4, the power by an unillustrated driving circuit It is configured to apply the base signal I B1 ~I B4 to the base of the transistor T1-T4.

【0036】例えば、図119に示すように、各ベース信号I B1 〜I B4が各パワートランジスタT1〜T4に印加されると、出力電圧V invが負荷に加えられる。 For example, as shown in FIG. 119, the respective base signal I B1 ~I B4 is applied to the power transistors T1-T4, the output voltage V inv is applied to the load. 詳しくは切替えの際のデッドタイムを考慮し、図120に示すように、例えばベース信号I B1 〜I B2は同時にオン・ For more details, consider the dead time when switching, as shown in FIG. 120, on for example the base signal I B1 ~I B2 simultaneously
オフされることはない。 It will not be turned off. なお、出力電圧V invはベース信号I B1に対応しており、還流ダイオードD1のフリーホイール電流I D1はベース信号I B1の逆となっている。 The output voltage V inv corresponds to the base signal I B1, freewheeling current I D1 of the reflux diode D1 is reverse of the base signal I B1.
また、実際の出力電圧V invは、パルス幅変調PWMされたベース信号に対応しており、図121に示す如き波形になっている。 Further, the actual output voltage V inv corresponds to the pulse width modulation PWM by base signal, has become such a waveform shown in FIG. 121.

【0037】このようなインバータ回路では、パワートランジスタT1〜T4と還流ダイオードD1〜D4の夫々にて、電源電圧以上の耐圧を得るために、半導体チップ内で一定面積以上の接合終端領域が必要となる。 [0037] In such an inverter circuit, a power transistor T1~T4 and at each of the freewheeling diode D1 to D4, in order to obtain a power supply voltage higher than a breakdown voltage, and require junction termination region of a predetermined area or more in a semiconductor chip Become.

【0038】このため、チップ面積の縮小が難しく、高電流密度化の達成が困難である。 [0038] Therefore, it is difficult to reduce the chip area, it is difficult to achieve a high current density.

【0039】また、モジュールとして実装する際に、パワートランジスタT1〜T4には個別装置の還流ダイオードD1〜D4が外付けで接続される。 Further, when implemented as a module, the power transistor T1~T4 is externally connected wheeling diode D1~D4 individual device. すなわち、パワートランジスタ・チップと還流ダイオード・チップとが同一基板上に搭載され、それぞれチップ上の電極と外部導出電極との間が配線で接続される。 That is, the power transistor chip and the reflux diode chips are mounted on the same substrate, between the electrode and the external lead electrodes of the chip are connected by wire. よって、接続配線のインダクタンスのために、高速化が困難となる問題がある。 Therefore, because of the inductance of the connecting wires, there is a problem of speeding becomes difficult.

【0040】 [0040]

【発明が解決しようとする課題】以上述べたように従来の半導体装置では、オン電圧をビルトイン電圧以下には低減し得ない問題と、ターンオフ能力が低いという問題とがある。 In the conventional semiconductor device as described above THE INVENTION An object you try solving], there are and the problems which can not be reduced on-state voltage below the built-in voltage, problems turn-off performance is low.

【0041】また、電流利得が小さい問題があり、ターンオフ能力が低い問題がある。 [0041] In addition, there is a current gain is small problem, there is a turn-off capability is low problem. さらにまた、パワートランジスタT1〜T4に還流ダイオードD1〜D4を逆並列に接続するために高電流密度化が難しく、接続配線のインダクタンスのために高速化が困難である問題がある。 Furthermore, higher current density is difficult to connect the reflux diode D1~D4 in reverse parallel to the power transistor T1-T4, it is faster problem is difficult because of the inductance of the connecting wires.

【0042】本発明は上記実情を考慮してなされたもので、低いオン電圧と、高いターンオフ能力とを同時に実現し得る半導体装置を提供することを目的とする。 [0042] The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a low on-voltage, a semiconductor device capable of realizing a high turn-off performance at the same time.

【0043】また、本発明の他の目的は、従来よりも電流利得を増大でき、且つターンオフ能力を向上し得ることにある。 [0043] Another object of the present invention can increase the current gain than the conventional, and is to be improved turn-off performance.

【0044】さらにまた、本発明の他の目的は、簡易な構成で小型化と高性能化を図ることにある。 [0044] Furthermore, another object of the present invention is to reduce the size and high performance with a simple structure.

【0045】 [0045]

【課題を解決するための手段】請求項1に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第1導電型ソース層と、前記第1導電型ベース層の他方の表面で前記第1導電型ソース層とは異なる領域に形成された第2導電型インジェクション層と、前記第1導電型ベース層の他方の表面の前記第1導電型ソース層と前記第2導電型インジェクション層との間に形成された障壁層と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第2導電型インジェクション層に形成されたゲート電極とを備えた半導体装置である。 Means for Solving the Problems] corresponding to claim 1 the invention comprises a first conductivity type base layer of a high resistance first conductivity type drain layer formed on one surface of said first conductivity type base layer If, formed in a region different from the said first conductivity type source layer formed on the other surface of the first conductivity type base layer, the first conductivity type source layer on the other surface of said first conductivity type base layer a second conductivity type injection layers, and barrier layer formed between the first conductivity type base layer the other of said first conductivity type source layer and the second conductive type injection layer on the surface of the first comprising a first main electrode formed on the first conductivity type drain layer, a second main electrode formed on the first conductivity type source layer, and a gate electrode formed on the second conductive type injection layer and is a semiconductor device.

【0046】また、請求項2に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第1導電型ソース層と、前記第1導電型ベース層の他方の表面の前記第1導電型ソース層とは異なる領域に形成された第2 [0046] In the invention corresponding to claim 2, a first conductivity type base layer of high resistance, and a first conductivity type drain layer formed on one surface of said first conductivity type base layer, said first a first conductivity type source layer formed on the other surface of the first conductivity type base layer, a second formed in a region different from the first conductivity type source layer on the other surface of said first conductivity type base layer
導電型インジェクション層と、前記第1導電型ベース層の他方の表面で前記第1導電型ソース層と前記第2導電型インジェクション層との間に形成された溝と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第2導電型インジェクション層に形成されたゲート電極とを備えた半導体装置である。 A conductive type injection layer, and the groove formed between the first conductivity type base layer other surface in the first conductivity type source layer and the second conductive type injection layer, the first conductivity type drain layer is a semiconductor device having a first main electrode formed, a second main electrode formed on the first conductivity type source layer, and a gate electrode formed on the second conductive type injection layer .

【0047】さらに、請求項3に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ベース層の他方の表面の前記第2導電型ベース層とは異なる領域に形成された第2導電型インジェクション層と、前記第1 [0047] Furthermore, the invention corresponding to claim 3, a first conductivity type base layer of high resistance, and a first conductivity type drain layer formed on one surface of said first conductivity type base layer, said first a second conductivity type base layer formed on the other surface of the first conductivity type base layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, of the first conductivity type base layer a second conductivity type injection layer formed in a region different from the second conductivity type base layer on the other surface, said first
導電型ベース層の他方の表面で前記第2導電型ベース層と前記第2導電型インジェクション層との間にかつ前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型ベース層の途中の深さまで形成され、前記第2導電型インジェクション層と前記第1 Through said second conductivity type base layer from the surface of the first conductivity type source layer and between the second conductivity type base layer and the second conductive type injection layer on the other surface of the conductive base layer is formed halfway in the depth of the first conductivity type base layer, said first and said second conductivity type injection layer
導電型ソース層との間のキャリアの障壁となるトレンチ溝と、前記溝内に絶縁膜を介して埋込み形成された第1 A trench serving as a barrier carrier between the conductive source layer, first being buried with an insulating film in the trench 1
のゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第2導電型インジェクション層に形成された第2のゲート電極とを備えた半導体装置である。 A gate electrode of, forming a first main electrode, second main electrode, the second conductive type injection layer formed on the first conductivity type source layer formed on the first conductivity type drain layer a semiconductor device having a second gate electrode.

【0048】また、請求項4に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第1導電型ソース層と、前記第1導電型ベース層の他方の表面の前記第1導電型ソース層とは異なる領域に形成された第2 [0048] In the invention corresponding to claim 4 includes a first conductive type base layer of high resistance, and a first conductivity type drain layer formed on one surface of said first conductivity type base layer, said first a first conductivity type source layer formed on the other surface of the first conductivity type base layer, a second formed in a region different from the first conductivity type source layer on the other surface of said first conductivity type base layer
導電型インジェクション層と、前記第1導電型ベース層の他方の表面で前記第1導電型ソース層と前記第2導電型インジェクション層との間に前記第1導電型ベース層の途中の深さまで少なくとも前記第1導電型ソース層を挟むように形成され、前記第2導電型インジェクション層と前記第1導電型ソース層との間のキャリアの障壁となるトレンチ溝と、前記溝内に絶縁膜を介して埋込み形成された第1のゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第2導電型インジェクション層に形成された第2のゲート電極とを備えた半導体装置である。 A conductive type injection layer, at least to the middle of the depth of the first conductivity type base layer between the first conductivity type base the first conductivity type source layer on the other surface of the layer and the second conductive type injection layer is formed so as to sandwich the first conductive type source layer, through a trench serving as a barrier of carriers between the second conductive type injection layer and the first conductive type source layer, an insulating layer in the trench a first gate electrode which is buried Te, a first main electrode formed on the first conductivity type drain layer, a second main electrode formed on the first conductivity type source layer, said first a semiconductor device having a second gate electrode formed on the second conductivity type injection layer.

【0049】さらに、請求項5に対応する発明は、請求項3又は請求項4に対応する半導体装置において、前記第1及び第2のゲート電極が互いに電気的に接続されている半導体装置である。 [0049] Furthermore, the invention corresponding to claim 5, in the semiconductor device corresponding to claim 3 or claim 4 is the semiconductor device wherein the first and second gate electrodes are electrically connected to each other .

【0050】また、請求項6に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ベース層と前記第1導電型ソース層との間の前記第2導電型ベース層にゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1導電型ベース層の他方の表面で前記第2導電型ベース層から所定距離離れて形成された第2導電型インジェクション層と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第2導電型インジェクション層に形成された [0050] In the invention corresponding to claim 6, a first conductivity type base layer of high resistance, and a first conductivity type drain layer formed on one surface of said first conductivity type base layer, said first a second conductivity type base layer formed on the other surface of the first conductivity type base layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, said first conductivity type base layer the second with the second and first gate electrode formed via a gate insulating film conductivity type base layer, the other surface of said first conductivity type base layer between the first conductive type source layer a second conductivity type injection layer conductive type base layer is formed a predetermined distance apart, a first main electrode formed on the first conductivity type drain layer, first formed on the first conductivity type source layer and second main electrodes, formed on the second conductive type injection layer 2のゲート電極とを備えた半導体装置である。 A semiconductor device having a second and a gate electrode.

【0051】さらに、請求項7に対応する発明は、請求項6に対応する半導体装置において、前記第1のゲート電極としては、前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型ベース層の途中の深さまで形成された溝内に、前記ゲート絶縁膜を介して埋込み形成された半導体装置である。 [0051] Furthermore, the invention corresponding to claim 7 is the semiconductor device corresponding to claim 6, wherein the first gate electrode, the second conductivity type base layer from the surface of the first conductivity type source layer through in the middle of the depth which is formed a groove of said first conductivity type base layer, a semiconductor device which is buried via the gate insulating film.

【0052】また、請求項8に対応する発明は、請求項6に対応する半導体装置において、前記第1のゲート電極としては、前記第1導電型ソース層と前記第2導電型インジェクション層との間の前記第2導電型ベース層及び第1導電型ベース層上にゲート絶縁膜を介して設けられた半導体装置である。 [0052] In the invention corresponding to claim 8, in the semiconductor device corresponding to claim 6, wherein the first gate electrode, and the first conductive type source layer of the second conductivity type injection layer a semiconductor device provided with a gate insulating film on the second conductive type base layer and the first conductivity type base layer between.

【0053】さらに、請求項9に対応する発明は、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第2導電型べ一ス層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ベース層の他方の表面の前記第2導電型ベース層とは異なる領域に形成された第1の第2導電型インジェクション層と、前記第1導電型ベース層の他方の表面の前記第1の第2導電型インジェクション層とは異なる領域に形成された第2の第2導電型インジェクション層と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第1の第2導電型インジェ [0053] Furthermore, the invention corresponding to claim 9, a first conductivity type base layer of high resistance, and a first conductivity type drain layer formed on one surface of said first conductivity type base layer, said first a second conductivity type base one scan layer formed on the other surface of the first conductivity type base layer, said first conductivity type source layer formed on the surface of the second conductivity type base layer, the first conductivity type base first and second conductive type injection layer formed in a region different from the second conductivity type base layer on the other surface of the layer, the first of the other surface of said first conductivity type base layer 2 a second second conductivity type injection layer formed in a region different from the conductivity type injection layer, a first main electrode formed on the first conductivity type drain layer, formed on the first conductivity type source layer a second main electrode that is, the first second conductivity type Ince ション層に形成された第1のゲート電極と、前記第2の第2導電型インジェクション層に形成された第2のゲート電極と、前記第1の主電極と前記第2のゲート電極との間に挿入されたダイオード又はM Between a first gate electrode formed on the Deployment layer, a second gate electrode formed on the second second conductivity type injection layer, and the first main electrode and the second gate electrode inserted diode or M to
OSFETとを備えた半導体装置である。 It is a semiconductor device including a OSFET. (補足説明)次に、以上のような半導体装置について補足的に説明する。 (Supplement) Next, a semiconductor device as described above supplementary explained.

【0054】各溝(又は障壁層)は、例えば周期的にストライプ状あるいはメッシュ状の平面形状を成して形成してもよい。 [0054] Each groove (or barrier layer), for example, periodically or may be formed to form a stripe or mesh-like planar shape. 各溝間には、第1導電型ソース層を表面に有する第1の溝間領域と、第2導電型インジェクション層を表面に有する第2の溝間領域とを所定の個数の比で並べて配置してもよい。 Between the grooves, arranged in the first groove between the regions having a first conductivity type source layer on the surface, and a second groove between the regions having a second conductivity type injection layer on the surface a ratio of a predetermined number it may be. なお、個数の比としては、1: Note that as the ratio of the number is 1:
1でもよく、他に2:1や3:1といった任意の値でよい。 Well even 1, other 2: 1 and 3: may be an arbitrary value such as 1. 例えば、2:1とは、2つの第1の溝間領域と、1 For example, 2: 1 and includes two first groove between the regions, 1
つの第2の溝間領域とを交互に配置することを意味している。 And means placing One of the second grooves between the regions alternately.

【0055】また、第1の溝間領域の幅は、第2の溝間領域の幅以下であることが、注入される第2導電型キャリアを第1導電型ベース層内に蓄積させる観点から好ましい。 [0055] The width of the first groove between the regions may be a second or less the width of the groove between the regions, from the viewpoint of storing the second conductivity type carriers injected into the first conductivity type base layer preferable. (作用)従って、請求項1に対応する発明は以上のような手段を講じたことにより、オン状態では、多数キャリアの流路が少なくとも第2の主電極、第1導電型ソース層、第1導電型ベース層、第1導電型ドレイン層及び第1の主電極を結ぶ経路であるので、pn接合に起因するビルトイン電圧を含まず、かつ多数キャリアの流路から外れて設けられた第2導電型インジェクション層から少数キャリアが注入され障壁層により第1導電型ベース層中に蓄積されるために導電変調を起こしてオン抵抗を低下させることができ、また、ターンオフ時にはゲート電極の極性を逆にして第2導電型インジェクション層から少数キャリアを能動的に排出させるので、低いオン電圧と、高いターンオフ能力とを同時に実現させることができる。 (Operation) Thus, by the invention corresponding to claim 1, which took measures as described above, in the on state, the flow path is at least a second main electrode of the majority carriers, the first conductivity type source layer, first conductivity type base layer, since a path connecting the first conductive type drain layer and the first main electrode not contain built-in voltage caused by the pn junction, and a second conductive provided off the flow path of the majority carrier from type injection layer causing the conductive modulation to minority carriers accumulated in the first conductivity type base layer by the injection barrier layer can reduce the on-resistance, also to reverse the polarity of the gate electrode at the time of turn-off because actively discharge the minority carriers from the second conductivity type injection layer Te, it is possible to realize low as on-voltage and a high turn-off performance at the same time.

【0056】また、請求項2に対応する発明は、請求項1に対応する発明の障壁層を溝を用いて実現するものである。 [0056] In the invention corresponding to claim 2, realizes the barrier layer of the invention corresponding to claim 1 with a groove.

【0057】さらに、請求項3に対応する発明は、多数キャリアの流路の第1導電型ソース層と第1導電型ベース層との間に第2導電型ベース層を備え、かつ、請求項1に対応する発明の障壁層がトレンチ溝内に絶縁膜を介して埋込まれた第1のゲート電極にて実現されるので、 [0057] Furthermore, the invention comprises a second conductivity type base layer between the first conductive type source layer and a first conductivity type base layer of the flow path of the majority carrier, and claims that corresponds to claim 3 since the barrier layer of the invention corresponding to 1 is achieved by the first gate electrode buried with an insulating film in the trench,
第1のゲート電極の電圧にて第2導電型ベース層の表面に反転層を形成できるMOS構造を実現できるため、トレンチ構造の利点であるチャネル抵抗の低減と、単位面積当たりのキャリアの注入量の増加とを実現させることができ、さらに、請求項1及び請求項2の双方に対応する作用を奏することができる。 Because it can realize a MOS structure capable of forming a first inversion layer at the voltage of the gate electrode on the surface of the second conductivity type base layer, reduction of channel resistance is an advantage of the trench structure, the injection amount of the carrier per unit area of a can be realized to increase, further, it is possible to achieve the effect corresponding to both of claims 1 and 2.

【0058】また、請求項4に対応する発明は、請求項1に対応する発明の障壁層として作用するトレンチ溝内に絶縁膜を介して埋込まれた第1のゲート電極を多数キャリアの流路の第1導電型ソース層と第1導電型ベース層とを挟むように有するので、第1のゲート電極の電圧にて第1導電型ベース層の表面に空乏層を形成できるノーマリ・オン型の装置を実現でき、またトレンチ構造の利点であるチャネル抵抗の低減と、単位面積当たりのキャリアの注入量の増加とを実現でき、さらに、請求項1 [0058] In the invention corresponding to claim 4, the first flow of majority carriers of the gate electrode of the buried with an insulating film in the trench groove, which acts as a barrier layer of the invention corresponding to claim 1 since a so as to sandwich the first conductivity type source layer of the road and the first conductivity type base layer, normally-on type by the voltage of the first gate electrode can be formed depletion layer on the surface of the first conductivity type base layer the device can be realized, also be realized reduction of channel resistance is an advantage of the trench structure, the increase in the amount of injected carriers per unit area, further, claim 1
及び請求項2の双方に対応する作用を奏することができる。 And it is possible to achieve the effect corresponding to both of claims 2.

【0059】さらに、請求項5に対応する発明は、請求項3又は請求項4に対応する第1及び第2のゲート電極が互いに電気的に接続されているので、請求項3又は請求項4に対応する作用に加え、多数キャリアの流路のオン・オフ用の第1のゲート電極と、少数キャリアの注入・排出用の第2のゲート電極とを同時に制御でき、ゲート駆動制御の容易化を図ることができる。 [0059] Furthermore, the invention corresponding to claim 5, since the first and second gate electrodes corresponding to claim 3 or claim 4 are electrically connected to each other, according to claim 3 or claim 4 in addition to the action corresponding to, it can control the first gate electrode for the flow path of the on-off of the majority carriers, and a second gate electrode for the injection and discharge of minority carriers at the same time, facilitating the gate drive control it can be achieved.

【0060】また、請求項6に対応する発明は、多数キャリアのオン・オフ用の第1のゲート電極とは別に少数キャリアの注入・排出用の第2のゲート電極を設け、オン状態では、第2のゲート電極から注入される全正孔電流が第1導電型ベース層に注入されるので、ゲート電流が小さくてすみ、高い電流利得を実現することができる。 [0060] In the invention corresponding to claim 6, the second gate electrode for the injection and discharge of separate minority carriers from the first gate electrode for turning on and off the majority carriers provided in the on state, since the total hole current injected from the second gate electrode are injected into the first conductivity type base layer, corner gate current is small, it is possible to realize a high current gain. また、ターンオフ時には、第2のゲート電極に、ベース・エミッタ間耐圧を越える負電圧を印加でき、高いターンオフ能力を得ることができる。 Further, at the time of turn-off, the second gate electrode, can apply a negative voltage exceeding the breakdown voltage between the base and emitter, it is possible to obtain a high turn-off performance.

【0061】さらに、請求項7に対応する発明は、請求項6に対応する作用を奏するトレンチ構造の半導体装置を実現することができる。 [0061] Furthermore, the invention corresponding to claim 7, it is possible to realize a semiconductor device having a trench structure to achieve the effect corresponding to claim 6.

【0062】また、請求項8に対応する発明は、ターンオン時には、第1のゲート電極の正電圧により、第2導電型ベース層の表面にチャネルを形成して電子を注入させ、ターンオフ時には、第1及び第2のゲート電極の負電圧により、第2のゲート電極下方のチャネル領域と第2導電型インジェクション層を介して、第2導電型ベース層の電位を負電位に固定するので、ノイズによる誤点弧を阻止することができる。 [0062] In the invention corresponding to claim 8, at the time of turn-on, the positive voltage of the first gate electrode, the surface of the second conductivity type base layer to form a channel to inject electrons, when turned off, the the 1 and the negative voltage of the second gate electrode, the channel region of the second gate electrode lower and through the second conductive type injection layer, because fixing the potential of the second conductivity type base layer to a negative potential, due to noise it is possible to prevent false firing.

【0063】さらに、請求項9に対応する発明は、逆並列還流ダイオードの機能が内蔵されたものであり、順方向において第1のゲート電極の正起電力による第1の第2導電型インジェクション層からの第2導電型キャリアの注入によるスイッチング機能を有し、逆方向においてダイオードから受けた第2のゲート電極の逆起電力による第2の第2導電型インジェクション層からの第2導電型キャリアの注入による導通特性を有するので、誘導負荷により逆起電力が発生すると自動的に、半導体装置が逆方向にターンオンする。 [0063] Furthermore, the invention corresponding to claim 9, which functions antiparallel freewheeling diode is built, the first first second conductivity type injection layer due to the positive electromotive force of the gate electrode of the forward a switching function by injection of a second conductivity type carriers from, by the counter electromotive force of the second gate electrode received from the diode in the opposite direction of the second conductivity type carriers from the second second-conductivity-type injection layer because it has a conduction properties by injection, automatically, the semiconductor device is turned in the opposite direction when the counter electromotive force is generated by the inductive load. また、MOSFETの場合にはMOSFETのチャネルが導通状態となることにより、第2導電型キャリアの注入による導通特性を有するので、ダイオードの場合と同様に誘導負荷により逆起電力が発生すると自動的に半導体装置が逆方向にターンオンする。 Further, since the channel of the MOSFET becomes conductive in the case of MOSFET, because it has a conduction properties by injection of a second conductivity type carrier, the inductive load as in the case of the diode automatically when the counter electromotive force is generated the semiconductor device is turned in the opposite direction. よって、逆並列還流ダイオードが不要となる結果、高電流密度化と高速化を図ることができ、小型化と高性能化を実現することができる。 Thus, as a result of anti-parallel freewheeling diode becomes unnecessary, it is possible to achieve high current density and high speed, it is possible to realize miniaturization and high performance.

【0064】 [0064]

【発明の実施の形態】以下、本発明の実施の形態について図面を参照しながら説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described with reference to the drawings, embodiments of the present invention. (第1の実施の形態)図1は本発明の第1の実施の形態に係る半導体装置の構成を示す断面図であり、図112 (First Embodiment) FIG. 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention, FIG. 112
と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ述べる。 The same parts are denoted by the same reference numerals and a detailed description thereof will be omitted, we only different portions here. また、以下の説明中も図面中の同類の参照符号は数多の図中の同等部分を示すものとする。 Also, like reference numerals in the drawings denote the same parts in many of the figure description below.

【0065】すなわち、この半導体装置は、正孔を注入して導電変調を可能としつつ、pn接合によるビルトイン電圧を除去するものであり、具体的には図1に示すように、従来同様のp型ベース層3及びn+ 型ソース層4 [0065] That is, this semiconductor device, while enabling the conductive modulated injection of holes is intended to remove the built-in voltage due to the pn junction, as specifically shown in FIG. 1, the conventional same p type base layer 3 and the n + -type source layer 4
からなる第1の表面構造をもつ第1の溝間領域T1と、 A first groove between the regions T1 having a first surface structure consisting of,
n- 型ベース層2の表面に形成されたp+ 型インジェクション層20からなる第2の表面構造をもつ第2の溝間領域T2とを交互に備えて構成されている。 And it is configured with a second groove between the regions T2 having a second surface structure consisting of n- type base layer p + type injection layer 20 formed on the surface of the 2 provided alternately.

【0066】また、p+ 型インジェクション層20の表面には、正孔注入用のゲート電極(以下、第2のゲート電極という)21が設けられている。 [0066] On the surface of the p + type injection layer 20, a gate electrode for hole injection (hereinafter, the second of the gate electrode) 21 is provided. なお、これに伴い、前述同様のチャネル形成用の(溝内に埋込まれた絶縁)ゲート電極7は、以下の説明中、第1のゲート電極7という。 In line with this, similar to that described above (insulation embedded in a groove) for forming a channel gate electrode 7, following in the description referred to as a first gate electrode 7.

【0067】次に、このような半導体装置の動作を説明する。 [0067] Next, the operation of such a semiconductor device.

【0068】ドレイン電極8に正の電圧が印加され、且つソース電極9に負の電圧が印加されているとき、ソース電極9に対して正である正電圧を第1のゲート電極7 [0068] Positive voltage is applied to the drain electrode 8, and when a negative voltage to the source electrode 9 is applied, the first gate electrode 7 a positive voltage is positive relative to the source electrode 9
及び第2のゲート電極21に印加すると、第1のゲート電極7の正電圧により、前述同様に、p型ベース層3における絶縁膜6との界面がn型に反転して反転層(チャネル)となり、電子eがn+ 型ソース層4から反転層を介してn- 型ベース層2に注入されてn+ 型ドレイン層1に流れる。 And it is applied to the second gate electrode 21, the positive voltage of the first gate electrode 7, as before, the interface is inverted to n-type inversion layer and the insulating film 6 in the p-type base layer 3 (channel) next, electrons e flow is injected through the inversion layer to the n- type base layer 2 from the n + -type source layer 4 to the n + -type drain layer 1.

【0069】このとき、第2のゲート電極21の正電圧により、p+ 型インジェクション層20から正孔hがn [0069] At this time, the positive voltage of the second gate electrode 21, holes h from p + type injection layer 20 is n
- 型ベース層2に注入されてこのn- 型ベース層2中に蓄積されるので、n- 型ベース層2中にて導電変調が生じ、オン抵抗が低減される。 - Because it is injected into the mold base layer 2 is accumulated in the n- type base layer 2, conductive modulated by the n- type base layer 2 occurs, the on-resistance is reduced.

【0070】ここで、主電流通路(n+ 型ソース層4、 [0070] Here, the main current path (n + -type source layer 4,
反転層、n- 型ベース層2及びn+型ドレイン層1を結ぶ経路)にはpn接合がないため、ビルトイン電圧に起因したオン抵抗の増大を無くすことができ、もって、図2に示すように、IGBTよりも低いオン抵抗をもつ半導体装置を実現することができる。 Inversion layer, n- order type base layer 2 and the n + -type drain layer 1 a connecting path) no pn junction can be eliminated increase in on-resistance due to the built-in voltage, with, as shown in FIG. 2 , it is possible to realize a semiconductor device having a low on-resistance than the IGBT.

【0071】また、p+ 型インジェクション層20から注入された正孔hは、トレンチゲートを迂回してp型ベース層3に到達し、p型ベース層3からソース電極9に流れる。 [0071] In addition, holes h injected from the p + type injection layer 20 reaches the p-type base layer 3, bypassing the trench gate, flowing from the p-type base layer 3 to the source electrode 9. 詳しくは、正孔は第1の溝間領域T1の底部で蓄積されるため、正孔電流の経路に沿った正孔密度分布は、図3に示すように、第1の溝間領域T1の底部で極大値をもつ。 Specifically, since holes are accumulated at the bottom of the first groove between the regions T1, a hole density distribution along the path of the hole current, as shown in FIG. 3, the first groove between the regions T1 It has a maximum value at the bottom.

【0072】このとき、正孔hを蓄積するには、注入された正孔hが、トレンチゲートによりn- 型ベース層2 [0072] At this time, the accumulated holes h are injected holes h, the trench gate n- type base layer 2
の内部深く流れること、及び第1の溝間領域T1が狭いことにより、正孔hがp型ベース層に流れにくいことが重要である。 Deep inside Flowing of, and by the first narrow groove between the regions T1, it is important that the holes h does not easily flow into the p-type base layer. 例えば、第1の溝間領域T1におけるトレンチ間隔Wは、4μm以下が望ましい。 For example, trench distance W of the first groove between the regions T1, the following is desirable 4 [mu] m. さらには、第1 In addition, the first
の溝間領域T1の幅は、第2の溝間領域T2の幅以下であることが、正孔の排出抵抗を増大させてキャリアを蓄積させる観点から好ましい。 The width of the groove between the regions T1 of, that is the width or less of the second groove between the regions T2, from the viewpoint of accumulating carrier by increasing the hole discharge resistance.

【0073】また、p+ 型インジェクション層20から突出した溝3の深さTdもトレンチ間隔Wと同様に正孔hをp型ベース層3に到達させにくくするために重要であり、具体的にはトレンチ深さTdは3〜20μm程度の範囲内が好ましい。 [0073] Also, it is important to the p + type injection layer 20 similarly holes h and depth Td also trench distance W of the groove 3 protruding from hard to reach the p-type base layer 3, specifically the trench depth Td is preferably in the range of about 3 to 20 [mu] m.

【0074】本発明は以上の構造をトレンチ構造との組合せで簡単に実現できる特長をもつ。 [0074] The present invention has an advantage that can easily realize the above structure in combination with the trench structure.

【0075】一方、この半導体装置をターンオフさせるためには、ソース電極に対して負である負電圧を第1のゲート電極7及び第2のゲート電極21に印加する。 [0075] On the other hand, in order to turn off the semiconductor device, a negative voltage is applied which is negative relative to the source electrode to the first gate electrode 7 and the second gate electrode 21. 第1のゲート電極7の負電圧により、電子eの注入は止まる。 The negative voltage of the first gate electrode 7, the injection of electrons e stops. また、注入された正孔hは、ソース電極9及び第2 The injected holes h, the source electrode 9 and the second
のゲート電極21の負電圧により、ソース電極9及び第2のゲート電極21に排出される。 By the negative voltage of the gate electrode 21 of, and is discharged to the source electrode 9 and the second gate electrode 21. これにより、半導体装置はオフ状態となる。 Thus, the semiconductor device is turned off.

【0076】上述したように第1の実施の形態によれば、オン状態では、電子eの流路がソース電極9、n+ [0076] According to the first embodiment as described above, in the on state, the source electrode 9 flow path of the electrons e, n +
型ソース層4、反転層、n- 型ベース層2、n+ 型ドレイン層1及びドレイン電極8を結ぶ経路であるので、p -Type source layer 4, the inversion layer, since a path connecting the n- type base layer 2, n + -type drain layer 1 and the drain electrode 8, p
n接合に起因するビルトイン電圧VB を含まず、かつ電子eの流路から外れて設けられたp+ 型インジェクション層20から正孔hが注入され、導電変調を起こしてオン抵抗を低下させることができる。 Free of built-in voltage VB due to n junction, and the holes h injected from the p + type injection layer 20 provided off the flow path of the electrons e, is possible to reduce the on-resistance causing the conductive modulation it can.

【0077】また、第1の溝間領域T1などの抵抗により、第1の溝間領域T1の底部におけるn- 型ベース層2中に正孔hが蓄積されるため、エミッタ注入効率を向上させることができる。 [0077] Further, the resistance of such first groove between the regions T1, since the holes h are accumulated in the n- type base layer 2 at the bottom of the first groove between the regions T1, to improve the emitter injection efficiency be able to.

【0078】これらにより、低いオン電圧を得ることができ、特に、ビルトイン電圧以下のオン電圧を実現させることができる。 [0078] These can be obtained a low on-voltage, in particular, it is possible to realize a built-in voltage below the on-voltage.

【0079】また、ターンオフ時には第2のゲート電極21の極性を逆にしてp+ 型インジェクション層20から正孔hを能動的に排出させるので、高いターンオフ能力を実現させることができる。 [0079] Further, since the time of turn-off actively discharge the holes h from p + type injection layer 20 by reversing the polarity of the second gate electrode 21, it is possible to realize a high turn-off performance. さらにまた、この高いターンオフ能力は、前述した低いオン電圧と同時に実現させることができる。 Furthermore, this high turn-off performance can be realized at the same time a low on-voltage mentioned above.

【0080】また、トレンチ構造の利点であるチャネル抵抗の低減と、単位面積当たりのキャリアの注入量の増加とを実現させることができる。 [0080] Further, it is possible to realize reduction of channel resistance is an advantage of the trench structure, the increase in the amount of injected carriers per unit area. また、MOS構造であるため、既存の素子製造技術を用いて容易に製造することができる。 Further, since the MOS structure can be easily manufactured using existing device fabrication techniques. (第2の実施の形態)次に、本発明の第2の実施の形態に係る半導体装置について説明する。 (Second Embodiment) Next, a description will be given of a semiconductor device according to a second embodiment of the present invention.

【0081】図4はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0081] Figure 4 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0082】すなわち、本実施の形態は、第1の実施形態の変形構成であり、具体的には図4に示すように、第1のゲート電極7と第2のゲート電極21とをゲート駆動回路(図示せず)への端子Gとの間で電気的に接続した構成となっている。 [0082] That is, this embodiment is a modification of the first embodiment, as specifically shown in FIG. 4, a gate driving a first gate electrode 7 and the second gate electrode 21 It has a configuration which is electrically connected between the terminal G to the circuit (not shown).

【0083】以上のような構成により、ゲート駆動回路を共通化できるので、ゲート駆動回路の簡易化を図ることができる。 [0083] With the above configuration, since the gate drive circuit can be shared, it is possible to simplify the gate driver circuit. (第3の実施の形態)次に、本発明の第3の実施の形態に係る半導体装置について説明する。 (Third Embodiment) Next, a description will be given of a semiconductor device according to a third embodiment of the present invention.

【0084】図5はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0084] Figure 5 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0085】すなわち、本実施の形態は、第1の実施形態の変形構成であり、回路の簡易化を図るものであって、具体的には図5に示すように、第1のゲート電極7 [0085] That is, this embodiment is a modification of the first embodiment, there is achieved a simplification of the circuit, as specifically shown in FIG. 5, a first gate electrode 7
の上部の絶縁層6が省略され、第1のゲート電極7がp Top of the insulating layer 6 is omitted, the first gate electrode 7 p
+ 型インジェクション層20上に延長されて第2のゲート電極21に接続された構成となっている。 + It has become connected to each to the second gate electrode 21 is extended on the type injection layer 20. なお、これに伴い、第1及び第2のゲート電極7,21の駆動回路への端子G1,G2は省略され、共通化されたゲート駆動回路用の端子G3が第2のゲート電極21に接続されている。 In line with this, the terminal G1, G2 of the driving circuit of the first and second gate electrodes 7 and 21 are omitted, connection terminals G3 for a gate driving circuit common to the second gate electrode 21 It is.

【0086】このような構成により、2つの制御用端子G1,G2を有する必要が無く、操作を簡単化することができる。 [0086] With this configuration, there is no need to have two control terminals G1, G2, it is possible to simplify the operation. なお、半導体装置をターンオンするには、ソース電極9に対して正である正電圧を第2のゲート電極21に印加すればよい。 Note that in order to turn on the semiconductor device may be applied to the source electrode 9 which is a positive positive voltage to the second gate electrode 21. 同様に、半導体装置をターンオフするには、ソース電極9に対して負である負電圧を第2のゲート電極21に印加すればよい。 Similarly, to turn off the semiconductor device may be a negative voltage which is negative relative to the source electrode 9 to the second gate electrode 21.

【0087】上述したように第3の実施の形態によれば、第1及び第2のゲート電極7,21が互いに電気的に接続されているので、第1の実施形態の効果に加え、 [0087] According to the third embodiment as described above, since the first and second gate electrodes 7 and 21 are electrically connected to each other, in addition to the effects of the first embodiment,
電子の流路のオン・オフ用の第1のゲート電極7と、正孔の注入・排出用の第2のゲート電極21とを同時に制御でき、ゲート駆動制御の容易化を図ることができる。 A first gate electrode 7 for turning on and off the electron flow passage, can second simultaneous control and a gate electrode 21 for the injection and discharge of the hole, it is possible to facilitate the gate drive control. (第4の実施の形態)次に、本発明の第4の実施の形態に係る半導体装置について説明する。 (Fourth Embodiment) Next, a description will be given of a semiconductor device according to a fourth embodiment of the present invention.

【0088】図6はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0088] Figure 6 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0089】すなわち、本実施の形態は、第1の実施の形態の変形構成であり、具体的には図6に示すように、 [0089] That is, this embodiment is a modification of the first embodiment. Specifically, as shown in FIG. 6,
p型ベース層3及び各n+ 型ソース層4を有する第1の溝間領域T1と、p+ 型インジェクション層20を有する第2の溝間領域T2との配置が異なっている。 A p-type base layer 3 and the first groove between the regions T1 with the n + -type source layer 4, the arrangement of the second grooves between the regions T2 having a p + type injection layer 20 is different.

【0090】例えば、2つの第1の溝間領域(p型ベース層3及び各n+ 型ソース層4)T1に対して1つの第2の溝間領域(p+ 型インジェクション層20)T2が形成されている。 [0090] For example, two of the first groove between the region (p-type base layer 3 and the n + -type source layer 4) T1 for one second groove between regions (p + type injection layer 20) T2 is It is formed.

【0091】これにより、p+ インジェクション層20 [0091] As a result, p + injection layer 20
からの正孔hの注入を過大にならないように制御できる。 It can be controlled so as not to excessively injection of holes h from. このように、各溝間領域T1,T2の配置は、オン抵抗の低減と、ゲート電流とのトレードオフを考慮して決定すればよく、T1:T2の個数の比が1:1や2: Thus, the arrangement of each groove between the regions T1, T2, the reduction of on-resistance may be determined in consideration of the tradeoff between the gate current, T1: the ratio of the number of T2 is 1: 1 and 2:
1に限定されずに、任意に設計可能である。 Not limited to 1, it can be arbitrarily designed.

【0092】このような構成としても、第1の実施形態と同様の効果を得ることができる。 [0092] Even with this configuration, it is possible to achieve the same effects as in the first embodiment. (第5の実施の形態)次に、本発明の第5の実施の形態に係る半導体装置について説明する。 (Fifth Embodiment) Next, a description will be given of a semiconductor device according to a fifth embodiment of the present invention.

【0093】図7はこの半導体装置の構成を示す斜視断面図であり、図8はこの半導体装置の半導体層における表面構造を示す平面図である。 [0093] Figure 7 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 8 is a plan view showing the surface structure in a semiconductor layer of the semiconductor device.

【0094】本実施の形態は、第1の実施形態の変形構成であり、第1及び第2のゲート電極の一体化を図るものであって、具体的には図7及び図8に示すように、第1及び第2の溝間領域T1,T2から離間してn- ベース層2上で且つ第2のゲート電極21直下に溝31及び絶縁膜32を介して埋込み電極33が形成され、この埋込み電極33はp+ 型インジェクション層20と第1のゲート電極7の両方に接続されている。 [0094] This embodiment is a modification of the first embodiment, there is achieved the integration of the first and second gate electrodes, in particular as shown in FIGS. 7 and 8 the first and second grooves between the regions T1, apart from T2 n-base layer buried electrode 33 and through the groove 31 and the insulating film 32 immediately below the second gate electrode 21 over 2 is formed, the embedded electrodes 33 are connected to both the p + type injection layer 20 and the first gate electrode 7. また、埋込み電極33と第1のゲート電極7との間の接続経路34は、 Further, the connection path 34 between the embedded electrodes 33 and the first gate electrode 7,
絶縁膜35によりソース電極9と電気的に絶縁されている。 It is electrically insulated from the source electrode 9 by the insulating film 35.

【0095】以上のような構成により、第3の実施の形態と同様に、回路を簡易化することができる。 [0095] With the above configuration, as in the third embodiment, it is possible to simplify the circuit. また、ソース電極9下の溝5及び溝間領域T1を例えば夫々2μ Further, the groove 5 and groove between the regions T1 under the source electrode 9, for example each 2μ
m幅のように微細に形成した場合でも、ソース電極9と第2のゲート電極21との間はある程度離間して形成できるようになるので、電極形成等に係る製造工程の信頼性を向上させることができる。 Even when finely formed as m width, since between the source electrode 9 and the second gate electrode 21 it is possible to form with a certain degree apart, improve the reliability of the manufacturing process according to the electrode formed such be able to. (第6の実施の形態)次に、本発明の第6の実施の形態に係る半導体装置について説明する。 (Sixth Embodiment) Next, a semiconductor device will be described according to a sixth embodiment of the present invention.

【0096】図9はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0096] Figure 9 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0097】すなわち、本実施の形態は、第1の実施形態の変形構成であり、第1及び第2のゲート電極の一体化を図るものであって、具体的には図9に示すように、 [0097] That is, this embodiment is a modification of the first embodiment, there is achieved the integration of the first and second gate electrodes, specifically, as shown in FIG. 9 ,
溝5底部のn- 型ベース層2内にp+ 型インジェクション層20を形成し、且つこのp+ 型インジェクション層20と第1のゲート電極7とが互いに接する構造となっている。 The p + type injection layer 20 is formed in the groove 5 bottom of the n- type base layer 2, and this p + type injection layer 20 and the first gate electrode 7 has a structure in contact with each other.

【0098】このような構造は、例えば次のように形成可能である。 [0098] Such a structure can be formed, for example, as follows.

【0099】n+ 型ドレイン層1上にn- 型ベース層2 [0099] n + -type on the drain layer 1 n-type base layer 2
が形成され、n- 型ベース層2の表面にp型ベース層3 There is formed, p-type base layer 3 on the surface of the n- type base layer 2
が形成される。 There is formed. 次に、p型ベース層3表面に選択的に複数のn+ 型ソース層4が形成され、各n+ 型ソース層4 Then, p-type base layer selectively multiple three surface n + -type source layer 4 is formed, the n + -type source layer 4
の夫々中央部からn- 型ベース層2の途中の深さまで到達する溝5が形成される。 It grooves 5 arriving from the respective central portion to the middle of the depth of the n- type base layer 2 is formed.

【0100】さらに、選択イオン注入及びアニールにより、この溝5の底部からn- 型ベース層2内にp+ 型インジェクション層20が形成され、熱CVD及びRIE [0100] Further, by selective ion implantation and annealing, p + type injection layer 20 is formed from the bottom of the groove 5 in the n- type base layer 2, a thermal CVD and RIE
により、溝5側壁にのみ絶縁膜6が形成される。 Accordingly, the insulating film 6 only in the groove 5 side wall is formed.

【0101】以下、通常の工程により、溝5内に第1のゲート電極7が埋込み形成され、さらにp型ベース層3 [0102] Hereinafter, the conventional process, the first gate electrode 7 is buried in the groove 5, further p-type base layer 3
上及び各n+ 型ソース層4上にソース電極9が形成される。 The source electrode 9 is formed on the upper and on the n + -type source layer 4. また、n+ 型ドレイン層1におけるn- 型ベース層2とは反対側の表面上にドレイン電極8が形成される。 The drain electrode 8 is formed on the surface opposite to the n- type base layer 2 in the n + -type drain layer 1.
これで、半導体装置の形成が完了する。 Now, the formation of the semiconductor device is completed.

【0102】以上のような構成により、第1のゲート電極7への正電圧の印加により、p型ベース層3における絶縁膜6との界面に反転層が形成され、ソース電極9からn+ 型ソース層4及び反転層を介して電子がn- 型ベース層2に注入されるとき、これと同時に、正孔が溝5 [0102] With the above configuration, by applying a positive voltage to the first gate electrode 7, an inversion layer at the interface between the insulating film 6 in the p-type base layer 3 is formed, n + -type source electrode 9 when electrons through the source layer 4 and the inversion layer are injected into the n- type base layer 2, and at the same time, holes groove 5
底部のp+ 型インジェクション層20からn- 型ベース層2内に注入される。 It is injected from the bottom of the p + type injection layer 20 to the n- type base layer 2.

【0103】よって、導電変調が起こり、前述同様に、 [0103] Thus, conductive modulation occurs, as before,
低オン電圧で半導体装置をオン状態とすることができる。 It can be a semiconductor device in the ON state at a low ON voltage.

【0104】上述したように第6の実施の形態によれば、第1の実施形態の効果に加え、単位面積当たりの電子の注入量を増加できると共に、ゲート電極を共通化することができる。 [0104] According to the sixth embodiment as described above, in addition to the advantages of the first embodiment, it is possible increase the amount of electrons injected per unit area, a common gate electrode. (第7の実施の形態)次に、本発明の第7の実施の形態に係る半導体装置について説明する。 (Seventh Embodiment) Next, a description will be given of a semiconductor device according to a seventh embodiment of the present invention.

【0105】図10はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0105] Figure 10 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0106】すなわち、本実施の形態は、第1の実施形態の変形構成であり、回路の簡易化を図るものであって、具体的には図10に示すように、第1のゲート電極7と、ゲート駆動回路への端子Gとの間の配線部に、抵抗Rを介して第2のゲート電極21が電気的に接続されている。 [0106] That is, this embodiment is a modification of the first embodiment, there is achieved a simplification of the circuit, as specifically shown in FIG. 10, the first gate electrode 7 If, on the wiring portion between the terminal G to the gate driving circuit, a second gate electrode 21 are electrically connected through a resistor R.

【0107】このような構成により、例えばゲート駆動回路から制御用端子Gにて3Vを第1のゲート電極7に印加してp型ベース層内に反転層を形成するとき、これと同時に0.7Vを第2のゲート電極21に印加してp [0107] With this configuration, for example, when the 3V by the control terminal G from the gate drive circuit is applied to the first gate electrode 7 to form an inversion layer in the p-type base layer, and at the same time 0. p and 7V is applied to the second gate electrode 21
+ 型インジェクション層20から正孔hを注入することができる。 Holes can be injected through h + type injection layer 20. なお、差分の2.3Vは抵抗Rにおける電圧降下分である。 Incidentally, 2.3V difference is the voltage drop in the resistor R.

【0108】このように、2つの制御用端子G1,G2 [0108] Thus, two control terminals G1, G2
を有する必要が無く、操作を簡単化することができる。 It is not necessary to have a, it is possible to simplify the operation.
なお、半導体装置をターンオンするには、ソース電極9 Note that in order to turn on the semiconductor device, the source electrode 9
に対して正である正電圧を制御用端子Gを介して第1及び第2のゲート電極7,21に印加すればよい。 May be applied to the first and second gate electrodes 7 and 21 a positive voltage is positive via the control terminal G relative. 同様に、半導体装置をターンオフするには、ソース電極9に対して負である負電圧を制御用端子Gを介して第1及び第2のゲート電極7,21に印加すればよい。 Similarly, to turn off the semiconductor device can be applied to the first and second gate electrodes 7 and 21 via the control terminal G negative voltage which is negative relative to the source electrode 9.

【0109】上述したように第7の実施の形態によれば、第1の実施形態の効果に加え、第1及び第2のゲート電極を互いに電気的に接続したので、ゲート駆動制御の容易化を図ることができ、さらにこのとき、ゲート駆動回路の端子Gと第2のゲート電極21との間に抵抗R [0109] According to the seventh embodiment as described above, in addition to the effect of the first embodiment, since the first and second gate electrodes electrically connected with each other, facilitating the gate drive control it is possible to further this time, the resistance between the terminal G and the second gate electrode 21 of the gate drive circuit R
を介在させているので、第1のゲート電極9の電圧よりも低い値となるように第2のゲート電極21に印加される電圧の値を最適に調整することができる。 Since with intervening, it can be optimally adjusted values ​​of the voltage applied to the second gate electrode 21 so as to be lower than the voltage of the first gate electrode 9. (第8の実施の形態)次に、本発明の第8の実施の形態に係る半導体装置について説明する。 (Eighth Embodiment) Next, a description will be given of a semiconductor device according to the eighth embodiment of the present invention.

【0110】図11はこの半導体装置の構成を示す斜視断面図であり、図12はこの半導体装置における半導体層の平面図であって、夫々図1の変形構成を示している。 [0110] Figure 11 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 12 is a plan view of a semiconductor layer in the semiconductor device, which is a modification of the structure shown in each Fig.

【0111】すなわち、本実施の形態は、第1の実施形態の変形形態であり、具体的には図11及び図12に示すように、複数の第1の溝間領域T1と、複数の第2の溝間領域T2とが溝5を介して図のように平面配置された構成となっている。 [0111] That is, the present embodiment is a variant of the first embodiment, as specifically shown in FIGS. 11 and 12, a plurality of first groove between the regions T1, a plurality of second It has a planar arrangement configurations as shown in FIG via a groove between the regions T2 Togamizo 5 2.

【0112】以上のような構成により、複数の第1の溝間領域T1上に1つのソース電極9を設けると共に、複数の第2の溝間領域T2上に1つの第2のゲート電極2 [0112] With the above configuration, provided with a single source electrode 9 on the plurality of first groove between the regions T1, one second gate electrode on the plurality of second grooves between the regions T2 2
1を設け、第1及び第2のゲート電極7,21を互いに離間させて製造できるので、電極の配線パターンの幅を広げることができ、もって、電極形成を容易化することができる。 1 is provided, since the first and second gate electrodes 7 and 21 can be prepared by spaced apart from each other, it is possible to widen the width of the wiring pattern of the electrode, with, it is possible to facilitate the electrode formation.

【0113】なお、本実施形態は、T1:T2の個数の比を1:1とした場合について述べたが、これに限らず、例えば図13及び図14に示すように、T1:T2 [0113] Incidentally, this embodiment, T1: the ratio of the number of T2 1: 1 and the case has been described, the invention is not limited to this, for example, as shown in FIGS. 13 and 14, T1: T2
=3:1等の任意の比に設計し、設計内容に対応して電極パターンを変えた構成としても、複数の第1の溝間領域T1をひとまとめにでき、且つ第1及び第2のゲート電極7,21を互いに離間できることに変わりはないから、本実施の形態と同様の効果を得ることができる。 = 3: designed any ratio such as one, have a structure in which changing the electrode pattern corresponding to the design content, can the plurality of first groove between the regions T1 collectively and first and second gate since remains unchanged to be separated electrodes 7 and 21 to each other, it is possible to obtain the same effect as in the present embodiment.

【0114】また、第4及び第8の実施の形態では、配置の変形例を示したが、本発明はこれに限定されず、n [0114] Further, in the embodiment of the fourth and eighth, but showing a modification of the arrangement, the present invention is not limited thereto, n
- 型ベース層2の表面における任意の位置に、p+ 型インジェクション層20を有する第1の溝間領域T1と、 - at any position on the surface of the mold base layer 2, a first groove between the regions T1 having a p + type injection layer 20,
p型ベース層3及びn+ 型ソース層4を有する第2の溝間領域T2とを配置することができる。 It is possible to arrange the second groove between the regions T2 having a p-type base layer 3 and the n + -type source layer 4.

【0115】さらにまた、第3の実施の形態で述べた第1及び第2のゲート電極7,21の一体化構造を、第3 [0115] Furthermore, the integrated structure of the first and second gate electrodes 7 and 21 described in the third embodiment, the third
及び/又は第4の実施の形態あるいはそれらの変形構成に組み合わせてもよい。 And / or the fourth embodiment or may be combined to their modified configuration. (第9の実施の形態)次に、本発明の第9の実施の形態に係る半導体装置について説明する。 (Ninth embodiment) Next, a description will be given of a semiconductor device according to a ninth embodiment of the present invention.

【0116】図15はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0116] Figure 15 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0117】すなわち、本実施の形態は、第1の実施形態の変形構成であり、具体的には図15に示すように、 [0117] That is, this embodiment is a modification of the first embodiment. Specifically, as shown in FIG. 15,
第1のゲート電極7とゲート駆動回路(図示せず)への端子Gとの間に第2のゲート電極21を電気的に接続し、且つp+ 型インジェクション層20の深さをp型ベース層3(の深さ)よりも深くした構成となっている。 The first gate electrode 7 and the gate drive circuit of the second gate electrode 21 electrically connected between the terminal G to the (not shown), and p-type base depth of the p + type injection layer 20 It has become deeply configuration than the layer 3 (depth).

【0118】このような構成により、第1の実施形態の効果に加え、p+ 型インジェクション層20を深い位置まで形成したので、正孔hの注入・排出の効率を向上させることができる。 [0118] With this configuration, in addition to the effects of the first embodiment, since the formation of the p + type injection layer 20 deeper, it is possible to improve the efficiency of the injection and discharge of holes h. (第10の実施の形態)次に、本発明の第10の実施の形態に係る半導体装置について説明する。 (Tenth Embodiment) Next, a description will be given of a semiconductor device according to a tenth embodiment of the present invention.

【0119】図16はこの半導体装置における半導体層の表面近傍の構成を示す平面図であり、図1、図4、図5、図10又は図15に示す断面図とも対応している。 [0119] Figure 16 is a plan view showing the structure near the surface of the semiconductor layer in this semiconductor device, FIG. 1, 4, 5, is associated with the cross-sectional view shown in FIG. 10 or 15.

【0120】すなわち、本実施の形態は、第1、第2、 [0120] That is, in this embodiment, first, second,
第3、第7又は第9の実施形態の平面構成を規定したものであり、具体的には図16に示すように、p+ 型インジェクション層20、n+ 型ソース層4及びp型ベース層3が互いに平行にストライプ状に形成されている。 Third, which defines the planar configuration of the seventh or ninth embodiment, as specifically shown in FIG. 16, p + type injection layer 20, n + -type source layer 4 and the p-type base layer 3 are formed parallel to the stripes to one another.

【0121】以上のような構成としても、第1、第2、 [0121] be configured as above, first, second,
第3、第7又は第9の実施形態のうちで対応する実施形態の効果を得ることができる。 Third, it is possible to obtain the effect of the corresponding embodiments within the seventh or ninth embodiment. なお、図5に示した第4 The fourth of FIG. 5
の実施形態の平面構成も、図17に示すように、p+ 型インジェクション層20、n+ 型ソース層4及びp型ベース層3をストライプ状に規定可能なことは言うまでもない。 Planar configuration of the embodiment also, as shown in FIG. 17, p + type injection layer 20, n + -type source layer 4 and the p-type base layer 3 that can be defined in stripes of course. 図9に示した第6の実施形態の平面構成も、図示はしないが同様に規定できる。 Planar configuration of the sixth embodiment shown in FIG. 9 can also be defined similarly although not shown. (第11の実施の形態)次に、本発明の第11の実施形態に係る半導体装置について説明する。 (Eleventh Embodiment) Next, a semiconductor device will be described according to an eleventh embodiment of the present invention.

【0122】図18はこの半導体装置における半導体層の表面近傍の構成を示す平面図であり、図1、図4、図5、図10又は図15に示す断面図とも対応している。 [0122] Figure 18 is a plan view showing the structure near the surface of the semiconductor layer in this semiconductor device, FIG. 1, 4, 5, is associated with the cross-sectional view shown in FIG. 10 or 15.

【0123】すなわち、本実施の形態は、第1、第2、 [0123] That is, in this embodiment, first, second,
第3、第7又は第9の実施形態の平面構成を規定したものであり、具体的には図18に示すように、n+ 型ソース層4がp型ベース層3表面上において、p+ 型インジェクション層20(又は溝5)の長手方向とは直交する方向に沿って、ストライプ状の配線パターンとなるように形成されている。 Third, which defines the planar configuration of the seventh or ninth embodiment, as specifically shown in FIG. 18, n + -type source layer 4 on the p-type base layer 3 surface, p + the longitudinal type injection layer 20 (or groove 5) along a direction perpendicular to, and is formed to have a stripe-shaped wiring pattern.

【0124】以上のような構成としても、第1、第2、 [0124] be configured as above, first, second,
第3、第7又は第9の実施形態の効果を得ることができる。 Third, it is possible to obtain the effect of the seventh or ninth embodiment. また、第4の実施形態の平面構成も、図19に示すように、本実施の形態と同様に規定可能である。 The planar configuration of the fourth embodiment also, as shown in FIG. 19, it is definable as with this embodiment. さらに、図示はしないが、図9に示した第6の実施形態の平面構成も、同様に規定できる。 Furthermore, although not shown, the planar configuration of the sixth embodiment shown in FIG. 9 can also be defined similarly. (第12の実施の形態)次に、本発明の第12の実施の形態に係る半導体装置について説明する。 (Twelfth Embodiment) Next, a description will be given of a semiconductor device according to a twelfth embodiment of the present invention.

【0125】図20はこの半導体装置の構成を示す斜視断面図であり、図1、図4、図5、図10又は図15に示す断面図とも対応している。 [0125] Figure 20 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 1, 4, 5, is associated with the cross-sectional view shown in FIG. 10 or 15.

【0126】すなわち、本実施の形態は、第1、第2、 [0126] That is, in this embodiment, first, second,
第3、第7又は第9の実施形態の平面構成を規定したものであり、具体的には図20に示すように、溝5が格子状に形成され、各溝5間で紙面の行方向及び列方向に点在する溝間領域T1,T2において、同一行方向に沿ってp型ベース層3及びn+ 型ソース層4からなる第1の溝間領域T1あるいはp+ 型インジェクション層20からなる溝間領域T2が形成され、同一列方向に沿って溝間領域T1と溝間領域T2とが交互に形成された構成となっている。 Third, which defines the planar configuration of the seventh or ninth embodiment, as specifically shown in FIG. 20, is formed a groove 5 in a lattice shape, the plane of the row direction between the respective grooves 5 and in the groove between the regions T1, T2 scattered in the column direction, from a first groove between the regions T1 or p + type injection layer 20 made of p-type base layer 3 and the n + -type source layer 4 along the same row direction a groove between the regions T2 composed is formed, along the same column direction as the groove between the areas T1 and the groove between the regions T2 has a configuration which is formed alternately.

【0127】以上のような構成としても、第1、第2、 [0127] be configured as above, first, second,
第3、第7又は第9の実施形態のうちの対応する実施形態の効果を得ることができる。 Third, it is possible to obtain the effect of the corresponding embodiment of the seventh or ninth embodiment.

【0128】なお、この構成は90度回転させ、同一列方向に沿って溝間領域T1又は溝間領域T2が形成され、同一行方向に沿って溝間領域T1と溝間領域T2とが交互に形成された構成としても同じことであるのは言うまでもない。 [0128] Note that this configuration is rotated 90 degrees, the same column direction grooves between the regions T1 or grooved region between T2 along are formed, a groove between the regions T1 and the groove between the regions T2 along the same row direction alternately the same is it of course be formed configuration to.

【0129】また、この構成は、1行置きにp+ 型インジェクション層20の行が存在するが、これに限らず、 [0129] Further, this configuration is rows of p + type injection layer 20 is present every other row, not limited thereto,
2行置き、3行置き等の任意の行置きにp+ 型インジェクション層20の行を設けてもよい。 Place two rows may be provided a line of p + type injection layer 20 in place any line such as every three rows. さらにまた、任意の行置きのp+ 型インジェクション層20の行において、適宜p型ベース層3及びn+ 型ソース層4を設けた構成としてもよい。 Furthermore, in the row of the p + type injection layer 20 placed any line it may be configured to provided the appropriate p-type base layer 3 and the n + -type source layer 4. なお、この他にも配列パターンの変形例は、上記記載及び図面に基づいて種々容易に想到し得るものであり、本発明の範囲に包含される。 Note that a modification of this addition to the arrangement pattern is one that can variously readily occur on the basis of the above description and drawings are included in the scope of the present invention. (第13の実施の形態)次に、本発明の第13の実施の形態に係る半導体装置について説明する。 (Thirteenth Embodiment) Next, a description will be given of a semiconductor device according to a thirteenth embodiment of the present invention.

【0130】図21はこの半導体装置の構成を示す斜視断面図であり、図1、図4、図5、図10又は図15に示す断面図とも対応している。 [0130] Figure 21 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 1, 4, 5, is associated with the cross-sectional view shown in FIG. 10 or 15.

【0131】すなわち、本実施の形態は、第1、第2、 [0131] That is, in this embodiment, first, second,
第3、第7又は第9の実施形態の平面構成を規定したものであり、具体的には図21に示すように、溝5が格子状に形成され、各溝5間で紙面の行方向及び列方向に点在する溝間領域T1,T2において、同一行方向に沿って溝間領域T1と溝間領域T2とが交互に形成され、且つ、同一列方向に沿って溝間領域T1と溝間領域T2とが交互に形成された構成となっている。 Third, which defines the planar configuration of the seventh or ninth embodiment, as specifically shown in FIG. 21, is formed a groove 5 in a lattice shape, the plane of the row direction between the respective grooves 5 and in the groove between the regions T1, T2 scattered in the column direction, a groove between the regions T1 and the groove between the regions T2 along the same row direction are alternately formed, and a groove between the regions T1 along the same column direction a groove between the regions T2 has a configuration in which are formed alternately.

【0132】以上のような構成としても、第1、第2、 [0132] be configured as above, first, second,
第3、第7又は第9の実施形態のうちの対応する効果を得ることができる。 Third, it is possible to obtain the corresponding effects of the seventh or ninth embodiment.

【0133】なお、この構成は、行方向及び列方向で1 [0133] In this configuration, the row and column directions 1
つ置きに溝間領域T2(p+ 型インジェクション層2 One placed in inter-groove region T2 (p + type injection layer 2
0)が存在するが、これに限らず、2つ置き、3つ置き等の任意個数の溝間領域T1置きにp+ 型インジェクション層20を設けてもよい。 0) but is present, not limited to this, every two, the p + type injection layer 20 may be provided every other groove between the regions T1 any number of such every three. 前述したが、この他にも配列パターンを変更したとしても、本発明の範囲に包含される。 Although described above, even when also modifies the array pattern In addition, it is included within the scope of the present invention. また、このような配列パターンは、規則的なものに限らず、不規則なものとしても、本発明の範囲に包含される。 Moreover, such an arrangement pattern is not limited to regular ones, even irregular, it is within the scope of the present invention. (第14の実施の形態)次に、本発明の第14の実施の形態に係る半導体装置について説明する。 (Fourteenth Embodiment) Next, a description will be given of a semiconductor device according to a fourteenth embodiment of the present invention.

【0134】図22はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0134] Figure 22 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0135】すなわち、本実施の形態は、第1の実施形態の変形構成であり、具体的には図22に示すように、 [0135] That is, this embodiment is a modification of the first embodiment. Specifically, as shown in FIG. 22,
溝5間の領域にはp+ 型インジェクション層20を設けず、p+ 型インジェクション層20を各溝5から離間してn- 型ベース層2表面に選択的に設けている。 The area between the grooves 5 without providing the p + type injection layer 20 is provided with a p + type injection layer 20 selectively spaced apart by the n- type base layer 2 from the surface the grooves 5.

【0136】なお、p+ 型インジェクション層20とn [0136] In addition, p + type injection layer 20 and the n
- 型ベース層2との間にはp型ベース層3からの空乏層の広がりを抑制するためのn+ 型バッファ層41が形成されている。 - n + -type buffer layer 41 for suppressing the spread of a depletion layer from the p-type base layer 3 between the type base layer 2 is formed. 但し、このn+ 型バッファ層41は省略可能である。 However, the n + -type buffer layer 41 may be omitted.

【0137】ここで、p+ 型インジェクション層20上には、第2のゲート電極21が形成され、第2のゲート電極21がドレイン電極及びドレイン側回路(図示せず)に接続されている。 [0137] Here, on the p + type injection layer 20, the second gate electrode 21 is formed, the second gate electrode 21 is connected to the drain electrode and the drain-side circuit (not shown).

【0138】以上のような構成により、前述同様に、ドレイン電極8に正電圧、ソース電極9に負電圧を印加し、且つゲート電極7に正電圧を印加すると、電子eがn+ 型ソース層4からp型ベース層3の反転層を介してn- 型ベース層2に注入され、大部分の電子eがn+ 型ドレイン層1を介してドレイン電極8に流れるが、一部の電子eが表面方向に流れてn+ 型バッファ層41を介してp+ 型インジェクション層20に到達する。 [0138] With the above configuration, similarly to the above, a positive voltage to the drain electrode 8, by applying a negative voltage to the source electrode 9, and a positive voltage is applied to the gate electrode 7, the electrons e n + -type source layer 4 through the inversion layer of the p-type base layer 3 is injected into the n- type base layer 2 from most of the electrons e flow to the drain electrode 8 through the n + -type drain layer 1, some of the electrons e There reaches the p + type injection layer 20 through the n + -type buffer layer 41 flows to the surface direction.

【0139】このとき、正孔hがp+ 型インジェクション層20からn+ 型バッファ層41を介してn- 型ベース層2に注入される。 [0139] In this case, holes h are injected from the p + type injection layer 20 through the n + -type buffer layer 41 to the n- type base layer 2. よって、導電変調が起こり、オン電圧が低減される。 Therefore, the conductive modulation occurs, on-voltage is reduced.

【0140】また、ターンオフするには、前述同様に、 [0140] In addition, in order to turn-off, the same way as described above,
ゲート電極7に負電圧を印加して電子eの注入を停止すればよい。 It may be stopping the injection of electrons e by applying a negative voltage to the gate electrode 7.

【0141】本実施の形態によれば、第1の実施形態の効果に加え、p+ 型インジェクション層20を溝間に形成せずに分離して設け、溝間領域を全て電子注入のために用いるので、単位面積当たりの電子の注入量を増加させることができる。 According to [0141] this embodiment, in addition to the effect of the first embodiment, provided to separate the p + type injection layer 20 is not formed between the grooves, a groove between the regions for all electron injection since use can increase the amount of injected electrons per unit area.

【0142】また、ドレイン電極8と第2のゲート電極21とを接続し、正孔注入用のゲート駆動回路を不要としたので、ゲート駆動回路の簡易化を図ることができる。 [0142] Further, connects the drain electrode 8 and the second gate electrode 21, since the unnecessary gate drive circuit for hole injection, can be simplified gate drive circuit. (第15の実施の形態)次に、本発明の第15の実施の形態に係る半導体装置について説明する。 (Fifteenth Embodiment) Next, a description will be given of a semiconductor device according to a fifteenth embodiment of the present invention.

【0143】図23はこの半導体装置の構成を示す断面図であり、図1の変形構成を示している。 [0143] Figure 23 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0144】すなわち、本実施の形態は、第1の実施形態の変形構成であり、具体的には図23に示すように、 [0144] That is, this embodiment is a modification of the first embodiment. Specifically, as shown in FIG. 23,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface.

【0145】以上のような構成としても、第1の実施形態の作用効果を得ることができる。 [0145] be configured as described above, it is possible to obtain the effects of the first embodiment. 例えば、図24は、 For example, Figure 24,
この半導体装置における正孔電流の経路に沿った正孔密度分布を示す図であり、図1と異なり、正孔hが溝間領域T1を通ってソース電極9へ抜ける抵抗が増大し、トレンチ底部nベース中の正孔濃度が増大して、よりいっそうオン電圧が低減されている。 Is a diagram showing a hole density distribution along the path of the hole current in the semiconductor device, unlike FIG. 1, the holes h escapes to the source electrode 9 through a groove between the regions T1 resistance increases, the trench bottom n hole concentration in the base is increased, more turn-on voltage is reduced.

【0146】また同様に、以下の第16〜第27の実施の形態も夫々対応する元の実施形態の作用効果を得ることができる。 [0146] Similarly, it is possible to obtain the effect of the original embodiment also respectively corresponding following sixteenth 27th embodiment. (第16の実施の形態)次に、本発明の第16の実施の形態に係る半導体装置について説明する。 (Sixteenth Embodiment) Next, a description will be given of a semiconductor device according to a sixteenth embodiment of the present invention.

【0147】図25はこの半導体装置の構成を示す断面図であり、図5の変形構成を示している。 [0147] Figure 25 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0148】すなわち、本実施の形態は、第3の実施形態の変形構成であり、具体的には図25に示すように、 [0148] That is, this embodiment is a modification of the third embodiment. Specifically, as shown in FIG. 25,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第17の実施の形態)次に、本発明の第17の実施の形態に係る半導体装置について説明する。 (Seventeenth embodiment) Next, a description will be given of a semiconductor device according to a seventeenth embodiment of the present invention.

【0149】図26はこの半導体装置の構成を示す断面図であり、図6の変形構成を示している。 [0149] Figure 26 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0150】すなわち、本実施の形態は、第4の実施形態の変形構成であり、具体的には図26に示すように、 [0150] That is, this embodiment is a modification of the fourth embodiment, specifically, as shown in FIG. 26,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第18の実施の形態)次に、本発明の第18の実施の形態に係る半導体装置について説明する。 (18th Embodiment) Next, a description will be given of a semiconductor device according to the eighteenth embodiment of the present invention.

【0151】図27はこの半導体装置の構成を示す斜視断面図であり、図28はこの半導体装置における半導体層の平面図であって、夫々図11及び図12の変形構成を示している。 [0151] Figure 27 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 28 is a plan view of a semiconductor layer in the semiconductor device, which is a modification of the structure shown in each FIGS.

【0152】すなわち、本実施の形態は、第8の実施形態の変形構成であり、具体的には図27及び図28に示すように、p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 [0152] That is, the present embodiment is a modification of the eighth embodiment, as specifically shown in FIGS. 27 and 28, selectively in the n + -type on the p-type base layer 3 without providing the source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. なお、前述同様に、 It should be noted that, similarly to the above,
図29及び図30にて示される構成としてもよい。 It may be configured as shown in FIGS. 29 and 30. (第19の実施の形態)次に、本発明の第19の実施の形態に係る半導体装置について説明する。 (The nineteenth embodiment) Next, a description will be given of a semiconductor device according to a nineteenth embodiment of the present invention.

【0153】図31はこの半導体装置の構成を示す断面図であり、図10の変形構成を示している。 [0153] Figure 31 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 10.

【0154】すなわち、本実施の形態は、第7の実施形態の変形構成であり、具体的には図31に示すように、 [0154] That is, this embodiment is a modification of the seventh embodiment, specifically, as shown in FIG. 31,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第20の実施の形態)次に、本発明の第20の実施の形態に係る半導体装置について説明する。 (20th Embodiment) Next, a description will be given of a semiconductor device according to a twentieth embodiment of the present invention.

【0155】図32はこの半導体装置の構成を示す斜視断面図であり、図33はこの半導体装置の半導体層における表面構造を示す平面図である。 [0155] Figure 32 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 33 is a plan view showing the surface structure in a semiconductor layer of the semiconductor device.

【0156】すなわち、本実施の形態は、第5の実施形態の変形構成であり、具体的には図32及び図33に示すように、p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 [0156] That is, this embodiment is a modification of the fifth embodiment, as specifically shown in FIGS. 32 and 33, selectively in the n + -type on the p-type base layer 3 without providing the source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第21の実施の形態)次に、本発明の第21の実施の形態に係る半導体装置について説明する。 (21 Embodiment) Next, a description will be given of a semiconductor device according to a twenty-first embodiment of the present invention.

【0157】図34はこの半導体装置の構成を示す断面図であり、図9の変形構成を示している。 [0157] Figure 34 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0158】すなわち、本実施の形態は、第6の実施形態の変形構成であり、具体的には図34に示すように、 [0158] That is, the present embodiment is a modification of the sixth embodiment. Specifically, as shown in FIG. 34,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第22の実施の形態)次に、本発明の第22の実施の形態に係る半導体装置について説明する。 (Embodiment of the 22) Next, a description will be given of a semiconductor device according to the 22nd embodiment of the present invention.

【0159】図35はこの半導体装置の構成を示す断面図であり、図4の変形構成を示している。 [0159] Figure 35 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0160】すなわち、本実施の形態は、第2の実施形態の変形構成であり、具体的には図35に示すように、 [0160] That is, this embodiment is a modification of the second embodiment. Specifically, as shown in FIG. 35,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第23の実施の形態)次に、本発明の第23の実施の形態に係る半導体装置について説明する。 (Embodiment of the 23) Next, a description will be given of a semiconductor device according to a twenty-third embodiment of the present invention.

【0161】図35はこの半導体装置の構成を示す断面図であり、図4の変形構成を示している。 [0161] Figure 35 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG.

【0162】すなわち、本実施の形態は、第9の実施形態の変形構成であり、具体的には図36に示すように、 [0162] That is, this embodiment is a modification of the ninth embodiment. Specifically, as shown in FIG. 36,
p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4を設けた構成となっている。 The selective on the p-type base layer 3 without providing the n + -type source layer 4, and has a structure in which an n + -type source layer 4 to the p-type base layer 3 on the entire surface. (第24の実施の形態)次に、本発明の第24の実施の形態に係る半導体装置について説明する。 (24th Embodiment) Next, a description will be given of a semiconductor device according to a twenty-fourth embodiment of the present invention.

【0163】図37はこの半導体装置の表面近傍の構成を示す平面図であり、図16の変形構成を示している。 [0163] Figure 37 is a plan view showing the structure near the surface of the semiconductor device, which is a modification of the structure shown in FIG. 16.

【0164】すなわち、本実施の形態は、第10の実施形態の変形構成に対応し、第15、第16、第19、第22及び第23の実施形態の平面構成を規定したものであり、具体的には図37に示すように、p+ 型インジェクション層20、n+ 型ソース層4及びp型ベース層3 [0164] That is, this embodiment corresponds to the modification of the tenth embodiment, first 15, second 16, third 19, which defines the planar configuration of the twenty-second embodiment and 23, as shown in FIG. 37 in particular, p + type injection layer 20, n + -type source layer 4 and the p-type base layer 3
が互いに平行にストライプ状に形成されている。 There are formed parallel to the stripes to one another.

【0165】なお、前述同様に、図26に示した第17 [0165] Incidentally, as before, 17 shown in FIG. 26
の実施形態の平面構成も、図38に示すように、p+ 型インジェクション層20、n+ 型ソース層4及びp型ベース層3をストライプ状に規定可能である。 Planar configuration of the embodiment also, as shown in FIG. 38, it is possible to define the p + type injection layer 20, n + -type source layer 4 and the p-type base layer 3 in a stripe shape. また、図3 In addition, FIG. 3
4に示した第21の実施形態の平面構成も、図示はしないが同様に規定できる。 Planar configuration of the twenty-first embodiment shown in 4 also, though not shown it can be defined similarly. (第25の実施の形態)次に、本発明の第25の実施の形態に係る半導体装置について説明する。 (25th Embodiment) Next, a description will be given of a semiconductor device according to a twenty-fifth embodiment of the present invention.

【0166】図39はこの半導体装置の構成を示す斜視断面図であり、図23、図25、図31、図35又は図36に示す断面図とも対応している。 [0166] Figure 39 is a perspective cross-sectional view showing the structure of the semiconductor device, 23, 25, 31 is associated with the cross-sectional view shown in FIG. 35 or FIG. 36.

【0167】すなわち、本実施の形態は、第15の実施形態の変形構成に対応し、第15、第16、第19、第22又は第23の実施形態の平面構成を規定したものであり、具体的には図39に示すように、溝5が格子状に形成され、各溝5間で紙面の行方向及び列方向に点在する溝間領域T1,T2において、同一行方向に沿ってp [0167] That is, this embodiment corresponds to the modification of the fifteenth embodiment of the fifteenth, sixteenth, nineteenth, which defines the planar configuration of the twenty-second embodiment or the third 23, Specifically, as shown in FIG. 39, is formed a groove 5 in a lattice shape, in the groove between the regions T1, T2 scattered in the row and column directions of the paper between the respective grooves 5, along the same row direction p
型ベース層3上にn+ 型ソース層4を有する第1の溝間領域T1あるいはp+型インジェクション層20からなる溝間領域T2が形成され、同一列方向に沿って溝間領域T1と溝間領域T2とが交互に形成された構成となっている。 The first groove between the regions T1 or p + type injection layer 20 groove between the regions T2 consisting of with n + -type source layer 4 is formed on the mold base layer 3, the groove between the regions T1 and grooves along the same column direction and interphase region T2 is a structure formed alternately. (第26の実施の形態)次に、本発明の第26の実施の形態に係る半導体装置について説明する。 (26th Embodiment) Next, a description will be given of a semiconductor device according to a 26th embodiment of the present invention.

【0168】図40はこの半導体装置の構成を示す斜視断面図であり、図23、図25、図31、図35又は図36に示す断面図とも対応している。 [0168] Figure 40 is a perspective cross-sectional view showing the structure of the semiconductor device, 23, 25, 31 is associated with the cross-sectional view shown in FIG. 35 or FIG. 36.

【0169】すなわち、本実施の形態は、第15の実施形態の変形構成に対応し、第15、第16、第19、第22又は第23の実施形態の平面構成を規定したものであり、具体的には図40に示すように、溝5が格子状に形成され、各溝5間で紙面の行方向及び列方向に点在する溝間領域T1,T2において、同一行方向に沿って溝間領域T1と溝間領域T2とが交互に形成され、且つ、 [0169] That is, this embodiment corresponds to the modification of the fifteenth embodiment of the fifteenth, sixteenth, nineteenth, which defines the planar configuration of the twenty-second embodiment or the third 23, Specifically, as shown in FIG. 40, is formed a groove 5 in a lattice shape, in the groove between the regions T1, T2 scattered in the row and column directions of the paper between the respective grooves 5, along the same row direction a groove between the regions T1 and the groove between the regions T2 are formed alternately, and,
同一列方向に沿って溝間領域T1と溝間領域T2とが交互に形成された構成となっている。 A groove between the regions T1 and the groove between the regions T2 along the same column direction has a configuration which is formed alternately. (第27の実施の形態)次に、本発明の第27の実施の形態に係る半導体装置について説明する。 (Embodiment of the 27) Next, a description will be given of a semiconductor device according to a 27th embodiment of the present invention.

【0170】図41はこの半導体装置の構成を示す断面図であり、図22の変形構成を示している。 [0170] Figure 41 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 22.

【0171】すなわち、本実施の形態は、第14の実施形態の変形構成であり、具体的には図41に示すように、p型ベース層3上に選択的にはn+ 型ソース層4を設けずに、p型ベース層3の全面上にn+ 型ソース層4 [0171] That is, the present embodiment is a modification of the fourteenth embodiment, as specifically shown in FIG. 41, it is selectively formed on the p-type base layer 3 n + -type source layer 4 the without providing, n to p-type base layer 3 of the entire surface on the + -type source layer 4
を設けた構成となっている。 And it has a configuration in which a. (第28の実施の形態)次に、本発明の第28の実施の形態に係る半導体装置について説明する。 (Embodiment of the 28) Next, a description will be given of a semiconductor device according to a twenty-eighth embodiment of the present invention.

【0172】図42はこの半導体装置の構成を示す断面図である。 [0172] Figure 42 is a cross-sectional view showing the structure of the semiconductor device. この半導体装置は、高抵抗のn- 型ベース層51の一方の面に高濃度のn型ドレイン層52が形成され、他方の面に複数の溝53が微小間隔をもって形成されている。 The semiconductor device includes a high concentration of n-type drain layer 52 is formed on one surface of the high resistance of the n- type base layer 51, a plurality of grooves 53 on the other surface is formed with a small gap. これらの溝53の内部にはゲート絶縁膜54 The gate insulation inside these grooves 53 film 54
を介して第1のゲート電極55が埋込み形成されている。 First gate electrode 55 is buried via. n- 型ベース層51表面の各溝53に挟まれた溝間領域には、高濃度のn+型ソース層56とp+ 型インジェクション層57が交互に形成されている。 The groove between the regions sandwiched by the grooves 53 of the n- type base layer 51 surface, high-concentration n + -type source layer 56 and the p + type injection layer 57 is formed alternately.

【0173】n- 型ベース層51におけるn+ 型ドレイン層52とは反対側の表面上にはドレイン電極58が形成されている。 [0173] n- type and n + -type drain layer 52 in the base layer 51 and the drain electrode 58 is formed on the surface of the opposite side. n+ 型ソース層56上にはソース電極5 n + source electrode 5 on type source layer 56
9が形成されている。 9 is formed. p+ 型インジェクション層57上には第2のゲート電極60が形成されている。 p + -type on the injection layer 57 is formed a second gate electrode 60.

【0174】次に、この半導体装置の製造方法及び動作を説明する。 [0174] Next, a method for manufacturing and operation of the semiconductor device. (製造方法)始めに、図43(a)に示すように、高抵抗基板としてのn- 型ベース層51の一方の面に高濃度のn+ 型ドレイン層52を形成する。 In (Production Method) First, as shown in FIG. 43 (a), to form a high-concentration n + -type drain layer 52 on one surface of the n- type base layer 51 as a high-resistance substrate.

【0175】また、n- 型ベース層51の他方の面において、図43(b)に示すように、互いに異なる領域に選択的にn+ 型ソース層56とp+ 型インジェクション層57とを拡散等により形成する。 [0175] Further, the other surface of the n- type base layer 51, as shown in FIG. 43 (b), and optionally n + -type source layer 56 and the p + type injection layer 57 in the different regions diffuse It is formed by such.

【0176】続いて、図43(c)に示すように、n+ [0176] Subsequently, as shown in FIG. 43 (c), n +
型ソース層56とp+ 型インジェクション層57とを個別に覆い、且つ、両層56,57の中間領域を露出するように、n+ 型ソース層56上及びp+ 型インジェクション層57上に絶縁層61を形成する。 Covering a type source layer 56 and the p + type injection layer 57 separately, and so as to expose the intermediate region of both layers 56 and 57, insulating on the n + -type source layer 56 and on the p + type injection layer 57 to form a layer 61.

【0177】以下、周知の製造工程により、露出された中間領域に溝53を形成し、トレンチ構造の半導体装置を形成する。 [0177] Hereinafter, the well-known manufacturing process to form a groove 53 on the exposed intermediate region, forming a semiconductor device having a trench structure. (動作)この半導体装置は、図44に示すようなタイムチャートに従ったゲート駆動法により、スイッチング動作可能となっている。 (Operation) The semiconductor device, the gate driving method in accordance with the time chart shown in FIG. 44, and can switching operation. 図44において、VG1は、第1 In Figure 44, VG1 is first
のゲート電極55のゲート電圧を示し、VG2は、第2 Shows the gate voltage of the gate electrode 55 of, VG2 a second
のゲート電極60のゲート電圧を示している。 Shows the gate voltage of the gate electrode 60 of.

【0178】この半導体装置は、メインキャリアの経路がn+ n- n+ 型の半導体層であり、ノーマリ・オン型であるため、阻止状態となるように、第1のゲート電極55に負電圧が印加される(時刻t=t1)。 [0178] The semiconductor device is a semiconductor layer of the route n + n-n + -type main carrier, since a normally-on type, so that the blocked state, a negative voltage to the first gate electrode 55 There is applied (time t = t1). このとき、各溝53間のA1−A1線に沿ったエネルギーバンドは図45に示す通りであり、各溝53側から溝間中央に向けて空乏層が広がっている。 At this time, the energy band along the line A1-A1 between each groove 53 is as shown in FIG. 45, the depletion layer spreads toward the inter-groove center from the groove 53 side. また、溝53からドレイン電極58に向かうB1−B1線に沿ったエネルギーバンドは図46に示す通りであり、同様に、各溝53側からドレイン電極58側に向けて空乏層が広がっている。 Moreover, the energy band along a line B1-B1 directed from the groove 53 to the drain electrode 58 is as shown in FIG. 46, similarly, it has a depletion layer spreads toward the drain electrode 58 side from the groove 53 side.

【0179】続いて、ターンオン動作について説明する。 [0179] Next, a description will be given of the turn-on operation.

【0180】ターンオン時には、ソース電極59に対して正となる正電圧を第1及び第2のゲート電極55,6 [0180] During turn-on, a positive voltage of the first and second gate electrode as a cathode with respect to the source electrode 59 55,6
0に夫々印加する(時刻t=t2)。 0 respectively applied (at time t = t2). これにより、A1 As a result, A1
−A1線に沿ったエネルギーバンド図が図47に示すようになり、阻止状態で溝間領域に形成されていた空乏層が消滅し、n+ 型ソース層56からn- 型ベース層51 Energy band diagram along the -A1 line becomes as shown in FIG. 47, the depletion layer disappears that has been formed in the groove between the regions in the blocked state, n + -type source layer 56 from the n- type base layer 51
に電子が注入される。 Electrons are injected into.

【0181】このとき、電子eは、図48に示すように、溝間領域のバルク部分のみでなく、溝53側面近傍に形成される蓄積層をも導通通路として注入される。 [0181] In this case, electrons e, as shown in FIG. 48, not only the bulk portion of the groove between the regions, is injected as a conductive path even an accumulation layer formed in the vicinity of the groove 53 side. さらに、第2のゲート電極60からp+ 型インジェクション層60と溝53底部のn- 型ベース層51を経てn+ Furthermore, the second gate electrode 60 through the p + type injection layer 60 and the groove 53 the bottom of the n- type base layer 51 n +
型ソース層56に正孔hが注入され、n- 型ベース層5 Holes h are injected in type source layer 56, n-type base layer 5
1にキャリアが蓄積して導電変調が起こる。 Carriers accumulated conductivity modulation occurs in 1. なお、図4 It should be noted that, as shown in FIG. 4
9にこのときの正孔電流の経路に沿った正孔密度分布を示す。 9 shows the hole density distribution along the path of the hole current at this time.

【0182】一方、ターンオフ時は、ソースに対して負である負電圧を第1及び第2のゲート電極55,60に印加する(時刻t=t3)。 [0182] On the other hand, during turn-off, a negative voltage is applied which is negative relative to the source to the first and second gate electrodes 55 and 60 (time t = t3). これにより、n- 型ベース層51中に蓄積されていた正孔hがp+ 型インジェクション層57を介して第2のゲート電極60に排出される。 Thus, holes h are accumulated in the n- type base layer 51 is discharged to the second gate electrode 60 through the p + type injection layer 57. このとき正孔hは、図50に示すように、溝間領域のバルク部分のみでなく、溝側面近傍に形成される反転層をも導通通路として排出される。 In this case holes h, as shown in FIG. 50, not only the bulk portion of the groove between the regions, it is discharged as conducting passage also an inversion layer formed in the vicinity of the groove side. 正孔hの排出に伴い、溝間領域には空乏層が形成されてピンチオフし、電子eに対するポテンシャル障壁が生じて電子注入が止まり、半導体装置がターンオフする。 With the discharge of the holes h, a depletion layer is formed by pinch-off in the groove between the regions, stops the electron injection the potential barrier occurs for electrons e, the semiconductor device is turned off.

【0183】なお、阻止状態における溝間領域のA1− [0183] Incidentally, the groove between the regions in the blocking state A1-
A1線に沿ったエネルギーバンドは、図45に示した通りである。 Energy band along the A1 line is as shown in FIG. 45.

【0184】上述したように第27の実施の形態によれば、オン状態で、電子eと正孔hとの双方のキャリアがn- 型ベース層51に蓄積されて導電変調が起きる。 [0184] According to the 27 embodiment of the As described above, in the on state, both of the carriers of electrons e and holes h are accumulated in the n- type base layer 51 conductive modulation occurs. しかも、主電流通路にはpn接合が存在しないため、ビルトイン電圧以下の低オン電圧を得ることができる。 Moreover, the main current path for the pn junction does not exist, it is possible to obtain a built-in voltage or lower on-voltage. また、エミッタ注入効率を向上させることができる。 Further, it is possible to improve the emitter injection efficiency.

【0185】詳しくは、オン状態で、正孔電流がp+ 型インジェクション層60からn+ 型ソース層56に流れるにあたり、n+ 型ソース層56を挟む溝間領域での溝53側壁に沿った抵抗(電位障壁)のため、溝間領域に正孔電流が流れにくくなり、溝間領域の底部で正孔hが蓄積される。 [0185] Specifically, in the on state, the hole current Upon flows from p + type injection layer 60 to the n + -type source layer 56, along the groove 53 sidewall of grooves between areas which sandwich the n + -type source layer 56 because of the resistance (potential barrier), the hole current becomes difficult to flow into the groove between the regions, the holes h are accumulated at the bottom of the groove between the regions. この正孔hの蓄積に伴って、n+ 型ソース層56からの電子注入が促進されてオン電圧を効果的に低減させることができる。 With the accumulation of holes h, electron injection is promoted on voltage from n + -type source layer 56 can be effectively reduced.

【0186】また、ターンオフ時にn- 型ベース層51 [0186] Furthermore, upon turn-off n- type base layer 51
内部の蓄積キャリアが第2のゲート電極60により能動的に排出される。 Internal storage carriers are actively discharged by the second gate electrode 60. しかも、正孔hの排出経路が上記の主電流通路とは異なるため、溝間領域に空乏層が確実に形成され、高いターンオフ能力を得ることができる。 Moreover, since the discharge path of the hole h is different from the main current path of the depletion layer is reliably formed in the groove between the regions, it is possible to obtain a high turn-off performance.

【0187】なお、この半導体装置は、図51に示すタイムチャートに従ったゲート駆動法により、図44で示した駆動法よりもさらにターンオフ能力を向上させることができる。 [0187] In this semiconductor device, the gate driving method in accordance with a time chart shown in FIG. 51, it is possible to improve further turn-off performance than the drive method shown in FIG. 44. 但し、ターンオン時の時刻t1〜t2の動作は同じであるため説明を省略する。 However, the description thereof is omitted for the operation of the time t1~t2 at turn is the same.

【0188】ターンオフ時にはまず、ソース電極59に対して負である負電圧を第2のゲート電極60に印加する(時刻t=t3 a )。 [0188] First, during turn-off, a negative voltage which is negative relative to the source electrode 59 to the second gate electrode 60 (time t = t3 a). このとき、電子eは、オン状態と同様に、n+ 型ソース層からn- 型ベース層51へ注入され、溝53側面の蓄積層と溝間領域を通って流れる。 In this case, electrons e, like the on-state, are injected from the n + -type source layer to the n- type base layer 51, flows through the accumulated layer and the groove between the regions of the groove 53 side. しかしながら、正孔hは、第2のゲート電極60が負電位であるため、図50に示したように、p+ 型インジェクション層57に排出される。 However, holes h, since the second gate electrode 60 is a negative potential, as shown in FIG. 50, and is discharged to the p + type injection layer 57.

【0189】そして、時刻t3 aから一定時間Δtの後に、第1のゲート電極55に負電圧を印加して(時刻t [0189] Then, after the time t3 a predetermined time Delta] t, by applying a negative voltage to the first gate electrode 55 (time t
=t3 b )、空乏層をピンチオフさせることにより、電子eの注入を停止させて半導体装置をオフ状態とする。 = T3 b), by pinch-off the depletion layer, and the off state of the semiconductor device by stopping the injection of electrons e.

【0190】このようなゲート駆動法によれば、ターンオフ直前に溝間領域の正孔hが排出されるため、より確実に空乏層がピンチオフすると共に、ターンオフ損失を大幅に低減させることができる。 [0190] According to such a gate driving method, since the turn-off just before the hole h of the inter-groove area is discharged, together with a more reliable depletion layer is pinched off, it is possible to significantly reduce the turn-off loss. (第29の実施の形態)次に、本発明の第29の実施の形態に係る半導体装置について説明する。 (Embodiment of the 29) Next, a description will be given of a semiconductor device according to a 29th embodiment of the present invention.

【0191】図52はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0191] Figure 52 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0192】すなわち、本実施の形態は、第28の実施形態の変形構成であり、具体的には図52に示すように、第1のゲート電極55と第2のゲート電極60とが電気的に接続されている。 [0192] That is, this embodiment is a modified structure of the 28th embodiment, as specifically shown in FIG. 52, the first gate electrode 55 and the second gate electrode 60 is electrically It is connected to the.

【0193】以上のような構成により、ゲート駆動回路を共通化できるので、ゲート駆動回路の簡易化を図ることができる。 [0193] With the above configuration, since the gate drive circuit can be shared, it is possible to simplify the gate driver circuit. (第30の実施の形態)次に、本発明の第30の実施の形態に係る半導体装置について説明する。 (30th Embodiment) Next, a description will be given of a semiconductor device according to a thirtieth embodiment of the present invention.

【0194】図53はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0194] Figure 53 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0195】すなわち、本実施の形態は、第28の実施形態の変形構成であり、具体的には図53に示すように、第1のゲート電極55とゲート駆動回路(図示せず)への端子Gとの間に第2のゲート電極60を電気的に接続し、且つp+ 型インジェクション層57の深さをn+ 型ソース層56(の深さ)よりも深くした構成となっている。 [0195] That is, this embodiment is a modified structure of the 28th embodiment. Specifically, as shown in Figure 53, to the first gate electrode 55 and the gate driving circuit (not shown) a second gate electrode 60 electrically connected between the terminal G, and has a deeply configuration than and p + type injection layer 57 of depth n + -type source layer 56 (depth) .

【0196】このような構成により、第28の実施形態の効果に加え、p+ 型インジェクション層57を深い位置まで形成したので、正孔hの注入・排出の効率を向上させることができる。 [0196] With this configuration, in addition to the effects of the 28th embodiment, since the formation of the p + type injection layer 57 deeper, it is possible to improve the efficiency of the injection and discharge of holes h. (第31の実施の形態)次に、本発明の第31の実施の形態に係る半導体装置について説明する。 (Embodiment of the 31) Next, a description will be given of a semiconductor device according to a 31 embodiment of the present invention.

【0197】図54はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0197] Figure 54 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0198】すなわち、本実施の形態は、第28の実施形態の変形構成であり、具体的には図54に示すように、溝53内の絶縁膜54のうちで第1のゲート電極5 [0198] That is, this embodiment is a modified structure of the 28th embodiment. Specifically, as shown in FIG. 54, the first gate electrode within the insulating film 54 in the trench 53 5
5の上部に位置する絶縁膜54を省略し、第1のゲート電極55上に第2のゲート電極60を延長して設け、両電極55,60を短絡させた構成となっている。 The insulating film 54 located above the 5 omitted, provided by extending the second gate electrode 60 over the first gate electrode 55 has a configuration obtained by short-circuiting the two electrodes 55 and 60.

【0199】以上のような構成により、第28の実施形態の効果に加え、第1及び第2のゲート電極55,60 [0199] With the above configuration, in addition to the effects of the 28th embodiment, first and second gate electrodes 55 and 60
を一体化したので、製造及び駆動制御を容易化することができる。 Having integrated, it is possible to facilitate the manufacture and drive control. (第32の実施の形態)次に、本発明の第32の実施の形態に係る半導体装置について説明する。 (32nd Embodiment) Next, a semiconductor device will be described according to the 32 embodiment of the present invention.

【0200】図55はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0200] Figure 55 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0201】すなわち、本実施の形態は、第28の実施形態の変形構成であり、n- 型ベース層51中に正孔h [0202] That is, the present embodiment is a modification of the embodiment of the 28, the holes h in the n- type base layer 51
を注入可能なようにトレンチゲート先端にp+ 型インジェクション層57を形成したものであり、具体的には図55に示すように、p+ 型インジェクション層57を表面には設けずに、n- 型ベース層表面にn+ 型ソース層を設け、且つ、p+ 型インジェクション層57を第1のゲート電極55の底部に接するようにn- 型ベース層2 The is obtained by forming a p + type injection layer 57 in the trench gate edge to allow injection, as specifically shown in FIG. 55, the p + type injection layer 57 is not provided on the surface, n- the n + -type source layer provided in the mold base layer surface, and, p + -type a-injection layer 57 in contact with the bottom of the first gate electrode 55 n-type base layer 2
内における溝53底部の周辺領域に設けている。 It is provided in the peripheral region of the groove 53 bottom in the inner. また、 Also,
全てのn+ 型ソース層56は、前述同様に、ソース電極59を介して互いに接続されていることは言うまでもない。 All the n + -type source layer 56, as before, it is needless to say that are connected to each other through the source electrode 59.

【0202】以上のような構成により、第28の実施形態の効果に加え、第1のゲート電極55に第2のゲート電極60を兼用させることができる。 [0202] With the above configuration, in addition to the effects of the 28th embodiment can be also used the second gate electrode 60 to the first gate electrode 55. すなわち、ターンオン時には第1のゲート電極55に正電圧を印加するが、これにより、前述した溝間領域の空乏層の消滅作用及び溝53側面の蓄積層の形成作用に加え、p+ 型インジェクション層57から正孔hをn- 型ベース層51に注入することができる。 That is, at turn-on but a positive voltage is applied to the first gate electrode 55, which, in addition to the formation effect of the storage layer disappears action and groove 53 side of the depletion layer of the groove between the regions mentioned above, p + type injection layer holes can be injected h in the n- type base layer 51 from 57.

【0203】また、溝53底部にp+ 型インジェクション層57を設け、図50にてp+ 型インジェクション層57のあったn- 型ベース層51表面に、n+ 型ソース層56を設けた構成なので、単位面積当たりの電子eの注入量を増加させることができる。 [0203] Further, the p + type injection layer 57 is provided in the groove 53 bottom structure in a the n- type base layer 51 surfaces of the p + type injection layer 57 in FIG. 50, provided with the n + -type source layer 56 so, it is possible to increase the injection amount of electrons e per unit area. (第33の実施の形態)次に、本発明の第33の実施の形態に係る半導体装置について説明する。 (Embodiment of the 33) Next, a description will be given of a semiconductor device according to a 33 embodiment of the present invention.

【0204】図56はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0204] Figure 56 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0205】すなわち、本実施の形態は、第28の実施形態の変形構成であり、具体的には図56に示すように、第1のゲート電極55及びその周囲の絶縁膜54に代えて、SiO 2等からなる絶縁層62を溝53内に形成した構成となっている。 [0205] That is, this embodiment is a modified structure of the 28th embodiment. Specifically, as shown in FIG. 56, in place of the first gate electrode 55 and the insulating film 54 surrounding, the insulating layer 62 made of SiO 2 or the like has a configuration formed in the groove 53.

【0206】ここで、絶縁層62は、p+ 型インジェクション層57から注入される正孔hがn+ 型ソース層5 [0206] Here, the insulating layer 62, p + type injection layer 57 holes h n + -type source layer 5 is injected from the
6に流れる過程において、障壁層として作用するものである。 In the process of flowing to 6, it is to act as a barrier layer. また、この絶縁層62は、p+ 型インジェクション層57を第1のゲート電極55として作用させるときの絶縁膜54に相当するものなので、通常のゲート絶縁膜程度に薄い方が好ましい。 Also, the insulating layer 62, so that corresponding to the insulating film 54 when the action of p + type injection layer 57 as the first gate electrode 55, is more thin about normal gate insulating film preferable.

【0207】以上のような構成としても、第28の実施形態と同様の効果を得ることができる。 [0207] be configured as described above, it is possible to obtain the same effect as the 28th embodiment. また、第1のゲート電極55を省略し、p+ 型インジェクション層57 Further, omitting the first gate electrode 55, p + type injection layer 57
に兼用させるため、構成を容易化することができる。 Order to shared, it is possible to facilitate the configuration.

【0208】なお、本実施の形態においては、図56に示すように、p+ 型インジェクション層57の深さをn [0208] In the present embodiment, as shown in FIG. 56, the depth of the p + type injection layer 57 n
+ 型ソース層56(の深さ)よりも深くした方が、正孔hの注入・排出の効率を向上させる観点から好ましい。 + -Type source layer 56 (depth) better to deeper than from the viewpoint of improving the efficiency of the injection and discharge of holes h. (第34の実施の形態)次に、本発明の第34の実施の形態に係る半導体装置について説明する。 (34th Embodiment) Next, a description will be given of a semiconductor device according to a 34th embodiment of the present invention.

【0209】図57はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0209] Figure 57 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0210】すなわち、本実施の形態は、第28の実施形態の変形構成であり、回路の簡易化を図るものであって、具体的には図57に示すように、第1のゲート電極55とゲート駆動回路(図示せず)への端子Gとの間の配線部に、抵抗Rを介して第2のゲート電極60が電気的に接続されている。 [0210] That is, this embodiment is a modified structure of the 28th embodiment, there is achieved a simplification of the circuit, as specifically shown in FIG. 57, the first gate electrode 55 the wiring portion between the terminal G to the gate driving circuit (not shown), a second gate electrode 60 via the resistor R is electrically connected. (第35の実施の形態)次に、本発明の第35の実施の形態に係る半導体装置について説明する。 (35th Embodiment) Next, a description will be given of a semiconductor device according to a 35th embodiment of the present invention.

【0211】図58はこの半導体装置の構成を示す斜視断面図であり、図42、図52〜図57のいずれかに示す断面図とも対応している。 [0211] Figure 58 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 42 is associated with the cross-sectional view shown in any of FIGS. 52 to 57.

【0212】すなわち、本実施の形態は、第28〜第3 [0212] That is, in this embodiment, the 28 to third
4の実施形態のいずれかの平面構成を規定したものであり、具体的には図58に示すように、溝53が格子状に形成され、各溝53間で紙面の行方向及び列方向に点在する溝間領域において、同一行方向に沿ってn+ 型ソース層56又はp+ 型インジェクション層57が形成され、同一列方向に沿ってn+ 型ソース層56とp+ 型インジェクション層57とが交互に形成された構成となっている。 Is obtained by defining one of the planar configuration of the fourth embodiment, as specifically shown in FIG. 58, are formed grooves 53 in a lattice shape, the plane of the row and column directions between the grooves 53 in a groove between the regions interspersed, n + -type source layer 56 or p + type injection layer 57 is formed along the same row direction, n + -type source layer 56 along the same column and the p + type injection layer 57 bets are a structure formed alternately. (第36の実施の形態)次に、本発明の第36の実施の形態に係る半導体装置について説明する。 (36th Embodiment) Next, a description will be given of a semiconductor device according to a 36th embodiment of the present invention.

【0213】図59はこの半導体装置の構成を示す斜視断面図であり、図42、図52〜図57のいずれかに示す断面図とも対応している。 [0213] Figure 59 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 42 is associated with the cross-sectional view shown in any of FIGS. 52 to 57.

【0214】すなわち、本実施の形態は、第28〜第3 [0214] That is, in this embodiment, the 28 to third
4の実施形態のいずれかの平面構成を規定したものであり、具体的には図59に示すように、溝53が格子状に形成され、各溝53間で紙面の行方向及び列方向に点在する溝間領域において、同一行方向に沿ってn+ 型ソース層56とp+ 型インジェクション層57とが交互に形成され、且つ、同一列方向に沿ってn+ 型ソース層56 Is obtained by defining one of the planar configuration of the fourth embodiment, as specifically shown in FIG. 59, are formed grooves 53 in a lattice shape, the plane of the row and column directions between the grooves 53 in a groove between the regions interspersed, and the n + -type source layer 56 along the same row direction and the p + type injection layer 57 is formed alternately, and, n + -type source layer along the same column 56
とp+ 型インジェクション層57とが交互に形成された構成となっている。 And the p + type injection layer 57 has a configuration which is formed alternately. (第37の実施の形態)次に、本発明の第37の実施の形態に係る半導体装置について説明する。 (37th Embodiment) Next, a description will be given of a semiconductor device according to a 37th embodiment of the present invention.

【0215】図60はこの半導体装置の構成を示す斜視断面図であり、図61はこの半導体装置の半導体層における表面構造を示す平面図であって、夫々図42の変形構成を示している。 [0215] Figure 60 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 61 is a plan view showing the surface structure in a semiconductor layer of the semiconductor device, which is a modification of the structure shown in each Figure 42.

【0216】すなわち、本実施の形態は、第28の実施形態の変形構成であり、第1及び第2のゲート電極5 [0216] That is, the present embodiment is a modification of the embodiment of the 28th, the first and second gate electrode 5
5,60の一体化並びにソース電極59形成や第2のゲート電極60形成の容易化を図るものであって、具体的には図60に示すように、各溝53間の領域から離間してn- 型ベース層51上で且つ第2のゲート電極60直下に溝63及び絶縁膜64を介して埋込み電極65が形成され、この埋込み電極65がp+ 型インジェクション層57上を介して第1のゲート電極55に接続されている。 5,60 integrated and be one to achieve source electrode 59 formed and a second facilitating the gate electrode 60 formed of, specifically, as shown in FIG. 60, apart from the region between the grooves 53 and on the n- type base layer 51 through the groove 63 and the insulating film 64 immediately below the second gate electrode 60 buried electrode 65 is formed, the the embedded electrode 65 through the upper p + type injection layer 57 1 It is connected to the gate electrode 55 of. また、埋込み電極65と第1のゲート電極55の間の接続経路66は、絶縁膜67を介してソース電極59 Further, a buried electrode 65 connection path 66 between the first gate electrode 55, source electrode 59 through the insulating film 67
に接している。 In it is in contact with each other. (第38の実施の形態)次に、本発明の第38の実施の形態に係る半導体装置について説明する。 (38th Embodiment) Next, a description will be given of a semiconductor device according to a 38th embodiment of the present invention.

【0217】図62はこの半導体装置の構成を示す斜視断面図であり、図63はこの半導体装置における半導体層の表面構造を示す平面図であって、夫々図42の変形構成を示している。 [0217] Figure 62 is a perspective cross-sectional view showing the structure of the semiconductor device, FIG. 63 is a plan view showing the surface structure of the semiconductor layer in the semiconductor device, which is a modification of the structure shown in each Figure 42.

【0218】すなわち、本実施の形態は、第28の実施形態の変形構成であり、電極の配線パターンの幅を広げてソース電極形成と第2のゲート電極形成との容易化を図るものであり、具体的には図62及び図63に示すように、複数のn+ 型ソース層56上に1つのソース電極59を設け、複数のp+ 型インジェクション層57上に1つの第2のゲート電極60を設けた構成となっている。 [0218] That is, this embodiment is a modified structure of the 28th embodiment, which extends the width of the wiring pattern of the electrode facilitated the source electrode forming a second gate electrode formed as specifically shown in FIGS. 62 and 63, one source electrode 59 provided on a plurality of n + -type source layer 56, one second gate electrode on the plurality of p + type injection layer 57 and it has a configuration in which a 60.

【0219】なお、この構成は、例えば図64及び図6 [0219] In this configuration, for example, FIG. 64 and FIG. 6
5に示すように、n+ 型ソース層56の個数と、p+ 型インジェクション層57の個数の比とを3:1のように、任意の比に変形してもよい。 As shown in 5, and the number of n + -type source layer 56, and a ratio of the number of p + type injection layer 57 3: As 1, may be modified in any ratio. (第39の実施の形態)次に、本発明の第39の実施の形態に係る半導体装置について説明する。 (39th Embodiment) Next, a description will be given of a semiconductor device according to a 39th embodiment of the present invention.

【0220】図66はこの半導体装置の構成を示す断面図であり、図42の変形構成を示している。 [0220] Figure 66 is a cross-sectional view showing the structure of the semiconductor device, which is a modification of the structure shown in FIG. 42.

【0221】すなわち、本実施の形態は、第28の実施形態の変形構成であり、単位面積当たりの電子の注入量の増加と、ゲート駆動制御の簡易化とを図るものであり、具体的には図66に示すように、溝間領域にはp+ [0221] That is, this embodiment is a modified structure of the 28th embodiment, is intended to achieve an increase in the amount of electrons injected per unit area, and a simplification of the gate drive control, specifically as it is shown in FIG. 66, the groove between the regions p +
型インジェクション層57を設けず、p+ 型インジェクション層57を溝53から離間させてn- 型ベース層5 Without providing the type injection layer 57, the p + type injection layer 57 is separated from the groove 53 n-type base layer 5
1表面に選択的に設けている。 It is selectively provided on the first surface. なお、p+ 型インジェクション層57とn- 型ベース層51との間にはn+ 型ソース層56からの空乏層の広がりを抑制するためのn+ Incidentally, p + type injection layer 57 and the n- type between the base layer 51 of the depletion layer from the n + -type source layer 56 spread to suppress n +
型バッファ層71が形成されている。 -Type buffer layer 71 is formed. 但し、このn+ 型バッファ層71は省略可能である。 However, the n + -type buffer layer 71 may be omitted.

【0222】ここで、p+ 型インジェクション層57上には、第2のゲート電極60が形成され、第2のゲート電極60がドレイン電極58及びドレイン側回路(図示せず)に接続されている。 [0222] Here, on the p + type injection layer 57, the second gate electrode 60 is formed, the second gate electrode 60 is connected to the drain electrode 58 and the drain-side circuit (not shown) .

【0223】以上のような構成としても、第27の実施の形態の効果に加え、単位面積当たりの電子の注入量を増加でき、また、ゲート駆動制御の簡易化を図ることができる。 [0223] be configured as described above, in addition to the effects of the 27 embodiment of the can increase the amount of electrons injected per unit area, also can be simplified gate drive control. (第40の実施形態)図67は本発明の第40の実施形態に係る半導体装置の構成を示す断面図である。 Figure 67 (Embodiment of the 40) is a cross-sectional view showing the structure of a semiconductor device according to a 40th embodiment of the present invention. この半導体装置は、高抵抗のn型ベース層81の一方の面に高濃度のn型ドレイン層82が形成されている。 The semiconductor device includes a high concentration of n-type drain layer 82 is formed on one surface of the n-type base layer 81 of high resistance. n型ベース層81の他方の面にはp型ベース層83が選択的に形成され、p型ベース層83内にはn型ソース層84が形成されている。 The other surface of the n-type base layer 81 p-type base layer 83 is selectively formed, n-type source layer 84 to the p-type base layer 83 is formed.

【0224】n型ベース層81とn型ソース層84との間のp型ベース層83上には、ゲート絶縁膜85を介して第1のゲート電極86が形成されている。 [0224] On the p-type base layer 83 between the n-type base layer 81 and the n-type source layer 84, the first gate electrode 86 through the gate insulating film 85 is formed. なお、これらゲート電極86、ゲート絶縁膜85、p型ベース層8 Incidentally, gate electrodes 86, the gate insulating film 85, p-type base layer 8
3、n型ベース層81及びn型ソース層84により、C 3, the n-type base layer 81 and the n-type source layer 84, C
H1をチャネル領域とする電子注入用MOSFETが構成されている。 Electron injection MOSFET for the H1 and the channel region is formed.

【0225】また、n型ベース層81表面には、p型ベース層83から所定距離離れた位置にp型インジェクション層87が形成されている。 [0225] Further, the n-type base layer 81 surface, p-type injection layer 87 is formed from a p-type base layer 83 at a predetermined distance away. なお、この所定距離としては、例えば正孔の拡散長程度が設定される。 As the predetermined distance, for example, the diffusion length of about holes are set.

【0226】一方、n型ドレイン層82上にはドレイン電極89が形成され、n型ソース層84上にはソース電極90が形成されている。 [0226] On the other hand, on the n-type drain layer 82 drain electrode 89 are formed, the source electrode 90 on the n-type source layer 84 is formed. p型インジェクション層87 the p-type injection layer 87
上には第2のゲート電極88が形成されている。 The second gate electrode 88 is formed on the top.

【0227】次に、このような半導体装置の動作を図6 [0227] Next, the operation of the semiconductor device 6
8のタイムチャートを用いて説明する。 It will be described with reference to the 8 time chart of. 図68中の各線は、上から順に、第1のゲート電極86のゲート電圧V Each line in FIG. 68, from the top, the gate voltage V of the first gate electrode 86
G1 、第2のゲート電極88のゲート電圧V G2 、第2のゲート電極88のゲート電流I G2 、ドレイン電圧V D 、ドレイン電流I Dを示している。 G1, a gate voltage V G2 of the second gate electrode 88, the gate current I G2 of the second gate electrode 88, the drain voltage V D, shows the drain current I D.

【0228】ターンオン時(時刻t=t 11 )には、第1 [0228] At the time of turn-on (time t = t 11), the first
及び第2のゲート電極86,88にソースに対して正の電圧を印加する。 A positive voltage is applied to the source and second gate electrodes 86 and 88. これにより、図69に示すように、n Thus, as shown in FIG. 69, n
型ソース層84から第1のゲート電極86下方のnチャネルCH1を介してn型ベース層81に電子eが注入されると同時に、p型インジェクション層87からn型ベース層81に正孔hが注入されて、半導体装置がターンオンする(時刻t=t 12 )。 At the same time the -type source layer 84 through the n-channel CH1 of the lower first gate electrode 86 to the n-type base layer 81 electrons e are injected, holes h from the p-type injection layer 87 to the n-type base layer 81 is is injected, the semiconductor device is turned on (time t = t 12). このため、p型ベース層8 For this reason, p-type base layer 8
3の電位がpn接合のビルトイン電圧以上まで上昇し、 3 potential rises to over the built-in voltage of the pn junction,
n型ソース層84からp型ベース層83に電子eが直接注入される。 Electrons e are injected directly from the n-type source layer 84 to the p-type base layer 83.

【0229】この結果、n型ベース層81で伝導度変調が起こり、低オン電圧で通電される。 [0229] As a result, conductivity modulation occurs in the n-type base layer 81, is energized with a low on-voltage. このとき、第2のゲート電極88から注入された正孔電流は、従来素子と異なり、全てn型ベース層81に注入される。 At this time, the hole current injected from the second gate electrode 88, unlike the conventional device, is injected into all the n-type base layer 81.

【0230】しかも、p型インジェクション層87がp [0230] In addition, p-type injection layer 87 is p
型ベース層83から所定距離離れて形成されたため、図69のA−A′線に沿って図70にキャリア濃度分布を示すように、n型ベース層81の深い位置まで正孔hが注入されて伝導度変調を起こす。 Since formed from the mold base layer 83 a predetermined distance, as shown the carrier concentration distribution in Figure 70 along the line A-A 'in FIG. 69, the holes h are injected to a deep position of the n-type base layer 81 cause conductivity modulation Te.

【0231】以上の機構により、本発明では従来素子よりオン電圧が低減される。 [0231] With the above mechanism, in the present invention on voltage than the conventional element can be reduced. 言い替えれば、従来素子と同じオン電圧を得るために必要なゲート電流が低減され、 In other words, the gate current required to obtain the same on-voltage as the conventional device can be reduced,
電流利得(直流電流増幅率:h FS =I D /I G )を増大できる。 Current gain (DC current amplification factor: h FS = I D / I G) can be increased. 例えば、図71に示すように、一般的なIGB For example, as shown in FIG. 71, a general IGB
Tのようなpn接合による電圧降下がなく、零電圧から電流が立上るので、低いオン電圧を得ることができる。 No voltage drop due to the pn junction, such as T, then the current rises from zero voltage, it is possible to obtain a low on-voltage.

【0232】一方、ターンオフ時(時刻t=t 13 )は、 [0232] On the other hand, at the turn-off time (time t = t 13) is,
第1及び第2のゲート電極86,88に負電圧を印加する。 Applying a negative voltage to the first and second gate electrodes 86 and 88. これにより、nベース層1中に蓄積されていた正孔hは、図72に示すように、p型インジェクション層8 Thus, holes h are accumulated in the n-base layer 1, as shown in FIG. 72, p-type injection layer 8
7を介してゲート電極88から素子外に排出される。 It is discharged to the outside of the element from the gate electrode 88 via the 7.

【0233】この正孔hの排出に伴って、p型ベース層83の電位がpn接合のビルトイン電圧以下まで低下する結果、n型ソース層84からの電子注入が止まり、装置がターンオフする(時刻t=t 14 )。 [0233] With the discharge of the holes h, the result of the potential of the p-type base layer 83 is reduced to less built-in voltage of the pn junction, stops injection of electrons from the n-type source layer 84, device is turned off (time t = t 14).

【0234】このとき、第2のゲート電極88には、従来素子とは異なり、ベース・エミッタ間耐圧を越える負電圧を印加できるので、従来素子よりも高いターンオフ能力をもつ半導体素子を実現することができる。 [0234] At this time, the second gate electrode 88, unlike the conventional device, it is possible to apply a negative voltage exceeding the base-emitter breakdown voltage, possible to realize a semiconductor device having a high turn-off performance than the conventional element can.

【0235】上述したように第40の実施形態によれば、オン状態では、n型ベース層1の深い位置まで電子e・正孔hの双方のキャリアが蓄積されて伝導度変調が起きるので、高い電流利得(直流電流増幅率h FS )を実現することができる。 [0235] According to the 40th embodiment as described above, in the on state, the n-type base layer 1 deep position both the carrier of electrons e · holes h are accumulated until conductivity modulation occurs, it is possible to realize a high current gain (DC current amplification factor h FS).

【0236】また、ターンオフ時には、第2のゲート電極88にベース・エミッタ耐圧を越える大きな負電圧を印加できるので、高いターンオフ能力を得ることができる。 [0236] Further, at the time of turn-off, since a large negative voltage to the second gate electrode 88 exceeds the base-emitter breakdown voltage can be applied, it is possible to obtain a high turn-off performance. (第41の実施形態)図73は本発明の第41の実施形態に係る半導体装置の構成を示す断面図である。 Figure 73 (embodiments 41) is a cross-sectional view showing the structure of a semiconductor device according to a 41st embodiment of the present invention. 本実施形態は、第40の実施形態の変形構成であり、n型ソース層84の両側にゲート絶縁膜85及び第1のゲート電極86からなるMOS構造を設けた構成となっている。 This embodiment is a modification of the 40th embodiment, has a structure in which a MOS structure comprising a gate insulating film 85 and the first gate electrode 86 on both sides of the n-type source layer 84.
このような構成としても、第40の実施形態と同様の効果を得ることができる。 With such a configuration, it is possible to obtain the same effect as the 40th embodiment. (第42の実施形態)図74は本発明の第42の実施形態に係る半導体装置の構成を示す断面図である。 Figure 74 (42nd Embodiment) is a sectional view showing a structure of a semiconductor device according to a 42nd embodiment of the present invention. 本実施形態は、第40の実施形態の変形構成であり、第1及び第2のゲート電極86,88が互いに電気的に接続されている。 This embodiment is a modification of the 40th embodiment, first and second gate electrodes 86 and 88 are electrically connected to each other. これにより、1つのゲート電極端子Gを用いて半導体装置をオン・オフ制御できるので、第40の実施形態の効果に加え、駆動回路の簡素化を図ることができる。 Accordingly, since it on-off control of the semiconductor device by using one gate electrode terminal G, in addition to the effects of the 40th embodiment, it is possible to simplify the driving circuit. (第43の実施形態)図75は本発明の第43の実施形態に係る半導体装置の構造を示す断面図である。 Figure 75 (43rd Embodiment) is a sectional view showing the structure of a semiconductor device according to the forty third embodiment of the present invention. 本実施形態は、第40の実施形態の変形構成であり、第2のゲート電極88が抵抗91を介して第1のゲート電極86 This embodiment is a modification of the 40th embodiment, the first gate electrode 86 a second gate electrode 88 through the resistor 91
と同じゲート電極端子Gに接続されている。 It is connected to the same gate electrode terminal G and.

【0237】このように1つのゲート電極端子Gを用いる簡易な構成としても、抵抗91の設定により、第1のゲート電極86に印加する電圧と第2のゲート電極88 [0237] Even a simple structure using such a single gate electrode terminal G, by setting the resistor 91, the voltage and the second gate electrode 88 applied to the first gate electrode 86
に印加する電圧との両者の値を夫々所望の大きさに設定することができる。 Both values ​​of the voltage to be applied can be set to respective desired size to. なお、第40の実施形態の効果を得ることもできるのは言うまでもない。 Incidentally, it is needless to say it is also possible to obtain the effect of the 40th embodiment. (第44の実施形態)図76は本発明の第44の実施形態に係る半導体装置の構成を示す断面図である。 Figure 76 (embodiments 44) is a cross-sectional view showing the structure of a semiconductor device according to a 44th embodiment of the present invention. 本実施形態は、第40の実施形態の変形構成であり、n型ソース層84とn型ベース層81との間でp型インジェクション層87側のp型ベース層83に溝92aを形成し、 This embodiment is a modification of the 40th embodiment, a groove 92a on the p-type base layer 83 of p-type injection layer 87 side with the n-type source layer 84 and the n-type base layer 81,
溝92a内に絶縁膜からなる障壁層92を埋込み形成したものである。 The barrier layer 92 made of an insulating film in the groove 92a is obtained by buried. なお、障壁層92は、少なくともp型ベース層83よりも深く形成される。 Incidentally, the barrier layer 92 is formed deeper than at least the p-type base layer 83.

【0238】このような構成により、第40の実施形態の効果に加え、オン状態にて、p型インジェクション層87から注入される正孔がn型ベース層81中の深い位置を経由して、p型ベース層83へ到達するため、伝導度変調が促進され、電流利得を向上させることができる。 [0238] With this configuration, in addition to the effects of the 40th embodiment, in the ON state, holes injected from the p-type injection layer 87 is via a deep position in the n-type base layer 81, to reach the p-type base layer 83, the conductivity modulation is promoted, thereby improving the current gain. (第45の実施形態)図77は本発明の第45の実施形態に係る半導体装置の構成を示す断面図である。 Figure 77 (embodiments 45) is a cross-sectional view showing the structure of a semiconductor device according to a 45th embodiment of the present invention. 本実施形態は、第40の実施形態の変形構成であり、ソース側のp型インジェクション層87の端部にp型インジェクション層87よりも深い溝92aを形成し、溝92a内に絶縁膜からなる障壁層92を埋込み形成したものである。 This embodiment is a modification of the 40th embodiment, a deep groove 92a than the p-type injection layer 87 is formed on the end portion of the p-type injection layer 87 on the source side, made of an insulating film in the groove 92a the barrier layer 92 is obtained by buried.

【0239】このような構成としても、第40の実施形態の効果に加え、オン状態にて、p型インジェクション層87から注入される正孔がn型ベース層81中の深い位置に到達できるため、伝導度変調が促進され、電流利得を向上させることができる。 [0239] Even with this configuration, in addition to the effects of the 40th embodiment, in the on state, the holes injected from the p-type injection layer 87 can reach a deep position in the n-type base layer 81 , conductivity modulation is promoted, thereby improving the current gain. (第46の実施形態)図78は本発明の第46の実施形態に係る半導体装置の構成を示す断面図である。 Figure 78 (embodiments 46) is a cross-sectional view showing the structure of a semiconductor device according to a 46th embodiment of the present invention. 本実施形態は、第44及び第45の実施形態の組合せであり、 This embodiment is a combination of the embodiments of the 44th and 45th,
p型インジェクション層87側のp型ベース層83に溝92aを介して埋込形成された第1の障壁層92と、p A first barrier layer 92 which is embedded formed through the groove 92a to the p-type base layer 83 of p-type injection layer 87 side, p
型ベース層側のp型インジェクション層87の端部に溝93aを介して埋込み形成された第2の障壁層93とを備えている。 And a second barrier layer 93 which is buried via a groove 93a on the end of the mold base layer side of the p-type injection layer 87.

【0240】以上のような構成としても、第44及び第45の実施形態と同様の効果を得ることができる。 [0240] be configured as described above, it is possible to obtain the same effect as the embodiment of the 44th and 45th. (第47の実施形態)図79は本発明の第47の実施形態に係る半導体装置の構成を示す断面図である。 Figure 79 (embodiments 47) is a cross-sectional view showing the structure of a semiconductor device according to a 47th embodiment of the present invention. 本実施形態は、n型ベース層81の表面で、p型ベース層83 This embodiment, the surface of the n-type base layer 81, p-type base layer 83
とn型ソース層84に接するように溝92aが形成され、この溝92aの内部に、ゲート絶縁膜85を介して第1のゲート電極86が埋込形成されている。 A groove 92a so as to be in contact with the n-type source layer 84 is formed, in the interior of the groove 92a, the first gate electrode 86 through the gate insulating film 85 is formed embedded. この第1 The first
のゲート電極86により、ゲート絶縁膜85に接するp The gate electrode 86 of, p being in contact with the gate insulating film 85
型ベース層83の側面をチャネル領域CH1とする電子注入用MOSFETが構成される。 Electron injection MOSFET to the side surface of the mold base layer 83 as a channel region CH1 is formed.

【0241】このようなトレンチ構造により、チャネル密度を増加できるので、n型ベース層81に注入される電子・正孔濃度が増加されてさらにオン電圧を低減でき、電流利得を向上させることができる。 [0241] Such a trench structure, it is possible to increase the channel density, electron-hole concentration injected into the n-type base layer 81 is increased further reduces the on-voltage, it is possible to improve the current gain . また、第40 In addition, the first 40
の実施形態と同様に、ターンオフ時には、第2のゲート電極88にベース・エミッタ耐圧を越える大きな負電圧を印加できるので、高いターンオフ能力が得られることは言うまでもない。 Similar to the embodiment, at the time of turn-off, since a large negative voltage to the second gate electrode 88 exceeds the base-emitter breakdown voltage can be applied, that high turn-off performance is obtained of course. (第48の実施形態)図80は本発明の第48の実施形態に係る半導体装置の構成を示す断面図である。 Figure 80 (48th Embodiment) is a sectional view showing a structure of a semiconductor device according to a 48th embodiment of the present invention. 本実施形態は、第47の実施形態の変形構成であり、溝92 This embodiment is a modification of the embodiment of the 47th, the groove 92
a、ゲート絶縁膜85及び第1のゲート電極86からなるトレンチ構造の配置を変えたものである。 a, it is obtained by changing the arrangement of the trench structure consisting of the gate insulating film 85 and the first gate electrode 86.

【0242】すなわち、n型ソース層84からp型ベース層83を介してn型ベース層81に到達する溝92a [0242] That is, the groove 92a of the n-type source layer 84 through the p-type base layer 83 to reach the n-type base layer 81
が、p型インジェクション層87側に対向するn型ベース層81の表面に形成されている。 There are formed on the surface of the n-type base layer 81 facing the p-type injection layer 87 side. このような構造としても、第47の実施形態と同様の効果を得ることができ、さらに、このトレンチ構造が、p型インジェクション層87から注入される正孔の障壁層としても機能するので、n型ベース層81のより深い位置まで正孔が注入され、電流利得を向上させることができる。 Even with this structure, 47th embodiment and it can obtain the same effect of further trench structure, since also functions as a barrier layer for holes injected from the p-type injection layer 87, n holes are injected to a deeper position of the mold base layer 81, thereby improving the current gain. (第49の実施形態)図81は本発明の第49の実施形態に係る半導体装置の構成を示す断面図である。 Figure 81 (embodiments 49) is a cross-sectional view showing the structure of a semiconductor device according to a 49th embodiment of the present invention. 本実施形態は、第48の実施形態の変形構成であり、溝93 This embodiment is a modification of the 48th embodiment, a groove 93
a、ゲート絶縁膜85a及びゲート電極86aからなる第2のトレンチ構造がソース側のp型インジェクション層87の端部に接するようにn型ベース層81表面に形成されている。 a, a second trench structure consisting of the gate insulating film 85a and the gate electrode 86a is formed on the n-type base layer 81 surface in contact with the end portion of the p-type injection layer 87 on the source side. このゲート電極86aは、前述した第1 The gate electrode 86a is first described above
のゲート電極86と電気的に接続されている。 It is connected to the gate electrode 86 and electrically.

【0243】このような構造とすることにより、第48 [0243] With such a structure, the 48
の実施形態以上に電流利得を向上できる。 Embodiments above current gain can be improved. (第50の実施形態)図82は本発明の第50の実施形態に係る半導体装置の構成を示す断面図である。 Figure 82 (Embodiment of the 50) is a cross-sectional view showing the structure of a semiconductor device according to a 50 embodiment of the present invention. この実施形態は、第49の実施形態の変形構成であり、溝92 This embodiment is a modification of the embodiment of the 49th, the groove 92
a、ゲート絶縁膜85及び第1のゲート電極86からなるトレンチ構造が、n型ソース層84とp型インジェクション層87との間の半導体領域に、p型ベース層83 a, a trench structure comprising the gate insulating film 85 and the first gate electrode 86 is, in the semiconductor region between the n-type source layer 84 and the p-type injection layer 87, p-type base layer 83
及びp型インジェクション層87を貫通してn型ベース層81の途中の深さまで形成されている。 And through the p-type injection layer 87 is formed halfway in the depth of the n-type base layer 81.

【0244】このような構造としても、第49の実施形態と同様に、トレンチ構造によるチャネル密度の増加と、p型インジェクション層87に対向したトレンチ構造の配置による深い位置への正孔注入とを同時に実現させることができる。 [0244] Even with this structure, similar to the embodiment of the 49th, an increase in channel density by the trench structure, a hole injection into deep position by arrangement of the trench structure facing the p-type injection layer 87 it can be realized at the same time. (第51の実施形態)図83は本発明の第51の実施形態に係る半導体装置の構成を示す断面図である。 Figure 83 (embodiments 51) is a cross-sectional view showing the structure of a semiconductor device according to a 51 embodiment of the present invention. 本実施形態は、第49の実施形態の変形構成であり、障壁層として機能する2つのゲート電極86と86aとの間に、 This embodiment is a modification of the embodiment of the 49th, between the two gate electrodes 86 and 86a which functions as a barrier layer,
p型ベース層83の横方向拡散部分83aとp型インジェクション層87の横方向拡散部分87aとが形成されている。 A lateral diffusion portion 87a of the lateral diffusion part 83a and the p-type injection layer 87 of p-type base layer 83 is formed. このため、第49の実施形態の効果に加え、製造方法の容易化を図ることができる。 Therefore, in addition to the effect of the embodiment of the 49th, it is possible to facilitate the manufacturing process. (第52の実施形態)図84は本発明の第52の実施形態に係る半導体装置の構成を示す断面図である。 Figure 84 (embodiments 52) is a cross-sectional view showing the structure of a semiconductor device according to a 52nd embodiment of the present invention. 本実施形態は、第40の実施形態の変形形態であり、ゲート絶縁膜85及び第1のゲート電極86が、p型インジェクション層87とn型ソース層84との間のp型ベース層83及びn型ベース層81からなる領域上に形成されている。 This embodiment is a variation of the 40th embodiment, the gate insulating film 85 and the first gate electrode 86, p-type base layer 83 and between the p-type injection layer 87 and the n-type source layer 84 It is formed in a region on an n-type base layer 81.

【0245】すなわち、第1のゲート電極86、n型ソース層84、n型ベース層81によって、チャネル領域CH1を有する電子注入用nチャネルMOSFETが構成されると同時に、第1のゲート電極86、p型ベース層83、p型インジェクション層87によって、チャネル領域CH2を有する電位固定用pチャネルMOSFE [0245] That is, the first gate electrode 86, n-type source layer 84, n-type base layer 81, and at the same time the electron injection n-channel MOSFET having a channel region CH1 is constituted, the first gate electrode 86, the p-type base layer 83, p-type injection layer 87, p-channel MOSFE for potential fixing having a channel region CH2
Tが構成されている。 T is configured. なお、p型インジェクション層8 In addition, p-type injection layer 8
7とp型ベース層83とは、例えば正孔hの拡散長程度の所定距離だけ離れている。 7 and p-type base layer 83, for example, a predetermined distance of about the diffusion length of holes h. また、p型インジェクション層87には第2のゲート電極88が形成されている。 Further, the p-type injection layer 87 is formed a second gate electrode 88.

【0246】次に、このような半導体装置の動作を図8 [0246] Next, the operation of the semiconductor device 8
5のタイムチャートを用いて説明する。 It will be described with reference to the 5 time chart of. 図85中の各線は、上から順に、第1のゲート電極86のゲート電圧V Each line in FIG. 85, from the top, the gate voltage V of the first gate electrode 86
G1 、第2のゲート電極88のゲート電圧V G2 、第2のゲート電極88のゲート電流I G2 、ドレイン電圧V D 、ドレイン電流I Dを示している。 G1, a gate voltage V G2 of the second gate electrode 88, the gate current I G2 of the second gate electrode 88, the drain voltage V D, shows the drain current I D.

【0247】ターンオン時(時刻t=t 21 )には、第1 [0247] At the time of turn-on (time t = t 21), the first
及び第2のゲート電極86,88にソースに対して正の電圧を印加する。 A positive voltage is applied to the source and second gate electrodes 86 and 88. これにより、図86に示すように、n Thus, as shown in FIG. 86, n
型ソース層84から第1のゲート電極86下方のnチャネルCH1を介してn型ベース層81に電子eが注入されると同時に、p型インジェクション層87からn型ベース層81に正孔hが注入されて、半導体装置がターンオンする。 At the same time the -type source layer 84 through the n-channel CH1 of the lower first gate electrode 86 to the n-type base layer 81 electrons e are injected, holes h from the p-type injection layer 87 to the n-type base layer 81 is is injected, the semiconductor device is turned on.

【0248】これに伴ない、p型ベース層83の電位がpn接合のビルトイン電圧以上まで上昇し、n型ソース層84からp型ベース層83に電子eが直接注入される。 [0248] It In conjunction, the potential of the p-type base layer 83 is increased to more than the built-in voltage of the pn junction, electrons e are injected directly from the n-type source layer 84 to the p-type base layer 83.

【0249】この結果、n型ベース層81で伝導度変調が起こり、低オン電圧で通電される。 [0249] As a result, conductivity modulation occurs in the n-type base layer 81, is energized with a low on-voltage. このとき、第2のゲート電極88から注入された正孔電流は、従来素子と異なり、全てn型ベース層81に注入される。 At this time, the hole current injected from the second gate electrode 88, unlike the conventional device, is injected into all the n-type base layer 81. しかも、 In addition,
p型インジェクション層87がp型ベース層83から所定距離離れて形成されたため、図87に示すように、n Since the p-type injection layer 87 is formed a predetermined distance from the p-type base layer 83, as shown in FIG. 87, n
型ベース層81の深い位置まで正孔hが注入されて伝導度変調を起こす。 Type deep position to the hole h of the base layer 81 is injected causing conductivity modulation.

【0250】以上の機構により、本発明では従来素子よりもオン電圧が低減される。 [0250] With the above mechanism, the present invention is the on-voltage is reduced than the conventional device. 例えば図88に示すように、一般的なIGBTのようなpn接合による電圧降下がなく、零電圧から電流が立上るので、低いオン電圧を得ることができる。 For example, as shown in FIG. 88, no voltage drop due to the pn junction, such as a common IGBT is, the current rises from zero voltage, it is possible to obtain a low on-voltage.

【0251】また、言い替えると、従来素子と同じオン電圧を得るために必要なゲート電流が低減され、電流利得(直流電流増幅率:h FS =I D /I G )を増大できる。 [0251] Also, in other words, the gate current required to obtain the same on-voltage as the conventional device can be reduced, the current gain (DC current amplification factor: h FS = I D / I G) can be increased. 例えば、図89は図84に示す半導体装置における電流利得に関してn型ソース層84幅に対する依存性を示す図である。 For example, FIG. 89 is a diagram showing the dependence on n-type source layer 84 width respect current gain of the semiconductor device shown in FIG. 84. 本発明者らの研究によれば、電流利得は、セル幅に対するn型ソース層84幅の比率(Wn+ According to the study of the present inventors, current gain, the n-type source layer 84 width to cell width ratio (Wn +
/Wcell)と、p型インジェクション層87幅の比率(Wp+ /Wcell)との両者に大きく依存する。 / A Wcell), greatly depends on both the ratio of p-type injection layer 87 width (Wp + / Wcell). 本発明によれば、n型ソース層84幅とp型インジェクション層87幅とを共に小さく形成できるので、高い電流利得を実現することができる。 According to the present invention, since the n-type source layer 84 width and the p-type injection layer 87 width can both reduce formation, it is possible to realize a high current gain.

【0252】一方、ターンオフ時は、第1及び第2のゲート電極86,88に負電圧を印加する(時刻t= [0252] On the other hand, during turn-off, a negative voltage is applied to the first and second gate electrodes 86 and 88 (time t =
22 )。 t 22). これにより、図90に示すようにn型ベース層81中に蓄積されていた正孔hがp型インジェクション層87を介して第2のゲート電極88から素子外に排出される。 Thus, holes h are accumulated in the n-type base layer 81 are discharged from the second gate electrode 88 through the p-type injection layer 87 outside the element as shown in FIG. 90. この正孔hの排出に伴って、p型ベース層83 With the discharge of the hole h, p-type base layer 83
の電位がpn接合のビルトイン電圧以下まで低下する結果、n型ソース層84からの電子注入が止まり、素子がターンオフする(時刻t=t 23 〜t 24 )。 Result the potential of the drops to less built-in voltage of the pn junction, stops injection of electrons from the n-type source layer 84, element is turned OFF (time t = t 23 ~t 24).

【0253】このターンオフ時には、第2のゲート電極88には、従来素子とは異なり、ベース・エミッタ間耐圧を越える負電圧を印加できるだけでなく、CH2を介しても正孔hが排出されるので、従来素子よりも高いターンオフ能力をもつ半導体素子を実現することができる。 [0253] During this turn-off, the second gate electrode 88, unlike the conventional device, not only can apply a negative voltage exceeding the breakdown voltage between the base and emitter, also via the CH2 since the holes h are discharged , it is possible to realize a semiconductor device having a high turn-off performance than the conventional device.

【0254】さらに、オフ状態では、ターンオフ時に引き続き、第1及び第2のゲート電極86,88にソースに対して負の電圧を印加する(時刻t=t 25 〜)。 [0254] Further, in the off state, continuing during turn-off, the first and second gate electrodes 86 and 88 to apply a negative voltage relative to the source (time t = t 25 ~). これにより、p型ベース層83の電位が、第1のゲート電極86下のpチャネル領域CH2とp型インジェクション層87とを介して、負の電位に固定されるので、ノイズによる誤点弧を防止することができる。 Thus, the potential of the p-type base layer 83, through the p channel region CH2 and p-type injection layer 87 under the first gate electrode 86, because it is secured to a negative potential, the false firing due to noise it is possible to prevent.

【0255】上述したように第52の実施形態によれば、オン状態では、n型ベース層81の深い位置まで電子e・正孔hの双方のキャリアが蓄積されて伝導度変調が起きるので、高い電流利得(直流電流増幅率)を実現することができる。 [0255] According to a 52nd embodiment as described above, in the on state, the n-type base layer to 81 deep position both the carrier of electrons e · holes h are accumulated conductivity modulation occurs, it is possible to realize a high current gain (DC current amplification factor). また、ターンオフ時には、第2のゲート電極88にベース・エミッタ耐圧を越える大きな負電圧を印加でき、且つpチャネルMOSFETを介しても正孔hが排出されるので、高いターンオフ能力を得ることができる。 Further, at the time of turn-off, the second gate electrode 88 can apply a large negative voltage exceeding the base-emitter breakdown voltage, and also through the p-channel MOSFET because the holes h are discharged, it is possible to obtain a high turn-off performance . さらにまた、オフ状態では、第1及び第2のゲート電極86,88にソースに対して負の電圧を印加することにより、p型ベース層83の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。 Furthermore, in the off-state, by applying a negative voltage relative to the source to the first and second gate electrodes 86 and 88, the potential of the p-type base layer 83 is secured to a negative potential, noise the false firing by can be prevented. (第53の実施形態)図91は本発明の第53の実施形態に係る半導体装置の構成を示す断面図である。 Figure 91 (embodiments 53) is a cross-sectional view showing the structure of a semiconductor device according to a 53rd embodiment of the present invention. 本実施形態では、第1及び第2のゲート電極86,88がゲート電極端子Gに互いに電気的に接続されている。 In the present embodiment, they are electrically connected to each other to the first and second gate electrodes 86 and 88 the gate electrode terminal G.

【0256】この半導体装置は、図92に示す如き、タイムチャートに従ったゲート駆動法によりスイッチング動作させることができる。 [0256] The semiconductor device, as shown in FIG. 92, it is possible to perform switching operation by the gate driving method in accordance with the time chart. 図92中の各線は、上から順に、第1及び第2のゲート電極86,88のゲート電圧V G 、第2のゲート電極88のゲート電流I G 、ドレイン電圧V D 、ドレイン電流I Dを示している。 Each line in FIG. 92, from the top, the gate voltage V G of the first and second gate electrodes 86 and 88, the gate current I G of the second gate electrode 88, the drain voltage V D, the drain current I D shows.

【0257】ここで、ゲート電圧V Gは、前述した第5 [0257] Here, the gate voltage V G is the aforementioned 5
2の実施形態のV G2と同じタイミングで、ターンオン時及びオン状態ではV G1と同じ値が印加され、ターンオフ時及びオフ状態ではV G2と同じ値が印加される。 At the same timing as V G2 of the second embodiment, the turn-on and on-state are applied to the same value as V G1, the turn-off time and the off state the same value as V G2 is applied.

【0258】このように本実施形態によれば、一つのゲート電極端子Gを用いて素子を制御できるので、駆動回路を簡素化することができる。 [0258] According to this embodiment, it is possible to control the device by using one gate electrode terminal G, it is possible to simplify the driving circuit. (第54の実施形態)図93は本発明の第54の実施形態に係る半導体装置の構成を示す斜視断面図である。 Figure 93 (54th Embodiment) is a perspective cross-sectional view showing the structure of a semiconductor device according to the embodiment of the 54th of the present invention. 本実施形態は、トレンチ構造の変形例を示すものであり、 This embodiment is indicative of the variation of the trench structure,
製造工程において、n型ベース層81表面に選択的にストライプ状のp型ベース層83及びp型インジェクション層87が互いに所定距離離して形成され、p型ベース層83の表面には選択的にストライプ状のn型ソース層84が形成される。 In the manufacturing process, n-type base layer 81 surface of the selectively striped p-type base layer 83 and the p-type injection layer 87 is formed apart a predetermined distance from each other, selectively stripes on the surface of the p-type base layer 83 Jo of n-type source layer 84 is formed.

【0259】ここで、トレンチ構造を構成する複数の溝92aは、p型ベース層83及びp型インジェクション層87のストライプ方向とは直交するように、n型ソース層84、p型ベース層83、n型ベース層81及びp [0259] Here, a plurality of grooves 92a constituting the trench structure, as orthogonal to the stripe direction of the p-type base layer 83 and the p-type injection layer 87, n-type source layer 84, p-type base layer 83, n-type base layer 81 and p
型インジェクション層87に形成される。 It is formed on the type injection layer 87. なお、溝92 It should be noted that the groove 92
aの深さは、p型ベース層83及びp型インジェクション層87よりも深い。 The depth of a is deeper than the p-type base layer 83 and the p-type injection layer 87. この溝92aには、ゲート絶縁膜85を介して第1のゲート電極86が埋込み形成される。 The groove 92a, the first gate electrode 86 through the gate insulating film 85 is buried.

【0260】また、p型インジェクション層87上には第2のゲート電極88が形成され、n型ソース層84上にはソース電極90が形成される。 [0260] Further, on the p-type injection layer 87 is formed a second gate electrode 88, source electrode 90 on the n-type source layer 84 is formed. 一方、n型ベース層81の他方の表面上にはn型ドレイン層82を介してドレイン電極89が形成されている。 On the other hand, on the other surface of the n-type base layer 81 drain electrode 89 through the n-type drain layer 82 is formed.

【0261】以上のような構成としても、前述同様に、 [0261] be configured as described above, as before,
トレンチ構造によるチャネル密度の増加を実現することができる。 It is possible to realize an increase in channel density by a trench structure. なお、本実施形態は、図94に示すように、 The present embodiment, as shown in FIG. 94,
ゲート駆動回路(図示せず)への端子Gと第1のゲート電極86との間の配線部に抵抗91を介して第2のゲート電極88が電気的に接続された配線構造としてもよい。 The gate driving circuit may have a wiring structure in which the second gate electrode 88 via a resistor 91 to the wiring portion is electrically connected between the terminal G to the (not shown) and the first gate electrode 86. この配線構造をもつ変形構成は、前述した図75に示す構造と同様に、ゲート駆動の簡単化と、抵抗による第1及び第2のゲート電極86,88への印加電圧の容易な調整とを実現できる。 Deformation configuration with this wiring structure, like the structure shown in FIG. 75 described above, the simplification of the gate drive, and easy adjustment of the first and second voltage applied to the gate electrode 86 by resistance realizable. (第55〜第59の各実施形態)以下に述べる第55〜 (First 55 second 59 embodiments of the) first described below 55
第59の各実施形態はインバータ装置に適用された半導体装置に関する。 Each of Embodiments 59 relates to a semiconductor device which is applied to the inverter. ここで、各半導体装置は、主スイッチング素子としての例えばパワートランジスタT2であり、ゲート駆動回路94に接続され、且つ逆並列還流ダイオードが内蔵されて構成されている。 Here, the semiconductor device is a power transistor T2 for example as a main switching element is connected to the gate drive circuit 94 is configured by a built-in and antiparallel freewheeling diode. すなわち、各半導体装置は、順方向バイアスにおいてはスイッチング機能を有し、逆方向バイアスにおいては導通特性を有する。 That is, each semiconductor device has a switching function in forward bias, in the reverse bias having a conductive property.

【0262】各半導体装置は、回路ブロック図で述べると、図95及び図96に示すように、ソース側の逆起電力を判定回路95が検出してパワートランジスタT2のゲート端子Gをオン状態とする動作を行なうものであり、具体的な構成は第55〜第59の各実施形態に示す通りである。 [0262] Each semiconductor device, Stated circuit block diagram, as shown in FIG. 95 and FIG. 96, the on state of the gate terminal G of the power transistor T2 is detected by the decision circuit 95 the counter electromotive force of the source and performs an operation of, specific configurations are shown in each of embodiments 55 to 59. ここで、判定回路95は、基本的には、以下の第55〜第59の各実施形態に示す構成図から、図97に示す主スイッチング素子の基本構成が除かれ、且つソース側の配線に電気的に接続された部分となっている。 The determination circuit 95 is basically a block diagram showing the following first 55 59th embodiments, the basic configuration of the main switching element shown in FIG. 97 is removed, to and the source wiring It has become electrically connected portions.

【0263】また、図96に示す第2の判定回路96 [0263] The second decision circuit shown in FIG. 96 96
は、パワートランジスタT2内を逆方向にキャリアが流れるとき、ゲート駆動回路94からのゲート駆動信号を遮断する機能をもつ。 When the carrier is flowing in the power transistor T2 in the reverse direction, having a function of blocking the gate drive signal from the gate drive circuit 94. また、これら判定回路95は、図98に示すように、ソース側の逆起電力を検出すると、 These judging circuit 95, as shown in FIG. 98, upon detecting the counter electromotive force of the source,
ゲート駆動回路94を介してパワートランジスタT2のゲートをオン状態にしてもよい。 It may be the gate of the power transistor T2 turned on via the gate drive circuit 94. また、図99に示すように、判定回路95はゲート駆動回路94に内蔵されていてもよい。 Further, as shown in FIG. 99, the determination circuit 95 may be incorporated in the gate drive circuit 94. 図100は図95、図96、図98、図9 Figure 100 Figure 95, Figure 96, Figure 98, Figure 9
9の回路ブロックに適用可能なゲート駆動回路94の基本構成を示し、図101は図99の回路ブロックに好適なゲート駆動回路94の基本構成を示している。 The circuit blocks 9 shows the basic structure of the applicable gate drive circuit 94, FIG. 101 shows the basic configuration of a preferred gate drive circuit 94 to the circuit block of FIG. 99. (第55の実施形態)図102は本発明の第55の実施形態に係る半導体装置の構成を示す断面図である。 Figure 102 (embodiment of the 55th) is a sectional view showing a structure of a semiconductor device according to a 55th embodiment of the present invention. この半導体装置は、図67等で述べた形態の変形構成であり、p型ベース層83の片側のn型ベース層81表面に選択的に第1のp型インジェクション層87aが形成され、p型ベース層83の片側のn型ベース層81表面に選択的に第2のp型インジェクション層87bが形成されている。 The semiconductor device is a modification of the embodiment described in FIG. 67 or the like, selectively first p-type injection layer 87a is formed on one side of the n-type base layer 81 the surface of the p-type base layer 83, p-type the second p-type injection layer 87b is formed selectively on the n-type base layer 81 the surface of one side of the base layer 83.

【0264】なお、第1及び第2のp型インジェクション層87a,87bは、夫々p型ベース層83から正孔hの拡散長程度の所定距離離れている。 [0264] The first and second p-type injection layer 87a, 87b are spaced apart a predetermined distance of about the diffusion length of holes h from each p-type base layer 83. 第1のp型インジェクション層87aは第1のゲート電極86が形成され、第2のp型インジェクション層87bには第2のゲート電極88が形成されている。 The first p-type injection layer 87a may be formed first gate electrode 86, the second p-type injection layer 87b second gate electrode 88 is formed. 第2のゲート電極88 The second gate electrode 88
とソース電極90との間には、ソース電極90から第2 And between the source electrode 90, the source electrode 90 2
のゲート電極88への向きが順方向となるように、ダイオード101が電気的に接続されている。 Orientation to the gate electrode 88 of such that the forward direction, the diode 101 are electrically connected. なお、ダイオード101は、図95に示した判定回路95の機能をもっている。 The diode 101 has a function of the decision circuit 95 shown in FIG. 95.

【0265】次に、このような半導体装置の動作を図1 [0265] Next, FIG. 1 The operation of this semiconductor device
03のタイムチャートを用いて説明する。 It will be described with reference to the 03 time chart of. 図103中の各線は、上側アームの半導体装置(以下、上側アーム装置という)に入力されるベース(ゲート)電流I B1 、下側アームの半導体装置(以下、下側アーム装置という) Each line in the chart 103, the semiconductor device of the upper arm (hereinafter, referred to as upper arm device) based (gate) current I B1 which is input to the semiconductor device of the lower arm (hereinafter, referred to as lower arm device)
に入力されるベース電流I B2 ((IG1)、第1のゲート電極86のゲート電流)、下側アーム装置の第2のゲート電極88を流れるゲート電流I G2 、下側アーム装置を流れる主電流I T2 、負荷に供給される出力電圧V INV A base current I B2 to be inputted to the ((IG1), the gate current of the first gate electrode 86), the gate current I G2 flowing through the second gate electrode 88 of the lower arm device, the main current flowing through the lower arm device I T2, the output voltage V INV is supplied to the load
である。 It is. 詳しくは以下に述べるが、上側アーム装置のベース電流I B1のオフ状態に同期して、下側アーム装置の主電流I T2が逆方向に流れている。 Details will be described below, in synchronization with the OFF state of the base current I B1 of the upper arm device, the main current I T2 of the lower arm device flows in the opposite direction.

【0266】いま、上側アーム装置がオン状態のとき(時刻t<t 31 )、下側アーム装置の第1のゲー卜電極86にソース電位よりも負の電圧を印加する。 [0266] Now, when the upper arm device is in the ON state (time t <t 31), a negative voltage is applied than the source potential to the first gate Bok electrode 86 of the lower arm device. これにより、下側アーム装置は、ドレイン電極89が正にバイアスされ、ソース電極90が負にバイアスされた状態で、 Thus, the lower arm device, being the drain electrode 89 is positively biased, with the source electrode 90 is negatively biased,
全体がオフ状態として保持される。 Whole is held as OFF state.

【0267】次に、上側アーム装置をターンオフさせると(時刻t=t 31 )、誘導負荷による逆起電力が発生し、下側アーム装置のドレイン電極89が負にバイアスされ、ソース電極90が正にバイアスされる。 [0267] Next, when turning off the upper arm device (time t = t 31), the counter electromotive force is generated by the inductive load, negatively biased drain electrode 89 of the lower arm device, the source electrode 90 is positive It is biased to.

【0268】これに伴い、下側アーム装置の第2のゲート電極88には、ダイオード101を介してソース電極90と同じ正電圧が印加される。 [0268] Accordingly, the second gate electrode 88 of the lower arm device, the same positive voltage is applied to the source electrode 90 through the diode 101. そしてソース電極90 And a source electrode 90
及び第2のゲート電極88の電圧が上昇し、第2のp型インジェクション層87bとn型ベース層81とのpn And the voltage of the second gate electrode 88 is increased, pn of the second p-type injection layer 87b and the n-type base layer 81
接合が順バイアスされると、第2のp型インジェクション層87bからn型ベース層81に正孔hが注入され、 When junction is forward biased, holes h are injected from the second p-type injection layer 87b on the n-type base layer 81,
半導体装置が逆方向にターンオンする。 The semiconductor device is turned in the opposite direction.

【0269】これに伴い、p型ベース層83の電位がp [0269] Along with this, the potential of the p-type base layer 83 is p
n接合のビルトイン電圧以上まで上昇し、n型ドレイン層82からn型ベース層81を介してp型ベース層83 Increased to more than the built-in voltage of the n junction, p-type base layer 83 from the n-type drain layer 82 through the n-type base layer 81
に電子eが直接注入される。 Electrons e are injected directly.

【0270】この結果、n型ベース層81で伝導度変調が起こり、低オン電圧で通電する。 [0270] As a result, conductivity modulation occurs in the n-type base layer 81, is energized with a low on-voltage. さらに、上側アーム装置をターンオフしてから一定のデッド・タイムが経過した後、第1のゲート電極86にドレインに対して正の電圧を印加することにより(時刻t=t 32 )、さらに低いオン電圧で通電することができる。 Moreover, after a certain dead time upper arm device after turn-off has elapsed, by applying a positive voltage to the drain to the first gate electrode 86 (time t = t 32), a lower ON it can be energized with voltage. このとき、第1のゲート電極86と第2のゲート電極88から注入された正孔電流は、従来のバイポーラ・トランジスタと異なって全てn型ベース層81に注入される。 At this time, the first gate electrode 86 hole current injected from the second gate electrode 88 is injected into all the n-type base layer 81 differs from the conventional bipolar transistor.

【0271】しかも、第1及び第2のp型インジェクション層87a,87bがp型べ一ス層83から所定距離離れて形成されているため、n型ベース層81の深い位置まで正孔hが注入されて伝導度変調を起こす。 [0271] Moreover, first and second p-type injection layer 87a, 87b is because it is formed by a predetermined distance away from the p-type base Ichisu layer 83, a deep position until the hole h of n-type base layer 81 is It is injected causing conductivity modulation.

【0272】以上の機構により、本実施形態では従来のバイポーラ・トランジスタを逆方向に導通させた場合よりもはるかにオン電圧が低減される。 [0272] With the above mechanism, in the present embodiment is much the on-voltage is reduced than when obtained by conducting a conventional bipolar transistor in the reverse direction. 言い替えると、必要なゲート電流が低減され、電流利得(直流電流増幅率:h FS =I D /I G )が大きくなる。 In other words, the necessary gate current is reduced, the current gain (DC current amplification factor: h FS = I D / I G) is increased.

【0273】なお、図104に図102の半導体装置の順方向及び逆方向のオン特性を示す。 [0273] Incidentally, showing the forward and reverse state characteristics of the semiconductor device of FIG. 102 in Figure 104. 図示するように、 As shown in the figure,
IGBTに見られるようなpn接合による電圧降下がなく、零電圧から電流が立ち上がるので、低いオン電圧を得ることができる。 No voltage drop due to the pn junction as seen in IGBT, the current rises from zero voltage, it is possible to obtain a low on-voltage. さらに、第1及び第2のp型インジェクション層87a,87bがp型ベース層83から所定距離離して形成されることにより、図のように、順方向と比べてほとんど遜色ないオン特性を得ることができる。 Further, first and second p-type injection layer 87a, by 87b are formed apart a predetermined distance from the p-type base layer 83, as shown, to obtain on-state characteristics little inferior to the forward direction can.

【0274】図105及び図106に順方向及び逆方向のオン状態におけるキャリア分布を示す。 [0274] in FIG. 105 and FIG 106 shows the carrier distribution in the forward and backward in the ON state. いずれの場合もn型ベース層81の深い位置まで電子eと正孔hが注入され、伝導度変調が起きることがわかる。 Deeper also the n-type base layer 81 in any case are injected electrons e and holes h, it can be seen that the conductivity modulation occurs.

【0275】上述したように本実施形態によれば、逆並列還流ダイオードの機能が内蔵され、順方向においてスイッチング機能を有し、逆方向において導通特性を有する。 [0275] According to this embodiment as described above, the function of the anti-parallel freewheeling diode is built, having a switching function in the forward direction, having a conductive property in the opposite direction. 従って、誘導負荷により逆起電力が発生すると自動的に、半導体装置が逆方向にターンオンする。 Therefore, automatically, the semiconductor device is turned in the opposite direction when the counter electromotive force is generated by the inductive load. よって、 Thus,
逆並列還流ダイオードが不要となる結果、高電流密度化と高速化を図ることができ、小型で高性能な半導体装置を実現することができる。 Results antiparallel freewheeling diode is not required, it is possible to achieve high current density and high speed, it is possible to realize a high-performance semiconductor device with a small size. (第56の実施形態)図107は本発明の第56の実施形態に係る半導体装置の構成を示す断面図である。 Figure 107 (56th Embodiment) is a sectional view showing a structure of a semiconductor device according to a 56th embodiment of the present invention. 本実施形態は、第55の実施形態の変形であり、第2のp型インジェクション層87bを含む程度にp型ベース層8 This embodiment is a modification of the 55th embodiment of, the p-type base layer 8 to the extent containing the second p-type injection layer 87b
3の面積が拡張されている。 Area 3 is extended. このような構成としても、 Even such a configuration,
第55の実施形態と同様の効果を得ることができる。 It is possible to obtain the same effect as the 55th embodiment of the. (第57の実施形態)図108は本発明の第57の実施形態に係る半導体装置の構成を示す断面図である。 Figure 108 (embodiment of the 57) is a cross-sectional view showing the structure of a semiconductor device according to a 57th embodiment of the present invention. 本実施形態は、第55の実施形態の変形であり、ターンオン時およびオフ状態時の動作を変えたものであって、具体的には第1のp型インジェクション層87aとn型ソース層84との間のp型ベース層83及びn型ベース層8 This embodiment is a modification of the 55th embodiment, there is provided obtained by changing the operation at the time of turn-on and off states, in particular the first p-type injection layer 87a and the n-type source layer 84 p-type base layer 83 and the n-type base layer 8 between the
1上にゲート絶縁膜102を介してゲート電極103が形成されている。 Gate electrode 103 is formed via a gate insulating film 102 on the 1.

【0276】このような構成により、ドレイン電極89 [0276] With this configuration, the drain electrode 89
に正電圧が印加され、ソース電極90に負電圧が印加された状態で、ターンオン時には、ゲート電極86,10 The positive voltage is applied, while a negative voltage to the source electrode 90 is applied, at the time of turn-on, the gate electrode 86,10
3に正電圧が印加されると、ゲート電極103下方のp When a positive voltage is applied to 3, the gate electrode 103 downwardly p
型ベース層83表面が反転してチャネルとなり、n型ソース層84から電子eがチャネルを介してn型ベース層81に注入される。 Becomes channel inverted type base layer 83 surface, electrons from the n-type source layer 84 e are injected into the n-type base layer 81 through the channel. また、これと同時に、ゲート電極8 At the same time, the gate electrode 8
6の正電圧により正孔hがp型インジェクション層87 Holes h p-type by the positive voltage of 6 injection layer 87
aからn型ベース層81に注入される。 It is injected into the n-type base layer 81 from a. これにより、n As a result, n
型ベース層81が伝導度変調を起こし、ソース・ドレイン間が低電圧で通電する。 Type base layer 81 causes a conductivity modulation, between the source and the drain is energized at a low voltage.

【0277】一方、ターンオフの際には、図84で述べた構造と同様に、両ゲート電極86,103に負電圧を印加する。 [0277] On the other hand, upon turn-off, as well as the structure described in FIG. 84, a negative voltage is applied to both the gate electrode 86,103. nベース層81中の正孔hがp型インジェクション層87aを介して素子外に排出される。 Holes h in the n base layer 81 are discharged to the outside of the element through the p-type injection layer 87a. この正孔hの排出に伴って、p型ベース層83の電位がpn接合のビルトイン電圧以下まで低下する結果、n型ソース層84からの電子注入が止まり、素子がターンオフする。 With the discharge of the holes h, the result of the potential of the p-type base layer 83 is reduced to less built-in voltage of the pn junction, stops injection of electrons from the n-type source layer 84, element is turned off.

【0278】また同様に、オフ状態では、図84で述べた構造と同様に、ターンオフ時に引き続き、両ゲート電極86,103にソースに対して負の電圧を印加する。 [0278] Similarly, in the OFF state, similarly to the structure described in FIG. 84, following the time of turn-off, a negative voltage is applied to the source to the gate electrodes 86,103.
これにより、p型ベース層83の電位が、ゲート電極1 Thus, the potential of the p-type base layer 83, a gate electrode 1
03下のpチャネル領域CH2とp型インジェクション層87aとを介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。 Since 03 via the p channel region CH2 and p-type injection layer 87a of the lower fixed to a negative potential, it is possible to prevent false firing due to noise.

【0279】なお、逆方向の導通状態に関しては、第5 [0279] With respect to the reverse conducting state, fifth
5の実施形態と同様に作用し、同様の効果を得ることができる。 It acts similarly to the fifth embodiment, it is possible to obtain the same effect. (第58の実施形態)図109は本発明の第58の実施形態に係る半導体装置の構成を示す断面図である。 Figure 109 (embodiment of the 58) is a cross-sectional view showing the structure of a semiconductor device according to a 58th embodiment of the present invention. この半導体装置は、図102に示す構造とは異なり、ダイオード101が削除され、且つp型ベース層83が第2のp型インジェクション層87bを含むように一体的に形成されている。 The semiconductor device is different from the structure shown in FIG. 102, the diode 101 is removed, and p-type base layer 83 is integrally formed to include a second p-type injection layer 87b. p型ベース層83内に、n型ソース層8 The p-type base layer 83, n-type source layer 8
4から所定距離離れた位置にn型層104が形成されている。 n-type layer 104 is formed a predetermined distance away from 4. n型ソース層84とn型層104の間のp型ベース層83上に、ゲート絶縁膜105を介して第2のゲート電極106が形成されている。 On the p-type base layer 83 between the n-type source layer 84 and the n-type layer 104, the second gate electrode 106 through the gate insulating film 105 is formed. 第2のゲート電極10 The second gate electrode 10 of the
6、ゲート絶縁膜105、n型ソース層84、p型ベース層83、n型層104により、チャネル領域CH1を有するnチャネルMOSFETが構成されている。 6, the gate insulating film 105, n-type source layer 84, p-type base layer 83, n-type layer 104, n-channel MOSFET having a channel region CH1 is formed. n型層104上には、p型ベース層83と短絡するように電極107が形成されている。 On the n-type layer 104, the electrode 107 so as to short-circuit the p-type base layer 83 is formed.

【0280】次に、このような半導体素子の動作を説明する。 [0280] Next, the operation of such a semiconductor device. オン状態の動作は、前述した通りである。 On-state operation is as described above. すなわち、ドレイン電極89が正にバイアスされ、ソース電極90が負にバイアスされた状態で、第1のゲート電極8 That, is positively biased drain electrode 89, in a state where the source electrode 90 is negatively biased, the first gate electrode 8
6が正にバイアスされる。 6 is positively biased. これにより、第1のゲート電極86からp型インジェクション層87aを介して正孔hがn型ベース層81に注入され、これに伴い、p型ベース層83の電位がpn接合のビルトイン電圧以上まで上昇する。 Thus, to the first gate electrode 86 through the p-type injection layer 87a holes h are injected into the n-type base layer 81, As a result, the potential of the p-type base layer 83 is more than the built-in voltage of the pn junction To rise. よって、n型ドレイン層82からn型ベース層81を介してp型ベース層83に電子eが直接注入され、n型ベース層81で伝導度変調が起こり、半導体装置が低オン電圧で通電する。 Accordingly, electrons e in p-type base layer 83 from the n-type drain layer 82 through the n-type base layer 81 is injected directly, conductivity modulation occurs in the n-type base layer 81, the semiconductor device is energized with a low on-voltage .

【0281】一方、下側アーム装置がオフした状態において、上側アーム装置をターンオフさせると、誘導負荷による逆起電力が発生し、下側アーム装置のドレイン電極89が負にバイアスされ、且つソース電極90及び第2のゲート電極106が正にバイアスされる。 [0281] On the other hand, in a state where the lower arm device is turned off, if turning off the upper arm device, the counter electromotive force is generated by the inductive load, the drain electrode 89 of the lower arm device is negatively biased, and the source electrode 90 and the second gate electrode 106 is positively biased. そして、 And,
ソース電極90及び第2のゲート電極106の電圧が上昇し、第2のゲート電極106下方のp型ベース層83 Voltage of the source electrode 90 and the second gate electrode 106 rises, p-type base layer under the second gate electrode 106 83
の表面がしきい値電圧を超えてチャネル領域CH1が導通状態となり、且つ、p型ベース層83とn型ベース層81からなるpn接合が順バイアスされると、p型ベース層83からn型ベース層81に正孔hが注入され、半導体装置が逆方向でタ一ンオンする。 Of the surface channel region CH1 is turned beyond a threshold voltage, and, when the pn junction composed of the p-type base layer 83 and the n-type base layer 81 is forward biased, the n-type a p-type base layer 83 holes h are injected into the base layer 81, the semiconductor device is data one N'on in the reverse direction.

【0282】これにより、p型ベース層83の電位がp [0282] Thus, the potential of the p-type base layer 83 is p
n接合のビルトイン電圧以上まで上昇し、n型ドレイン層82からn型ベース層81を介してp型ベース層83 Increased to more than the built-in voltage of the n junction, p-type base layer 83 from the n-type drain layer 82 through the n-type base layer 81
に電子eが直接注入される。 Electrons e are injected directly. この結果、n型ベース層8 As a result, n-type base layer 8
1で伝導度変調が起こり、低オン電圧で通電する。 1 in conductivity modulation occurs, is energized with a low on-voltage.

【0283】上述したように本実施形態によれば、ソース電位が上昇すると導通するnチャネルMOSFET構造がp型ベース層83表面に形成され、且つnチャネルMOSFET構造のn型層104とp型ベース層83との間に電極107が設けられたので、誘導負荷の逆起電力が第2のゲート電極106に印加されたとき、nチャネルMOSFETが導通すると共に、電極107がドレインに対して正電位となり、p型ベース層83から正孔hがn型ベース層81に注入されるので、逆方向のターンオンを実現することができる。 [0283] According to this embodiment as described above, n-channel MOSFET structure which conducts the source potential rises is formed in the p-type base layer 83 surface, and the n-type layer 104 of n-channel MOSFET structure and a p-type base since the electrode 107 between the layer 83 is provided, when the back electromotive force of the inductive load is applied to the second gate electrode 106, the n-channel MOSFET becomes conductive, a positive potential electrode 107 with respect to the drain next, the holes h from the p-type base layer 83 are injected into the n-type base layer 81, it is possible to realize a turn in the opposite direction. (第59の実施形態)図110は本発明の第59の実施形態に係る半導体装置の構成を示す断面図である。 Figure 110 (embodiment of the 59th) is a sectional view showing a structure of a semiconductor device according to a 59th embodiment of the present invention. 本実施形態は、第58の実施形態の変形であり、具体的にはnチャネルMOSFET構造に代えて、p型ベース層8 This embodiment is a modification of the embodiment of the 58th, specifically in place of the n-channel MOSFET structure, p-type base layer 8
3におけるn型ソース層84とは異なる表面領域にn型層108が選択的に形成され、このn型層108の表面にp型層109が選択的に形成されている。 n-type layer 108 on the different surface area than the n-type source layer 84 in the 3 is selectively formed, p-type layer 109 is selectively formed on the surface of the n-type layer 108. p型層10 the p-type layer 10
9は、上部に検知電極110が形成され、この検知電極110は配線層を介してソース電極90に電気的に接続されている。 9, the detection electrode 110 is formed on the upper, the sensing electrode 110 is electrically connected to the source electrode 90 through the wiring layer. また、n型層108とpベース層83との界面の表面領域には両者を短絡させるための電極107 The electrode 107 for short-circuiting both the surface area of ​​the interface between the n-type layer 108 and the p base layer 83
が形成されている。 There has been formed.

【0284】すなわち、ソース端子S側から順に、検知電極110、p型層109及びn型層108からなるp [0284] That is, in order from the source terminal S side, and from the detection electrode 110, p-type layer 109 and n-type layer 108 p
nダイオード、電極107、p型ベース層83とn型ベース層81及びn型ドレイン層82とからなるpnダイオード、ドレイン電極89という構造が形成されている。 n diodes, pn diodes made of the electrode 107, p-type base layer 83 and the n-type base layer 81 and the n-type drain layer 82, the structure that the drain electrode 89 are formed.

【0285】以上のような構成により、ターンオフの際に、ソース電極90が正にバイアスされると、p型層1 [0285] With the above configuration, at the time of turn-off, the source electrode 90 is positively biased, p-type layer 1
09及びn型層108からなるpnダイオードが導通状態となって電極107をドレインに対して正にバイアスさせる。 09 and pn diode consisting of n-type layer 108 is positively biased with respect to the drain electrode 107 in a conductive state. これにより、p型ベース層83に正電圧が印加され、正孔hがp型ベース層83からn型ベース層81 Thus, a positive voltage is applied to the p-type base layer 83, n-type base layer holes h from the p-type base layer 83 81
に注入され、正孔電流が流れる。 It is injected into the hole current flows.

【0286】以下、前述同様に、ドレイン層82からn [0286] Hereinafter, as before, from the drain layer 82 n
型ベース層81に電子eが注入され、n型ベース層81 Electrons e are injected into the mold base layer 81, n-type base layer 81
内で伝導度変調が起こり、装置が逆方向にターンオンする。 Conductivity modulation occurs in the inner, device is turned in the opposite direction.

【0287】上述したように本実施形態によれば、ソースを順バイアス側としたpnダイオードをp型ベース層83内に形成したことにより、図102に示す構造と同様に、逆方向において導通特性を有する半導体装置を実現することができる。 [0287] According to this embodiment as described above, by forming the pn diode in which the source and forward biased side in the p-type base layer 83, similarly to the structure shown in FIG. 102, the conduction in the reverse direction characteristic it is possible to realize a semiconductor device having a. なお、通常の順方向におけるスイッチング機能を有することは言うまでもない。 Needless to say, having a switching function in the normal forward.

【0288】その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。 [0288] Besides, the present invention can be variously modified without departing from the scope thereof.

【0289】 [0289]

【発明の効果】以上説明したように請求項1の発明によれば、オン状態では、多数キャリアの流路が少なくとも第2の主電極、第1導電型ソース層、第1導電型ベース層、第1導電型ドレイン層及び第1の主電極を結ぶ経路であるので、pn接合に起因するビルトイン電圧を含まず、かつ多数キャリアの流路から外れて設けられた第2 According to the present invention as described above, according to the present invention, in the on state, the flow path is at least a second main electrode of the majority carriers, the first conductivity type source layer, a first conductivity type base layer, since a path connecting the first conductive type drain layer and the first main electrode, a free of built-in voltage caused by the pn junction, and provided off the flow path of the majority carrier 2
導電型インジェクション層から少数キャリアが注入され障壁層により第1導電型ベース層中に蓄積されるために導電変調を起こしてオン抵抗を低下させることができ、 Conductive type injection layer causing the conductive modulation to minority carriers accumulated in the first conductivity type base layer by the injection barrier layer can reduce the on-resistance,
また、ターンオフ時にはゲート電極の極性を逆にして第2導電型インジェクション層から少数キャリアを能動的に排出させるので、低いオン電圧と、高いターンオフ能力とを同時に実現できる半導体装置を提供できる。 Further, at the time of turn-off because actively discharge the minority carriers from the second conductivity type injection layer by reversing the polarity of the gate electrode, it is possible to provide a semiconductor device which can realize low on-voltage and the high turn-off performance at the same time.

【0290】また、請求項2の発明によれば、請求項1 [0290] Also, according to the invention of claim 2, claim 1
に対応する発明の障壁層を溝を用いて実現できる半導体装置を提供できる。 The barrier layer of the corresponding invention can provide a semiconductor device which can be implemented using the groove.

【0291】さらに、請求項3の発明によれば、多数キャリアの流路の第1導電型ソース層と第1導電型ベース層との間に第2導電型ベース層を備え、かつ、請求項1 [0291] Further, according to the invention of claim 3, comprising a second conductivity type base layer between the first conductive type source layer and a first conductivity type base layer of the flow path of the majority carrier, and claims 1
に対応する発明の障壁層がトレンチ溝内に絶縁膜を介して埋込まれた第1のゲート電極にて実現されるので、第1のゲート電極の電圧にて第2導電型ベース層の表面に反転層を形成できるMOS構造を実現できるため、トレンチ構造の利点であるチャネル抵抗の低減と、単位面積当たりのキャリアの注入量の増加とを実現させることができ、さらに、請求項1及び請求項2の発明の双方に対応する効果を奏する半導体装置を提供できる。 Since the barrier layer of the corresponding invention are realized by the first gate electrode buried with an insulating film in the trench, the surface of at voltage of the first gate electrode and the second conductivity type base layer since the MOS structure capable of forming an inversion layer can be realized, the reduction of channel resistance is an advantage of the trench structure, it is possible to realize an increase in injection amount of the carrier per unit area, further, claim 1 and claim possible to provide a semiconductor device which achieves the effect corresponding to both the invention of claim 2.

【0292】また、請求項4の発明によれば、請求項1 [0292] According to the invention of claim 4, claim 1
に対応する発明の障壁層として作用するトレンチ溝内に絶縁膜を介して埋込まれた第1のゲート電極を多数キャリアの流路の第1導電型ソース層と第1導電型ベース層とを挟むように有するので、第1のゲート電極の電圧にて第1導電型ベース層の表面に空乏層を形成できるノーマリ・オン型の装置を実現でき、またトレンチ構造の利点であるチャネル抵抗の低減と、単位面積当たりのキャリアの注入量の増加とを実現でき、さらに、請求項1及び請求項2の発明の双方に対応する効果を奏する半導体装置を提供できる。 A first first conductivity type source layer using the gate electrode of the flow path of the majority carriers of the first conductivity type base layer embedded through the insulating film in the trench groove, which acts as a barrier layer for the corresponding invention since having a sandwich, by the voltage of the first gate electrode can be realized an apparatus normally-on type capable of forming a depletion layer on the surface of the first conductivity type base layer, also reduction of the channel resistance is an advantage of the trench structure When, we can achieve an increase in the amount of injected carriers per unit area, further, it is possible to provide a semiconductor device which achieves the effect corresponding to both the invention of claim 1 and claim 2.

【0293】さらに、請求項5の発明によれば、請求項3又は請求項4に対応する第1及び第2のゲート電極が互いに電気的に接続されているので、請求項3又は請求項4の効果に加え、多数キャリアの流路のオン・オフ用の第1のゲート電極と、少数キャリアの注入・排出用の第2のゲート電極とを同時に制御でき、ゲート駆動制御の容易化を図り得る半導体装置を提供できる。 [0293] Further, according to the fifth aspect of the invention, the first and second gate electrodes corresponding to claim 3 or claim 4 are electrically connected to each other, according to claim 3 or claim 4 in addition to the effect, can control the first gate electrode for the flow path of the on-off of the majority carriers, and a second gate electrode for the injection and discharge of minority carriers at the same time, aims to facilitate the gate drive control possible to provide a semiconductor device obtained.

【0294】また、請求項6の発明によれば、多数キャリアのオン・オフ用の第1のゲート電極とは別に少数キャリアの注入・排出用の第2のゲート電極を設け、オン状態では、第2のゲート電極から注入される全正孔電流が第1導電型ベース層に注入されるので、ゲート電流が小さくてすみ、高い電流利得を実現でき、また、ターンオフ時には、第2のゲート電極に、ベース・エミッタ間耐圧を越える負電圧を印加でき、高いターンオフ能力を得ることができる半導体装置を提供できる。 [0294] According to the invention of claim 6, the second gate electrode for the injection and discharge of separate minority carriers from the first gate electrode for turning on and off the majority carriers provided in the on state, since the total hole current injected from the second gate electrode are injected into the first conductivity type base layer, corner gate current is small, it can achieve a high current gain, also at the time of turn-off, the second gate electrode the, can apply a negative voltage exceeding the breakdown voltage between the base and emitter, it is possible to provide a semiconductor device capable of obtaining a high turn-off performance.

【0295】さらに、請求項7の発明によれば、請求項6の効果を奏するトレンチ構造の半導体装置を実現できる。 [0295] Further, according to the invention of claim 7, it is possible to realize a semiconductor device having a trench structure to achieve the effect of claim 6.

【0296】また、請求項8の発明によれば、ターンオン時には、第1のゲート電極の正電圧により、第2導電型ベース層の表面にチャネルを形成して電子を注入させ、ターンオフ時には、第1及び第2のゲート電極の負電圧により、第2のゲート電極下方のチャネル領域と第2導電型インジェクション層を介して、第2導電型ベース層の電位を負電位に固定するので、ノイズによる誤点弧を阻止できる半導体装置を提供できる。 [0296] According to the invention of claim 8, at the time of turn-on, the positive voltage of the first gate electrode, the surface of the second conductivity type base layer to form a channel to inject electrons, when turned off, the the 1 and the negative voltage of the second gate electrode, the channel region of the second gate electrode lower and through the second conductive type injection layer, because fixing the potential of the second conductivity type base layer to a negative potential, due to noise possible to provide a semiconductor device that a false firing can be prevented.

【0297】さらに、請求項9の発明によれば、逆並列還流ダイオードの機能が内蔵されたものであり、順方向において第1のゲート電極の正起電力による第1の第2 [0297] Further, according to the invention of claim 9, which functions antiparallel freewheeling diode is incorporated, the second positive electromotive force by the first of the first gate electrode in the forward direction
導電型インジェクション層からの第2導電型キャリアの注入によるスイッチング機能を有し、逆方向においてダイオードから受けた第2のゲート電極の逆起電力による第2の第2導電型インジェクション層からの第2導電型キャリアの注入による導通特性を有するので、誘導負荷により逆起電力が発生すると自動的に、半導体装置が逆方向にターンオンする。 A switching function by injection of a second conductivity type carriers from the conductive type injection layer, a second from the second second-conductivity-type injection layer by the counter electromotive force of the second gate electrode received from the diode in the reverse direction because it has a conduction properties by injection conductivity type carriers, automatically, the semiconductor device is turned in the opposite direction when the counter electromotive force is generated by the inductive load. また、MOSFETの場合にはMOSFETのチャネルが導通状態となることにより、 Further, since the channel of the MOSFET becomes conductive in the case of MOSFET,
第2導電型キャリアの注入による導通特性を有するので、ダイオードの場合と同様に誘導負荷により逆起電力が発生すると自動的に半導体装置が逆方向にターンオンする。 Because it has a conduction properties by injection of a second conductivity type carrier, automatically semiconductor device is turned in the opposite direction when the counter electromotive force by the inductive load as in the case of the diode is generated. よって、逆並列還流ダイオードが不要となる結果、高電流密度化と高速化を図ることができ、小型化と高性能化を実現できる半導体装置を提供できる。 Thus, as a result of anti-parallel freewheeling diode becomes unnecessary, it is possible to achieve high current density and high speed, it is possible to provide a semiconductor device capable of achieving miniaturization and high performance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a first embodiment of the invention; FIG

【図2】同実施の形態における半導体装置の電流−電圧特性と従来のIGBT及びパワーMOSFETの電流− [Figure 2] current of the semiconductor device according to the embodiment - voltage characteristic of the conventional IGBT and power MOSFET current -
電圧特性とを比較して示す図 It illustrates by comparing the voltage characteristics

【図3】同実施の形態における正孔電流の経路に沿った正孔密度分布を示す図 3 shows a hole density distribution along the path of the hole current in the embodiment FIG.

【図4】本発明の第2の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a second embodiment of the present invention; FIG

【図5】本発明の第3の実施の形態に係る半導体装置の構成を示す断面図 5 is a sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention

【図6】本発明の第4の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to the fourth embodiment of the invention; FIG

【図7】本発明の第5の実施の形態に係る半導体装置の構成を示す斜視断面図 Figure 7 is a perspective cross-sectional view showing the structure of a semiconductor device according to a fifth embodiment of the present invention

【図8】同実施の形態における半導体層の表面構造を示す平面図 Top view of a surface of the semiconductor layer in FIG. 8 to the embodiment

【図9】本発明の第6の実施の形態に係る半導体装置の構成を示す断面図 Figure 9 is a sectional view showing a structure of a semiconductor device according to a sixth embodiment of the present invention

【図10】本発明の第7の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a seventh embodiment of the present invention; FIG

【図11】本発明の第8の実施の形態に係る半導体装置の構成を示す断面図 Figure 11 is a sectional view showing a structure of a semiconductor device according to the eighth embodiment of the present invention

【図12】同実施の形態における半導体層の平面図 Plan view of a semiconductor layer in FIG. 12 the embodiment

【図13】同実施の形態における半導体装置の変形構成を示す断面図 Figure 13 is a sectional view showing a modification of the structure of a semiconductor device according to the embodiment

【図14】同実施の形態における変形構成を示す平面図 Figure 14 is a plan view showing a modification of the structure in the same embodiment

【図15】本発明の第9の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a ninth embodiment of the present invention; FIG

【図16】本発明の第10の実施の形態に係る半導体装置の表面近傍の構成を示す平面図 10 a plan view showing the structure near the surface of the semiconductor device according to the embodiment of the FIG. 16 the present invention

【図17】同実施の形態における表面近傍の変形構成を示す平面図 Figure 17 is a plan view showing a modification of the structure near the surface in the embodiment

【図18】本発明の第11の実施の形態に係る半導体装置の表面近傍の構成を示す平面図 Figure 18 is a plan view showing a configuration in the vicinity of the surface of the semiconductor device according to the eleventh embodiment of the present invention

【図19】同実施の形態における表面近傍の変形構成を示す平面図 Figure 19 is a plan view showing a modification of the structure near the surface in the embodiment

【図20】本発明の第12の実施の形態に係る半導体装置の構成を示す斜視断面図 Perspective cross-sectional view showing the structure of a semiconductor device according to the twelfth embodiment of Figure 20 the present invention

【図21】本発明の第13の実施の形態に係る半導体装置の構成を示す斜視断面図 [21] Thirteenth perspective cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention

【図22】本発明の第14の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a fourteenth embodiment of Figure 22 the present invention

【図23】本発明の第15の実施の形態に係る半導体装置の構成を示す断面図 Figure 23 is a sectional view showing a structure of a semiconductor device according to a fifteenth embodiment of the present invention

【図24】同実施の形態における正孔電流の経路に沿った正孔密度分布を示す図 FIG. 24 shows a hole density distribution along the path of the hole current in the embodiment

【図25】本発明の第16の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a sixteenth embodiment of the FIG. 25 the present invention

【図26】本発明の第17の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to the seventeenth embodiment of the FIG. 26 the present invention

【図27】本発明の第18の実施の形態に係る半導体装置の構成を示す斜視断面図 [Figure 27] 18 perspective cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention

【図28】同実施の形態における半導体層の平面図 Plan view of a semiconductor layer in FIG. 28 the embodiment

【図29】同実施の形態における半導体装置の変形構成を示す斜視断面図 Perspective cross-sectional view showing a modification of the structure of the semiconductor device in FIG. 29 the embodiment

【図30】同実施の形態における半導体層の変形構成を示す平面図 Plan view showing a modification of the structure of the semiconductor layer in FIG. 30 the embodiment

【図31】本発明の第19の実施の形態に係る半導体装置の構成を示す断面図 Figure 31 is a sectional view showing a structure of a semiconductor device according to a nineteenth embodiment of the present invention

【図32】本発明の第20の実施の形態に係る半導体装置の構成を示す斜視断面図 Figure 32 is a perspective cross-sectional view showing the structure of a semiconductor device according to the twentieth embodiment of the present invention

【図33】同実施の形態における半導体層の表面構造を示す平面図 Top view of a surface of the semiconductor layer in FIG. 33 the embodiment

【図34】本発明の第21の実施の形態に係る半導体装置の構成を示す断面図 Figure 34 is a sectional view showing a structure of a semiconductor device according to a twenty-first embodiment of the present invention

【図35】本発明の第22の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to the 22nd embodiment of Figure 35 the present invention

【図36】本発明の第23の実施の形態に係る半導体装置の構成を示す断面図 Figure 36 is a sectional view showing a structure of a semiconductor device according to a twenty-third embodiment of the present invention

【図37】本発明の第24の実施の形態に係る半導体装置の表面近傍の構成を示す平面図 Figure 37 is a plan view showing a configuration in the vicinity of the surface of the semiconductor device according to a twenty-fourth embodiment of the present invention

【図38】同実施の形態における表面近傍の変形構成を示す平面図 Figure 38 is a plan view showing a modification of the structure near the surface in the embodiment

【図39】本発明の第25の実施の形態に係る半導体装置の構成を示す斜視断面図 Figure 39 is a perspective cross-sectional view showing the structure of a semiconductor device according to a twenty-fifth embodiment of the present invention

【図40】本発明の第26の実施の形態に係る半導体装置の構成を示す斜視断面図 26 a perspective cross-sectional view showing the structure of a semiconductor device according to the embodiment of the FIG. 40 the present invention

【図41】本発明の第27の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 27th embodiment of Figure 41 the present invention

【図42】本発明の第28の実施の形態に係る半導体装置の構成を示す断面図 Figure 42 is a sectional view showing a structure of a semiconductor device according to a twenty-eighth embodiment of the present invention

【図43】同実施の形態における半導体装置の製造方法を説明するための工程断面図 [Figure 43] process sectional view for explaining a method for manufacturing a semiconductor device according to the embodiment

【図44】同実施の形態における半導体装置のゲート駆動法を説明するためのタイムチャート Figure 44 is a time chart for explaining the gate driving method of a semiconductor device according to the embodiment

【図45】同実施の形態における阻止状態の溝間領域のエネルギーバンドを示す図 Figure Figure 45 shows the energy band of the groove between the regions of the blocking state in the embodiment

【図46】同実施の形態における阻止状態の溝底部のエネルギーバンドを示す図 Figure 46 illustrates the energy band of the groove bottom portion of the blocking state in the embodiment

【図47】同実施の形態における導通状態の溝間領域のエネルギーバンドを示す図 Figure 47 illustrates the energy band of the groove between the regions in the conductive state according to the embodiment

【図48】同実施の形態におけるキャリアの流れを示す図 FIG. 48 shows a flow of carriers in the embodiment

【図49】同実施の形態における正孔電流の経路に沿った正孔密度分布を示す図 Figure 49 illustrates a hole density distribution along the path of the hole current in the embodiment

【図50】同実施の形態におけるキャリアの流れを示す図 Figure 50 illustrates a flow of carriers in the embodiment

【図51】同実施の形態における他のゲート駆動法を説明するためのタイムチャート Figure 51 is a time chart for explaining the other gate driving method according to the embodiment

【図52】本発明の第29の実施の形態に係る半導体装置の構成を示す断面図 Figure 52 is a sectional view showing a structure of a semiconductor device according to a twenty ninth embodiment of the present invention

【図53】本発明の第30の実施の形態に係る半導体装置の構成を示す断面図 Figure 53 is a sectional view showing a structure of a semiconductor device according to a thirtieth embodiment of the present invention

【図54】本発明の第31の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 31 embodiment of FIG. 54 the present invention

【図55】本発明の第32の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 32 embodiment of FIG. 55 the present invention

【図56】本発明の第33の実施の形態に係る半導体装置の構成を示す断面図 Figure 56 is a sectional view showing a structure of a semiconductor device according to a 33 embodiment of the present invention

【図57】本発明の第34の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 34th embodiment of FIG. 57 the present invention

【図58】本発明の第35の実施の形態に係る半導体装置の構成を示す斜視断面図 Figure 58 is a perspective cross-sectional view showing the structure of a semiconductor device according to a 35th embodiment of the present invention

【図59】本発明の第36の実施の形態に係る半導体装置の構成を示す斜視断面図 [Figure 59] 36 perspective cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention

【図60】本発明の第37の実施の形態に係る半導体装置の構成を示す斜視断面図 Perspective cross-sectional view showing the structure of a semiconductor device according to a 37th embodiment of Figure 60 the present invention

【図61】同実施の形態における半導体層の表面構造を示す平面図 Top view of a surface of the semiconductor layer in FIG. 61 the embodiment

【図62】本発明の第38の実施の形態に係る半導体装置の構成を示す斜視断面図 [Figure 62] 38 perspective cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention

【図63】同実施の形態における半導体層の表面構造を示す平面図 Top view of a surface of the semiconductor layer in FIG. 63 the embodiment

【図64】同実施の形態における半導体装置の変形構成を示す斜視断面図 Perspective cross-sectional view showing a modification of the structure of the semiconductor device in FIG. 64 is the embodiment

【図65】同実施の形態における半導体層の表面構造の変形構成を示す平面図 Plan view showing a modification of the structure of the surface structure of the semiconductor layer in FIG. 65 the embodiment

【図66】本発明の第39の実施の形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 39th embodiment of FIG. 66 the present invention

【図67】本発明の第40の実施形態に係る半導体装置の構成を示す断面図 Figure 67 is a sectional view showing a structure of a semiconductor device according to a 40th embodiment of the present invention

【図68】同実施の形態における動作を説明するためのタイムチャート Figure 68 is a time chart for explaining the operation in the same embodiment

【図69】同実施の形態におけるキャリアの流れを示す図 FIG. 69 shows a flow of carriers in the embodiment

【図70】同実施の形態におけるオン状態のキャリア濃度分布を示す図 Figure Figure 70 shows the carrier concentration distribution in the ON state in the embodiment

【図71】同実施の形態における半導体装置の電流−電圧特性と従来のIGBTの電流−電圧特性とを比較して示す図 [Figure 71] current of the semiconductor device according to the embodiment - voltage characteristic of the conventional IGBT current - shows by comparing the voltage characteristics

【図72】同実施の形態におけるターンオフ時のキャリアの流れを示す図 Figure 72 illustrates a flow of carriers at the turn-off according to the embodiment

【図73】本発明の第41の実施形態に係る半導体装置の構成を示す断面図 Figure 73 is a sectional view showing a structure of a semiconductor device according to a 41st embodiment of the present invention

【図74】本発明の第42の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 42nd embodiment of FIG. 74 the present invention

【図75】本発明の第43の実施形態に係る半導体装置の構造を示す断面図 43 a cross-sectional view showing the structure of a semiconductor device according to the embodiment of FIG. 75 the present invention

【図76】本発明の第44の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 44th embodiment of FIG. 76 the present invention

【図77】本発明の第45の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 45th embodiment of FIG. 77 the present invention

【図78】本発明の第46の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 46th embodiment of FIG. 78 the present invention

【図79】本発明の第47の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 47th embodiment of FIG. 79 the present invention

【図80】本発明の第48の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 48th embodiment of Figure 80 the present invention

【図81】本発明の第49の実施形態に係る半導体装置の構成を示す断面図 Figure 81 is a sectional view showing a structure of a semiconductor device according to a 49th embodiment of the present invention

【図82】本発明の第50の実施形態に係る半導体装置の構成を示す断面図 Figure 82 is a sectional view showing a structure of a semiconductor device according to a 50 embodiment of the present invention

【図83】本発明の第51の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing the structure of FIG. 83] A semiconductor device according to a 51st embodiment of the present invention

【図84】本発明の第52の実施形態に係る半導体装置の構成を示す断面図 [Figure 84] 52 cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention

【図85】同実施の形態における動作を説明するためのフローチャート Flowchart for explaining the operation in FIG. 85] to the embodiment

【図86】同実施の形態におけるキャリアの流れを示す図 Figure 86 illustrates a flow of carriers in the embodiment

【図87】同実施の形態におけるオン状態のキャリア濃度分布を示す図 Figure 87 is a diagram showing a carrier concentration distribution in the ON state in the embodiment

【図88】同実施の形態における半導体装置の電流−電圧特性と従来のIGBTの電流−電圧特性とを比較して示す図 [Figure 88] current of the semiconductor device according to the embodiment - voltage characteristic of the conventional IGBT current - shows by comparing the voltage characteristics

【図89】同実施の形態における電流利得のn型ソース幅依存性を示す図 Figure 89 illustrates the n-type source width dependence of current gain in the embodiment

【図90】同実施の形態におけるターンオフ時のキャリアの流れを示す図 Figure Figure 90 shows a flow of carriers at the turn-off according to the embodiment

【図91】本発明の第53の実施形態に係る半導体装置の構成を示す断面図 [Figure 91] 53 cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention

【図92】同実施の形態における動作を説明するためのタイムチャート Figure 92 is a time chart for explaining the operation in the same embodiment

【図93】本発明の第54の実施形態に係る半導体装置の構成を示す斜視断面図 Perspective cross-sectional view showing the structure of a semiconductor device according to the embodiment of the 54th of Figure 93 the present invention

【図94】同実施の形態における半導体装置の変形構成を示す斜視断面図 Perspective cross-sectional view showing a modification of the structure of FIG. 94] The semiconductor device according to the embodiment

【図95】本発明に係る半導体装置の機能を示す回路ブロック図 A circuit block diagram showing the function of the semiconductor device according to Figure 95 the present invention

【図96】本発明に係る半導体装置の機能を示す回路ブロック図 A circuit block diagram showing the function of the semiconductor device according to Figure 96 the present invention

【図97】本発明に係る主スイッチング素子に適用された半導体装置の基本構成を示す断面図 Sectional view showing a basic configuration of the applied semiconductor device in the main switching element according to FIG. 97 the present invention

【図98】本発明に係る半導体装置の機能を示す回路ブロック図 A circuit block diagram showing the function of the semiconductor device according to Figure 98 the present invention

【図99】本発明に係る半導体装置の機能を示す回路ブロック図 A circuit block diagram showing the function of the semiconductor device according to Figure 99 the present invention

【図100】図99の回路ブロックに適用可能なゲート駆動回路の基本構成を示す図 Diagram showing a basic configuration of applicable gate drive circuit in the circuit block of FIG. 100] Figure 99

【図101】図99の回路ブロックに好適なゲート駆動回路の基本構成を示す図 Diagram showing a basic configuration of suitable gate drive circuit in the circuit block of FIG. 101] Figure 99

【図102】本発明の第55の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 55th embodiment of Figure 102] The present invention

【図103】同実施の形態における動作を説明するためのタイムチャート Figure 103 is a time chart for explaining the operation in the same embodiment

【図104】図102の半導体装置の順方向及び逆方向のオン特性を示す図 Figure 104 illustrates a forward and reverse state characteristics of the semiconductor device of FIG. 102

【図105】同実施の形態における順方向のオン状態におけるキャリア分布を示す図 Shows the carrier distribution in the forward direction of the on-state in FIG. 105] to the embodiment

【図106】同実施の形態における逆方向のオン状態におけるキャリア分布を示す図 Figure 106 illustrates a carrier distribution in the opposite direction of the on-state according to the embodiment

【図107】本発明の第56の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 56th embodiment of Figure 107] The present invention

【図108】本発明の第57の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to the embodiment of the 57th of Figure 108] The present invention

【図109】本発明の第58の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 58th embodiment of Figure 109] The present invention

【図110】本発明の第59の実施形態に係る半導体装置の構成を示す断面図 Sectional view showing a configuration of a semiconductor device according to a 59th embodiment of Figure 110] The present invention

【図111】従来のトレンチ構造を有するパワーMOS [Figure 111] power MOS having a conventional trench structure
FETの構成を示す断面図 Sectional view showing a structure of a FET

【図112】従来のIGBTの構成を示す断面図 Figure 112 is a sectional view showing a structure of a conventional IGBT

【図113】従来のIGBT及びパワーMOSFETの電流−電圧特性図 [Figure 113] of the conventional IGBT and power MOSFET current - voltage characteristic diagram

【図114】従来の静電誘導サイリスタの構成を示す断面図 Figure 114 is a sectional view showing a structure of a conventional static induction thyristor

【図115】従来の静電誘導サイリスタの主キャリア流路に沿ったポテンシャル分布を示す図 Figure 115 is a diagram showing the potential distribution along the main carrier flow path of a conventional static induction thyristor

【図116】従来のnpn型のパワートランジスタの構成を示す断面図 Figure 116 is a sectional view showing a structure of a conventional npn-type power transistor

【図117】従来のnpn型のパワートランジスタのキャリアの流れを示す図 Figure 117 is a diagram showing a flow of a carrier of a conventional npn-type power transistor

【図118】一般的なインバータ回路を示す回路図 Figure 118 is a circuit diagram showing a general inverter circuit

【図119】一般的なインバータ回路の動作を説明するためのタイムチャート Figure 119 is a time chart for explaining the operation of a general inverter circuit

【図120】一般的なインバータ回路の動作を説明するためのタイムチャート Figure 120 is a time chart for explaining the operation of a general inverter circuit

【図121】一般的なインバータ回路のPWM制御された出力電圧波形を示すタイムチャート Figure 121 is a time chart showing a PWM controlled output voltage waveform of a general inverter circuit

【符号の説明】 DESCRIPTION OF SYMBOLS

1,52,82…n+ 型ドレイン層 2,51,81…n- 型ベース層 3,83…p型ベース層 4,56,84…n+ 型ソース層 5,31,53,63,92a,93b…溝 6,32,35,54,64,67,85,102,1 1,52,82 ... n + -type drain layer 2,51,81 ... n- type base layer 3,83 ... p-type base layer 4,56,84 ... n + -type source layer 5,31,53,63,92a , 93b ... groove 6,32,35,54,64,67,85,102,1
05…絶縁膜 7,55,86…第1のゲート電極 8,58,89…ドレイン電極 9,59,90…ソース電極 20,57,87…p+ 型インジェクション層 21,60,88,106…第2のゲート電極 33,65…埋込み電極 34,66…接続経路 41,71…n+ 型バッファ層 61,62…絶縁層 92,93…障壁層 94…ゲート駆動回路 95…判定回路 101…ダイオード 103…ゲート電極 104,108…n型層 107…電極 109…p型層 110…検知電極 R,91…抵抗 G,G1,G2…端子 T1…第1の溝間領域 T2…第2の溝間領域 e…電子 h…正孔 W…トレンチ間隔 Td…トレンチ深さ 05 ... insulating film 7,55,86 ... first gate electrode 8,58,89 ... drain electrode 9,59,90 ... source electrode 20,57,87 ... p + type injection layer 21,60,88,106 ... the second gate electrode 33,65 ... buried electrodes 34,66 ... connection path 41 and 71 ... n + -type buffer layer 61, 62: insulating layer 92, 93 ... barrier layer 94 ... gate drive circuit 95 ... judgment circuit 101 ... diodes 103 ... gate electrode 104, 108 ... n-type layer 107 ... electrode 109 ... p-type layer 110 ... detection electrode R, 91 ... resistance G, G1, G2 ... between the terminals T1 ... first groove region T2 ... between the second groove area e ... e h ... hole W ... trench interval Td ... trench depth

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】高抵抗の第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に形成された第1 1. A first conductivity type base layer of high resistance, first formed on one surface of said first conductivity type base layer
    導電型ドレイン層と、 前記第1導電型ベース層の他方の表面に形成された第1 A conductivity type drain layer, first formed on the other surface of said first conductivity type base layer 1
    導電型ソース層と、 前記第1導電型ベース層の他方の表面で前記第1導電型ソース層とは異なる領域に形成された第2導電型インジェクション層と、 前記第1導電型ベース層の他方の表面の前記第1導電型ソース層と前記第2導電型インジェクション層との間に形成された障壁層と、 前記第1導電型ドレイン層に形成された第1の主電極と、 前記第1導電型ソース層に形成された第2の主電極と、 前記第2導電型インジェクション層に形成されたゲート電極とを備えたことを特徴とする半導体装置。 A conductive source layer, a second conductivity type injection layer formed in a region different from the said first conductivity type source layer on the other surface of the first conductivity type base layer, the other of said first conductivity type base layer and a barrier layer formed between the first conductive type source layer on the surface of the second conductive type injection layer, a first main electrode formed on the first conductivity type drain layer, said first a second main electrode formed on the conductive source layer, a semiconductor device characterized by comprising a gate electrode formed on the second conductive type injection layer.
  2. 【請求項2】高抵抗の第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に形成された第1 Wherein the first conductivity type base layer of high resistance, first formed on one surface of said first conductivity type base layer
    導電型ドレイン層と、 前記第1導電型ベース層の他方の表面に形成された第1 A conductivity type drain layer, first formed on the other surface of said first conductivity type base layer 1
    導電型ソース層と、 前記第1導電型ベース層の他方の表面の前記第1導電型ソース層とは異なる領域に形成された第2導電型インジェクション層と、 前記第1導電型ベース層の他方の表面で前記第1導電型ソース層と前記第2導電型インジェクション層との間に形成された溝と、 前記第1導電型ドレイン層に形成された第1の主電極と、 前記第1導電型ソース層に形成された第2の主電極と、 前記第2導電型インジェクション層に形成されたゲート電極とを備えたことを特徴とする半導体装置。 A conductive source layer, a second conductivity type injection layer formed in a region different from the first conductivity type source layer on the other surface of said first conductivity type base layer, the other of said first conductivity type base layer a groove formed between the second conductive type injection layer and the first conductive type source layer on the surface of, a first main electrode formed on the first conductivity type drain layer, said first conductive the semiconductor device characterized by comprising a second main electrode formed on type source layer, and a gate electrode formed on the second conductive type injection layer.
  3. 【請求項3】高抵抗の第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に形成された第1 3. A first conductivity type base layer of high resistance, first formed on one surface of said first conductivity type base layer
    導電型ドレイン層と、 前記第1導電型ベース層の他方の表面に形成された第2 A conductivity type drain layer, first formed on the other surface of said first conductivity type base layer 2
    導電型ベース層と、 前記第2導電型ベース層の表面に形成された第1導電型ソース層と、 前記第1導電型ベース層の他方の表面の前記第2導電型ベース層とは異なる領域に形成された第2導電型インジェクション層と、 前記第1導電型ベース層の他方の表面で前記第2導電型ベース層と前記第2導電型インジェクション層との間にかつ前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型ベース層の途中の深さまで形成され、前記第2導電型インジェクション層と前記第1導電型ソース層との間のキャリアの障壁となるトレンチ溝と、 前記溝内に絶縁膜を介して埋込み形成された第1のゲート電極と、 前記第1導電型ドレイン層に形成された第1の主電極と、 前記第1導電型ソース層に形成された第2の A conductivity type base layer, said first conductivity type source layer formed on the surface of the second conductivity type base layer, a region different from the second conductivity type base layer on the other surface of said first conductivity type base layer and the first conductivity type source between the first and the second conductivity type injection layer, the second conductivity type base layer and the second conductive type injection layer on the other surface of said first conductivity type base layer formed on It is formed from the surface layer to the middle of the depth of said second conductivity type base layer and the first conductivity type base layer through the carrier between said second conductivity type injection layer and the first conductive type source layer a trench serving as a barrier, a first gate electrode which is buried with an insulating film in the trench, a first main electrode formed on the first conductivity type drain layer, said first conductive a second formed -type source layer 電極と、 前記第2導電型インジェクション層に形成された第2のゲート電極とを備えたことを特徴とする半導体装置。 A semiconductor device comprising: the electrode, further comprising a second gate electrode formed on the second conductive type injection layer.
  4. 【請求項4】高抵抗の第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に形成された第1 4. A first conductivity type base layer of high resistance, first formed on one surface of said first conductivity type base layer
    導電型ドレイン層と、 前記第1導電型ベース層の他方の表面に形成された第1 A conductivity type drain layer, first formed on the other surface of said first conductivity type base layer 1
    導電型ソース層と、 前記第1導電型ベース層の他方の表面の前記第1導電型ソース層とは異なる領域に形成された第2導電型インジェクション層と、 前記第1導電型ベース層の他方の表面で前記第1導電型ソース層と前記第2導電型インジェクション層との間に前記第1導電型ベース層の途中の深さまで少なくとも前記第1導電型ソース層を挟むように形成され、前記第2 A conductive source layer, a second conductivity type injection layer formed in a region different from the first conductivity type source layer on the other surface of said first conductivity type base layer, the other of said first conductivity type base layer is formed between the surface of the first conductivity type source layer so as to sandwich at least said first conductivity type source layer to the middle of the depth of the first conductivity type base layer between the second conductive type injection layer, the the second
    導電型インジェクション層と前記第1導電型ソース層との間のキャリアの障壁となるトレンチ溝と、 前記溝内に絶縁膜を介して埋込み形成された第1のゲート電極と、 前記第1導電型ドレイン層に形成された第1の主電極と、 前記第1導電型ソース層に形成された第2の主電極と、 前記第2導電型インジェクション層に形成された第2のゲート電極とを備えたことを特徴とする半導体装置。 A first gate electrode, the first conductivity type and a trench serving as a barrier of carrier, which is buried with an insulating film in the trench between the conductive type injection layer and the first conductivity type source layer comprising a first main electrode formed on the drain layer, a second main electrode formed on the first conductivity type source layer, a second gate electrode formed on the second conductive type injection layer wherein a has.
  5. 【請求項5】 請求項3又は請求項4に記載の半導体装置において、 前記第1及び第2のゲート電極は、互いに電気的に接続されていることを特徴とする半導体装置。 5. The semiconductor device according to claim 3 or claim 4, wherein the first and second gate electrodes, a semiconductor device characterized by being electrically connected to each other.
  6. 【請求項6】高抵抗の第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に形成された第1 6. A first conductivity type base layer of high resistance, first formed on one surface of said first conductivity type base layer
    導電型ドレイン層と、 前記第1導電型ベース層の他方の表面に形成された第2 A conductivity type drain layer, first formed on the other surface of said first conductivity type base layer 2
    導電型ベース層と、 前記第2導電型ベース層の表面に形成された第1導電型ソース層と、 前記第1導電型ベース層と前記第1導電型ソース層との間の前記第2導電型ベース層にゲート絶縁膜を介して設けられた第1のゲート電極と、 前記第1導電型ベース層の他方の表面で前記第2導電型ベース層から所定距離離れて形成された第2導電型インジェクション層と、 前記第1導電型ドレイン層に形成された第1の主電極と、 前記第1導電型ソース層に形成された第2の主電極と、 前記第2導電型インジェクション層に形成された第2のゲート電極とを備えたことを特徴とする半導体装置。 A conductivity type base layer, the second conductive between said first conductivity type source layer formed on the surface of the second conductivity type base layer, said first conductivity type base layer and the first conductive type source layer a first gate electrode formed via a gate insulating film on the mold base layer, a second conductive formed a predetermined distance from said second conductivity type base layer on the other surface of said first conductivity type base layer and type injection layer, a first main electrode formed on the first conductivity type drain layer, a second main electrode formed on the first conductivity type source layer, formed on the second conductive type injection layer the semiconductor device is characterized in that a second gate electrode.
  7. 【請求項7】 請求項6に記載の半導体装置において、 前記第1のゲート電極は、前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型ベース層の途中の深さまで形成された溝内に、前記ゲート絶縁膜を介して埋込み形成されたことを特徴とする半導体装置。 7. The semiconductor device according to claim 6, wherein the first gate electrode, wherein the surface of the first conductivity type source layer through the second conductivity type base layer and the first conductivity type base in the middle of the depth which is formed a groove layer, a semiconductor device which is characterized in that the buried via the gate insulating film.
  8. 【請求項8】 請求項6に記載の半導体装置において、 前記第1のゲート電極は、前記第1導電型ソース層と前記第2導電型インジェクション層との間の前記第2導電型ベース層及び第1導電型ベース層上にゲート絶縁膜を介して設けられたことを特徴とする半導体装置。 8. The semiconductor device according to claim 6, wherein the first gate electrode, said second conductivity type base layer between the first conductive type source layer and the second conductive type injection layer and wherein a provided via a gate insulating film on the first conductivity type base layer.
  9. 【請求項9】高抵抗の第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に形成された第1 9. A first conductivity type base layer of high resistance, first formed on one surface of said first conductivity type base layer
    導電型ドレイン層と、 前記第1導電型ベース層の他方の表面に形成された第2 A conductivity type drain layer, first formed on the other surface of said first conductivity type base layer 2
    導電型べ一ス層と、 前記第2導電型ベース層の表面に形成された第1導電型ソース層と、 前記第1導電型ベース層の他方の表面の前記第2導電型ベース層とは異なる領域に形成された第1の第2導電型インジェクション層と、 前記第1導電型ベース層の他方の表面の前記第1の第2 Conductivity type base and the one scan layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, and the second conductivity type base layer on the other surface of said first conductivity type base layer first and second conductive type injection layer formed to different areas, the second the first the other surface of said first conductivity type base layer
    導電型インジェクション層とは異なる領域に形成された第2の第2導電型インジェクション層と、 前記第1導電型ドレイン層に形成された第1の主電極と、 前記第1導電型ソース層に形成された第2の主電極と、 前記第1の第2導電型インジェクション層に形成された第1のゲート電極と、 前記第2の第2導電型インジェクション層に形成された第2のゲート電極と、 前記第1の主電極と前記第2のゲート電極との間に挿入されたダイオード又はMOSFETとを備えたことを特徴とする半導体装置。 A second second conductivity type injection layer formed in a region different from the conductivity type injection layer, a first main electrode formed on the first conductivity type drain layer, formed on the first conductivity type source layer a second main electrode that is, in the first of the first gate electrode formed on the second conductive type injection layer, a second gate electrode formed on the second second conductivity type injection layer a semiconductor device characterized by comprising an inserted diode or MOSFET between said first main electrode and the second gate electrode.
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