JPH10253987A - Liquid crystal display device - Google Patents

Liquid crystal display device

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Publication number
JPH10253987A
JPH10253987A JP5622397A JP5622397A JPH10253987A JP H10253987 A JPH10253987 A JP H10253987A JP 5622397 A JP5622397 A JP 5622397A JP 5622397 A JP5622397 A JP 5622397A JP H10253987 A JPH10253987 A JP H10253987A
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JP
Japan
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pixel electrode
data
liquid crystal
crystal display
display device
Prior art date
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Pending
Application number
JP5622397A
Other languages
Japanese (ja)
Inventor
Katsuhiko Kumakawa
克彦 熊川
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Publication of JPH10253987A publication Critical patent/JPH10253987A/en
Pending legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To make it possible to enhance the display quality even when the number of pixels are increased, by providing plural pieces of data lines for one column of a pixel electrode line and providing a piece of control line for one row of the pixel electrode. SOLUTION: Gate lines 41-n are provided between the rows of the pixel electrode 2 by a piece each for respective rows of the pixel electrode 2 similarly to usual. On the contrary, two pieces of data lines 51-m , 61-m are arranged between the columns of the adjacent pixel electrode 2. The data lines 51-m are connected to the group of the pixel electrode 2 constituting an odd row of a pixel electrode row through a TFT(thin film transistor) 3 arranged on the lower end left corner of the pixel electrode 2, and the data lines 61-m are connected to the group of the pixel electrode 2 constituting the even row of the pixel electrode row through the TFT 3 arranged on the lower end right corner of the pixel electrode 2. By such a constitution, since a signal voltage is written in the pixel electrodes by two rows much simultaneously and separately, the pulse width of a gate signal can be doubled, and a write-in time per one line can be doubled.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、映像や文字情報の
表示を行う液晶表示装置、特に、アクティブマトリクス
型の液晶表示装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display for displaying video and character information, and more particularly to an active matrix type liquid crystal display.

【0002】[0002]

【従来の技術】アクティブマトリクス型の液晶表示装置
は、薄型軽量という液晶表示装置の特徴に加えて、コン
トラストや応答速度などの表示性能に優れ、パーソナル
コンピュータやテレビなどの表示ディスプレイとして広
く用いられている。
2. Description of the Related Art An active matrix type liquid crystal display device is excellent in display performance such as contrast and response speed in addition to the characteristics of a liquid crystal display device being thin and light, and is widely used as a display for personal computers and televisions. I have.

【0003】従来のアクティブマトリクス型液晶表示装
置は、例えば電子ディスプレイデバイス(オーム社)の
60〜62ページに示されるようなものである。図11
はその平面図であり、アレイ基板50上に、画素電極5
1,…がマトリクス状に整列配列され、それぞれの画素
電極51,…には薄膜トランジスタ(;Thin Film Tran
sistor、以下、TFTと称す)52が接続されている。
TFT52は各画素電極51に対するスイッチング素子
として動作している。531〜nはゲート線である。54
1〜nはデータ線であって画素電極51にデータ信号(信
号電圧)を伝達している。56はゲート駆動回路、57
はデータ駆動回路であり、それぞれゲート線531〜n
データ線541〜nとにゲート信号やデータ信号となる所
定の信号電圧を供給している。液晶表示装置は、このよ
うにして供給されるゲート信号やデータ信号によって駆
動制御されており、図には、液晶表示装置の左上の4行
4列の部分が示されている。
A conventional active matrix type liquid crystal display device is, for example, as shown on pages 60 to 62 of an electronic display device (Ohm). FIG.
Is a plan view of the pixel electrode 5 on the array substrate 50. FIG.
Are arranged in a matrix, and each pixel electrode 51,... Is provided with a thin film transistor (; Thin Film Tran).
A sistor (hereinafter, referred to as a TFT) 52 is connected.
The TFT 52 operates as a switching element for each pixel electrode 51. 53 1 to n are gate lines. 54
1 to n are data lines that transmit data signals (signal voltages) to the pixel electrodes 51. 56 is a gate drive circuit, 57
Denotes a data drive circuit, which supplies a predetermined signal voltage serving as a gate signal or a data signal to the gate lines 53 1 to n and the data lines 54 1 to n , respectively. The liquid crystal display device is driven and controlled by the gate signal and the data signal supplied in this manner, and the figure shows the upper left portion of four rows and four columns of the liquid crystal display device.

【0004】図12は、上記の液晶表示装置のA−A’
線断面図である。図において、アレイ基板50の上に画
素電極51とTFT52が形成されている。61は対向
基板であり、この上に対向電極63が形成されている。
両基板50,61間には液晶69が挟持されており、画
素電極51と対向電極63との間にかかる電圧によりそ
の配列状態が制御されて表示が行われる。
FIG. 12 is a cross-sectional view of the liquid crystal display device taken along line AA '.
It is a line sectional view. In the figure, a pixel electrode 51 and a TFT 52 are formed on an array substrate 50. Reference numeral 61 denotes a counter substrate on which a counter electrode 63 is formed.
A liquid crystal 69 is sandwiched between the two substrates 50 and 61, and the arrangement state is controlled by a voltage applied between the pixel electrode 51 and the counter electrode 63 to perform display.

【0005】TFT52は、ゲート電極64、絶縁膜6
5、半導体層66、ソース電極67、およびドレイン電
極68で構成されている。ゲート電極64はゲート線5
1〜nに、ソース電極67はデータ線541〜nに、ドレ
イン電極68は画素電極51,…にそれぞれ接続されて
いる。半導体層66にはアモルファス・シリコンや多結
晶シリコンが用いられる。ゲート線531〜nを通じてゲ
ート電極64にパルス状のゲート信号が印加されると、
半導体層66にチャネルが形成されて、ソース電極67
とドレイン電極68とが導通状態となり、データ線54
1〜nの電圧(データ信号)が画素電極51,…に充電さ
れる。ゲート信号の印加が終了してゲート電極64の電
位が非走査レベルになると、このライン(TFT52は
アレイ状に整列配置されている;図16参照)上のTF
T52,…が非導通状態(オフ状態)になり、次にゲー
ト信号が印加されるまで画素電極51の電圧は保持され
る。
The TFT 52 includes a gate electrode 64, an insulating film 6
5, a semiconductor layer 66, a source electrode 67, and a drain electrode 68. The gate electrode 64 is the gate line 5
31 to n , the source electrode 67 is connected to the data lines 541 to n , and the drain electrode 68 is connected to the pixel electrodes 51 ,. For the semiconductor layer 66, amorphous silicon or polycrystalline silicon is used. When a pulse-like gate signal is applied to the gate electrode 64 through the gate lines 53 1 to n ,
A channel is formed in the semiconductor layer 66 and the source electrode 67 is formed.
And the drain electrode 68 become conductive, and the data line 54
Are charged to the pixel electrodes 51,... When the application of the gate signal ends and the potential of the gate electrode 64 becomes the non-scanning level, the TF on this line (the TFTs 52 are arranged in an array; see FIG. 16)
Are turned off (OFF state), and the voltage of the pixel electrode 51 is held until the next gate signal is applied.

【0006】図11において、ゲート線531にゲート
信号を与えて1行目の画素電極51にデータ信号を書込
んだ後、この電位を非走査レベルとして1行目の画素電
極51,…を保持状態にし、次いで、ゲート線532
ゲート信号を与えて2行目の画素電極51,…に信号電
圧を書込んだ後、この電位を非走査レベルにして2行目
の画素電極51,…を保持状態にするというように、ゲ
ート線531〜nが順次走査されていく。この結果、全部
の画素電極51,…にデータ信号が書込まれて表示が行
われる。
[0006] In FIG. 11, after writing the data signal in the first row of the pixel electrode 51 by applying a gate signal to the gate lines 53 1, as the potential non-scanning level 1 row pixel electrodes 51, ... a the holding state, then, the second row of the pixel electrode 51 by applying a gate signal to the gate lines 53 2, after writing a signal voltage to ..., the second row of the pixel electrode 51 and the potential in the non-scanning level, .. Are held, gate lines 531 to n are sequentially scanned. As a result, data signals are written to all the pixel electrodes 51,.

【0007】全画面を走査する周波数(フレーム周波
数)は、表示におけるフリッカを避けるために、通常は
60ヘルツ以上に設定される。走査線数は、コンピュー
タ用ディスプレイでは480本から1000本程度であ
る。1ゲート線531〜nあたりの選択期間(書込時間)
tは、フレーム周波数をfヘルツ、走査線数をn本とす
ると、次の式で表される。
The frequency for scanning the entire screen (frame frequency) is usually set to 60 Hz or more in order to avoid flicker in display. The number of scanning lines is about 480 to 1000 for a computer display. Selection period (writing time) per one gate line 53 1 to n
Assuming that the frame frequency is f hertz and the number of scanning lines is n, t is represented by the following equation.

【0008】t=1/f/n(秒) … フレーム周波数の下限は60ヘルツであるので、書込時
間の上限は走査線数によって定まり、走査線数が480
本の場合は約35マイクロ秒、走査線数が1000本の
場合は約17マイクロ秒である。
T = 1 / f / n (second) Since the lower limit of the frame frequency is 60 Hz, the upper limit of the writing time is determined by the number of scanning lines, and the number of scanning lines is 480.
This is about 35 microseconds for a book, and about 17 microseconds for 1000 scanning lines.

【0009】[0009]

【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶表示装置においては、画素数、特に走査
線数が増加した場合に、1ラインあたりの書込時間が減
少するため、画素電極51,…への充電が完全に行えな
くなって、液晶の動作が不完全になり、十分な表示がで
きなくなるという課題がある。
However, in such a conventional liquid crystal display device, when the number of pixels, especially the number of scanning lines, increases, the writing time per line decreases. ,... Cannot be completely charged, the operation of the liquid crystal becomes incomplete, and a sufficient display cannot be performed.

【0010】また、走査線数が増加したり、ディスプレ
イが大型化すると、表示むらが生じやすいという課題が
あった。以下、説明する。TFTアクティブマトリクス
型の液晶表示装置では、ゲート線531〜nと他の配線や
画素電極51,…との間に形成される容量と、ゲート線
531〜nの抵抗とによってCR遅延が生じる。このCR
遅延は、ゲート信号に歪みを生じさせ、これによって、
TFT導通状態となるのに必要な電圧が印加される時間
が減少してしまう。上記歪量はゲート線531〜nの給電
側と終端側とでは異なる値となるので、表示位置によっ
て実質的な書込時間に差が生じることになる。歪に比べ
て走査パルス幅が十分に広い場合は、書込時間の差があ
っても画素への充電状態には差が生じないので表示に影
響を及ぼさない。しかしながら、走査線数が増加して走
査電圧パルス幅が狭くなったり、ディスプレイが大型化
して抵抗や容量が増加してCR遅延歪が増加したりする
と、画素電極51,…に対する信号電圧の充電が不足す
るようになる。このような充電不足、すなわち、書込時
間の差は画素電極51,…への充電率の違いに直結し、
表示むらを起こす要因となる。
Further, when the number of scanning lines increases or the size of the display increases, there is a problem that display unevenness is likely to occur. This will be described below. In the TFT active matrix type liquid crystal display device, a CR delay occurs due to the capacitance formed between the gate lines 531 to n and other wirings and the pixel electrodes 51 and the resistance of the gate lines 531 to n. . This CR
The delay causes the gate signal to be distorted,
The time during which the voltage required to make the TFT conductive is reduced. Since the above-mentioned amount of distortion is different between the power supply side and the end side of the gate lines 531 to n, a substantial difference occurs in the writing time depending on the display position. When the scan pulse width is sufficiently wider than the distortion, even if there is a difference in the writing time, there is no difference in the state of charge to the pixels, so that the display is not affected. However, when the number of scanning lines is increased and the scanning voltage pulse width is reduced, or when the display is enlarged and the resistance or capacitance is increased and the CR delay distortion is increased, the charging of the signal voltage to the pixel electrodes 51,. You will run out. Such insufficient charging, that is, the difference in the writing time is directly linked to the difference in the charging rate to the pixel electrodes 51,.
This may cause display unevenness.

【0011】そこで、本発明は、画素数が増加しても表
示品位を高めることができる液晶表若干装置を提供する
ことを目的とする。
Accordingly, an object of the present invention is to provide a liquid crystal display device capable of improving display quality even when the number of pixels increases.

【0012】[0012]

【課題を解決するための手段】上記の目的を達成するた
めに本発明においては、液晶層の一面に整列配置された
画素電極群と、画素電極群を構成する画素電極列に沿っ
て配設されてその画素電極列の画素電極にデータ信号を
供給するデータ線と、画素電極毎に設けられて画素電極
に対するデータ信号の供給制御を行うスイッチング素子
と、画素電極群を構成する画素電極行に沿って配設され
てその画素電極行に対応する前記スイッチング素子に制
御信号を供給する制御線とを有する液晶表示装置におい
て、前記画素電極列の1列に対して複数本のデータ線を
設ける一方、前記画素電極行の1行に対して1本の制御
線を設けることに特徴を有している。
In order to achieve the above object, according to the present invention, there is provided a pixel electrode group arranged on one surface of a liquid crystal layer, and a pixel electrode group arranged along a pixel electrode row constituting the pixel electrode group. A data line that supplies a data signal to the pixel electrode of the pixel electrode column, a switching element that is provided for each pixel electrode and controls the supply of a data signal to the pixel electrode, and a pixel electrode row that constitutes a pixel electrode group. And a control line for supplying a control signal to the switching element corresponding to the pixel electrode row, wherein a plurality of data lines are provided for one column of the pixel electrode column. It is characterized in that one control line is provided for one of the pixel electrode rows.

【0013】[0013]

【発明の実施の形態】本発明の請求項1に記載の発明
は、液晶層の一面に整列配置された画素電極群と、画素
電極群を構成する画素電極列に沿って配設されてその画
素電極列の画素電極にデータ信号を供給するデータ線
と、画素電極毎に設けられて画素電極に対するデータ信
号の供給制御を行うスイッチング素子と、画素電極群を
構成する画素電極行に沿って配設されてその画素電極行
に対応する前記スイッチング素子に制御信号を供給する
制御線とを有する液晶表示装置において、前記画素電極
列の1列に対して複数本のデータ線を設ける一方、前記
画素電極行の1行に対して1本の制御線を設けており、
これにより次のような作用を有する。すなわち、画素電
極行の2行またはそれ以上の行に属する画素電極に対し
て、同時にデータ信号を供給することができるので、そ
の分、各スイッチング素子に対する制御信号の信号印加
幅が広がって1つの画素電極に対するデータ信号の書込
時間が増大する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present invention is directed to a pixel electrode group arranged on one surface of a liquid crystal layer and a pixel electrode group arranged along a pixel electrode row constituting the pixel electrode group. A data line for supplying a data signal to a pixel electrode of a pixel electrode column, a switching element provided for each pixel electrode for controlling the supply of a data signal to the pixel electrode, and a pixel electrode row constituting a pixel electrode group are arranged. And a control line for supplying a control signal to the switching element corresponding to the pixel electrode row, wherein a plurality of data lines are provided for one column of the pixel electrode column. One control line is provided for one electrode row,
This has the following effect. That is, since the data signal can be simultaneously supplied to the pixel electrodes belonging to two or more rows of the pixel electrode rows, the signal application width of the control signal to each switching element is widened and one The writing time of the data signal to the pixel electrode increases.

【0014】また、画素電極へのデータ信号書込タイミ
ングを画素電極行ごとにずらすことができ、その分、信
号に忠実な画像を再現することができる。
Further, the timing of writing the data signal to the pixel electrode can be shifted for each pixel electrode row, and accordingly, an image faithful to the signal can be reproduced.

【0015】本発明の請求項2に記載の発明は、請求項
1に係る液晶表示装置において、前記データ線を、各画
素電極列の両側それぞれに沿って設けたことに特徴を有
しており、これにより、画素電極列の間の隙間に均等か
つ効率よくデータ線を配設することができる。
According to a second aspect of the present invention, in the liquid crystal display device according to the first aspect, the data lines are provided along both sides of each pixel electrode column. Thereby, the data lines can be arranged evenly and efficiently in the gaps between the pixel electrode rows.

【0016】本発明の請求項3に記載の発明は、請求項
1また2に係る液晶表示装置において、前記画素電極群
の列方向両端それぞれに、データ信号生成手段を設け、
かつ、一方のデータ信号生成手段に、隣接する画素電極
行のうちの一方にデータ信号を供給するデータ線を接続
し、他方のデータ信号生成手段に、隣接するデータ電極
行のうちの他方にデータ信号を供給するデータ線を接続
することに特徴を有しており、これにより次のような作
用を有する。すなわち、各データ線にデータ信号を効率
よく供給することができるようになる。また、データ線
を、回り道させることなく、最短距離でデータ信号生成
手段に接続することができる。
According to a third aspect of the present invention, in the liquid crystal display device according to the first or second aspect, data signal generating means is provided at both ends in the column direction of the pixel electrode group,
A data line for supplying a data signal to one of the adjacent pixel electrode rows is connected to one of the data signal generating means, and a data line is connected to the other of the adjacent data electrode rows to the other data signal generating means. The present invention is characterized in that a data line for supplying a signal is connected, thereby having the following operation. That is, a data signal can be efficiently supplied to each data line. Further, the data line can be connected to the data signal generating means at the shortest distance without making a detour.

【0017】本発明の請求項4に記載の発明は、請求項
3に係る液晶表示装置において、前記一方のデータ信号
生成手段に、奇数行の画素電極行と偶数行の画素電極行
とのうちの一方にデータ信号を供給するデータ線を接続
し、前記他方のデータ信号生成手段に、奇数行の画素電
極行と偶数行の画素電極行とのうちの他方にデータ信号
を供給するデータ線を接続することに特徴を有してお
り、これにより次のような作用を有する。すなわち、各
データ線にデータ信号を一層効率よく供給することがで
きるようになる。
According to a fourth aspect of the present invention, in the liquid crystal display device according to the third aspect, the one data signal generating means includes an odd-numbered pixel electrode row and an even-numbered pixel electrode row. And a data line for supplying a data signal to the other of the odd-numbered pixel electrode rows and the even-numbered pixel electrode rows. The connection is characterized by the following effects. That is, a data signal can be more efficiently supplied to each data line.

【0018】本発明の請求項5に記載の発明は、請求項
1または2に係る液晶表示装置において、前記画素電極
群の列方向一端にデータ信号生成手段を設け、かつ、隣
接する画素電極行のうちの一方に供給するデータ信号
と、他方に供給するデータ信号とを分離するデータ信号
分離手段を備えることに特徴を有しており、これにより
次のような作用を有する。すなわち、データ信号生成手
段が一つでよくなり、その分、液晶表示装置の構成が簡
単になる。
According to a fifth aspect of the present invention, in the liquid crystal display device according to the first or second aspect, a data signal generating means is provided at one end in the column direction of the pixel electrode group, and the pixel electrode row is connected to the adjacent pixel electrode row And a data signal separating unit that separates a data signal supplied to one of the data signals from a data signal supplied to the other, and thereby has the following operation. That is, only one data signal generating means is required, and the configuration of the liquid crystal display device is correspondingly simplified.

【0019】本発明の請求項6に記載の発明は、請求項
1または2に係る液晶表示装置において、前記画素電極
群を平面的に複数の領域に区分けし、区分けした各画素
電極領域毎にデータ信号生成手段を設けるとともに、こ
れらデータ信号生成手段を、各画素電極領域にデータ信
号を供給するデータ線群に接続することに特徴を有して
おり、これにより次のような作用を有する。すなわち、
1つの画素電極に対する信号電圧の書込時間がさらに増
大する。
According to a sixth aspect of the present invention, in the liquid crystal display device according to the first or second aspect, the pixel electrode group is divided into a plurality of regions in a plane, and for each of the divided pixel electrode regions. It is characterized in that the data signal generating means is provided, and these data signal generating means are connected to a data line group for supplying a data signal to each pixel electrode region, thereby having the following operation. That is,
The writing time of the signal voltage to one pixel electrode further increases.

【0020】本発明の請求項7に記載の発明は、請求項
6に係る液晶表示装置において、前記画素電極群を画素
電極行に沿って平面的に2つの領域に区分けする一方、
前記画素電極群の列方向両端それぞれに前記データ信号
生成手段を設け、区分けした一方の画素電極領域にデー
タ信号を供給するデータ線群に、この画素電極領域に近
接する側のデータ信号生成手段を接続し、区分けした他
方の画素電極領域にデータ信号を供給するデータ線群
に、この画素電極部領域に近接する側のデータ駆動回路
を接続することに特徴を有しており、これにより次のよ
うな作用を有する。すなわち、1つの画素電極に対する
信号電圧の書込時間がさらに増大する。また、データ線
を、回り道させることなく、最短距離でデータ信号生成
手段に接続することができる。
According to a seventh aspect of the present invention, in the liquid crystal display device according to the sixth aspect, the pixel electrode group is divided into two regions in a plane along a pixel electrode row,
The data signal generating means is provided at each of both ends in the column direction of the pixel electrode group, and a data signal generating means which supplies a data signal to one of the divided pixel electrode areas is provided with a data signal generating means on the side close to the pixel electrode area. It is characterized in that a data driving circuit on the side close to the pixel electrode portion region is connected to a data line group for supplying a data signal to the other pixel electrode region that is connected and divided, thereby enabling the following: It has such an effect. That is, the writing time of the signal voltage to one pixel electrode is further increased. Further, the data line can be connected to the data signal generating means at the shortest distance without making a detour.

【0021】本発明の請求項8に記載の発明は、請求項
1ないし7のいずれかに係る液晶表示装置において、制
御線に制御信号を供給する制御信号生成手段をさらに備
えており、この制御信号生成手段は、複数の制御線に同
時に制御信号を供給するものであることに特徴を有して
おり、これにより次のような作用を有する。すなわち、
画素電極行の2行またはそれ以上の行に属する画素電極
に対して、同時にデータ信号を供給することができるよ
うになり、その分、各スイッチング素子に対する制御信
号の信号印加幅が広がって1つの画素電極に対するデー
タ信号の書込時間が増大する。
According to an eighth aspect of the present invention, in the liquid crystal display device according to any one of the first to seventh aspects, a control signal generating means for supplying a control signal to a control line is further provided. The signal generating means is characterized by supplying a control signal to a plurality of control lines at the same time, and thereby has the following operation. That is,
A data signal can be supplied to pixel electrodes belonging to two or more rows of pixel electrode rows at the same time, and accordingly, the signal application width of the control signal to each switching element is increased and one The writing time of the data signal to the pixel electrode increases.

【0022】本発明の請求項9に記載の発明は、請求項
8に係る液晶表示装置において、前記制御信号生成手段
は、隣接する一対の画素電極列に対応する制御線に同時
に制御信号を供給するものであることに特徴を有してお
り、これにより次のような作用を有する。すなわち、信
号に忠実な画像を液晶表示画面に再現することができ
る。
According to a ninth aspect of the present invention, in the liquid crystal display device according to the eighth aspect, the control signal generating means simultaneously supplies a control signal to control lines corresponding to a pair of adjacent pixel electrode columns. This has the following effects. That is, an image faithful to the signal can be reproduced on the liquid crystal display screen.

【0023】本発明の請求項10に記載の発明は、請求
項8または9に係る液晶表示装置において、前記制御信
号生成手段は、画素電極行の1行の走査に要する期間よ
り長くかつ画素電極行の2行の走査に要する期間より短
い期間、制御信号を制御線に供給するものであることに
特徴を有しており、これにより次のような作用を有す
る。すなわち、各スイッチング素子に対する制御信号の
信号印加幅が広がって1つの画素電極に対するデータ信
号の書込時間が増大する。
According to a tenth aspect of the present invention, in the liquid crystal display device according to the eighth or ninth aspect, the control signal generating means is longer than a period required for scanning one of the pixel electrode rows. It is characterized in that the control signal is supplied to the control line for a period shorter than the period required for scanning two rows, thereby having the following operation. That is, the signal application width of the control signal to each switching element is widened, and the writing time of the data signal to one pixel electrode is increased.

【0024】本発明の請求項11に記載の発明は、液晶
層の一面に整列配置された画素電極群と、画素電極群を
構成する画素電極列に沿って配設されてその画素電極列
の画素電極にデータ信号を供給するデータ線と、画素電
極毎に設けられて画素電極に対するデータ信号の供給制
御を行うスイッチング素子と、画素電極群を構成する画
素電極行に沿って配設されてその画素電極行に対応する
前記スイッチング素子に制御信号を供給する制御線とを
有する液晶表示装置において、前記画素電極群を平面的
に複数の領域に区分けし、区分けした各画素電極領域毎
にデータ信号生成手段を設けるとともに、これらデータ
信号生成手段を、各画素電極領域にデータ信号を供給す
るデータ線群に接続しており、これにより次のような作
用を有する。すなわち、1つの画素電極に対するデータ
信号の書込時間が増大する。
According to an eleventh aspect of the present invention, there is provided a pixel electrode group arranged on one surface of a liquid crystal layer, and a pixel electrode column provided along the pixel electrode column constituting the pixel electrode group. A data line for supplying a data signal to the pixel electrode, a switching element provided for each pixel electrode for controlling the supply of the data signal to the pixel electrode, and a switching element arranged along a pixel electrode row constituting a pixel electrode group; A liquid crystal display device having a control line for supplying a control signal to the switching element corresponding to a pixel electrode row, the pixel electrode group is divided into a plurality of regions in a plane, and a data signal is provided for each of the divided pixel electrode regions. A generating means is provided, and these data signal generating means are connected to a group of data lines for supplying a data signal to each pixel electrode region, thereby having the following operation. That is, the writing time of the data signal to one pixel electrode increases.

【0025】本発明の請求項12に記載の発明は、請求
項7または11に係る液晶表示装置において、制御線に
制御信号を供給する制御信号生成手段をさらに備えてお
り、この制御信号生成手段は、区分けされた各画素電極
領域に対応する制御線それぞれに対して、同時に制御信
号を供給するものであることに特徴を有しており、これ
により次のような作用を有する。すなわち、各スイッチ
ング素子に対する制御信号の信号印加幅が広がって1つ
の画素電極に対するデータ信号の書込時間が増大する。
According to a twelfth aspect of the present invention, in the liquid crystal display device according to the seventh or eleventh aspect, the liquid crystal display device further comprises control signal generating means for supplying a control signal to a control line. Is characterized in that it simultaneously supplies a control signal to each of the control lines corresponding to each of the divided pixel electrode regions, and thus has the following operation. That is, the signal application width of the control signal to each switching element is widened, and the writing time of the data signal to one pixel electrode is increased.

【0026】以下、本発明の実施の形態について、図1
から図10を参照して説明する。
Hereinafter, an embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG.

【0027】第1の実施の形態 図1に本発明の第1の実施の形態である液晶表示装置の
構成を示す。この液晶表示装置は、画素電極2と、TF
T3と、ゲート線41〜nと、データ線51〜nと、データ
線61〜nと、ゲート駆動回路7と、データ駆動回路8,
9とを有しており、これらはアレイ基板1上に形成され
ている。
First Embodiment FIG. 1 shows the structure of a liquid crystal display device according to a first embodiment of the present invention. This liquid crystal display device has a pixel electrode 2 and a TF
T3, gate lines 41 to n , data lines 51 to n , data lines 61 to n , a gate driving circuit 7, a data driving circuit 8,
9 are formed on the array substrate 1.

【0028】画素電極2は、アレイ基板1上にアレイ状
に整列配置されている。TFT(薄膜トランジスタ:Th
in Film Transistor)は各画素電極1へのデータ信号の
入力を制御するスイッチング素子であって、画素電極1
それぞれの近傍に配置されている。ゲート線41〜nは、
各TFT2に制御信号であるゲート信号を供給する配線
であって、画素電極1の行(図中左右方向に沿った画素
電極1の配列)に沿って、画素電極2の行の間に配設さ
れている。データ線51〜m,61〜mは、各画素電極1に
データ信号を供給する配線であって、画素電極2の列
(図中上下方向に沿った画素電極2の配列)に沿って、
画素電極2の列の間に配設されている。ゲート駆動回路
7は、ゲート信号を作成してゲート線41〜nに供給する
ゲート信号作成手段であって、画素電極2の行方向一端
(図では左端)側のアレイ基板1の縁部に設けられてい
る。データ駆動回路8は、データ信号を作成してデータ
線51〜mに供給するデータ信号作成手段であって、図
中、画素電極2の列方向上端側のアレイ基板1の縁部に
設けられている。データ駆動回路9は、データ信号を作
成してデータ線61〜mに供給するデータ信号作成手段で
あって、図中、画素電極2の列方向下端側のアレイ基板
1の縁部に設けられている。
The pixel electrodes 2 are arranged on the array substrate 1 in an array. TFT (Thin Film Transistor: Th
in Film Transistor) is a switching element that controls the input of a data signal to each pixel electrode 1.
It is arranged near each. The gate lines 41 to n are
A wiring for supplying a gate signal, which is a control signal, to each TFT 2, and is provided between the rows of pixel electrodes 2 along the rows of pixel electrodes 1 (the arrangement of the pixel electrodes 1 along the horizontal direction in the drawing). Have been. The data lines 51 to m and 61 to m are wirings for supplying a data signal to each pixel electrode 1. The data lines 51 to m and 61 to m are arranged along the columns of the pixel electrodes 2 (the arrangement of the pixel electrodes 2 along the vertical direction in the figure). ,
It is arranged between the columns of the pixel electrodes 2. The gate drive circuit 7 is a gate signal generation unit that generates a gate signal and supplies the gate signal to the gate lines 41 to n. The gate drive circuit 7 is provided at the edge of the array substrate 1 at one end (left end in the drawing) of the pixel electrode 2 in the row direction. Is provided. The data driving circuit 8 is a data signal generating means for generating a data signal and supplying the data signal to the data lines 51 to m. The data driving circuit 8 is provided at the edge of the array substrate 1 at the upper end in the column direction of the pixel electrodes 2 in the drawing. ing. The data driving circuit 9 is a data signal generating means for generating a data signal and supplying the data signal to the data lines 61 to m. The data driving circuit 9 is provided at the edge of the array substrate 1 at the lower end in the column direction of the pixel electrode 2 in the drawing. ing.

【0029】なお、図1には液晶表示画面上の左上の4
行4列の部分のみ取り出して示している。
FIG. 1 shows the upper left 4 on the liquid crystal display screen.
Only the row 4 column portion is shown.

【0030】本実施の形態においても液晶パネルの断面
は従来例と同様に図17に示すもので、対向基板10に
設けられた対向電極11とアレイ基板1上の画素電極2
との間に設けられた液晶12が、両電極11,2との間
に発生する電圧に応じて動作することで表示が行われ
る。
In this embodiment, the cross section of the liquid crystal panel is the same as that of the conventional example shown in FIG. 17, and the counter electrode 11 provided on the counter substrate 10 and the pixel electrode 2 on the array substrate 1 are formed.
The liquid crystal 12 provided between the electrodes 11 and 12 operates according to the voltage generated between the electrodes 11 and 12 to perform display.

【0031】この液晶表示装置は、データ線51〜m,6
1〜mやTFT3の配設構造に特徴がある。以下、説明す
る。
This liquid crystal display device has data lines 51 to m , 6
It is characterized by the arrangement structure of 1 to m and the TFT 3. This will be described below.

【0032】ゲート線41〜nは従来と同様、画素電極2
の各行それぞれに対して1本ずつ、画素電極2の行間に
設けられている。これに対して、データ線51〜m,6
1〜mでは、隣接する画素電極2の列の間に2本のデータ
線51〜m,61〜mを配置している。データ線51〜mとデ
ータ線61〜mとは、画素電極2を挟んで互い違いに配設
されている。すなわち、データ線51〜mは画素電極2の
各列の図中左側に沿って配設されており、データ線6
1〜mは、画素電極2の各列の図中右側に沿って配設され
ている。そのため、隣接する画素電極2の列の間には、
一方の列の左側に配設されたデータ線51〜mと、他方の
列の右側に配設されたデータ線61〜mという、2本のデ
ータ線51〜m,61〜mが配設されている。
The gate lines 41 to n are connected to the pixel electrodes 2 as in the prior art.
Are provided between the rows of the pixel electrodes 2, one for each row. On the other hand, the data lines 51 to m , 6
In 1 to m , two data lines 51 to m and 61 to m are arranged between adjacent columns of the pixel electrodes 2. The data lines 51 to m and the data lines 61 to m are arranged alternately with the pixel electrode 2 interposed therebetween. That is, the data lines 51 to m are arranged along the left side of each column of the pixel
1 to m are arranged along the right side of each column of the pixel electrodes 2 in the drawing. Therefore, between the columns of the adjacent pixel electrodes 2,
One and left arranged data lines 5 1 to m columns of the other right to the disposed data lines 6 1 to m columns, two data lines 5 1 to m, 6 1 to m Are arranged.

【0033】TFT3は、各画素電極2に対応して1つ
ずつ設けられており、画素電極2の奇数行(図中上端の
行を先頭として数えている)に対応するTFT3は、図
中、画素電極2の下端左隅に配設されている。一方、画
素電極2の偶数行(図中上端の行を先頭として数えてい
る)に対応するTFT3は、図中、画素電極2の下端右
隅に配設されている。
The TFTs 3 are provided one by one corresponding to each pixel electrode 2, and the TFTs 3 corresponding to odd-numbered rows of the pixel electrodes 2 (the top row in the figure is counted as the top) are: It is arranged at the lower left corner of the pixel electrode 2. On the other hand, the TFT 3 corresponding to the even-numbered row of the pixel electrode 2 (the top row in the figure is counted as the top) is disposed at the lower right corner of the pixel electrode 2 in the figure.

【0034】このように配設されたゲート線41〜n,デ
ータ線51〜m,61〜mは次のようにして各画素電極2に
接続されている。
The thus arranged gate lines 41-n , data lines 51-m , 61-m are connected to the respective pixel electrodes 2 as follows.

【0035】ゲート線41〜nのうち、奇数番目に位置す
る(図中上端のゲート線を先頭のゲート線41として数
えている)ゲート配線41,43,…は、画素電極2の下
端左隅に配設されたTFT3(画素電極2の奇数行に対
応している)に接続されている。一方、ゲート線41〜n
のうち、偶数番目に位置するゲート配線42,44,…
は、画素電極2の下端右隅に配設されたTFT3(画素
電極2の偶数行に対応している)に接続されている。
[0035] Among the gate lines 4 1 to n, located in odd-numbered (and counting gate line in the drawing the upper end as the gate lines 4 1 of the top) the gate wiring 4 1, 4 3, ..., the pixel electrode 2 Is connected to the TFT 3 (corresponding to the odd-numbered row of the pixel electrode 2) disposed at the lower left corner of the pixel. On the other hand, the gate lines 41 to n
Among them, the gate wirings 4 2 , 4 4 ,.
Are connected to a TFT 3 (corresponding to an even-numbered row of the pixel electrodes 2) provided at the lower right corner of the pixel electrode 2.

【0036】データ線51〜mは、画素電極2の下端左隅
に配設されたTFT3を介して、画素電極行の奇数行
(図中、画素電極2の上端行を先頭として数えている)
を構成する画素電極2の群に接続されている。一方、ゲ
ート線61〜mは、画素電極2の下端右隅に配設されたT
FT3を介して、画素電極行の偶数行を構成する画素電
極2の群に接続されている。
The data lines 51 to m are odd-numbered rows of the pixel electrode rows (the top row of the pixel electrodes 2 is counted in the figure) through the TFT 3 disposed at the lower left corner of the pixel electrode 2.
Are connected to a group of pixel electrodes 2 constituting On the other hand, the gate lines 61 to m are connected to the T
It is connected to a group of pixel electrodes 2 forming an even-numbered pixel electrode row via FT3.

【0037】以上のような構成により、2行分の画素電
極2に同時にしかも個別的に信号電圧を書き込むことが
できる。すなわち、奇数行を構成する画素電極2の群に
は信号電圧であるデータ信号SDA(データ駆動回路8で
生成される)がデータ線51〜mから供給される。一方、
偶数行を構成する画素電極2の群にはデータ信号S
DB(データ駆動回路9で生成される)がデータ線61〜m
から供給される。そして、この状態で、ゲート線4
1.3.5...およびゲート線42.4.6...からそれぞれ1本ず
つ選択された2本のゲート線4X,4Yに、同時に走査パ
ルスであるゲート信号SGを供給し、これによって画素
電極行の2行分に対応するTFT3を同時にオン状態す
る。すると、奇数行を構成する画素電極2の群にはデー
タ線51〜mからデータ信号SDAが供給され、偶数行を構
成する画素電極2の群にはデータ線61〜mからデータ信
号SDBが供給される。そのため、2行分の画素電極2の
群には同時にしかも個別的にデータ信号SDA,SDBを書
き込むことができる。
With the above configuration, signal voltages can be simultaneously and individually written to the pixel electrodes 2 for two rows. That is, a data signal S DA (generated by the data drive circuit 8), which is a signal voltage, is supplied from the data lines 51 to m to the group of the pixel electrodes 2 constituting the odd rows. on the other hand,
A data signal S is applied to a group of pixel electrodes 2 forming even rows.
DB (generated by the data driving circuit 9) is connected to the data lines 61 to m
Supplied from Then, in this state, the gate line 4
1.3.5 ... and the gate line 4 2.4.6 ... two gate lines 4 X selected one by one from each, 4 Y, supplies the gate signal S G is a scanning pulse simultaneously, this As a result, the TFTs 3 corresponding to two pixel electrode rows are simultaneously turned on. Then, a data signal S DA is supplied from the data lines 51 to m to the group of the pixel electrodes 2 forming the odd rows, and the data signal S DA is supplied to the group of the pixel electrodes 2 forming the even rows from the data lines 61 to m. SDB is provided. Therefore, data signals S DA and S DB can be simultaneously and individually written to the groups of pixel electrodes 2 for two rows.

【0038】このように、この液晶表示装置では、2行
分の画素電極2の群に同時にしかも個別的にデータ信号
を書き込むことができるので、従来の液晶表示装置に比
べてゲート信号SGのパルス幅を2倍に広げることがで
き、1ライン(画素電極行)あたりの書込時間を2倍に
することができる。この結果、表示領域の全体にわたっ
て画素電極2にデータ信号SDA,SDBが十分に充電さ
れ、良好で均一な表示が得られる。
[0038] Thus, in this liquid crystal display device, it is possible to write simultaneously and individually data signals to the group of pixel electrodes 2 for two rows, the gate signal S G as compared with the conventional liquid crystal display device The pulse width can be doubled, and the writing time per line (pixel electrode row) can be doubled. As a result, the data signals S DA and S DB are sufficiently charged in the pixel electrode 2 over the entire display area, and a good and uniform display is obtained.

【0039】また、奇数行の画素電極2の群にデータ信
号SDAを供給するデータ駆動回路8と、偶数行の画素電
極2の群にデータ信号SDBを供給するデータ駆動回路9
とを別系統のものとすることにより、液晶表示装置の駆
動信号(データ信号SDA,SDB、ゲート信号SG)の処
理が容易になっている。また、データ線をデータ線5
1〜m,61〜mという二つのグループに分割し、それぞれ
にデータ駆動回路8,9を設けて、さらに、これらデー
タ駆動回路8,9を画素電極列の両端それぞれに対向し
て配置しているので、データ線51〜m,61〜mの引出し
ピッチを比較的広くとることができ、その分、配線設計
や外部回路との接続が容易になる。
A data drive circuit 8 for supplying a data signal S DA to a group of pixel electrodes 2 in an odd row, and a data drive circuit 9 for supplying a data signal S DB to a group of pixel electrodes 2 in an even row
By using a different system, the processing of the driving signals (data signals S DA , S DB , gate signal S G ) of the liquid crystal display device is facilitated. The data line is connected to the data line 5
It is divided into two groups, 1 to m and 61 to m . Data driving circuits 8 and 9 are provided for each of the groups. Further, these data driving circuits 8 and 9 are arranged opposite to both ends of the pixel electrode row. Therefore, the lead pitch of the data lines 51-m and 61-m can be made relatively wide, and accordingly, wiring design and connection with external circuits are facilitated.

【0040】図2は、本実施の形態の液晶表示装置にお
ける信号処理のブロック図である。まず、外部の信号源
から入力された入力信号SINはコントロール信号SC
データ信号Sdに分離される。コントロール信号SCはコ
ントローラ13に送られる。コントローラ13は、入力
されるコントロール信号SCに基づいてデータコントロ
ール信号SCDと、ゲートコントロール信号SCGとを作り
出し、データコントロール信号SCDをデータ駆動回路
8,9に出力し、ゲートコントロール信号SCGをゲート
駆動回路7に出力する。ゲート駆動回路8,9では、入
力されるゲートコントロール信号SCGに基づいてゲート
信号(請求項における制御信号に相当する)SGを作成
して液晶表示パネル14に出力する。
FIG. 2 is a block diagram of signal processing in the liquid crystal display device of the present embodiment. First, an input signal S IN input from an external signal source is separated into a control signal S C and a data signal S d . The control signal S C is sent to the controller 13. The controller 13 generates a data control signal S CD and a gate control signal S CG based on the input control signal S C , outputs the data control signal S CD to the data driving circuits 8 and 9, and outputs the gate control signal S CD. CG is output to the gate drive circuit 7. In the gate driving circuits 8 and 9 (corresponding to the control signal in the claims) gate signals based on the gate control signal S CG inputted create a S G outputted to the liquid crystal display panel 14.

【0041】一方、データ信号Sdのうち奇数行のデー
タ信号Sdaは液晶表示パネル14(アレイ基板1と対向
基板10とからなる)の上側に位置するデータ駆動回路
8に送られる。偶数行のデータ信号Sdbは液晶表示パネ
ル14の下側に位置するデータ駆動回路9に送られる。
データ駆動回路8,9では、入力されるデータ信号
da,Sdbを信号電圧からなるデータ信号SDA,SDB
変換する。さらに、データ駆動回路8,9は、コントロ
ーラ13から入力されるデータコントロール信号SCD
基づいて出力タイミングを制御しつつ、データ信号
DA,SDBを液晶パネル14に出力する。液晶パネル1
4に出力されたデータ信号SDA,SDBは、各画素電極
2,…に書き込まれ、書き込まれたデータ信号SDA,S
DBに応じて表示が行われる。
On the other hand, the data signal S da odd rows of the data signal S d is sent to the data driving circuit 8 located on the upper side of the liquid crystal display panel 14 (consisting of an array substrate 1 and the counter substrate 10 Prefecture). The data signal Sdb of the even-numbered row is sent to the data drive circuit 9 located below the liquid crystal display panel 14.
The data driving circuits 8 and 9 convert the input data signals S da and S db into data signals S DA and S DB composed of signal voltages. Further, the data driving circuits 8 and 9 output the data signals S DA and S DB to the liquid crystal panel 14 while controlling the output timing based on the data control signal S CD input from the controller 13. LCD panel 1
Is output to the 4 data signals S DA, S DB, each pixel electrode 2 is written ..., the written data signal S DA, S
Display is performed according to DB .

【0042】次に、この液晶表示装置の駆動方法を、図
3の駆動波形図を参照して説明する。図3において、S
G1〜SG4は1〜4本目のゲート線41〜44に供給するゲ
ート信号(走査電圧)の駆動波形であり、SGnは最終行
のゲート線4nに供給するゲート信号の駆動波形であ
る。SDA1はデータ線51に供給するデータ信号(信号電
圧)の駆動波形であり、SDB1はデータ線61に供給する
データ信号の駆動波形である。図面では記載を省略して
いるが、データ線52〜mへ供給するデータ信号S
DA(2〜m)の駆動波形は、表示内容によりそれぞれ信号レ
ベルは異なるが、データ信号SDA1と同じタイミングで
信号レベルが変化する。また、データ信号SDB(2〜m)
供給するデータ信号についても同様に、表示内容に応じ
てデータ信号SDB1と同じタイミングで信号レベルが変
化する。
Next, a driving method of the liquid crystal display device will be described with reference to a driving waveform diagram of FIG. In FIG. 3, S
G1 to S G4 is a drive waveform of the fourth -th gate line 41 to 4 to supply a gate signal (scan voltage), S Gn driving waveform of the gate signal supplied to the gate line 4 n the last row It is. S DA1 is a drive waveform of the supplied data signal (signal voltage) to the data lines 5 1, S DB1 is a driving waveform of a data signal supplied to the data line 6 1. Although not shown in the drawing, the data signal S supplied to the data lines 52 to m is not shown.
The drive waveforms of DA (2 to m) have different signal levels depending on the display contents, but the signal levels change at the same timing as the data signal S DA1 . Similarly, the signal level of the data signal supplied to the data signal S DB (2 to m) changes at the same timing as the data signal S DB1 according to the display content.

【0043】Rはラッチパルスであり、tvは1垂直走
査期間の時間幅、thは1水平走査期間の時間幅、nは
表示の行数(画素電極2の行数)である。なお、データ
信号SDの電圧極性は、液晶12を交流駆動するために
フレーム毎に反転されている。
R is a latch pulse, tv is the time width of one vertical scanning period, th is the time width of one horizontal scanning period, and n is the number of rows of display (the number of rows of the pixel electrode 2). The voltage polarity of the data signal SD is inverted for each frame in order to drive the liquid crystal 12 with AC.

【0044】また、フリッカを避けるため時間幅tvは
1/60秒以下に設定されるのが普通である。時間幅t
hはブランキング期間bkがなければtv/nであり、ブ
ランキング期間bkがあれば時間幅tvからブランキング
期間bkを差し引いたものを表示の行数nで割った時
間、すなわち、th=(tv−bk)/nとなる。したが
って、フレーム周波数60ヘルツで表示の行数nが20
00本の液晶表示装置を駆動する場合には、ブランキン
グ期間bkなしとすると、時間幅tvは16.6ミリ秒、
時間幅thは8.3マイクロ秒となる。
The time width tv is usually set to 1/60 second or less to avoid flicker. Time width t
h is tv / n if there is no blanking period bk, and if there is a blanking period bk, the time obtained by subtracting the blanking period bk from the time width tv and dividing by the number n of display lines, that is, th = ( tv−bk) / n. Therefore, when the frame frequency is 60 Hz, the number of display lines n is 20.
When driving 00 liquid crystal display devices, if there is no blanking period bk, the time width tv is 16.6 milliseconds,
The time width th is 8.3 microseconds.

【0045】以下、この液晶表示装置の駆動方法につい
て説明する。まず、垂直走査期間の最初(t=0)に、
1行目のゲート線41に供給されるゲート信号SG1がレ
ベルハイになり、1行目の画素電極2の群に接続された
TFT3の群がオン状態となる。このとき、データ線5
1〜mには、ゲート信号SG1に同期してデータ駆動回路8
からデータ信号SDA1が供給されており、データ線5
1〜mに供給されたデータ信号SDA1は、オン状態となっ
たTFT3の群を通って1行目の画素電極2の群に充電
され始める。例えば、1行目で1列目(図中上端左隅)
にある画素電極2にはデータ信号SDA1の第1期間の信
号電圧αが充電されていく。
Hereinafter, a method of driving the liquid crystal display device will be described. First, at the beginning of the vertical scanning period (t = 0),
Gate signal S G1 supplied to the first line of the gate lines 4 1 becomes level high, a group of TFT3 connected to a group of pixel electrodes 2 of the first row is turned on. At this time, data line 5
The 1 to m, the data driving circuit 8 in synchronization with the gate signal S G1
Is supplied with the data signal S DA1 from the data line 5
The data signal S DA1 supplied to 1 to m starts to be charged to the group of pixel electrodes 2 in the first row through the group of TFTs 3 which are turned on. For example, the first row and the first column (upper left corner in the figure)
Is charged with the signal voltage α in the first period of the data signal S DA1 .

【0046】時間幅th経過後(t=th)に、2行目の
ゲート線42に供給されるゲート信号SG2がレベルハイ
になり、2行目の画素電極2の群に接続されたTFT3
の群がオン状態となる。このとき、データ線61〜m
は、ゲート信号SG2に同期してデータ駆動回路9からデ
ータ信号SDB1が供給されており、データ線61〜mに供
給されたデータ信号SDB1は、オン状態となったTFT
3の群を通って2行目の画素電極2の群に充電され始め
る。例えば、2行目で1列目(図1中、上端左隅から一
つ下側)にある画素電極2にはデータ信号SDB1の第1
期間の信号電圧βが充電されていく。
The time width th after the (t = th), the gate signal S G2 supplied to the gate line 4 2 in the second row becomes level high, connected to the second row of the group of pixel electrodes 2 TFT3
Are turned on. At this time, the data line 6 1 to m, and the data driving circuit 9 is supplied with the data signal S DB1 in synchronization with the gate signal S G2, the data signal S DB1 supplied to the data line 6 1 to m is , TFT turned on
The group of the pixel electrodes 2 in the second row starts to be charged through the group of the third row. For example, the first row of the data signal S DB1 is applied to the pixel electrode 2 in the second row and the first column (one lower side from the upper left corner in FIG. 1).
The signal voltage β in the period is charged.

【0047】このとき、1行目のTFT3の群に供給さ
れているゲート信号SG1は、t=thにおいてもレベル
ハイの状態を継続させており、そのために、1行目の画
素電極2の群に対する充電は継続されている。しかしな
がら、データ線51〜mは2行目の画素電極2の群には接
続されていないので、データ線51〜mに供給されたデー
タ信号SDA1は、2行目の画素電極2の群に入力される
ことはない。同様に、データ線61〜mは1行目の画素電
極2の群には接続されていないので、データ線61〜m
供給されたデータ信号SDB1は、1行目の画素電極2の
群に入力されることはない。
At this time, the gate signal S G1 supplied to the group of the TFTs 3 in the first row continues to be at the high level even at t = th. Charging for the group is continuing. However, since the data lines 51 to m are not connected to the group of the pixel electrodes 2 in the second row, the data signal S DA1 supplied to the data lines 51 to m is They are not entered into groups. Similarly, since the data lines 61 to m are not connected to the group of the pixel electrodes 2 in the first row, the data signal S DB1 supplied to the data lines 61 to m is Is not entered in the group.

【0048】時間幅2×th経過後(t=2×th)にお
いて、ゲート信号SG3がレベルハイとなり3行目の画素
電極2の群へのデータ信号(図示省略)の充電が開始さ
れると同時に、ゲート信号SG1がレベルローになって1
行目の画素電極2の群に対するデータ信号SDA1の充電
が終了する。
After the lapse of the time width 2 × th (t = 2 × th), the gate signal SG3 goes high and the charging of the data signal (not shown) to the group of the pixel electrodes 2 in the third row is started. At the same time, the gate signal SG1 goes low to 1
The charging of the data signal S DA1 to the group of the pixel electrodes 2 in the row ends.

【0049】時間幅3×th経過後(t=3×th)にお
いて、ゲート信号SG4がレベルハイとなり4行目の画素
電極2の群へのデータ信号(図示省略)の充電が開始さ
れると同時に、ゲート信号SG2がレベルローになって2
行目の画素電極2の群に対するデータ信号SDB1の充電
が終了する。
After a lapse of 3 × th (t = 3 × th), the gate signal SG 4 goes high, and charging of the group of pixel electrodes 2 in the fourth row with a data signal (not shown) is started. At the same time, the gate signal SG2 goes low to 2
The charging of the data signal S DB1 to the group of the pixel electrodes 2 in the row ends.

【0050】同様に、時間幅4×th経過後(t=4×
th)においては、3行目の書込が終了すると同時に5
行目への書込が開始され、時間幅5×th経過後(t=
5×th)においては、4行目の書込が終了すると同時
に6行目への書込が開始される。
Similarly, after a lapse of time 4 × th (t = 4 × th
In the case of th), 5
Writing to the row starts, and after a lapse of time width 5 × th (t =
In (5 × th), the writing to the sixth row is started at the same time when the writing to the fourth row is completed.

【0051】このように、ゲート信号SGのパルス幅は
2×thであり、各行の画素電極2の群には、最大2×
thの書込時間でデータ信号SDを書き込むことが可能と
なる。書込時間(ゲート信号のパルス幅)を2×th以
上に延長することはできない。それは、ゲート信号SG
のパルス幅を2×th以上にすると、一方の行の画素電
極2の群に供給されるデータ信号SDが他方の行の画素
電極2の群に漏れることになるためである。したがっ
て、データ信号SDの書込時間(ゲート信号SGのパルス
幅)は時間幅th以上、2×th以下が適当となり、この
液晶表示装置1では、最長の2×thとしている。
[0051] Thus, the pulse width of the gate signal S G is 2 × th, the group of each row of the pixel electrode 2, a maximum 2 ×
The data signal SD can be written in the write time of th. The writing time (pulse width of the gate signal) cannot be extended to 2 × th or more. It is the gate signal S G
If the pulse width is more than 2 × th, the data signal SD supplied to the group of the pixel electrodes 2 in one row leaks to the group of the pixel electrodes 2 in the other row. Therefore, the data signal S D of the write time (pulse width of the gate signal S G) is the time width greater than or equal to th, 2 × th or less is appropriate, in the liquid crystal display device 1, and the longest 2 × th.

【0052】以上のような操作を全ゲート線41〜nに対
して繰り返すことにより、すべての画素電極2に対して
書込時間を2×thでデータ信号SDを書込むことができ
る。最終行の画素電極2の群の書込タイミングについて
は、図2のゲート信号SGnとデータ信号SDB1に示すよ
うに次のフレームに時間幅thだけゲート信号SGとそれ
に対応するデータ信号SDとを食い込ませてもよいし、
ブランキング期間bkがある場合にはそれを用いてもよ
い。
By repeating the above operation for all the gate lines 41 to n , the data signal SD can be written to all the pixel electrodes 2 with a writing time of 2 × th. The timing of writing the group of pixel electrodes 2 of the last row, the data signal S and corresponding only gate signal S G duration th to the next frame as shown in gate signal S Gn and the data signal S DB1 in FIG 2 You can make D and bite,
If there is a blanking period bk, it may be used.

【0053】以上の操作では、時間幅(i+1)×th
経過後(t=(i+1)×t)において、i行目のゲー
ト信号が立ち下がると同時に、i+2行目のゲート信号
の立ち上がりとデータ信号の電圧レベルの変化が発生す
るものとしているが、次のようにしてもよい。すなわ
ち、奇数行どうし(偶数行どうしも同様)の中で、隣り
合うゲート線(ゲート線4iとゲート線4i+2)に供給さ
れるゲート信号SGのパルスの立ち上がりと立ち下がり
とを分離する。すなわち、一方のゲート信号SGのパル
スの立ち下がりを早くし、他方のゲート信号SGのパル
スの立ち上がりを遅くする。そうすれば、各ゲート信号
Gのパルス幅はやや短くなってデータ信号書込時間は
2×thよりやや短くなるものの、i行目の画素電極2
の群と(i+2)行目の画素電極2の群におけるデータ
信号の分離が良くなり、より良好な表示を行うことがで
きる。また、ゲート信号SGのパルス変化のタイミング
よりデータ信号SDの電圧変化のタイミングをやや後ろ
側にずらしても同様にデータ信号SDの分離を良好にで
きる。このようなデータ信号SDの分離方法は、前記し
たデータ信号SDの分離方法(一方のゲート信号SGのパ
ルス立ち上がりと他方のゲート信号SGのパルス立ち下
がりとをずらす方法)と併用してもよい。
In the above operation, the time width (i + 1) × th
After the elapse (t = (i + 1) × t), the gate signal on the i-th row falls, and at the same time, the rise of the gate signal on the i + 2-th row and the change in the voltage level of the data signal occur. It may be as follows. That is, in an odd row with each other (even line with each other as well), of being supplied to the adjacent gate lines (gate lines 4 i and the gate line 4 i + 2) gate signal S G pulses the rising and falling To separate. That is, faster pulse fall of one of the gate signal S G, slowing the rise of the pulse of the other gate signal S G. That way, although the pulse width of the gate signal S G is the data signal write time is slightly shorter than 2 × th somewhat shorter, i-th row of the pixel electrode 2
And the group of the pixel electrodes 2 in the (i + 2) -th row is better separated from each other, and more favorable display can be performed. Moreover, the separation of the gate signals S Similarly data signals even slightly shifted behind the timing of the voltage change of the data signal S D from the timing of the pulse variation of G S D can be good. This method of separation such data signal S D is used in combination with the data signal S D separation methods (method of shifting a pulse fall of one of the gate signal S G of the pulse rise and the other gate signal S G) You may.

【0054】ところで、図1においてデータ線51〜m
データ線61〜mとをアレイ基板1の同一の側縁に引き出
したうえで、一つのデータ駆動回路に接続したとする
と、データ線51〜m,61〜mの引き出し順序は、左から
1,61,52,62,…の順になる。そうすると、デー
タ駆動回路は隣り合う出力端子から、それぞれ別の行に
供給するデータ信号を出力しなければならない。これに
対して、パーソナルコンピュータなどの信号源では、デ
ータ信号を各行ごとにまとめてデータ駆動回路に転送す
るようになっている。そのため、データ駆動回路では、
このような信号源からのデータ信号を、そのまま画素電
極2の群に供給することはできず、元のデータ信号配列
を入れ替え操作する必要がある。
By the way, in FIG. 1, if the data lines 51 to m and the data lines 61 to m are drawn to the same side edge of the array substrate 1 and connected to one data drive circuit, 5 1 to m, drawers order of 6 1 to m is 1 5 from the left, 6 1, 5 2, 6 2, ... becomes in the order of. Then, the data drive circuit must output data signals to be supplied to different rows from adjacent output terminals. On the other hand, in a signal source such as a personal computer, data signals are collectively transferred for each row and transferred to a data drive circuit. Therefore, in the data drive circuit,
A data signal from such a signal source cannot be supplied to the group of the pixel electrodes 2 as it is, and it is necessary to replace the original data signal array.

【0055】これに対し、この液晶表示装置では、図1
のように奇数行の画素電極2の群に対応するデータ線5
1〜mにデータ信号を供給するデータ駆動回路8と、偶数
行の画素電極2の群に対応するデータ線61〜mにデータ
信号SDを供給するデータ駆動回路9とをそれぞれ個別
に設けているので、元のデータ信号配列を入れ替え操作
する必要がなく、駆動波形の信号処理が簡単なものにな
っている。以下、このことを詳細に説明する。
On the other hand, in this liquid crystal display device, FIG.
Data line 5 corresponding to the group of pixel electrodes 2 in odd rows as shown in FIG.
A data driving circuit 8 supplies a data signal to the 1 to m, provided even rows of the data lines 6 1 to m corresponding to the group of pixel electrodes 2 data signal S D and a data driving circuit 9 supplies each individually Therefore, there is no need to exchange the original data signal array, and the signal processing of the drive waveform is simplified. Hereinafter, this will be described in detail.

【0056】図4は入力信号DINのデータ部分の時間的
な並びを示すものである。入力信号DINにおいては、各
行ごとにまとまって時間幅thおきにデータ信号Sdが転
送されてくる。各行のデータ信号Sdの間は連続してい
る場合もあれば、コントロール信号SCや帰線期間のた
めに若干の間があいている場合もあるが、複数行のデー
タ信号Sdが時間的に混在することはない。各行のデー
タ信号Sdは所定の順序(通常は左から右、または右か
ら左へのドット順)に並んでいるので、上側および下側
のデータ駆動回路8,9の中でのデータ整列の順序はこ
れに合わせられている。
FIG. 4 shows a temporal arrangement of the data portion of the input signal D IN . In the input signal D IN , the data signal S d is transferred for each row at intervals of time th. If during the row of the data signal S d some cases, continuous, control signal S C and is between slightly for blanking period sometimes is empty, the data signal S d is the time of multiline Are not mixed. Since each row of the data signal S d are arranged in a predetermined order (usually dot order of from left to right or from right to left), the data alignment in the upper and lower data driving circuits 8 and 9 The order is adapted to this.

【0057】本実施の形態の液晶表示装置の駆動方法に
おいては、奇数行と偶数行とではゲート信号SGの立ち
上がり時間が時間幅thだけずれているので、図2のタ
イミングを用いて説明すると、奇数行のデータ信号Sda
は、t=0、2×th、4×th………までに上側のデー
タ駆動回路8に転送されていればよく、偶数行のデータ
信号Sdbはt=th、3×th、5×th………までに下
側の駆動回路9に転送されればよい。従って、図4に示
すように各行のデータ信号Sda,Sdbを奇数行と偶数行
に応じて時間幅thごとに上下のデータ駆動回路8,9
に振り分ければ、自動的にデータ信号Sdが表示内容に
対応して並ぶので、データ信号Sdの転送順序を行や画
素電極2に応じて入れ替えたり、データ信号Sdの転送
のタイミングをずらしたりする必要がなく、データ信号
dの処理が容易である。また、データ信号Sdの入れ替
えをするため、あるいはデータ信号Sdの送出のタイミ
ングを遅らせるためにデータ信号Sdを記憶するメモリ
ーが不要である。従って、パネル周辺回路の規模が小さ
くてすむようになり、液晶表示装置をコンパクトで安価
なものにできるという利点がある。
[0057] In the driving method of the liquid crystal display device of this embodiment, since the rise time of the gate signal S G is an odd and even rows are shifted by a time width th, will be described with reference to the timing of FIG. 2 , Odd-numbered row data signal S da
Suffices to be transferred to the upper data drive circuit 8 by t = 0, 2 × th, 4 × th,..., And the data signal Sdb of the even-numbered row is t = th, 3 × th, 5 × It is sufficient that the data is transferred to the lower drive circuit 9 by th.... Therefore, as shown in FIG. 4, the data signals S da and S db of each row are changed to the upper and lower data drive circuits 8 and 9 every time width th according to the odd row and the even row.
If coins are switched to, so automatically the data signal S d are arranged to correspond to the display content, or replaced in accordance with the transfer order of the data signal S d to the row and pixel electrodes 2, the timing of the transfer of the data signal S d it is not necessary or shifting, is easy processing of the data signal S d. Moreover, since the replacement of the data signal S d, or is a memory for storing a data signal S d to delay the timing of the delivery of the data signal S d is not required. Therefore, there is an advantage that the size of the panel peripheral circuit can be reduced, and the liquid crystal display device can be made compact and inexpensive.

【0058】また、各行のデータ信号Sda,Sdbは時間
幅thずつの差を持って記録,処理,転送されてくる
が、この液晶表示装置の駆動方法においては各行への書
込も時間幅thずつの時間差をもって行われているの
で、2行を同時に書込状態にする駆動方法に比べて、よ
り信号に忠実な表示を行うことができる。この利点は、
動画表示においてよりよく発揮される。
The data signals S da and S db of each row are recorded, processed, and transferred with a difference of time width th. In this liquid crystal display driving method, writing to each row takes time. Since the operation is performed with a time difference of each width th, a display more faithful to a signal can be performed as compared with a driving method in which two rows are simultaneously written. This advantage is
It is better used for displaying moving images.

【0059】また、本実施の形態の液晶表示装置および
その駆動方法によれば、隣接する画素電極行を個別に駆
動することができるので、インターレース駆動が可能に
なるという利点がある。
Further, according to the liquid crystal display device and the method of driving the liquid crystal display device of the present embodiment, since the adjacent pixel electrode rows can be individually driven, there is an advantage that interlaced driving becomes possible.

【0060】また、本実施の形態では、画素電極行の各
行が単独駆動時間を有するために、次のような利点もあ
る。すなわち、前段の画素電極行に供給されるゲート信
号SG(i-1)のパルス立ち下がりの影響がゲート信号SGi
のパルスに現れたとしても、画素電極行が単独駆動する
期間を有することで、十分その影響を取り除して信号レ
ベルを回復させることができる。そのため、このような
影響で表示が乱れるといった不都合は起きない。
Further, in the present embodiment, since each of the pixel electrode rows has a single driving time, there is also the following advantage. That is, the influence of the falling edge of the pulse of the gate signal SG (i-1) supplied to the previous pixel electrode row is affected by the gate signal SGi.
Even if it appears in the pulse, the presence of the period in which the pixel electrode row is driven alone can sufficiently remove the influence and restore the signal level. Therefore, the inconvenience that the display is disturbed by such influence does not occur.

【0061】また、本実施の形態の液晶表示装置の構造
によれば、蓄積容量を形成しやすいという利点がある。
以下、説明する。液晶表示装置においては、画素電圧の
安定化などを目的として、画素電極と前段(前の行側)
側のゲート電極との間に蓄積容量を形成することが行わ
れる。このような蓄積容量を形成する場合、本実施の形
態の構成では、各画素電極2に対して一対一に対応して
ゲート線41〜nが形成されているために、各画素電極2
の図中上側間近に前段(前の行)のゲート線41〜nが位
置している。そのため、各画素電極2と間近にある前段
のゲート線41〜nとの間に蓄積容量を形成すればよく、
構造的にみて簡単に蓄積容量を形成することができる。
この場合、蓄積容量を形成するために前段のゲート線4
1〜nに供給される電圧の供給期間は、前段のゲート線4
1〜nに供給されるゲート信号SGの供給が終了した時点
以降となる。
According to the structure of the liquid crystal display device of the present embodiment, there is an advantage that a storage capacitor can be easily formed.
This will be described below. In a liquid crystal display device, for the purpose of stabilizing the pixel voltage and the like, the pixel electrode and the previous stage (the previous row side)
A storage capacitor is formed between the gate electrode and the side gate electrode. In the case of forming such a storage capacitor, in the configuration of the present embodiment, since the gate lines 41 to n are formed in one-to-one correspondence with the respective pixel electrodes 2, each pixel electrode 2 is formed.
In the figure, gate lines 41 to n of the preceding stage (previous row) are located near the upper side. Therefore, it is sufficient to form a storage capacitor between each pixel electrode 2 and the nearby gate line 41 to n in the immediate vicinity.
In view of the structure, the storage capacitor can be easily formed.
In this case, in order to form a storage capacitor, the gate line 4 in the preceding stage is used.
The supply period of the voltage supplied to 1 to n corresponds to the gate line 4 in the preceding stage.
Supplying the gate signal S G supplied to 1~n later than the time of completion.

【0062】また、本実施の形態の液晶表示装置の構造
によれば、液晶表示装置の容量結合駆動が容易に行える
という利点がある。以下、説明する。液晶表示装置にお
いては、低消費電力化やフリッカの抑制等を目的とし
て、TFTに変調信号に付与して、画素電極に印加され
るデータ信号の電圧レベルを底上げすることが行われて
おり(例えば、特開平2−157815号参照)、この
ような駆動方法が容量結合駆動と呼ばれている。容量結
合駆動を行うためには、構造上、TFTを各画素電極に
対応して設ける必要がある。本実施の形態の構造では、
TFT3が画素電極2に対して一対一に対応して設けら
れているので、TFT3に変調信号を付与する構成を新
たに設けるだけで、容量結合駆動を行って低消費電力化
とフリッカの抑制を得ることができる。
Further, according to the structure of the liquid crystal display device of the present embodiment, there is an advantage that the capacitive coupling drive of the liquid crystal display device can be easily performed. This will be described below. In a liquid crystal display device, a voltage level of a data signal applied to a pixel electrode is raised by giving a modulation signal to a TFT for the purpose of reducing power consumption and suppressing flicker (for example, Such a driving method is called capacitive coupling driving. In order to perform capacitive coupling driving, it is necessary to provide a TFT corresponding to each pixel electrode in terms of structure. In the structure of the present embodiment,
Since the TFTs 3 are provided in a one-to-one correspondence with the pixel electrodes 2, only by newly providing a configuration for applying a modulation signal to the TFTs 3, capacitive coupling driving is performed to reduce power consumption and suppress flicker. Obtainable.

【0063】第2の実施の形態 図5は、本発明の第2の実施の形態の液晶表示装置の駆
動方法を示す駆動波形を示すものである。この実施の形
態の駆動方法は、図1および図2を参照して構成を説明
した第1の実施の形態の液晶表示装置と同一の液晶表示
装置において実施される駆動方法であって、以下の説明
では、図1,図2と同じ要素には同じ番号を付け、それ
らに付いての説明は省略する。
Second Embodiment FIG. 5 shows a driving waveform showing a driving method of a liquid crystal display device according to a second embodiment of the present invention. The driving method of this embodiment is a driving method implemented in the same liquid crystal display device as the liquid crystal display device of the first embodiment whose configuration has been described with reference to FIGS. In the description, the same elements as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted.

【0064】本実施の形態の駆動方法が、第1の実施の
形態の駆動方法(図3参照)と違うところは、ゲート線
1〜nのうち、偶数番目に位置する(図中上端のゲート
線を先頭のゲート線41として数えている)ゲート線4
2.4....に供給されるゲート信号SG2.4....の駆動波形
が、その1つ上の奇数番目に位置するゲート線4
1.3....に供給されるゲート信号SG1.3....の駆動波形
と同一となっており、隣接する2行の画素電極2の群が
同一波形のゲート信号SG2.4....,SG1.3....で走査さ
れていることである。さらには、それに伴ってデータ線
1〜mに供給されるデータ信号SDAと、データ線61〜m
に供給されるデータ信号SDBとが、同じタイミングでレ
ベル変化していることにある。
The difference between the driving method according to the present embodiment and the driving method according to the first embodiment (see FIG. 3) is that it is located at an even-numbered position among the gate lines 41 to n (the upper end in the drawing). (The gate line is counted as the first gate line 4 1 ) Gate line 4
The driving waveform of the gate signal SG2.4 .... supplied to the gate lines 2.4 ...
The driving waveforms of the gate signals S G1.3... Supplied to 1.3... Are the same as the driving waveforms of the gate signals S G2.4. ... is that it is being scanned by S G1.3 ..... Furthermore, the data signal S DA supplied to the data line 5 1 to m with it, the data line 6 1 to m
A data signal S DB supplied to is in fact that the level change at the same timing.

【0065】本実施の形態の駆動方法においても、各画
素電極2への書込時間は第1の実施の形態と同様に2×
thとなる。さらには、本実施の形態の駆動方法におい
ては、2行分のデータ信号Sdをデータ駆動回路8,9
に転送する転送期間が2×thとなるので、前半のth期
間には奇数行のデータ信号Sdaを上側のデータ駆動回路
8に転送し、後半のth期間には偶数行のデータ信号S
dbを下側のデータ駆動回路9に転送することができる。
例えば、3行目と4行目の走査はt=2×thに始まる
ので、0〜thの期間に3行目のデータ信号Sdaを上側
のデータ駆動回路8に転送し、続くth〜2×thの期間
に4行目のデータ信号Sdbを下側のデータ駆動回路9に
転送すれば、第1の実施の形態と同様に、データ信号S
dの転送を、データ信号Sdの順序を入替えることなく行
うことができる。
In the driving method according to the present embodiment, the writing time to each pixel electrode 2 is 2 × as in the first embodiment.
th. Further, in the driving method of the present embodiment, data signals Sd for two rows are transmitted to data driving circuits 8 and 9.
Since transfer period for transferring becomes 2 × th to, in the first half of th period to transfer the data signal S da in the odd-numbered rows on the upper side of the data driving circuit 8, the data signal S even rows in the second half of the th period
db can be transferred to the lower data drive circuit 9.
For example, since the scanning of the third and fourth rows starts at t = 2 × th, the data signal S da of the third row is transferred to the upper data driving circuit 8 during the period of 0 to th, and the following th to 2 If the data signal Sdb of the fourth row is transferred to the lower data drive circuit 9 during the period of × th, the data signal Sdb is transferred in the same manner as in the first embodiment.
d forwarding can be performed without interchanging the order of the data signal S d.

【0066】そのため、第1の実施の形態で説明したよ
うに、データ信号Sdの処理回路が複雑化することがな
く、それに付随するメモリーが不要となるので、液晶表
示装置をコンパクトで安価なものにできるという利点が
生じる。
[0066] Therefore, as described in the first embodiment, without the processing circuit of the data signal S d becomes complicated, because the memory associated therewith is not required, an inexpensive liquid crystal display device is compact This has the advantage that it can be done.

【0067】本実施の形態の駆動方法では、例えば、1
行目と2行目は同時に書込が行われるが、2行目と3行
目の書込タイミングには2×thだけの時間差がある。
このため、各行の間の書込タイミングの差がすべてth
である第1の実施の形態の駆動方法に比べてわずかに信
号の再現性には劣るが、すべてのデータ駆動回路の出力
を同じタイミングで変化させればよいため、データ駆動
回路8,9の制御が容易になるという利点がある。
In the driving method of the present embodiment, for example,
Writing is performed simultaneously on the second and third rows, but there is a time difference of 2 × th between the writing timings of the second and third rows.
For this reason, the difference in the write timing between the rows is all th
Although the signal reproducibility is slightly inferior to the driving method of the first embodiment, the outputs of all the data driving circuits need only be changed at the same timing. There is an advantage that control becomes easy.

【0068】第3の実施の形態 図6は、本発明の第3の実施の形態の液晶表示装置の構
成を示す平面図であって、この液晶表示装置は、データ
線およびデータ駆動回路の構成が第1の実施の形態で説
明した液晶表示装置と異なっているものの、他の構成は
同一であるので、図6において、図1と同一ないし同様
の部分には同一の符号を付し、それらに付いての説明は
省略する。
Third Embodiment FIG. 6 is a plan view showing a structure of a liquid crystal display device according to a third embodiment of the present invention. This liquid crystal display device has a structure of a data line and a data drive circuit. Is different from the liquid crystal display device described in the first embodiment, but the other configuration is the same. Therefore, in FIG. 6, the same or similar parts as in FIG. The description of is omitted.

【0069】この液晶表示装置は、単一のデータ駆動回
路22をアレイ基板1における画素電極行(図中、上下
方向の画素電極の配列)の一端側(図では上側)に配置
している。さらには、データ線51〜m,61〜mをアレイ
基板1における画素電極行の一端側(データ駆動回路1
9が配置された端部)にそれぞれ引き出している。つま
り、この液晶表示装置は、第1,第2の実施の形態にお
いて設けていた下側のデータ駆動回路9を取り除いたこ
とに特徴がある。
In this liquid crystal display device, a single data drive circuit 22 is arranged on one end side (upper side in the figure) of a pixel electrode row (vertical arrangement of pixel electrodes in the figure) on the array substrate 1. Further, the data lines 51 to m and 61 to m are connected to one end of a pixel electrode row on the array substrate 1 (the data driving circuit 1).
9 (the end where 9 is disposed). That is, this liquid crystal display device is characterized in that the lower data drive circuit 9 provided in the first and second embodiments is removed.

【0070】この構成によれば、データ線51〜m,6
1〜mの引出ピッチ(データ駆動回路19に対する接続ピ
ッチ)は第1,第2の実施の形態の液晶表示装置に比べ
て半分になるが、下側のデータ駆動回路9がない分、ア
レイ基板1の縁部(液晶パルス14の額縁部分)が小さ
くなって液晶表示装置がコンパクト化される。なお、図
6では画素電極2とデータ駆動回路19との離間間隔が
図1に比べて長くなっているが、これは単に作画上のも
のであり特に意味はない。
According to this configuration, the data lines 51 to m , 6
The pull-out pitch of 1 to m (the connection pitch to the data drive circuit 19) is half that of the liquid crystal display devices of the first and second embodiments. 1 (the frame portion of the liquid crystal pulse 14) is reduced, and the liquid crystal display device is made compact. In FIG. 6, the distance between the pixel electrode 2 and the data drive circuit 19 is longer than that in FIG. 1, but this is merely for drawing and has no particular meaning.

【0071】本実施の形態の液晶表示装置においても、
第1の実施の形態の液晶表示装置と同様、図3あるいは
図5の駆動波形を用いて2行の画素電極2の群に個別的
にデータ信号SDA,SDBを書き込むことができる。従っ
て、従来の液晶表示装置に比べて1ラインあたりの書込
時間が増加して(この例では2倍)、表示領域の全体に
わたって画素電極2にデータ信号SDA,SDBが十分に充
電され、良好で均一な表示が得られるという利点があ
る。
In the liquid crystal display device of the present embodiment,
As in the liquid crystal display device of the first embodiment, the data signals S DA and S DB can be individually written into the group of the pixel electrodes 2 in two rows by using the driving waveforms of FIG. 3 or FIG. Therefore, the writing time per line is increased (twice in this example) as compared with the conventional liquid crystal display device, and the data signals S DA and S DB are sufficiently charged in the pixel electrode 2 over the entire display area. There is an advantage that a good and uniform display can be obtained.

【0072】ところで、この実施の形態の液晶表示装置
では、単一のデータ駆動回路19によって2つの行に対
応するデータ線51〜m,61〜mが混合して接続されてい
る。そのため、この液晶表示装置を、図2や図5に示す
駆動波形で、同時に2本のゲート線4(j-1),4jがオン
状態にあるように駆動させた場合、データ駆動回路19
を通常用いられる構成にしたのでは、信号源(図示省
略)からデータ駆動回路19にデータ信号Sdを転送す
る際に、データ信号Sdの順序をあらかじめ入れ替えて
おく必要がある。しかしながら、これでは、液晶表示装
置周辺の信号処理回路の複雑化やメモリーの増大を招
く。
In the liquid crystal display of this embodiment, the data lines 51 to m and 61 to m corresponding to two rows are mixed and connected by a single data drive circuit 19. Therefore, when the liquid crystal display device is driven so that the two gate lines 4 (j-1) and 4 j are simultaneously turned on with the driving waveforms shown in FIGS.
Was the in is in the configuration normally used, when transferring the signal source data signals to the data driving circuit 19 (not shown) S d, it is necessary to previously reordered data signal S d. However, this leads to complication of a signal processing circuit around the liquid crystal display device and an increase in memory.

【0073】一方、図6に示すような液晶表示装置の構
成であっても、データ駆動回路19に次のようなデータ
信号分離手段を設ければ、第1の実施の形態で説明した
駆動方法(データ転送方法)を用いることができ、周辺
回路の複雑化やメモリーの増大を防ぐことができる。以
下、データ信号分離手段の構成について説明する。
On the other hand, even in the configuration of the liquid crystal display device as shown in FIG. 6, if the data driving circuit 19 is provided with the following data signal separating means, the driving method described in the first embodiment will be described. (Data transfer method) can be used, and the complexity of peripheral circuits and the increase in memory can be prevented. Hereinafter, the configuration of the data signal separating means will be described.

【0074】まず、データ駆動回路19を、データ線5
1〜mにデータ信号SDAを供給するデータ供給部と、デー
タ線61〜mにデータ信号SDBを供給するデータ供給部と
に区分する。そして、これらデータ供給部に対して、信
号源から個別的にデータ信号Sdを転送するように構成
する。このような構成を具体化してものとして、図7に
そのブロック図が示されるように、奇数行用、偶数行の
2系統のデータラッチ部20a,20bを有するデータ
駆動回路19Aがある。同様に、図8にそのブロック図
が示されるように、2系統の駆動IC21A,21Bの
出力を駆動IC21A,21Bの外で入れ替えるように
構成されたデータ駆動回路19Bがある。
First, the data drive circuit 19 is connected to the data line 5
A data supply section for supplying a data signal S DA in 1 to m, it divides the data signals S DB to the data supplying unit to the data line 6 1 to m. Then, to these data supply unit, configured to forward the individual data signal S d from the signal source. As a specific example of such a configuration, as shown in a block diagram of FIG. 7, there is a data drive circuit 19A having two systems of data latch units 20a and 20b for odd rows and even rows. Similarly, as shown in the block diagram of FIG. 8, there is a data drive circuit 19B configured to exchange the outputs of the two drive ICs 21A and 21B outside the drive ICs 21A and 21B.

【0075】データ駆動回路19A,19Bが有する駆
動IC21,21A,21Bはデータラッチ部20a,
20b,22a,22bに転送されたデータ信号Sd
基づいて出力スイッチ部23,24a,24bを制御す
るように構成されている。そして、出力スイッチ部2
3,24a,24bには出力端子数に応じたスイッチが
あり、それぞれの出力端子にデータ信号Sdに応じた所
定の電圧(データ信号SD)を出力するようになってい
る。なお、図8,図9では図示していないが、駆動IC
21,21A,21Bには上記のほかに、タイミング制
御を行うラッチパルスなどのコントロール信号や、信号
電圧発生のための電源電圧などが供給されている。
The driving ICs 21, 21A, 21B of the data driving circuits 19A, 19B are provided with data latch sections 20a,
20b, 22a, the output switch unit based on the transferred data signal S d to 22b 23, 24a, and is configured to control 24b. And the output switch unit 2
Each of the switches 3, 24a, and 24b has a switch corresponding to the number of output terminals, and outputs a predetermined voltage (data signal S D ) corresponding to the data signal S d to each output terminal. Although not shown in FIGS. 8 and 9, the driving IC
In addition to the above, a control signal such as a latch pulse for performing timing control, a power supply voltage for generating a signal voltage, and the like are supplied to 21, 21, A, and 21B.

【0076】データ駆動回路19Aは、1つの系列の駆
動IC21と2系統のデータラッチ部20a,20bと
単一の出力スイッチ部23とを備えている。データ駆動
回路19Aに入力されるデータ信号Sdのうち、奇数行
のデータ信号Sdaは一方(図中上側)のラッチ部20a
に、偶数行のデータ信号Sdbは他方(図中下側)のラッ
チ部20bに転送される。駆動IC213がシリアル接
続されている場合には、データ信号Sdは次の駆動IC
21に転送されるが、このときも一方(図中上側)のラ
ッチ部20aには奇数行のデータ信号Sdaが、他方(図
中下側)ラッチ部20bには偶数行のデータ信号Sdb
転送される。このようにして各ラッチ部20a,20b
に転送されたデータ信号Sda,Sdbに対応して出力スイ
ッチ部23が信号電圧(データ信号SD)を液晶パネル
14に供給する。
The data drive circuit 19A includes a drive IC 21 of one system, data latch units 20a and 20b of two systems, and a single output switch unit 23. Among the data signal S d that is input to the data driving circuit 19A, an odd row of the data signal S da latch portion 20a of the other hand are (upper side in the drawing)
The data signal Sdb of the even-numbered row is transferred to the other (lower side in the figure) latch unit 20b. If the drive IC213 is serially connected, the data signal S d is the next drive IC
In this case as well, the data signal S da of the odd-numbered row is supplied to one (upper side in the figure) latch section 20a, and the data signal S db of the even-numbered row is supplied to the other (lower side) latch section 20b. Is transferred. Thus, each of the latch sections 20a, 20b
The output switch unit 23 supplies a signal voltage (data signal S D ) to the liquid crystal panel 14 corresponding to the data signals S da and S db transferred to the LCD panel 14.

【0077】以上のように構成されたデータ駆動回路1
9Aには、奇数行、偶数行との2系統のデータ信号
da,Sdbが入力され、入力されたデータ信号Sda,S
dbの転送順序が駆動IC21の内部で並び替えられてい
る。すなわち、データラッチ部20a,20bから出力
スイッチ部23に出力されるデータ信号Sda,Sdbの出
力順序を、データラッチ部20a,20bと出力スイッ
チ部23とを結んでデータ駆動回路19Aの基板上に形
成される配線パターン25の配列により並べ替えてい
る。そのため、駆動IC21の出力端子は、奇数行のデ
ータ信号SDAを出力する端子と、偶数行のデータ信号S
DBを出力する端子とが交互に並ぶことになり、これらデ
ータ信号SDA,SDBは図6におけるデータ線51〜m,6
1〜mの配列順序と等しくなる。
The data driving circuit 1 configured as described above
The 9A, odd rows, two systems of data signals S da and even rows, S db is input, the input data signals S da, S
The transfer order of db is rearranged inside the driving IC 21. That is, the output order of the data signals S da and S db output from the data latch units 20 a and 20 b to the output switch unit 23 is determined according to the order of the data drive circuit 19 A by connecting the data latch units 20 a and 20 b and the output switch unit 23. Rearranged according to the arrangement of the wiring patterns 25 formed thereon. Therefore, the output terminal of the driving IC21 has a terminal for outputting the data signals S DA in the odd-numbered rows, the data signals of the even lines S
The terminals for outputting DB are alternately arranged, and these data signals S DA and S DB are connected to the data lines 51 to m and 6 in FIG.
It becomes equal to the arrangement order of 1 to m .

【0078】なお、データ信号Sda,Sdbの順序の並び
替えを出力スイッチ部23の後で行うと、次のような不
都合がある。すなわち、液晶表示装置においては、配線
抵抗によってデータ信号SDA,SDBは出力電圧が低下
し、さらには、このような出力電圧低下には、ライン
(画素電極行)ごとに格差がある。出力スイッチ部23
の後でデータ信号SDA,SDBの順序の並び替えを行った
場合には、このような格差が大きくなり、これによって
表示むらが生じることがある。しかしながら、データ駆
動回路19Aでは、ラッチ部20a,20bと出力スイ
ッチ部23との間の配線パターン25の並び替えによっ
てデータ信号Sda,Sdbの転送順序を並べ替えているの
で、出力電圧低下の格差が大きくなるといった不都合は
生じない。
If the order of the data signals S da and S db is rearranged after the output switch section 23, the following inconvenience occurs. That is, in the liquid crystal display device, the output voltages of the data signals S DA and S DB decrease due to the wiring resistance, and such a decrease in the output voltage has a difference for each line (pixel electrode row). Output switch unit 23
When the order of the data signals S DA and S DB is rearranged after the above, such a difference increases, and this may cause display unevenness. However, in the data drive circuit 19A, the transfer order of the data signals S da and S db is rearranged by rearranging the wiring patterns 25 between the latch units 20a and 20b and the output switch unit 23. There is no inconvenience that the disparity increases.

【0079】さらに、データ駆動回路22Aでは、次の
ようにして出力スイッチ部23を制御すれば、図3の駆
動波形で液晶パネルを駆動することができる。すなわ
ち、出力スイッチ部23を構成する各出力スイッチのう
ち、奇数行のデータ信号Sdaが供給される出力スイッチ
を、図3におけるデータ信号SDA1と同様のタイミング
で制御する一方、偶数行のデータ信号Sdbが供給される
出力スイッチを、図3におけるデータ信号SDB1と同様
のタイミングで制御する。そうすれば、データ駆動回路
19Aを用いて、図3の駆動波形で液晶パネルを駆動す
ることが可能となる。
Further, in the data drive circuit 22A, the liquid crystal panel can be driven with the drive waveform of FIG. 3 by controlling the output switch section 23 as follows. That is, among the output switches constituting the output switch section 23, the output switches to which the odd-numbered row data signals S da are supplied are controlled at the same timing as the data signal S DA1 in FIG. The output switch to which the signal Sdb is supplied is controlled at the same timing as the data signal SDB1 in FIG. Then, it is possible to drive the liquid crystal panel with the drive waveform of FIG. 3 using the data drive circuit 19A.

【0080】また、データ駆動回路19Aでは、奇数行
のデータ信号Sdaと偶数行のデータ信号Sdbとがそれぞ
れ別の系列でデータ駆動回路19Aに転送されるので、
奇数行のデータ信号Sdaはt=0、2×th、4×th,
…までにデータラッチ部20aに転送されればよい。一
方、偶数行のデータ信号Sdbはt=th、3×th、5×
th、…までにデータラッチ部20bに転送されればよ
い。そのため、第1の実施の形態で説明したのと同様
に、時間幅thごとにデータ信号Sdを2つの系列
(Sda,Sdb)に振り分けてデータラッチ部20a,2
0bに転送すれば、データ順序の入れ替えが不要にな
る。これにより、液晶パネル14周辺回路における信号
処理部やメモリーの規模が小さくなり、液晶表示装置を
コンパクトで安価なものにできる。
[0080] Further, the data driving circuit 19A, since the data signal S db of the data signals S da and even rows of odd-numbered rows are transferred to the data driver circuit 19A In another series respectively,
The data signals S da of the odd rows are t = 0, 2 × th, 4 × th,
.. To the data latch section 20a. On the other hand, the data signal Sdb of the even-numbered row is t = th, 3 × th, 5 × th.
The data may be transferred to the data latch section 20b by th,.... Therefore, in the same manner as described in the first embodiment, two series of data signals S d every time width th (S da, S db) distributes the data latch section 20a, 2
Transferring to 0b eliminates the need to change the data order. Thus, the scale of the signal processing unit and the memory in the peripheral circuit of the liquid crystal panel 14 is reduced, and the liquid crystal display device can be made compact and inexpensive.

【0081】一方、データ駆動回路19Bは、データ駆
動回路19Bに設ける駆動ICを2つの系列に分け、一
方の系列の駆動IC21Aのデータラッチ部22aには
奇数行のデータ信号Sdaを、他方の系列の駆動IC21
Bのデータラッチ部22bには偶数行のデータ信号Sdb
を転送している。そして、駆動IC21A,21Bの各
出力スイッチ部24a,24bから液晶パルス14に出
力されるデータ信号SDA,SDBの出力順序を、駆動IC
21A,21Bと液晶パネル14とを結んでデータ駆動
回路19Bの基板上に形成される配線パターン26の配
列により並べ替えている。
On the other hand, the data driving circuit 19B divides the driving IC provided in the data driving circuit 19B into two series, and the odd-numbered rows of data signals S da are supplied to the data latch section 22a of the driving IC 21A of one series, and the other. Series drive IC21
The data signal S db of the even-numbered row is applied to the B data latch unit 22b.
Has been transferred. The output order of the data signals S DA and S DB output from the output switch sections 24a and 24b of the drive ICs 21A and 21B to the liquid crystal pulse 14 is determined by the drive IC.
The lines 21A and 21B are connected to the liquid crystal panel 14 and rearranged according to the arrangement of the wiring patterns 26 formed on the substrate of the data drive circuit 19B.

【0082】データ駆動回路19Bでは、駆動IC21
Aから出力される奇数行のデータ信号SDAを図3におけ
るデータ信号SDA1と同様のタイミングで制御し、駆動
IC21Bから出力される偶数行のデータ信号SDBを図
3におけるデータ信号SDB1と同様のタイミングで制御
すれば、図3の駆動波形を用いて駆動を行うことができ
る。
In the data driving circuit 19B, the driving IC 21
The odd-numbered data signal S DA output from A is controlled at the same timing as the data signal S DA1 in FIG. 3, and the even-numbered data signal S DB output from the driving IC 21B is compared with the data signal S DB1 in FIG. By controlling at the same timing, the driving can be performed using the driving waveform of FIG.

【0083】また、データ駆動回路19Bでは、奇数行
と偶数行のデータ信号Sda,Sdbがそれぞれ別の系列で
データ駆動回路19Bに転送されるので、奇数行のデー
タ信号Sdaはt=0、2×th、4×th,…までにデー
タラッチ部22aに転送されればよい。一方、偶数行の
データ信号Sdbはt=th、3×th、5×th、…まで
にデータラッチ部22bに転送されればよい。そのた
め、第1の実施の形態で説明したのと同様に、時間幅t
hごとにデータ信号Sdを2つの系列(Sda,Sdb)に振
り分けてデータラッチ部22a,22bに転送すれば、
データ順序の入れ替えが不要になる。これにより、液晶
パネル14の周辺回路における信号処理部やメモリーの
規模が小さくなり、液晶表示装置をコンパクトで安価な
ものにできる。
[0083] Further, the data driving circuit 19B, the odd and even rows of the data signals S da, since S db is transferred to the data driving circuit 19B in another sequence, respectively, the data signals S da odd row t = .. May be transferred to the data latch unit 22a by 0, 2 × th, 4 × th,. On the other hand, the data signal Sdb of the even-numbered row may be transferred to the data latch unit 22b by t = th, 3 × th, 5 × th,. Therefore, as described in the first embodiment, the time width t
data signal every h S d the two series (S da, S db) be transferred by distributing the data latch portion 22a, the 22b,
There is no need to change the data order. Accordingly, the scale of the signal processing unit and the memory in the peripheral circuit of the liquid crystal panel 14 is reduced, and the liquid crystal display device can be made compact and inexpensive.

【0084】ところで、上述した説明では、図3の駆動
波形(第1の実施の形態の駆動方法)を例にとって、図
7および図8のデータ駆動回路19A,19Bの有効性
について述べた。しかしながら、データ駆動回路19
A,19Bはともに、図5の駆動波形(第2の実施の形
態の駆動方法)に対しても有効である。この場合も、時
間幅thごとにデータを2つの系列に振り分けて転送す
ればデータ転送順序の入れ替えが不要になって、液晶パ
ネル14の周辺回路における信号処理部やメモリーの規
模が小さくなり、液晶表示装置をコンパクトで安価なも
のにできるという、上記の説明と同様の効果を得ること
ができる。
In the above description, the effectiveness of the data drive circuits 19A and 19B shown in FIGS. 7 and 8 has been described using the drive waveform shown in FIG. 3 (the drive method according to the first embodiment) as an example. However, the data drive circuit 19
Both A and 19B are effective for the driving waveform of FIG. 5 (the driving method of the second embodiment). Also in this case, if the data is divided into two streams for each time width th and transferred, there is no need to change the data transfer order, and the size of the signal processing unit and the memory in the peripheral circuit of the liquid crystal panel 14 is reduced, and The same effect as that described above, in which the display device can be made compact and inexpensive, can be obtained.

【0085】次に、本実施の形態において、図3、図5
の駆動波形を用いた場合を説明する。図3の駆動波形を
用いた第1の実施の形態の液晶表示装置では、データ駆
動回路8,9の間でデータ信号SDA,SDBの電圧レベル
変化のタイミングを時間幅thだけずらせばよい。これ
に対して、図7のデータ駆動回路19Aを有する液晶表
示装置において、図3の駆動波形を用いた場合には、駆
動IC21の出力の1本おきに、データ信号SDA,SDB
の電圧レベル変化のタイミングを時間幅thだけずらす
必要がある。また、図8のデータ駆動回路19Bを有す
る液晶表示装置において、図3の駆動波形を用いた場合
には、駆動IC21A,21Bごとに、データ信号
DA,SDBの電圧レベル変化のタイミングを時間幅th
だけずらす必要がある。
Next, in the present embodiment, FIGS.
The case where the driving waveform of FIG. In the liquid crystal display device of the first embodiment using the drive waveforms of FIG. 3, the timing of the voltage level change of the data signals S DA and S DB between the data drive circuits 8 and 9 may be shifted by the time width th. . On the other hand, in the liquid crystal display device having the data driving circuit 19A shown in FIG. 7, when the driving waveform shown in FIG. 3 is used, the data signals S DA and S DB are output every other output of the driving IC 21.
Needs to be shifted by the time width th. When the driving waveform of FIG. 3 is used in the liquid crystal display device having the data driving circuit 19B of FIG. 8, the timing of the voltage level change of the data signals S DA and S DB is set to time for each of the driving ICs 21A and 21B. Width th
Only need to be shifted.

【0086】一方、図5の駆動波形を用いた第2の実施
の形態の液晶表示装置には、データ信号SDA,SDBの出
力信号電圧レベルが同一タイミングで変化するように、
データ駆動回路8,9(奇数行用と偶数行用とにそれぞ
れ設けている)の出力制御を行えばよく、そのために、
信号制御が容易になるという利点がある。これに対し
て、駆動波形に伴うタイミング処理が複雑化している
(図7,図8の説明を参照)本実施の形態の液晶表示装
置において図5の駆動波形を用いれば、信号制御が容易
となるという図5の駆動波形の利点は、さらに有効なも
のとなる。
On the other hand, in the liquid crystal display device of the second embodiment using the driving waveform of FIG. 5, the output signal voltage levels of the data signals S DA and S DB change at the same timing.
The output control of the data drive circuits 8 and 9 (provided for the odd-numbered rows and the even-numbered rows, respectively) may be performed.
There is an advantage that signal control becomes easy. On the other hand, the timing processing accompanying the drive waveform is complicated (see the description of FIGS. 7 and 8). In the liquid crystal display device of the present embodiment, the use of the drive waveform of FIG. 5 becomes more effective.

【0087】第4の実施の形態 図9に、本発明の第4の実施の形態の液晶表示装置の構
成を示す。図9において、図1と同一または同様の部分
には図1と同様の符号を付しており、それらについての
説明は省略する。
Fourth Embodiment FIG. 9 shows a configuration of a liquid crystal display device according to a fourth embodiment of the present invention. 9, the same or similar portions as in FIG. 1 are denoted by the same reference numerals as in FIG. 1, and the description thereof will be omitted.

【0088】本実施の形態の液晶表示装置は、アレイ基
板1を図中上下の半面ずつに区分けし、基板上側部1A
に位置する画素電極2の群に、これら画素電極2の群に
対応するデータ信号SDCを供給する上側のデータ駆動回
路32と、基板下側部1Bに位置する画素電極2の群
に、これら画素電極2の群に対応するデータ信号SDD
供給する下側のデータ駆動回路33とを備えている。
In the liquid crystal display device of the present embodiment, the array substrate 1 is divided into upper and lower halves in the figure, and
The upper data drive circuit 32 that supplies a data signal S DC corresponding to the group of pixel electrodes 2 to the group of pixel electrodes 2 located at A lower data drive circuit 33 for supplying a data signal SDD corresponding to the group of the pixel electrodes 2.

【0089】ゲート線341〜nは、画素電極2の各行そ
れぞれに対して1本ずつ、画素電極2の行間に設けられ
ている。一方、データ線は、基板上側部1Aに配設され
たデータ線351〜nと、基板下側部に配設されたデータ
線361〜nとから構成されている。これらデータ線35
1〜n,361〜nは、画素電極2の各列それぞれに対して
1本ずつ、画素電極2の列間に設けられているものの、
画素電極2の各列に配設されたデータ線どうし(3
1,361など)は、互いに接続されていない。
The gate lines 34 1 to n are provided between the rows of the pixel electrodes 2, one for each row of the pixel electrodes 2. On the other hand, the data lines are composed of data lines 351 to n arranged on the upper side of the substrate 1A and data lines 361 to n arranged on the lower side of the substrate. These data lines 35
1 to n and 36 1 to n are provided between the columns of the pixel electrodes 2, one for each column of the pixel electrodes 2.
The data lines (3
5 1 , 36 1, etc.) are not connected to each other.

【0090】TFT3は、図中、画素電極2の下端左隅
に各画素電極2に対応して1つずつ設けられており、画
素電極2、ゲート線341〜n,データ線351〜mないし
データ線361〜mに接続されている。
In the figure, one TFT 3 is provided at the lower left corner of the pixel electrode 2 in correspondence with each pixel electrode 2, and includes the pixel electrode 2, the gate lines 34 1 -n , and the data lines 35 1 -m through 35 -m . It is connected to data lines 361- m .

【0091】ゲート線341〜nは基板上側部1Aに位置
する画素電極2の群に対応するゲート線群341〜iと、
基板下側部1Bに位置する画素電極2の群に対応するゲ
ート線群34(i+1)〜mとに分けられている。それぞれの
ゲート線群341〜i,34(i+1)〜mから1本ずつ選択さ
れたゲート線34X,34Yにゲート信号SGX,SGYを印
加すると、基板上側部1Aに位置する画素電極2には上
側のデータ駆動回路32からデータ線351〜nを介して
データ信号SDCが供給される。また、基板下側部1Bに
位置する画素電極2には下側のデータ駆動回路33から
データ線361〜nを介してデータ信号SDDが個別的に書
き込まれる。そのため、2本のゲート線34X,34Y
つながる画素電極2,2に同時にデータ信号SDC,SDD
を書込むことができる。この結果、従来の液晶表示装置
に比べて書込時間を2倍にすることができ、表示領域の
全体にわたって画素電極2にデータ信号SDC,SDDを十
分に充電させて、良好で均一な表示を得ることができ
る。
The gate lines 341-n correspond to the gate line groups 341-i corresponding to the group of the pixel electrodes 2 located on the upper portion 1A of the substrate.
It is divided into gate line groups 34 (i + 1) to m corresponding to the group of pixel electrodes 2 located on the lower side 1B of the substrate. When the gate signals S GX and S GY are applied to the gate lines 34 X and 34 Y selected one by one from each of the gate line groups 34 1 to i and 34 (i + 1) to m, the gate lines are positioned at the upper part 1A of the substrate. The data signal S DC is supplied to the pixel electrode 2 from the upper data drive circuit 32 via the data lines 351 to n . Further, the data signal S DD is individually written from the lower data drive circuit 33 to the pixel electrode 2 located on the lower portion 1B of the substrate via the data lines 361 to n . Therefore, the data signals S DC and S DD are simultaneously applied to the pixel electrodes 2 and 2 connected to the two gate lines 34 X and 34 Y.
Can be written. As a result, the writing time can be doubled as compared with the conventional liquid crystal display device, and the pixel electrodes 2 can be sufficiently charged with the data signals S DC and S DD over the entire display area, thereby providing good and uniform data. You can get the display.

【0092】本実施の形態の液晶表示装置は、画面の上
半分と下半分とに対してデータ信号SDC,SDDを同時に
出力するので、少なくとも画面半面のデータ信号
(SDC,SDD)を蓄えるメモリーが必要になるが、比較
的簡単なパネル構成で書込時間を増加させることが可能
であり、走査線数の多い液晶表示装置や大画面の液晶表
示装置の表示特性を良好にできるという利点がある。
Since the liquid crystal display device of the present embodiment simultaneously outputs the data signals S DC and S DD to the upper half and the lower half of the screen, at least the data signals (S DC and S DD ) of the screen half. Is required, but the writing time can be increased with a relatively simple panel configuration, and the display characteristics of a liquid crystal display device having a large number of scanning lines or a large-screen liquid crystal display device can be improved. There is an advantage.

【0093】上記の第1から第4の実施の形態で説明し
た構成に基づいた画素数が2000×2000ドットの
20型液晶表示装置を作製し、フレーム周波数60ヘル
ツで動作させたところ、いずれの技術を用いた場合に
も、従来では8.3マイクロ秒であった1ラインあたり
の書込時間を16.6マイクロ秒とすることができて、
画素電極2にデータ信号が十分に充電されるようにな
り、均一かつ良好な表示を行うことができた。
A 20-inch liquid crystal display device having 2,000 × 2,000 dots based on the configuration described in the first to fourth embodiments was manufactured and operated at a frame frequency of 60 Hz. Even when the technology is used, the writing time per line can be reduced to 16.6 microseconds, which was conventionally 8.3 microseconds,
The data signal was sufficiently charged in the pixel electrode 2, and uniform and excellent display could be performed.

【0094】これらの実施の形態の技術による表示特性
改善の効果は、ゲート線のCR時定数が大きく走査パル
ス歪が大きい20型以上の液晶表示装置や、通常の構成
では書込時間が10マイクロ秒以下となる走査線数17
00本以上の液晶表示装置において特に顕著であった。
The effect of improving the display characteristics by the techniques of these embodiments is that the CR time constant of the gate line is large and the scanning pulse distortion is large, and a liquid crystal display device of 20 type or more, and the writing time is 10 μm in the ordinary configuration. 17 or less scanning lines in seconds
This was particularly remarkable in the liquid crystal display devices of 00 or more.

【0095】また、これより小型で走査線数の少ない液
晶表示装置においても、これらの実施の形態の構成を用
いればゲート線のCR時定数が大きくなっても表示特性
が劣化しにくいため、ゲート線の金属として比較的高抵
抗のものを用いたりその膜厚を薄くできるという利点が
ある。走査線数が1000本程度で20型以下の液晶表
示装置においては、ゲート線の金属として、低抵抗の銅
やアルミを用いる代わりに、遮光性にすぐれたクロムを
用いたり、陽極酸化での絶縁膜形成が可能なタンタルを
用いたりすることができる。また、ゲート線の膜厚を薄
くした場合には、膜形成時間の短縮により製造タクトが
短かくなって生産効率が向上するうえ、アレイ基板の凹
凸が少なくなるため液晶の配向が良好になって画質が向
上する。
Further, even in a liquid crystal display device having a smaller size and a smaller number of scanning lines, the display characteristics are hardly deteriorated even if the CR time constant of the gate line is increased by using the structures of these embodiments. There is an advantage that a wire having a relatively high resistance can be used as the metal of the wire or its thickness can be reduced. In a liquid crystal display device having about 1000 scanning lines and 20 inches or less, instead of using low-resistance copper or aluminum as the metal of the gate line, use chromium, which has excellent light-shielding properties, or perform insulation by anodic oxidation. For example, tantalum capable of forming a film can be used. Also, when the thickness of the gate line is reduced, the production time is shortened by shortening the film formation time and the production efficiency is improved, and the alignment of the liquid crystal is improved because the unevenness of the array substrate is reduced. Image quality is improved.

【0096】第5の実施の形態 図10に、本発明の第5の実施の形態の液晶表示装置の
構成を示す。本実施の形態の液晶表示装置は、第3の実
施の形態で説明した図6の構成をもとにして、これに第
4の実施の形態で説明した図9の構成(画面上下分割構
成)を適用したものである。図において、図6や図9と
同一ないし同様の部分には同一の番号を付けている。
Fifth Embodiment FIG. 10 shows the structure of a liquid crystal display according to a fifth embodiment of the present invention. The liquid crystal display device of the present embodiment is based on the configuration of FIG. 6 described in the third embodiment, and is added to the configuration of FIG. 9 described in the fourth embodiment (screen vertical division configuration). Is applied. In the figure, the same or similar parts as those in FIGS. 6 and 9 are denoted by the same reference numerals.

【0097】本実施の形態の液晶表示装置は、アレイ基
板1を図中上下の半面ずつに区分けし、基板上側部1A
に位置する画素電極2の群に、これら画素電極2の群に
対応するデータ信号SDCを供給する上側のデータ駆動回
路32と、基板下側部1Bに位置する画素電極2の群
に、これら画素電極2の群に対応するデータ信号SDD
供給する下側のデータ駆動回路33とを備えている。
In the liquid crystal display device of the present embodiment, the array substrate 1 is divided into upper and lower halves in the figure, and
The upper data drive circuit 32 that supplies a data signal S DC corresponding to the group of pixel electrodes 2 to the group of pixel electrodes 2 located at A lower data drive circuit 33 for supplying a data signal SDD corresponding to the group of the pixel electrodes 2.

【0098】ゲート線41〜nは、画素電極2の各行それ
ぞれに対して1本ずつ、画素電極2の行間に設けられて
いる。一方、データ線は、基板上側部1Aに配設された
データ線371〜m,381〜mと、基板下側部1Bに配設
されたデータ線391〜m,401〜mとから構成されてい
る。これらデータ線371〜m,381〜m,391〜m,4
1〜mでは、隣接する画素電極2の列の間に2本のデー
タ線371〜m,381〜m,391〜m,401〜mを配置し
ている。データ線371〜mとデータ線381〜m(同様に
データ線391〜mとデータ線401〜m)とは、画素電極
2を挟んで互い違いに配設されている。すなわち、デー
タ線371〜m,391〜mは画素電極2の各列の図中左側
に沿って配設されており、データ線381〜m,401〜m
は、画素電極2の各列の図中右側に沿って配設されてい
る。そのため、隣接する画素電極2の列の間には、一方
の列の左側に配設されたデータ線371〜m,39
1〜mと、他方の列の右側に配設されたデータ線3
1〜m,401〜mという2本のデータ線が配設されてい
る。このようにしてデータ線371〜m,381〜m,39
1〜m,401〜mは配設されているのであるが、画素電極
列の各列に配設されたデータ線どうし(371,391
ど)は、互いに接続されていない。
The gate lines 41 to n are provided between the rows of the pixel electrodes 2, one for each row of the pixel electrodes 2. On the other hand, the data lines, disposed on the substrate upper portion 1A the data lines 37 1 to m, 38 1 to m and, disposed on the substrate lower portion 1B the data lines 39 1 to m, and 40 1 to m It is composed of These data lines 371- m , 381-m , 391-m , 4
At 01 to m , two data lines 371 to m , 381 to m , 391 to m , and 401 to m are arranged between the columns of the adjacent pixel electrodes 2. The data lines 371 to m and the data lines 381 to m (similarly, the data lines 391 to m and the data lines 401 to m ) are alternately arranged with the pixel electrode 2 interposed therebetween. That is, the data lines 371- m and 391-m are arranged along the left side of each column of the pixel electrode 2 in the figure, and the data lines 381-m and 401- m are arranged.
Are arranged along the right side of each column of the pixel electrodes 2 in the drawing. Therefore, between the columns of the adjacent pixel electrodes 2, the data lines 371 to m , 39 disposed on the left side of one of the columns are provided.
1 to m and data line 3 arranged on the right side of the other column
Two data lines 81 to m and 40 1 to m are provided. In this manner, the data lines 37 1 -m , 38 1 -m , 39
1 to m, 40 1 to m but is what is provided, the data lines to each other disposed in each column of the pixel electrode array (such as 37 1, 39 1) are not connected to each other.

【0099】TFT3は、各画素電極2に対応して1つ
ずつ設けられており、画素電極2の奇数行(図中上端の
行を先頭として数えている)に対応するTFT3は、図
中、画素電極2の下端左隅に配設されている。一方、画
素電極2の偶数行(図中上端の行を先頭として数えてい
る)に対応するTFT3は、図中、画素電極2の下端右
隅に配設されている。
The TFTs 3 are provided one by one corresponding to each pixel electrode 2, and the TFTs 3 corresponding to the odd-numbered rows of the pixel electrodes 2 (the rows at the upper end in the figure are counted from the top) are: It is arranged at the lower left corner of the pixel electrode 2. On the other hand, the TFT 3 corresponding to the even-numbered row of the pixel electrode 2 (the top row in the figure is counted as the top) is disposed at the lower right corner of the pixel electrode 2 in the figure.

【0100】このように配設されたゲート線41〜n,デ
ータ線371〜m,381〜m,391〜m,401〜mは第3
の実施の形態(図6参照)と同様にして各画素電極2に
接続されている。
[0100] Thus arranged gates lines 4 1 to n, the data line 37 1~m, 38 1~m, 39 1~m , 40 1~m third
In the same manner as in the first embodiment (see FIG. 6).

【0101】本実施の形態の液晶表示装置では、ゲート
線41〜nは基板上側部1Aに位置する画素電極2の群に
対応するゲート線群41〜iと、基板下側部1Bに位置す
る画素電極2の群に対応するゲート線群4(i+1)〜nとに
分けられている。それぞれのゲート線群41〜i,4
(i+1)〜nから1本ずつ選択されたゲート線36X,36Y
にゲート信号SGX,SGYを印加すると、基板上側部1A
に位置する画素電極2の群には上側のデータ駆動回路3
2からデータ信号SDCが、基板下側部1Bに位置する画
素電極2の群には下側のデータ駆動回路33からデータ
信号SDDが個別的に書き込まれるので、2本のゲート線
X,4Yにつながる画素電極2,2に同時にデータ信号
DC,SDDを書込むことができる。この結果、従来の液
晶表示装置に比べて書込時間を2倍にすることができ、
表示領域の全体にわたって画素電極2にデータ信号
DC,SDDを十分に充電させて、良好で均一な表示を得
ることができる。
In the liquid crystal display device of the present embodiment, the gate lines 41 to n correspond to the gate line groups 41 to i corresponding to the group of the pixel electrodes 2 located in the upper part 1A of the substrate and to the lower part 1B of the substrate. Gate line groups 4 (i + 1) to n corresponding to the group of the pixel electrodes 2 located therein are divided. Each of the gate line groups 41-i , 4
Gate lines 36 X and 36 Y selected one by one from (i + 1) to n
When the gate signals S GX and S GY are applied to the upper substrate 1A
The upper data driving circuit 3
Data signal S DC from 2, since the data signal S DD from the lower side of the data drive circuit 33 to the group of pixel electrodes 2 positioned on the substrate lower portion 1B are written to individually, two gate lines 4 X At the same time the data signal S DC to the pixel electrodes 2 connected to the 4 Y, can be written S DD. As a result, the writing time can be doubled as compared with the conventional liquid crystal display device,
Good and uniform display can be obtained by sufficiently charging the pixel electrodes 2 with the data signals S DC and S DD over the entire display area.

【0102】さらには、本実施の形態の液晶表示装置で
は、第3の実施の形態の液晶表示装置と同様、図3ある
いは図5の駆動波形を用いて2行の画素電極2の群に個
別的にデータ信号SDCA(基板上側部1Aの奇数行の画
素電極2の群に供給される),SDCB(基板上側部1A
の偶数行の画素電極2の群に供給される)や、データ信
号SDDA(基板下側部1Bの奇数行の画素電極2の群に
供給される),SDDB(基板下側部1Bの偶数行の画素
電極2の群に供給される)を書き込むことができる。従
って、従来の液晶表示装置に比べて1ラインあたりの書
込時間がさらに増加して(この例では2倍)、表示領域
の全体にわたって画素電極2にデータ信号SDC,SDD
十分に充電され、良好で均一な表示が得られるという利
点もある。
Further, in the liquid crystal display device according to the present embodiment, as in the liquid crystal display device according to the third embodiment, individual groups of pixel electrodes 2 in two rows are individually formed using the driving waveforms shown in FIG. 3 or FIG. The data signals S DCA (supplied to the group of the pixel electrodes 2 in the odd-numbered rows of the substrate upper part 1A), S DCB (substrate upper part 1A
, The data signal S DDA (supplied to the group of odd-numbered pixel electrodes 2 in the lower part 1B of the substrate), the SDB (supplied to the group of pixel electrodes 2 in the lower part 1B of the substrate). (Supplied to the group of the pixel electrodes 2 in the even rows). Accordingly, the writing time per line is further increased (doubled in this example) as compared with the conventional liquid crystal display device, and the data signals S DC and S DD are sufficiently charged in the pixel electrode 2 over the entire display area. There is also an advantage that a good and uniform display can be obtained.

【0103】以上説明したように、本実施の形態では、
合計4行分の画素電極2に同時にデータ信号を書込むこ
とができる。従って、各画素電極2への信号書込時間は
4×thとなり、従来の液晶表示装置に比べて4倍の書
込時間を得ることができ、第6の実施の形態までの構成
に比べて、さらに良好で均一な表示を行うことができ
る。
As described above, in the present embodiment,
Data signals can be simultaneously written to the pixel electrodes 2 for a total of four rows. Accordingly, the signal writing time to each pixel electrode 2 is 4 × th, and a writing time four times as long as that of the conventional liquid crystal display device can be obtained, which is smaller than the configuration up to the sixth embodiment. In addition, a better and uniform display can be performed.

【0104】本実施の形態の液晶表示装置は、画面の上
半分と下半分の表示データを同時に液晶パネル14に出
力するので、少なくとも画面半面のデータを蓄えるメモ
リーが必要になる。第3の実施の形態での説明と同様
に、データ駆動回路32,33を通常の駆動回路とした
場合は、これらデータ駆動回路32,33に転送するデ
ータ信号Sdの順序をあらかじめ入れ替える信号処理回
路が必要になるが、図7や図8に示す構成の駆動回路を
用いればデータ順序を入れ替える回路が不要になって、
液晶表示装置をコンパクトで安価なものにできる。
The liquid crystal display device of the present embodiment outputs the display data of the upper half and the lower half of the screen to the liquid crystal panel 14 at the same time, and therefore requires a memory for storing at least half screen data. As with the description of the third embodiment, the data when the drive circuits 32 and 33 to the normal drive circuit, previously replaced the signal processing order of the data signal S d to transfer these data driving circuits 32, 33 A circuit is required, but if a drive circuit having the configuration shown in FIG. 7 or FIG.
The liquid crystal display device can be made compact and inexpensive.

【0105】上記した第1から第5の実施の形態の形態
で説明した液晶表示装置では、奇数行の画素電極2,4
5に対応するTFT3は、各画素電極2,45の図中左
側に形成されて奇数行の画素電極2,45に供給するデ
ータ信号SDAを制御していた。また、偶数行の画素電極
2,45に対応するTFT3は、各画素電極2,45の
図中右側に形成されて、奇数行の画素電極2,45に供
給するデータ信号SDBを制御していた。しかしながら、
TFTの位置とデータ線の位置を左右反転させてもかま
わない。ただし、TFTとデータ線との配置位置の反転
は、画素電極2の列毎に行う必要がある。
In the liquid crystal display devices described in the first to fifth embodiments, the pixel electrodes 2 and 4 in odd rows are provided.
Corresponding to 5 TFT 3 is controlled the data signals S DA supplied are formed on the left side in the figure of the pixel electrodes 2,45 and the pixel electrodes 2,45 of the odd rows. Further, TFT 3 corresponding to the pixel electrodes 2,45 of the even rows, are formed in the right side in the drawing of each pixel electrode 2,45, not control data signal S DB supplied to the pixel electrodes 2,45 of the odd rows Was. However,
The position of the TFT and the position of the data line may be reversed left and right. However, it is necessary to invert the arrangement positions of the TFTs and the data lines for each column of the pixel electrodes 2.

【0106】例えば、図6の構成では、2列目(図中、
左から数えて2列目)の画素電極2の列において、奇数
行目に位置する画素電極2,…のTFT3を画素電極2
の右側に配置させる一方、偶数行目に位置する画素電極
2,…のTFT3を画素電極3の左側に形成する。そう
すれば、画素電極2の列の右側にデータ線52が配置さ
れ、画素電極2の列の左側にデータ線62が配置され
る。同様の配置を偶数列にある画素電極2とTFT3の
すべてに適用すれば、データ駆動回路19が表示領域の
片側に形成されているこれらの構成では、データ駆動回
路19に接続されるデータ線51〜n,61〜nの順序が、
1・61・62・52・53・63・64・…というよう
に、奇数行に対応するデータ線51〜nと偶数行に対応す
るデータ線61〜nとが2本おきに配置されることにな
る。この構成は、データ線51〜n,61〜nが1本おきに
配置された図6や図11の構成に比べ、図7や図8の駆
動回路構成においては、2本のデータ線を1組として取
り扱えるので出力配線順序の入れ替えが容易になり、通
常構成の駆動回路においては、2つの画素のデータ信号
を1組として信号処理できるので信号転送時のデータ順
序の入れ替え回数が少なくてすむという利点がある。
For example, in the configuration of FIG. 6, the second column (in the figure,
In the column of the pixel electrode 2 (the second column counted from the left), the TFTs 3 of the pixel electrodes 2,.
Are formed on the left side of the pixel electrode 3, while the TFTs 3 of the pixel electrodes 2,. That way, the data line 5 2 is placed in the right column of the pixel electrodes 2, the data line 6 2 are disposed in the left column of the pixel electrode 2. If the same arrangement is applied to all of the pixel electrodes 2 and the TFTs 3 in the even-numbered columns, in these configurations in which the data drive circuit 19 is formed on one side of the display area, the data lines 5 connected to the data drive circuit 19 The order of 1 to n and 6 1 to n is
5 1, 6 1, 6 2, 5 2, 5 3, 6 3, 6 4, ... so on, and the data line 6 1 to n corresponding to the data lines 5 1 to n and even-numbered rows corresponding to the odd-numbered rows Are arranged every third line. This configuration has two data lines in the drive circuit configurations of FIGS. 7 and 8 as compared with the configurations of FIGS. 6 and 11 in which data lines 51 to n and 61 to n are arranged alternately . Can be handled as one set, so that the order of the output wiring can be easily changed. In a drive circuit having a normal configuration, the data signals of two pixels can be processed as one set, so that the number of times of changing the data order at the time of signal transfer is small. It has the advantage of saving time.

【0107】なお、データ駆動回路8,9が表示領域の
上下にそれぞれ形成されている構成(図1参照)におい
て、上述したデータ線およびTFTの配置替えを行う場
合には、画素電極2,45の奇数列に対応するデータ線
1〜nがすべて同一方向に引き出され、画素電極2,4
5の偶数列に対応するデータ線61〜nがそれとは逆の方
向に引き出されるようにするのが望ましい。こうすれ
ば、同一行に対するデータ信号Sdの転送先が別々のデ
ータ駆動回路になることがなく、信号処理が容易である
という利点が維持される。
In a configuration in which the data driving circuits 8 and 9 are formed above and below the display area (see FIG. 1), when the above-described rearrangement of the data lines and the TFTs is performed, the pixel electrodes 2 and 45 are not used. All of the data lines 51 to n corresponding to the odd columns of
It is desirable that the data lines 61-n corresponding to the even-numbered columns of 5 are drawn in the opposite direction. This arrangement without transfer destination of the data signal S d for the same row is separate data driving circuit, the advantage that the signal processing is easy is maintained.

【0108】また、データ線が表示領域で上下に分断さ
れた構成(図9,図10参照)において、上述したデー
タ線およびTFTの配置替えを行う場合には、基板上側
部1A,基板下側部1Bそれぞれで独立して行うことが
できる。さらには、図10の構成では、基板上側部1
A,基板下側部1Bそれぞれが、図6に相当するもので
あるため、偶数列あるいは奇数列いずれかの構成(デー
タ線およびTFT)を反転させれば、上記に説明した利
点を得ることができる。
In the configuration in which the data lines are vertically divided in the display area (see FIGS. 9 and 10), when the above-described rearrangement of the data lines and the TFTs is performed, the upper substrate 1A and the lower substrate 1 This can be performed independently in each of the units 1B. Further, in the configuration of FIG.
A and the lower portion 1B of the substrate correspond to those in FIG. 6, so that the advantages described above can be obtained by inverting the configuration (data line and TFT) of either the even column or the odd column. it can.

【0109】なお、上記の各実施の形態の説明では、デ
ータ駆動回路やゲート駆動回路をポリシリコン技術など
によりアレイ基板の周縁部に一体に形成していたが、デ
ータ駆動回路とゲート駆動回路とをアレイ基板とは別体
に形成したうえで、アレイ基板に接続した液晶表示装置
においても本発明が実施できるのはいうまでもない。
In the above embodiments, the data drive circuit and the gate drive circuit are formed integrally on the periphery of the array substrate by polysilicon technology or the like. It is needless to say that the present invention can also be implemented in a liquid crystal display device in which is formed separately from the array substrate and then connected to the array substrate.

【0110】[0110]

【発明の効果】以上のように、本発明によれば、制御信
号のパルス幅を広げて画素電極1つに対するデータ信号
の書込時間を増大させることができたので、表示情報を
失ったり、フリッカが発生することなく、良好で均一な
表示特性を得ることができた。
As described above, according to the present invention, the writing time of the data signal to one pixel electrode can be increased by widening the pulse width of the control signal. Good and uniform display characteristics could be obtained without generation of flicker.

【0111】また、1つのデータ信号生成手段を有する
構成において、データ信号分離手段を備えれば、データ
信号生成手段に対するデータ信号の入力順序を入れ替え
る必要がなくなり、その分、液晶表示装置の周辺回路の
小型化や低コスト化が達成できた。
In the configuration having one data signal generating means, if the data signal separating means is provided, it is not necessary to change the input order of the data signals to the data signal generating means, and accordingly, the peripheral circuit of the liquid crystal display device is accordingly reduced. The miniaturization and cost reduction were achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態に係る液晶表示装置
を示す平面図である。
FIG. 1 is a plan view showing a liquid crystal display device according to a first embodiment of the present invention.

【図2】第1の実施の形態の液晶表示装置の回路構成を
示すブロック図である。
FIG. 2 is a block diagram illustrating a circuit configuration of the liquid crystal display device according to the first embodiment.

【図3】第1の実施の形態に係る液晶表示装置の駆動方
法を示す電圧波形図である。
FIG. 3 is a voltage waveform diagram illustrating a driving method of the liquid crystal display device according to the first embodiment.

【図4】第1の実施の形態に係る液晶表示装置における
データ信号転送を説明するタイミング図である。
FIG. 4 is a timing chart for explaining data signal transfer in the liquid crystal display device according to the first embodiment.

【図5】本発明の第2の実施の形態に係る液晶表示装置
の駆動方法を示す電圧波形図である。
FIG. 5 is a voltage waveform diagram illustrating a method for driving a liquid crystal display device according to a second embodiment of the present invention.

【図6】本発明の第3の実施の形態に係る液晶表示装置
を示す平面図である。
FIG. 6 is a plan view showing a liquid crystal display device according to a third embodiment of the present invention.

【図7】第3の実施の形態に係る液晶表示装置のデータ
駆動回路を示すブロック図である。
FIG. 7 is a block diagram illustrating a data drive circuit of a liquid crystal display device according to a third embodiment.

【図8】第3の実施の形態に係る液晶表示装置のデータ
駆動回路の他の例を示すブロック図である。
FIG. 8 is a block diagram showing another example of the data drive circuit of the liquid crystal display device according to the third embodiment.

【図9】本発明の第4の実施の形態に係る液晶表示装置
を示す平面図である。
FIG. 9 is a plan view showing a liquid crystal display device according to a fourth embodiment of the present invention.

【図10】本発明の第5の実施の形態に係る液晶表示装
置を示す平面図である。
FIG. 10 is a plan view showing a liquid crystal display according to a fifth embodiment of the present invention.

【図11】従来例の液晶表示装置を示す平面図である。FIG. 11 is a plan view showing a conventional liquid crystal display device.

【図12】本発明および従来例の液晶表示装置の断面図
である。
FIG. 12 is a cross-sectional view of a liquid crystal display device of the present invention and a conventional example.

【符号の説明】[Explanation of symbols]

1 アレイ基板 2 画素電
極 3 TFT 41〜n ゲート
線 51〜m データ線 61〜m デー
タ線 7 ゲート駆動回路 8 データ
駆動回路 9 データ駆動回路 19 データ
駆動回路 19A データ駆動回路 19B デー
タ駆動回路 20a データラッチ部 20b デー
タラッチ部 21 駆動IC 21A 駆動
IC 21B 駆動IC 22a デー
タラッチ部 22b データラッチ部 23 出力
スイッチ部 24a 出力スイッチ部 24b 出力
スイッチ部 32 データ駆動回路 33 デー
タ駆動回路 341〜n ゲート線 351〜m
ータ線 361〜m データ線 371〜m
ータ線 381〜m データ線 391〜m
ータ線 401〜m データ線 SIN 入力信号 SC コント
ロール信号 Sd データ信号 Sda 奇数行
のデータ信号 Sdb 偶数行のデータ信号 SD データ
信号(信号電圧) SDA 奇数行のデータ信号 SDb 偶数行
のデータ信号 SDB 偶数行のデータ信号 SCD データ
コントロール信号 SCG ゲートコントロール信号 SG ゲート
信号 R ラッチパルス th 時間幅 tv 時間幅 bk ブラン
キング期間
DESCRIPTION OF SYMBOLS 1 Array substrate 2 Pixel electrode 3 TFT 4 1- n gate line 5 1- m data line 6 1- m data line 7 Gate drive circuit 8 Data drive circuit 9 Data drive circuit 19 Data drive circuit 19A Data drive circuit 19B Data drive circuit Reference Signs List 20a Data latch section 20b Data latch section 21 Drive IC 21A Drive IC 21B Drive IC 22a Data latch section 22b Data latch section 23 Output switch section 24a Output switch section 24b Output switch section 32 Data drive circuit 33 Data drive circuit 34 1 to n gate Line 35 1 to m data line 36 1 to m data line 37 1 to m data line 38 1 to m data line 39 1 to m data line 40 1 to m data line S IN input signal S C control signal S d data signal S da odd row data signal S db even row data signal SD data signal (signal voltage) S DA odd row Data signal S Db even rows of the data signal S DB even rows of the data signals S CD data control signals S CG gate control signal S G gate signal R latch pulse th duration tv time width bk blanking period

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 液晶層の一面に整列配置された画素電極
群と、画素電極群を構成する画素電極列に沿って配設さ
れてその画素電極列の画素電極にデータ信号を供給する
データ線と、画素電極毎に設けられて画素電極に対する
データ信号の供給制御を行うスイッチング素子と、画素
電極群を構成する画素電極行に沿って配設されてその画
素電極行に対応する前記スイッチング素子に制御信号を
供給する制御線とを有する液晶表示装置であって、 前記画素電極列の1列に対して複数本のデータ線を設け
る一方、前記画素電極行の1行に対して1本の制御線を
設けることを特徴とする液晶表示装置。
1. A pixel electrode group arranged on one surface of a liquid crystal layer, and a data line arranged along a pixel electrode row constituting the pixel electrode group and supplying a data signal to a pixel electrode of the pixel electrode row. A switching element provided for each pixel electrode to control the supply of a data signal to the pixel electrode, and a switching element provided along a pixel electrode row constituting a pixel electrode group and corresponding to the pixel electrode row. A control line for supplying a control signal, wherein a plurality of data lines are provided for one column of the pixel electrode column, and one control line is provided for one row of the pixel electrode row. A liquid crystal display device comprising a line.
【請求項2】 請求項1記載の液晶表示装置であって、
前記データ線を、各画素電極列の両側それぞれに沿って
設けたことを特徴とする液晶表示装置。
2. The liquid crystal display device according to claim 1, wherein
A liquid crystal display device, wherein the data lines are provided along both sides of each pixel electrode row.
【請求項3】 請求項1または2記載の液晶表示装置で
あって、 前記画素電極群の列方向両端それぞれに、データ信号生
成手段を設け、 かつ、一方のデータ信号生成手段に、隣接する画素電極
行のうちの一方にデータ信号を供給するデータ線を接続
し、他方のデータ信号生成手段に、隣接するデータ電極
行のうちの他方にデータ信号を供給するデータ線を接続
することを特徴とする液晶表示装置。
3. The liquid crystal display device according to claim 1, wherein a data signal generating means is provided at each of both ends in the column direction of the pixel electrode group, and a pixel adjacent to one of the data signal generating means is provided. A data line for supplying a data signal is connected to one of the electrode rows, and a data line for supplying a data signal to the other of the adjacent data electrode rows is connected to the other data signal generating means. Liquid crystal display device.
【請求項4】 請求項3記載の液晶表示装置であって、 前記一方のデータ信号生成手段に、奇数行の画素電極行
と偶数行の画素電極行とのうちの一方にデータ信号を供
給するデータ線を接続し、前記他方のデータ信号生成手
段に、奇数行の画素電極行と偶数行の画素電極行とのう
ちの他方にデータ信号を供給するデータ線を接続するこ
とを特徴とする液晶表示装置。
4. The liquid crystal display device according to claim 3, wherein a data signal is supplied to said one data signal generation means to one of an odd-numbered pixel electrode row and an even-numbered pixel electrode row. A liquid crystal, wherein a data line is connected, and a data line for supplying a data signal to the other of the odd-numbered pixel electrode row and the even-numbered pixel electrode row is connected to the other data signal generating means. Display device.
【請求項5】 請求項1または2記載の液晶表示装置で
あって、 前記画素電極群の列方向一端にデータ信号生成手段を設
け、 かつ、隣接する画素電極行のうちの一方に供給するデー
タ信号と、他方に供給するデータ信号とを分離するデー
タ信号分離手段を備えることを特徴とする液晶表示装
置。
5. The liquid crystal display device according to claim 1, wherein a data signal generating means is provided at one end of the pixel electrode group in a column direction, and data supplied to one of adjacent pixel electrode rows. A liquid crystal display device comprising a data signal separating unit for separating a signal from a data signal supplied to the other.
【請求項6】 請求項1または2記載の液晶表示装置で
あって、 前記画素電極群を平面的に複数の領域に区分けし、区分
けした各画素電極領域毎にデータ信号生成手段を設ける
とともに、これらデータ信号生成手段を、各画素電極領
域にデータ信号を供給するデータ線群に接続することを
特徴とする液晶表示装置。
6. The liquid crystal display device according to claim 1, wherein the pixel electrode group is divided into a plurality of regions in a plane, and a data signal generating unit is provided for each of the divided pixel electrode regions. A liquid crystal display device wherein these data signal generating means are connected to a data line group for supplying a data signal to each pixel electrode region.
【請求項7】 請求項6記載の液晶表示装置であって、 前記画素電極群を画素電極行に沿って平面的に2つの領
域に区分けする一方、前記画素電極群の列方向両端それ
ぞれに前記データ信号生成手段を設け、 区分けした一方の画素電極領域にデータ信号を供給する
データ線群に、この画素電極領域に近接する側のデータ
信号生成手段を接続し、 区分けした他方の画素電極領域にデータ信号を供給する
データ線群に、この画素電極部領域に近接する側のデー
タ駆動回路を接続することを特徴とする液晶表示装置。
7. The liquid crystal display device according to claim 6, wherein the pixel electrode group is divided into two regions in a plane along a pixel electrode row, and the pixel electrode group is provided at both ends in a column direction of the pixel electrode group. A data signal generating means is provided, a data signal generating means on the side adjacent to the pixel electrode area is connected to a data line group for supplying a data signal to one of the divided pixel electrode areas, and the other data area is connected to the other pixel electrode area. A liquid crystal display device, wherein a data drive circuit on the side close to the pixel electrode region is connected to a data line group for supplying a data signal.
【請求項8】 請求項1ないし7のいずれか記載の液晶
表示装置であって、 制御線に制御信号を供給する制御信号生成手段をさらに
備えており、この制御信号生成手段は、複数の制御線に
同時に制御信号を供給するものであることを特徴とする
液晶表示装置。
8. The liquid crystal display device according to claim 1, further comprising control signal generating means for supplying a control signal to a control line, wherein said control signal generating means includes a plurality of control signals. A liquid crystal display device for supplying a control signal to lines simultaneously.
【請求項9】 請求項8記載の液晶表示装置であって、 前記制御信号生成手段は、隣接する一対の画素電極列に
対応する制御線に同時に制御信号を供給するものである
ことを特徴とする液晶表示装置。
9. The liquid crystal display device according to claim 8, wherein said control signal generation means supplies a control signal to control lines corresponding to a pair of adjacent pixel electrode rows at the same time. Liquid crystal display device.
【請求項10】 請求項8または9記載の液晶表示装置
であって、 前記制御信号生成手段は、画素電極行の1行の走査に要
する期間より長くかつ画素電極行の2行の走査に要する
期間より短い期間、制御信号を制御線に供給するもので
あることを特徴とする液晶表示装置。
10. The liquid crystal display device according to claim 8, wherein the control signal generation unit is longer than a period required for scanning one pixel electrode row and required for scanning two pixel electrode rows. A liquid crystal display device which supplies a control signal to a control line for a period shorter than the period.
【請求項11】 液晶層の一面に整列配置された画素電
極群と、画素電極群を構成する画素電極列に沿って配設
されてその画素電極列の画素電極にデータ信号を供給す
るデータ線と、画素電極毎に設けられて画素電極に対す
るデータ信号の供給制御を行うスイッチング素子と、画
素電極群を構成する画素電極行に沿って配設されてその
画素電極行に対応する前記スイッチング素子に制御信号
を供給する制御線とを有する液晶表示装置であって、 前記画素電極群を平面的に複数の領域に区分けし、区分
けした各画素電極領域毎にデータ信号生成手段を設ける
とともに、これらデータ信号生成手段を、各画素電極領
域にデータ信号を供給するデータ線群に接続することを
特徴とする液晶表示装置。
11. A pixel electrode group arranged on one surface of a liquid crystal layer, and a data line provided along a pixel electrode row constituting the pixel electrode group and supplying a data signal to a pixel electrode of the pixel electrode row. A switching element provided for each pixel electrode to control the supply of a data signal to the pixel electrode, and a switching element provided along a pixel electrode row constituting a pixel electrode group and corresponding to the pixel electrode row. A control line for supplying a control signal, wherein the pixel electrode group is divided into a plurality of regions in a plane, and a data signal generating unit is provided for each of the divided pixel electrode regions. A liquid crystal display device, wherein the signal generation means is connected to a data line group for supplying a data signal to each pixel electrode region.
【請求項12】 請求項7または11記載の液晶表示装
置であって、 制御線に制御信号を供給する制御信号生成手段をさらに
備えており、この制御信号生成手段は、区分けされた各
画素電極領域に対応する制御線それぞれに対して、同時
に制御信号を供給するものであることを特徴とする液晶
表示装置。
12. The liquid crystal display device according to claim 7, further comprising control signal generation means for supplying a control signal to a control line, wherein the control signal generation means is provided for each of the divided pixel electrodes. A liquid crystal display device for simultaneously supplying a control signal to each control line corresponding to a region.
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