JPH10242821A - Phase comparator circuit - Google Patents

Phase comparator circuit

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JPH10242821A
JPH10242821A JP4432897A JP4432897A JPH10242821A JP H10242821 A JPH10242821 A JP H10242821A JP 4432897 A JP4432897 A JP 4432897A JP 4432897 A JP4432897 A JP 4432897A JP H10242821 A JPH10242821 A JP H10242821A
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JP
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Patent type
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signal
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flop
flip
phase
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Withdrawn
Application number
JP4432897A
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Japanese (ja)
Inventor
Katsunobu Shimanuki
克信 嶋貫
Original Assignee
Nec Eng Ltd
日本電気エンジニアリング株式会社
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Abstract

PROBLEM TO BE SOLVED: To obtain a phase comparator circuit which is not fallen into abnormity.
SOLUTION: An output (c) of a D-FF 1 goes to L at the leading edge of a signal (a), a D-FF 2 is set, an output (d) goes to L, the signal (c) to reset the D-FF 1 goes to H to clear setting of the D-FF 2. A signal (d) goes to H at the leading edge of a signal (b) and reset of the D-FF 1 is cleared. In the case that a phase difference of the signals a, b is 180°, the circuit is operated so that a duty ratio of an output signal (d) is 50%. A detection section provides an output of H as a signal (h) when the leading edge of signal (b) enters an L area of the signal (c). While the leading edge of the signal (b) matches the signal (c) at an interval, the level of the signal (h) is latched. When the signal (h) goes to H, a control section masks the output (d) of the D-FF 2 to be L. When the output signal (g) goes to L, since a voltage applied to a voltage controlled oscillator is changed largely, the phase synchronization between the signals a, b is unlocked and the synchronization locking is again started.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は位相比較回路に関し、特にPLL回路に使用される位相比較回路に関する。 The present invention relates to a phase comparator circuit TECHNICAL FIELD OF THE INVENTION relates to a phase comparator circuit which is particularly used in the PLL circuit.

【0002】 [0002]

【従来の技術】PLL(フェーズロックループ)回路は、入力されたクロックに位相同期したクロックを生成する回路で、例えば入力されたクロックにジッタや欠落があっても、これらのジッタや欠落を取り除いた安定なクロックを得るために用いられる。 BACKGROUND ART PLL (phase locked loop) circuit is a circuit for generating a phase-synchronized to the input clock clock, even if there is jitter or omissions in example inputted clock, remove these jitters or missing used to obtain a stable clocks. また、PLL回路の出力信号の周波数は、入力クロックの周波数の整数倍になることも多い。 The frequency of the output signal of the PLL circuit is often an integral multiple of the frequency of the input clock.

【0003】PLL回路は、基準になる(入力)クロックと、回路自身が生成したクロックの位相差情報を検出する位相比較部と、位相比較結果を電圧に変換する変換部と、入力電圧の変化によって周波数が可変される発振器(電圧制御発振器)と、電圧制御発振器の出力を整数分の一にカウントダウンして、回路自身が生成したクロックとするカウントダウン回路とから構成される。 [0003] PLL circuit is the reference (input) and the clock, and a phase comparator for detecting a phase difference information of the clock circuit itself generated, a converter for converting the phase comparison result to the voltage change of the input voltage composed of an oscillator (VCO) whose frequency is varied, and counts down the output of the voltage controlled oscillator to an integer fraction, a countdown circuit that clocks the circuit itself produced by.

【0004】PLL回路には、種々のタイプのものがあるが、本発明が関連するPLL回路は、出力するクロックと、基準になるクロックを常に比較しており、両者間に位相差が発生すると、位相比較部からの位相差情報(出力クロックのデューティ比)が変化して(デューティ比50%のときに直流分が0あるいは中心値となり、 [0004] PLL circuit, although there are various types, PLL circuit to which the invention relates includes an output clock, and always compares the clock is a reference, the phase difference is generated between them , becomes a DC component is 0 or the central value when the phase difference information (the duty ratio of the output clock) changes (duty ratio of 50% from the phase comparator,
これよりデューティ比が変化すると、変化に応じて直線的に直流分が0あるいは中心値に対してプラス/マイナスに変化する)、その結果電圧制御発振器に入力される電圧が、クロックの位相差をなくす方向に変化するので、出力クロックは入力クロックと常に位相同期していることになる。 Above which the duty ratio changes linearly DC component is changed to the positive / negative with respect 0 or center value in accordance with a change), the voltage input to the result the voltage controlled oscillator, a phase difference between the clock since changes in the direction to eliminate, the output clock will be always phase-synchronized with the input clock. 従ってフェーズロックループが完成する。 Thus the phase-locked loop is completed.

【0005】本発明はPLL回路の位相比較回路(部) [0005] Phase comparator circuit of the present invention is a PLL circuit (parts)
に関し、入力する二つのクロックの位相差が180゜になると、デューティ50%のクロック(直流分が0あるいは中心値)を出力する。 Respect, the phase difference of the two clock input becomes 180 °, a 50% duty clock (DC component 0 or central value) to output a. また、入力クロック間の位相差が180゜からずれると、そのずれに応じて(比例して)、出力するクロックのデューティ比を変化(直流分が0あるいは中心値に対しプラス/マイナスに変化)させるように動作する。 Further, when the phase difference between the input clock is deviated from 180 degrees, depending on the deviation (proportional to), changing the duty ratio of the output clock (changes to the plus / minus DC component to zero or central value) It operates to.

【0006】従来の位相比較回路は図3に示すように、 Conventional phase comparator circuit as shown in FIG. 3,
入力クロック信号aをクロック入力端子(C)に、ハイレベル(H)をデータ入力端子(D)に入力して、動作するリセット付きデータタイプフリップフロップ(D− The input clock signal a clock input terminal (C), enter the high level (H) to the data input terminal (D), with reset data-type flip-flop which operates (D-
FF)1、入力クロック信号bをC端子に、Qバー端子からの出力、位相比較出力信号dをD端子に帰還して、 FF) 1, an input clock signal b to the C terminal, an output from the terminal Q, and feeds back the phase comparison output signal d to the D terminal,
動作するセット付きD−FF2から構成される。 It consists of a set with D-FF2 to work.

【0007】図3に示す位相比較回路の動作を図4の信号波形図で説明すると、入力クロック信号aの立ち上がりで、D−FF1のQバー端子の出力信号cがローレベル(L)になり、D−FF2にセットをかける。 [0007] The operation of the phase comparator circuit shown in FIG. 3 will be described in the signal waveform diagram of FIG. 4, at the rising edge of the input clock signal a, the output signal c of the Q bar terminal of the D-FF1 becomes a low level (L) , put a set in D-FF2. D−F D-F
F2にセットがかかるとQバー出力dがローレベルとなり、この信号でD−FF1にリセットをかけ、信号cはハイレベルとなり、D−FF2のセットが解除される。 If set to F2 is applied the Q output d goes low, the signal multiplied by the reset D-FF1, the signal c goes high, the set of D-FF2 is released.

【0008】次に、入力クロックbの立ち上がりで信号dがハイレベルとなり、D−FF1のリセットが解除される。 [0008] Then, the rise in the signal d input clock b becomes high level, the reset of the D-FF1 is released.

【0009】以上説明したように、信号aとbの位相差が180゜の場合に、出力信号dのデューティ比が50 [0009] As described above, when the phase difference between the signals a and b is 180 °, the duty ratio of the output signal d is 50
%になるように動作する。 % To operate in such a way that.

【0010】 [0010]

【発明が解決しようとする課題】図3に示す従来の位相比較回路の場合、図4に示す信号の位相関係にあれば問題がないが、入力クロック信号aとbの位相関係が図5 [SUMMARY OF THE INVENTION] In the conventional phase comparator circuit shown in FIG. 3, but there is no problem if the phase relationship of the signals shown in FIG. 4, the phase relationship of the input clock signal a and b 5
に示すような位相関係になると、D−FF2のセット信号cと、入力クロック信号bの立ち上がりが一致してしまい、その結果、入力クロック信号bの立ち上がりが一つおきにセット信号cによって打ち消され、出力信号d Becomes a phase relationship as shown in a set signal c of D-FF2, the rising edge of the input clock signal b will match, as a result, the rising of the input clock signal b is canceled out by the set signal c to every , the output signal d
が正常状態の2倍の周期で出力され、この異常状態から抜け出せなくなる問題がある。 Is output at twice the period of the normal state, there is a problem that get stuck this abnormal state.

【0011】本発明の目的は、異常状態に落ち込むことのない位相比較回路を提供することである。 An object of the present invention is to provide a phase comparison circuit that does not fall into the abnormal state.

【0012】 [0012]

【課題を解決するための手段】本発明によれば、同一周波数の第1及び第2のクロック信号のうち第1のクロック信号の所定レベル遷移タイミングで動作する第1のフリップフロップと、前記第2のクロック信号の所定レベル遷移タイミングで動作し前記第1のフリップフロップの出力でセットされる第2のフリップフロップとを含み、この第2のフリップフロップの出力で前記第1のフリップフロップをリセットすると共に、この第2のフリップフロップの出力を当該第2のフリップフロップのデータ入力とするよう構成され、前記第1及び第2のクロック信号の位相差を検出して位相差に応じたデューティを有するパルスを前記第2のフリップフロップにより出力する位相比較回路であって、前記第1のフリップフロップの出力を前記第 According to the present invention SUMMARY OF], a first flip-flop operating at a predetermined level transition timing of the first clock signal of the first and second clock signals of the same frequency, wherein the operating at a predetermined level transition timing of the second clock signal and a second flip-flop which is set by the output of said first flip-flop, reset the first flip-flop at the output of the second flip-flop while, the output of the second flip-flop is configured to a data input of the second flip-flop, the duty corresponding to the phase difference by detecting the phase difference between the first and second clock signals a pulse having a phase comparator circuit for outputting by the second flip-flop, said output of said first flip-flop the のクロック信号の所定レベル遷移タイミングで取り込む第1のラッチ手段と、このラッチ出力を前記第2のクロック信号の所定レベル遷移タイミングで取り込む第2のラッチ手段と、前記第1及び第2 A first latch means for capturing at a predetermined level transition timing of the clock signal, a second latch means for capturing the latch output at a predetermined level transition timing of the second clock signal, the first and second
のラッチ手段の出力に応じて前記第2のフリップフロップの出力をマスク制御するマスク制御手段と、を含むことを特徴とする位相比較回路が得られる。 Phase comparison circuit, characterized in that it comprises a mask control means for mask control the output of the second flip-flop in response to the output of the latch means is obtained.

【0013】本発明の作用は次の通りである。 [0013] The operation of the present invention is as follows. 本発明による位相比較回路は、従来の位相比較回路に加えて、同期状態が異常になったことを検出する検出部と、その検出部からの信号で、位相比較回路からの位相比較出力信号を制御する制御部を備えている。 Phase comparing circuit according to the invention, in addition to the conventional phase comparator circuit, a detecting unit for detecting that a synchronization state becomes abnormal, a signal from the detection unit, a phase comparison output signal from the phase comparator circuit and a control unit for controlling.

【0014】 [0014]

【発明の実施の形態】以下に、本発明の実施例について図面を参照して説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described with reference to the accompanying drawings embodiments of the present invention.

【0015】図1は本発明による位相比較回路の実施例の構成を示す回路図であり、図2〜5と同等部分は同一符号にて示している。 [0015] Figure 1 is a circuit diagram showing a configuration of an embodiment of a phase comparing circuit according to the present invention, Figures 2-5 and like parts are denoted by the same reference numerals.

【0016】図1において、本発明による位相比較回路は、入力クロック信号aをクロック入力端子(C)に、 [0016] In FIG. 1, the phase comparator circuit according to the present invention, an input clock signal a clock input terminal (C),
ハイレベル(H)をデータ入力端子(D)に入力して、 Enter a high level (H) to the data input terminal (D),
動作するリセット付きデータタイプフリップフロップ(D−FF)1、入力クロック信号bをC端子に、Qバー端子からの出力、位相比較出力信号dをD端子に帰還して、動作するセット付きD−FF2、D−FF2のセット信号cと入力クロック信号bの立ち上がりとが一致すると、マスク信号hを出力する検出部3、そのマスク信号hによって信号dをマスクし、位相比較出力信号g Resettable data-type flip-flop which operates (D-FF) 1, an input clock signal b to the C terminal, an output from the terminal Q, and feeds back the phase comparison output signal d to the D terminal, with a set of operating D- FF2, when a set signal c of D-FF2 and the rising of the input clock signal b coincides, detecting unit 3 for outputting a mask signal h, masks the signal d by the mask signal h, a phase comparison output signal g
を出力する制御部4から構成される。 And a control unit 4 for outputting.

【0017】また、検出部3は2個のD−FF3−1, [0017] In addition, the detection unit 3 is two D-FF3-1,
3−2とNANDゲート3−3で構成され、制御部4はNORゲート4−1で構成されている。 Consists of 3-2 NAND gate 3-3, the control unit 4 is composed of a NOR gate 4-1.

【0018】本発明の実施例の動作を図2の信号波形図で説明すると、入力クロック信号aの立ち上がりで、D [0018] To describe the signal waveform diagram of FIG. 2 the operation of the embodiment of the present invention, at the rising edge of the input clock signal a, D
−FF1のQバー端子の出力信号cがローレベル(L) -FF1 the Q output signal c is at a low level of the bar pin (L)
になり、D−FF2にセットをかける。 Now, we put a set in D-FF2. D−FF2にセットがかかるとQバー出力dがローレベルとなり、この信号でD−FF1にリセットをかけ、信号cはハイレベルとなり、D−FF2のセットが解除される。 D-FF2 to set such the Q bar output d goes low, the signal multiplied by the reset D-FF1, the signal c goes high, the set of D-FF2 is released.

【0019】次に、入力クロック信号bの立ち上がりで信号dがハイレベルとなり、D−FF1のリセットが解除される。 Next, the rise in the signal d of the input clock signal b becomes high level, the reset of the D-FF1 is released. 信号aとbの位相差が180゜の場合に、出力信号dのデューティ比が50%になるように動作する。 The phase difference between the signals a and b in the case of 180 °, the duty ratio of the output signal d is operated so that 50%.

【0020】検出部3は入力クロック信号bの立ち上がりを常に監視し、D−FF2のセット信号cのローレベルの領域に信号bの立ち上がりが入ると、マスク信号h [0020] detector 3 constantly monitors the rising of the input clock signal b, the rise of the signal b into the region of the low level of the set signal c of D-FF2, the mask signal h
にハイレベルを出力する。 And it outputs a high level to. またこれは、信号bの立ち上がりが一つおきに信号cと一致している間(異常状態; It also, while the rise of the signal b coincides with the signal c every other (abnormal state;
図5参照)はマスク信号hのレベルを保持する。 See Fig. 5) holds the level of the mask signal h.

【0021】検出部3の内部動作は、信号bの立ち上がりで信号cをD−FF3−1に保持し、その保持信号e The internal operation of the detection unit 3 holds the signal c at the rising edge of signal b to the D-FF3-1, the hold signal e
を信号bの次の立ち上がりでD−FF3−2にシフトして、保持信号eとシフト信号fをNANDゲート3−3 It shifted to D-FF3-2 the next rising of the signal b, and the holding signal e and the shift signal f NAND gate 3-3
に通してマスク信号hとする。 A mask signal h through.

【0022】次に、制御部4は、検出部3から出力されるマスク信号hがハイレベルとなると、D−FF2のQ Next, the control unit 4, when the mask signal h output from the detection unit 3 becomes the high level, Q of D-FF2
バー出力信号dをローレベルにマスク(クランプ)する。 Mask (clamping) the bar output signal d to a low level. 位相比較出力信号gがローレベルとなると、見かけ上デューティ比が0となり、直流分が0あるいは中心値から著しくマイナス側にふれることになって、電圧制御発振器に供給する電圧が大きく変化することになるので、一度入力クロック信号aとbの位相同期がはずれ、 When the phase comparison output signal g becomes low level, next apparently duty ratio is 0, so that the DC component touches the significantly negative from 0 or central value, in that the voltage supplied to the voltage controlled oscillator varies significantly since, out once input clock signal a and b phase synchronization,
位相比較信号gの回復(マスク信号hがローレベルとなる)を待って、再び同期引き込み動作を開始する。 Waiting for recovery of the phase comparison signal g (mask signal h becomes the low level), again started synchronization pull-in operation.

【0023】その結果、検出部3が、信号bの立ち上がりと信号cのローレベルの領域とが重なることなく、同期引き込み動作が完了した場合に、マスク信号hをローレベルとすることで、正常な位相比較結果出力gが常に得られることとなる。 [0023] As a result, the detection unit 3, without the the region of the low-level rise and the signal c of the signal b overlap, if the synchronization pull-in operation has been completed, by the mask signal h to the low level, the normal a phase comparison result output g becomes that always obtained.

【0024】 [0024]

【発明の効果】以上説明したように本発明は、動作異常状態に落ち込んだことを検出し、出力信号にマスクをかけることにより、動作異常状態から自動的に脱出できる効果がある。 The present invention as described in the foregoing detects that fell in abnormal operation state, by masking the output signal, there is an effect of automatically escape from abnormal operation state.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例の回路図である。 1 is a circuit diagram of an embodiment of the present invention.

【図2】本発明の実施例の信号波形図である。 2 is a signal waveform diagram of an embodiment of the present invention.

【図3】従来の位相比較回路の一例の回路図である。 3 is a circuit diagram of an example of a conventional phase comparator circuit.

【図4】従来の位相比較回路の一例の正常状態の信号波形図である。 4 is a signal waveform diagram of a normal state of an example of a conventional phase comparator circuit.

【図5】従来の位相比較回路の一例の異常状態の信号波形図である。 5 is a signal waveform diagram of an example of an abnormal state of the conventional phase comparator circuit.

【符号の説明】 1 リセット付きD−FF 2 セット付きD−FF 3 検出部 3−1,3−2 D−FF 3−3 NANDゲート 4 制御部 4−1 NORゲート [EXPLANATION OF SYMBOLS] 1 with resettable D-FF 2 sets D-FF 3 detector 3-1,3-2 D-FF 3-3 NAND gate 4 controller 4-1 NOR gate

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 同一周波数の第1及び第2のクロック信号のうち第1のクロック信号の所定レベル遷移タイミングで動作する第1のフリップフロップと、前記第2のクロック信号の所定レベル遷移タイミングで動作し前記第1のフリップフロップの出力でセットされる第2のフリップフロップとを含み、この第2のフリップフロップの出力で前記第1のフリップフロップをリセットすると共に、この第2のフリップフロップの出力を当該第2のフリップフロップのデータ入力とするよう構成され、前記第1及び第2のクロック信号の位相差を検出して位相差に応じたデューティを有するパルスを前記第2のフリップフロップにより出力する位相比較回路であって、 前記第1のフリップフロップの出力を前記第2のクロック信号の所定レベル遷 At a predetermined level transition timings of claim 1. A first flip-flop operating at a predetermined level transition timing of the first clock signal of the first and second clock signals of the same frequency, the second clock signal operation to and a second flip-flop which is set by the output of said first flip-flop resets the first flip-flop at the output of the second flip-flop, the second flip-flop the output is configured to a data input of the second flip-flop by a pulse having a duty cycle responsive to the phase difference by detecting the phase difference between the first and second clock signal said second flip-flop a phase comparison circuit for outputting a predetermined level Qian of the output of said first flip-flop and the second clock signal タイミングで取り込む第1のラッチ手段と、 このラッチ出力を前記第2のクロック信号の所定レベル遷移タイミングで取り込む第2のラッチ手段と、 前記第1及び第2のラッチ手段の出力に応じて前記第2 A first latch means for capturing at the timing, a second latch means for capturing the latch output at a predetermined level transition timing of the second clock signal, in response to said output of said first and second latch means first 2
    のフリップフロップの出力をマスク制御するマスク制御手段と、を含むことを特徴とする位相比較回路。 Phase comparison circuit, characterized in that the output of the flip-flop includes a mask control unit that mask control, the.
  2. 【請求項2】 前記第1及び第2のラッチ手段はDタイプフリップフロップであることを特徴とする請求項1記載の位相比較回路。 Wherein said first and second latch means phase comparing circuit according to claim 1, characterized in that the D-type flip-flop.
  3. 【請求項3】 前記マスク制御手段は、前記第1及び第2のラッチ手段の出力の論理演算をなす手段と、この論理演算出力により前記第2のフリップフロップの出力をマスクするマスク手段とを有することを特徴とする請求項1または2記載の位相比較回路。 Wherein the mask control unit includes means for forming a logical operation of outputs of the first and second latch means, and mask means for masking the output of said second flip-flop by the logical operation output phase comparing circuit according to claim 1 or 2 wherein characterized in that it has.
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* Cited by examiner, † Cited by third party
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WO2006064658A1 (en) * 2004-12-13 2006-06-22 Matsushita Electric Industrial Co., Ltd. Filter characteristic adjusting apparatus and filter characteristic adjusting method

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