JPH10229111A - Semiconductor manufacturing device - Google Patents

Semiconductor manufacturing device

Info

Publication number
JPH10229111A
JPH10229111A JP3358497A JP3358497A JPH10229111A JP H10229111 A JPH10229111 A JP H10229111A JP 3358497 A JP3358497 A JP 3358497A JP 3358497 A JP3358497 A JP 3358497A JP H10229111 A JPH10229111 A JP H10229111A
Authority
JP
Japan
Prior art keywords
wafer
chamber
semiconductor manufacturing
device
wafer processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3358497A
Other languages
Japanese (ja)
Inventor
Yasuhiro Mochizuki
康弘 望月
Original Assignee
Hitachi Ltd
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, 株式会社日立製作所 filed Critical Hitachi Ltd
Priority to JP3358497A priority Critical patent/JPH10229111A/en
Publication of JPH10229111A publication Critical patent/JPH10229111A/en
Application status is Pending legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To facilitate obstacle-free access in the compact occupation area of a cleaning room and to each part of a semiconductor manufacturing device and maintenance of each part of the device, by a method wherein a plurality of wafer treating chambers are laminated to arrange the chambers in the device. SOLUTION: A wafer carrying robot 11 is provided in the interior of a load-lock chamber 12 and a wafer cassette load-lock chamber 14, a wafer cassette unload-lock chamber 15 and various wafer treating chambers 16 are coupled with the chamber 12 via gate valves 13 on the periphery of the chamber 12. The chambers 16 are provided with conductance valves which are linked to a vacuum exhaust pump, cut-off valves 17 and a matching unit 18 of a high-frequency power supply for plasma generation. These wafer treating chambers 16 are constituted into a structure, wherein four wafer treating chambers are laminated. Thereby, as a semiconductor manufacturing device can be miniaturized, specially as a reduction in the plane area of the device is possible, an increase in the efficiency of the use of a cleaning room for installing the device is contemplated. Moreover, as the one semiconductor manufacturing device can be provided with a multitude of the various wafer treating chambers, the device can contribute to the acceleration of a process, an augmentation in the quality of the wafer and an increase in the yield of the wafer.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体製造装置に関する。 The present invention relates to relates to a semiconductor manufacturing equipment.

【0002】 [0002]

【従来の技術】シリコンウエハ等の半導体基板上に薄膜形成,アニール,微細加工エッチング等の表面加工や表面の改質などのプロセスを実施する装置として、図5に示すような各種のモジュールを組み合わせたマルチチャンバ型装置が広く用いられている。 Forming a thin film on a semiconductor substrate such BACKGROUND ART Silicon wafers, annealing, as an apparatus for carrying out the process, such as modification of the surface treatment or surface, such as micromachining etch, combining various modules such as shown in FIG. 5 multi-chamber device has been used widely. この装置はウエハ搬送ロボット31を具備するロードロック室32を中心に、ゲートバルブ33を介してウエハカセットロードロック室34,ウエハカセットアンロードロック室35及び各種のウエハ処理室36が連結されている。 This unit around the load lock chamber 32 having a wafer transfer robot 31, the wafer cassette load lock chamber 34 through a gate valve 33, the wafer cassette unload lock chamber 35 and the various wafer processing chamber 36 is connected . 半導体ウエハ10は搬送ロボット31により、ウエハカセットロードロック室34から出て、一つまたは複数のプロセス室36を経由してウエハアンロードロック35室に搬送される。 Semiconductor wafer 10 by the transfer robot 31, out of the wafer cassette load lock chamber 34 is transported via one or more process chambers 36 to 35 rooms wafer unload lock. この時、各プロセス室内で所望の薄膜形成や表面加工が実施される。 At this time, the desired thin film formation and surface processing in each process chamber is performed. 各モジュールの真空排気系やプラズマ等の電源(図示省略)は各チャンバの下部及びまたは上部に配置されている。 Power vacuum exhaust system and a plasma of each module (not shown) is disposed on the lower and or the top of each chamber. この種の装置に関連するものとして、例えば、特開平5−206063 号公報が挙げられる。 As related to this type of device, for example, JP-A 5-206063 JP.

【0003】 [0003]

【発明が解決しようとする課題】上記従来技術による半導体製造装置では、ウエハサイズの大口径化に対応するためには、各モジュールのサイズを大きくしなければならず、装置全体の平面積(床面積)が大きくなってしまう。 In the semiconductor manufacturing device according to the prior art [0005] In order to correspond to the large diameter of the wafer size, it is necessary to increase the size of each module, the plane area of ​​the entire device (the floor area) is increased. このため、装置を設置するクリーンルームの占有面積が大きくなってしまい、高価なクリーンルームの利用効率が低下する。 Therefore, it would be occupied area of ​​a clean room for installing the apparatus is increased, the utilization efficiency of expensive clean room is reduced. 本発明の目的は、コンパクトな占有面積でかつ装置各部への障害物のないアクセスとメンテナンスが容易な構造の半導体製造装置を提供することにある。 An object of the present invention is to no access and maintenance of obstacles to a compact area occupied a and respective units to provide a semiconductor manufacturing apparatus easy structure.

【0004】 [0004]

【課題を解決するための手段】上記目的を達成するため、本発明は複数のウエハ処理室を積層して配置することにより、占有面積の低減が達成される。 Means for Solving the Problems] To achieve the above object, the present invention is by arranging a plurality of laminated wafer processing chamber, reducing the occupied area can be achieved. また、個々のウエハ処理室の少なくとも上方または下方のいずれか一方にメンテナンス用空隙を有する様に積層して配置する。 Further, it arranged stacked so as to have a maintenance gap in one of at least above or below the individual wafer processing chamber.

【0005】 [0005]

【発明の実施の形態】以下、本発明を実施例により説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained by the present invention through examples.

【0006】図1は本発明の一実施例のプラズマCVD [0006] The plasma CVD of an embodiment of FIG. 1 according to the present invention
の半導体製造装置の平面図、図2は図1のAA線の断面図を示す。 Plan view of a semiconductor manufacturing apparatus, Figure 2 shows a cross-sectional view of AA line in FIG.

【0007】図1で、12はロードロック室で、その内部にウエハ搬送ロボット11を具備し、周囲のゲートバルブ13を介してウエハカセットロードロック室14, [0007] In FIG. 1, 12 in the load lock chamber, comprising a wafer transfer robot 11 therein, a wafer cassette load lock chamber 14 through the periphery of the gate valve 13,
ウエハカセットアンロードロック室15及び各種のウエハ処理室16が連結されている。 Wafer cassette unload lock chamber 15 and the various wafer processing chamber 16 is connected. いずれもアルミニウムを主体とする合金製である。 Both are made of an alloy mainly composed of aluminum. ウエハ処理室16には、真空排気ポンプ(ターボ分子ポンプ;排気速度2000リットル/s)ヘ繋がるコンダクタンスバルブおよび遮断バルブ17,プラズマ発生用高周波電源のマッチングユニット18(高周波電源(周波数380kHz,電力2.5kW )は別に設置し図面では省略)が装備されている。 A wafer processing chamber 16, a vacuum exhaust pump (turbo molecular pump; pumping speed 2000 l / s) f leads conductance valve and shut-off valve 17, plasma generating high frequency power source of the matching unit 18 (high-frequency power source (frequency 380 kHz, the power 2. 5kW) is omitted) is equipped with a separately installed drawings. なお本図面上では、ウエハ処理室16は一つしか見えないが、四つ積層されている。 Note on the drawing, the wafer processing chamber 16 is only visible one, are four stacked.

【0008】図2では12はロードロック室で、その内部にウエハ搬送ロボット11を具備し、周囲のゲートバルブ13を介してウエハカセットロードロック室14, [0008] In FIG At 2 12 the load lock chamber, comprising a wafer transfer robot 11 therein, a wafer cassette load lock chamber 14 through the periphery of the gate valve 13,
ウエハカセットアンロードロック室(図示されていない)及び各種のウエハ処理室16(a)〜16(d)が連結されている。 Wafer cassette unload lock chamber (not shown) and various wafer processing chamber 16 (a) ~ 16 (d) is coupled. それぞれのウエハ処理室16は一辺520mm One side each of the wafer processing chamber 16 520mm
の正方形で、直径300mm(12インチ)のシリコンウエハ10が静電チャックのホルダ19に保持されて枚葉で処理できる。 Of a square, it can be treated with the silicon wafer 10 is held by the holder 19 of the electrostatic chuck sheet having a diameter of 300 mm (12 inches). 個々のウエハ処理室16(a)〜16 Individual wafer processing chamber 16 (a) ~16
(d)にはプラズマ発生用高周波電源のマッチングユニット18,真空排気ポンプヘ繋がるコンダクタンスバルブおよび遮断バルブ,反応ガス供給系とガスノズル,冷却水パイプ(図面では省略)が装備されている。 For plasma generation in (d) of the high-frequency power matching unit 18, evacuation Ponpuhe lead conductance valve and shut-off valve, the reaction gas supply system and gas nozzle, the cooling water pipe (omitted in the drawing) is equipped. また、 Also,
それぞれのウエハ処理室16(a)〜16(d)は少なくとも上部または下部にメンテナンス用の空隙を有して配置されている。 Each wafer processing chamber 16 (a) ~16 (d) are disposed with a gap for maintenance on at least the top or bottom. なお真空排気ポンプヘ繋がるコンダクタンスバルブおよび遮断バルブは本図では図示されていないが、ウエハ処理室16(a)および16(c)では紙面の後方に、ウエハ処理室16(b)および16(d)では紙面の前方に配置され、この様に交互に配置することによりメンテナンス用空隙を確保している。 Although evacuation Ponpuhe lead conductance valve and shut-off valves are not shown in this figure, the rear of the paper of the wafer processing chamber 16 (a) and 16 (c), the wafer processing chamber 16 (b) and 16 (d) in it disposed in front of the paper surface so as to ensure a space for maintenance by alternately arranging in this manner. この状態が図1のコンダクタンスバルブおよび遮断バルブ17 Conductance valve and shut-off valve 17 in this state is shown in FIG. 1
(a)及び17(b)に相当している。 Corresponds to (a) and 17 (b).

【0009】図3は本発明の第二の実施例のプラズマC [0009] Plasma C of the second embodiment of Figure 3 the invention
VD及び表面処理の半導体製造装置の平面図、図4は図3のAA線の断面図を示す。 Plan view of a semiconductor manufacturing apparatus VD and surface treatment, Figure 4 shows a cross-sectional view of AA line in FIG.

【0010】図3で、22はロードロック室で、その内部にウエハ搬送ロボット21を具備し、周囲のゲートバルブ23を介してウエハカセットロードロック室24, [0010] In Figure 3, 22 in the load lock chamber, comprising a wafer transfer robot 21 therein, a wafer cassette load lock chamber 24 through the periphery of the gate valve 23,
ウエハカセットアンロードロック室25及び各種のウエハ処理室26(a),26(b)が連結されている。 Wafer cassette unload lock chamber 25 and the various wafer processing chamber 26 (a), 26 (b) is connected. いずれも実施例1と同じアルミニウムを主体とする合金製である。 Both are made of an alloy mainly made of the same aluminum as in Example 1. ウエハ処理室26(a),26(b)には、真空排気ポンプ(ターボ分子ポンプ)用コンダクタンスバルブおよび遮断バルブ27(a),27(b),プラズマ発生用高周波電源のマッチングユニット,反応ガス供給系と繋がっているガスノズルが装備されている。 Wafer processing chamber 26 (a), the 26 (b), a vacuum exhaust pump (turbo molecular pump) for conductance valve and shut-off valve 27 (a), 27 (b), a plasma generating high frequency power source of the matching unit, the reaction gas gas nozzle which is connected to the supply system is equipped. なお本実施例では、ウエハ処理室26(a)と27(b)はほぼ同一平面上に二つと更にそれらはおのおの2段に積層されて合計4室の配置してある。 In the present embodiment, the wafer processing chamber 26 and (a) 27 (b) is is arranged in a total of four chambers are stacked in each 2-stage even those with two substantially coplanar.

【0011】図4では、22はロードロック室で、その内部にウエハ搬送ロボット21を具備し、周囲のゲートバルブ23を介してウエハカセットロードロック室2 [0011] In Figure 4, 22 is a load lock chamber, comprising a wafer transfer robot 21 therein, a wafer cassette load lock chamber 2 through the periphery of the gate valve 23
4,ウエハカセットアンロードロック室(図示されていない)及び各種のウエハ処理室26(a)〜26(d) 4, the wafer cassette unload lock chamber (not shown) and various wafer processing chamber 26 (a) ~ 26 (d)
(26(b),26(d)は図示されていない)が連結されている。 (26 (b), 26 (d) are not shown) are connected. それぞれのウエハ処理室26は実施例1とほぼ同様である。 Each wafer processing chamber 26 is substantially the same as that in Example 1. プラズマ発生用高周波電源のマッチングユニットまたはアニール用ヒータ28はそれぞれウエハ処理室26の上部に装備されている。 Plasma generating high frequency power in the matching unit or the annealing heater 28 are respectively mounted on the upper portion of the wafer processing chamber 26. また、それぞれのウエハ処理室26(a)〜26(d)は少なくとも上部または下部にメンテナンス用の空隙を有して配置されている。 Further, each of the wafer processing chamber 26 (a) ~26 (d) are disposed with a gap for maintenance on at least the top or bottom. なお真空排気ポンプは排気速度3000リットル/sのターボ分子ポンプで二つウエハ処理室26 Note evacuation pump two wafer processing chamber in the turbo molecular pump of pumping speed 3000 l / s 26
(a)と26(c)を交互に排気させている。 And it is exhausted alternately (a) and 26 (c). これは、 this is,
それぞれのウエハ処理室での操作時間(CVD薄膜形成時間約70s)とウエハ搬送ロボットの動作速度とシーケンスから二つウエハ処理室を交互に排気させることが可能となるモードであるため可能となった。 It made possible because a mode is possible to exhaust the operation time in each of the wafer processing chamber (CVD film forming time of about 70s) and from the operating speed and the sequence of the wafer transfer robot alternately two wafer processing chamber is possible .

【0012】実施例ではいずれもウエハ処理室が四つの場合を示したが、積層の数を増やすことも可能である。 [0012] are all wafer processing chamber in the embodiment shows the case of a single four, but it is also possible to increase the number of lamination.
ウエハ処理室は数は(1)装置全体の大きさ,(2)メンテナンスのし易さとその周期、などを考慮し更に、 Number wafer processing chamber is (1) the entire apparatus size, (2) further consideration maintenance of the ease and the period, and the like,
(3)ウエハ処理速度の律速が、ウエハ処理室での反応できまるのではなく、ウエハ搬送ロボットの動作速度で決まる場合まで増やすことができる。 (3) rate-limiting wafer processing speed, rather than determined by the reaction in the wafer processing chamber, it can be increased up to when determined by the operating speed of the wafer transport robot. 通常四〜六つ程度が最適となる場合が多い。 When the normal four - about six is ​​optimal in many cases.

【0013】実施例ではプラズマCVDの場合について述べたが、これに限定されるものではなく、ドライエッチング,アニール等その他のプロセスにも適用できる。 [0013] Having described the case of the plasma CVD in the embodiment, the present invention is not limited thereto and can be applied to dry etching, annealing or the like other processes.

【0014】 [0014]

【発明の効果】本発明によれば、半導体製造装置を小型化、特に平面積の低減ができるので、それを設置するクリーンルームの使用の高効率化が図れる。 According to the present invention, miniaturization of semiconductor equipment, especially since it is the reduction of planar area, thereby the efficiency of the use of a clean room to install it. クリーンルーム側に面する最小ワーキングエリアはウエハ処理室の数によらずウエハカセットロードロック室とウエハカセットアンロードロック室の幅と同じにできる。 Minimum working area facing the clean room side can the same as the width of the wafer cassette load lock chamber and the wafer cassette unload lock chamber regardless of the number of wafer processing chambers.

【0015】また、一つの半導体製造装置に各種の多数のウエハ処理室を装備できるので、(1)ウエハの加熱や冷却のチャンバを専用に設けることによりプロセスの高速化,(2)積層膜や複合膜の堆積のみならず、アニール,表面改質等のプロセスを一貫して処理でき高品質化や高歩留まり化に寄与できる。 [0015] Since it equipped with a semiconductor manufacturing device various multiple wafer processing chamber, (1) high-speed process by providing a heating or cooling chamber to a dedicated wafer, (2) laminated film Ya not only deposition of the composite film, annealing, can consistently handling process surface modification or the like can contribute to the high quality and high yield of.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の半導体製造装置の平面図。 Figure 1 is a plan view of a semiconductor manufacturing apparatus of an embodiment of the present invention.

【図2】図1のAA線断面図。 [Figure 2] AA line cross-sectional view of FIG. 1.

【図3】本発明の第二の実施例の半導体製造装置の平面図。 Figure 3 is a plan view of a semiconductor manufacturing apparatus of the second embodiment of the present invention.

【図4】図3のAA線断面図。 [Figure 4] AA line cross-sectional view of FIG. 3.

【図5】従来の半導体製造装置の平面図。 FIG. 5 is a plan view of a conventional semiconductor manufacturing apparatus.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…ウエハ、11…ウエハ搬送装置、12…ロードロック室、13…ゲートバルブ、14…ウエハカセットロード室、15…ウエハカセットアンロード室、16…ウエハ処理室。 10 ... wafer, 11 ... wafer transfer device 12 ... load lock chamber, 13 ... gate valve, 14 ... wafer cassette load chamber, 15 ... wafer cassette unloading chamber, 16 ... wafer processing chamber.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI H01L 21/324 H01L 21/302 B ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identifications FI H01L 21/324 H01L 21/302 B

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】ウエハ搬送装置を具備するロードロック室と、それにゲートバルブを介して連結された複数のウエハ処理室からなる半導体製造装置において、上記複数のウエハ処理室を複数段階に積層して配置したことを特徴とする半導体製造装置。 And 1. A load lock chamber having a wafer transfer apparatus, it in a semiconductor manufacturing apparatus comprising a plurality of wafer processing chamber connected via a gate valve, by stacking a plurality of wafer processing chamber in a plurality of stages the semiconductor manufacturing apparatus characterized by the arranged.
  2. 【請求項2】ウエハ搬送装置を具備するロードロック室と、それにゲートバルブを介して連結された少なくとも一つのウエハカセットロード室と少なくとも一つのウエハカセットアンロード室及び複数のウエハ処理室からなる半導体製造装置において、複数のウエハ処理室を複数段階に積層して配置したことを特徴とする半導体製造装置。 Wherein a load lock chamber having a wafer transfer apparatus, it comprises at least one wafer cassette load chamber and at least one wafer cassette unloading chamber and a plurality of wafer processing chambers connected via a gate valve semiconductor in the manufacturing apparatus, semiconductor manufacturing apparatus characterized by being arranged by stacking a plurality of wafer processing chamber in a plurality of stages.
  3. 【請求項3】請求項1または2において、各々の上記ウエハ処理室は少なくとも上方または下方のいずれか一方にメンテナンス用空隙を有する様に積層して配置した半導体製造装置。 3. An apparatus according to claim 1 or 2, a semiconductor manufacturing device arranged stacked so as to have a maintenance voids each of said wafer processing chamber to at least the upper or any lower.
  4. 【請求項4】請求項1または2において、各々の上記ウエハ処理室は気相化学反応薄膜形成室,物理的薄膜形成室,ドライエッチング室,表面改質室,アニール室およびそれらの前処理室,後処理室から選択された1種または複数からなる半導体製造装置。 4. The method of claim 1 or 2, each of said wafer processing chamber chemical vapor film formation chamber, a physical thin film forming chamber, a dry etching chamber, a surface reforming chamber, the annealing chamber and prior to their treatment chamber a semiconductor manufacturing device comprising one or more selected from the post-processing chamber.
JP3358497A 1997-02-18 1997-02-18 Semiconductor manufacturing device Pending JPH10229111A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3358497A JPH10229111A (en) 1997-02-18 1997-02-18 Semiconductor manufacturing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3358497A JPH10229111A (en) 1997-02-18 1997-02-18 Semiconductor manufacturing device

Publications (1)

Publication Number Publication Date
JPH10229111A true JPH10229111A (en) 1998-08-25

Family

ID=12390579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3358497A Pending JPH10229111A (en) 1997-02-18 1997-02-18 Semiconductor manufacturing device

Country Status (1)

Country Link
JP (1) JPH10229111A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1052681A2 (en) * 1999-04-19 2000-11-15 Applied Materials, Inc. A method and apparatus for processing wafers
KR100847888B1 (en) 2006-12-12 2008-07-23 세메스 주식회사 Apparatus for fabricating semiconductor device
JP2011049507A (en) * 2009-08-29 2011-03-10 Tokyo Electron Ltd Load lock device, and processing system
WO2016185984A1 (en) * 2015-05-21 2016-11-24 東京エレクトロン株式会社 Treatment system

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1052681A2 (en) * 1999-04-19 2000-11-15 Applied Materials, Inc. A method and apparatus for processing wafers
EP1052681A3 (en) * 1999-04-19 2006-09-06 Applied Materials, Inc. A method and apparatus for processing wafers
KR100847888B1 (en) 2006-12-12 2008-07-23 세메스 주식회사 Apparatus for fabricating semiconductor device
JP2011049507A (en) * 2009-08-29 2011-03-10 Tokyo Electron Ltd Load lock device, and processing system
CN102414809A (en) * 2009-08-29 2012-04-11 东京毅力科创株式会社 Load lock device and treatment system
WO2016185984A1 (en) * 2015-05-21 2016-11-24 東京エレクトロン株式会社 Treatment system
JP2016219629A (en) * 2015-05-21 2016-12-22 東京エレクトロン株式会社 Processing system

Similar Documents

Publication Publication Date Title
JP4854317B2 (en) The substrate processing method
JP3677211B2 (en) Buffer chamber and integration method for integrating a physical vapor deposition chamber and a chemical vapor deposition chamber in both processing system
KR100960773B1 (en) Double dual slot load lock for process equipment
JP3247270B2 (en) Processing apparatus and a dry cleaning method
US8197636B2 (en) Systems for plasma enhanced chemical vapor deposition and bevel edge etching
JP2948842B2 (en) In-line type cvd apparatus
JP5048352B2 (en) Substrate processing method and substrate processing apparatus
JP2926798B2 (en) Continuous processing etching method and apparatus
KR100773192B1 (en) Method and vacuum appatatus for processing substrates
KR100676029B1 (en) Vacuum processing system
KR100312046B1 (en) Multi-deck type wafer processing system and method for simultaneously processing two or more wafers
KR100373803B1 (en) Device and Method for Load Locking for Semiconductor Processing
JP3115015B2 (en) Vertical batch processing apparatus
KR100443121B1 (en) Method for processing of semiconductor and apparatus for processing of semiconductor
KR101796656B1 (en) Vertical inline cvd system
JP5134575B2 (en) Multi - Method of manufacturing a semiconductor device with a chamber system
US20100087028A1 (en) Advanced platform for processing crystalline silicon solar cells
JP2665202B2 (en) Semiconductor wafer processing apparatus
JP4948021B2 (en) Catalytic chemical vapor deposition apparatus
US9263307B2 (en) Apparatus and method for treating substrate
CN105390389B (en) High aspect ratio structures contacts clean
JP4879509B2 (en) Vacuum deposition apparatus
JP3107275B2 (en) The cleaning method of a semiconductor manufacturing apparatus and semiconductor manufacturing apparatus
US20100075453A1 (en) System architecture and method for solar panel formation
JP5712874B2 (en) Film forming apparatus, film forming method and a storage medium