JPH10224332A - Data transmission circuit - Google Patents
Data transmission circuitInfo
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- JPH10224332A JPH10224332A JP9019020A JP1902097A JPH10224332A JP H10224332 A JPH10224332 A JP H10224332A JP 9019020 A JP9019020 A JP 9019020A JP 1902097 A JP1902097 A JP 1902097A JP H10224332 A JPH10224332 A JP H10224332A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はデータ送出回路に係
り、特に複数回線に時刻に同期させてデータを送出する
データ送出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission circuit, and more particularly to a data transmission circuit for transmitting data to a plurality of lines in synchronization with time.
【0002】[0002]
【従来の技術】従来より、時刻に同期させてデータを送
出するデータ送出回路は、ポケットベル位相補償装置に
おいて複局間の位相を補償するために用いられたり、あ
るいは、ディジタル通信回路を使用して行うデータ伝送
において、時刻同期制御を行うために用いられている
(特開平8−88612号公報)。後者の公報記載のデ
ータ送出回路では、テレビ自動番組制御装置において、
他局からリアルタイムで供給される番組の途中に、自局
の差し替え映像情報を切り換えて送出するタイミング
と、自局の差し替え映像情報送出後に他局から供給され
ている番組に戻るタイミングとを時刻発生装置により発
生する時刻情報に基づいて設定する。2. Description of the Related Art Conventionally, a data transmission circuit for transmitting data in synchronization with time has been used for compensating the phase between multiple stations in a pager phase compensator or using a digital communication circuit. This is used for performing time synchronization control in data transmission performed by JP-A-8-88612. In the data transmission circuit described in the latter publication, in a television automatic program control device,
In the middle of a program supplied in real time from another station, the timing for switching and transmitting the replacement video information of the own station and the timing for returning to the program supplied from another station after transmitting the replacement video information of the own station are generated. Set based on time information generated by the device.
【0003】[0003]
【発明が解決しようとする課題】しかるに、上記の従来
のデータ送出回路では、このデータ送出回路が組み込ま
れる装置自体を安価な構成とするために、内部に設けら
れている発振器も安価なもの(通常の水晶発振器程度)
が使用されているため、発振器の出力の安定度が低く、
その出力クロックにて多数のカウントを行う構成である
ため、出力データの同期精度が悪く、その結果、ポケッ
トベルシステムに適用した場合は複局間の位相を高精度
に補償することができない。However, in the above-mentioned conventional data transmission circuit, the oscillator provided inside is also inexpensive (in order to reduce the cost of the device itself in which the data transmission circuit is incorporated). (About a normal crystal oscillator)
Is used, the stability of the oscillator output is low,
Since the configuration is such that a large number of counts are performed by the output clock, the synchronization accuracy of the output data is poor. As a result, when applied to a pager system, the phase between multiple stations cannot be compensated with high accuracy.
【0004】また、上記の従来のデータ送出回路では、
出力タイミングを調整するために、入力される基準信号
を1周期分カウントするためのカウンタが必要になるた
め、回路規模が大きいという問題もある。In the above-mentioned conventional data transmission circuit,
In order to adjust the output timing, a counter for counting the input reference signal for one cycle is required, and thus there is a problem that the circuit scale is large.
【0005】本発明は以上の点に鑑みなされたもので、
時刻情報発生装置から時刻情報と基準クロックを出力
し、また、時刻情報は実際にデータを出力する時刻より
も少し前に出力することにより、内部発振器の安定度の
ばらつきによらず、回路規模を縮小し得るデータ送出回
路を提供することを目的とする。[0005] The present invention has been made in view of the above points,
By outputting the time information and the reference clock from the time information generator, and outputting the time information a little before the time when the data is actually output, the circuit scale can be reduced regardless of the variation in the stability of the internal oscillator. It is an object to provide a data transmission circuit that can be reduced.
【0006】また、本発明の他の目的は、複数の回線か
ら入力される信号を、簡単な装置構成により、時刻に同
期したデータを送出し得るデータ送出回路を提供するこ
とにある。Another object of the present invention is to provide a data transmission circuit capable of transmitting data input from a plurality of lines in a timely synchronized manner with a simple device configuration.
【0007】[0007]
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、フレーム番号を含む入力データからフレ
ーム番号を検出する入力部と、入力部からの入力データ
を一時記憶するメモリと、フレーム番号を含む時刻情報
と、フレーム番号の値の変化に同期したタイミングパル
スと、タイミングパルスの周波数よりも高周波数の基準
クロックを、全地球測位システムを利用したクロックに
従って発生出力する時刻情報出力手段と、入力部より入
力された入力データのフレーム番号に対応する第1のア
ドレス信号を生成して入力部よりの入力データをメモリ
に記憶させ、時刻情報出力手段の出力信号に基づいて生
成した第2のアドレス信号によりメモリの記憶データを
読み出す制御手段と、メモリから読み出されたデータ
を、時刻情報出力手段からのタイミングパルス及び基準
クロックと制御手段の出力信号とからタイミングパルス
及び基準クロックに同期して送出する出力手段とを有す
る構成としたものである。In order to achieve the above object, the present invention provides an input unit for detecting a frame number from input data including a frame number, a memory for temporarily storing input data from the input unit, Time information output means for generating and outputting time information including a frame number, a timing pulse synchronized with a change in the value of the frame number, and a reference clock having a frequency higher than the frequency of the timing pulse in accordance with a clock using the global positioning system And generating a first address signal corresponding to the frame number of the input data input from the input unit, storing the input data from the input unit in the memory, and generating the first address signal based on the output signal of the time information output unit. Control means for reading the data stored in the memory in response to the address signal (2); It is obtained by the configuration and output means for delivering the output signal of the timing pulse and the reference clock and the control means in synchronism with the timing pulse and the reference clock from.
【0008】この発明では、時刻情報出力手段から出力
される時刻情報、タイミングパルス及び基準クロックは
全地球測位システム(GPS)を利用して生成している
ため、通常の水晶発振器よりも高精度の時刻情報、タイ
ミングパルス及び基準クロックを利用して、入力データ
をタイミングパルス及び基準クロックに同期して出力で
きる。In the present invention, the time information, the timing pulse and the reference clock output from the time information output means are generated using the global positioning system (GPS), so that they have higher precision than a normal crystal oscillator. Using the time information, the timing pulse, and the reference clock, the input data can be output in synchronization with the timing pulse and the reference clock.
【0009】また、本発明は、時刻情報出力手段を、出
力手段から送出するデータの伝送速度と同一周波数の基
準クロックを時刻情報及びタイミングパルスと共に出力
する手段とし、制御手段が入力部より入力された入力デ
ータのフレーム番号に対応する第1のアドレス信号を生
成して入力部よりの入力データをメモリに記憶させ、時
刻情報出力手段からのタイミングパルスをトリガにし、
時刻情報を読み込みそのフレーム番号に対応して生成し
た第2のアドレス信号によりメモリの記憶データを読み
出す中央処理装置であり、また出力手段を、時刻情報出
力手段からのタイミングパルス入力時点から基準クロッ
クを所定の一定数カウントしてタイミング制御信号を出
力するカウンタ手段と、カウンタ手段からのタイミング
制御信号によりメモリからのデータを出力する出力部と
よりなる構成である。Further, according to the present invention, the time information output means is means for outputting a reference clock having the same frequency as the transmission speed of the data transmitted from the output means together with the time information and the timing pulse, and the control means is inputted from an input unit. Generating a first address signal corresponding to the frame number of the input data, storing the input data from the input unit in a memory, using a timing pulse from the time information output means as a trigger,
A central processing unit for reading time information and reading data stored in a memory by a second address signal generated corresponding to the frame number; and outputting a reference clock from a timing pulse input point in time from the time information output means. The circuit comprises a counter for outputting a timing control signal by counting a predetermined constant number, and an output unit for outputting data from the memory in accordance with the timing control signal from the counter.
【0010】この発明では、出力部からデータが送出さ
れるタイミングよりもタイミングパルス入力後基準クロ
ックを所定の一定数カウントするまでの僅かな期間だけ
早いタイミングで時刻情報を出力できる。According to the present invention, the time information can be output at a timing earlier than the timing at which the data is transmitted from the output unit, by a slight period until the reference clock is counted by a predetermined constant number after the input of the timing pulse.
【0011】[0011]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0012】図1は本発明になるデータ送出回路の一実
施の形態のブロック図を示す。この実施の形態は、時刻
情報出力回路1と出力データ同期回路2から構成されて
いる。時刻情報出力回路1は、全地球測位システム(G
PS)等の基準信号発生装置にて構成され、内部に高安
定な発振器を実装しており、基準となる時刻情報、タイ
ミングパルス及び基準クロックを出力データ同期回路2
へ出力する。FIG. 1 is a block diagram showing an embodiment of a data transmission circuit according to the present invention. This embodiment includes a time information output circuit 1 and an output data synchronization circuit 2. The time information output circuit 1 is a global positioning system (G
PS) and a highly stable oscillator mounted therein, and outputs a time information, a timing pulse, and a reference clock as a reference to an output data synchronization circuit 2.
Output to
【0013】出力データ同期回路2は、中央処理装置
(CPU)3、入力部4、メモリ5、出力部6及びタイ
ミング調整カウンタ部7よりなり、入力データを入力部
4に入力し、CPU3の制御によりメモリ5により入力
データを一時保持させた後、メモリ5から出力部を介し
てデータを出力する構成とされている。タイミング調整
カウンタ部7は、時刻情報出力回路1から入力される基
準クロックをカウントし、そのカウント結果に基づいて
出力部6のタイミング調整を行う。The output data synchronizing circuit 2 comprises a central processing unit (CPU) 3, an input unit 4, a memory 5, an output unit 6, and a timing adjustment counter unit 7. The input data is input to the input unit 4, and the control of the CPU 3 is performed. After the input data is temporarily held by the memory 5, the data is output from the memory 5 via the output unit. The timing adjustment counter unit 7 counts the reference clock input from the time information output circuit 1 and adjusts the timing of the output unit 6 based on the count result.
【0014】図2は図1の各部の信号を示すタイムチャ
ートである。図1の時刻情報出力回路1は、図2(A)
に示す時刻情報、図2(B)に示すタイミングパルス及
び図2(C)に示す基準クロックをそれぞれ発生して出
力データ同期回路2に入力する。図2(D)は入力部4
に入力される入力データ、図2(E)は出力部6から出
力される出力データ、図2(F)はタイミング調整カウ
ンタ部7により制御される出力部6の出力タイミングを
示す。出力部6の出力タイミングは、図2(F)に示す
ように、時刻情報出力回路1から入力される同図(B)
のタイミングパルスに比べて時間T1だけ遅延されてい
る。FIG. 2 is a time chart showing signals at various parts in FIG. The time information output circuit 1 shown in FIG.
2B, the timing pulse shown in FIG. 2B, and the reference clock shown in FIG. 2C are generated and input to the output data synchronization circuit 2. FIG. 2D shows the input unit 4.
2 (E) shows the output data output from the output unit 6, and FIG. 2 (F) shows the output timing of the output unit 6 controlled by the timing adjustment counter unit 7. The output timing of the output unit 6 is, as shown in FIG. 2F, input from the time information output circuit 1 in FIG.
Is delayed by the time T1 as compared with the timing pulse of (1).
【0015】次に、図1の実施の形態の動作について図
2のタイミングチャートを併せ参照して説明する。時刻
情報出力回路1は図2(A)に示す時刻情報と、この時
刻情報に同期した同図(B)に示すタイミングパルス
と、同図(C)に示す基準クロックとをそれぞれ発生
し、出力データ同期回路2に入力している。Next, the operation of the embodiment of FIG. 1 will be described with reference to the timing chart of FIG. The time information output circuit 1 generates the time information shown in FIG. 2A, the timing pulse shown in FIG. 2B synchronized with the time information, and the reference clock shown in FIG. It is input to the data synchronization circuit 2.
【0016】一方、入力部4に図2(D)に示す入力デ
ータが入力されると、入力部4はそのフレーム情報を検
出してCPU3へ出力する。CPU3はこの入力フレー
ム情報に従って生成した書き込みアドレス信号をメモリ
5に入力し、入力部4から取り出されたデータをメモリ
5に記憶させる。次に、CPU3は、時刻情報出力回路
1より図2(B)に示すタイミングパルスが入力された
のをトリガにし、時刻情報出力回路1より入力される時
刻情報(図2(A))を読み込み、そのフレーム番号に
対応したメモリ5内のデータを検索して読み出しアドレ
ス信号を生成してメモリ5に供給し、メモリ5から出力
部6へデータを出力させる。On the other hand, when the input data shown in FIG. 2D is input to the input unit 4, the input unit 4 detects the frame information and outputs it to the CPU 3. The CPU 3 inputs the write address signal generated in accordance with the input frame information to the memory 5 and stores the data extracted from the input unit 4 in the memory 5. Next, the CPU 3 reads the time information (FIG. 2A) input from the time information output circuit 1 using the timing pulse shown in FIG. 2B input from the time information output circuit 1 as a trigger. Then, the data in the memory 5 corresponding to the frame number is searched, a read address signal is generated and supplied to the memory 5, and the data is output from the memory 5 to the output unit 6.
【0017】タイミング調整カウンタ部7は、時刻情報
出力回路1より入力される基準クロック(図2(C))
を、タイミングパルス(図2(B))及びCPU3から
の出力タイミング信号に基づいてカウントし、それに基
づきタイミング信号を出力部6に出力してデータを図2
(F)に示すタイミングで出力させる。ここでは、時刻
情報出力回路1よりの時刻情報(図2(A))に対し
て、時間T1だけ遅れた位相関係で同期したデータが図
2(E)に示すように出力される。The timing adjustment counter section 7 supplies a reference clock input from the time information output circuit 1 (FIG. 2C).
Is counted based on the timing pulse (FIG. 2B) and the output timing signal from the CPU 3, and based on this, a timing signal is output to the output unit 6 and the data is output as shown in FIG.
Output at the timing shown in (F). Here, data synchronized with the time information (FIG. 2A) from the time information output circuit 1 with a phase relationship delayed by the time T1 is output as shown in FIG. 2E.
【0018】次に、図2(B)に示すタイミングパルス
と同図(C)に示す基準クロックと同図(F)に示す出
力タイミングとの関係について、図3と共に更に詳細に
説明する。CPU3は時刻情報出力回路1より出力され
た図3(B)に示すタイミングパルスが入力された時刻
T2から処理を開始し、時刻T3で処理を終了する。こ
の時刻T2からT3までの時間が、CPU3の最大処理
時間である。CPU3はこの最大処理時間内で、時刻情
報出力回路1からのタイミングパルスにより時刻情報
(図2(A))を読み込む処理、メモリ5に記憶されて
いるデータの中から出力すべきデータの検索処理、メモ
リ5に記憶されているデータの出力処理などを行う。Next, the relationship between the timing pulse shown in FIG. 2B, the reference clock shown in FIG. 2C, and the output timing shown in FIG. 2F will be described in more detail with reference to FIG. The CPU 3 starts the process at time T2 when the timing pulse shown in FIG. 3B output from the time information output circuit 1 is input, and ends the process at time T3. The time from the time T2 to T3 is the maximum processing time of the CPU 3. The CPU 3 reads the time information (FIG. 2A) by the timing pulse from the time information output circuit 1 within this maximum processing time, and searches for the data to be output from the data stored in the memory 5. , Output processing of data stored in the memory 5, and the like.
【0019】出力部6は図3に示す時刻T3から時刻T
4までの期間、送出ビット処理を行う。時刻T3及びT
4のタイミング制御及び出力部6へのタイミング制御
は、タイミング調整カウンタ部7において行われる。タ
イミング調整カウンタ部7は、時刻情報出力回路1から
出力されるタイミングパルス(図2(B)、図3
(B))と基準クロック(図2(C)、図3(C))及
びCPU3からの出力制御信号を受け、出力部6に対し
て送出ビット処理のタイミング制御を行う。The output unit 6 operates from time T3 shown in FIG.
Transmission bit processing is performed for a period up to 4. Times T3 and T
The timing control of 4 and the timing control to the output unit 6 are performed by the timing adjustment counter unit 7. The timing adjustment counter unit 7 outputs a timing pulse (FIG. 2B, FIG.
(B)), the reference clock (FIGS. 2C and 3C), and the output control signal from the CPU 3, and controls the output unit 6 for the timing of transmission bit processing.
【0020】上記の送出ビット処理は、タイミング調整
カウンタ部7において、基準クロック(図2(C)、図
3(C))をもとに決まったカウント数にて行うように
する。タイミング調整カウンタ部7は、時刻T2で上記
タイミングパルスが入力された時刻T2から上記基準ク
ロックのカウントを開始し、送出ビット処理時間に必要
な決まったカウント数だけ基準クロックをカウントした
時刻T4で、出力タイミング信号を出力する。これによ
り、常に図3(F)に示すように時刻T4で出力部6か
らデータを送出させることが可能となる。The above-mentioned transmission bit processing is performed by the timing adjustment counter unit 7 at a count value determined based on the reference clock (FIG. 2C, FIG. 3C). The timing adjustment counter unit 7 starts counting the reference clock from time T2 when the timing pulse is input at time T2, and counts the reference clock by a predetermined count required for the transmission bit processing time at time T4. Outputs the output timing signal. This makes it possible to always send data from the output unit 6 at time T4 as shown in FIG.
【0021】この実施の形態では、出力データ同期回路
2から出力する同期データ出力は、CPU3の最大処理
時間経過後、時刻情報出力回路1から入力される基準ク
ロック(図2(C)、図3(C))を一定数カウントし
たタイミングで送出されるため、時刻情報出力回路1か
ら出力される基準クロックの安定度に従った高精度な同
期精度を実現することができる。In this embodiment, the synchronization data output from the output data synchronization circuit 2 is based on the reference clock (FIG. 2C, FIG. 3C) input from the time information output circuit 1 after the maximum processing time of the CPU 3 has elapsed. Since (C)) is transmitted at the timing of counting a certain number, it is possible to realize high-precision synchronization accuracy in accordance with the stability of the reference clock output from the time information output circuit 1.
【0022】また、実際に出力する時刻T4よりも(T
4−T2)時間分(すなわち、図2の時間T1)だけ早
く時刻情報出力回路1から出力データ同期回路2に時刻
情報、タイミングパルス及び基準クロックを入力してい
るため、小規模の回路構成にて高精度にデータ出力を行
うことができる。特に、タイミング調整カウンタ部7に
おいては、(T4−T2)時間を基準クロックにてカウ
ントして求めればよいため、回路規模を小さくすること
ができる。Also, the time (T
4-T2) Since the time information, the timing pulse, and the reference clock are input from the time information output circuit 1 to the output data synchronization circuit 2 earlier by the time (that is, the time T1 in FIG. 2), the circuit configuration becomes smaller. Data can be output with high accuracy. In particular, in the timing adjustment counter unit 7, since the time (T4−T2) may be obtained by counting with the reference clock, the circuit scale can be reduced.
【0023】次に、本発明の第2の実施の形態について
説明する。図4は本発明になるデータ送出回路の第2の
実施の形態のブロック図を示す。同図中、図1と同一構
成部分には同一符号を付し、その説明を省略する。図4
において、N個の出力データ同期回路81〜8Nはそれぞ
れ同一構成で、例えば図1の出力データ同期回路2と同
じ構成とされ、それぞれ時刻情報出力回路1から前記し
た時刻情報、タイミングパルス及び基準クロックが共通
に入力される。Next, a second embodiment of the present invention will be described. FIG. 4 is a block diagram showing a data transmission circuit according to a second embodiment of the present invention. In the figure, the same components as those of FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. FIG.
In the output data synchronization circuit 8 1 to 8 N of N are respectively the same configuration, for example, the same structure as the output data synchronization circuit 2 of FIG. 1, the time information from said each time information output circuit 1, and the timing pulses A reference clock is commonly input.
【0024】一方、出力データ同期回路81〜8Nは、入
力データとして、チャンネル(ch)1〜chNの入力
データ#1〜#Nが別々に入力される。これにより、c
h1〜chNの出力データ同期回路81〜8Nは、入力デ
ータ#1〜#Nを別々に入力され、入力データ中に含ま
れるフレーム情報を読み込むと共にメモリに入力データ
を一時記憶し、時刻情報出力回路1から入力された時刻
情報、タイミングパルス及び基準クロックに基づいて、
時刻情報のフレーム番号に同期したフレーム番号のデー
タをそれぞれ出力する。On the other hand, the output data synchronization circuit 8 1 to 8 N as input data, a channel (ch) 1~chN input data #. 1 to # N of the input separately. This gives c
Output data synchronization circuit 8 1 to 8 N of h1~chN is input to the input data #. 1 to # N separately, temporarily stores the input data into the memory together with the read frame information included in the input data, time information Based on the time information, timing pulse and reference clock input from the output circuit 1,
The data of the frame number synchronized with the frame number of the time information is output.
【0025】従って、入力データ#1〜入力データ#N
が非同期に、それぞれ対応して設けられた出力データ同
期回路81〜8Nに入力されたとしても、出力データ同期
回路81〜8Nからは、時刻情報出力回路1から入力され
た時刻情報に同期し、かつ、互いに同期したデータを送
出することができる。この実施の形態のように、多くの
チャンネル構成にした場合は、タイミング調整カウンタ
部7が簡単な構成であることが、システム全体において
より有効となる。Therefore, input data # 1 to input data #N
Time information but asynchronously, even if they are input to the output data synchronization circuit 8 1 to 8 N provided corresponding, from the output data synchronization circuit 8 1 to 8 N, which is input from the time information output circuit 1 And data synchronized with each other. When a large number of channels are configured as in this embodiment, the simple configuration of the timing adjustment counter unit 7 is more effective in the entire system.
【0026】[0026]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1の時刻情報出力回路1は、内部に高安
定な発振器を搭載し、GPSに同期した時刻情報、タイ
ミングパルス及び基準クロックを発生する。ポケットベ
ルシステムにおいては、出力データのフレーム構成が
1.875秒間隔に規定されているため、時刻情報出力
回路1が出力するタイミングパルスは、1.875秒間
隔のパルス信号とされている。時刻情報については、
1.875秒毎にカウントするフレーム情報であり、時
刻と同期している。例えば毎時0分15秒は7フレーム
(1.875秒×7=15秒)である。また、上記基準
クロックは、実際に出力するデータの伝送速度である6
400Hzと同じ6400Hzである。Next, embodiments of the present invention will be described with reference to the drawings. The time information output circuit 1 shown in FIG. 1 includes a highly stable oscillator therein, and generates time information, a timing pulse, and a reference clock synchronized with GPS. In the pager system, since the frame configuration of the output data is defined at 1.875 seconds intervals, the timing pulse output from the time information output circuit 1 is a pulse signal at 1.875 seconds intervals. For time information,
The frame information is counted every 1.875 seconds, and is synchronized with the time. For example, 0 minutes 15 seconds every hour is 7 frames (1.875 seconds × 7 = 15 seconds). The reference clock is a transmission speed of data to be actually output.
6400 Hz which is the same as 400 Hz.
【0027】図1の出力データ同期回路2は、前述した
ように入力データ(ポケットベルシステムでは例えば中
央局からの呼び出し信号)を入力部4で読み込み、入力
データに含まれるフレーム番号をCPU3に出力する。
CPU3は入力されたフレーム番号に従って書き込みア
ドレスを生成してメモリ5へ供給し、メモリ5に入力デ
ータを書き込ませる。ここで、時刻情報出力回路1から
入力される1.875秒間隔のタイミングパルスを割込
み信号として、出力データ同期回路2内のCPU3が処
理を開始する。CPU3は割込み信号を検出し、次に入
力するフレーム番号を時刻情報より読み込む。The output data synchronization circuit 2 shown in FIG. 1 reads input data (for example, a call signal from a central office in the case of a pager system) by the input section 4 and outputs a frame number included in the input data to the CPU 3 as described above. I do.
The CPU 3 generates a write address according to the input frame number, supplies the write address to the memory 5, and causes the memory 5 to write the input data. Here, the CPU 3 in the output data synchronizing circuit 2 starts processing using the timing pulse at an interval of 1.875 seconds input from the time information output circuit 1 as an interrupt signal. The CPU 3 detects the interrupt signal and reads the next input frame number from the time information.
【0028】次に、CPU3は、読み込んだフレーム番
号の時刻に出力すべきデータがメモリ5内に記憶されて
いるか検索し、メモリ5内に記憶されているときはその
データをメモリ3から読み出す。ここまでのCPU3の
処理は最大で図3に示した(T3−T2)の時間でなけ
ればならない。予め処理の最大時間を定めておく必要が
ある。このCPU処理の最大時間をより短く設定するこ
とにより、タイミング調整カウンタ部7にてカウントす
るカウント数を少なくすることができ、より小規模にて
回路を構成することができる。Next, the CPU 3 searches whether data to be output at the time of the read frame number is stored in the memory 5, and reads out the data from the memory 3 when the data is stored in the memory 5. The processing of the CPU 3 so far must be the maximum time (T3-T2) shown in FIG. It is necessary to determine the maximum processing time in advance. By setting the maximum time of the CPU processing to be shorter, the number of counts counted by the timing adjustment counter unit 7 can be reduced, and a smaller circuit can be configured.
【0029】CPU処理時間を短くする方法として考え
られるのは、一度に1フレーム分のデータを出力バッフ
ァ等に出力するのではなく、ハードとのフラグのやり取
りにて8ビット毎のデータ出力を行う方法である。この
場合は、タイミングパルス入力からのCPU処理時間
(T3−T2)を短くすることができ、これにより、タ
イミング調整カウンタ部7でカウントする時刻T2から
時刻T4までの期間のカウント数を少なくできるから、
タイミング調整カウンタ部7の構成をより小規模にする
ことができる。As a method of shortening the CPU processing time, one frame of data is not output to an output buffer or the like at a time, but data is output in units of 8 bits by exchanging flags with hardware. Is the way. In this case, the CPU processing time (T3−T2) from the input of the timing pulse can be shortened, whereby the number of counts in the period from time T2 to time T4 counted by the timing adjustment counter unit 7 can be reduced. ,
The configuration of the timing adjustment counter unit 7 can be made smaller.
【0030】この実施例では、メモリ5より出力された
8ビットのパラレルデータをシリアルデータに変換して
出力する必要があるが、8ビットのパラレルデータをシ
リアルデータに変換するためのカウント数は常に一定で
あるため、データを出力するタイミングを正確に調整す
ることができる。In this embodiment, it is necessary to convert the 8-bit parallel data output from the memory 5 to serial data and output it. However, the count for converting the 8-bit parallel data to serial data is always Since it is constant, the timing for outputting data can be adjusted accurately.
【0031】出力部6はタイミング調整カウンタ部7が
前記タイミングパルスが入力されてから基準クロックの
カウントを開始し、決められたカウント数までカウント
する間にCPU3からのデータ出力に関する初期処理を
行い、その後は8ビットのパラレルデータをシリアルデ
ータに変換する処理を行って、出力すべきデータを基準
クロックに従って出力する。これらのタイミング調整
は、タイミング調整カウンタ部7により行われる。タイ
ミング調整カウンタ部7は、時刻情報出力回路1より入
力される基準クロックをクロックとし、タイミングパル
ス及びCPU3からの出力制御を基準とし、カウントを
行い、出力部6に対してパラレル/シリアル変換のタイ
ミング制御を行う。The output section 6 starts counting the reference clock after the timing adjustment counter section 7 receives the timing pulse, and performs an initial process relating to data output from the CPU 3 while counting up to a predetermined count number. Thereafter, a process of converting 8-bit parallel data into serial data is performed, and data to be output is output according to a reference clock. These timing adjustments are performed by the timing adjustment counter unit 7. The timing adjustment counter unit 7 counts the clock based on the reference clock input from the time information output circuit 1, based on the timing pulse and the output control from the CPU 3, and outputs the parallel / serial conversion timing to the output unit 6. Perform control.
【0032】従って、タイミング調整カウンタ部7にお
いては、タイミングパルスから出力すべきタイミングま
で基準クロックを一定数カウントすればよいため、時刻
情報出力回路1が出力タイミングよりも少し前にタイミ
ングパルスを出力することにより、タイミング調整カウ
ンタ部7のカウント数を少なくできるから、小規模な回
路構成で基準信号に同期したデータ出力ができる。Therefore, in the timing adjustment counter section 7, since the reference clock needs to be counted a fixed number from the timing pulse to the output timing, the time information output circuit 1 outputs the timing pulse slightly before the output timing. As a result, the count number of the timing adjustment counter unit 7 can be reduced, so that data can be output in synchronization with the reference signal with a small circuit configuration.
【0033】また、出力するデータの伝送速度が640
0Hzである場合、基準クロックの周波数を伝送速度と
同じ6400Hzとした場合は、基準クロックを出力デ
ータの伝送速度に分周するためのカウント処理が不要で
あることから、タイミング調整カウンタ部7によるカウ
ンタ数を最小限にすることができるため、小規模な回路
構成にできる。また、時刻情報出力回路1から出力され
る6400Hzの基準クロックは、GPSに同期したク
ロックであるため、高安定、高精度なクロックであり、
この基準クロックを基準にタイミング調整カウンタ部7
が動作し、出力部6を制御しているため、高精度に同期
したデータの出力ができる。The transmission speed of the output data is 640.
When the frequency is 0 Hz, and when the frequency of the reference clock is 6400 Hz, which is the same as the transmission speed, there is no need to perform a count process for dividing the reference clock to the transmission speed of the output data. Since the number can be minimized, a small-scale circuit configuration can be achieved. Further, since the 6400 Hz reference clock output from the time information output circuit 1 is a clock synchronized with GPS, it is a highly stable and highly accurate clock,
The timing adjustment counter unit 7 is based on the reference clock.
Operates and controls the output unit 6, so that synchronized data can be output with high accuracy.
【0034】[0034]
【発明の効果】以上説明したように、本発明によれば、
GPSの利用により通常の水晶発振器よりも高精度の時
刻情報、タイミングパルス及び基準クロックを発生し
て、入力データをタイミングパルス及び基準クロックに
同期して出力するようにしたため、従来に比し高精度に
タイミングパルス及び基準クロックに同期したデータを
送出することができる。As described above, according to the present invention,
The use of GPS generates time information, timing pulses, and a reference clock with higher precision than a normal crystal oscillator, and outputs input data in synchronization with the timing pulse and the reference clock. , Data synchronized with the timing pulse and the reference clock can be transmitted.
【0035】また、本発明によれば、出力部からデータ
が送出されるタイミングよりもタイミングパルス入力後
基準クロックを所定の一定数カウントするまでの僅かな
期間だけ早いタイミングで時刻情報を出力するようにし
たため、タイミング調整をするためのカウンタ手段のカ
ウント数を少なくできるため、出力手段の回路構成を小
規模で実現できる。更に、時刻情報出力手段から出力さ
れる基準クロックを出力データの伝送速度と同じ周波数
とすることにより、カウント手段のカウント数を最小限
にすることができ、これにより回路構成を小規模化する
ことができる。Further, according to the present invention, the time information is output at a timing earlier than the timing at which the data is transmitted from the output unit, by a slight period until the reference clock is counted by a predetermined constant number after the input of the timing pulse. Since the number of counts of the counter means for adjusting the timing can be reduced, the circuit configuration of the output means can be realized on a small scale. Furthermore, by setting the reference clock output from the time information output means to the same frequency as the transmission speed of the output data, the number of counts of the count means can be minimized, thereby reducing the circuit configuration. Can be.
【図1】本発明の第1の実施の形態のブロック図であ
る。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図2】図1の各部の信号のタイミングチャートであ
る。FIG. 2 is a timing chart of signals of respective units in FIG.
【図3】図1の要部の動作を説明するタイミングチャー
トである。FIG. 3 is a timing chart illustrating an operation of a main part of FIG. 1;
【図4】本発明の第2の実施の形態のブロック図であ
る。FIG. 4 is a block diagram of a second embodiment of the present invention.
1 時刻情報出力回路 2、81〜8N 出力データ同期回路 3 中央処理装置(CPU) 4 入力部 5 メモリ 6 出力部 7 タイミング調整カウンタ部1 time information output circuit 2, 8 1 to 8 N output data synchronizing circuit 3 central processing unit (CPU) 4 input unit 5 memory 6 output section 7 timing adjustment counter
Claims (3)
レーム番号を検出する入力部と、 前記入力部からの前記入力データを一時記憶するメモリ
と、 前記フレーム番号を含む時刻情報と、該フレーム番号の
値の変化に同期したタイミングパルスと、該タイミング
パルスの周波数よりも高周波数の基準クロックを、全地
球測位システムを利用したクロックに従って発生出力す
る時刻情報出力手段と、 前記入力部より入力された前記入力データのフレーム番
号に対応する第1のアドレス信号を生成して該入力部よ
りの入力データを前記メモリに記憶させ、前記時刻情報
出力手段の出力信号に基づいて生成した第2のアドレス
信号により該メモリの記憶データを読み出す制御手段
と、 前記メモリから読み出されたデータを、前記時刻情報出
力手段からのタイミングパルス及び基準クロックと前記
制御手段の出力信号とから前記タイミングパルス及び基
準クロックに同期して送出する出力手段とを有すること
を特徴とするデータ送出回路。An input unit for detecting the frame number from input data including a frame number; a memory for temporarily storing the input data from the input unit; time information including the frame number; A timing pulse synchronized with the change of the value, a time information output means for generating and outputting a reference clock having a higher frequency than the frequency of the timing pulse in accordance with a clock using the global positioning system, and A first address signal corresponding to a frame number of input data is generated, input data from the input unit is stored in the memory, and a second address signal generated based on an output signal of the time information output unit is used. Control means for reading data stored in the memory; and time information output means for reading data read from the memory. Data transmission circuit, characterized in that from a et of timing pulses and the reference clock and the output signal of the control means and an output means for delivering in synchronization with the timing pulse and the reference clock.
手段からなる出力データ同期回路が複数並列に設けら
れ、該複数の出力データ同期回路内の各入力部には互い
に異なる入力データが入力され、該複数の出力データ同
期回路には前記時刻情報出力手段から前記時刻情報、タ
イミングパルス及び基準クロックが共通に入力されるこ
とを特徴とする請求項1記載のデータ送出回路。2. A plurality of output data synchronization circuits each comprising said input section, memory, control means and output means, are provided in parallel, and different input data are input to respective input sections in said plurality of output data synchronization circuits. 2. A data transmission circuit according to claim 1, wherein said time information, timing pulse and reference clock are commonly input to said plurality of output data synchronization circuits from said time information output means.
から送出するデータの伝送速度と同一周波数の前記基準
クロックを前記時刻情報及びタイミングパルスと共に出
力する手段であり、 前記制御手段は、前記入力部より入力された前記入力デ
ータのフレーム番号に対応する第1のアドレス信号を生
成して該入力部よりの入力データを前記メモリに記憶さ
せ、前記時刻情報出力手段からの前記タイミングパルス
をトリガにし、前記時刻情報を読み込みそのフレーム番
号に対応して生成した前記第2のアドレス信号により前
記メモリの記憶データを読み出す中央処理装置であり、 前記出力手段は、前記時刻情報出力手段からの前記タイ
ミングパルス入力時点から前記基準クロックを所定の一
定数カウントしてタイミング制御信号を出力するカウン
タ手段と、該カウンタ手段からのタイミング制御信号に
より前記メモリからのデータを出力する出力部とよりな
ることを特徴とする請求項1又は2記載のデータ送出回
路。3. The time information output means is means for outputting the reference clock having the same frequency as the transmission rate of data transmitted from the output means together with the time information and the timing pulse. A first address signal corresponding to a frame number of the input data input from the unit is generated, the input data from the input unit is stored in the memory, and the timing pulse from the time information output unit is used as a trigger. A central processing unit that reads the time information and reads data stored in the memory by the second address signal generated in accordance with the frame number; and the output unit includes the timing pulse from the time information output unit. A counter that outputs a timing control signal by counting a predetermined constant number of the reference clock from an input time point Motor means and the data transmission circuit according to claim 1, wherein the more becomes possible output unit for outputting data from the memory by the timing control signal from said counter means.
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JPH10224332A true JPH10224332A (en) | 1998-08-21 |
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