JPH10207915A - Logic circuit delay estimating device - Google Patents

Logic circuit delay estimating device

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JPH10207915A
JPH10207915A JP9009356A JP935697A JPH10207915A JP H10207915 A JPH10207915 A JP H10207915A JP 9009356 A JP9009356 A JP 9009356A JP 935697 A JP935697 A JP 935697A JP H10207915 A JPH10207915 A JP H10207915A
Authority
JP
Japan
Prior art keywords
delay time
circuit
logic
relational expression
unit
Prior art date
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Pending
Application number
JP9009356A
Other languages
Japanese (ja)
Inventor
Masaru Hattori
大 服部
Takafumi Nakashiba
孝文 中柴
Masahiko Toyonaga
昌彦 豊永
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP9009356A priority Critical patent/JPH10207915A/en
Publication of JPH10207915A publication Critical patent/JPH10207915A/en
Pending legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To estimate the delay time of a circuit described at a register transfer level. SOLUTION: A hardware description language(HDL) analytic means 101 extracts combined circuits from a circuit HDL 110 described in the HDL and generates a circuit element connecting relation expression 111 expressing the connecting relation of circuit elements. At a delay time estimating means 102, a maximum value 112 of estimated value is calculated. At a discrimination control means 103, the maximum value 112 is compared with a reference value 113. When the maximum value 112 is larger, a logic circuit 114 is generated by a logic synthesizing means 104. At a delay time calculating means 105, the delay time of logic circuit 114 is calculated and defined as a minimum value 115 of estimated value.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体集積回路の論
理設計の際に用いられる論理回路推定技術、特に遅延推
定技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for estimating a logic circuit used in designing a logic of a semiconductor integrated circuit, and more particularly to a technique for estimating a delay.

【0002】[0002]

【従来の技術】論理回路の設計において、大規模化する
LSIの設計工数増大の問題に対処するため、トップダ
ウン設計手法が用いられている。
2. Description of the Related Art In designing a logic circuit, a top-down design method is used in order to cope with a problem of an increase in the number of design steps of an LSI which is increasing in scale.

【0003】トップダウン設計手法では、設計する回路
をハードウェア記述言語(HDL)を用いてレジスタ転
送レベルで記述し、論理合成により論理回路を自動生成
する。HDLによる記述は、論理回路の相互接続の記述
よりも抽象的に機能レベルで記述できるため、回路の可
読性が向上し設計の容易化が行なえる。さらに実現の手
段と論理設計とを独立できることで、回路の再利用が容
易になる。
In the top-down design method, a circuit to be designed is described at a register transfer level using a hardware description language (HDL), and a logic circuit is automatically generated by logic synthesis. Since the description in HDL can be described at a functional level in a more abstract manner than the description of the interconnection of logic circuits, the readability of the circuit is improved and the design can be simplified. Further, since the implementation means and the logic design can be made independent, the circuit can be easily reused.

【0004】論理合成においては、HDLによるレジス
タ転送レベルの記述から、論理式への変換、論理式の最
適化、論理ゲートへの変換を行ない、論理回路が生成さ
れる。しかし、論理合成には多くの時間を必要とし、生
成された論理回路が設計仕様を満たさない場合、HDL
記述を変更し、繰り返し論理合成を行なうため、設計期
間が長くなるという問題がある。
In the logic synthesis, a description of a register transfer level in HDL is converted into a logical expression, a logical expression is optimized, and a logical gate is converted to generate a logical circuit. However, logic synthesis requires a lot of time, and if the generated logic circuit does not satisfy the design specifications, HDL
Since the description is changed and the logic synthesis is performed repeatedly, there is a problem that the design period becomes longer.

【0005】この問題を解決するための手法の1つとし
て、論理合成の処理時間より短い時間で論理合成により
生成される論理回路の性能を推定し、設計制約違反が起
こりうる部分のHDL記述を変更し、論理合成の回数を
削減する方法がある。
As one of the methods for solving this problem, the performance of a logic circuit generated by logic synthesis is estimated in a time shorter than the processing time of logic synthesis, and an HDL description of a portion where a design constraint violation may occur is performed. There is a method to change the number of logic synthesis.

【0006】例えば、論理回路の性能の1つにはパスの
遅延時間があり、回路中の全てのパスのうち最大の遅延
時間を有するクリティカルパスを推定により特定できれ
ば、HDL記述の変更によりクリティカルパスの遅延時
間を小さくすることで、設計の後戻りの回数を削減する
ことができる。
For example, one of the performances of a logic circuit is a path delay time. If a critical path having the maximum delay time among all paths in a circuit can be specified by estimation, the critical path is changed by changing the HDL description. By reducing the delay time, the number of design regressions can be reduced.

【0007】遅延時間を推定する場合に、HDLで記述
された回路を2入力のAND、OR論理ゲートのみを用
いて論理回路に変換し、遅延時間を算出する方法があ
る。また、回路中のパスを、加算や乗算などの演算子の
種類とビット幅を要素とする項の和で表現し、項毎に変
換表より演算子の種類とビット幅に対応する遅延時間に
変換し、遅延時間を推定する方法がある。
When estimating a delay time, there is a method of converting a circuit described in HDL into a logic circuit using only two-input AND and OR logic gates, and calculating the delay time. In addition, the path in the circuit is expressed as the sum of terms that use the type of operator such as addition or multiplication and the bit width as elements, and for each term, the delay time corresponding to the type of operator and the bit width is calculated from the conversion table. There is a method of converting and estimating the delay time.

【0008】[0008]

【発明が解決しようとする課題】論理合成においては、
設計制約や論理合成手段の最適化の性能限界により生成
される回路が異なり、HDLで記述された回路に含まれ
る1つのパスに対し複数の遅延時間の候補が存在する。
SUMMARY OF THE INVENTION In logic synthesis,
The generated circuit differs depending on the design constraint and the performance limit of the optimization of the logic synthesis means, and there are a plurality of delay time candidates for one path included in the circuit described in HDL.

【0009】しかしながら、従来の遅延時間推定装置で
は、パスの遅延時間の候補の最大値、もしくは、回路の
設計制約を考慮しない1つの推定値しか得ることができ
ず、推定値と実際に論理合成で生成された回路の遅延時
間との間に差が生じる場合がある。
However, the conventional delay time estimating apparatus can obtain only the maximum value of path delay time candidates or one estimated value that does not take into account circuit design constraints. There may be a difference between the delay time of the circuit generated in step (1).

【0010】本発明は、パスの遅延時間の候補の最大値
と最小値を推定することで、推定値と実際の値との間に
差が生じる場合でも差の範囲を限定できる論理回路遅延
推定装置を提供することを目的とする。
The present invention estimates a maximum value and a minimum value of path delay time candidates, so that even if a difference occurs between the estimated value and the actual value, a logic circuit delay estimation can be limited. It is intended to provide a device.

【0011】[0011]

【課題を解決するための手段】本発明の論理回路遅延推
定装置は、HDLにより記述された回路を解析し、組合
せ回路部分を抽出し、演算子と入出力信号を回路要素と
する回路要素接続関係式を出力するHDL解析手段と、
前記回路要素接続関係式を木構造で表現したときのパス
の遅延時間を推定遅延時間の最大値として算出する第1
の遅延時間算出手段と、前記推定遅延時間の最大値と所
定の基準値を比較し、論理合成の実行を制御する判定制
御手段と、前記回路要素接続関係式の表す組合せ回路を
論理合成する論理合成手段と、前記論理合成手段の生成
する論理回路のパスの遅延時間を推定遅延時間の最小値
として算出する第2の遅延時間算出手段と、前記推定最
大値と最小値とを出力する結果出力手段とを有し、入力
されたHDL回路に対し、遅延時間の大きいパスについ
ては論理合成を行ない、パス遅延時間の最大値と最小値
を推定する。
A logic circuit delay estimating apparatus according to the present invention analyzes a circuit described in HDL, extracts a combinational circuit portion, and connects circuit elements using an operator and input / output signals as circuit elements. HDL analysis means for outputting a relational expression,
Calculating a path delay time when the circuit element connection relational expression is represented by a tree structure as a maximum value of the estimated delay time;
Delay time calculating means, judgment control means for comparing the maximum value of the estimated delay time with a predetermined reference value, and controlling execution of logic synthesis, and logic for logically synthesizing a combinational circuit represented by the circuit element connection relational expression. Synthesizing means, second delay time calculating means for calculating a delay time of a path of a logic circuit generated by the logic synthesizing means as a minimum value of the estimated delay time, and a result output for outputting the estimated maximum value and the minimum value Means for performing logic synthesis on a path having a large delay time with respect to the input HDL circuit, and estimating a maximum value and a minimum value of the path delay time.

【0012】本発明の論理回路遅延推定装置は、HDL
により記述された回路を解析し、組合せ回路部分を抽出
し、演算子と入出力信号を回路要素とする回路要素接続
関係式を出力するHDL解析手段と、前記回路要素接続
関係式を木構造で表現したときのパスの遅延時間を推定
遅延時間の最大値として算出する第1の遅延時間算出手
段と、前記回路要素接続関係式より演算の連続回数と入
力重複率とを算出する式特性算出手段と、前記最大遅延
時間と前記演算の連続回数と前記入力重複率とを所定の
基準値を比較し、論理合成の実行を制御する判定制御手
段と、前記回路要素接続関係式の表す組合せ回路を論理
合成する論理合成手段と、前記論理合成手段の生成する
論理回路のパスの遅延時間を推定遅延時間の最小値とし
て算出する第2の遅延時間算出手段と、前記推定最大値
と最小値とを出力する結果出力手段とを有し、入力され
たHDL回路に対し、特定のパスについては論理合成を
行ない、パス遅延時間の最大値と最小値を推定する。
A logic circuit delay estimating apparatus according to the present invention comprises:
HDL analyzing means for analyzing the circuit described by the above, extracting a combinational circuit part, and outputting a circuit element connection relational expression having an operator and an input / output signal as circuit elements, and the circuit element connection relational expression in a tree structure. First delay time calculating means for calculating the delay time of the path when expressed as the maximum value of the estimated delay time, and equation characteristic calculating means for calculating the number of consecutive operations and the input duplication rate from the circuit element connection relational expression A determination control unit that compares a predetermined reference value between the maximum delay time, the number of consecutive operations and the input duplication ratio, and controls execution of logic synthesis; and a combinational circuit represented by the circuit element connection relational expression. Logic synthesis means for performing logic synthesis, second delay time calculation means for calculating a delay time of a path of a logic circuit generated by the logic synthesis means as a minimum value of the estimated delay time, and the estimated maximum value and the minimum value. output And an that result output means, to HDL circuit input, performs logic synthesis for a specific path, estimating the maximum value and the minimum value of the path delay.

【0013】本発明の論理回路遅延推定装置は、HDL
により記述された回路を解析し、組合せ回路部分を抽出
し、演算子と入出力信号を回路要素とする回路要素接続
関係式を出力するHDL解析手段と、前記回路要素接続
関係式を木構造で表現したときのパスの遅延時間を推定
遅延時間の最大値として算出する第1の遅延時間算出手
段と、前記回路要素接続関係式より演算の連続回数と入
力重複率とを算出する式特性算出手段と、前記最大遅延
時間と前記演算の連続回数と前記入力重複率とを用いて
過去の推定結果を検索し、該当関係式の最大値と最小値
の差を推定結果誤差として出力する関係式検索手段と、
前記推定結果誤差と基準値を比較し、論理合成の実行を
制御する判定制御手段と、前記回路要素接続関係式の表
す組合せ回路を論理合成する論理合成手段と、前記論理
合成手段の生成する論理回路のパスの遅延時間を推定遅
延時間の最小値として算出する第2の遅延時間算出手段
と、前記推定最大値と最小値とを保存すると共に出力す
る結果登録出力手段とを有し、入力されたHDL回路に
対し、特定のパスについては論理合成を行ない、パス遅
延時間の最大値と最小値を推定する。
The logic circuit delay estimating apparatus according to the present invention comprises:
HDL analyzing means for analyzing the circuit described by the above, extracting a combinational circuit part, and outputting a circuit element connection relational expression having an operator and an input / output signal as circuit elements, and the circuit element connection relational expression in a tree structure. First delay time calculating means for calculating the delay time of the path when expressed as the maximum value of the estimated delay time, and equation characteristic calculating means for calculating the number of consecutive operations and the input duplication rate from the circuit element connection relational expression And a relational expression search for searching a past estimation result using the maximum delay time, the number of consecutive operations and the input duplication rate, and outputting a difference between a maximum value and a minimum value of the relational expression as an estimation result error. Means,
A determination control unit that compares the estimation result error with a reference value and controls execution of logic synthesis; a logic synthesis unit that performs logic synthesis on a combinational circuit represented by the circuit element connection relational expression; and a logic generated by the logic synthesis unit. A second delay time calculating means for calculating a delay time of a circuit path as a minimum value of the estimated delay time; and a result registration output means for storing and outputting the estimated maximum value and the minimum value. The HDL circuit performs logic synthesis on a specific path and estimates the maximum value and the minimum value of the path delay time.

【0014】[0014]

【発明の実施の形態】以下本発明の実施形態について、
図面を参照して説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below.
This will be described with reference to the drawings.

【0015】(実施の形態1)図1は本実施形態の論理
回路推定装置の構成を示す図である。本装置は、HDL
解析手段101と遅延時間推定手段102と判定制御手
段103と論理合成手段104と遅延時間算出手段10
5と結果出力手段106とから構成される。
(Embodiment 1) FIG. 1 is a diagram showing a configuration of a logic circuit estimating apparatus of the present embodiment. This device is HDL
Analysis means 101, delay time estimation means 102, determination control means 103, logic synthesis means 104, delay time calculation means 10
5 and a result output means 106.

【0016】また、本装置は、HDLを用いてレジスタ
転送レベルで記述された回路情報であるHDL110
と、HDL110に含まれる演算子と組合せ回路の入出
力信号を回路要素として、組合せ回路を表現した回路要
素接続関係式111と、回路要素接続関係式の示す回路
のパス遅延時間の推定最大値となる最大遅延時間112
と、最大遅延時間112と比較する判定基準値113
と、回路要素接続関係式111の表す組合せ回路を論理
合成することにより得られる論理回路114と、回路要
素接続関係式の示す回路のパス遅延時間の推定最小値と
なる最小遅延時間115と、パス遅延時間の推定値の最
大値と最小値を有する推定結果116とを入出力データ
とする。
Further, the present apparatus uses HDL 110 which is circuit information described at the register transfer level using HDL.
And an operator included in the HDL 110 and input / output signals of the combinational circuit as circuit elements, a circuit element connection relational expression 111 expressing the combinational circuit, and an estimated maximum value of the path delay time of the circuit indicated by the circuit element connection relational expression. Maximum delay time 112
And a criterion value 113 to be compared with the maximum delay time 112
A logic circuit 114 obtained by logically synthesizing the combinational circuit represented by the circuit element connection relational expression 111; a minimum delay time 115 which is an estimated minimum value of the path delay time of the circuit indicated by the circuit element connection relational expression; The estimation result 116 having the maximum value and the minimum value of the delay time estimation value is used as input / output data.

【0017】HDL解析手段101は、HDL110の
構文解析を行ない、HDL110に記述されている順序
回路(レジスタ)と組合せ回路とで構成される回路から
レジスタ間の組合せ回路部分を抽出し、回路要素接続関
係式111として出力する。
The HDL analysis means 101 analyzes the syntax of the HDL 110, extracts a combination circuit portion between registers from a circuit composed of a sequential circuit (register) and a combination circuit described in the HDL 110, and connects circuit elements. Output as relational expression 111.

【0018】まず、HDL110に記述されている各信
号の依存関係と、組合せ回路の出力信号としてのレジス
タの入力信号およびHDL110の回路の出力信号と、
組み合わせ回路の入力信号としてのレジスタの出力信号
およびHDL110の回路の入力信号とを抽出する。
First, the dependency of each signal described in the HDL 110, the input signal of the register as the output signal of the combinational circuit and the output signal of the circuit of the HDL 110,
The output signal of the register as the input signal of the combinational circuit and the input signal of the circuit of the HDL 110 are extracted.

【0019】次に、組合せ回路の各出力信号毎に、各信
号の依存関係から、組合せ回路の入出力信号および演算
を回路要素とする回路要素接続関係式111を生成す
る。
Next, for each output signal of the combinational circuit, a circuit element connection relational expression 111 that uses input / output signals and operations of the combinational circuit as circuit elements is generated from the dependency of each signal.

【0020】HDL110が図2に示す記述の場合につ
いて説明する。なお、ここではHDLとして広く知られ
ているVerilog−HDLを用いた例で示している
が、VHDLなどの他のHDLを用いてレジスタ転送レ
ベルで記述された回路であってもよい。
The case where the HDL 110 has the description shown in FIG. 2 will be described. Although an example using Verilog-HDL widely known as HDL is shown here, a circuit described at a register transfer level using another HDL such as VHDL may be used.

【0021】OUT1、OUT2、OUT3は、順序回
路の入力であるので、組合せ回路の出力信号として抽出
され、A、B、C、D、E、F、S、CKは本回路の入
力信号であるので、組合せ回路の入力信号の候補として
抽出される。
OUT1, OUT2, and OUT3 are inputs of the sequential circuit, and are therefore extracted as output signals of the combinational circuit. A, B, C, D, E, F, S, and CK are input signals of the present circuit. Therefore, it is extracted as a candidate for the input signal of the combinational circuit.

【0022】1つの出力信号が依存する信号を順次探索
し、依存する全ての信号が組合せ回路の入力信号候補と
なった場合に、信号の依存関係全体を、出力信号を生成
する組合せ回路を表す回路要素接続関係式とし、全ての
出力信号に対し回路要素接続関係式を求める。図2に示
すHDLの場合の生成された回路要素接続関係式を(数
1)に示す。
A signal on which one output signal depends is sequentially searched, and when all of the dependent signals are input signal candidates for the combinational circuit, the entire signal dependence is represented by a combinational circuit that generates an output signal. A circuit element connection relational expression is obtained as a circuit element connection relational expression for all output signals. (Equation 1) shows the generated circuit element connection relational expression in the case of the HDL shown in FIG.

【0023】[0023]

【数1】 (Equation 1)

【0024】遅延時間推定手段102は、回路要素接続
関係式111の各式についてパス遅延時間を推定し、最
大遅延時間112として出力する。
The delay time estimating means 102 estimates the path delay time for each of the circuit element connection relational expressions 111 and outputs the path delay time as the maximum delay time 112.

【0025】1つの式での推定方法を以下に説明する。
回路要素接続関係式を入力変数を葉、出力変数を根、演
算子を節とする木構造グラフで表す。(数1)の(1)
より求めたグラフを図3に示す。このグラフにおいて、
全ての葉から根までのパスの遅延時間を求める。
An estimation method using one equation will be described below.
The circuit element connection relational expression is represented by a tree structure graph in which input variables are leaves, output variables are roots, and operators are nodes. (1) of (Equation 1)
FIG. 3 shows a graph obtained from the calculation. In this graph,
Find the delay time of the path from all leaves to the root.

【0026】遅延時間はパス上にある節に相当する演算
子の遅延時間の和で求め、全ての葉から根までのパスの
遅延時間のうちの最大値を最大遅延時間とする。演算子
の遅延時間は演算子の種類、ビット幅に応じて求める。
例えば、演算子の種類と、ビット幅を変数とする式とを
項目とする対応表より、演算子の種類に対応する式を求
め、ビット幅を式に代入して遅延時間を求める。(表
1)に示す対応表がある場合、(数1)の(1)の最大
遅延時間を持つパスは、S−26−25−24−20−
OUT1であり、最大遅延時間は1.3nsとなる。
The delay time is obtained by the sum of the delay times of the operators corresponding to the nodes on the path, and the maximum value of the delay times of the paths from all leaves to the root is defined as the maximum delay time. The delay time of the operator is obtained according to the type of the operator and the bit width.
For example, an expression corresponding to the type of the operator is obtained from a correspondence table in which items of the type of the operator and an expression having the bit width as a variable are used, and the delay time is obtained by substituting the bit width into the expression. If there is a correspondence table shown in (Table 1), the path having the maximum delay time of (1) in (Equation 1) is S-26-25-24-20-
OUT1 and the maximum delay time is 1.3 ns.

【0027】[0027]

【表1】 [Table 1]

【0028】以上で求めた最大遅延時間は、従来技術に
おいても同様に求めることができる。
The maximum delay time obtained as described above can be similarly obtained in the prior art.

【0029】判定制御手段103は、最大遅延時間11
2と判定基準値113を比較し、論理合成手段104の
実行を制御する。判定基準値113は、回路の設計制約
に基づき予め与えられた値であり、無視できる最大のパ
スの遅延時間を指定する。例えば、設計制約における最
大動作周波数より求めても良いし、余裕を取るためにマ
ージン分を差し引いた値でもよい。
The judgment control means 103 sets the maximum delay time 11
2 is compared with the judgment reference value 113 to control the execution of the logic synthesizing unit 104. The criterion value 113 is a value given in advance based on circuit design constraints, and specifies the maximum negligible path delay time. For example, the value may be obtained from the maximum operating frequency in the design constraint, or may be a value obtained by subtracting a margin in order to obtain a margin.

【0030】最大遅延時間112が判定基準113より
大きい場合は、論理合成手段104を実行するように制
御し、小さい場合は実行しないように制御する。例え
ば、判定基準113に1nsが指定してある場合、(数
1)の(1)に関しては論理合成手段104を実行す
る。
When the maximum delay time 112 is longer than the criterion 113, the logic synthesizing means 104 is controlled to be executed, and when it is shorter, the logic synthesizing means 104 is controlled not to be executed. For example, when 1 ns is specified as the criterion 113, the logic synthesizing unit 104 is executed with respect to (1) of (Equation 1).

【0031】これにより判定基準値より小さい場合は論
理合成手段を実行する回数を削減でき、論理合成にかか
る時間よりも短い時間で遅延時間の推定が行なえる。一
般的に回路の時間的な性能は、回路に含まれる全ての組
合せ回路のうちの最大遅延時間に依存し、遅延時間の小
さい組合せ回路の影響は少ない。この判定により特定の
組合せ回路は最大の遅延推定値しか得られなくなるが、
遅延時間の小さい回路だけに限定されるため、回路全体
の性能を推定するには影響がなく、推定時間を短縮でき
るため有効である。
Thus, when the value is smaller than the judgment reference value, the number of times of executing the logic synthesizing means can be reduced, and the delay time can be estimated in a time shorter than the time required for the logic synthesis. Generally, the temporal performance of a circuit depends on the maximum delay time of all the combinational circuits included in the circuit, and the effect of a combinational circuit with a small delay time is small. By this determination, the specific combinational circuit can only obtain the maximum delay estimation value,
Since it is limited to only circuits with a small delay time, there is no effect on estimating the performance of the entire circuit, and the estimation time can be shortened, which is effective.

【0032】論理合成手段104は、判定制御手段10
3から実行するように制御されている場合は、回路要素
接続関係式111の示す組合せ回路を論理合成し、論理
回路114を生成する。実行しないように制御されてい
る場合は、何も行なわない。論理合成の方法としては、
論理式の平坦化、最小化、構造化、構造の再編成、論理
ゲートへの変換の過程を持つ方法がある。
The logic synthesizing means 104 includes the judgment control means 10
In the case where the control is executed from step 3, the combinational circuit represented by the circuit element connection relational expression 111 is logically synthesized to generate the logical circuit 114. If it is controlled not to execute, nothing is performed. As a method of logic synthesis,
There is a method that has a process of flattening, minimizing, structuring, reorganizing a structure, and converting it into a logic gate.

【0033】遅延時間算出手段105は、論理回路11
4の全ての入力信号から出力信号までのパスの遅延時間
を求め、そのうちの最大値を最小遅延時間115として
出力する。パスの遅延時間はパス上にある個々の論理ゲ
ートの遅延時間の和として求める。論理ゲートの遅延時
間は論理ゲートの種類と遅延時間を項目に持つ論理ゲー
ト遅延時間対応表より求められる。
The delay time calculating means 105 is provided for the logic circuit 11
4, the delay times of the paths from all the input signals to the output signals are obtained, and the maximum value is output as the minimum delay time 115. The delay time of the path is obtained as the sum of the delay times of the individual logic gates on the path. The delay time of the logic gate can be obtained from a logic gate delay time correspondence table having the type of the logic gate and the delay time as items.

【0034】結果出力手段106は、判定制御手段10
3で論理合成手段を実行した場合は、最大遅延時間11
2を推定値の最大値として、最小遅延時間115を推定
値の最小値として推定結果116を出力する。論理合成
手段を実行しなかった場合は、最大遅延時間112を推
定値の最大値および最小値として推定結果116を出力
する。
The result output means 106 is provided with the judgment control means 10
3, when the logic synthesis means is executed, the maximum delay time 11
2 is the maximum value of the estimated value, and the minimum delay time 115 is the minimum value of the estimated value, and the estimation result 116 is output. If the logic synthesizing unit is not executed, the estimation result 116 is output using the maximum delay time 112 as the maximum and minimum values of the estimated value.

【0035】従来は、HDLを用いてレジスタ転送レベ
ルで記述された入力回路に含まれるパスの最大遅延時間
に相当する推定値しか得ることができなかったが、以上
のように、本実施形態では遅延時間の最大と最小の推定
値を出力することができる。
Conventionally, only an estimated value corresponding to the maximum delay time of a path included in an input circuit described at a register transfer level can be obtained using HDL. However, as described above, in this embodiment, It can output the maximum and minimum estimates of the delay time.

【0036】そして、適切な判定基準値113を与える
ことで、論理合成の回数を削減でき、回路全体の論理合
成を行なうよりも短い時間で推定することができる。
By providing an appropriate judgment reference value 113, the number of times of logic synthesis can be reduced, and estimation can be performed in a shorter time than when logic synthesis of the entire circuit is performed.

【0037】設計においては、得られた推定値の最大値
より設計制約違反の起こりうるパスを特定し、HDL記
述の修正を行なうが、そのうち最大値と最小値の差が小
さいパスは論理合成における最適化による改善が望めな
いことが分かるため、修正箇所の優先付けができ、優先
順位の低い箇所の修正を省くことで設計工数の削減が可
能となる。
In the design, a path that may cause a design constraint violation is specified from the obtained maximum value of the estimated value, and the HDL description is corrected. Of those paths, a path having a small difference between the maximum value and the minimum value is used in logic synthesis. Since it can be seen that the improvement by the optimization cannot be expected, it is possible to prioritize the corrected portions, and it is possible to reduce the design man-hours by omitting the correction of the portion having the lower priority.

【0038】(実施の形態2)本発明の第2の実施形態
の論理回路遅延推定装置の構成を図4に示す。本実施形
態の論理回路遅延推定装置は、HDL解析手段101と
遅延時間推定手段102と式特性算出手段123と判定
制御手段124と論理合成手段104と遅延算出手段1
05と結果出力手段106とから構成される。
(Embodiment 2) FIG. 4 shows the configuration of a logic circuit delay estimating apparatus according to a second embodiment of the present invention. The logic circuit delay estimating apparatus according to the present embodiment includes an HDL analyzing unit 101, a delay time estimating unit 102, an equation characteristic calculating unit 123, a determination control unit 124, a logic synthesizing unit 104, and a delay calculating unit 1.
05 and the result output means 106.

【0039】また本装置は、HDL110と、回路要素
接続関係式111と、最大遅延時間112と、回路要素
接続関係式111から求められる演算連続回数と入力重
複率を有する式特性133と、最大遅延時間112と比
較する遅延時間基準値と演算連続回数と比較する演算連
続回数基準値と入力重複率と比較する入力重複率基準値
とを有する判定基準値134と、論理回路114と、最
小遅延時間115と、推定結果116とを入出力データ
とする。
The present apparatus also has an HDL 110, a circuit element connection relational expression 111, a maximum delay time 112, an equation characteristic 133 having the number of continuous operations and the input duplication rate obtained from the circuit element connection relational expression 111, A judgment reference value 134 having a delay time reference value to be compared with the time 112, an operation continuation number reference value to be compared with the operation continuation number, and an input duplication ratio reference value to be compared with the input duplication rate; a logic circuit 114; 115 and the estimation result 116 are input / output data.

【0040】ただし、HDL解析手段101と遅延時間
推定手段102と論理合成手段104と遅延時間算出手
段105と結果出力手段106、および、HDL110
と回路要素関係式111と最大遅延時間112と論理回
路114と最小遅延時間115と推定結果116は実施
形態1と同じであるため説明は省略する。
However, HDL analysis means 101, delay time estimation means 102, logic synthesis means 104, delay time calculation means 105, result output means 106, and HDL 110
, The circuit element relational expression 111, the maximum delay time 112, the logic circuit 114, the minimum delay time 115, and the estimation result 116 are the same as those in the first embodiment, and a description thereof will be omitted.

【0041】式特性算出手段123は、回路要素接続関
係式より演算連続回数と入力重複率を算出して式特性1
33として出力する。
The equation characteristic calculating means 123 calculates the number of consecutive operations and the input duplication rate from the circuit element connection relational equation, and calculates the equation characteristic 1
Output as 33.

【0042】以下に演算連続回数の算出方法について説
明する。回路要素接続関係式を入力変数を葉、出力変数
を根、演算子を節とした木構造で表現し、葉から根まで
のパスのうち最大遅延時間を持つパスにおいて、同一の
演算子が連続している回数を求め、連続回数の最大値を
その式の演算連続回数とする。例えば、回路要素接続関
係式をグラフで表現したものが図5(a)に示すグラフ
となった場合、A−OUT3のパスが最大遅延時間を持
つパスであるので、演算連続回数は5となる。
Hereinafter, a method of calculating the number of continuous calculations will be described. The circuit element connection relational expression is expressed as a tree structure with input variables as leaves, output variables as roots, and operators as nodes, and the same operator continues in the path from the leaf to the root with the maximum delay time Is calculated, and the maximum value of the number of consecutive times is set as the number of consecutive operations of the equation. For example, when the graph of the circuit element connection relational expression is a graph shown in FIG. 5A, the number of consecutive operations is 5 because the path of A-OUT3 is the path having the maximum delay time. .

【0043】HDLで機能的に回路を記述すると、条件
判断を入れ子構造で記述する場合がある。このときの組
合せ回路の回路要素接続関係式を木構造で表現すると論
理積演算が連続することが自明である。
When a circuit is described functionally in HDL, the condition judgment may be described in a nested structure. When the circuit element connection relational expression of the combinational circuit at this time is expressed by a tree structure, it is obvious that the logical product operation is continuous.

【0044】交換可能な演算が連続する場合、論理合成
の最適化の過程で図5(a)に示すグラフで表現される
回路は、図5(b)に示すグラフのように木構造の再編
成が行なわれ遅延時間が短くなる。加算などの他の交換
可能な演算が連続する場合も同様である。従って演算の
連続回数が論理合成における遅延時間の変化の割合の目
安になると言え、論理合成における遅延時間の変化の割
合が小さいものに対し、論理合成手段104の実行を削
減することができる。
When the interchangeable operations are continuous, the circuit represented by the graph shown in FIG. 5A in the process of optimizing the logic synthesis has a tree structure as shown in FIG. 5B. The knitting is performed and the delay time is reduced. The same applies to the case where other exchangeable operations such as addition continue. Therefore, it can be said that the number of consecutive operations is a measure of the rate of change of the delay time in logic synthesis, and it is possible to reduce the number of executions of the logic synthesis means 104 for those having a small rate of change in the delay time in logic synthesis.

【0045】次に入力重複率の算出方法について説明す
る。回路要素接続関係式111から入力変数の総数と入
力変数の種類数を求め、(数2)の式より入力重複率を
求める。
Next, a method of calculating the input duplication ratio will be described. The total number of input variables and the number of types of input variables are obtained from the circuit element connection relational expression 111, and the input duplication rate is obtained from Expression (2).

【0046】[0046]

【数2】 (Equation 2)

【0047】HDLで記述された回路は可読性が優先さ
れるため冗長項が存在し、論理の最小化が有効である。
論理合成において最小化が行なわれると、遅延時間が小
さくなるため、最小化が行なわれることを判断すること
は有効である。本発明においては入力変数の種類の割合
で、最小化による遅延時間の変化の割合を判断してい
る。例えば、(表2)に示す論理式の場合、遅延時間推
定手段102では全て遅延時間が2.3nsと推定され
るが、最小化の結果では遅延時間が異なっている。よっ
て、入力重複率は論理合成における遅延時間の変化の割
合の目安になると言え、演算連続回数と同様に論理合成
手段の実行の削減が可能となる。
The circuit described in HDL has a redundant term because readability is prioritized, and it is effective to minimize the logic.
If the minimization is performed in the logic synthesis, the delay time is reduced, and it is effective to determine that the minimization is performed. In the present invention, the rate of change in delay time due to minimization is determined based on the rate of the type of input variable. For example, in the case of the logical expression shown in (Table 2), the delay time estimating means 102 all estimates that the delay time is 2.3 ns, but the delay time differs as a result of minimization. Therefore, it can be said that the input duplication ratio is a measure of the rate of change of the delay time in the logic synthesis, and the execution of the logic synthesis means can be reduced in the same manner as the number of continuous operations.

【0048】[0048]

【表2】 [Table 2]

【0049】判定制御手段124は、最大遅延時間11
2と判定基準値134に含まれる遅延時間基準値と比較
し、式特性133に含まれる演算連続回数と判定基準値
134に含まれる演算連続回数基準値と比較し、式特性
133に含まれる入力重複率と判定基準値134に含ま
れる入力重複率基準値と比較し、論理合成手段104を
制御する。(最大遅延時間>遅延時間基準値)かつ
((演算連続回数>演算連続回数基準値)または(入力
重複率<入力重複率基準値))を満たす場合、論理合成
手段104を実行するように制御し、満たさない場合は
実行しないように制御する。これにより遅延時間の小さ
いパスだけでなく、論理合成において遅延時間の変化の
差が小さいパスを論理合成手段の対象から削除すること
ができ、論理合成手段の実行の回数を削減することがで
き、より短い時間での推定が可能となる。
The judgment control means 124 calculates the maximum delay time 11
2 is compared with the delay time reference value included in the criterion value 134, and the number of consecutive operations included in the expression characteristic 133 is compared with the reference value of the number of consecutive operations included in the determination reference value 134. The overlap ratio is compared with the input overlap ratio reference value included in the determination reference value 134 to control the logic synthesizing unit 104. When (maximum delay time> delay time reference value) and ((continuous operation count> continuous operation count reference value) or (input duplication rate <input duplication rate reference value)), control is performed to execute the logic synthesis unit 104. If not, control is not performed. As a result, not only paths with a small delay time but also paths with a small difference in delay time change in logic synthesis can be deleted from the target of the logic synthesis means, and the number of times of execution of the logic synthesis means can be reduced. Estimation in a shorter time becomes possible.

【0050】以上のように、本実施形態では実施形態1
と同様に、パスの遅延時間の最大と最小の推定値を出力
することができ、適切な判定基準値134を与えること
で、最小化や木構造の最適化が行ない難い場合に、実施
形態1よりも論理合成の回数を削減でき、さらに短い時
間で推定することができる。
As described above, in the present embodiment, the first embodiment
Similarly to the first embodiment, it is possible to output the maximum and minimum estimated values of the delay time of the path, and to provide an appropriate determination reference value 134 to minimize the minimization and the optimization of the tree structure. Thus, the number of times of logic synthesis can be reduced, and estimation can be performed in a shorter time.

【0051】(実施の形態3)本発明の第3の実施形態
の論理回路遅延推定装置の構成を図6に示す。本実施形
態の装置は、HDL解析手段101と遅延時間推定手段
102と式特性算出手段123と関係式検索手段144
と判定制御部145と論理合成手段104と遅延時間算
出手段105と結果登録出力手段148とから構成され
る。
(Embodiment 3) FIG. 6 shows a configuration of a logic circuit delay estimating apparatus according to a third embodiment of the present invention. The apparatus according to the present embodiment includes an HDL analysis unit 101, a delay time estimation unit 102, an equation characteristic calculation unit 123, and a relational expression search unit 144.
And a decision control unit 145, a logic synthesis unit 104, a delay time calculation unit 105, and a result registration output unit 148.

【0052】また本装置は、HDL110と、回路要素
接続関係式111と、最大遅延時間112と、式特性1
33と、過去の推定結果を有する推定結果データベース
154と、式特性133を用いて検索された推定結果誤
差を有する検索結果155と、推定結果誤差と比較する
推定結果誤差基準値を有する判定基準値156と、論理
回路114と、最小遅延時間115と、推定結果116
とを入出力データとする。
The present apparatus also has an HDL 110, a circuit element connection relational expression 111, a maximum delay time 112,
33, an estimation result database 154 having past estimation results, a search result 155 having an estimation result error searched using the equation characteristic 133, and a determination reference value having an estimation result error reference value to be compared with the estimation result error 156, the logic circuit 114, the minimum delay time 115, and the estimation result 116
Are input / output data.

【0053】推定結果データベースは、図7に示す回路
要素接続関係式と推定遅延値の最大値と最小値を項目に
持つ表を有する。
The estimation result database has a table having the circuit element connection relational expression shown in FIG. 7 and the maximum value and the minimum value of the estimated delay value as items.

【0054】ただし、HDL解析手段101と遅延時間
推定手段102と式特性算出手段123と論理合成手段
104と遅延時間算出手段105、および、HDL11
0と回路要素関係式111と最大遅延時間112と式特
性133と論理回路114と最小遅延時間115と推定
結果116は、実施形態1または2と同じであるため説
明は省略する。
However, the HDL analyzing means 101, the delay time estimating means 102, the equation characteristic calculating means 123, the logic synthesizing means 104, the delay time calculating means 105, and the HDL 11
Since 0, the circuit element relational expression 111, the maximum delay time 112, the expression characteristic 133, the logic circuit 114, the minimum delay time 115, and the estimation result 116 are the same as those in the first or second embodiment, the description is omitted.

【0055】式検索手段144は、最大遅延時間112
と式特性133に含まれる演算連続回数と入力重複率と
を用いて推定結果データベース154を検索し、この3
つの要素が一致する関係式がデータベース中に存在した
場合、その関係式の推定遅延値の最大値と最小値の差で
ある推定結果誤差を検索結果155として出力する。適
合する関係式がない場合、「該当式なし」を検索結果1
55として出力する。
The expression search means 144 calculates the maximum delay time 112
The estimation result database 154 is searched using the number of consecutive operations and the input duplication rate included in the equation characteristic 133 and
When there is a relational expression in which the two elements match in the database, the estimation result error which is the difference between the maximum value and the minimum value of the estimated delay value of the relational expression is output as the search result 155. If there is no matching relational expression, search result 1 "No corresponding expression"
Output as 55.

【0056】一般的に回路には同じ構成の回路が複数含
まれており、最大遅延時間と演算連続回数と入力重複率
とが一致するような同様の構成を持つ回路が複数含まれ
ていた場合、過去の論理合成の結果を反映して、論理合
成手段の実行の回数を削減することができる。また、推
定結果データベースには別の回路での結果を適用しても
よい。
Generally, a circuit includes a plurality of circuits having the same configuration, and includes a plurality of circuits having the same configuration such that the maximum delay time, the number of continuous operations, and the input duplication ratio match. In addition, the number of executions of the logic synthesizing means can be reduced by reflecting the result of the past logic synthesis. Further, the result of another circuit may be applied to the estimation result database.

【0057】判定制御手段145は、検索結果155に
より論理合成手段104の実行の制御を行なう。検索結
果155が「該当式なし」の場合、論理合成手段104
を実行するように制御する。検索結果155が推定結果
誤差であり、推定結果誤差が判定基準値156より大き
い場合は、論理合成手段104を実行するように制御
し、小さい場合は実行しないように制御する。判定基準
値156は、予め与えられた値で、許容できる遅延時間
の推定誤差を指定する。
The judgment control means 145 controls the execution of the logic synthesizing means 104 based on the search result 155. When the search result 155 is “No corresponding expression”, the logic synthesis unit 104
Is controlled to be executed. When the search result 155 is the estimation result error, and the estimation result error is larger than the determination reference value 156, the control is performed so as to execute the logic synthesis unit 104. The criterion value 156 is a value given in advance, and specifies an allowable estimation error of the delay time.

【0058】結果登録出力手段148は、判定制御手段
145で論理合成手段を実行とした場合、最大遅延時間
112を推定値の最大値として、最小遅延時間115を
最小値として推定結果116とし、論理合成手段を実行
しない場合、最大遅延時間152を推定値の最大値およ
び最小値として推定結果116とし、推定結果116を
推定結果データベースに登録すると共に、結果として出
力する。
When the judgment control means 145 executes the logic synthesizing means, the result registration output means 148 sets the maximum delay time 112 as the maximum value of the estimated value, the minimum delay time 115 as the minimum value, and obtains the estimation result 116, When the synthesizing unit is not executed, the maximum delay time 152 is used as the estimation result 116 as the maximum value and the minimum value of the estimation value, and the estimation result 116 is registered in the estimation result database and output as a result.

【0059】以上のように、本実施形態では、実施形態
1および2と同様に、パスの遅延時間の最大と最小の推
定値を出力することができ、適切な判定基準値156を
与えることで、論理合成の回数を削減でき、回路全体の
論理合成を行なうよりも短い時間で推定することができ
る。
As described above, in the present embodiment, as in the first and second embodiments, the maximum and minimum estimated values of the path delay time can be output, and the appropriate determination reference value 156 can be given. Thus, the number of times of logic synthesis can be reduced, and estimation can be performed in a shorter time than when logic synthesis of the entire circuit is performed.

【0060】[0060]

【発明の効果】以上のように本発明によれば、論理合成
より短い時間でパスの遅延時間の最大値と最小値の推定
が行なえる。
As described above, according to the present invention, the maximum value and the minimum value of the path delay time can be estimated in a shorter time than the logic synthesis.

【0061】また、従来は最大値もしくはある1値しか
推定できなかったところを、最大値と最小値により範囲
を限定できることによる精度の高い推定が行なえるとい
う有利な効果が得られる。
In addition, an advantageous effect is obtained in that the range can be limited by the maximum value and the minimum value, but a high-precision estimation can be performed, whereas conventionally only a maximum value or a certain value can be estimated.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施形態1における論理回路遅延推定装置の構
成図
FIG. 1 is a configuration diagram of a logic circuit delay estimation device according to a first embodiment.

【図2】実施形態1における入力されるHDLの記述の
例を示す図
FIG. 2 is a diagram showing an example of an HDL description input according to the first embodiment;

【図3】実施形態1における回路要素接続関係式のグラ
フを示す図
FIG. 3 is a graph showing a circuit element connection relational expression according to the first embodiment;

【図4】実施形態2における論理回路遅延推定装置の構
成図
FIG. 4 is a configuration diagram of a logic circuit delay estimating apparatus according to a second embodiment.

【図5】木構造の再構成を示す図FIG. 5 is a diagram showing a tree structure reconstruction.

【図6】実施形態3における論理回路遅延推定装置の構
成図
FIG. 6 is a configuration diagram of a logic circuit delay estimating apparatus according to a third embodiment.

【図7】実施形態3における推定結果データベースに含
まれる表を示す図
FIG. 7 is a diagram showing a table included in an estimation result database according to the third embodiment.

【符号の説明】[Explanation of symbols]

101 HDL解析手段 102 遅延時間推定手段 103 判定制御手段 104 論理合成手段 105 遅延時間算出手段 106 結果出力手段 110 HDLで記述された回路 111 回路要素接続関係式 112 最大遅延時間 113 判定基準値 114 論理回路 115 最小遅延時間 116 推定結果 Reference Signs List 101 HDL analysis means 102 delay time estimation means 103 judgment control means 104 logic synthesis means 105 delay time calculation means 106 result output means 110 circuit described in HDL 111 circuit element connection relational expression 112 maximum delay time 113 judgment reference value 114 logic circuit 115 Minimum delay time 116 Estimation result

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 回路解析手段と、第1の遅延時間算出手
段と、判定制御手段と、論理合成手段と、第2の遅延時
間算出手段と、結果出力手段とを備え、ハードウェア記
述言語で記述された回路の遅延時間を推定する装置であ
って、 前記回路解析手段は、ハードウェア記述言語で記述され
た回路から組合せ回路を抽出し、抽出した組合せ回路の
入力信号から出力信号までの回路要素の接続関係式を出
力し、 前記第1の遅延時間算出手段は、前記回路要素の接続関
係式に基づいて第1の遅延時間を算出し、 前記判定制御手段は、前記第1の遅延時間と所定の基準
値とを比較し、その結果に基づいて前記論理合成手段の
動作を制御し、 前記論理合成手段は、前記判定制御手段において前記第
1の遅延時間の方が大きいと判定された場合には、前記
回路要素の接続関係式を用いて論理合成を行って論理回
路を生成し、 前記第2の遅延時間算出手段は、前記論理合成手段で生
成された論理回路の入力信号から出力信号までの第2の
遅延時間を算出し、 前記結果出力手段は、前記第1の遅延時間を最大値と
し、前記第2の遅延時間を最小値として出力するよう構
成された論理回路遅延推定装置。
A first delay time calculating unit; a determination control unit; a logic synthesizing unit; a second delay time calculating unit; and a result output unit. An apparatus for estimating a delay time of a described circuit, wherein the circuit analysis unit extracts a combinational circuit from a circuit described in a hardware description language, and a circuit from an input signal to an output signal of the extracted combinational circuit. Outputting a connection relational expression of the element, the first delay time calculating means calculates a first delay time based on the connection relational expression of the circuit element, and the determination control means comprises: And a predetermined reference value, and controls the operation of the logic synthesizing unit based on the result. The logic synthesizing unit determines that the first delay time is larger by the determination control unit. In the case above A logic circuit is generated by performing logic synthesis using the connection relational expression of the path element, and the second delay time calculation means outputs a second signal from the input signal to the output signal of the logic circuit generated by the logic synthesis means. A logic circuit delay estimating apparatus configured to calculate the delay time, and to output the first delay time as a maximum value and the second delay time as a minimum value.
【請求項2】 回路解析手段と、第1の遅延時間算出手
段と、式特性算出手段と、判定制御手段と、論理合成手
段と、第2の遅延時間算出手段と、結果出力手段とを備
え、ハードウェア記述言語で記述された回路の遅延時間
を推定する装置であって、 前記回路解析手段は、ハードウェア記述言語で記述され
た回路から組合せ回路を抽出し、抽出した組合せ回路の
入力信号から出力信号までの回路要素の接続関係式を出
力し、 前記第1の遅延時間算出手段は、前記回路要素の接続関
係式に基づいて第1の遅延時間を算出し、 前記式特性算出手段は、前記回路要素の接続関係式か
ら、演算の連続回数または入力変数の重複率を式特性と
して算出し、 前記判定制御手段は、前記第1の遅延時間と、前記演算
の連続回数と、前記入力変数の重複率を、それぞれにつ
いて設定された基準値と比較し、その結果に基づいて前
記論理合成手段の動作を制御し、 前記論理合成手段は、前記回路要素の接続関係式を用い
て論理合成を行って論理回路を生成し、 前記第2の遅延時間算出手段は、前記論理合成手段で生
成された論理回路の入力信号から出力信号までの第2の
遅延時間を算出し、 前記結果出力手段は、前記第1の遅延時間を最大値と
し、前記第2の遅延時間を最小値として出力するよう構
成された論理回路遅延推定装置。
2. A semiconductor device comprising: a circuit analyzing unit; a first delay time calculating unit; an equation characteristic calculating unit; a determination control unit; a logic synthesizing unit; a second delay time calculating unit; An apparatus for estimating a delay time of a circuit described in a hardware description language, wherein the circuit analysis means extracts a combinational circuit from a circuit described in a hardware description language, and inputs the extracted combinational circuit. And outputs the connection relational expression of the circuit element from the output signal to the output signal. The first delay time calculation means calculates a first delay time based on the connection relational expression of the circuit element. Calculating the number of consecutive operations or the overlap ratio of an input variable as an equation characteristic from the connection relation formula of the circuit element, wherein the determination control means includes the first delay time, the number of consecutive operations, and the input Variable overlap rate The logic synthesis unit controls the operation of the logic synthesis unit based on the comparison result with the reference value set for each, and the logic synthesis unit performs logic synthesis using the connection relational expression of the circuit element to configure the logic circuit. The second delay time calculating means calculates a second delay time from an input signal to an output signal of the logic circuit generated by the logic synthesizing means, and the result output means generates the first delay time. A logic circuit delay estimating device configured to output a delay time as a maximum value and output the second delay time as a minimum value.
【請求項3】 回路解析手段と、第1の遅延時間算出手
段と、式特性算出手段と、関係式検索手段と、判定制御
手段と、論理合成手段と、第2の遅延時間算出手段と、
結果出力手段とを備え、ハードウェア記述言語で記述さ
れた回路の遅延時間を推定する装置であって、 前記回路解析手段は、ハードウェア記述言語で記述され
た回路から組合せ回路を抽出し、抽出した組合せ回路の
入力信号から出力信号までの回路要素の接続関係式を出
力し、 前記第1の遅延時間算出手段は、前記回路要素の接続関
係式に基づいて第1の遅延時間を算出し、 前記式特性算出手段は、前記回路要素の接続関係式か
ら、演算の連続回数または入力変数の重複率を式特性と
して算出し、 前記関係式検索手段は、 前記第1の遅延時間と、前記演算の連続回数と、前記入
力変数の重複率とを用いて、保存してある過去に推定し
た結果から適合する接続関係式を求め、前記接続関係式
の遅延時間の最大値と最小値の差を出力し、 前記判定制御手段は、 前期関係式検索手段の出力する遅延時間の最大値と最小
値の差と所定の基準値とを比較し、その結果に基づいて
前記論理合成手段の動作を制御し、 記論理合成手段は、前記遅延時間の最大値と最小値の差
の方が大きい場合には、前記回路要素の接続関係式を用
いて論理合成を行って論理回路を生成し、 前記第2の遅延時間算出手段は、前記論理合成手段で生
成された論理回路の入力信号から出力信号までの第2の
遅延時間を算出し、 前記結果出力手段は、前記第1の遅延時間を最大値と
し、前記第2の遅延時間を最小値として出力するよう構
成された論理回路遅延推定装置。
3. A circuit analysis means, a first delay time calculation means, an equation characteristic calculation means, a relational expression search means, a judgment control means, a logic synthesis means, a second delay time calculation means,
A device for estimating a delay time of a circuit described in a hardware description language, wherein the circuit analysis unit extracts and extracts a combinational circuit from the circuit described in the hardware description language. Outputting the connection relational expression of the circuit element from the input signal to the output signal of the combinational circuit, wherein the first delay time calculating means calculates a first delay time based on the connection relational expression of the circuit element; The equation characteristic calculating means calculates, as an equation characteristic, the number of consecutive operations or the overlapping rate of input variables from the connection relational expression of the circuit element, and the relational expression searching means calculates the first delay time and the arithmetic operation. Using the number of continuations and the duplication rate of the input variable, determine a connection relation formula that is suitable from the saved results of the past estimation, and determine the difference between the maximum value and the minimum value of the delay time of the connection relation formula. Output and said The constant control means compares the difference between the maximum value and the minimum value of the delay time output by the relational expression search means with a predetermined reference value, and controls the operation of the logic synthesizing means based on the result. When the difference between the maximum value and the minimum value of the delay time is larger, the synthesizing unit generates a logic circuit by performing logic synthesis using the connection relational expression of the circuit element, and generates the second delay time. The calculating means calculates a second delay time from an input signal to an output signal of the logic circuit generated by the logic synthesis means, and the result output means sets the first delay time to a maximum value, 2. A logic circuit delay estimating device configured to output the delay time of No. 2 as a minimum value.
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Cited By (1)

* Cited by examiner, † Cited by third party
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JP2007317080A (en) * 2006-05-29 2007-12-06 Nec Corp Circuit analysis apparatus, method and program

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