JPH10143391A - 自動デバッグ装置 - Google Patents
自動デバッグ装置Info
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- JPH10143391A JPH10143391A JP29375396A JP29375396A JPH10143391A JP H10143391 A JPH10143391 A JP H10143391A JP 29375396 A JP29375396 A JP 29375396A JP 29375396 A JP29375396 A JP 29375396A JP H10143391 A JPH10143391 A JP H10143391A
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- Japan
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- event
- block
- check
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- Testing And Monitoring For Control Systems (AREA)
- Regulating Braking Force (AREA)
- Debugging And Monitoring (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【課題】 制御プログラムの実行を基に、仕様書通りの
実行を行っているかを容易にチェックして不良箇所を改
善する。 【解決手段】 複数の信号を入力して制御信号を形成す
る制御装置１のプログラムをデバッグするデバック装置
に、制御装置１のプログラムを規定する仕様書を基に制
御の内容をＡＮＤ論理及びＯＲ論理で分岐し、ＡＮＤ論
理又はＯＲ論理の対象となるＡＮＤ論理、ＯＲ論理及び
イベントを１つのブロックとして、順次、上位から下位
に展開する条件ツリー構造を入力し、この条件ツリー構
造から一連のイベントの発生で形成される制御信号のチ
ェックルートを抽出するチェックルート抽出部２と、制
御部からの制御信号とチェックルート抽出部からの抽出
可信号とが一定の時系列変化内にある場合に制御部のプ
ログラムを正常と判断し、異常の場合には異常箇所を特
定する時系列判断部３とを設ける。
実行を行っているかを容易にチェックして不良箇所を改
善する。 【解決手段】 複数の信号を入力して制御信号を形成す
る制御装置１のプログラムをデバッグするデバック装置
に、制御装置１のプログラムを規定する仕様書を基に制
御の内容をＡＮＤ論理及びＯＲ論理で分岐し、ＡＮＤ論
理又はＯＲ論理の対象となるＡＮＤ論理、ＯＲ論理及び
イベントを１つのブロックとして、順次、上位から下位
に展開する条件ツリー構造を入力し、この条件ツリー構
造から一連のイベントの発生で形成される制御信号のチ
ェックルートを抽出するチェックルート抽出部２と、制
御部からの制御信号とチェックルート抽出部からの抽出
可信号とが一定の時系列変化内にある場合に制御部のプ
ログラムを正常と判断し、異常の場合には異常箇所を特
定する時系列判断部３とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明はシステムの制御プロ
グラムの自動デバッグ装置に関する。特に、本発明は、
制御プログラムの実行を基に、仕様書通りの実行を行っ
ているかを容易にチェックして不良箇所を改善できる自
動デバッグ装置に関する。
グラムの自動デバッグ装置に関する。特に、本発明は、
制御プログラムの実行を基に、仕様書通りの実行を行っ
ているかを容易にチェックして不良箇所を改善できる自
動デバッグ装置に関する。
【０００２】
【従来の技術】従来、制御装置の時系列の計測結果を人
手により仕様書通りに動作しいるかがチェックされてい
た。例えば、自動車のＡＢＳ（アンチロックブレーキシ
ステム）制御のソフトプログラムの実行では、入出力関
係において、車速１０ｋｍ／ｈ以上の入力とＡＢＳの許
可の入力とがあるときのみＡＢＳのＯＮ出力が行われて
いるかがチェックされる。逆に、ＡＢＳのＯＮ出力時に
車速１０ｋｍ／ｈ以上の入力とＡＢＳの許可入力とが行
われているかがチェックされる。このようなチェックで
不良箇所が発見されれば修正される。
手により仕様書通りに動作しいるかがチェックされてい
た。例えば、自動車のＡＢＳ（アンチロックブレーキシ
ステム）制御のソフトプログラムの実行では、入出力関
係において、車速１０ｋｍ／ｈ以上の入力とＡＢＳの許
可の入力とがあるときのみＡＢＳのＯＮ出力が行われて
いるかがチェックされる。逆に、ＡＢＳのＯＮ出力時に
車速１０ｋｍ／ｈ以上の入力とＡＢＳの許可入力とが行
われているかがチェックされる。このようなチェックで
不良箇所が発見されれば修正される。
【０００３】
【発明が解決しようとする課題】しかしながら、試験の
項目が多くなりこの試験を人手に頼るとかなりの工数が
必要となり、またミスチェックなどが発生するという問
題がある。したがって、本発明は上記問題点に鑑み、低
工数で信頼性の高い制御装置の自動デバッグ装置を提供
することを目的とする。
項目が多くなりこの試験を人手に頼るとかなりの工数が
必要となり、またミスチェックなどが発生するという問
題がある。したがって、本発明は上記問題点に鑑み、低
工数で信頼性の高い制御装置の自動デバッグ装置を提供
することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、前記問題点を
解決するために、複数の信号を入力して制御信号を形成
する制御装置のプログラムをデバッグするデバック装置
において、前記制御装置のプログラムを規定する仕様書
を基に制御の内容をＡＮＤ論理及びＯＲ論理で分岐し、
ＡＮＤ論理又はＯＲ論理の対象となるＡＮＤ論理、ＯＲ
論理及びイベントを１つのブロックとして、順次、上位
から下位に展開する条件ツリー構造を入力し、この条件
ツリー構造から一連のイベントの発生で形成される前記
制御信号のチェックルートを抽出するチェックルート抽
出部と、前記制御部からの制御信号と前記チェックルー
ト抽出部からの抽出可信号とが一定の時系列変化内にあ
る場合に前記制御部のプログラムを正常と判断し、異常
の場合には異常箇所を直すために特定する時系列判断部
とを具備し、前記チェックルート抽出部は、前記仕様書
を基に予めイベントを格納し、前記複数の信号を入力し
て、入力信号が一定の条件の場合にイベント発生して出
力するイベント発生部と、前記条件ツリー構造を入力
し、前記ＡＮＤ論理、前記ＯＲ論理のいずれかを単位に
ブロックとして展開してＡＮＤ論理又はＯＲ論理を識別
し前記ブロックにはイベント、ＡＮＤ論理及びＯＲ論理
が含められるブロック展開部と、前記展開されたブロッ
クを構成するイベントを番号で表し、下位のブロックが
ＡＮＤ論理の場合には各イベントの番号をｘ方向に並ら
べてブロックをマップにし、ブロックがＯＲ論理の場合
には各イベントの番号をｙ方向に並べてブロックをマッ
プにし、且つ上位のブロックがＯＲ論理の場合には下位
で形成された２次元マップのｘ方向にイベントの番号０
を並べて、各２次元マップのｘ方向の桁数を合わせ、桁
数を合わされた各２次元マップをｙ方向に並べてマップ
にし、且つ上位のブロックがＡＮＤ論理の場合には、下
位で形成された各２次元マップをｙ方向に繰り返し形成
し繰り返された各２次元マップのｙ方向の桁数を合わ
せ、桁数を合わされた各２次元マップをｘ方向に並べて
マップにすることにより、最上位のブロックの２次元マ
ップを形成して、このマップの各行がチェックルートを
表すチェックルート展開部と、前記チェックルート展開
部により得られたチェックルートを形成するイベントの
番号と前記イベント発生部からの発生イベントの番号と
を比較して、前記チェックルートを形成するイベントの
番号が前記発生イベントの番号に含まれるときチェック
ルートの抽出可信号を出力する比較部とを具備する。こ
の手段により、低工数且つ高い信頼性で制御装置を構成
する全要素について正常、異常のチェックを行うことが
可能になる。
解決するために、複数の信号を入力して制御信号を形成
する制御装置のプログラムをデバッグするデバック装置
において、前記制御装置のプログラムを規定する仕様書
を基に制御の内容をＡＮＤ論理及びＯＲ論理で分岐し、
ＡＮＤ論理又はＯＲ論理の対象となるＡＮＤ論理、ＯＲ
論理及びイベントを１つのブロックとして、順次、上位
から下位に展開する条件ツリー構造を入力し、この条件
ツリー構造から一連のイベントの発生で形成される前記
制御信号のチェックルートを抽出するチェックルート抽
出部と、前記制御部からの制御信号と前記チェックルー
ト抽出部からの抽出可信号とが一定の時系列変化内にあ
る場合に前記制御部のプログラムを正常と判断し、異常
の場合には異常箇所を直すために特定する時系列判断部
とを具備し、前記チェックルート抽出部は、前記仕様書
を基に予めイベントを格納し、前記複数の信号を入力し
て、入力信号が一定の条件の場合にイベント発生して出
力するイベント発生部と、前記条件ツリー構造を入力
し、前記ＡＮＤ論理、前記ＯＲ論理のいずれかを単位に
ブロックとして展開してＡＮＤ論理又はＯＲ論理を識別
し前記ブロックにはイベント、ＡＮＤ論理及びＯＲ論理
が含められるブロック展開部と、前記展開されたブロッ
クを構成するイベントを番号で表し、下位のブロックが
ＡＮＤ論理の場合には各イベントの番号をｘ方向に並ら
べてブロックをマップにし、ブロックがＯＲ論理の場合
には各イベントの番号をｙ方向に並べてブロックをマッ
プにし、且つ上位のブロックがＯＲ論理の場合には下位
で形成された２次元マップのｘ方向にイベントの番号０
を並べて、各２次元マップのｘ方向の桁数を合わせ、桁
数を合わされた各２次元マップをｙ方向に並べてマップ
にし、且つ上位のブロックがＡＮＤ論理の場合には、下
位で形成された各２次元マップをｙ方向に繰り返し形成
し繰り返された各２次元マップのｙ方向の桁数を合わ
せ、桁数を合わされた各２次元マップをｘ方向に並べて
マップにすることにより、最上位のブロックの２次元マ
ップを形成して、このマップの各行がチェックルートを
表すチェックルート展開部と、前記チェックルート展開
部により得られたチェックルートを形成するイベントの
番号と前記イベント発生部からの発生イベントの番号と
を比較して、前記チェックルートを形成するイベントの
番号が前記発生イベントの番号に含まれるときチェック
ルートの抽出可信号を出力する比較部とを具備する。こ
の手段により、低工数且つ高い信頼性で制御装置を構成
する全要素について正常、異常のチェックを行うことが
可能になる。
【０００５】前記ブロック展開部は混在しているイベン
ト、ＡＮＤ論理及びＯＲ論理をイベントのグループと、
ＡＮＤ論理及びＯＲ論理のグループの２つに分類して整
理する。さらに、前記ブロック展開部はＡＮＤ論理とＡ
ＮＤ論理が重なる場合には１つのＡＮＤ論理に簡略化
し、ＯＲ論理とＯＲ論理が重なる場合には１つのＯＲ論
理に簡略化し、ＡＮＤ論理に１つのイベントしかつなが
らない場合にはＡＮＤ論理を省略し、ＯＲ論理に１つの
イベントしかつながらない場合にはＯＲ論理の省略す
る。この手段により、本自動デバッグ装置の構成が簡単
でき、処理量を低減できる。
ト、ＡＮＤ論理及びＯＲ論理をイベントのグループと、
ＡＮＤ論理及びＯＲ論理のグループの２つに分類して整
理する。さらに、前記ブロック展開部はＡＮＤ論理とＡ
ＮＤ論理が重なる場合には１つのＡＮＤ論理に簡略化
し、ＯＲ論理とＯＲ論理が重なる場合には１つのＯＲ論
理に簡略化し、ＡＮＤ論理に１つのイベントしかつなが
らない場合にはＡＮＤ論理を省略し、ＯＲ論理に１つの
イベントしかつながらない場合にはＯＲ論理の省略す
る。この手段により、本自動デバッグ装置の構成が簡単
でき、処理量を低減できる。
【０００６】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照して説明する。図１は本発明の自動デバッグ
装置の例を示す図である。本図に示す如く、制御装置１
はシステムの制御を行うためにソフトプログラムを搭載
しており、複数の信号を入力し、これらの信号を処理し
て制御信号Ａを出力する。チェックルート抽出部２及び
時系列判断部３は制御装置１のデバッグ装置を形成す
る。チェックルート抽出部２は制御装置の仕様書の入出
力関係を後述する条件ツリー構造で入力して制御装置１
のチェックすべき複数のルートを求めて各々のチェック
ルートの抽出「可否」を判断してその結果が抽出「可」
ならば抽出信号Ｒを出力する。時系列判断部３は制御装
置１からの制御信号Ａ及びチェックルート抽出部２の抽
出可信号Ｒが一定の時系列の変化内にあれば制御装置１
のプログラムが正常（ＯＫ）であると判断し、そうでな
ければ異常（ＮＧ）であると判断する。
図面を参照して説明する。図１は本発明の自動デバッグ
装置の例を示す図である。本図に示す如く、制御装置１
はシステムの制御を行うためにソフトプログラムを搭載
しており、複数の信号を入力し、これらの信号を処理し
て制御信号Ａを出力する。チェックルート抽出部２及び
時系列判断部３は制御装置１のデバッグ装置を形成す
る。チェックルート抽出部２は制御装置の仕様書の入出
力関係を後述する条件ツリー構造で入力して制御装置１
のチェックすべき複数のルートを求めて各々のチェック
ルートの抽出「可否」を判断してその結果が抽出「可」
ならば抽出信号Ｒを出力する。時系列判断部３は制御装
置１からの制御信号Ａ及びチェックルート抽出部２の抽
出可信号Ｒが一定の時系列の変化内にあれば制御装置１
のプログラムが正常（ＯＫ）であると判断し、そうでな
ければ異常（ＮＧ）であると判断する。
【０００７】図２は図１のチェックルート抽出部２の例
を示す図である。本図に示す如く、チェックルート抽出
部２は、入力信号を基にイベントを発生するイベント発
生部２１と、条件ツリー構造を入力して条件ツリー構造
のブロック論理を基に展開するブロック展開部２２と、
ブロック論理を構成するＡＮＤ（論理積）論理とＯＲ
（論理和）とを用いて条件ツリー構造の下位から上位に
イベントをマップ状に展開して展開したマップから一連
のイベントのチェックルートを求めるチェックルート展
開部２３と、イベント発生部２１の発生イベントとチェ
ックルート展開部２３で発生するチェック用イベントを
比較しチェック用イベントが発生イベントに含まれる場
合にはチェックルートの抽出「可」と判断し抽出可信号
Ｒを出力する比較部２４とを具備する。
を示す図である。本図に示す如く、チェックルート抽出
部２は、入力信号を基にイベントを発生するイベント発
生部２１と、条件ツリー構造を入力して条件ツリー構造
のブロック論理を基に展開するブロック展開部２２と、
ブロック論理を構成するＡＮＤ（論理積）論理とＯＲ
（論理和）とを用いて条件ツリー構造の下位から上位に
イベントをマップ状に展開して展開したマップから一連
のイベントのチェックルートを求めるチェックルート展
開部２３と、イベント発生部２１の発生イベントとチェ
ックルート展開部２３で発生するチェック用イベントを
比較しチェック用イベントが発生イベントに含まれる場
合にはチェックルートの抽出「可」と判断し抽出可信号
Ｒを出力する比較部２４とを具備する。
【０００８】図３は図２のイベント発生部２１を説明す
る図である。本図に示す如く、イベント発生部２１は、
番号１、２、３、…に対応して複数のイベントＡ、Ｂ、
Ｃ、…をそれぞれフラグを立てる判定方法と共にサンプ
リングＲＡＭに格納される。例えば、イベントＡは、前
述の例では、車速信号の入力に対して車速１０ｋｍ／ｈ
以上（Ｃ1)でフラグが立って発生し、イベントＢはＡＢ
Ｓの許可（ＯＮ）の入力に対してフラグが立ち発生す
る。
る図である。本図に示す如く、イベント発生部２１は、
番号１、２、３、…に対応して複数のイベントＡ、Ｂ、
Ｃ、…をそれぞれフラグを立てる判定方法と共にサンプ
リングＲＡＭに格納される。例えば、イベントＡは、前
述の例では、車速信号の入力に対して車速１０ｋｍ／ｈ
以上（Ｃ1)でフラグが立って発生し、イベントＢはＡＢ
Ｓの許可（ＯＮ）の入力に対してフラグが立ち発生す
る。
【０００９】図４は図２のブロック展開部に入力させる
条件ツリー構造の例を説明する図である。仕様書の記載
に沿って条件ツリーを入力するが、本図に示す如く、条
件ツリー構造はＡＮＤ論理と、ＯＲ論理と、イベントで
構成され、ＡＮＤ論理又はＯＲ論理から分岐が発生す
る。このような条件ツリー構造は制御の論理展開の考察
の結果得られたものである。ＡＮＤ論理、ＯＲ論理の下
の括弧の数はブロック番号を示す。１つのブロック、例
えばＡＮＤ（０）を構成するイベントＡ、ＯＲ（１）、
ＯＲ（２）はステートと呼び、ステート数は最大Ｎ1 に
制限される。
条件ツリー構造の例を説明する図である。仕様書の記載
に沿って条件ツリーを入力するが、本図に示す如く、条
件ツリー構造はＡＮＤ論理と、ＯＲ論理と、イベントで
構成され、ＡＮＤ論理又はＯＲ論理から分岐が発生す
る。このような条件ツリー構造は制御の論理展開の考察
の結果得られたものである。ＡＮＤ論理、ＯＲ論理の下
の括弧の数はブロック番号を示す。１つのブロック、例
えばＡＮＤ（０）を構成するイベントＡ、ＯＲ（１）、
ＯＲ（２）はステートと呼び、ステート数は最大Ｎ1 に
制限される。
【００１０】図５は図４のブロック例を説明する図であ
る。本図に示す如く、図４の条件ツリー構造にはブロッ
ク（０）、ブロック（１）、ブロック（２）、ブロック
（３）、ブロック（４）が設けられている。なお、条件
ツリー構造はブロック数を最大Ｎ2 に制限する。図６は
図２のブロック展開部２２の例を説明する図である。本
図に示す如く、ブロック展開部２２では、ブロック番号
（０）、（１）、（２）、（３）、（４）の各々に対し
て、ブロック論理の種類を識別している、すなわちＡＮ
Ｄ論理なら１−＊と、ＯＲ論理なら０−＊と識別してあ
る。さらにブロックのステートについて、ブロック指定
なら０、イベント指定なら１と識別し、ブロックならそ
の後にブロック番号を付け、イベントならその後にイベ
ント番号を付けてある。
る。本図に示す如く、図４の条件ツリー構造にはブロッ
ク（０）、ブロック（１）、ブロック（２）、ブロック
（３）、ブロック（４）が設けられている。なお、条件
ツリー構造はブロック数を最大Ｎ2 に制限する。図６は
図２のブロック展開部２２の例を説明する図である。本
図に示す如く、ブロック展開部２２では、ブロック番号
（０）、（１）、（２）、（３）、（４）の各々に対し
て、ブロック論理の種類を識別している、すなわちＡＮ
Ｄ論理なら１−＊と、ＯＲ論理なら０−＊と識別してあ
る。さらにブロックのステートについて、ブロック指定
なら０、イベント指定なら１と識別し、ブロックならそ
の後にブロック番号を付け、イベントならその後にイベ
ント番号を付けてある。
【００１１】図７はステートの整理例を説明する図であ
る。本図（ａ）に示す如く、条件ツリー構造のブロック
にイベントと論理とのステートが混在している場合に、
本図（ｂ）に示す如く、イベントとブロックの２つに分
けて先頭にイベントを位置づけように、ブロック展開の
ステートを整理する。このようにするのは整理の便宜の
ためであり、以降の処理の結果に影響を与えない。
る。本図（ａ）に示す如く、条件ツリー構造のブロック
にイベントと論理とのステートが混在している場合に、
本図（ｂ）に示す如く、イベントとブロックの２つに分
けて先頭にイベントを位置づけように、ブロック展開の
ステートを整理する。このようにするのは整理の便宜の
ためであり、以降の処理の結果に影響を与えない。
【００１２】図８は同一論理のブロックの簡略化を説明
する図である。ＡＮＤ−ＡＮＤ、ＯＲ−ＯＲ、ＡＮＤ−
ステート１個、ＯＲ−ステート１個のような論理を含む
条件ツリー構造、ブロック展開に対して、例として、本
図（ａ）から本図（ｂ）の条件ツリー構造に対するブロ
ック展開にする。このようにするのはブロックの展開の
簡略化のためであり、以降の処理の結果に影響を与えな
い。これらの整理、簡略化により本自動デバッグ装置の
処理の構成が簡単化でき、処理量が少なくなる。
する図である。ＡＮＤ−ＡＮＤ、ＯＲ−ＯＲ、ＡＮＤ−
ステート１個、ＯＲ−ステート１個のような論理を含む
条件ツリー構造、ブロック展開に対して、例として、本
図（ａ）から本図（ｂ）の条件ツリー構造に対するブロ
ック展開にする。このようにするのはブロックの展開の
簡略化のためであり、以降の処理の結果に影響を与えな
い。これらの整理、簡略化により本自動デバッグ装置の
処理の構成が簡単化でき、処理量が少なくなる。
【００１３】図９は図２のチェックルート展開部２３の
下位ブロックでの論理展開例を説明する図である。ブロ
ック指定の無い、つまり、イベントだけからなる下位ブ
ロックでは、本図（ａ）に示す如く、ＡＮＤ論理のブロ
ック内のイベント番号をｘ方向（横方向）に並べて展開
する。本図（ｂ）に示すように、ＯＲ論理のブロック内
のイベント番号をｙ方向（縦方向）に並べて展開する。
下位ブロックでの論理展開例を説明する図である。ブロ
ック指定の無い、つまり、イベントだけからなる下位ブ
ロックでは、本図（ａ）に示す如く、ＡＮＤ論理のブロ
ック内のイベント番号をｘ方向（横方向）に並べて展開
する。本図（ｂ）に示すように、ＯＲ論理のブロック内
のイベント番号をｙ方向（縦方向）に並べて展開する。
【００１４】図１０は図２チェックルート展開部２３の
上位ブロックでの論理展開例を説明する図である。本図
（ａ）に示す如く、上位ブロックでは、ＯＲ論理のブロ
ック内のｘ1 ×ｙ1 のイベントＡ、ｘ2 ×ｙ2 のイベン
トＢ、ｘ3 ×ｙ3 のイベントＣをｍａｘ（ｘn,n=1,2,3)
×（ｙ1 ＋ｙ2 ＋ｙ3 ）のようにマップに展開する。本
図（ｂ）に示す如く、ＡＮＤ論理積のブロック内でのｘ
1 ×ｙ1 のイベントＡ、ｘ2 ×ｙ2 のイベントＢ、ｘ3
×ｙ3 のイベントＣを（ｘ1 ＋ｘ2 ＋ｘ3 ）×（ｙ1 ×
ｙ2 ×ｙ3)のマップに展開する。このようにして得られ
たブロック（０）での最終的なマップの横方向の各行が
チェックルートを表す。
上位ブロックでの論理展開例を説明する図である。本図
（ａ）に示す如く、上位ブロックでは、ＯＲ論理のブロ
ック内のｘ1 ×ｙ1 のイベントＡ、ｘ2 ×ｙ2 のイベン
トＢ、ｘ3 ×ｙ3 のイベントＣをｍａｘ（ｘn,n=1,2,3)
×（ｙ1 ＋ｙ2 ＋ｙ3 ）のようにマップに展開する。本
図（ｂ）に示す如く、ＡＮＤ論理積のブロック内でのｘ
1 ×ｙ1 のイベントＡ、ｘ2 ×ｙ2 のイベントＢ、ｘ3
×ｙ3 のイベントＣを（ｘ1 ＋ｘ2 ＋ｘ3 ）×（ｙ1 ×
ｙ2 ×ｙ3)のマップに展開する。このようにして得られ
たブロック（０）での最終的なマップの横方向の各行が
チェックルートを表す。
【００１５】以下に具体例について説明する。図１１は
具体例を説明する条件ツリー構造を説明する図であり、
図１２は図１１の整理されたブロック展開を説明する図
であり、図１３は図１２の簡略されたブロック展開図で
あり、図１４は図１１の簡略化された条件構造を説明す
る図であり、図１５はチェックルートを抽出するための
下位ブロックの論理展開を説明する図であり、図１６は
チェックルートを抽出するための上位ブロックの論理展
開を説明する図である。なお、図１３のおけるゴミブロ
ックがブロック間の存在する場合には、その後のブロッ
クを前方につめる。図１１〜１６に示す如く、得られた
チェックルートは、１−２−７、１−２−８、１−２−
９−１０、１−３−７、１−３−８、１−３−９−１
０、１−４−７、１−４−８、１−４−９−１０、１−
５−６、１−５−６−７、１−５−６−８、のように、
１２のルートになる。なお、図１６のマップ内のゼロは
無視してある。
具体例を説明する条件ツリー構造を説明する図であり、
図１２は図１１の整理されたブロック展開を説明する図
であり、図１３は図１２の簡略されたブロック展開図で
あり、図１４は図１１の簡略化された条件構造を説明す
る図であり、図１５はチェックルートを抽出するための
下位ブロックの論理展開を説明する図であり、図１６は
チェックルートを抽出するための上位ブロックの論理展
開を説明する図である。なお、図１３のおけるゴミブロ
ックがブロック間の存在する場合には、その後のブロッ
クを前方につめる。図１１〜１６に示す如く、得られた
チェックルートは、１−２−７、１−２−８、１−２−
９−１０、１−３−７、１−３−８、１−３−９−１
０、１−４−７、１−４−８、１−４−９−１０、１−
５−６、１−５−６−７、１−５−６−８、のように、
１２のルートになる。なお、図１６のマップ内のゼロは
無視してある。
【００１６】また、図２に戻り、比較部２４では、例え
ば、チェックルート展開部２３から得られた上記のチェ
ックルート１−２−７に対して、イベント発生部２１に
おいてイベント１、２、７のフラグが立っていれば、こ
のチェックルートに対して抽出「可」の抽出可信号Ｒが
出力される。図１７は図１の時系列判断部３を説明する
図である。本図（ａ）に示す如く、チェックルート抽出
部２からの抽出可信号Ｒが出力される間に制御装置１か
ら制御信号Ａが出力される保持型の場合に制御装置１の
プログラムが正常（ＯＫ）と判断する。また、本図
（ｂ）に示す如く、チェックルート抽出部２からの抽出
可信号Ｒに対して制御装置１から制御信号Ａが出力され
ているトリガ型の場合に制御装置１のプログラムが正常
（ＯＫ）と判断されてもよい。なお、制御装置１とチェ
ックルート抽出部２の処理では、チェックルート抽出部
２の処理が通常速い。このため以下の如く、タイミング
の調整が行われる。
ば、チェックルート展開部２３から得られた上記のチェ
ックルート１−２−７に対して、イベント発生部２１に
おいてイベント１、２、７のフラグが立っていれば、こ
のチェックルートに対して抽出「可」の抽出可信号Ｒが
出力される。図１７は図１の時系列判断部３を説明する
図である。本図（ａ）に示す如く、チェックルート抽出
部２からの抽出可信号Ｒが出力される間に制御装置１か
ら制御信号Ａが出力される保持型の場合に制御装置１の
プログラムが正常（ＯＫ）と判断する。また、本図
（ｂ）に示す如く、チェックルート抽出部２からの抽出
可信号Ｒに対して制御装置１から制御信号Ａが出力され
ているトリガ型の場合に制御装置１のプログラムが正常
（ＯＫ）と判断されてもよい。なお、制御装置１とチェ
ックルート抽出部２の処理では、チェックルート抽出部
２の処理が通常速い。このため以下の如く、タイミング
の調整が行われる。
【００１７】図１８は図１の時系列判断部３において処
理タイミングを考慮して制御装置１のプログラムの正常
／異常の判断を行う判断例を説明する図である。本図
（ａ）に示す如くトリガ型の場合、制御装置１の入力か
ら出力までの処理時間をΔＴとして、制御装置１からの
制御信号Ａが抽出可信号Ｒの出力後ΔＴ内に出力されれ
ば、正常（ＯＫ）との判断がを行われる。本図（ｂ）に
示す如く保持型の場合、抽出可信号Ｒの出力の間に制御
信号Ａを出力すれば制御装置１のプログラムが正常（Ｏ
Ｋ）と判断される。
理タイミングを考慮して制御装置１のプログラムの正常
／異常の判断を行う判断例を説明する図である。本図
（ａ）に示す如くトリガ型の場合、制御装置１の入力か
ら出力までの処理時間をΔＴとして、制御装置１からの
制御信号Ａが抽出可信号Ｒの出力後ΔＴ内に出力されれ
ば、正常（ＯＫ）との判断がを行われる。本図（ｂ）に
示す如く保持型の場合、抽出可信号Ｒの出力の間に制御
信号Ａを出力すれば制御装置１のプログラムが正常（Ｏ
Ｋ）と判断される。
【００１８】図１９は図１の時系列判断部３における異
常（ＮＧ）の判断例を説明する図である。本図（ａ）に
示す如く、抽出可信号Ｒの出力後ΔＴ内に制御信号Ａが
出力されない場合、制御装置１のプログラムが異常（Ｎ
Ｇ）と判断される。また、本図（ｂ）に示す如く抽出可
信号Ｒが出力されずに制御信号Ａを出力した場合、本図
（ｃ）に示す如く抽出可信号Ｒの出力中に制御信号Ａを
出力し抽出可信号Ｒの出力が無くなった後ΔＴ後にもま
だ制御信号Ａを出力している場合、本図（ｄ）に示す如
く抽出可信号Ｒの出力中に制御信号Ａの出力が無くなる
場合等、制御装置１のプログラムが異常（ＮＧ）と判断
される。ただし、（ｃ）（ｄ）の判断は、ただ１個の保
持型Ｒについてのみ、行う。
常（ＮＧ）の判断例を説明する図である。本図（ａ）に
示す如く、抽出可信号Ｒの出力後ΔＴ内に制御信号Ａが
出力されない場合、制御装置１のプログラムが異常（Ｎ
Ｇ）と判断される。また、本図（ｂ）に示す如く抽出可
信号Ｒが出力されずに制御信号Ａを出力した場合、本図
（ｃ）に示す如く抽出可信号Ｒの出力中に制御信号Ａを
出力し抽出可信号Ｒの出力が無くなった後ΔＴ後にもま
だ制御信号Ａを出力している場合、本図（ｄ）に示す如
く抽出可信号Ｒの出力中に制御信号Ａの出力が無くなる
場合等、制御装置１のプログラムが異常（ＮＧ）と判断
される。ただし、（ｃ）（ｄ）の判断は、ただ１個の保
持型Ｒについてのみ、行う。
【００１９】なお、時系列判断部３において、チェック
ルート抽出部２により抽出された全チェックルートにつ
いて制御装置１のプログラムが正常（ＯＫ）、異常（Ｎ
Ｇ）の判断を行い、全チェックルートについて正常（Ｏ
Ｋ）を判断したときのみ制御装置１のプログラムが正常
（ＯＫ）と判断される。１つでもチェックルートに異常
（ＮＧ）があれば、制御装置１のプログラム全体を異常
（ＯＫ）と判断して、そのルートが明示される。この明
示を基に不良箇所を直すことができる。
ルート抽出部２により抽出された全チェックルートにつ
いて制御装置１のプログラムが正常（ＯＫ）、異常（Ｎ
Ｇ）の判断を行い、全チェックルートについて正常（Ｏ
Ｋ）を判断したときのみ制御装置１のプログラムが正常
（ＯＫ）と判断される。１つでもチェックルートに異常
（ＮＧ）があれば、制御装置１のプログラム全体を異常
（ＯＫ）と判断して、そのルートが明示される。この明
示を基に不良箇所を直すことができる。
【００２０】したがって、本発明によれば、仕様書の制
御論理を条件ツリー構造で入力し、この条件ツリー構造
を基に変換したチェックルートにおいて制御装置の制御
信号の有無を判断するようにしたので、制御装置のデバ
ッグが自動的に行われるようになった。このため、所期
の目的である低工数、信頼性の向上を達成することが可
能になった。
御論理を条件ツリー構造で入力し、この条件ツリー構造
を基に変換したチェックルートにおいて制御装置の制御
信号の有無を判断するようにしたので、制御装置のデバ
ッグが自動的に行われるようになった。このため、所期
の目的である低工数、信頼性の向上を達成することが可
能になった。
【００２１】また、本発明は、条件ツリー構造を用い
て、チェックルート抽出部２に道路地図のルートを検索
させることにより、ナビゲーションのルート検索にも適
用可能である。
て、チェックルート抽出部２に道路地図のルートを検索
させることにより、ナビゲーションのルート検索にも適
用可能である。
【図１】本発明の自動デバッグ装置の例を示す図であ
る。
る。
【図２】図１のチェックルート抽出部２の例を示す図で
ある。
ある。
【図３】図２のイベント発生部２１を説明する図であ
る。
る。
【図４】図２のブロック展開部に入力させる条件ツリー
構造の例を説明する図である。
構造の例を説明する図である。
【図５】図４のブロック例を説明する図である。
【図６】図２のブロック展開部２２の例を説明する図で
ある。
ある。
【図７】ステートの整理例を説明する図である。
【図８】同一論理のブロックの簡略化を説明する図であ
る。
る。
【図９】図２のチェックルート展開部２３の下位ブロッ
クでの論理展開例を説明する図である。
クでの論理展開例を説明する図である。
【図１０】図２チェックルート展開部２３の上位ブロッ
クでの論理展開例を説明する図である。
クでの論理展開例を説明する図である。
【図１１】具体例を説明する条件ツリー構造を説明する
図である。
図である。
【図１２】図１１の整理されたブロック展開を説明する
図である。
図である。
【図１３】図１２の簡略されたブロック展開図である。
【図１４】図１１の簡略化された条件構造例を説明する
図である。
図である。
【図１５】チェックルートを抽出するための下位ブロッ
クの論理展開を説明する図である。
クの論理展開を説明する図である。
【図１６】チェックルートを抽出するための上位ブロッ
クの論理展開を説明する図である。
クの論理展開を説明する図である。
【図１７】図１の時系列判断部３を説明する図である。
【図１８】図１の時系列判断部３において処理タイミン
グを考慮して制御装置１のプログラムの正常／異常の判
断を行う判断例を説明する図である。
グを考慮して制御装置１のプログラムの正常／異常の判
断を行う判断例を説明する図である。
【図１９】図１の時系列判断部３における異常（ＮＧ）
の判断例を説明する図である。
の判断例を説明する図である。
１…制御装置 ２…チェックルート抽出部 ３…時系列判断部 ２１…イベント発生部 ２２…ブロック展開部 ２３…チェックルート展開部 ２４…比較部
Claims (5)
- 【請求項１】 複数の信号を入力して制御信号を形成す
る制御装置のプログラムをデバッグするデバック装置に
おいて、 前記制御装置のプログラムを規定する仕様書を基に制御
の内容をＡＮＤ論理及びＯＲ論理で分岐し、ＡＮＤ論理
又はＯＲ論理の対象となるＡＮＤ論理、ＯＲ論理及びイ
ベントを１つのブロックとして、順次、上位から下位に
展開する条件ツリー構造を入力し、この条件ツリー構造
から一連のイベントの発生で形成される前記制御信号の
チェックルートを抽出するチェックルート抽出部と、 前記制御部からの制御信号と前記チェックルート抽出部
からの抽出可信号とが一定の時系列変化内にある場合に
前記制御部のプログラムを正常と判断し、異常の場合に
は異常箇所を直すために特定する時系列判断部とを具備
し、 前記チェックルート抽出部は、 前記仕様書を基に予めイベントを格納し、前記複数の信
号を入力して、入力信号が一定の条件の場合にイベント
発生して出力するイベント発生部と、 前記条件ツリー構造を入力し、前記ＡＮＤ論理、前記Ｏ
Ｒ論理のいずれかを単位にブロックとして展開してＡＮ
Ｄ論理又はＯＲ論理を識別し前記ブロックにはイベン
ト、ＡＮＤ論理及びＯＲ論理が含められるブロック展開
部と、 前記展開されたブロックを構成するイベントを番号で表
し、下位のブロックがＡＮＤ論理の場合には各イベント
の番号をｘ方向に並らべてブロックをマップにし、ブロ
ックがＯＲ論理の場合には各イベントの番号をｙ方向に
並べてブロックをマップにし、且つ上位のブロックがＯ
Ｒ論理の場合には下位で形成された２次元マップのｘ方
向にイベントの番号０を並べて、各２次元マップのｘ方
向の桁数を合わせ、桁数を合わされた各２次元マップを
ｙ方向に重ね並べてマップにし、且つ上位のブロックが
ＡＮＤ論理の場合には、下位で形成された各２次元のマ
ップをｙ方向に繰り返し形成し繰り返された各２次元マ
ップのｙ方向の桁数を合わせ、桁数を合わされた各２次
元マップをｘ方向に並べてマップにすることにより、最
上位のブロックの２次元マップを形成して、このマップ
の各行がチェックルートを表すチェックルート展開部
と、 前記チェックルート展開部により得られたチェックルー
トを形成するイベントの番号と前記イベント発生部から
の発生イベントの番号とを比較して、前記チェックルー
トを形成するイベントの番号が前記発生イベントの番号
に含まれるときチェックルートの抽出可信号を出力する
比較部とを具備することを特徴とする自動デバッグ装
置。 - 【請求項２】 前記ブロック展開部は混在しているイベ
ント、ＡＮＤ論理及びＯＲ論理をイベントのグループ
と、ＡＮＤ論理及びＯＲ論理のグループの２つに分類し
て整理することを特徴とする、請求項１に記載の自動デ
バッグ装置。 - 【請求項３】 前記ブロック展開部はＡＮＤ論理とＡＮ
Ｄ論理が重なる場合には１つのＡＮＤ論理に簡略化し、
ＯＲ論理とＯＲ論理が重なる場合には１つのＯＲ論理に
簡略化し、ＡＮＤ論理に１つのイベントしかつながらな
い場合にはＡＮＤ論理を省略し、ＯＲ論理に１つのイベ
ントしかつながらない場合にはＯＲ論理の省略すること
を特徴とする、請求項１に記載の自動デバッグ装置。 - 【請求項４】 前記時系列判断部は前記制御部の入力か
ら出力までに要する時間を考慮して時系列変化を決定す
ることを特徴とする、請求項１に記載の自動デバッグ装
置。 - 【請求項５】 前記時系列判断部は前記チェックルート
抽出部により抽出された全チェックルートに対する抽出
可信号に対して前記制御部のプログラムの正常及び異常
を判断し、いずれか１つのチェックルートに異常があれ
ば、前記制御部のプログラムが異常であると判断を行う
ことを特徴とする、請求項１に記載の自動デバッグ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29375396A JP3703581B2 (ja) | 1996-11-06 | 1996-11-06 | 自動デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29375396A JP3703581B2 (ja) | 1996-11-06 | 1996-11-06 | 自動デバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10143391A true JPH10143391A (ja) | 1998-05-29 |
| JP3703581B2 JP3703581B2 (ja) | 2005-10-05 |
Family
ID=17798788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29375396A Expired - Fee Related JP3703581B2 (ja) | 1996-11-06 | 1996-11-06 | 自動デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3703581B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014010601A (ja) * | 2012-06-29 | 2014-01-20 | Denso Corp | 評価装置 |
| CN109032000A (zh) * | 2017-06-12 | 2018-12-18 | 保时捷股份公司 | 机动车辆的控制装置组合的运行控制装置和用于运行控制装置的方法 |
-
1996
- 1996-11-06 JP JP29375396A patent/JP3703581B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014010601A (ja) * | 2012-06-29 | 2014-01-20 | Denso Corp | 評価装置 |
| CN109032000A (zh) * | 2017-06-12 | 2018-12-18 | 保时捷股份公司 | 机动车辆的控制装置组合的运行控制装置和用于运行控制装置的方法 |
| CN109032000B (zh) * | 2017-06-12 | 2021-03-26 | 保时捷股份公司 | 机动车辆的控制装置组合的运行控制装置和用于运行控制装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3703581B2 (ja) | 2005-10-05 |
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