JPH10135985A - Parallel-type error detection circuit - Google Patents

Parallel-type error detection circuit

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JPH10135985A
JPH10135985A JP8305802A JP30580296A JPH10135985A JP H10135985 A JPH10135985 A JP H10135985A JP 8305802 A JP8305802 A JP 8305802A JP 30580296 A JP30580296 A JP 30580296A JP H10135985 A JPH10135985 A JP H10135985A
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header
payload
fec
error
processing
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Hiroyuki Sato
啓之 佐藤
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NEC Corp
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Abstract

PROBLEM TO BE SOLVED: To reduce the delay of a cell and to improve processing efficiency by error-detecting in parallel and storing a header and a payload obtained by separating an input cell, performing read from a storage means which performs an FEC processing, when error correction is required and performing synthesis and output. SOLUTION: A separation part 10 separates the header and payload of an ATM cell, check parts 20 and 30 check errors and FEC work buffers 50 and 60 perform storage tentatively. When error correction is required, the check parts 20 and 30 instruct the FEC processing to the buffers 50 and 60, and each error information is reported to a buffer read control part 40. The control part 40 makes the buffers 50 and 60 abandon the cell for which the error is detected in a CRC processing after the FEC processing at the time of read and perform update for each cell, based on the error information. An MUX part 7 synthesizes and outputs the header and the payload outputted by the buffers 50 and 60 after the CRC/FEC processings. Thus, error, error detection and correction processing delay time is reduced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、誤り検出および訂
正方式に関し、特に、無線ATM(Asynchronous Tr
ansfer Mode)多重伝送を行う装置における無線区間
の伝送品質を保証に用いて好適な誤り検出および訂正方
式に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error detection and correction system, and more particularly, to a wireless ATM (Asynchronous Tr).
The present invention relates to an error detection and correction method suitable for guaranteeing transmission quality in a wireless section in a device that performs multiplex transmission.

【0002】[0002]

【従来の技術】セルロスやビットエラー対策を施しつ
つ、伝送効率、伝送速度を低下させないための処理とし
ては、誤り訂正を必要としないセルとそうでないセルと
の並列処理、ATMネットワーク内のセルロスの影響を
抑えるため、FEC処理に遅延補償を行い、判定情報と
データと分離させる方式等が提案又は採用されている。
2. Description of the Related Art As measures for preventing loss of transmission efficiency and transmission rate while taking measures against cell loss and bit error, parallel processing of cells not requiring error correction and cells not requiring error correction, cell loss in an ATM network, and the like. In order to suppress the influence, a method or the like of performing delay compensation in the FEC processing to separate the determination information from the data has been proposed or adopted.

【0003】この種の従来方式として、例えば特開平8
−97825号公報には、B−ISDNにおけるATM
ネットワーク内でのセルロス対策やビットエラー対策を
施しつつ伝送効率や伝送速度を低下させないようにする
ため、符号化されたデータとネットワーク管理情報から
誤り訂正を行うかどうかを判定した判定信号をフレーム
に多重化し、誤り訂正を行うと判定されたデータについ
てのみ誤り訂正符号化され、それ以外のデータについて
は誤り訂正符号化データとタイミング的にぶつからない
ように遅延処理されてセレクタを介して順次ネットワー
クに出力されるデータ伝送装置が提案されている。ま
た、例えば特開平7−162395号公報には、誤り訂
正符号化を行ったフレームか、行っていないフレームか
を判定する判定情報を伝送データから分離して、この分
離された判定情報を基に、誤り訂正復号化を行ったデー
タ、及び誤り訂正復号化を行わずに遅延されたデータの
いずれかを選択しデータを復号化する方式が提案されて
いる。
A conventional system of this kind is disclosed in, for example,
No. 97825 discloses an ATM in B-ISDN.
In order to prevent the transmission efficiency and transmission rate from decreasing while taking measures against cell loss and bit error in the network, a frame is used to determine whether to perform error correction based on the encoded data and network management information. Multiplexing, error correction coding is performed only on data determined to be subjected to error correction, and other data is subjected to delay processing so that timing does not collide with error correction coding data, and is sequentially transmitted to a network via a selector. An output data transmission device has been proposed. Also, for example, in Japanese Patent Application Laid-Open No. Hei 7-162395, determination information for determining whether a frame has been subjected to error correction coding or not has been separated from transmission data, and based on the separated determination information. There has been proposed a method of selecting one of data subjected to error correction decoding and data delayed without performing error correction decoding to decode the data.

【0004】また、短いフレームのデータのみの再送要
求を行う誤り時の再送方式として、1ビットでもエラー
があるとフレーム全てを再送していたのに対し、送信側
からはエラー訂正符号のみを再送し、受信側で訂正を行
う方式が採用されている。この種の従来方式として例え
ば特開平4−253433号公報には、データフレーム
に誤り検出コードを付加しておき、受信側で誤りが検出
された時、送信側で予め作成保存しておいた送信データ
に対する誤り訂正コードのみを再送データとして送信
し、受信側では誤り訂正コードを受信した時に誤りのあ
った受信データに対して誤り訂正を行うことにより短い
データ長の誤り訂正コードにみを再送データとして送る
だけでよく、伝送効率の低下を抑止するデータ再送方式
が提案されている。
As an error retransmission method for requesting retransmission of only data of a short frame, the entire frame is retransmitted if there is an error even in one bit, whereas only the error correction code is retransmitted from the transmission side. However, a method of performing correction on the receiving side is employed. For example, Japanese Patent Application Laid-Open No. Hei 4-253433 discloses an error detection code added to a data frame. When an error is detected on the receiving side, a transmission frame created and stored on the transmitting side in advance is stored. Only the error correction code for the data is transmitted as retransmission data, and the receiving side performs error correction on the received data having an error when receiving the error correction code, so that only the error correction code with a short data length is retransmitted data. A data retransmission scheme has been proposed which suppresses a decrease in transmission efficiency.

【0005】しかしながら、ATMセルの時系列的な伝
送により、ヘッダに対するCRC(Cyclic Redundan
cy Check)/FEC(前方誤り訂正)処理の後に、ペ
イロードに対するCRC/FEC処理を行う、という具
合に、シーケンシャルにCRC/FEC処理を行ってい
る。
However, due to the time-series transmission of ATM cells, a CRC (Cyclic Redundan) for the header is transmitted.
CRC / FEC (forward error correction) processing is performed, and then CRC / FEC processing is performed on the payload, so that the CRC / FEC processing is performed sequentially.

【0006】また、シーケンシャルにCRC/FEC処
理を行うことによって生じる、セルの格納を行ったバッ
ファを読み出す時の遅延に対して、遅延時間を吸収させ
るだけのバッファサイズが必要とされている。
In addition, a buffer size that can absorb a delay time is required for a delay in reading a buffer in which cells are stored, which is caused by performing the CRC / FEC processing sequentially.

【0007】[0007]

【発明が解決しようとする課題】無線ATM多重伝送を
行う装置において、無線区間の伝送品質を保証するため
に、従来のATMセルの誤り検出方法を適用した場合、
従来の誤り検出方法は、伝送速度の低下に対する対策は
なされているが、ATMセルの時系列的な伝送により、
ヘッダに対する処理の後に、ペイロードに対する処理を
行う、というように、シーケンシャルに、CRC/FE
C処理を行っている。
In a device for performing wireless ATM multiplex transmission, when a conventional ATM cell error detection method is applied in order to guarantee transmission quality in a wireless section,
Although the conventional error detection method takes measures against a decrease in transmission speed, time-sequential transmission of ATM cells allows
The processing for the payload is performed after the processing for the header, and so on.
C processing is performed.

【0008】このため、受信したセルをセルバッファへ
格納する場合、バッファからの出力は、ヘッダに対する
CRC/FEC処理時間と、ペイロードに対するCRC
/FEC処理時間の両方の処理時間が累積されて出力さ
れるため、セル出力遅延が生じる。
Therefore, when storing the received cell in the cell buffer, the output from the buffer includes the CRC / FEC processing time for the header and the CRC for the payload.
Since both processing times of / FEC processing time are accumulated and output, a cell output delay occurs.

【0009】またバッファ読み出し時には、セル出力ヘ
ッダ部の処理を行っている間の時間分のペイロードの処
理までの時間を吸収させるため、ヘッダ部の処理に対す
る遅延時間相当のバッファサイズが必要とされる。
At the time of buffer reading, a buffer size equivalent to the delay time for the processing of the header is required to absorb the time until the processing of the payload for the time during the processing of the cell output header. .

【0010】このように、無線ATMセル多重伝送での
伝送品質を保証するための、従来の誤り検出/訂正方式
は、無線ATMセルに対して、ヘッダ部とペイロード部
とについてシーケンシャルに誤り検出/訂正処理を行っ
ているために生じる遅延時間が問題となっている。
[0010] As described above, the conventional error detection / correction method for guaranteeing the transmission quality in wireless ATM cell multiplex transmission employs sequential error detection / correction for the header and the payload of the wireless ATM cell. The delay time caused by performing the correction process is a problem.

【0011】したがって、本発明は、上記問題点を解消
すべくなされたものであって、その目的は、ATMセル
のFEC/CRC処理時間を有効に使用すること可能と
し、誤り検出および訂正処理遅延時間を減少させる誤り
検出/訂正方式を提供することにある。
SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to make it possible to effectively use the FEC / CRC processing time of an ATM cell and to reduce the error detection and correction processing delay. It is to provide an error detection / correction scheme that reduces time.

【0012】[0012]

【課題を解決するための手段】前記目的を達成するた
め、本発明は、無線ATMセル多重伝送での伝送品質を
保証するための誤り検出/訂正方式において、入力AT
Mセルをヘッダとペイロードとに分離する手段と、ヘッ
ダ及びペイロード毎に誤り検出を並列方式で行うために
ヘッダ及びペイロード毎に設けられた誤りチェック手段
と、前記ヘッダと前記ペイロードをそれぞれ蓄積し、誤
り訂正が必要な場合には、FEC処理がそれぞれ行われ
る記憶手段と、前記記憶手段から読み出したヘッダとペ
イロードを合成して出力する手段と、を備えたことを特
徴とする。
In order to achieve the above object, the present invention provides an error detection / correction system for guaranteeing transmission quality in wireless ATM cell multiplex transmission.
Means for separating the M cell into a header and a payload, error checking means provided for each header and payload for performing error detection in a header and a payload in a parallel manner, and storing the header and the payload, respectively. When error correction is required, the storage device includes a storage unit that performs FEC processing, and a unit that combines and outputs a header and a payload read from the storage unit.

【0013】本発明の概要を以下に説明する。本発明
は、検出/訂正処理に諸用する遅延時間の緩和を狙い、
誤り検出/訂正処理を、ヘッダとペイロードに分離して
行い、さらに、分離したヘッダとペイロードに対して、
誤り検出と誤り訂正処理を分離して独立に行う方式を採
用する。
The outline of the present invention will be described below. The present invention aims to alleviate the delay time used for the detection / correction processing,
Error detection / correction processing is performed separately for the header and the payload.
A method in which error detection and error correction processing are performed separately and independently is adopted.

【0014】本発明は、ヘッダ/ペイロード毎に誤り検
出処理を行うために、ヘッダ/ペイロード毎に誤りチェ
ック部(図1の20、30)を設け、ヘッダ/ペイロー
ド毎に誤り検出処理を行う誤りチェック部に対して、誤
り訂正の並列処理を行うため、ヘッダ/ペイロード毎に
FECワークバッファ(図1の50、60)を設ける。
According to the present invention, an error check unit (20, 30 in FIG. 1) is provided for each header / payload in order to perform an error detection process for each header / payload, and an error detection process for performing an error detection process for each header / payload is provided. FEC work buffers (50 and 60 in FIG. 1) are provided for each header / payload in order to perform parallel error correction processing on the check unit.

【0015】ヘッダとペイロードデータは、各FECワ
ークバッファへ格納されるとともに各々のチェック部に
入力される。これらチェック部にて誤り訂正が必要な場
合は、FECワークバッファに対して誤り訂正を行うた
めの指示を出し、このワークバッファにてFEC処理を
行う。また同時に、バッファ読み出し制御部(図1の4
0)に対して誤り検出情報を通知する。
The header and the payload data are stored in each FEC work buffer and input to each check unit. When error correction is required in these check units, an instruction for performing error correction is issued to the FEC work buffer, and FEC processing is performed in this work buffer. At the same time, the buffer read control unit (4 in FIG. 1)
0) is notified of error detection information.

【0016】またバッファ読み出し制御部(図1の4
0)は、読み出し指示を出力するための制御を行う。ヘ
ッダおよびペイロードチェック部、ヘッダおよびペイロ
ード専用FECワークバッファの制御を行い、CRC処
理を行う。このバッファ読み出し制御部にて誤りが検出
された場合、誤りが検出されず訂正の必要がない場合
は、正常にセルの読み出し指示を行う。FEC処理を行
ったが、ヘッダもしくはペイロードのどちらか一方のC
RC処理にて誤りが検出された場合は、制御を各々の読
み出し指示でFECワークバッファを読み出し時にセル
廃棄を行う。
A buffer read control unit (4 in FIG. 1)
0) performs control for outputting a read instruction. It controls the header and payload check unit, the header and payload dedicated FEC work buffer, and performs CRC processing. If an error is detected by the buffer read control unit, and if no error is detected and no correction is necessary, a cell read instruction is normally issued. Although the FEC processing was performed, the C
If an error is detected in the RC processing, control is performed to discard the cell when reading the FEC work buffer by each read instruction.

【0017】本発明においては、このように、ヘッダと
ペイロード毎に誤りチェック部とを分離させ、各々に対
してFECワークバッファを持ち、誤り検出と誤り訂正
処理を独立して行うことにより、シーケンシャルに行っ
ていた場合に比べ、遅延時間を減少させることができ
る。またヘッダ処理に対する時間を有効に利用できるた
め、バッファ読み出し時における遅延時間吸収のための
バッファサイズも減少すると考えられる。
According to the present invention, as described above, the error check unit is separated for each of the header and the payload, each has an FEC work buffer, and performs error detection and error correction independently. , The delay time can be reduced. Further, since the time for the header processing can be effectively used, the buffer size for absorbing the delay time at the time of reading the buffer may be reduced.

【0018】[0018]

【発明の実施の形態】本発明の実施の形態について以下
に図面を参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0019】図1は、本発明の実施の形態の構成を示す
図である。図1を参照すると、本発明の実施の形態は、
ヘッダ/ペイロード分離部10、ヘッダチェック部2
0、ペイロードチェック部30、バッファ読み出し制御
部40、ヘッダ専用FECワークバッファ50、ペイロ
ード専用FECワークバッファ60、マルチプレクサ7
0と、を備えて構成されている。
FIG. 1 is a diagram showing a configuration of an embodiment of the present invention. Referring to FIG. 1, an embodiment of the present invention comprises:
Header / payload separation unit 10, header check unit 2
0, payload check unit 30, buffer read control unit 40, header-only FEC work buffer 50, payload-only FEC work buffer 60, multiplexer 7
0.

【0020】ヘッダ/ペイロード分離部10は、ATM
セルのヘッダとペイロードを分離させ、分離したヘッダ
とペイロードを、チェック部20、30、およびFEC
ワークバッファ50、60に対してそれぞれ出力する。
The header / payload separation unit 10 is an ATM
The cell header and the payload are separated, and the separated header and payload are checked by the check units 20, 30, and the FEC
Output to the work buffers 50 and 60, respectively.

【0021】ヘッダチェック部20は、ヘッダ/ペイロ
ード分離部10から入力するATMセルのヘッダに対す
る誤りチェックを行う。誤り訂正が必要な場合には、ヘ
ッダ専用FECワークバッファ50に対して誤り訂正を
行うための指示を出し、バッファ読み出し制御部40に
対して通知する。
The header check unit 20 performs an error check on the header of the ATM cell input from the header / payload separation unit 10. If error correction is required, an instruction for performing error correction is issued to the header-dedicated FEC work buffer 50 and the buffer read control unit 40 is notified.

【0022】ペイロードチェック部30は、ヘッダ/ペ
イロード分離部10から入力するATMセルのペイロー
ドに対する誤りチェックを行う。誤り訂正が必要な場合
は、ペイロード専用FECワークバッファ60に対して
誤り訂正を行うための指示を出し、バッファ読み出し制
御部40に対して通知する。
The payload check unit 30 performs an error check on the payload of the ATM cell input from the header / payload separation unit 10. If error correction is required, an instruction for performing error correction is issued to the payload-dedicated FEC work buffer 60, and the instruction is sent to the buffer read control unit 40.

【0023】バッファ読み出し制御部40は、ヘッダチ
ェック部20、ペイロードチェック部30でチェックし
た情報をもとに、専用FECワークバッファ50、60
を読み出すための制御を行う。また、FEC処理後のC
RC処理で、ヘッダもしくはペイロードのどちらか一方
でも誤りが検出された場合には、読み出し時に、セル廃
棄を行うための指示を出す。
The buffer read control unit 40, based on the information checked by the header check unit 20 and the payload check unit 30, checks the dedicated FEC work buffers 50 and 60.
Control for reading the data. In addition, CEC after FEC processing
If an error is detected in either the header or the payload in the RC process, an instruction to discard the cell is issued at the time of reading.

【0024】ヘッダ専用FECワークバッファ50は、
ヘッダ部のFEC処理を行うため、セルを一時的に蓄積
しておくFEC処理用ワークバッファである。このバッ
ファは、サイクリック(Cyclic)にセルを蓄積し、ヘッ
ダ部のFEC処理から読み出しまでの処理が終了すると
ともに1セル毎に更新していく。
The header-dedicated FEC work buffer 50 is
This is a work buffer for FEC processing that temporarily stores cells for performing FEC processing of the header portion. The buffer accumulates cells cyclically, and updates the cells one cell at a time when the processing from the FEC processing to the reading of the header section is completed.

【0025】ペイロード専用FECワークバッファ60
は、ペイロード部のFEC処理を行うため、セルを一時
的に蓄積しておくFEC処理用ワークバッファである。
このバッファは、サイクリックにセルを蓄積し、ペイロ
ード部のFEC処理から読み出しまでの処理が終了する
とともに1セル毎に更新していく。
FEC work buffer 60 dedicated to payload
Is a work buffer for FEC processing for temporarily storing cells for performing FEC processing of the payload portion.
The buffer accumulates cells cyclically, and updates the cells one cell at a time when the processing from the FEC processing to the reading of the payload section is completed.

【0026】マルチプレクス(Mux)部7は、CRC
/FEC処理後に、各FECワークバッファ50、60
から出力されるヘッダとペイロードを合成するセルマル
チプレクサである。
The multiplex (Mux) unit 7 has a CRC
After the / FEC processing, each FEC work buffer 50, 60
This is a cell multiplexer that combines the header and the payload output from.

【0027】[0027]

【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく本発明の一実施例について以下に説明する。図
2は、本発明の一実施例の構成を示す図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below in order to explain the above-mentioned embodiment of the present invention in further detail. FIG. 2 is a diagram showing the configuration of one embodiment of the present invention.

【0028】図2を参照すると、ヘッダ/ペイロード分
離部10は、1:4デマルチプレクサ(DMux)回路
で構成され、ATMセルのヘッダとペイロードを分離さ
せ、各誤りチェック部およびFECワークバッファに対
して出力する。
Referring to FIG. 2, the header / payload separation unit 10 is constituted by a 1: 4 demultiplexer (DMux) circuit, separates the header and the payload of the ATM cell, and provides the error check unit and the FEC work buffer with each other. Output.

【0029】ヘッダチェック部20は、ヘッダ/ペイロ
ード分離部10から入力するATMセルのヘッダに対す
る誤りチェックを行う(誤り検出のための演算)。誤り
訂正が必要な場合は、ヘッダ専用FECワークバッファ
50にて誤り訂正を行うための指示を出し、バッファ読
み出し制御部40に対して通知する。
The header check unit 20 performs an error check on an ATM cell header input from the header / payload separation unit 10 (operation for error detection). If error correction is required, an instruction for performing error correction in the header-dedicated FEC work buffer 50 is issued, and the buffer read control unit 40 is notified.

【0030】ペイロードチェック部30は、ヘッダ/ペ
イロード分離部10から入力するATMセルのペイロー
ドに対する誤りチェックを行う(誤り検出のための演
算)。誤り訂正が必要な場合は、ペイロード専用FEC
ワークバッファ60にて誤り訂正を行うための指示を出
し、バッファ読み出し制御部40に対して通知する。
The payload check unit 30 performs an error check on the payload of the ATM cell input from the header / payload separation unit 10 (operation for error detection). If error correction is required, payload-only FEC
An instruction for performing error correction in the work buffer 60 is issued, and the instruction is sent to the buffer read control unit 40.

【0031】バッファ読み出し制御部40は、ヘッダチ
ェック部20、ペイロードチェック部30から通知され
るチェック情報を基に、専用FECワークバッファ5
0、60を読み出すための制御を行い、正常にセルを受
信した場合は、専用FECワークバッファ50、60か
ら正常に読み出しを行うための指示を与える。またFE
C処理後のCRC処理で、ヘッダもしくはペイロードの
少なくともどちらか一方でも誤りが検出された場合に
は、読み出し時に、セル廃棄を行うための指示を出す。
The buffer read control unit 40, based on the check information notified from the header check unit 20 and the payload check unit 30, executes the dedicated FEC work buffer 5
Control for reading 0 and 60 is performed, and when a cell is normally received, an instruction to read normally from the dedicated FEC work buffers 50 and 60 is given. Also FE
If an error is detected in at least one of the header and the payload in the CRC processing after the C processing, an instruction to discard cells is issued at the time of reading.

【0032】この指示にて、FECワークバッファ5
0、60のメモリ選択の切替を行う。
With this instruction, the FEC work buffer 5
Switching of memory selection of 0 and 60 is performed.

【0033】ヘッダ専用FECワークバッファ50は、
ヘッダ部のFEC処理を行うため、セルを一時的に蓄積
しておくFEC処理用ワークバッファであり、3メモリ
バッファで構成されている。このバッファは、バッファ
アドレスを示すヘッダデータに対するポインタを定義す
ることなく、サイクリックにセルを蓄積し、ヘッダ部の
FEC処理から読み出しまでの処理が終了するととも
に、1セル毎に更新していく。ヘッダ/ペイロード分離
部10からのヘッダデータ入力(data1)、ヘッダ
誤りチェック部からのFEC指示(data2)および
マルチプレクサ70へのヘッダデータ出力(data
3)の3種類のデータに対して、それぞれのメモリを持
つ、3メモリバッファで構成し、このバッファ以外の処
理部における動作クロックの倍の速度でリード/ライト
を行う。このバッファ内のメモリは、バッファ読み出し
制御部40からの指示によって切替を行う。
The header-dedicated FEC work buffer 50 is
This is a work buffer for FEC processing for temporarily accumulating cells for performing FEC processing of the header portion, and is composed of three memory buffers. This buffer accumulates cells cyclically without defining a pointer to the header data indicating the buffer address, updates the header portion from the FEC process to the readout, and updates the cells one cell at a time. Header data input (data1) from the header / payload separation unit 10, FEC instruction (data2) from the header error check unit, and header data output (data) to the multiplexer 70
The three types of data of 3) are constituted by three memory buffers having respective memories, and read / write is performed at twice the speed of the operation clock in the processing unit other than the buffers. The memory in the buffer is switched according to an instruction from the buffer read control unit 40.

【0034】ペイロード専用FECワークバッファ60
は、ペイロード部のFEC処理を行うため、セルを一時
的に蓄積しておくFEC処理用ワークバッファであり、
3メモリバッファで構成される。このバッファは、バッ
ファアドレスを示すペイロードデータに対するポインタ
を定義することなく、サイクリックにセルを蓄積し、ペ
イロード部のFEC処理から読み出しまでの処理が終了
するとともに1セル毎に更新していく。また、ヘッダ/
ペイロード分離部からのペイロードデータ入力(dat
a1)、ペイロード誤りチェック部からのFEC指示
(data2)およびマルチプレクサ70へのペイロー
ドデータ出力(data3)の3種類のデータに対して
それぞれのメモリを持つ3メモリバッファで構成し、こ
のバッファ以外の処理部における動作クロックの倍の速
度でリード/ライトを行う。このバッファ内のメモリ
は、バッファ読み出し制御部40からの指示によって切
替を行う。
[0034] Payload-only FEC work buffer 60
Is a work buffer for FEC processing for temporarily storing cells in order to perform FEC processing of the payload portion,
It consists of three memory buffers. This buffer accumulates cells cyclically without defining a pointer to the payload data indicating the buffer address, and updates the cell by cell as the processing from the FEC processing to the reading of the payload section is completed. Also, header /
Payload data input (dat
a1), a three-memory buffer having a memory for each of three types of data, that is, an FEC instruction (data2) from the payload error check unit and a payload data output (data3) to the multiplexer 70, and processing other than this buffer The read / write is performed at twice the operation clock speed of the unit. The memory in the buffer is switched according to an instruction from the buffer read control unit 40.

【0035】マルチプレクサ部70は、CRC/FEC
処理後、ワークバッファ50、60から出力されるヘッ
ダとペイロードを合成するセルマルチプレクサ部であ
り、2:1マルチプレクサ(Mux)回路で構成される。
The multiplexer unit 70 has a CRC / FEC
After processing, the cell multiplexer unit combines the header and the payload output from the work buffers 50 and 60, and is composed of a 2: 1 multiplexer (Mux) circuit.

【0036】本発明の実施例の動作を説明する。The operation of the embodiment of the present invention will be described.

【0037】図2において、ヘッダ/ペイロード分離部
10にて、入力ATMセルをヘッダとペイロードに分離
する。分離したセルは、それぞれ、ヘッダに対する誤り
チェックを行うヘッダチェック部20およびペイロード
チェック部30に入力するとともに、セルをヘッダ専用
FECワークバッファ50およびペイロード専用FEC
ワークバッファ60へ格納される。
In FIG. 2, a header / payload separating unit 10 separates an input ATM cell into a header and a payload. The separated cells are input to a header check unit 20 and a payload check unit 30 for performing an error check on the header, respectively, and the cells are converted to a header-only FEC work buffer 50 and a payload-only FEC.
The data is stored in the work buffer 60.

【0038】ヘッダチェック部20にて、ヘッダ部に対
する誤りチェックを行い、誤り訂正が必要な場合は、ヘ
ッダ専用FECワークバッファ50に対して誤り訂正を
行うための指示を出す。ペイロードチェック部30に
て、ペイロードに対する誤りチェックを行い、誤り訂正
が必要な場合は、ペイロード専用FECワークバッファ
60に対して誤り訂正を行うための指示を出す。バッフ
ァ読み出し制御部40では、それぞれの誤りチェック部
20、30でチェックした情報を基に、各FECワーク
バッファ50、60を読み出すための制御を行う。正常
なセルを受信した場合は、サイクリックに構成される各
々のFECワークバッファ50、60に対して正常にセ
ルを読み出す指示を与え、更新するため次に到着するセ
ルの入力を行う。FEC処理後、ヘッダもしくはペイロ
ードのどちらか一方でもCRC処理で誤りが検出された
場合は、各FECワークバッファ50、60に対して読
み出し時にセル廃業を行うための指示を出す。
The header check section 20 checks the header section for errors, and if error correction is necessary, issues an instruction to the header-dedicated FEC work buffer 50 for error correction. The payload check unit 30 performs an error check on the payload, and if error correction is necessary, issues an instruction to the FEC work buffer 60 dedicated to the payload to perform error correction. The buffer read control unit 40 performs control for reading the FEC work buffers 50 and 60 based on the information checked by the error check units 20 and 30. When a normal cell is received, an instruction to read the cell normally is given to each of the FEC work buffers 50 and 60 that are configured cyclically, and the cell that arrives next to be updated is input. After the FEC processing, if an error is detected in either the header or the payload in the CRC processing, an instruction to close the cell at the time of reading is issued to each of the FEC work buffers 50 and 60.

【0039】これらの指示によって、FECワークバッ
ファにおける3メモリバッファの切替を行う。FECワ
ークバッファにおける仕事が終了したら、正常セル受信
時と同様に本制御部によって1セル毎に読み出し処理が
行われ、各々のFECワークバッファは更新される。各
々のFECワークバッファからの読み出し後、2:1マ
ルチプレクサ(Mux)部70にてヘッダとペイロード
を合成して出力する。
In accordance with these instructions, the three memory buffers in the FEC work buffer are switched. When the work in the FEC work buffer is completed, the read processing is performed for each cell by this control unit as in the normal cell reception, and each FEC work buffer is updated. After reading from each FEC work buffer, the 2: 1 multiplexer (Mux) unit 70 combines and outputs the header and the payload.

【0040】次に本発明の第2の実施例を説明する。図
3は、本発明の第2の実施例の構成を示す図である。
Next, a second embodiment of the present invention will be described. FIG. 3 is a diagram showing the configuration of the second embodiment of the present invention.

【0041】図3を参照すると、ヘッダ/ペイロード分
離部10は、1:2デマルチプレクサ(DMux)回路から
なり、ATMセルをヘッダとペイロードに分離し、各誤
りチェック部に出力する。FECワークバッファに対し
ては、ヘッダ/ペイロードの分離は行わずに出力する。
また各誤りチェック部およびFECワークバッファに対
してヘッダおよびペイロードの先頭位置を示すタイミン
グをそれぞれ出力する。
Referring to FIG. 3, the header / payload separation unit 10 comprises a 1: 2 demultiplexer (DMux) circuit, separates an ATM cell into a header and a payload, and outputs the ATM cell to each error check unit. Output to the FEC work buffer without separating the header / payload.
Also, it outputs the timing indicating the head position of the header and the payload to each error check unit and the FEC work buffer, respectively.

【0042】ヘッダチェック部20は、ヘッダ/ペイロ
ード分離部10から入力するATMセルのヘッダに対す
る誤りチェックを行う(誤り検出のための演算)。誤り
訂正が必要な場合には、ヘッダ先頭位置のタイミング
で、FECワークバッフ50ァにて誤り訂正を行うため
の指示を出し、ヘッダ先頭位置のタイミングとともにバ
ッファ読み出し制御部40に対して通知する。
The header check unit 20 performs an error check on the header of the ATM cell input from the header / payload separation unit 10 (operation for error detection). When error correction is required, an instruction for performing error correction in the FEC work buffer 50 is issued at the timing of the header start position, and the instruction is sent to the buffer read control unit 40 together with the timing of the header start position.

【0043】ペイロードチェック部30は、ヘッダ/ペ
イロード分離部10から入力するATMセルのペイロー
ドに対する誤りチェックを行う(誤り検出のための演
算)。誤り訂正が必要な場合には、ペイロード先頭位置
のタイミングでFECワークバッファ50にて誤り訂正
を行うための指示を出し、ペイロード先頭位置タイミン
グとともにバッファ読み出し制御部40に対して通知す
る。
The payload check unit 30 performs an error check on the payload of the ATM cell input from the header / payload separation unit 10 (operation for error detection). When error correction is required, an instruction for performing error correction in the FEC work buffer 50 is issued at the timing of the payload head position, and the instruction is sent to the buffer read control unit 40 together with the payload head position timing.

【0044】バッファ読み出し制御部40は、チェック
部20、30から通知されるチェック情報をもとに、F
ECワークバッファ50を読み出すための制御を行い、
正常にセルを受信した場合は、ヘッダおよびペイロード
先頭位置タイミングでのFECワークバッファ50から
正常に読み出しを行うための指示を与える。FEC処理
後のCRC処理でヘッダもしくはペイロードの少なくと
もどちらか一方でも誤りが検出された場合は、読み出し
時にセル廃棄を行うための指示を出す。この指示にて、
3メモリバッファで構成するFECワークバッファ50
のメモリ選択の切替を行う。
The buffer read control unit 40 controls the F based on the check information notified from the check units 20 and 30.
Performs control for reading the EC work buffer 50,
If the cell has been received normally, an instruction is given to perform normal reading from the FEC work buffer 50 at the timing of the header and payload head positions. If an error is detected in at least one of the header and the payload in the CRC processing after the FEC processing, an instruction to discard cells at the time of reading is issued. With this instruction,
FEC work buffer 50 composed of three memory buffers
Of the memory selection is performed.

【0045】FECワークバッファ50は、ヘッダ部の
FEC処理とペイロードのFEC処理を行うため、セル
を一時的に蓄積しておくFEC処理用ワークバッファで
あり、3メモリバッファ構成とされている。このバッフ
ァは、バッファアドレスを示すヘッダデータに対するポ
インタを定義することなく、サイクリックにセルを蓄積
するため、それぞれの先頭位置タイミングでFEC処理
および読み出し処理を行い、FEC処理から読み出しま
での仕事が終了するとともに1セル毎に更新していく。
The FEC work buffer 50 is a work buffer for FEC processing for temporarily storing cells in order to perform FEC processing of the header part and FEC processing of the payload, and has a three-memory buffer configuration. This buffer performs FEC processing and read processing at each head position timing without cyclically accumulating cells without defining a pointer to header data indicating a buffer address, and the work from FEC processing to read is completed. And at the same time, updating is performed for each cell.

【0046】FECワークバッファ50バッファは、ヘ
ッダ/ペイロード分離部10からのセルデータ入力(d
ata1)、ヘッダ誤りチェック部20およびペイロー
ド誤りチェック部30からのFEC指示(data
2)、およびセルデータ出力(data3)の3種類の
データに対してそれぞれのメモリを備え、FEC指示で
あるdata2とのインタフェースは、デュアルポート
とする、3メモリバッファで構成されている。そして、
このバッファ50以外の処理部における動作クロックの
2倍の速度でリード/ライトを行う。
The FEC work buffer 50 receives the cell data input (d
data1), an FEC instruction (data) from the header error check unit 20 and the payload error check unit 30.
2) and cell data output (data3) are provided with respective memories, and an interface with data2 which is an FEC instruction is constituted by three memory buffers having dual ports. And
Reading / writing is performed at twice the speed of the operation clock in the processing units other than the buffer 50.

【0047】このバッファ50内のメモリは、バッファ
読み出し制御部40からの指示によって切替を行う。各
誤りチェック部20、30からのそれぞれのFEC指示
は、ヘッダおよびペイロード先頭位置のタイミングで出
力され、FECワークバッファで処理される。
The memory in the buffer 50 is switched according to an instruction from the buffer read control unit 40. Each FEC instruction from each of the error checking units 20 and 30 is output at the timing of the header and the head position of the payload, and is processed by the FEC work buffer.

【0048】図3を参照して、本発明の第2の実施例の
動作を説明する。
The operation of the second embodiment of the present invention will be described with reference to FIG.

【0049】図3を参照すると、ヘッダ/ペイロード分
離部10にて、入力ATMセルをヘッダとペイロードに
分離させるとともに、各データに対して、先頭位置タイ
ミングを生成する。分離したセルおよび先頭位置タイミ
ング信号はそれぞれ、ヘッダに対する誤りチェックを行
うヘッダチェック部20およびペイロードチェック部3
0に入力する。また分離を行わないセルおよびヘッダ/
ペイロード先頭タイミング信号をFECワークバッファ
50に対して出力し格納する。
Referring to FIG. 3, the header / payload separation unit 10 separates an input ATM cell into a header and a payload, and generates a head position timing for each data. The separated cell and the head position timing signal are respectively subjected to a header check unit 20 and a payload check unit 3 for checking the header for errors.
Enter 0. Cells and headers that do not separate
The payload start timing signal is output to the FEC work buffer 50 and stored.

【0050】ヘッダチェック部20にて、ヘッダ部に対
する誤りチェックを行い、誤り訂正が必要な場合は、F
ECワークバッファ50に対して誤り訂正を行うための
指示をヘッダ先頭位置のタイミングで出す。
The header check section 20 checks the header section for errors, and if error correction is necessary,
An instruction for performing error correction is issued to the EC work buffer 50 at the timing of the header head position.

【0051】ペイロードチェック部30にて、ペイロー
ドに対する誤りチェックを行い、誤り訂正が必要な場合
は、FECワークバッファに対して誤り訂正を行うため
の指示をペイロード先頭位置のタイミングで出す。バッ
ファ読み出し制御部40では、それぞれの誤りチェック
部でチェックした情報をもとに、FECワークバッファ
50を読み出すための制御を行う。
The payload check unit 30 checks the payload for errors, and if error correction is necessary, issues an instruction for error correction to the FEC work buffer at the timing of the payload head position. The buffer read control unit 40 performs control for reading the FEC work buffer 50 based on the information checked by each error check unit.

【0052】正常なセルを受信した場合は、サイクリッ
クに構成されるFECワークバッファ50に対して正常
にセルを読み出す指示をヘッダおよびペイロード先頭位
置タイミングで与え、更新するため次に到着するセルの
入力を行う。
When a normal cell is received, an instruction to read the cell normally is given to the cyclically configured FEC work buffer 50 at the timing of the head position of the header and the payload. Make the input.

【0053】またFEC処理後、ヘッダもしくはペイロ
ードのどちらか一方でもCRC処理で誤りが検出された
場合は、FECワークバッファ50に対して読み出し時
にセル廃業を行うための指示をヘッダおよびペイロード
先頭位置タイミングで出す。
After the FEC processing, if an error is detected in either the header or the payload in the CRC processing, an instruction to close the cell at the time of reading out the FEC work buffer 50 is sent to the header and payload head position timing. Put out.

【0054】これらの指示によって、FECワークバッ
ファ50における3メモリバッファの切替を行う。ワー
クバッファにおける仕事が終了したら、正常セル受信時
と同様に本制御部によって1セル毎に読み出し処理が行
われ、FECワークバッファ50は更新される。
According to these instructions, the three memory buffers in the FEC work buffer 50 are switched. When the work in the work buffer is completed, the read processing is performed for each cell by this control unit as in the normal cell reception, and the FEC work buffer 50 is updated.

【0055】次に上記した本発明の実施の形態の作用効
果について、図4を参照して説明する。本発明の実施の
形態は、誤り処理にかかる時間を分散させ、かつヘッダ
とペイロードに関する処理を平行して行うことが可能で
あるため、セルの遅延を減少させることができ、効率の
良い処理を行うことができる。
Next, the operation and effect of the embodiment of the present invention will be described with reference to FIG. According to the embodiment of the present invention, since the time required for error processing can be dispersed and the processing relating to the header and the payload can be performed in parallel, it is possible to reduce the cell delay and achieve efficient processing. It can be carried out.

【0056】本発明の実施の形態においては、ヘッダ処
理に関してみると、従来の方式にて所要していたと考え
られる処理時間T1+T2に対して、Td分の遅延時間
を減少させることができる。ペイロードの処理に関して
も同様のことがいえる。
In the embodiment of the present invention, when it comes to the header processing, the delay time of Td can be reduced with respect to the processing time T1 + T2 which is considered to be required in the conventional method. The same is true for payload processing.

【0057】また本発明の実施の形態においては、ヘッ
ダ処理とペイロード処理を並列で行うことから、それぞ
れにかかる時間を分散させることができ、分離させたこ
とによるヘッダとペイロードの同期に対する影響もな
い。またこれにともない、遅延吸収のためのバッファサ
イズの減少という利点がある。
In the embodiment of the present invention, since the header processing and the payload processing are performed in parallel, the time required for each can be dispersed, and the separation does not affect the synchronization between the header and the payload. . This also has the advantage of reducing the buffer size for delay absorption.

【0058】[0058]

【発明の効果】以上説明したように、本発明によれば、
誤り処理にかかる時間を分散させ、かつヘッダとペイロ
ードに関する処理を平行して行うことを可能としたこと
により、セルの遅延を減少させることができ、処理効率
の向上を達成する、という効果を奏する。
As described above, according to the present invention,
By dispersing the time required for error processing and enabling the processing related to the header and the payload to be performed in parallel, it is possible to reduce cell delay and achieve an improvement in processing efficiency. .

【0059】また、本発明によれば、ヘッダ処理とペイ
ロード処理を分離して並列で行うことから、それぞれに
かかる時間を分散させることを可能とし、分離させたこ
とによるヘッダとペイロードの同期に対する影響もな
い。また、本発明によれば、遅延吸収のためのバッファ
サイズを減少するという効果も奏する。
Further, according to the present invention, since the header processing and the payload processing are separated and performed in parallel, it is possible to disperse the time required for each processing, and the influence of the separation on the synchronization between the header and the payload. Nor. Further, according to the present invention, an effect of reducing the buffer size for delay absorption is also achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.

【図2】本発明の一実施例の構成を示す図である。FIG. 2 is a diagram showing a configuration of one embodiment of the present invention.

【図3】本発明の別の実施例の構成を示す図である。FIG. 3 is a diagram showing a configuration of another embodiment of the present invention.

【図4】本発明の実施の形態の作用効果を説明するため
の模式図である。
FIG. 4 is a schematic diagram for explaining the operation and effect of the embodiment of the present invention.

【符号の説明】[Explanation of symbols]

10 ヘッダ/ペイロード分離部 20 ヘッダチェック部 30 ペイロードチェック部 40 バッファ読み出し制御部 50 ヘッダ用FECワークバッファ 60 ペイロード用FECワークバッファ 70 セル合成部 T1 ヘッダ誤りチェック処理にかかる遅延時間 T2 ヘッダ誤り訂正処理にかかる遅延時間 Td ヘッダ専用FECワークバッファを設けることで
減少できる処理時間
Reference Signs List 10 header / payload separation unit 20 header check unit 30 payload check unit 40 buffer read control unit 50 header FEC work buffer 60 payload FEC work buffer 70 cell synthesis unit T1 delay time required for header error check processing T2 delay time required for header error correction processing Such delay time Td Processing time that can be reduced by providing a dedicated FEC work buffer for the header

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】無線ATMセル多重伝送での伝送品質を保
証するための誤り検出/訂正方式において、 入力ATMセルをヘッダとペイロードとに分離する手段
と、 ヘッダ及びペイロード毎に誤り検出を並列方式で行うた
めにヘッダ及びペイロード毎に設けられた誤りチェック
手段と、 前記ヘッダと前記ペイロードをそれぞれ蓄積し、誤り訂
正が必要な場合には、FEC処理がそれぞれ行われる記
憶手段と、 前記記憶手段から読み出したヘッダとペイロードを合成
して出力する手段と、 を備えたことを特徴とする並列型誤り検出/訂正回路。
1. An error detection / correction method for guaranteeing transmission quality in wireless ATM cell multiplex transmission, a means for separating an input ATM cell into a header and a payload, and a parallel method for error detection for each header and payload. Error checking means provided for each of the header and the payload to perform the above, storage means for respectively accumulating the header and the payload, and performing error correction if error correction is required; and Means for combining and outputting the read header and payload, and a parallel error detection / correction circuit.
【請求項2】無線ATMセル多重伝送での伝送品質を保
証するための誤り検出/訂正方式において、 ヘッダ部とペイロード部の独立した誤り検出/訂正処理
を行うために、誤り検出/訂正符号を含むヘッダ部とペ
イロード部を分離するヘッダ/ペイロード分離手段と、 分離したヘッダ部データとペイロード部データをそれぞ
れヘッダ専用FECワークバッファとペイロード専用F
ECワークバッファへ格納する手段と、 前記ヘッダ/ペイロード分離手段から入力するヘッダデ
ータに対して、ヘッダ部の誤りチェック処理を行い、ヘ
ッダ誤り訂正指示を出力する、ヘッダチェック手段と、 前記ヘッダ/ペイロード分離手段から入力するペイロー
ドデータに対して、ペイロード部の誤りチェック処理を
行い、ペイロード誤り訂正指示を出力する、ペイロード
チェック手段と、 前記ヘッダチェック手段に対して並列に構成し、前記ヘ
ッダ/ペイロード分離手段からそれぞれ並列に入力す
る、ヘッダデータを蓄積する手段と、FEC処理を行う
機能を具備するヘッダ専用FECワークバッファと、 前記ペイロードチェック手段に対して並列に構成し、前
記ヘッダ/ペイロード分離手段からそれぞれ並列に入力
する、ペイロードデータを蓄積する手段と、FEC処理
を行う機能を具備するペイロード専用FECワークバッ
ファと、 前記FECワークバッファに蓄積されているデータに対
して、バッファ読み出し指示として、正常読み出し、F
EC後のCRC処理による、セル廃業の処理を行う指示
を出力し、かつ前記ヘッダチェック手段およびペイロー
ドチェック手段に対する制御を行う読み出し制御手段
と、 前記各FECワークバッファから出力した、ヘッダとペ
イロードを合成するマルチプレクス手段と、 を具備することを特徴とする並列型誤り検出/訂正回
路。
2. An error detection / correction method for guaranteeing transmission quality in wireless ATM cell multiplex transmission, wherein an error detection / correction code is used to perform independent error detection / correction processing on a header part and a payload part. A header / payload separating means for separating the header part and the payload part including the header part, and the header-only FEC work buffer and the payload-only F
Means for storing in an EC work buffer; header checking means for performing error checking processing of a header portion on header data input from the header / payload separating means, and outputting a header error correction instruction; The payload data input from the separation unit is subjected to error check processing of the payload portion, and a payload error correction instruction is output. The payload check unit is configured in parallel with the header check unit, and the header / payload separation is performed. Means for accumulating header data, input in parallel from the means, a header-dedicated FEC work buffer having a function of performing FEC processing, Payloads input in parallel Means for storing data, a dedicated FEC work buffer having a function of performing FEC processing, a normal read, F
A read control unit that outputs an instruction to perform a cell closing process by the CRC process after the EC and controls the header check unit and the payload check unit, and combines the header and the payload output from each of the FEC work buffers. And a multiplexing means.
【請求項3】請求項2記載の前記ヘッダ専用FECワー
クバッファおよび前記ペイロード専用FECワークバッ
ファが、 入力するセルの流れに対して、サイクリック(巡回時)
にセルを蓄積し、FEC処理からバッファ出力までの仕
事が終了するとともに、1セル単位に更新していくよう
に構成されてなることを特徴とする、バッファリング回
路。
3. The header-dedicated FEC work buffer and the payload-dedicated FEC work buffer according to claim 2, wherein the flow of cells to be input is cyclic (when traveling).
A buffering circuit configured to accumulate cells in the memory, and to finish the work from the FEC processing to the buffer output, and to update the data in units of one cell.
【請求項4】ヘッダ部とペイロード部の独立した誤り検
出/訂正処理を行うため、誤り検出/訂正符号を含むヘ
ッダ部とペイロード部を分離するヘッダ/ペイロード分
離手段と、 分離したヘッダ部データとペイロード部データに対し
て、先頭を示すタイミングを生成し、出力する手段と、 ヘッダ部とペイロード部のデータを分離せずにFECワ
ークバッファに格納し、ヘッダ部およびペイロード部の
先頭を示すタイミングを出力する手段と、 前記ヘッダ/ペイロード分離手段からの入力セルをFE
Cワークバッファへ格納する手段と、 前記ヘッダ/ペイロード分離手段から入力するヘッダデ
ータに対して、ヘッダ部の誤りチェック処理を行い、ヘ
ッダデータ誤り訂正指示を出力する、ヘッダチェック手
段と、 前記ヘッダ/ペイロード分離手段から入力するペイロー
ドデータに対して、ペイロード部の誤りチェック処理を
行い、ペイロード誤り訂正指示を出力する、ペイロード
チェック手段と、 前記チェック手段に対して並列に構成し、前記ヘッダ/
ペイロード分離手段からそれぞれセルおよびヘッダ部と
ペイロード部の先頭を示すバッファライトタイミング
と、セルを蓄積する手段と、FEC処理を行う機能を具
備するFECワークバッファと、 前記FECワークバッファに蓄積されているセルに対し
てヘッダおよびペイロード先頭を示すタイミングで、バ
ッファ読み出し指示を出力し、かつヘッダおよびペイロ
ードチェック部に対する制御を行う読み出し制御手段
と、 を具備することを特徴とする並列型誤り検出/訂正方
式。
4. A header / payload separation means for separating a header portion including an error detection / correction code from a payload portion for performing independent error detection / correction processing of a header portion and a payload portion; Means for generating and outputting the timing indicating the head of the payload data, and storing the data of the header and the payload in the FEC work buffer without separating the data, and determining the timing indicating the head of the header and the payload. Output means; and an input cell from the header / payload separation means,
Means for storing in a C work buffer; header checking means for performing error check processing of a header portion on header data input from the header / payload separation means, and outputting a header data error correction instruction; The payload data input from the payload separation means is subjected to error check processing of the payload portion, and a payload error correction instruction is output. The payload check means is configured in parallel with the check means, and the header /
A buffer write timing indicating the beginning of a cell and a header section and a payload section from a payload separation section, a section for accumulating cells, an FEC work buffer having a function of performing FEC processing, and an FEC work buffer stored in the FEC work buffer. A readout control means for outputting a buffer readout instruction at a timing indicating the header and the head of the payload to the cell and controlling the header and the payload check unit. .
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