JPH10135468A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH10135468A
JPH10135468A JP30124996A JP30124996A JPH10135468A JP H10135468 A JPH10135468 A JP H10135468A JP 30124996 A JP30124996 A JP 30124996A JP 30124996 A JP30124996 A JP 30124996A JP H10135468 A JPH10135468 A JP H10135468A
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Hisashi Otani
Shunpei Yamazaki
久 大谷
潤 小山
舜平 山崎
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株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To realize a high performance TFT by providing an active layer contg. a metal element for accelerating the crystallization at specified concn. so that the standard deviation of the S-value showing electric characteristics is within specified value in each of an n- and p-channel types.
SOLUTION: After forming an active layer 106, a gate insulation film 107 is formed on this layer 106 and heat-treated (secondly) in a halogen-contg. atmosphere. In this step, a segregated metal element e.g. Ni at the grain boundary of an acicular or columnar crystal is gettered by the action of the halogen to reduce Ni in the active layer 106 to 1×1016-5×1017atoms/cm3. The active layer 106 has a directivity at the grain boundary and crystal structure of aggregated acicular or columnar crystals approximately parallel to a substrate. The standard deviation of the S-value showing electric characteristics can remain within 15mV/dec in an n-type and within 30mV/dec in a p-channel type.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本明細書で開示する発明は、 It disclosed THE INVENTION TECHNICAL FIELD] herein invention,
絶縁表面を有する基体上に形成された半導体薄膜を活性層とする半導体装置に関する。 A semiconductor thin film formed on a substrate having an insulating surface a semiconductor device according to the active layer. 特に、結晶性珪素膜で活性層を構成した薄膜トランジスタに関する。 More particularly, to thin film transistors constituting the active layer of a crystalline silicon film.

【0002】 [0002]

【従来の技術】近年、絶縁表面を有する基体上に形成された半導体薄膜(厚さ数百〜数千Å程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。 In recent years, technology for forming a thin film transistor (TFT) using a semiconductor thin film formed on a substrate (several hundreds to several thousands about Å thick) having an insulating surface has attracted attention. 薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 Thin film transistors are widely applied to electronic devices such as an IC or an electro-optical device, development has been accelerated, especially as switching elements for image display devices.

【0003】例えば、液晶表示装置においてはマトリクス状に配列された画素領域を個々に制御する画素マトリクス回路、画素マトリクス回路を制御する駆動回路、さらに外部からのデータ信号を処理するロジック回路(プロセッサ回路やメモリ回路など)等のあらゆる電気回路にTFTを応用する試みがなされている。 For example, a liquid crystal display pixel matrix circuit for controlling the pixel regions arranged in a matrix individually in a device, a driving circuit for controlling the pixel matrix circuit, a logic circuit (the processor circuit further process the data signals from the outside attempts to apply have been made to TFT to any electric circuit or such as a memory circuit) and the like.

【0004】現状においては、活性層として非晶質珪素膜(アモルファスシリコン膜)を用いたTFTが実用化されているが、駆動回路やロジック回路などの様に、さらなる高速動作性能を求められる電気回路には、結晶性珪素膜(ポリシリコン膜)を利用したTFTが必要とされる。 [0004] At present, although a TFT using an amorphous silicon film as an active layer (amorphous silicon film) is commercialized as such a driving circuit and a logic circuit, an electric sought higher-speed operation performance the circuit is a TFT using a crystalline silicon film (polysilicon film) is required.

【0005】基体上に結晶性珪素膜を形成する方法としては、本出願人による特開平6-232059号公報、特開平6- [0005] As a method for forming a crystalline silicon film on a substrate, Japanese Patent Laid-Open 6-232059 discloses by the present applicant, Japanese Patent 6-
244103号公報に記載された技術が公知である。 Technique described in 244103 JP are known. この公報に記載されている技術は、珪素の結晶化を助長する金属元素(特にニッケル)を利用することにより、500 〜60 Technique described in this publication, by utilizing a metal element (particularly nickel) for promoting crystallization of silicon, 500-60
0 ℃、4時間程度の加熱処理によって結晶性の優れた結晶性珪素膜を形成することを可能とするものである。 0 ° C., is by heat treatment at about 4 hours which makes it possible to form the excellent crystallinity crystalline silicon film.

【0006】しかし、この様なTFTを用いて駆動回路を構成してもまだまだ要求される性能を完全に満たすには及ばない。 [0006] However, falls short of fully meet the performance, which is still required even if the driver circuit by using such a TFT. 特に、高速動作と高耐圧特性を同時に実現する極めて高性能な電気特性を要求される高速ロジック回路を、従来のTFTで構成することは不可能なのが現状である。 In particular, a high-speed logic circuitry required an extremely high-performance electrical characteristics to achieve a high-speed operation and high withstand voltage characteristics at the same time, the impossible be composed of a conventional TFT at present.

【0007】 [0007]

【発明が解決しようとする課題】以上の様に、電気光学装置等の高性能化を図るためには単結晶シリコンウエハーを用いて形成されたMOSFETに匹敵する性能を有するTFTを実現しなくてはならない。 As described above [0008] In order to improve the performance of such electro-optical devices have to realize a TFT having a performance comparable to a MOSFET formed using a single crystal silicon wafer It should not be.

【0008】そこで本明細書で開示する発明は、電気光学装置のさらなる高性能化を実現するためのブレイクスルーとなる、極めて高性能な薄膜半導体装置およびその作製方法を提供することを課題とする。 [0008] Thus disclosed herein invention will become breakthrough for realizing higher performance of the electro-optical device, and to provide a very high-performance thin film semiconductor device and a manufacturing method thereof .

【0009】 [0009]

【課題を解決するための手段】従来の方法では上述の様な高性能なTFTを得ることができなかった理由として、結晶粒界においてキャリア(電子または正孔)が捕獲がされ、TFT特性を示すパラメータの一つである電界効果移動度の向上が妨げられていたことが考えられる。 The reason it was not possible to obtain a high performance TFT, such as described above is, there is provided a resolve unit for a conventional method, carriers (electrons or holes) are is trapped in the crystal grain boundary, the TFT characteristics it is considered that improving field is one of the parameters shown is hindered.

【0010】例えば、結晶粒界にはシリコン原子の不対結合手(ダングリングボンド)や欠陥(捕獲)準位が多数存在している。 [0010] For example, dangling bonds of silicon in the grain boundary atoms (dangling bonds) and defects (trapping) level exists many. 従って、個々の結晶内部を移動するキャリアは結晶粒界に接近もしくは接触すると容易に不対結合手や欠陥準位等にトラップされるため、結晶粒界はキャリアの移動を阻害する「悪性の結晶粒界」として振る舞っていたと考えられる。 Accordingly, easily to be trapped in the dangling bonds or defect level or the like, crystal grain boundary crystal "malignant which inhibits carrier movement when the carrier moves within individual crystals approaching or contacting the grain boundary It is thought to have acted as the grain boundaries ".

【0011】本発明の半導体装置を実現するには、この様な「悪性の結晶粒界」を構造変化させ、キャリアにとって「良性の結晶粒界」に変成させるための技術が不可欠である。 [0011] To realize a semiconductor device of the present invention, such a "grain boundary malignant" is structural change, techniques for transforming the "grain boundaries benign" is essential for carriers. 即ち、少なくともキャリアを捕獲する確率が小さく、キャリアの移動を妨げる可能性の小さい結晶粒界を形成することが重要であると言える。 That is, it can be said that small probability of capturing at least a carrier, to form a small grain boundaries might interfere with the movement of the carrier is important.

【0012】そのために本明細書で開示する発明の構成は、半導体薄膜でなる活性層を有する半導体装置を作製するにあたって、絶縁表面を有する基体上に非晶質珪素膜を成膜する工程と、前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させる工程と、第1の加熱処理により前記非晶質珪素膜を結晶性珪素膜に変成させる工程と、前記結晶性珪素膜をパターニングして活性層を形成する工程と、前記活性層上にゲイト絶縁膜を成膜する工程と、ハロゲン元素を含む雰囲気中において第2の加熱処理を行うことにより前記活性層中の前記金属元素をゲッタリング除去すると共に前記活性層と前記ゲイト絶縁膜との界面に熱酸化膜を形成する工程と、窒素雰囲気中における第3の加熱処理により前記熱酸化膜を含めた前記ゲイト絶縁 [0012] structure of the invention disclosed herein to this, when manufacturing a semiconductor device having an active layer made of a semiconductor thin film, a step of forming an amorphous silicon film on a substrate having an insulating surface, wherein the step of holding the metal element for promoting crystallization respect amorphous silicon film, a step of transforming the amorphous silicon film into a crystalline silicon film by the first heat treatment, the crystalline silicon film forming an active layer by patterning the metal of the active layer by performing a step of forming a gate insulating film on said active layer, a second heat treatment in an atmosphere containing a halogen element the gate insulating elements, including the steps of forming a thermal oxide film at the interface between the gate insulating film and the active layer with gettering removed, the third the thermal oxide film by heat treatment in a nitrogen atmosphere の膜質および界面の状態を改善する工程と、を少なくとも有し、前記活性層は結晶粒界に方向性があり、かつ、前記基体と概略平行な針状または柱状結晶が複数集合して構成される結晶構造体であることを特徴とする。 Includes a step of improving the film quality and interfacial state, at least, the active layer has a directionality in the grain boundaries, and the substrate substantially parallel acicular or columnar crystals is constituted by a plurality sets characterized in that it is a that crystalline structure.

【0013】以上の構成に従った作製方法で結晶性珪素膜を形成すると、図13に示す様な外観の薄膜が得られる。 [0013] to form a crystalline silicon film by the manufacturing method according to the above configuration, the thin film appearance such as shown in FIG. 13 is obtained. 図13は結晶性珪素膜を拡大した顕微鏡写真であり、直径数十〜百数十μmにも達する結晶粒(グレイン)が複数集合して構成されている。 Figure 13 is a photomicrograph of an enlarged crystalline silicon film, crystal grains (grains) is configured with multiple sets also reach a diameter of several tens to hundred and several tens of [mu] m. なお、この作製方法は非晶質珪素膜の結晶化手段として特開平6-232059号公報記載の技術を用いている。 Note that this manufacturing method uses a technique of JP-A-6-232059 JP as a crystallization unit of the amorphous silicon film.

【0014】さらに、図13に示す個々の結晶粒の内部に着目して、結晶粒内部をさらに微細な領域まで拡大したTEM写真が図14である。 Furthermore, by focusing on the inside of the individual crystal grains shown in FIG. 13, TEM photographs of the enlarged crystal grains inside to finer area is 14.

【0015】即ち、本発明の結晶性珪素膜は巨視的には図13の様に大きなグレインの集合体に見えるが、実はその内部は図14に示す様に針状または柱状結晶140 [0015] That is, the crystalline silicon film of the present invention is macroscopically appear to aggregate of large grains as in FIG. 13, actually needle or columnar crystal 140 as the inside thereof shown in FIG. 14
1が複数集合して構成される様な結晶構造体となっている。 1 is a such crystal structure is constituted by a plurality sets.

【0016】また、図14において1402で示されるのが針状または柱状結晶同士の境界を示す結晶粒界であり、結晶粒界1402の延びる方向から、針状または柱状結晶1401が互いに概略平行な方向に結晶成長したことが確認できる。 Further, a crystal grain boundary which is shown by 1402 in FIG. 14 shows the boundary of the needle-like or columnar crystals each other, from the extending direction of the grain boundaries 1402, needle-like or columnar crystals 1401 schematic parallel to each other it can be confirmed that the crystal growth in the direction. なお、本明細書中における結晶粒界とは断りがない限り針状または柱状結晶同士の境界を指す。 Note that the crystal grain boundary in this specification refers to a boundary of the needle-like or columnar crystals each other unless otherwise specified.

【0017】また、本発明の半導体装置は、ハロゲン元素を含む雰囲気による加熱処理によって結晶化を助長する金属元素(ニッケルを主例とする)がゲッタリング除去され、 5×10 17 atoms/cm 3以上の濃度で残留していたニッケルが 1×10 16 〜 5×10 17 atoms/cm 3 (好ましくはスピン密度以下)に低減されている。 Further, the semiconductor device of the present invention, a metal element that promotes crystallization by heat treatment with an atmosphere containing a halogen element (mainly example nickel) is gettered removed, 5 × 10 17 atoms / cm 3 or nickel which remains at a concentration of 1 × 10 16 ~ 5 × 10 17 atoms / cm 3 ( preferably spin density less) is reduced to.

【0018】勿論、汚染等により混入した(意図的に添加しない)他の金属元素(Cu、Al等)も同様にゲッタリング除去されていると考えられる。 [0018] Of course, (not added intentionally) mixed by such contamination other metal elements (Cu, Al, etc.) are also considered to be similarly gettering removed.

【0019】また、この時、シリコン原子の不対結合手は加熱処理の間に酸素と結合して酸化物(酸化珪素)を形成すると予想される。 [0019] At this time, the dangling bonds of the silicon atoms is expected to combine with oxygen during the heat treatment to form an oxide (silicon oxide). その結果、「悪性の結晶粒界」 As a result, "the crystal grain boundaries of malignant"
であった領域には酸化珪素が形成され、実質的に酸化珪素が結晶粒界として機能する構成になると考えられる。 The region was a silicon oxide is formed substantially of silicon oxide is considered to be a structure that functions as a grain boundary.

【0020】この様にして形成された結晶粒界1402 [0020] The crystal grain boundaries 1402, which is formed in this way
は、酸化珪素と結晶珪素との界面が格子欠陥を殆ど含まない整合性に優れた状態になると推測される。 Is presumed to be a state of the interface between the silicon oxide and crystalline silicon is excellent in consistency containing little lattice defects. これは、 this is,
熱酸化により酸化珪素が形成される過程と、ニッケルの触媒作用によりシリコン原子同士あるいはシリコン原子と酸素原子との再結合が促進される過程との相乗効果によって欠陥の原因となる格子間シリコン原子が消費されるからである。 A process in which silicon oxide by thermal oxidation is formed, the interstitial silicon atoms recombine with the silicon atom or between silicon and oxygen atoms causes a defect by the synergistic effect with the process is accelerated by the catalytic action of nickel This is because is consumed.

【0021】即ち、図14において1402で示される結晶粒界は、キャリアを捕獲する様な欠陥が殆どなく、 [0021] That is, the crystal grain boundary shown by 1402 in FIG. 14, defects hardly like to capture the carrier,
針状または柱状結晶内部を移動するキャリアにとって、 For needle-like or columnar crystals internal carrier to move,
単にエネルギー的な障壁としてのみ機能する「良性の結晶粒界」として振る舞うと考えられる。 Simply considered to behave as a "grain boundary benign" that functions only as an energy barriers.

【0022】また、この様な結晶粒界は優先的に熱酸化反応が進行するので熱酸化膜が他の領域よりも厚く形成される。 Further, such a grain boundary is thermally oxidized film because preferentially thermal oxidation reaction proceeds is formed thicker than other areas. そのため、結晶粒界近傍に印加されるゲイト電圧が見かけ上小さくなることもエネルギー的な障壁になりうる。 Therefore, it can also become energetic barrier to the gate voltage applied in the vicinity of the grain boundaries is reduced apparently.

【0023】また、この加熱処理は700 ℃を超える(代表的には800 〜1100℃)比較的高い温度で行われるため、針状または柱状結晶の内部に存在する転位や積層欠陥といった結晶欠陥がほぼ消滅してしまう。 Further, since the heat treatment to (typically 800 C. to 1100 ° C.) of greater than 700 ° C. is performed at relatively high temperatures, needle or crystal defects such as dislocations and stacking faults that are present in the interior of the columnar crystals It would almost disappeared. さらに、残存したシリコン原子の不対結合手は膜中に含まれる水素やハロゲン元素によって終端される。 Further, dangling bonds of the remaining silicon atoms are terminated by hydrogen and halogen elements contained in the film.

【0024】従って本発明者らは、以上の様にして得られる図14に示す状態において、複数の針状または柱状結晶の内部の領域を「キャリアにとって実質的に単結晶と見なせる領域」として定義している。 [0024] Therefore, the present inventors have found that in the state shown in FIG. 14 obtained in the manner described above, defining the internal area of ​​the plurality of needle-like or columnar crystals as a "region which can be regarded as substantially a single crystal for carriers" doing.

【0025】「キャリアにとって実質的に単結晶と見なせる」とは、キャリアが移動するに際してキャリアの移動を妨げる障壁がないことを意味しており、結晶欠陥や粒界がないこと、エネルギー的に障壁となるポテンシャルバリアが存在しないことなどと言い換えられる。 [0025] A "can be substantially regarded as a single crystal for carriers", absence and means, crystal defects and grain boundaries that no barrier to movement of the carrier when the carrier is moved, energetically barrier It translates to such that there is no become potential barrier.

【0026】本発明は上記のような構成でなる結晶性珪素膜を利用してTFTに代表される半導体装置の活性層を構成し、駆動回路やロジック回路を構成するに足る高性能な半導体装置を実現するものである。 [0026] The present invention constitutes an active layer of a semiconductor device typified by a TFT using a crystalline silicon film formed of the above-described configuration, high-performance semiconductor device sufficient to form a driving circuit and a logic circuit it is intended to achieve.

【0027】以上のような本発明の構成について、以下に記載する実施例でもって詳細な説明を行うこととする。 [0027] The configuration of the present invention as described above, with in the examples described below it is assumed that a detailed description.

【0028】 [0028]

【実施例】 【Example】

〔実施例1〕本実施例では本発明の作製方法に従って形成した結晶性珪素膜を、薄膜トランジスタ(TFT)の活性層として利用した例を示す。 Example 1 In this example a crystalline silicon film formed in accordance with the manufacturing method of the present invention, an example of using as an active layer of a thin film transistor (TFT). 図1に示すのはTFT The TFT of FIG. 1
の作製工程の一実施例である。 It is an example of a manufacturing process of.

【0029】なお、本実施例では非晶質珪素膜を結晶化する手段として特開平6-232059号公報、特開平6-244103 [0029] Incidentally, Japanese Patent Laid-Open 6-232059 discloses a means for crystallizing an amorphous silicon film in this embodiment, JP-A 6-244103
号公報に記載された技術を用いる。 Using the technique described in JP. 従って、本実施例ではその概略を記載するに止めるので、詳細は前記公報を参照すると良い。 Thus, in this embodiment since stopping to describe the outline, details may refer to the publication.

【0030】まず絶縁表面を有する基体101を用意する。 [0030] First, prepared substrate 101 having an insulating surface. 本実施例では石英基板上に下地膜として酸化珪素膜102を2000Åの厚さに成膜する。 In this embodiment, a silicon oxide film 102 as a base film on a quartz substrate to a thickness of 2000 Å. 酸化珪素膜102の成膜方法としては減圧熱CVD法、プラズマCVD法、 Pressure thermal CVD method as a method of forming the silicon oxide film 102, a plasma CVD method,
スパッタ法などを用いれば良い。 It may be used, such as sputtering.

【0031】なお、後に非晶質珪素膜を結晶化する際、 [0031] It should be noted that, at the time of crystallization of the amorphous silicon film after,
下地膜が緻密である方が得られる結晶性珪素膜の結晶性が良いことが本発明者らの研究により判っている。 It is a good crystallinity of the crystalline silicon film towards the underlying film is denser is obtained are known by studies of the present inventors. また、膜中に 5×10 17 〜 2×10 19 atoms/cm 3の酸素が含まれると好ましい。 Further, preferably contains oxygen of 5 × 10 17 ~ 2 × 10 19 atoms / cm 3 in the film. 膜中に含まれた酸素は後の結晶化を助長する金属元素のゲッタリング処理の際に重要な役割を果たす。 It plays an important role in the gettering process of a metal element for promoting crystallization after oxygen contained in the film.

【0032】次に、非晶質珪素膜103を200 〜1000Å [0032] Next, an amorphous silicon film 103 200 ~1000Å
( 本実施例では350 Å) の厚さに減圧熱CVD法によって成膜する。 Deposited by low pressure CVD method to a thickness of (350 Å in this embodiment). 成膜ガスとしてはシラン系ガス(SiH 4 、Si The deposition gas silane gas (SiH 4, Si
2 H 6 、Si 3 H 8等)を用いれば良い。 2 H 6, Si 3 H 8, etc.) may be used. なお、減圧熱CVD Incidentally, a low pressure CVD
法により成膜した非晶質珪素膜は後の結晶化の際に自然核発生率が小さい。 Small spontaneous nucleation rate during the crystallization of the latter amorphous silicon film formed by law. この事は個々の結晶が相互干渉する(ぶつかりあって成長が止まる)割合が減るため結晶粒を大きくする上で望ましい。 This is desirable in the individual crystals (stops growth and collide) interfere with each other to increase the crystal grains the proportion is reduced.

【0033】勿論、非晶質珪素膜103の成膜方法として、プラズマCVD法、スパッタ法等を用いることも可能である。 [0033] Of course, as a deposition method of the amorphous silicon film 103, a plasma CVD method, it is also possible to use a sputtering method, or the like.

【0034】非晶質珪素膜103を成膜したら、酸素雰囲気中においてUV光を照射し、非晶質珪素膜103の表面に極薄い酸化膜(図示せず)を形成する。 [0034] After forming an amorphous silicon film 103 is irradiated with UV light in an oxygen atmosphere to form a very thin oxide film on the surface of the amorphous silicon film 103 (not shown). この酸化膜は、後に結晶化を助長する金属元素を導入する際の溶液塗布工程で溶液の濡れ性を改善するためのものである。 The oxide film is intended later to improve the wettability of the solution in the solution applying step in introducing a metal element for promoting crystallization.

【0035】なお、結晶化を助長する金属元素としては、Fe、Co、Ni、Ru、Rh、Pd、Os、I [0035] As the metal element which promotes crystallization, Fe, Co, Ni, Ru, Rh, Pd, Os, I
r、Pt、Cu、Auから選ばれた一種または複数種類の元素が用いられるが、本実施例ではNi(ニッケル) r, Pt, Cu, but are used one or more kinds of elements selected from Au, in the present embodiment Ni (nickel)
を例にとって説明する。 It will be described as an example.

【0036】次に、所定の濃度(本実施例では重量換算で10ppm)でニッケルを含有したニッケル硝酸塩(またはニッケル酢酸塩)溶液を滴下し、スピンコート法によりニッケルを含有した薄い水膜104を形成する。 Next, (in this example 10ppm by weight is) a predetermined concentration was added dropwise nickel nitrate (or nickel acetate) solution containing nickel in a thin water film 104 containing nickel by spin coating Form. 非晶質珪素膜中に添加するニッケル濃度は溶液塗布工程においてニッケル塩溶液の濃度を調節することで容易に制御することができる。 Nickel concentration to be added to the amorphous silicon film can be easily controlled by adjusting the concentration of the nickel salt solution in a solution coating process. (図1(A)) (FIG. 1 (A))

【0037】以上の様に、特開平6-232059号公報、特開平6-244103号公報に記載された技術の特徴は、工程数が少なく、かつ、簡易的な処理で済む点である。 [0037] As described above, JP-A-6-232059 discloses the features of the technology described in JP-A-6-244103, the fewer steps, and, in that requires only simple processing. この事は、スループットが高く、製造歩留りが高い技術であることを意味している。 This is, high throughput, it means that the manufacturing yield is high technology.

【0038】次に、不活性雰囲気中において450 ℃、1 Next, 450 ℃ in an inert atmosphere, 1
時間程度の水素出しを行った後、500 〜700 ℃、代表的には550 〜600 ℃の温度で 4〜8 時間の加熱処理(第1 After time approximately dehydrogenation, 500 to 700 ° C., typically heat treatment 4-8 hours at a temperature of 550 to 600 ° C. (first
の加熱処理)を加えて非晶質珪素膜103の結晶化を行う。 The crystallization of the amorphous silicon film 103 added to the heat treatment) of. こうして結晶性珪素膜105が得られる。 Thus crystalline silicon film 105 is obtained. (図1 (Fig. 1
(B)) (B))

【0039】なお、後のハロゲン元素を含む雰囲気中での加熱処理の前および/または後に結晶性珪素膜105 It should be noted, crystalline before and / or after the heat treatment in an atmosphere containing a halogen element after silicon film 105
に対してエキシマレーザーによるレーザーアニールを施しても構わない。 It may be subjected to laser annealing by excimer laser against. ただし、レーザー照射により結晶性珪素膜の結晶性は改善しうるが、珪素膜表面に凹凸が形成されやすいので注意が必要である。 However, although capable of improving the crystallinity of the crystalline silicon film by laser irradiation, it is necessary to note that unevenness on the silicon film surface is easily formed.

【0040】次に、得られた結晶性珪素膜105をパターニングして後にTFTの活性層として機能する活性層106を形成する。 Next, an active layer 106 that functions as an active layer of a TFT after patterning the obtained crystalline silicon film 105.

【0041】活性層106を形成したら、活性層106 [0041] After the formation of the active layer 106, the active layer 106
上に酸化珪素膜でなるゲイト絶縁膜107を200 〜1500 A gate insulating film 107 made of a silicon oxide film on 200-1500
Å( 本実施例では300 Å) の厚さに成膜する。 Å (in this embodiment 300 Å) is deposited to a thickness of. ゲイト絶縁膜107の成膜方法は、プラズマCVD法、熱CVD Method for forming the gate insulating film 107, plasma CVD method, thermal CVD
法、スパッタ法等の気相法を用いれば良い。 Law may be used for gas-phase method such as sputtering.

【0042】また、酸化珪素膜の代わりに窒化珪素膜や酸化窒化珪素膜を用いたり、それらの絶縁膜を積層して用いても構わない。 Further, or using a silicon nitride film or a silicon oxynitride film instead of the silicon oxide film, it may be used by laminating them insulating film.

【0043】次に、ハロゲン元素を含む雰囲気において加熱処理(第2の加熱処理)を行う。 [0043] Next, heat treatment (second heat treatment) in an atmosphere containing a halogen element. この加熱処理はハロゲン元素による金属元素のゲッタリング効果を利用して、活性層106中の金属元素(特にニッケル)を除去することを第1に狙ったものである。 This heat treatment utilizes a gettering effect of a metal element by a halogen element, in which targeted the first removing the metal element in the active layer 106 (particularly nickel). (図1(C)) (FIG. 1 (C))

【0044】このゲッタリングのための加熱処理は、その効果を得るために700 ℃を越える温度で行なうことが重要である。 The heat treatment for the gettering, it is important to carry out at temperatures above 700 ° C. In order to obtain this effect. それ以下の温度ではゲイト絶縁膜107がブロッキング層となって十分なゲッタリング効果を得られない恐れがある。 Below which temperatures there is a risk that the gate insulating film 107 can not be obtained a sufficient gettering effect becomes blocking layer.

【0045】そのため、この加熱処理の温度範囲は700 [0045] Therefore, the temperature range of the heat treatment is 700
℃を超える温度で行い、好ましくは800 〜1000℃(代表的には950 ℃)とし、処理時間は 0.1〜 6時間、代表的には0.5〜 1時間とする。 ° C. carried out at temperatures above, preferably with 800 to 1000 ° C. (typically 950 ° C.), the treatment time is 0.1 to 6 hours, typically a 0.5-1 hour.

【0046】なお、本実施例では、酸素(O 2 )雰囲気中に対して塩化水素(HCl)を0.5 〜10体積%(本実施例では3体積%)の濃度で含有させた雰囲気中において、950 ℃、30分の加熱処理を行う。 [0046] In this embodiment, the oxygen (O 2) atmosphere which contains a concentration of 0.5-10% by volume of hydrogen chloride (HCl) (3% by volume in the present embodiment) relative to atmosphere, 950 ° C., a heat treatment is performed for 30 minutes. HCl濃度を上記濃度以上とすると、結晶性珪素膜の膜表面に膜厚と同程度の凹凸が生じてしまうため好ましくない。 If the HCl concentration and the concentration or more is not preferable because the same degree of unevenness and the film thickness occurs in the film surface of the crystalline silicon film.

【0047】また、本実施例ではハロゲン元素を含む化合物してHClガスを用いる例を示したが、それ以外のガスとして、HF、NF 3 、HBr、Cl 2 、ClF Further, although this embodiment shows an example using HCl gas and a compound containing a halogen element, as the other gas, HF, NF 3, HBr, Cl 2, ClF
3 、BCl 3 、F 2 、Br 2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。 3, BCl 3, F 2, Br 2 , etc. can be used as the halogen of a compound containing a selected one or more kinds of. また、一般にハロゲンの水素化物または有機物(炭水素化物)を用いることもできる。 It is also possible to use a general halogen hydride or organic (carbon hydride).

【0048】この工程においては針状または柱状結晶の結晶粒界に偏析したニッケルがハロゲン元素(ここでは塩素)の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。 [0048] The needle-like or columnar crystals of segregated nickel crystal grain boundaries halogen element in (here chlorine) step is gettered by the action of, separated and removed into the atmosphere becomes volatile nickel chloride It is believed to be.

【0049】ここで、図3に示すのは上記ハロゲン元素によるゲッタリング処理を行なわない場合の結晶性珪素膜中に含まれるニッケルの濃度分布である。 [0049] Here, Figure 3 shows the concentration distribution of the nickel contained in the crystalline silicon film when not performed gettering process by the halogen element. この場合、 in this case,
図3に示す様に 5×10 17 atoms/cm 3以上のニッケルが膜中に残存している。 As shown in FIG. 3 5 × 10 17 atoms / cm 3 or more nickel remaining in the film. なお、本明細書における不純物濃度はSIMS分析で得られた計測値の最小値でもって定義される。 The impurity concentrations herein are defined with the minimum value of measured values ​​obtained by SIMS analysis.

【0050】次に、図4に示すのは本発明の重要な要素であるハロゲン元素によるゲッタリング処理を行なった場合の結晶性珪素膜中に含まれるニッケルの濃度分布である。 Next, is the concentration distribution of the nickel contained in the crystalline silicon film when subjected to gettering by the halogen element is an important element of the present invention show in FIG. 図4から明らかな様に、結晶性珪素膜中のニッケルは 1×10 17 atoms/cm 3以下にまで低減されていることが確認できる。 As apparent from FIG. 4, the nickel in the crystalline silicon film can be confirmed to have been reduced to less than 1 × 10 17 atoms / cm 3 .

【0051】従って、活性層106中のニッケルはデバイス特性に影響を与えない程度( 1×10 16 〜 5×10 17 at [0051] Thus, the extent of nickel in the active layer 106 which does not affect the device characteristics (1 × 10 16 ~ 5 × 10 17 at
oms/cm 3 、好ましくは活性層中のスピン密度以下)にまで低減される。 oms / cm 3, and preferably reduced to spin density less) in the active layer. なお、下限の 1×10 16 atoms/cm 3という値はSIMSの検出下限界である。 Incidentally, a value of 1 × 10 16 atoms / cm 3 of the lower limit is the detection lower limit of the SIMS.

【0052】なお、本発明者らの知見では結晶化の助長に利用されたニッケルは針状または柱状結晶の結晶粒界に多く偏析する傾向にあり、針状または柱状結晶の内部には実質的には殆ど含まれないと考えられる。 [0052] Incidentally, the nickel in the knowledge of the present inventors, which is for promotion of crystallization tends to increase segregating at the grain boundaries of the needle-like or columnar crystals, substantially in the interior of the needle-like or columnar crystals It is considered not to be included little in. ところが、現状のSIMS分析では結晶内部と結晶粒界の両方の情報を拾ってしまうので、本明細書中におけるニッケルの濃度は、厳密には結晶内部と結晶粒界とに含まれるニッケル濃度を平均化した平均濃度を意味する。 However, since the SIMS analysis of the current situation would pick up information from both inside the crystal and the crystal grain boundary, the concentration of the nickel in this specification is strictly average nickel concentration contained in the crystal interior and the grain boundary It means the average concentration was turned into.

【0053】また、ゲッタリング工程を行なった場合、 [0053] In addition, in the case of performing the gettering process,
結晶性珪素膜中にはゲッタリング処理に使用したハロゲン元素が 1×10 15 〜 1×10 20 atoms/cm 3の濃度で残存する。 During the crystalline silicon film halogen element used for the gettering process remains at a concentration of 1 × 10 15 ~ 1 × 10 20 atoms / cm 3. その際、結晶性珪素膜と熱酸化膜との間に高濃度に分布する傾向がある。 At that time, it tends to be distributed in a high concentration between the crystalline silicon film and the thermal oxide film. その様子を図5に示す。 This is shown in Figure 5. 図5はS Figure 5 is S
IMS分析によって本実施例に従って作製したTFTの活性層界面を調べた結果であり、熱酸化膜(酸化珪素) A result of examining the active layer interface of the fabricated TFT according to this embodiment by the IMS analysis, a thermal oxide film (silicon oxide)
と結晶性珪素膜との間に塩素が高濃度に分布していることが確認できる。 And it can be confirmed that the chlorine is distributed in a high concentration between the crystalline silicon film.

【0054】なお、ニッケルは結晶化の際に針状または柱状結晶の結晶粒界へと押し出されて偏析し、ニッケルシリサイドとして存在していたと考えられる。 [0054] Incidentally, nickel is considered segregated extruded into grain boundaries of the acicular or columnar crystals in the crystallization, it was present as a nickel silicide. そしてゲッタリングの際に塩化ニッケルとなって離脱し、ニッケルとの結合を切られたシリコンの不対結合手は結晶粒界に多く存在する状態となる。 The separated becomes nickel chloride during gettering, dangling bonds of silicon cut the bond between the nickel is in a state abundant in grain boundaries.

【0055】しかし上記工程は酸化性雰囲気中において、比較的高い温度で行われるため形成された不対結合手は容易に酸素と結合して酸化物( SiO Xで表される酸化珪素)を形成すると考えられる。 [0055] However the above process the formation in an oxidizing atmosphere, relatively dangling bonds formed since a high place at a temperature oxide binds readily oxygen (silicon oxide represented by SiO X) Then conceivable. 即ち、本発明者らは、上記一連の加熱工程によって結晶性珪素膜は酸化珪素が結晶粒界として機能する様な結晶構造体となると考えている。 That is, the present inventors have found that the crystalline silicon film by the series of heating steps is considered to silicon oxide is functioning as a crystal structure as a crystal grain boundary.

【0056】また、残存した不対結合手は活性層106 [0056] Also, remaining dangling bonds the active layer 106
中に含まれる水素やハロゲン元素によって終端されるか、シリコン同士の再結合によって補償され、さらに、 Or is terminated by hydrogen or a halogen element contained in, it is compensated by recombination of silicon between, further,
転位や積層欠陥といった結晶欠陥はシリコン原子の再結合や再配列によってほぼ消滅してしまうので、針状または柱状結晶の内部の結晶性も著しく改善されると考えられる。 Since crystal defects such as dislocations and stacking faults would almost extinguished by recombination or rearrangement of the silicon atoms, the crystallinity of the interior of the needle-like or columnar crystals are also intended to be remarkably improved.

【0057】従って、活性層106はハロゲン雰囲気での加熱処理によりニッケルがデバイス特性に支障がない程度にまで充分除去され、かつ、活性層106を構成する針状または柱状結晶は著しく結晶性が改善されており、キャリアにとって実質的に単結晶と見なせる領域を有した結晶構造体で構成されている。 [0057] Thus, the active layer 106 of nickel by heat treatment in a halogen atmosphere is sufficiently removed to the extent not to interfere in the device characteristics, and needle-like or columnar crystals constituting the active layer 106 is significantly crystallinity improvement It is, and a crystal structure having a space which can be regarded as substantially a single crystal for carriers.

【0058】また、上記加熱処理により活性層106とゲイト絶縁膜107の界面では熱酸化反応が進行し、約 [0058] The thermal oxidation reaction progresses at the interface of the active layer 106 and the gate insulating film 107 by the heat treatment, about
100Åの珪素膜が酸化されて 200Åの熱酸化膜が形成される。 100Å of silicon film thermal oxide film is oxidized 200Å is formed. 即ち、ゲイト絶縁膜107の全膜厚はCVD法で成膜した分と熱酸化で形成された分とを合わせて500 Å That is, the total thickness of the gate insulating film 107 is combined minutes and formed in minutes and the thermal oxide formed by a CVD method 500 Å
となる。 To become.

【0059】さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の加熱処理を行なうことで、ゲイト絶縁膜107の膜質の向上と共に、極めて良好な半導体/絶縁膜界面が実現される。 [0059] Furthermore, after performing heat treatment in the halogen atmosphere, by performing the heat treatment at about 950 ° C. 1 hour in a nitrogen atmosphere, with improvement in the film quality of the gate insulating film 107, very good semiconductor / insulating film the interface is realized.

【0060】また、活性層106はドライエッチング法で形成されるが、その時活性層のエッジに残留したプラズマダメージがTFTのリーク電流の原因となる恐れがある。 [0060] The active layer 106 is formed by dry etching, there is a possibility that plasma damage remaining on the edge of the time the active layer causes a leakage current of the TFT. 本実施例の場合、活性層106のエッジは熱酸化されるのでプラズマダメージの除去も兼ねている。 In this embodiment, the edges of the active layer 106 serves also as the removal of plasma damage because they are thermally oxidized.

【0061】以上の様にして、ゲイト絶縁膜107の形成まで終了したら、次にゲイト電極を構成するためのアルミニウム膜(図示せず)を2500Åの厚さにスパッタ法でもって成膜する。 [0061] In the above manner, when finished up to the formation of the gate insulating film 107, an aluminum film for the next constituting the gate electrode (not shown) is formed with a sputtering method to a thickness of 2500 Å. このアルミニウム膜中には、ヒロックやウィスカー防止のためにスカンジウムを0.2重量% This aluminum film, a scandium for hillocks and whiskers prevention 0.2 wt%
含有させる。 To be contained.

【0062】なお、本実施例ではゲイト電極(ゲイト配線を含む)を形成する材料としてアルミニムを主成分とする材料を用いているが、他にもタングステン、タンタル、モリブデン等を用いることもできる。 [0062] While this embodiment uses a material composed mainly of Aruminimu as a material for forming a gate electrode (including a gate wiring), other tungsten also, tantalum, can also be used molybdenum. また、導電性を付与した結晶性珪素膜をゲイト電極として活用しても構わない。 Further, a crystalline silicon film having conductivity may also be utilized as a gate electrode.

【0063】次に、図1(D)に示す様にアルミニウム膜をパターニングしてゲイト電極の原型となる島状のアルミニウム膜のパターン108を形成する。 Next, to form an island-shaped aluminum film pattern 108 by patterning the aluminum film becomes a prototype of a gate electrode as shown in FIG. 1 (D). なおこの際利用したレジストマスク(図示せず)はそのまま残存させておく。 Note this time a resist mask (not shown) utilized was allowed to remain as it is.

【0064】そして、アルミニウム膜のパターン108 [0064] Then, the aluminum film pattern 108
を陽極とした陽極酸化を行う。 The anodic oxidation was used as an anode. この技術は公知の陽極酸化技術(例えば特開平7-135318号)を用いる。 This technique uses a known anodic oxidation techniques (for example, Japanese Unexamined Patent Publication No. 7-135318). まず、この陽極酸化工程によって、パターン108の側面には多孔質状の陽極酸化膜109が形成される。 First, by the anodic oxidation process, the side of the pattern 108 porous anodic oxide film 109 is formed. 本実施例ではこの陽極酸化膜109の膜厚を0.7 μmとする。 In this embodiment, the thickness of the anodic oxide film 109 and 0.7 [mu] m.

【0065】図2(A)に示す多孔質状の陽極酸化膜1 [0065] Figure 2 porous anodic oxide film 1 as shown in (A)
09を形成したら、図示しないレジストマスクを取り除く。 09 Once you have the form, removing the resist mask (not shown). そして、再度の陽極酸化を行うことにより、緻密な陽極酸化膜110を形成する。 By performing the anodic oxidation again to form a dense anodic oxide film 110. 緻密な陽極酸化膜110 Dense anodic oxide film 110
の膜厚は900 Åとする。 It is of a thickness to the 900 Å.

【0066】また、以上の工程を経てゲイト電極111 [0066] Further, the gate electrode 111 through the above processes
が画定する。 But to define. 緻密な陽極酸化膜110は、後の工程においてゲイト電極111の表面を保護したり、ヒロックやウィスカーの発生を抑制するために機能する。 Dense anodic oxide film 110, or to protect the surface of the gate electrode 111 in a later step, functions to inhibit the generation of hillocks and whiskers.

【0067】次に、緻密な陽極酸化膜110まで形成したら、この状態においてソース/ドレイン領域を形成するための不純物イオンの注入を行う。 Next, after forming up to dense anodic oxide film 110, impurity ions are implanted to form the source / drain regions in this state. Nチャネル型のT N-channel type of T
FTを作製するならばP(リン)イオンの注入を行い、 If you made the FT performs the injection of P (phosphorus) ions,
Pチャネル型のTFTを作製するならばB(ボロン)イオンの注入を行えば良い。 If making a P-channel type TFT B (boron) may be performed implantation of ions.

【0068】この工程において、高濃度に不純物が添加されたソース領域112とドレイン領域113が形成される。 [0068] In this step, a source region 112 and drain region 113 to which an impurity is added at high concentration is formed.

【0069】次に、酢酸とリン酸と硝酸とを混合した混酸を用いて、多孔質状の陽極酸化膜109を選択的に除去した後に再度Pイオンのイオン注入を行なう。 Next, by using a mixed acid of acetic acid and phosphoric acid and nitric acid, the porous anodic oxide film 109 is selectively removed was again ion implantation of P ions later. このイオン注入は、先のソース/ドレイン領域を形成する際よりも低ドーズ量でもって行なわれる。 This ion implantation is performed with a small dose than when forming a preceding source / drain regions. (図2(B)) (FIG. 2 (B))

【0070】すると、ソース領域112、ドレイン領域113と比較して不純物濃度の低い、低濃度不純物領域114、115が形成される。 [0070] Then, the source region 112, a low impurity concentration compared to the drain region 113, low-concentration impurity regions 114 and 115 are formed. そしてゲイト電極111 The gate electrode 111
直下の116で示される領域が自己整合的にチャネル形成領域となる。 Area indicated by 116 immediately below is a self-aligned manner channel formation region.

【0071】なお、チャネル形成領域116とドレイン領域113との間に配置された低濃度不純物領域115 [0071] The low concentration impurity regions 115 disposed between the channel forming region 116 and drain region 113
は特にLDD(ライトドープドレイン領域)領域と呼ばれ、チャネル形成領域116とドレイン領域113との間に形成される高電界を緩和する効果を有する。 Particularly called LDD (lightly doped drain region) region, has the effect of mitigating the high electric field formed between the channel forming region 116 and drain region 113.

【0072】また、チャネル形成領域116(厳密には針状または柱状結晶の内部)は真性または実質的に真性な領域で構成されている。 [0072] The channel formation region 116 (internal strictly acicular or columnar crystals) is constituted by intrinsic or substantially intrinsic region. 真性または実質的に真性な領域であるとは、活性化エネルギーがほぼ1/2 (フェルミレベルが禁制帯の中央に位置する)であり、かつ、スピン密度よりも不純物濃度が低い領域であること、あるいは意図的にPやBといった不純物を添加しないアンドープ領域であることを意味している。 Is to be intrinsic or substantially intrinsic region is approximately 1/2 the activation energy (Fermi level is located at the center of the forbidden band), and it is an impurity concentration than the spin density is lower region or it means that intentionally undoped region not doped with impurities such as P and B.

【0073】さらに、上記の不純物イオンの注入工程の後、レーザー光または赤外光または紫外光の照射を行うことによって、イオン注入が行われた領域のアニールを行う。 [0073] Further, conducted after the implantation step of the impurity ions, by performing irradiation of laser light or infrared light or ultraviolet light, the annealing of ion implantation is performed region. この処理によって、添加イオンの活性化と、イオン注入時に活性層が受けた損傷の回復が行なわれる。 This process, and the activation of the added ions, the recovery of damage active layer is subjected to ion implantation is performed.

【0074】また、水素化処理を300 〜350 ℃の温度範囲で0.5 〜1時間行うと効果的である。 [0074] Further, it is effective to perform 0.5-1 hours at a temperature range of 300 to 350 ° C. The hydrogenation process. この工程は活性層からの水素脱離によって生成した不対結合手を再び水素終端するものである。 This step is again hydrogen termination of dangling bonds generated by hydrogen desorption from the active layer. この工程を行なうと活性層中には 1×10 21 atoms / cm 3以下、好ましくは 1×10 15 〜 1 This process performs the 1 × 10 21 atoms / cm 3 or less in the active layer, preferably 1 × 10 15 ~ 1
×10 21 atoms / cm 3の濃度で水素が添加される。 Hydrogen is added at a concentration of × 10 21 atoms / cm 3.

【0075】こうして図2(B)に示す状態が得られたら、次に層間絶縁膜117成膜する。 [0075] After thus the state shown in the obtained FIG. 2 (B), the next interlayer insulation film 117 deposition. 層間絶縁膜117 Interlayer insulating film 117
は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜、またはそれらの膜の積層膜でもって構成される。 It is a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and with a laminated film of an organic resin film or their membrane. (図2(C)) (FIG. 2 (C))

【0076】また、有機性樹脂膜であるポリイミドを用いると、比誘電率が小さいので上下配線間の寄生容量を低減することができる。 [0076] Further, when a polyimide is an organic resin film, since the dielectric constant is small it is possible to reduce the parasitic capacitance between the upper and lower wirings. また、スピンコート法で形成できるので容易に膜厚を稼ぐことができ、スループットの向上が図れる。 Since it formed by spin coating can make easily thickness, the throughput can be improved.

【0077】次に、層間絶縁膜117コンタクトホールの形成を行い、ソース電極118とドレイン電極119 [0077] Next, the formation of the interlayer insulating film 117 a contact hole, the source electrode 118 and drain electrode 119
とを形成する。 To form the door. さらに350℃の水素雰囲気中において加熱処理を行うことにより、素子全体の水素化を行い、 Further, by performing heat treatment in a hydrogen atmosphere at 350 ° C., subjected to hydrogenation of the entire device,
図2(C)に示すTFTが完成する。 TFT shown in FIG. 2 (C) is completed.

【0078】図2(C)に示すTFTは説明のため最も単純な構造となっているが、本実施例の作製工程手順に多少の変更・追加を加えることで適宜所望のTFT構造とすることは容易である。 [0078] Although the TFT shown in FIG. 2 (C) has a simplest structure for illustration, be a suitably desired TFT structure by a manufacturing process steps of the present embodiment make minor changes and additions it is easy.

【0079】ここで、本実施例に従って本発明者らが作製した図2(C)に示される半導体装置の電気特性を図6に示す。 [0079] Here, the electrical characteristics of the semiconductor device shown in FIG. 2 by the present inventors have made according to the present embodiment (C) in FIG. 図6(A)はNチャネル型TFTの電気特性(Id-Vg 特性) 、図6(B)はPチャネル型TFTの電気特性を示している。 FIG 6 (A) Electrical characteristics (Id-Vg characteristic) of the N-channel type TFT, FIG. 6 (B) shows the electrical characteristics of the P-channel type TFT. なお、Id-Vg 特性を示すグラフは5点分の測定結果をまとめて表示する。 The graph showing the Id-Vg characteristics are displayed together with measurement results of the 5-point fraction.

【0080】また、横軸のVGはゲイト電圧値、縦軸のIDはソース/ドレイン間を流れる電流値である。 [0080] Furthermore, VG the horizontal axis denotes a gate voltage value, ID of the vertical axis is the current value flowing between the source / drain. また、601、603で示されるId-Vg 曲線はドレイン電圧VD=1Vの時の特性を示し、602、604で示されるId-Vg 曲線はドレイン電圧VD=5Vの時の特性を示している。 Also, Id-Vg curve represented by 601 and 603 shows the characteristic when the drain voltage VD = 1V, Id-Vg curve represented by 602 and 604 shows the characteristic when the drain voltage VD = 5V. また、605、606はドレイン電圧VD In addition, 605 and 606 drain voltage VD
=1Vの時のリーク電流を示している。 = Indicates the leakage current when the 1V.

【0081】なお、オフ領域(図6(A)では-1V 以下、図6(B)では-1V 以上)のドレイン電流(Ioff) [0081] Incidentally, off region (in FIG. 6 (A) -1 V or less, FIG 6 (B) in more than -1 V) the drain current of (Ioff)
と、オンおよびオフ領域のリーク電流(IG)は、殆どが 1 When the leakage current (IG) ON and OFF regions, mostly 1
×10 -13 A(測定下限界)以下であるので、図6 Since at × 10 -13 A (measured lower limit) or less, 6
(A)、(B)ではノイズと混同されてしまっている。 (A), we've been confused with noise in (B).

【0082】ここで、図6(A)、(B)に示される電気特性から求めた、本発明によるTFTの代表的な特性パラメータを表1、表2に示す。 [0082] Here, FIG. 6 (A), the obtained from the electrical characteristics shown (B), the shows a typical characteristic parameters of TFT according to the present invention in Table 1, Table 2. なお、表1はNチャネル型TFTの電気特性(任意の20点測定)の結果であり、表2はPチャネル型TFTの電気特性(任意の20点測定)の結果を示している。 Incidentally, Table 1 shows the results of the electrical characteristics of the N-channel type TFT (an arbitrary 20-point measurement), Table 2 shows the results of the electrical characteristics of the P-channel type TFT (an arbitrary 20-point measurement).

【0083】 [0083]

【表1】 [Table 1]

【0084】 [0084]

【表2】 [Table 2]

【0085】表1、表2において特に注目すべき点は、 [0085] Table 1, it should be especially noted in Table 2,
サブスレッショルド特性(S値、S-value)が60〜100m Subthreshold characteristic (S value, S-value) is 60~100m
V/dec の間に収まる程小さく、移動度(μFE、モビリティ)が150 〜400cm 2 /Vs という様に極めて大きいことである。 Small enough to fit between the V / dec, mobility (μFE, mobility) is extremely larger as that 150 ~400cm 2 / Vs. なお、本明細書中において移動度とは電界効果移動度を意味する。 Note that the mobility in this specification means a field-effect mobility.

【0086】これらの測定データは従来のTFTでは達成不可能な値であり、まさに本発明によるTFTが単結晶上に作製したMOSFETに匹敵する極めて高性能なTFTであることを証明している。 [0086] These measurement data are unattainable in the conventional TFT values ​​demonstrate that very TFT according to the present invention is very high performance TFT comparable to MOSFET fabricated on a single crystal.

【0087】また同時に、本発明によるTFTは非常に劣化に強いことが繰り返し測定による加速劣化試験によって確認されている。 [0087] At the same time, TFT according to the present invention has been confirmed by the accelerated deterioration test by strong it is repeatedly determined in a very degraded. 経験的には高速動作するTFTは劣化しやすいという欠点を有しているのだが、本発明によるTFTは劣化もなく、極めて高い耐圧特性を有していることが判明している。 Although Empirically he has the disadvantage that high speed operation is TFT is likely to deteriorate, TFT according to the invention without degradation, it has been found to have a very high breakdown voltage characteristics.

【0088】また、表1、表2には参考として平均値および標準偏差(σ値)も記載する。 [0088] Further, Table 1, mean and standard deviation (sigma value) by reference to Table 2 also described. 標準偏差は平均値からの分散(バラツキ)の尺度として用いられる。 The standard deviation is used as a measure of dispersion (variation) from the average value. 一般的には測定結果(母集団)が正規分布(ガウシアン分布) Generally the measurements (the population) is a normal distribution (Gaussian distribution)
に従うとすると、平均値を中心に±1σの内に全体の6 When follow, the whole around the average value within a ± 1 [sigma 6
8.3%、±2σの内に95.4%、±3σの内に99.7%が入ることが知られている。 8.3% 95.4 percent of ± 2 [sigma], it is known that 99.7% within the ± 3 [sigma] enter.

【0089】本発明者らは、本実施例のTFT特性の分散をより正確に評価するため、140個のTFTを測定し、その結果から平均値および照準偏差を求めた。 [0089] The present inventors, in order to evaluate the dispersion of the TFT characteristics of the present embodiment more accurately, by measuring the 140 amino TFT, an average value was obtained and aiming deviation from the result. その結果、S値の平均値は87.1mV/dec(n-ch)、105.6mV/dec As a result, the average value of the S value is 87.1mV / dec (n-ch), 105.6mV / dec
(p-ch) であり、標準偏差は9.1(n-ch) 、25.3(p-ch)であった。 (P-ch) a and a standard deviation of 9.1 (n-ch), was 25.3 (p-ch). また、移動度の平均値は277.8cm 2 /Vs(n-ch) 、 The average value of the mobility 277.8cm 2 / Vs (n-ch ),
151.1cm 2 /Vs(p-ch) であり、標準偏差は43.6(n-ch)、1 151.1cm a 2 / Vs (p-ch) , the standard deviation is 43.6 (n-ch), 1
2.7(p-ch)であった。 It was 2.7 (p-ch).

【0090】即ち、本発明を利用したNチャネル型TF [0090] In other words, N-channel type TF utilizing the present invention
Tにおいては、以下に示す様なTFT特性を得ることができる。 In T, it is possible to obtain a TFT characteristics as shown below. (1)S値のσ値が15mV/dec以内、好ましくは10mV/dec (1) sigma value of S value within 15mV / dec, preferably 10 mV / dec
以内に収まる。 It fits within. (2)S値が90±45mV/dec以内、好ましくは90±30mV/d (2) within the S-value is 90 ± 45mV / dec, preferably 90 ± 30 mV / d
ec以内に収まる。 It fits within ec. (3)μFEのσ値が50cm 2 /Vs以内、好ましくは45cm 2 /Vs (3) sigma value of μFE is within 50 cm 2 / Vs, preferably 45cm 2 / Vs
以内に収まる。 It fits within.

【0091】また、本発明を利用したPチャネル型TF [0091] In addition, P-channel type TF utilizing the present invention
Tにおいては、以下に示す様なTFT特性を得ることができる。 In T, it is possible to obtain a TFT characteristics as shown below. (1)S値のσ値が30mV/dec以内、好ましくは25mV/dec (1) sigma value of S value within 30 mV / dec, preferably 25 mV / dec
以内に収まる。 It fits within. (2)S値が 100±90mV/dec以内、好ましくは 100±75 (2) S value within 100 ± 90mV / dec, preferably 100 ± 75
mV/dec以内に収まる。 mV / dec fit within. (3)μFEのσ値が20cm 2 /Vs以内、好ましくは15cm 2 /Vs (3) sigma value of μFE is within 20 cm 2 / Vs, preferably 15cm 2 / Vs
以内に収まる。 It fits within.

【0092】以上の様に、本発明によるTFTは極めて優れた電気特性を実現するものであり、これまで単結晶上に作製したMOSFETのみが使用されていた様な複雑なSRAM回路やDRAM回路等、高速動作を必要とするロジック回路を構成することが可能である。 [0092] As described above, TFT according to the invention is intended to achieve very good electrical properties, hitherto single crystal such as only MOSFET fabricated was used in complex SRAM circuits, DRAM circuits, etc. it is possible to configure the logic circuit requiring high speed operation.

【0093】また、本実施例ではシングルゲイト構造のTFTの作製工程例のみを記載しているが、ダブルゲイト構造のTFTやそれ以上のゲイト電極を有するマルチゲイト構造のTFTに対しても適用することができる。 [0093] Further, in the present embodiment describes only the manufacturing process example of the TFT having a single gate structure, also be applied to TFT of the multi-gate structure having a TFT or more of the gate electrode of the double gate structure be able to.

【0094】また、本発明は活性層の結晶性を高めることで実現できるものであって、耐熱性が許す限りTFT [0094] Further, the present invention can be realized by increasing the crystallinity of the active layer, TFT so long as the heat resistance permits
構造は問わずに実施することができる。 Structure can be carried out regardless.

【0095】〔本発明で得られる結晶構造体に関する知見〕本発明によって得られる結晶性珪素膜が図14に示される様な針状または柱状結晶の集合体でなる結晶構造体であることは既に述べた。 [0095] It crystalline silicon film obtained by the present invention [the present invention knowledge of crystal structure obtained in] is a crystalline structure comprising a collection of such needle-like or columnar crystals shown in FIG. 14 are already Stated. ここでは、本発明による結晶構造体と他の方法で形成された結晶構造体との比較を行なう。 Here, a comparison of the crystal structures formed by the crystal structure and the other of the process according to the invention.

【0096】図15に示す結晶構造体は、非晶質珪素膜の結晶化条件を本発明とは異なるものとした場合の例である。 [0096] crystalline structure shown in FIG. 15 is an example of a case where different from the present invention the crystallization conditions of the amorphous silicon film. 具体的には、窒素雰囲気中で600 ℃48時間の加熱処理を行うことで非晶質珪素膜を結晶化し、900 〜1100 Specifically, crystallizing an amorphous silicon film by heat treatment of 600 ° C. 48 hours in a nitrogen atmosphere, 900-1100
℃程度の温度で熱酸化処理を施してある。 ℃ about temperature are subjected to a thermal oxidation treatment.

【0097】以上の様にして形成した結晶性珪素膜は、 [0097] The above crystalline silicon film formed in the manner of,
図15に示す様に個々の結晶粒が大きく、不規則に分布する粒界によって分割された状態となっている。 Large individual crystal grains as shown in FIG. 15, in a state divided by grain boundaries irregularly distributed.

【0098】図15において、結晶粒1501は不規則な粒界1502によって囲まれた状態となっている。 [0098] In FIG. 15, the crystal grain 1501 is in a state surrounded by the irregular grain boundaries 1502. 従って、実際に図15に示す結晶構造体をTFTの活性層として利用すると、不規則な粒界1502によって生ずるエネルギー障壁がキャリアの移動を阻害してしまう。 Therefore, when actually using the crystal structure shown in FIG. 15 as an active layer of a TFT, an energy barrier caused by irregular grain boundary 1502 would inhibit the movement of the carrier.

【0099】一方、図14に示す様な結晶構造体は、図14に示す様に、結晶粒界1402がある程度の規則性をもって配列した状態となっている。 [0099] On the other hand, such a crystal structure is shown in FIG. 14, as shown in FIG. 14, in a state where the crystal grain boundary 1402 is arranged with a certain degree of regularity. 従って、針状または柱状結晶の内部において、キャリアの移動を阻害するエネルギー障壁はないと考えられる。 Thus, in the interior of the needle-like or columnar crystals, the energy barrier which inhibits carrier movement is considered that there is no.

【0100】なお、本発明者らが針状または柱状結晶の配列状態を1〜5万倍程度の広視野で観察した結果、針状または柱状結晶がジグザグに進行する様な場合があることが確認されている。 [0100] Incidentally, the present inventors have observed the arrangement of the needle-like or columnar crystals in wide field of about 1 to 5 thousand times, be needle-like or columnar crystals is sometimes like travels in a zigzag It has been confirmed. これは、結晶成長がエネルギー的に安定な方向へ向かうことに起因する現象であり、結晶方向が転換した箇所には一種の粒界が形成されていると推測される。 This crystal growth is a phenomenon caused by towards energetically stable direction is presumed that one of the grain boundary parts having the crystal direction is converted is formed.

【0101】しかしながら本発明者らは、針状または柱状結晶の内部に生じうるこの粒界はエネルギー的に不活性な双晶粒界の如きものではないかと推測している。 [0102] However, the present inventors have found that the grain boundary that may occur inside the needle-like or columnar crystals have speculated whether not such as energy inert twin boundaries. 即ち、結晶方向は異なるが、整合性良く連続的に結合した粒界であり、キャリアの移動を妨げる程のエネルギー障壁とならない(実質的に粒界と見なされない)粒界であると考えている。 That is, the crystal directions are different, a consistent good continuously bonded grain boundary, not an energy barrier of about prevent movement of the carrier (not substantially regarded as grain boundaries) are considered to be grain boundary there.

【0102】以上の様に、一般的なプロセスで結晶化した結晶性珪素膜は図15に示す様な結晶構造を有し、キャリアの移動を遮る様に不規則な粒界が分布するため、 [0102] As described above, since the crystallized crystalline silicon film general process has a crystal structure as shown in FIG. 15, distributed irregular grain boundaries so as blocking the movement of carriers,
高い移動度を達成することが困難である。 It is difficult to achieve a high mobility.

【0103】しかしながら、本発明による結晶性珪素膜は図14に示す様な結晶構造を有し、結晶粒界に方向性がある上、針状または柱状結晶の内部は実質的にエネルギー障壁となる粒界が存在しないと考えられる。 [0103] However, crystalline silicon film according to the invention have a crystal structure as shown in FIG. 14, on where there is directionality in the grain boundary, internal needle or columnar crystal is substantially energy barrier It is considered that there is no grain boundaries. 即ち、 In other words,
キャリアは何ら阻害されることなく結晶内部を移動することが可能となるので、極めて高い移動度を達成することができる。 Since the carrier is enabled to move inside the crystal without any is inhibited, it is possible to achieve a very high mobility.

【0104】特に、本発明により得られる針状または柱状結晶の注目すべき点は、凹凸や応力等に起因する歪みを避けながら(結晶方向を変えながら)数十〜数百μm [0104] In particular, it should be noted of the needle-like or columnar crystals obtained by the present invention, while avoiding the distortion caused by irregularities and stress, etc. (while changing the crystal direction) of several tens to several hundreds μm
もの距離を連続的に成長していくと考えられる点である。 Is that considered to stuff distance it will continuously grow.

【0105】本発明者らの推測が正しければ、本発明による結晶性珪素膜は結晶内部にキャリアトラップとなりうる粒界を形成しないで成長していく、特殊な結晶の集合体で構成される全く新しい結晶構造体であると言える。 [0105] If it is correct guess of the present inventors, the crystalline silicon film according to the present invention grows without forming a grain boundary that can be a carrier trapped inside the crystal, entirely composed of a set of special crystals it can be said that a new crystal structure.

【0106】〔実施例2〕本実施例は実施例1で示したTFTでもってCMOS回路を形成する例である。 [0106] Example 2 This example is an example of forming a CMOS circuit with a TFT shown in Embodiment 1. CM CM
OS回路は実施例1で示した様な構造のNチャネル型T OS circuit N-channel type such a structure as shown in Example 1 T
FTとPチャネル型TFTとを相補的に組み合わせて構成される。 Constructed by combining complementary to the FT and P-channel type TFT.

【0107】本実施例におけるCMOS回路の作製工程の一実施例を図7、図8を用いて説明する。 [0107] Figure 7 an embodiment of a manufacturing process of a CMOS circuit in this embodiment will be described with reference to FIG. なお、本発明により形成される結晶性珪素膜の応用範囲は広く、C Incidentally, the application range of the crystalline silicon film formed by the present invention is broadly, C
MOS回路を形成する方法は本実施例に限ったものではない。 A method of forming a MOS circuit is not limited to this embodiment.

【0108】まず実施例1に示す作製手順に従って、石英基板701上に酸化珪素膜702を成膜し、その上に結晶性珪素膜(図示せず)を得る。 [0108] According to first manufacturing procedure set forth in Example 1, a silicon oxide film 702 on the quartz substrate 701 was formed, a crystalline silicon film (not shown) thereon. そしてそれをパターニングすることによりNチャネル型TFTの活性層70 The active layer 70 of the N-channel type TFT by patterning it
3とPチャネル型TFTの活性層704とを形成する。 3 and to form the active layer 704 of the P-channel type TFT.

【0109】活性層703、704を形成したらゲイト絶縁膜705を成膜し、さらにハロゲン元素を含む雰囲気における加熱処理を行なう。 [0109] The gate insulating film 705 After forming the active layer 703 is formed, the heat treatment is performed in an atmosphere further comprising a halogen element. 本実施例では処理条件を実施例1と同じものとする。 The same as in example 1. The process conditions in this embodiment. こうして、活性層703、 In this way, the active layer 703,
704は本発明の結晶構造体となり、良好な膜質と界面を有するゲイト絶縁膜705が形成される。 704 becomes crystalline structure of the present invention, the gate insulating film 705 having a good film quality and interface is formed.

【0110】次に、後にゲイト電極の原型を構成するアルミニウム膜(図示せず)を成膜し、パターニングしてアルミニウム膜のパターン706、707を形成する(パターン形成後もパターニングに使用したレジストマスクは残しておく)。 [0110] Next, a resist mask aluminum film forming the prototype of a gate electrode (not shown) is deposited, which is patterned using the well after patterning to (patterning form a pattern 706, 707 of the aluminum film after is leaving).

【0111】こうして図7(A)の状態が得られる。 [0111] Thus, the state shown in FIG. 7 (A) is obtained. アルミニウム膜のパターン706、707を形成したら、 After forming the pattern of the aluminum film 706 and 707,
次に、実施例1と同様の条件でもってアルミニウム膜のパターン706、707の側面に多孔質の陽極酸化膜7 Next, the anode of the porous side of the pattern 706 and 707 of the aluminum film with the same conditions as in Example 1 oxide film 7
08、709を形成する。 To form a 08,709. 本実施例ではこの多孔質の陽極酸化膜708、709の膜厚を0.5 μmとする。 In the present embodiment the thickness of the anodic oxide film 708 and 709 of the porous and 0.5 [mu] m.

【0112】さらに、実施例1と同様の条件でもって緻密で強固な陽極酸化膜710、711の形成を行う。 [0112] In addition, performing the dense formation of strong anodic oxide film 710 and 711 with the same conditions as in Example 1. ただし、本実施例ではこの膜厚が700 Åとなる様に到達電圧を調節する。 However, in the present embodiment to adjust the final voltage As the film thickness of 700 Å. また、この工程によりゲイト電極71 Further, the gate electrode 71 by the step
2、713が画定する。 2,713 is to define. こうして図7(B)の様な状態が得られる。 In this way is such a state shown in FIG. 7 (B) is obtained.

【0113】図7(B)の状態が得られたら、ゲイト絶縁膜705をドライエッチング法によりエッチングする。 [0113] After obtaining the state in FIG. 7 (B), the gate insulating film 705 is etched by dry etching. このエッチング工程ではゲイト電極712、713 Gate electrodes 712 and 713 in this etching step
および多孔質状の陽極酸化膜708、709がマスクとなって、その直下のみにゲイト絶縁膜が残存する。 And the porous anodic oxide film 708 and 709 becomes a mask, the gate insulating film remains only immediately below. エッチング後に多孔質状の陽極酸化膜708、709を除去すると図7(C)の状態となる。 Removal of the porous anodic oxide film 708 and 709 after etching the state of FIG. 7 (C).

【0114】次に、Pチャネル型TFTを覆い隠す様にしてレジストマスク714を形成し、N型を付与する不純物としてP(リン)イオンをドーピングする。 [0114] Next, a resist mask 714 is formed in the manner cover the P-channel TFT, and doping of P (phosphorus) ions as an impurity imparting N-type. このドーピングは、加速電圧50KeV 、ドーズ量 0.1〜 5×10 13 This doping, acceleration voltage 50 KeV, a dose of 0.1 to 5 × 10 13
atoms/cm 2 、好ましくは 0.5〜 2×10 13 atoms/cm 2 atom atoms / cm 2, preferably 0.5~ 2 × 10 13 atoms / cm 2 atom
s/cm 2で行なう。 carried out in the s / cm 2.

【0115】このドーピング工程は比較的加速電圧が高いため、Pイオンが露出したゲイト絶縁膜を通過して活性層703へと打ち込まれる。 [0115] The doping process is relatively accelerating voltage is high, it is implanted into the active layer 703 through the gate insulating film exposed P ions. その結果、715、71 As a result, 715,71
6で示される領域にPイオンが添加される。 P ions are added to the region indicated by 6. (図7 (Figure 7
(C)) (C))

【0116】次に、図7(D)に示すように再びPイオンの注入を行う。 [0116] Next, again implanted P ions as shown in FIG. 7 (D). このPイオンの注入は、加速電圧を 5 Implantation of P ions, the acceleration voltage 5
KeV と低めに設定し、ドーズ量を0.1 〜 1×10 15 atoms/ Set lower and KeV, a dose of 0.1 ~ 1 × 10 15 atoms /
cm 2 、好ましくは 2〜 5×10 14 atoms/cm 2とする。 cm 2, preferably a 2~ 5 × 10 14 atoms / cm 2. この工程の結果、高濃度にPイオンが添加された領域71 The result of this process, a region 71 where P ions at a high concentration is added
7、718が形成される。 7,718 is formed.

【0117】図7(D)に示す工程が終了した時点でN [0117] When the process shown in FIG. 7 (D) has been completed N
チャネル型TFTの活性層が完成する。 The active layer of the channel type TFT is completed. 即ち、Nチャネル型TFTのソース領域717、ドレイン領域718、 That is, the source region 717 of the N-channel TFT, and the drain region 718,
低濃度不純物領域(またはLDD領域)719、72 Low concentration impurity regions (or LDD region) 719,72
0、チャネル形成領域721が画定する。 0, the channel formation region 721 defines.

【0118】次に、図8(A)に示すように左側のNチャネル型TFTを覆うレジストマスク722を形成する。 [0118] Next, a resist mask 722 covering the left side of the N-channel type TFT as shown in FIG. 8 (A). そして、図8(A)に示す状態においてP型を付与する不純物としてB(ボロン)イオンの注入を行う。 Then, the injection of B (boron) ions as an impurity imparting P-type in the state shown in FIG. 8 (A). このBイオンのドーピングもPイオンの場合と同様に2度に分けて行なう。 This doping of B ions performed separately in the same manner as 2 degrees in the case of P ions.

【0119】1度目のBイオンのドーピングは加速電圧 [0119] doping of the first time of the B ion acceleration voltage
30KeV 、ドーズ量を 0.1〜 5×10 14 atoms/cm 2 、好ましくは 0.5〜 2×10 14 atoms/cm 2程度とする。 30 KeV, 0.1 to the dose of 5 × 10 14 atoms / cm 2 , preferably to 0.5~ 2 × 10 14 atoms / cm 2 approximately. この工程により723、724で示される領域にBイオンが添加される。 B ions are added to the area indicated by 723 and 724 by this process. (図8(A)) (FIG. 8 (A))

【0120】2度目のBイオンのドーピングは加速電圧 [0120] doping for the second time of the B ion acceleration voltage
5KeV 、ドーズ量を 0.1〜 1×10 15 atoms/cm 2 、好ましくは 2〜 5×10 14 atoms/cm 2程度とする。 5 KeV, 0.1 to the dose of 1 × 10 15 atoms / cm 2 , and preferably 2~ 5 × 10 14 atoms / cm 2 approximately. この工程により高濃度にBイオンが添加された領域725、726が形成される。 High concentration region B ions have been added, 725 and 726 are formed by this process. (図8(B)) (FIG. 8 (B))

【0121】以上の工程によりPチャネル型TFTのソース領域725、ドレイン領域726、低濃度不純物領域(またはLDD領域)727、728、チャネル形成領域729が画定する。 [0121] or more of the P-channel type TFT by the process source region 725, drain region 726, low-concentration impurity regions (or LDD regions) 727 and 728, a channel formation region 729 defines.

【0122】次に、図8(B)に示す工程の終了後、レジストマスク722を取り除き、基板全面にレーザー光または赤外光や紫外光等の強光を照射する。 [0122] Next, after completion of the step shown in FIG. 8 (B), removing the resist mask 722 is irradiated with strong light, such as laser light or infrared light or ultraviolet light over the entire surface of the substrate. この工程により添加された不純物イオンの活性化と、不純物イオンが注入された領域の損傷の回復が行なわれる。 The activation of impurity ions added in the step, the recovery of the damaged regions into which the impurity ions have been implanted is performed.

【0123】次に、層間絶縁膜730を4000Åの厚さに成膜する。 [0123] Next, an interlayer insulating film 730 to a thickness of 4000 Å. 層間絶縁膜730は酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、有機性樹脂膜のいずれでも良く、多層構造としても良い。 Interlayer insulating film 730 is a silicon oxide film, a silicon oxynitride film, a silicon nitride film, either an organic resin film may be a multilayered structure. これら絶縁膜の成膜方法は、プラズマCVD法、熱CVD法、スピンコート法を用いればよい。 Method of forming these insulating films, a plasma CVD method, thermal CVD method, may be used a spin coating method.

【0124】次にコンタクトホールの形成を行い、Nチャネル型TFTのソース電極731、Pチャネル型TF [0124] Next perform the formation of the contact hole, the source electrode 731 of the N-channel type TFT, P-channel type TF
Tのソース電極732を形成する。 Forming a source electrode 732 of the T. また、ドレイン電極733はNチャネル型TFTとPチャネル型TFTとで共有する様な構成とすることでCMOS回路が実現される。 The drain electrode 733, a CMOS circuit is implemented by a like sharing arrangement between the N-channel type TFT and the P-channel type TFT. (図8(C)) (FIG. 8 (C))

【0125】以上の様な過程を経て、図8(C)に示す構造でなるCMOS回路を作製することができる。 [0125] Through the above such processes, it is possible to produce a CMOS circuit comprising the structure shown in FIG. 8 (C). CM CM
OS回路は最も単純な構成のインバータ回路であり、C OS circuit is an inverter circuit of the simplest configuration, C
MOSインバータ回路を直列に奇数組接続して形成した閉回路はリングオシレータと呼ばれ、半導体装置の動作速度を評価する際に用いられる。 Closed circuit formed by an odd number of sets connecting the MOS inverter circuits in series is called a ring oscillator used in evaluating the operating speed of the semiconductor device.

【0126】ここで図9(A)に示す上面写真は、本実施例に従って作製したCMOS回路を組み合わせて構成したリングオシレータ回路である。 [0126] upper surface photograph shown here in FIG. 9 (A) is a ring oscillator circuit constructed by combining a CMOS circuit fabricated according to the present embodiment. 本発明者らは本発明を利用して実際にアクティブマトリクス型液晶表示装置を試作し、その駆動回路の動作性能をリングオシレータで確認した。 The present inventors actually prototyped the active matrix type liquid crystal display device using the present invention was confirmed operating performance of the drive circuit in the ring oscillator.

【0127】なお、図9(A)に示すリングオシレータを構成するCMOS回路のゲイト電極幅は約0.6 μmと細く、チャネル形成領域は通常ならば短チャネル効果が発生する程度にまで微細化されている。 [0127] Incidentally, the gate electrode width of the CMOS circuit constituting a ring oscillator shown in FIG. 9 (A) thin about 0.6 [mu] m, the channel formation region is miniaturized to the extent that would normally short channel effect occurs there.

【0128】また、図9(B)には参考としてシフトレジスタ回路の写真を示す。 [0128] Further, in FIG. 9 (B) shows a photograph of the shift register circuit as a reference. 図9(B)に示すシフトレジスタ回路は試作した周辺駆動回路を構成する重要な回路の一つであり、画素領域のアドレスを指定するロジック回路である。 The shift register circuit shown in FIG. 9 (B) is one of the important circuit constituting the peripheral driving circuit prototype, a logic circuit for designating the address of the pixel region. 特に、水平走査用(ソース側用)シフトレジスタ回路は実動作時に数MHz〜数十MHz程度の非常に高い周波数での駆動を要求される。 In particular, for horizontal scan (for source) shift register circuit is required to drive at very high frequencies of about several MHz~ several tens MHz during actual operation.

【0129】ここで図9(A)に示すリングオシレータ回路の発振周波数を調べた結果を図10に示す。 [0129] The results of examining the oscillation frequency of the ring oscillator circuit shown here in FIG. 9 (A) shown in FIG. 10. 測定は9、19、51組(段)のCMOS回路を接続したリングオシレータで行い、電源電圧と発振周波数の関係を求めた。 The measurement was performed in a ring oscillator connected to CMOS circuit 9,19,51 pairs (stages), the obtained relation of the power supply voltage and the oscillation frequency. なお、図10に示す結果は平均データである。 Incidentally, the results shown in FIG. 10 is the average data.

【0130】図10によると、例えば電源電圧5V、9 [0130] According to FIG. 10, for example, the power supply voltage 5V, 9
段のリングオシレータは402 MHzの発振周波数を実現しており、極めて動作速度が速いことが判る。 Ring oscillator stage has realized an oscillation frequency of 402 MHz, it can be seen that very high operation speed. また、本発明者らは9段のリングオシレータを用いて、最大発振周波数454.37MHz(電源電圧3.3 V)、539.51MHz Further, the present inventors using a ring oscillator 9 stages, the maximum oscillation frequency 454.37MHz (power supply voltage 3.3 V), 539.51MHz
(電源電圧5V)というデータを得ている。 To obtain data that (power supply voltage 5V). なお、参考までに最大周波数データを測定した際の周波数特性を図11に示す。 Incidentally, showing the frequency characteristics when measuring the maximum frequency data by reference to FIG. 11.

【0131】これらの値は従来の作製工程で作製したリングオシレータに比べて20倍近い動作速度を有することを意味している。 [0131] These values ​​are meant to have a 20 times more operating speed than the ring oscillator fabricated by the conventional manufacturing process. また、1〜5Vの範囲で電源電圧を振っても常に数十〜数百MHzの発振周波数を実現している。 Also, to achieve the oscillation frequency always be swept over a supply-voltage range of 1~5V several tens to several hundreds MHz.

【0132】以上の様に、本発明を利用したCMOS回路は回路設計上やむを得ず付加価値が加わった状況においても、問題なく高速動作させることが可能であり、あらゆるロジック回路の要求に応える性能を有している。 [0132] As described above, CMOS circuits utilizing the present invention even in a situation where applied is unavoidably added value on the circuit design, it is possible to operate at high speed without problems, have the capability to meet the requirements of all the logic circuits doing.

【0133】さらに、チャネル長が0.6 μmと極めて微細化されているにも拘わらず、本実施例に示した様な極めて高速な動作にも耐えうる高い耐圧特性をも有していることは、本発明によるTFTが短チャネル効果に殆ど影響されず、極めて高い信頼性を有していることを意味している。 [0133] Further, the channel length also has a 0.6 [mu] m and very despite being miniaturized, high breakdown voltage characteristics to withstand very high speed operation as shown in this embodiment, TFT according to the present invention is not affected nearly to the short channel effect, which means that it has a very high reliability.

【0134】〔本発明の構成から導かれる推察〕実施例1および実施例2に実験データをもって示した様に、本発明に従って作製したTFTは極めて高い性能(高速動作特性、高耐圧特性)を実現している。 [0134] As shown with the experimental data in Examples 1 and 2 [deduced derived from the configuration of the present invention], TFT manufactured in accordance with the present invention is very high performance (high speed operation characteristics, high breakdown voltage characteristics) the realization doing. また、この様な高速動作特性を有していながら劣化に強いという特徴は、経験的にも特異な現象と言える。 In addition, a feature that strong to deterioration while not have such a high-speed operation characteristics, it can be said that the peculiar phenomenon empirically. そこで、本発明者らは本発明によるTFTが何故これほどまで耐劣化性に優れているかを考察し、そこから一つの理論を推察したので以下に記載する。 Accordingly, the present inventors have considered whether the TFT according to the present invention is excellent in why deterioration resistance to this extent, described below since the inferred one theory therefrom.

【0135】本発明者らは、本発明によるTFTの耐圧が高い理由として針状または柱状結晶の結晶粒界の影響を重視した。 [0135] The present inventors, the influence of the grain boundaries acicular or columnar crystals emphasizes the reason withstand voltage of the TFT is high according to the present invention. 即ち、本発明者らはチャネル形成領域に局部的に存在する結晶粒界(酸化物領域と予想される)がソース領域とドレイン領域の間、特にチャネル形成領域とドレイン領域との間にかかる高電界を効果的に緩和していると推測した。 That is, the present inventors have high applied between the between the crystal grain boundaries existing locally in the channel forming region (is expected that oxide region) of the source and drain regions, particularly the channel forming region and the drain region It was estimated to effectively mitigate the electric field.

【0136】具体的には、結晶粒界が特にドレイン領域から広がる空乏層電荷により形成される電界を抑え、ドレイン電圧が高くなった状態(ドレイン側空乏層電荷が増加した状態)においても、ソース側の拡散電位を変化させない様に機能していると考えたのである。 [0136] More specifically, to suppress the electric field a crystal grain boundary is formed by the especially depletion charge spreading from the drain region, even in a state in which the drain voltage is higher (the state in which the drain side depletion layer charge is increased), the source it was thought to function as that does not change the diffusion potential of the side.

【0137】以上をまとめると、本発明による結晶性珪素膜を活性層に活用した場合、チャネル形成領域は以下の構成を満たしていると見なせる。 [0137] In summary, where the crystalline silicon film according to the present invention by utilizing the active layer can be regarded as a channel formation region satisfies the following configuration. (1)キャリアが移動する(キャリアにとって)実質的に真性な領域(針状または柱状結晶の内部)が存在する。 (1) carriers move (for carriers) substantially intrinsic region (inside the needle-like or columnar crystals) exist. (2)キャリアの移動を抑制する又はチャネル方向(ソース−ドレイン間を結ぶ方向)にかかる電界を緩和するエネルギー障壁が存在する。 Energy barrier exists to relax the electric field applied to the - (direction connecting the drain-to-source) (2) inhibiting or channel direction of movement of the carrier.

【0138】従って、上記2つの構成を満たす、換言すればキャリアにとって実質的に真性なチャネル形成領域と、局部的に形成されたエネルギー障壁とを有する構成とすることで本発明が示す様な優れた特性のTFTを作製しうると考えられる。 [0138] Therefore, to satisfy the above two configurations, substantially an intrinsic channel formation region, locally better such as shown by the present invention in a configuration to have a formation energy barrier for carriers in other words It was considered the TFT characteristics can be produced.

【0139】以上の構成は、多少の推測を交えてではあるが、本発明者らの実験データから導かれるものである。 [0139] The above arrangement will, of sprinkled some guesses are those derived from the experimental data of the present inventors. そこで、本発明者らはこの構成を人為的に創り出すことで同様の効果を得ることができるのではないかと予想した。 Accordingly, the present inventors have anticipated that it would be able to obtain the same effect by creating the structure artificially.

【0140】その結果、本発明者らは短チャネル効果の抑制に効果的な構成を提案するに至った。 [0140] As a result, the present inventors have come to propose an efficient structure for suppressing the short channel effect. ここではその概略について、以下に記載する。 Here its outline is described below. なお、以下に記載する考察は現状においては推測の範囲に止まるものである。 Note that the discussion set forth below is intended to stop in the range of inference at present.

【0141】短チャネル効果とは、しきい値電圧の低下、パンチスルー現象に伴う耐圧の劣化およびサブスレッショルド特性の劣化などの総称である。 [0141] The short channel effect, reduction in the threshold voltage, is a generic name, such as degradation of degradation and the subthreshold characteristics of the breakdown voltage due to punch-through phenomenon. 特に問題となるパンチスルー現象はドレイン側の空乏層がソース領域にまで広がることでソース側の拡散電位が低下し、ソース/ドレイン間に貫通電流が流れる現象である。 In particular punch-through phenomenon in question reduces the diffusion potential of the source side by the depletion layer of the drain side extends to the source region, a phenomenon in which a through current flows between the source / drain.

【0142】そこで本発明者らは本発明の結晶粒界の効果に注目して、チャネル長が0.01〜2 μm程度の短チャネルTFTにおいては、チャネル形成領域に対して人為的かつ局部的に不純物領域を設けることで、ドレイン側の空乏層の広がりを抑制する効果が得られると推測した。 [0142] The present inventors have focused on the effect of the grain boundaries of the present invention, in the short-channel TFT having a channel length of 0.01 to 2 about [mu] m, artificially and locally impurity to the channel formation region by providing the region it was speculated that the effect of suppressing the spread of the drain side depletion layer is obtained.

【0143】この様な構成は活性層を図12に示す様な構成とすることで達成できると考えられる。 [0143] Such an arrangement is believed to be achieved by a such as shown in FIG. 12 constituting the active layer. 図12 Figure 12
(A)において、1201はソース領域、1202はドレイン領域、1203はチャネル形成領域であり、チャネル形成領域1203の中には人為的に不純物領域12 (A), the source region 1201, 1202 drain region, 1203 is a channel formation region, artificially impurity region 12 in the channel forming region 1203
04が形成される。 04 is formed. また、チャネル形成領域1203 In addition, a channel formation region 1203
中、不純物領域1204以外の領域1205は、実質的に真性な領域であり、キャリアが移動する領域となる。 In the region 1205 outside impurity regions 1204 are substantially intrinsic region is a region where carriers move.

【0144】ここで図12(A)に示す構造は、図14 [0144] structure where shown in FIG. 12 (A), FIG. 14
に示す本発明の結晶構造体を模した構造である点が重要である。 Point is a structure that mimics the crystal structure of the present invention shown in is important. 即ち、図14の1402で示される結晶粒界は図12(A)の不純物領域1204に相当し、図14の針状または柱状結晶1401は図12(A)のキャリアが移動する領域1205に相当するのである。 That is, corresponding to the region 1205 corresponds to the impurity regions 1204, needle-like or columnar crystals 1401 of Figure 14 is that the carrier shown in FIG. 12 (A) to move the grain boundary represented by 1402 of FIG. 14 FIG. 12 (A) than it is.

【0145】従って、チャネル形成領域1203内に配置された不純物領域1204はチャネル形成領域内に局部的にビルトインポテンシャル(エネルギー障壁とも言える)の大きい領域を形成し、そのエネルギー障壁によってドレイン側空乏層の広がりを効果的に抑制すると推測できる。 [0145] Accordingly, impurity regions 1204 disposed in the channel forming region 1203 locally to form a large area of ​​the built-in potential (can also be called the energy barrier) the channel forming region, the drain-side depletion layer by the energy barrier spread can be inferred that effectively suppresses.

【0146】また、図12(A)をA−A'で切断した断面図を図12(B)に示す。 [0146] Also, shown in FIG. 12 (B) a sectional view taken along the line in FIG. 12 (A) A-A '. 1206は絶縁表面を有する基板である。 1206 is a substrate having an insulating surface. また、図12(A)をB−B'で切断した断面図を図12(C)に示す。 Also, it is shown in FIG. 12 (C) a sectional view taken along the line in FIG. 12 (A) to B-B '.

【0147】なお、図12(C)においてwpi,nは不純物領域1204の幅を表し、wpa,mはキャリアが移動する領域の幅を表す。 [0147] Incidentally, wpi in FIG 12 (C), n represents the width of the impurity regions 1204, wpa, m represents the width of the region where carriers move. ここでn、mはチャネル形成領域1 Here n, m is a channel formation region 1
203内において、wpi,nがn番目の不純物領域の幅であり、wpa,mがm番目のキャリアが移動する領域であることを意味している。 In the 203, wpi, n is width of the n-th impurity regions, wpa, which means that m is the m-th carrier is a region to move.

【0148】従って、本発明によるTFTの実際の電界効果移動度は次式に示す理論式に実効的なチャネル幅W [0148] Thus, the actual field-effect mobility of the TFT according to the present invention is an effective channel width W to a theoretical expression shown in the following equation
pa(wpa,mを1〜mまで加えた総和)を代入しなくてはならない。 pa must be substituted into (wpa, sum plus up to 1 to m m).

【0149】 μFE=1/ Cox(ΔId/ ΔVg)・1/ Vd・L/ W ここでCoxはゲイト酸化膜容量、ΔId、ΔVgはそれぞれドレイン電流Idとゲイト電圧Vgの変化量、Vd [0149] μFE = 1 / Cox (ΔId / ΔVg) · 1 / Vd · L / W where Cox is the gate oxide capacitance, .DELTA.Id, [Delta] Vg is the amount of change in each drain current Id and the gate voltage Vg, Vd
はドレイン電圧、L、Wはそれぞれチャネル長およびチャネル幅である。 A drain voltage, L, W are each channel length and channel width.

【0150】しかしながら、実効的なチャネル幅Wpaを測定することは現実的に不可能であるため、本明細書中の電界効果移動度はチャネル幅の設計値Wを代入して求めている。 [0150] However, measuring the effective channel width Wpa is practically impossible, the field-effect mobility in this specification is determined by substituting the design value W of the channel width. 即ち、実際の移動度よりも小さい値が得られていると考えられる。 In other words, than the actual mobility smaller is considered to have been obtained.

【0151】また、不純物領域を図12(A)に示す様な配置で設けることは移動度の向上に対して非常に大きな意味があると予想される。 [0151] Further, it is expected and providing an impurity region in an arrangement such as shown in FIG. 12 (A) is very great significance with respect to improvement in mobility. その理由について以下に説明する。 The reason for this will be explained below.

【0152】移動度(μFE) は半導体膜(ここでは珪素膜を例にとる)中のキャリアの散乱によって決まるが、 [0152] Mobility (MyuFE) is determined in accordance with the scattering of carriers in the semiconductor film (taking silicon film as an example here),
珪素膜における散乱は格子散乱と不純物散乱とに大別される。 Scattering in the silicon film is roughly classified into the lattice scattering and impurity scattering. これらが影響し合って形成される全体的な移動度μは次式で表される。 Overall mobility they are formed by each other affects μ is expressed by the following equation.

【0153】 [0153]

【数1】 [Number 1]

【0154】この数1で示される式は、全体的な移動度μが、格子散乱の影響を受けた場合の移動度μ ll [0154] represented by the formula This number 1, the overall mobility mu is the mobility mu l (l when the affected lattice scattering
lattice を意味する) の逆数および不純物散乱の影響を受けた場合の移動度μ iiはimpurityを意味する) の逆数の和に反比例することを意味している。 mobility mu i (i when affected by reciprocal and impurity scattering of means lattice) are meant to be inversely proportional to the sum of the inverse of the means Impurity). また、格子散乱および不純物散乱は各々次式で表される。 The lattice scattering and impurity scattering are each represented by the following formula.

【0155】 [0155]

【数2】 [Number 2]

【0156】 [0156]

【数3】 [Number 3]

【0157】これらの式によると、チャネル形成領域全体に均一に不純物が添加された状態では不純物散乱の影響を受けて移動度を稼ぐことができない。 [0157] According to these equations, it is impossible to make mobility under the influence of impurity scattering in the state uniformly impurity is added to the entire channel formation region. しかしながら、図12に示す構成の場合、局部的に不純物領域を形成しているので、キャリアが移動する領域には不純物が添加されず、キャリアにとって実質的に真性である。 However, the structure shown in FIG. 12, since the locally formed impurity regions, the region where carriers move not added impurity, a substantially intrinsic to the carrier.

【0158】即ち、理論的には数3においてイオン化した不純物の濃度N iを限りなく0に近づけることを意味するため、移動度μ iは限りなく無限大に近づいていくことになる。 [0158] That is, it means that the closer to 0 without limit concentration N i of impurities ionized in the number 3 in theory, the mobility mu i will be approaching infinity as possible. 即ち、数1において1/μ iの項を無視することができる程度にまで不純物を減少させることを意味するので全体の移動度μは限りなく移動度μ lに近づいていくと推測される。 That is, the overall mobility mu it means that the impurities are reduced to the extent that can be ignored to the section 1 / mu i In Equation 1 is estimated that approaches the mobility mu l as possible.

【0159】また、図12(A)において不純物領域1 [0159] The impurity regions in FIG. 12 (A) 1
204がチャネル方向と概略平行となる様に配置されていることは重要である。 204 It is important, which is arranged so that it may become parallel channel direction and schematically. この様な配置は、図14に示した針状または柱状結晶の結晶粒界の延びる方向と、チャネル方向とが一致した場合に相当する。 Such an arrangement, the direction of extension of the grain boundary of the needle-like or columnar crystals shown in FIG. 14, corresponds to the case where the channel direction are matched.

【0160】この様な配置とした場合、不純物領域12 [0160] If you have this kind of arrangement, the impurity regions 12
04は「良性の結晶粒界」として振る舞うと予想されるので、キャリアを捕獲することなく、レールの様な役割を果してキャリアに移動方向を規定すると推測される。 Since 04 is expected to behave as a "crystal grain boundaries of the benign", without having to capture the carriers, is estimated to define the direction of movement to the carrier plays a role, such as a rail.
このことは、キャリア同士の衝突による散乱の影響を低減する上で非常に重要な構成である。 This is a very important component in reducing the influence of scattering due to collision between carriers.

【0161】また、以上の様な構成とすることで、短チャネル効果の一つであるしきい値電圧の低下も抑制できると予想される。 [0161] By the above-described configuration, reduction in the threshold voltage which is one of the short channel effect is also expected to be suppressed. これはチャネル幅が極端に狭くなった時に生じる狭チャネル効果を、不純物領域間で人為的に引き起こすことが可能であるという推論に基づく予想である。 This is expected based on the inference that the narrow channel effect that occurs when the channel width is extremely narrow, it is possible to artificially cause between impurity regions.

【0162】また、前述の様にドレイン側空乏層の広がりを抑制することでパンチスルー現象を防止することが可能と考えられるが、パンチスルー現象を防止することで耐圧の向上と共にサブスレッショルド特性(S値)の向上も望める。 [0162] Further, the sub-threshold characteristics with it is considered possible to prevent the punch-through phenomenon by suppressing the expansion of the drain side depletion layer as described above, improvement of the breakdown voltage by preventing punch-through phenomenon ( improvement of the S value) is also expected.

【0163】サブスレッショルド特性の向上は、本構成を用いることでドレイン側空乏層の占める体積を減じることができるという推論から以下の様に説明できる。 [0163] improvement of subthreshold characteristic can be explained as follows from inference that can reduce the volume occupied by the drain side depletion layer by using this configuration.

【0164】図12(A)で示す構成とした時に、効果的に空乏層の広がりが抑制されるならば、ドレイン側空乏層の占める体積を大幅に減じることが可能でなはずである。 [0164] when the structure shown in FIG. 12 (A), the if effectively depletion spreading is prevented, should such can reduce the volume occupied by the drain side depletion layer significantly. 従って、総合的な空乏層電荷を小さくできるため、空乏層容量を小さくできると考えられる。 Therefore, it is possible to reduce the overall depletion charge is believed that the depletion layer capacitance can be reduced. ここで、 here,
S値を導出する式は次の近似式で表される。 Formula to derive the S-value can be expressed by the following approximate equation.

【0165】 [0165]

【数4】 [Number 4]

【0166】数4において、kはボルツマン定数、Tは絶対温度、qは電荷量、Cd は空乏層容量、Citは界面準位の等価容量、Coxはゲイト酸化膜容量である。 [0166] In Equation 4, k is the Boltzmann constant, T is the absolute temperature, q is the charge amount, Cd is a depletion layer capacitance, Cit is the equivalent capacitance of the interface states, Cox is the gate oxide capacitance. 従って、本構成では空乏層容量Cd および界面準位の等価容量Citを0に可能な限り近づけることで、Cd =Cit= Therefore, the equivalent capacity Cit of the depletion layer capacitance Cd and interface states in this configuration that the close as possible to 0, Cd = Cit =
0となる理想状態、即ちS値が60mV/decade となる半導体装置を実現できる可能性がある。 0. The ideal state, i.e., S value, there is a possibility of realizing a semiconductor device according to a 60 mV / decade.

【0167】ただし、数4に示される式はS値を導出するための近似式であり、TFTではこの近似式に従わずに60mV/decade 以下の測定値が得られることもある。 [0167] However, the expression shown in Equation 4 is an approximate expression for deriving the S value, sometimes measured value below 60 mV / decade without following the TFT this approximation equation is obtained.

【0168】ところで、本発明から推測される本構成では、本発明の結晶粒界に相当する不純物領域として酸素以外に窒素や炭素を用いても良い。 [0168] Incidentally, in this configuration, which is deduced from the present invention may be used nitrogen, carbon in addition to oxygen as an impurity region corresponding to the crystal grain boundaries of the present invention. これは、本構成の目的がチャネル形成領域に対して人為的にエネルギー障壁を配置することにあるからである。 This purpose of this configuration is because in placing the artificially energy barrier with respect to the channel formation region.

【0169】従って、エネルギー障壁を形成するという観点から考えれば、反転層の導電型と逆の導電型を持つ不純物領域でも効果があると言えよう。 [0169] Therefore, considering from the viewpoint of forming the energy barrier, be said to be effective even in the impurity region having a conductivity type opposite the conductivity type of the inversion layer. 即ち、Nチャネル型半導体装置ならばBイオンを、Pチャネル型半導体装置ならばPイオンを用いて不純物領域を形成すれば良いと言える。 That is, it can be said that B ions if N-channel semiconductor device, may be formed impurity regions with P ions if P-channel semiconductor device.

【0170】また、不純物領域をPまたはBイオンで構成する場合、添加する不純物イオンの濃度で直接的にしきい値制御を行なうことも可能である。 [0170] In the case of constituting the impurity regions in P or B ions, it is also possible to directly threshold control a concentration of the impurity ions to be added.

【0171】以上の様に、本構成は本明細書で開示する発明の構成および実験事実をもとに本発明者らの推測により導かれた技術である。 [0171] As described above, the present arrangement is a technique derived by the present inventors guess based on configuration and experimental facts of the invention disclosed herein. 本構成を実施することで、チャネル長が極めて短いディープサブミクロン領域の半導体装置で問題となる短チャネル効果を効果的に抑制することができると推測される。 By implementing the present configuration, it is presumed to be able to channel length is effectively suppress a short channel effect which is a problem in the semiconductor device of very short deep submicron region.

【0172】〔実施例3〕本実施例では実施例1に示した作製工程とは別の工程例を示す。 [0172] illustrates another example of the process to the Example 3 manufacturing process in this embodiment shown in Example 1. 具体的には活性層を形成する前に、結晶性珪素膜に対してハロゲン元素を含む雰囲気における加熱処理を施し、ニッケルをゲッタリング除去する。 Before specifically to form the active layer, subjected to heat treatment in an atmosphere containing a halogen element to the crystal silicon film, nickel gettering removed.

【0173】本実施例に示す工程を実施例1と組み合わせることで活性層中のニッケル濃度をさらに効果的に低減することが可能である。 [0173] It is possible to more effectively reduce the nickel concentration in the active layer in the step shown in this embodiment by combining the first embodiment.

【0174】また、700 ℃を超える加熱処理によって結晶性珪素膜の膜厚が減少するため、活性層を薄くする効果もある。 [0174] In order to reduce the thickness of the crystalline silicon film by heat treatment in excess of 700 ° C., also has the effect of thinning the active layer. 膜厚が薄くなると移動度の向上やオフ電流の低減といった効果が期待できる。 Film thickness of effects such as reduction of the improvement and the off current of the mobility can be expected thin.

【0175】〔実施例4〕本実施例では実施例1に示した作製工程とは別の工程例を示す。 [0175] illustrates another example of the process to the Example 4 manufacturing process in this embodiment shown in Example 1. 具体的には実施例1 Specifically Example 1
において、ゲイト絶縁膜107を成膜する工程を省略し、活性層を形成した直後にハロゲン元素を含む雰囲気での加熱処理を施す。 In omit the step of forming a gate insulating film 107 is subjected to a heat treatment in an atmosphere containing a halogen element immediately after forming the active layer.

【0176】この時形成された熱酸化膜に対して、実施例1と同様に窒素雰囲気中でアニールすることで膜質を改善することができる。 [0176] For this case formed thermal oxide film, it is possible to improve the film quality by annealing in the same manner as a nitrogen atmosphere as in Example 1. この場合、この様な熱酸化膜のみでゲイト絶縁膜を構成することが可能である。 In this case, it is possible to construct the gate insulating film only in such a thermal oxide film. また、 Also,
熱酸化膜の膜厚は加熱処理の条件を調節することで100 The film thickness of the thermally oxidized film by adjusting the conditions of heat treatment 100
〜1500Å(代表的には500 〜1000Å)の範囲で形成できる。 (Typically 500 ~1000Å) ~1500Å be formed in the range of.

【0177】熱酸化膜のみでゲイト絶縁膜を構成すると高速動作の可能な半導体装置を作製できる点と、ゲイト絶縁膜の成膜工程を簡略化できる点に特徴がある。 [0177] and in that the semiconductor device can be manufactured possible only when constituting the gate insulating film speed operation thermal oxide film, it is characterized in that it can simplify the step of forming the gate insulating film. ただし、膜厚を均一に形成することが困難な場合が多い。 However, if it is difficult to form a uniform film thickness is large.

【0178】また、上記工程で形成された熱酸化膜の上に気相法により絶縁膜を堆積して、それらの積層膜をもってゲイト絶縁膜とすることも可能である。 [0178] Furthermore, by depositing an insulating film by a vapor phase method on the thermal oxide film formed in the above step, it is also possible to gate insulating film with a laminated film thereof. その場合、 In that case,
ゲイト耐圧が向上するが、熱酸化膜と気相法による膜との界面を清浄にしておくことが重要である。 Although the gate breakdown voltage is improved, it is important to keep the interface between the film by the thermal oxide film and the vapor-phase cleaning.

【0179】また、上記工程を金属元素(特にニッケル)の除去工程として見なし、上記工程で形成された熱酸化膜を除去して、再度熱酸化膜を形成してゲイト絶縁膜とすることもできる。 [0179] Also, consider the process as a process of removing the metal elements (in particular nickel) to remove the thermal oxide film formed in the above step, it is also possible to form a thermal oxide film again gate insulating film . また、熱酸化膜を除去した後、 Further, after removing the thermal oxide film,
活性層上に気相法によってゲイト絶縁膜を形成することもできる。 It is also possible to form the gate insulating film by a vapor phase method on the active layer. この場合、活性層とゲイト絶縁膜の界面に存在する余計な不純物の濃度を低減することが可能であるが、活性層表面の清浄度に注意しなくてはならない。 In this case, it is possible to reduce the concentration of unnecessary impurities present in the interface between the active layer and the gate insulating film must be carefully cleaned of the active layer surface.

【0180】〔実施例5〕本実施例では、本発明を応用して作製したTFTをDRAM(Dynamic RondomAccess [0180] In Example 5 This example, a TFT manufactured by applying the present invention DRAM (Dynamic RondomAccess
Memory)およびSRAM(Static Rondom Access Memo Memory) and SRAM (Static Rondom Access Memo
ry )に応用した例について説明する。 It will be described an example of application to ry). 説明には図16 The description Figure 16
を用いることとする。 To be used.

【0181】DRAMは記憶する情報を電荷としてコンデンサに蓄える形式のメモリである。 [0181] DRAM is a memory format for storing the capacitor information stored as a charge. コンデンサへの情報としての電荷の出し入れは、コンデンサに直列に接続されたTFTによって制御される。 Out of charge as information to the capacitor is controlled by the connected TFT in series with the capacitor. DRAMの1個のメモリセルを構成するTFTとコンデンサの回路を図16 Figure a circuit TFT and a capacitor to constitute one memory cell of a DRAM 16
(A)に示す。 It is shown in (A).

【0182】ワード線1601によってゲイト信号を与えられると、1603で示されるTFTは導通状態となる。 [0182] by the word line 1601 Given a gate signal, TFT becomes conductive represented by 1603. この状態でビット線1602側からコンデンサ16 Capacitor 16 from the bit line 1602 side in this state
04に電荷が充電されて情報を読み込んだり、充電したコンデンサから電荷を取り出して情報を読みだしたりする。 04 to or read the charge is charged information, or read the information and remove the charge from the charged capacitor. 即ち、このコンデンサに蓄積された電荷をTFTにより書き込んだり、読み出したりすることで記憶素子としての機能を有することになる。 That will have a function as a storage element charge accumulated in the capacitor writes the TFT, by or read.

【0183】DRAMの特徴は1個のメモリを構成する素子数がTFTとコンデンサだけで非常に少ないので、 [0183] Because the features of a DRAM is very small only TFT and capacitor number of elements constituting one memory,
高集積密度の大規模メモリを構成するのに適している。 It is suitable for constructing a large-scale memory of a high integration density.
また、価格も低く抑えられるので、現在最も大量に使用されている。 In addition, because the price is kept low, and is currently the most extensive use.

【0184】また、TFTを用いてDRAMセルを形成した場合の特徴として蓄積容量を小さく設定することができるため、低電圧での動作を可能とすることができる。 [0184] Further, it is possible to set small storage capacity as a feature in the case of forming a DRAM cell using a TFT, it is possible to enable operation at a low voltage.

【0185】次に、受動負荷素子として高抵抗を用いたSRAM回路を図16(B)に示す。 [0185] Next, an SRAM circuit using a high-resistance as a passive load elements in FIG. 16 (B). なお、受動負荷素子と同様の機能をTFTで代替するSRAM構造をとることも可能である。 It is also possible to adopt a SRAM structure to replace the same function as the passive load elements in TFT.

【0186】SRAMはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のO [0186] SRAM is a memory using a bistable circuit such as a flip-flop memory element, O bistable circuit
N−OFFあるいはOFF−ONの2安定状態に対応して2進情報値(0または1)を記憶するものである。 N-OFF or in correspondence with the second stable state of the OFF-ON is configured to store binary information value (0 or 1). 電源の供給がある限り記憶が保持される点で有利である。 Memory as long as there is power supply is advantageous in that they are retained.

【0187】1605で示されるのはワード線であり、 [0187] is shown by 1605 is a word line,
1606はビット線である。 1606 is a bit line. 1607は高抵抗で構成される負荷素子であり、1608で示されるような2組のドライバトランジスタと1609で示されるような2組のアクセストランジスタとでSRAMが構成される。 1607 is a load element composed of a high resistance, SRAM is composed of two pairs of access transistors as shown in the two sets of driver transistors and 1609, as indicated by 1608.

【0188】以上のような構成でなるSRAMの特徴は、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどである。 [0188] The above-described features of the SRAM formed of configuration, can operate at high speed, it is such that easy write Crossed to higher system reliability.

【0189】〔実施例6〕本実施例では、実施例1の半導体装置および実施例2のCMOS回路を用いて同一基体上に画素マトリクス回路とロジック回路とを集積化したアクティブマトリクス型電気光学装置を構成する例を示す。 [0189] In Example 6 This example, an active matrix type electro-optical device which integrates a pixel matrix circuit and the logic circuit on the same substrate using a CMOS circuit of the semiconductor device and Example 2 Example 1 It shows an example of configuring a. 電気光学装置としては、液晶表示装置、EL表示装置、EC表示装置などが含まれる。 The electro-optical device, liquid crystal display devices, EL display devices, and the like EC display device.

【0190】なお、ロジック回路とは、周辺駆動回路やコントロール回路等の様に電気光学装置を駆動するための集積化回路を指す。 [0190] Note that the logic circuit, refers to integrated circuits for driving the electro-optical device as such peripheral driving circuits and control circuits. アクティブマトリクス型電気光学装置においては、動作性能の限界や集積度の問題もあってロジック回路は外付けICが一般的であったが、本発明のTFTを用いることで同一基板上に全てを一体化することが可能となる。 In an active matrix electro-optical device, but the logic circuit Partly limitations and integration issues operation performance external IC were common, integral all on the same substrate by using a TFT of the present invention it is possible to reduction.

【0191】また、コントロール回路とはプロセッサ回路、メモリ回路、クロック発生回路、A/D(D/A) [0191] The processor circuit is a control circuit, a memory circuit, a clock generation circuit, A / D (D / A)
コンバータ回路等の電気光学装置を駆動するに必要な全ての電気回路を含むものとする。 It shall include all electrical circuitry necessary to drive the electro-optical device, such as a converter circuit. 勿論、メモリ回路には実施例5、6で示したSRAM回路やDRAM回路が含まれる。 Of course, the memory circuit includes an SRAM circuit and DRAM circuit shown in Examples 5 and 6.

【0192】このような構成に本明細書で開示する発明を利用すると、単結晶上に形成したMOSFETに匹敵する性能を有するTFTでもってロジック回路を構成することができる。 [0192] Utilizing the present invention disclosed herein to such a configuration, it is possible to construct a logic circuit with a TFT having a performance comparable to a MOSFET formed on a single crystal.

【0193】〔実施例7〕本実施例では実施例1と異なる構造のTFTを作製する例を示す。 [0193] In Example 7 This example illustrates an example of manufacturing a TFT with a different structure in Example 1. 説明には図17を用いる。 The description is made with reference to FIG 17.

【0194】まず、実施例1と同様の工程を経て図1 [0194] First, the same process as in Example 1 Figure 1
(D)に示す状態を得る。 A state shown in (D). 図1(D)に示す状態を得たら、アルミニウム膜のパターニングに用いた図示しないレジストマスクを除去し、その後、酒石酸中で陽極酸化処理を行い、1000Åの厚さの緻密な陽極酸化膜を得る。 After obtaining the state shown in FIG. 1 (D), removing the resist mask (not shown) used for patterning the aluminum film, then, subjected to anodic oxidation treatment in tartaric acid, to obtain a dense anodic oxide film having a thickness of 1000Å .
この状態を図17(A)に示す。 This state is shown in FIG. 17 (A).

【0195】図17(A)において、101は石英基板、102は下地膜、106は活性層、107は後にゲイト絶縁膜として機能する熱酸化膜である。 [0195] In FIG. 17 (A), 101 is a quartz substrate, 102 underlying layer, 106 an active layer 107 is thermally oxidized film functioning as a gate insulating film later. また、17 In addition, 17
01はアルミニウムを主成分とする材料でなるゲイト電極、1702はゲイト電極1701を陽極酸化して得られた緻密な陽極酸化膜である。 01 denotes a gate electrode made of a material mainly containing aluminum, 1702 is a dense anodic oxide film obtained by the gate electrode 1701 and anodized.

【0196】次に、この状態で活性層106に対して一導電性を付与する不純物イオンの注入を行なう。 [0196] Next, the active layer 106 in this state perform implantation of impurity ions for imparting an electrical conductivity. そして、このイオン注入工程により不純物領域1703、1 Then, impurity regions 1703,1 By this ion implantation step
704が形成される。 704 are formed.

【0197】不純物イオンの注入が終了したら、窒化珪素膜1705を 0.5〜1 μmの厚さに成膜する。 [0197] After the implantation of impurity ions is completed, forming a silicon nitride film 1705 to a thickness of 0.5 to 1 [mu] m. 成膜方法は減圧熱CVD法、プラズマCVD法、スパッタ法のいずれであっても良い。 Film forming method pressure thermal CVD method, a plasma CVD method may be any of a sputtering method. また、窒化珪素膜以外に酸化珪素膜を用いても良い。 It is also possible to use a silicon oxide film other than the silicon nitride film.

【0198】こうして図17(B)の状態が得られる。 [0198] Thus, the state shown in FIG. 17 (B) is obtained.
図17(B)の状態が得られたら、次に窒化珪素膜17 After obtaining the state in FIG. 17 (B), the next a silicon nitride film 17
05をエッチバック法によりエッチングして、ゲイト電極1701の側壁にのみ残す。 05 are etched by an etch-back method, leaving only the side walls of the gate electrode 1701. こうして残された窒化珪素膜はサイドウォール1706として機能する。 Thus remaining silicon nitride film serves as the sidewall 1706.

【0199】この際、熱酸化膜107はゲイト電極がマスクとなった領域以外が除去されて図17(C)に示す様な状態で残存する。 [0199] At this time, the thermal oxide film 107 is the gate electrode remains except region as a mask is removed in the state as shown in FIG. 17 (C).

【0200】図17(C)に示す状態で再び不純物イオンの注入を行なう。 [0200] Again in a state shown in FIG. 17 (C) performing implantation of impurity ions. この時、ドーズ量は先程のイオン注入のドーズ量よりも高めとしておく。 In this case, dose keep the higher than the dose of the previous ion implantation. このイオン注入の際、サイドウォール1706の直下の領域1707、1 During this ion implantation, the region immediately below the side walls 1706 1707,1
708はイオン注入が行なわれないので、不純物イオンの濃度に変化はない。 708 does not take place ion implantation, the change in concentration of the impurity ions are not. しかし、露出した領域1709、 However, the exposed area 1709,
1710はさらに高濃度の不純物イオンが注入されることになる。 1710 high-concentration impurity ions is to be injected further.

【0201】以上の様に2度目のイオン注入を経て、ソース領域1709、ドレイン領域1710およびソース/ドレイン領域よりも不純物濃度の低い低濃度不純物領域(LDD領域)1707、1708が形成される。 [0202] Through the ion implantation for the second time as described above, the source region 1709, a low impurity concentration than the drain region 1710 and source / drain regions a low concentration impurity region (LDD region) 1707 and 1708 are formed. なお、ゲイト電極1701の直下はアンドープな領域であり、チャネル形成領域1711となる。 Incidentally, immediately under the gate electrode 1701 is an undoped region, a channel formation region 1711.

【0202】以上の工程を経て図17(C)の状態が得られたら、300 Åの厚さの図示しないチタン膜を成膜し、チタン膜とシリコン(結晶性珪素)膜とを反応させる。 [0203] Once obtained the state of FIG. 17 (C) through the above steps, 300 forming a thick titanium film (not shown) of Å, reacting the titanium film and the silicon (crystalline silicon) film. そして、チタン膜を除去した後、ランプアニール等による加熱処理を行なうことでソース領域1709、ドレイン領域1710の表面にチタンシリサイド171 Then, after removing the titanium film, a titanium source region 1709, a surface of the drain region 1710 by performing heat treatment by lamp annealing or the like silicide 171
2、1713を形成する。 To form a 2,1713. (図17(D)) (Fig. 17 (D))

【0203】なお、上記工程はチタン膜の代わりにタンタル膜、タングステン膜、モリブデン膜等を用いることも可能である。 [0203] The above process can also be used a tantalum film, a tungsten film in place of the titanium film, a molybdenum film, or the like.

【0204】次に、層間絶縁膜1714として酸化珪素膜を5000Åの厚さに成膜し、ソース電極1715、ドレイン電極1716を形成する。 [0204] Then, a silicon oxide film is formed to a thickness of 5000Å as an interlayer insulating film 1714, a source electrode 1715, the drain electrode 1716. こうして図17(D)に示す構造のTFTが完成する。 Thus TFT having the structure shown in FIG. 17 (D) is completed.

【0205】本実施例で示す構造のTFTは、ソース/ [0205] TFT of the structure shown in this embodiment, the source /
ドレイン電極がチタンシリサイド1712、1713を介してソース/ドレイン領域と接続するので良好なオーミックコンタクトを実現できる。 The drain electrode is connected to the source / drain regions via the titanium silicide 1712 and 1713 can realize a good ohmic contact.

【0206】〔実施例8〕本実施例では実施例1または実施例7と異なる構造のTFTを作製する例を示す。 [0206] In Example 8 This example illustrates an example of manufacturing a TFT having a structure different from that of Example 1 or Example 7. 説明には図18を用いる。 The description is made with reference to FIG 18.

【0207】まず、実施例1と同様の工程を経て図1 [0207] First, the same process as in Example 1 Figure 1
(D)に示す状態を得る。 A state shown in (D). ただし、本実施例ではゲイト電極の材料として導電性を付与した結晶性珪素膜を用いることとする。 However, in the present embodiment and the use of crystalline silicon film having conductivity as a material of the gate electrode. この状態を図18(A)に示す。 This state is shown in FIG. 18 (A).

【0208】図18(A)において、101は石英基板、102は下地膜、106は活性層、107は後にゲイト絶縁膜として機能する熱酸化膜である。 [0208] In FIG. 18 (A), 101 is a quartz substrate, 102 underlying layer, 106 an active layer 107 is thermally oxidized film functioning as a gate insulating film later. また、18 In addition, 18
01は結晶性珪素膜(ポリシリコン膜)でなるゲイト電極である。 01 is a gate electrode made of the crystal silicon film (polysilicon film).

【0209】次に、この状態で活性層106に対して一導電性を付与する不純物イオンの注入を行なう。 [0209] Next, the active layer 106 in this state perform implantation of impurity ions for imparting an electrical conductivity. そして、このイオン注入工程により不純物領域1802、1 Then, impurity regions 1802,1 By this ion implantation step
803が形成される。 803 is formed. (図18(B)) (Fig. 18 (B))

【0210】不純物イオンの注入が終了したら、実施例7と同様にエッチバック法を用いてサイドウォール18 [0210] After the implantation of impurity ions is completed, side walls 18 using an etch-back method in the same manner as in Example 7
04を形成する。 04 to form a.

【0211】そして、サイドウォール1804を形成したら、再び不純物イオンの注入を行なう。 [0211] Then, After the formation of the side wall 1804, impurity ions are implanted again. 以上の2度のイオン注入を経て、ソース領域1807、ドレイン領域1808、低濃度不純物領域(LDD領域)1805、 After two times of ion implantation described above, the source region 1807, drain region 1808, a low concentration impurity region (LDD region) 1805,
1806、チャネル形成領域1809が形成される。 1806, a channel formation region 1809 are formed.

【0212】以上の工程を経て図18(C)の状態が得られたら、500 Åの厚さの図示しないタングステン膜を成膜し、タングステン膜とシリコン膜とを反応させる。 [0212] After the obtained state shown in FIG. 18 (C) through the above steps, forming a tungsten film (not shown) having a thickness of 500 Å, reacting the tungsten film and the silicon film.
そして、タングステン膜を除去した後、ランプアニール等による加熱処理を行なうことでゲイト電極1801、 Then, after removing the tungsten film, the gate electrode 1801 by performing heat treatment by lamp annealing or the like,
ソース領域1807、ドレイン領域1808、の表面にタングステンシリサイド1810〜1812を形成する。 Source region 1807, a tungsten silicide 1810-1812 drain region 1808, the surface of the. (図18(D)) (Fig. 18 (D))

【0213】次に、層間絶縁膜1813として窒化珪素膜を4000Åの厚さに成膜し、ソース電極1814、ドレイン電極1815を形成する。 [0213] Next, a silicon nitride film is formed to a thickness of 4000Å as an interlayer insulating film 1813 to form the source electrode 1814, the drain electrode 1815. こうして図18(D)に示す構造のTFTが完成する。 Thus TFT having the structure shown in FIG. 18 (D) is completed.

【0214】本実施例で示す構造のTFTは、ゲイト電極およびソース/ドレイン電極がタングステンシリサイド1810〜1812を介して取り出し電極と接続するので良好なオーミックコンタクトを実現できる。 [0214] TFT of the structure shown in this embodiment can realize a good ohmic contact because the gate electrode and the source / drain electrode is connected to the electrode lead-out through the tungsten silicide from 1810 to 1812.

【0215】〔実施例9〕本実施例では本発明を利用した半導体装置を組み込んだ電気光学装置(表示装置)の一例を示す。 [0215] In Example 9 This example shows an example of an electro-optical device incorporating the semiconductor device utilizing the present invention (the display device). なお、電気光学装置は必要に応じて直視型または投影型で使用すれば良い。 Incidentally, the electro-optical device may be used in direct-view or projection type, if necessary. また、電気光学装置も半導体を用いて機能する装置と考えられるので、本明細書中における電気光学装置とは、半導体装置の範疇に含まれるものとする。 Further, it is considered that the electro-optical device also functions using a semiconductor device, the electro-optical device in this specification are also included in the category of the semiconductor device.

【0216】また、本発明を利用した半導体装置の応用製品としてはTVカメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション(フロント型とリア型がある)、ビデオカメラ、パーソナルコンピュータ等が挙げられる。 [0216] Also, TV camera as an application product of the semiconductor device utilizing the present invention, a head mount display, a car navigation, (there is a front type and rear) projection, video cameras, personal computers, and the like. それら応用用途の簡単な一例を図19を用いて行う。 A simple example of these applications use performs with reference to FIG.

【0217】図19(A)はTVカメラであり、本体2 [0217] FIG. 19 (A) is a TV camera, the main body 2
001、カメラ部2002、表示装置2003、操作スイッチ2004で構成される。 001, a camera section 2002, a display device 2003, and operation switches 2004. 表示装置2003はビューファインダーとして利用される。 Display device 2003 is used as a view finder.

【0218】図19(B)はヘッドマウントディスプレイであり、本体2101、表示装置2102、バンド部2103で構成される。 [0218] Figure 19 (B) shows a head mount display, a main body 2101, a display device 2102, and a band portion 2103. 表示装置2102は比較的小型のサイズのものが2枚使用される。 Display device 2102 is relatively small in size in size are used two.

【0219】図19(C)はカーナビゲーションであり、本体2201、表示装置2202、操作スイッチ2 [0219] Figure 19 (C) is a car navigation, a main body 2201, a display device 2202, operation switches 2
203、アンテナ2204で構成される。 203, and an antenna 2204. 表示装置22 The display device 22
02はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。 02 is used as a monitor, the allowable range of the resolution because the map display is main objective can be said to relatively wide.

【0220】図19(D)は携帯情報端末機器(本実施例では携帯電話)であり、本体2301、音声出力部2 [0220] Figure 19 (D) shows a portable information terminal device (mobile phone in the present embodiment), the main body 2301, an audio output unit 2
302、音声入力部2303、表示装置2304、操作ボタン2305、アンテナ2306で構成される。 302, an audio input portion 2303, a display device 2304, operation buttons 2305, and an antenna 2306. 表示装置2303に対しては、将来的にTV電話として動画表示を要求されることが予想される。 For the display device 2303 is expected to be requested moving image display as future TV phone.

【0221】図19(E)はビデオカメラであり、本体2401、表示装置2402、接眼部2403、操作スイッチ2404、テープホルダー2405で構成される。 [0221] Figure 19 (E) shows a video camera including a main body 2401, a display device 2402, an eyepiece portion 2403, operation switches 2404, and a tape holder 2405. 表示装置2402に映し出された撮影画像は接眼部2403を通してリアルタイムに見ることができるので、使用者は画像を見ながらの撮影が可能となる。 Since captured image displayed on the display device 2402 can be seen in real time through the eyepiece 2403, the user becomes possible shooting while viewing the image.

【0222】図19(D)はフロントプロジェクションであり、本体2501、光源2502、反射型表示装置2503、光学系(ビームスプリッターや偏光子等が含まれる)2504、スクリーン2505で構成される。 [0222] Figure 19 (D) is a front projection, a main body 2501, a light source 2502, a reflective display device 2503, an optical system (a beam splitter and a polarizer or the like is included) 2504, and a screen 2505.
スクリーン2505は会議や学会発表などのプレゼンテーションに利用される大画面スクリーンであるので、表示装置2503は高い解像度が要求される。 Since the screen 2505 is a large-screen screen to be used in the presentation, such as meetings and conference presentations, display device 2503 has a high resolution is required.

【0223】また、本実施例に示した電気光学装置以外にも、リアプロジェクションやモバイルコンピュータ、 [0223] In addition to the electro-optical device shown in this embodiment also, rear projection and mobile computers,
ハンディターミナルなどの携帯型情報端末機器に適用することができる。 It can be applied to a portable information terminal device such as a handy terminal. 以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。 As described above, the application range of the present invention can be applied to very wide, of every field display medium.

【0224】また、本発明のTFTは電気光学装置に限らず、例えばSRAMやDRAMといった形で集積化回路に組み込み、本実施例で示した様な応用製品の駆動回路として用いることも可能である。 [0224] Further, TFT of the present invention is not limited to the electro-optical device, for example, built in the integrated circuit in the form such as SRAM or DRAM, it may be used as a drive circuit for applying products such as shown in this embodiment .

【0225】 [0225]

【発明の効果】本明細書で開示する発明によれば、単結晶シリコン上に作製したMOSFETに匹敵する高い性能を有したTFTを実現することができる。 According to the presently disclosed invention, according to the present invention, it is possible to realize a TFT having high performance comparable to a MOSFET fabricated on single crystal silicon. また、本発明のTFTで構成したリングオシレータは従来のTFT The ring oscillator configured by a TFT of the present invention is conventional TFT
で構成されたリングオシレータに比べて20倍の高速動作が可能である。 In high-speed operation it is possible 20 times in comparison with the configured ring oscillator.

【0226】さらに、この様な高い特性を有しているにも拘わらずチャネル長が1μm以下という微細領域においても極めて高い耐圧特性を有しており、短チャネル効果が効果的に抑制されていることが確認できる。 [0226] Furthermore, has a very high breakdown voltage even in a fine area of ​​the channel length is 1μm or less despite having such a high characteristic, short channel effect is effectively suppressed it can be confirmed.

【0227】以上の様なTFTを用いて構成される集積化回路を電気光学装置に適用することで、電気光学装置のさらなる高性能化が実現できる。 [0227] By applying the configured integrated circuit in an electro-optical device using the above such TFT, higher performance of the electro-optical device can be realized. また、電気光学装置を応用した応用製品も高性能、高付加価値化することができる。 Also, application products which applies an electro-optical device can also performance and high added value.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 半導体装置の作製工程を示す図。 It shows a manufacturing process of Figure 1 a semiconductor device.

【図2】 半導体装置の作製工程を示す図。 FIG. 2 shows a manufacturing process of a semiconductor device.

【図3】 活性層表面近傍のニッケル濃度を示す図。 FIG. 3 shows the nickel concentration of the active layer near the surface.

【図4】 活性層表面近傍のニッケル濃度を示す図。 FIG. 4 shows the nickel concentration in the active layer near the surface.

【図5】 活性層表面近傍の塩素濃度を示す図。 5 is a diagram showing the chlorine concentrations of the active layer near the surface.

【図6】 半導体装置の特性を示す図。 Figure 6 is a graph showing characteristics of a semiconductor device.

【図7】 半導体装置野作製工程を示す図。 7 is a diagram showing a semiconductor device field manufacturing process.

【図8】 半導体装置の作製工程を示す図 It shows a manufacturing process of FIG. 8 semiconductor devices

【図9】 電気回路の構成を示す写真。 FIG. 9 is a photograph showing the configuration of an electrical circuit.

【図10】 リングオシレータの測定結果を示す図。 FIG. 10 is a diagram showing the measurement results of the ring oscillator.

【図11】 リングオシレータの測定結果を示す図。 11 is a diagram showing a measurement result of the ring oscillator.

【図12】 活性層の構成を示す図。 It shows the structure of Figure 12 the active layer.

【図13】 結晶性珪素膜の表面を示す写真。 [13] photograph showing a surface of the crystalline silicon film.

【図14】 結晶構造を示す写真。 FIG. 14 is a photograph showing the crystal structure.

【図15】 結晶構造を示す写真。 FIG. 15 is a photograph showing the crystal structure.

【図16】 DRAM、SRAMの構成を示す図 FIG. 16 is a diagram showing DRAM, the configuration of the SRAM

【図17】 半導体装置の作製工程を示す図。 17 illustrates a manufacturing process of a semiconductor device.

【図18】 半導体装置の作製工程を示す図。 FIG. 18 shows a manufacturing process of a semiconductor device.

【図19】 半導体装置の応用例を示す図。 FIG. 19 shows an application example of the semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

103 非晶質珪素膜 104 ニッケルを含有した水膜 105 結晶性珪素膜 106 活性層 107 熱酸化膜 103 amorphous silicon film 104 water film 105 containing nickel crystalline silicon film 106 active layer 107 thermally oxidized film

Claims (22)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁表面を有する基体上に形成された結晶性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有する絶縁ゲイト型の半導体装置であって、 前記活性層中には結晶化を助長する金属元素が 1×10 16 And 1. A active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the active layer surface, and the gate electrode on the gate insulating film, at least an insulating gate semiconductor device having a metal element which promotes crystallization in the active layer is 1 × 10 16
    〜 5×10 17 atoms/cm 3の濃度で存在し、 電気特性を表すS値の標準偏差がNチャネル型で15mV/d 1-5 present at a concentration of × 10 17 atoms / cm 3, 15mV / d standard deviation S value representing the electrical characteristics of N-channel type
    ec以内および/またはPチャネル型で30mV/dec以内に収まることを特徴とする半導体装置。 Wherein a fit within 30 mV / dec within and / or P-channel type ec.
  2. 【請求項2】絶縁表面を有する基体上に形成された結晶性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有する絶縁ゲイト型の半導体装置であって、 前記活性層中には結晶化を助長する金属元素が 1×10 16 2. A active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the active layer surface, and the gate electrode on the gate insulating film, at least an insulating gate semiconductor device having a metal element which promotes crystallization in the active layer is 1 × 10 16
    〜 5×10 17 atoms/cm 3の濃度で存在し、 電気特性を表すS値がNチャネル型で90±45mV/dec以内および/またはPチャネル型で 100±90mV/dec以内に収まることを特徴とする半導体装置。 Present at a concentration of ~ 5 × 10 17 atoms / cm 3, characterized in that the S value will be within 100 ± 90 mV / dec at 90 ± 45mV / dec within and / or P-channel type N-channel type which represents the electrical characteristics the semiconductor device according to.
  3. 【請求項3】絶縁表面を有する基体上に形成された結晶性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有した構造でなり、 前記活性層中には結晶化を助長する金属元素が 1×10 16 3. A active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the active layer surface, and the gate electrode on the gate insulating film, at least becomes in a structure, a metal element that promotes crystallization in the active layer is 1 × 10 16
    〜 5×10 17 atoms/cm 3の濃度で存在し、かつ、電気特性を表すS値の標準偏差がNチャネル型で15mV/dec以内および/またはPチャネル型で30mV/dec以内に収まる絶縁ゲイト型半導体装置を有して構成されることを特徴とする半導体装置。 Present at a concentration of ~ 5 × 10 17 atoms / cm 3, and an insulated gate which standard deviation of the S value representing the electrical characteristics will be within 30 mV / dec within and / or P-channel type 15mV / dec in N-channel type wherein a is configured with type semiconductor device.
  4. 【請求項4】絶縁表面を有する基体上に形成された結晶性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有した構造でなり、 前記活性層中には結晶化を助長する金属元素が 1×10 16 4. A active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the active layer surface, and the gate electrode on the gate insulating film, at least becomes in a structure, a metal element that promotes crystallization in the active layer is 1 × 10 16
    〜 5×10 17 atoms/cm 3の濃度で存在し、かつ、電気特性を表すS値がNチャネル型で90±45mV/dec以内および/ Present at a concentration of ~ 5 × 10 17 atoms / cm 3, and, S value representing the electrical characteristics of an N-channel type 90 ± 45mV / dec within and /
    またはPチャネル型で 100±90mV/dec以内に収まる絶縁ゲイト型半導体装置を有して構成されることを特徴とする半導体装置。 Or wherein a is configured with a P-channel type with falls within 100 ± 90 mV / dec insulated gate semiconductor device.
  5. 【請求項5】請求項1乃至請求項4において、前記ゲイト絶縁膜は気相法により成膜した酸化膜と前記活性層を熱酸化して得られた熱酸化膜とで構成されることを特徴とする半導体装置。 5. The method of claim 1 to claim 4, said gate insulating film is composed of the active layer and the oxide film formed by a vapor phase method in a thermal oxide film obtained by thermally oxidizing the semiconductor device according to claim.
  6. 【請求項6】請求項5において、前記熱酸化膜中には前記気相法により成膜した酸化膜中よりも高濃度に結晶化を助長する金属元素が存在していることを特徴とする半導体装置。 6. The method of claim 5, wherein the metal element during the thermal oxide layer for accelerating crystallization in the higher concentration than the oxide film was deposited by the vapor phase method is present semiconductor device.
  7. 【請求項7】請求項1乃至請求項4において、前記活性層は結晶粒界に方向性があり、かつ、前記基体と概略平行な針状または柱状結晶が集合して構成される結晶構造体であることを特徴とする半導体装置。 7. The method of claim 1 to claim 4, wherein the active layer has a directionality in the grain boundaries, and the substrate substantially parallel acicular or columnar crystals crystal structure formed by assembling wherein a is.
  8. 【請求項8】絶縁表面を有する基体上に非晶質珪素膜を成膜する工程と、 前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させる工程と、 第1の加熱処理により前記非晶質珪素膜を結晶性珪素膜に変成させる工程と、 前記結晶性珪素膜をパターニングして活性層を形成する工程と、 前記活性層上にゲイト絶縁膜を成膜する工程と、 ハロゲン元素を含む雰囲気中において第2の加熱処理を行うことにより前記活性層中の前記金属元素をゲッタリング除去すると共に前記活性層と前記ゲイト絶縁膜との界面に熱酸化膜を形成する工程と、 窒素雰囲気中における第3の加熱処理により前記熱酸化膜を含めた前記ゲイト絶縁膜の膜質および界面の状態を改善する工程と、 を少なくとも経て作製され、 前記活性層は結晶粒界に方向性が 8. A process for forming an amorphous silicon film on a substrate having an insulating surface, a step of holding a metal element that promotes crystallization to the amorphous silicon film, the first heat a step of transforming the amorphous silicon film into a crystalline silicon film by the process, and forming the crystalline silicon film is patterned active layer, and a step of forming a gate insulating film on said active layer forming a thermal oxide film at the interface between the gate insulating film and the active layer with the metal element of the active layer is gettered removed by performing the second heat treatment in an atmosphere containing a halogen element When a step of improving the condition of the film quality and interface of the gate insulating film, including the thermal oxide film by the third heat treatment in a nitrogen atmosphere, at least through to produce, the active layer direction in the grain boundaries sex り、かつ、前記基体と概略平行な針状または柱状結晶が複数集合して構成される結晶構造体であることを特徴とする半導体装置。 Ri, and a semiconductor device wherein the substrate substantially parallel acicular or columnar crystals is a crystal structure composed of a plurality sets.
  9. 【請求項9】請求項8において、第1の加熱処理は450 9. The method of claim 8, the first heat treatment 450
    〜700 ℃の温度範囲で行われ、第2または第3の加熱処理は700 ℃を越える温度範囲で行われることを特徴とする半導体装置。 At a temperature range of to 700 ° C., a heat treatment of the second or third semiconductor device, characterized in that is carried out at a temperature range exceeding 700 ° C..
  10. 【請求項10】請求項8において、前記活性層中には結晶化を助長する金属元素が 1×10 16 〜5×10 17 atoms/cm 3 10. The method of Claim 8, the metal element which promotes crystallization in the active layer is 1 × 10 16 ~5 × 10 17 atoms / cm 3
    の平均濃度で存在し、かつ、電気特性を表すS値の標準偏差がNチャネル型で15mV/dec以内および/またはP Present at an average concentration of, and within 15mV / dec in standard deviation N channel type S value representing the electrical characteristics and / or P
    チャネル型で30mV/dec以内に収まることを特徴とする半導体装置。 Wherein a fit within 30 mV / dec at channel type.
  11. 【請求項11】請求項8において、前記活性層中には結晶化を助長する金属元素が 1×10 16 〜5×10 17 atoms/cm 3 11. The method of Claim 8, the metal element which promotes crystallization in the active layer is 1 × 10 16 ~5 × 10 17 atoms / cm 3
    の平均濃度で存在し、かつ、電気特性を表すS値がN Present at an average concentration of and, S value representing the electrical characteristics N
    チャネル型で90±45mV/dec以内および/またはPチャネル型で 100±90mV/dec以内に収まることを特徴とする半導体装置。 Wherein a fit within 100 ± 90 mV / dec at 90 ± 45mV / dec within and / or P-channel type in the channel type.
  12. 【請求項12】請求項1乃至請求項4または請求項7または請求項8において、前記活性層のチャネル形成領域の長さは0.01〜2 μmであることを特徴とする半導体装置。 12. The method of claim 1 to claim 4 or claim 7 or claim 8, wherein a length of the channel formation region of the active layer is 0.01 to 2 [mu] m.
  13. 【請求項13】請求項1乃至請求項4または請求項7または請求項8において、前記活性層中にはCl、F、B 13. The method of claim 1 to claim 4 or claim 7 or claim 8, Cl is the active layer, F, B
    rから選ばれた一種または複数種類の元素が 1×10 15 one selected from the r or more kinds of elements 1 × 10 15 ~
    1×10 20 atoms/cm 3の濃度で存在することを特徴とする半導体装置。 Wherein a is present in a concentration of 1 × 10 20 atoms / cm 3 .
  14. 【請求項14】請求項1乃至請求項4または請求項7または請求項8において、前記活性層中にはCl、F、B 14. The method of claim 1 to claim 4 or claim 7 or claim 8, Cl is the active layer, F, B
    rから選ばれた一種または複数種類の元素が含まれ、 前記元素は前記活性層と前記ゲイト絶縁膜との界面に高濃度に分布することを特徴とする半導体装置。 Contains one or more kinds of elements selected from r, the element is a semiconductor device, characterized in that distributed in high concentration at the interface between the gate insulating film and the active layer.
  15. 【請求項15】請求項1乃至請求項4または請求項6または請求項8において、前記結晶化を助長する金属元素とはFe、Co、Ni、Ru、Rh、Pd、Os、I 15. The method of claim 1 to claim 4 or claim 6 or claim 8, Fe and the metal element for promoting the crystallization, Co, Ni, Ru, Rh, Pd, Os, I
    r、Pt、Cu、Auから選ばれた一種または複数種類の元素であることを特徴とする半導体装置。 r, Pt, Cu, and wherein a is one or more kinds of elements selected from Au.
  16. 【請求項16】請求項1乃至請求項4または請求項8において、前記結晶性珪素膜は減圧熱CVD法により成膜した非晶質珪素膜を結晶化して得られることを特徴とする半導体装置。 16. The method of claim 1 to claim 4 or claim 8, a semiconductor device in which the crystalline silicon film is characterized by being obtained by crystallizing an amorphous silicon film formed by low pressure thermal CVD .
  17. 【請求項17】半導体薄膜でなる活性層を有する半導体装置を作製するにあたって、 絶縁表面を有する基体上に非晶質珪素膜を成膜する工程と、 前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させる工程と、 第1の加熱処理により前記非晶質珪素膜を結晶性珪素膜に変成させる工程と、 前記結晶性珪素膜をパターニングして活性層を形成する工程と、 前記活性層上にゲイト絶縁膜を成膜する工程と、 ハロゲン元素を含む雰囲気中において第2の加熱処理を行うことにより前記活性層中の前記金属元素をゲッタリング除去すると共に前記活性層と前記ゲイト絶縁膜との界面に熱酸化膜を形成する工程と、 窒素雰囲気中における第3の加熱処理により前記熱酸化膜を含めた前記ゲイト絶縁膜の膜質および界面の状態を改善する工 In 17. for manufacturing a semiconductor device having an active layer made of a semiconductor thin film, a step of forming an amorphous silicon film on a substrate having an insulating surface, the crystallization to the amorphous silicon film a step of holding the metal element for promoting the steps of denaturing the amorphous silicon film into a crystalline silicon film by the first heat treatment, forming an active layer by patterning the crystalline silicon film a step of forming the active layer on the gate insulating film, and the active layer with gettering removing the metal element of the active layer by the second heat treatment in an atmosphere containing a halogen element wherein the step of forming a thermal oxide film at the interface between the gate insulating film, engineering to improve the state of the film quality and interface between the gate insulating film, including the thermal oxide film by the third heat treatment in a nitrogen atmosphere 程と、 を少なくとも有し、 前記活性層は結晶粒界に方向性があり、かつ、前記基体と概略平行な針状または柱状結晶が複数集合して構成される結晶構造体であることを特徴とする半導体装置の作製方法。 Has a degree, at least, characterized in that said active layer has a directionality in the grain boundaries, and the substrate substantially parallel acicular or columnar crystals is a crystal structure composed of a plurality sets the method for manufacturing a semiconductor device according to.
  18. 【請求項18】半導体薄膜でなる活性層を有する半導体装置を作製するにあたって、 絶縁表面を有する基体上に非晶質珪素膜を成膜する工程と、 前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させる工程と、 第1の加熱処理により前記非晶質珪素膜を結晶性珪素膜に変成させる工程と、 前記結晶性珪素膜をパターニングして活性層を形成する工程と、 ハロゲン元素を含む雰囲気中において第2の加熱処理を行うことにより前記活性層中の前記金属元素をゲッタリング除去すると共に熱酸化膜のみで構成されるゲイト絶縁膜を形成する工程と、 窒素雰囲気中における第3の加熱処理により前記ゲイト絶縁膜の膜質および界面の状態を改善する工程と、 を少なくとも有し、 前記活性層は結晶粒界に方向性があり、かつ、前記基 In 18. for manufacturing a semiconductor device having an active layer made of a semiconductor thin film, a step of forming an amorphous silicon film on a substrate having an insulating surface, the crystallization to the amorphous silicon film a step of holding the metal element for promoting the steps of denaturing the amorphous silicon film into a crystalline silicon film by the first heat treatment, forming an active layer by patterning the crystalline silicon film a step of forming a gate insulating film composed of only a thermal oxide layer with the metal element of the active layer by the second heat treatment for gettering removed in an atmosphere containing a halogen element, a nitrogen atmosphere includes a step of the third heat treatment to improve the condition of the film quality and interface of the gate insulating film in the middle, at least, the active layer has a directionality in the grain boundaries, and the group と概略平行な針状または柱状結晶が複数集合して構成される結晶構造体であることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device, wherein the generally parallel acicular or columnar crystals is a crystal structure composed of a plurality assemble.
  19. 【請求項19】請求項17または請求項18において、 19. The method of claim 17 or claim 18,
    前記非晶質珪素膜の成膜方法は減圧熱CVD法によることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device method of forming the amorphous silicon film, characterized in that by low pressure thermal CVD.
  20. 【請求項20】請求項17または請求項18において、 20. The method of claim 17 or claim 18,
    結晶化を助長する金属元素としてFe、Co、Ni、R Fe as the metal element for promoting crystallization, Co, Ni, R
    u、Rh、Pd、Os、Ir、Pt、Cu、Auから選ばれた一種または複数種類の元素が用いられることを特徴とする半導体装置の作製方法。 u, Rh, Pd, Os, Ir, Pt, Cu, a method for manufacturing a semiconductor device, wherein a one or more kinds of elements selected from Au is used.
  21. 【請求項21】請求項17または請求項18において、 21. The method of claim 17 or claim 18,
    ハロゲン元素を含む雰囲気は酸素雰囲気中にHCl、H Atmosphere containing a halogen element HCl in an oxygen atmosphere, H
    F、HBr、Cl 2 、ClF 3 、BCl 3 、NF 3 、F F, HBr, Cl 2, ClF 3, BCl 3, NF 3, F
    2 、Br 2を含む化合物から選ばれた一種または複数種類のガスが添加されたものであることを特徴とする半導体装置の作製方法。 2, a method for manufacturing a semiconductor device, characterized in that Br 2 one or more kinds of gases selected from compounds containing is one that was added.
  22. 【請求項22】請求項17または請求項18において、 22. The method of claim 17 or claim 18,
    第1の加熱処理は450 〜700 ℃の温度範囲で行われ、第2または第3の加熱処理は700 ℃を越える温度範囲で行われることを特徴とする半導体装置の作製方法。 First heat treatment is carried out at a temperature range of 450 to 700 ° C., a heat treatment of the second or third method for manufacturing a semiconductor device characterized by carried out in a temperature range exceeding 700 ° C..
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