JPH10107215A - Ferroelectric storage device - Google Patents

Ferroelectric storage device

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JPH10107215A
JPH10107215A JP8258603A JP25860396A JPH10107215A JP H10107215 A JPH10107215 A JP H10107215A JP 8258603 A JP8258603 A JP 8258603A JP 25860396 A JP25860396 A JP 25860396A JP H10107215 A JPH10107215 A JP H10107215A
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ferroelectric
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JP8258603A
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Inventor
Kotaro Goto
公太郎 後藤
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Fujitsu Ltd
富士通株式会社
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Abstract

PROBLEM TO BE SOLVED: To enable writing in a single element in a storage device in which a transistor having a ferroelectric gate insulating film is used as a storage element wherein a write voltage can be applied to a single element.
SOLUTION: In a ferroelectric storage device in which a transistor having a ferroelectric gate insulating film 3 is arranged at the point of intersection of a word line and a column line 7 which orthogonally cross each other and a gate electrode 4 is connected to the word line and a channel region 2a is connected to the column line 7, a transistor is formed in a semiconductor layer 2 in an island state on an SOI substrate 1. Since the channel region 2a is insulated and isolated in each channel region 2a, even if a write voltage is applied to one channel region 2a, the write voltage is not applied to the channel region 2a in a transistor in another semiconductor layer 2, so that data is not written.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明はMFS−電界効果トランジスタ(Metal Ferroelectric Semiconductor fiel BACKGROUND OF THE INVENTION The present invention is MFS- field-effect transistor (Metal Ferroelectric Semiconductor fiel
d Effect Transistor.以下「MFS−FET」という。 d Effect Transistor. hereinafter referred to as "the MFS-FET". )を記憶素子とする強誘電体トランジスタ記憶装置に関し,特に行列状に配置された記憶素子の一つを選択して書込むことができる強誘電体記憶装置の構造に関する。 ) Relates to a ferroelectric transistor memory device according to the storage element to a structure of a ferroelectric memory device that can be written by selecting one of the memory elements arranged in particular matrix.

【0002】ゲート絶縁膜に強誘電体を用いたMFS− [0002] using a ferroelectric gate insulating film MFS-
FETは,不揮発のランダムアクセス記憶装置の記憶素子として有用である。 FET is useful as a memory element of a random access memory nonvolatile. かかるMFS−FETを記憶素子として記憶装置を構成するためには,記憶素子となるM To configure a storage device such MFS-FET as a memory element is a memory element M
FS−FETを行列状に配置し,これを各行に対応して設けられたワード線,並びに各列に対応して設けられたビット線又はコラム線により一つの記憶素子を選択し, Place the FS-FET in a matrix, which selects one of the storage elements of a word line provided corresponding to each row, and the bit lines or column lines provided corresponding to each column,
書込み及び読出動作をする必要がある。 It is necessary to write and read operations.

【0003】MFS−FETからなる記憶素子への書込みは,ゲート電極とチャネル領域間に書込み用の電圧を印加し,強誘電体ゲート絶縁膜に電界を発生させて強誘電体ゲート絶縁膜の分極方向を反転することによりなされる。 [0003] Writing to the memory element consisting of MFS-FET, the polarization of the voltage for writing is applied between the gate electrode and the channel region, a ferroelectric gate insulating film to generate an electric field ferroelectric gate insulating film It is done by reversing the direction. 従って,行列状に配置されたMSF−FETのうち一つを選択して書き込むには,ゲート電極に接続するワード線とチャネル領域に接続するコラム線とを選択して駆動することで,その選択されたワード線とコラム線との交点に設けられたMSF−FETのゲート電極とチャネル領域に電圧を印加し,その強誘電体ゲート絶縁膜の誘電方向を反転させる必要がある。 Thus, the write select one of the MSF-FET arranged in a matrix, by driving by selecting the column line connected to the word line and the channel region connected to the gate electrode, the selected has been a voltage is applied to the gate electrode and the channel region of the MSF-FET provided at intersections between the word lines and the column lines, it is necessary to reverse the dielectric direction of the ferroelectric gate insulating film.

【0004】このため,ワード線とコラム線とを選択して駆動する際に,他のMSF−FETの強誘電体ゲート絶縁膜の誘電方向を変えることなく,その交点に設けられたMSF−FETのみを書込み又は消去する構造の記憶装置が必要とされている。 [0004] Therefore, when driving by selecting the word lines and the column lines, without changing the dielectric direction of the ferroelectric gate insulating film of the other MSF-FET, MSF-FET provided at the intersection memory write or erase structures are needed only.

【0005】 [0005]

【従来の技術】従来のMSF−FETは,半導体基板に形成されていた。 Conventional MSF-FET has been formed on a semiconductor substrate. その構造は,通常の絶縁ゲート電界効果トランジスタのゲート絶縁膜を強誘電体に置き換えたものである。 The structure is obtained by replacing the gate insulating film of conventional insulated gate field effect transistor to the ferroelectric. このMSF−FETを記憶素子として使用する場合,記憶データの書込みは,半導体基板とゲート電極との間に書込み電圧を印加し,基板に電気的に接続するチャネル領域とゲート電極間に電圧を印加することでゲート絶縁膜内に電界を発生させ,MFS−FETのゲート絶縁膜の分極方向を反転させることによりなされる。 When using this MSF-FET as a memory element, writing of stored data, a voltage is applied between the write voltage is applied to the channel region and the gate electrode electrically connected to the substrate between the semiconductor substrate and the gate electrode an electric field is generated in the gate insulating the film by, it is done by reversing the direction of polarization of the gate insulating film of the MFS-FET.

【0006】しかし,かかる基板とゲート電極間に電圧を印加して書き込む方法では,同一基板上に行列状に複数のMFS−FETを集積した場合,次のような不都合が生ずる。 However, in the method of writing by applying a voltage between such substrates and the gate electrode, when integrating a plurality of MFS-FET in a matrix on the same substrate, resulting inconvenience as follows. 即ち,従来のMFS−FETを半導体基板に形成した構成では,全てのMFS−FETのチャネル領域は半導体基板と電気的に接続されており,全てのMF That is, in the configuration of forming the conventional MFS-FET in the semiconductor substrate, the channel regions of all the MFS-FET is connected to the semiconductor substrate and electrically, all MF
S−FETのチャネル電位は基板電位にある。 Channel potential of S-FET is in the substrate potential. 一方,一本のワード線には行を構成する複数のMFS−FETのゲート電極が接続されている。 On the other hand, the gate electrodes of a plurality of MFS-FET constituting a row is connected to one word line. 従って,基板と一本のワード線との間に書込み又は消去の電圧を印加した場合, Therefore, when a voltage is applied to the writing or erasing between the substrate and the one word line,
そのワード線にゲート電極が接続されている複数のMF A plurality of MF which a gate electrode is connected to the word line
S−FETが同時に書込み又は消去されてしまう。 S-FET from being written or erased at the same time. これでは,メモリ機能に必要な1ビット毎の書込み又は消去をすることができない。 This can not write or erase each bit required for memory function.

【0007】かかる問題を解消し,行列状に配設されたMFS−FETの中から,一つのMFS−FETを選択して書込み又は消去をするには,MFS−FETをウエルを用いて素子分離し,チャネル領域を基板から絶縁分離する方法が考えられる。 [0007] Such problems were overcome, from the MFS-FET arranged in a matrix, to write or erase by choosing one of the MFS-FET, an element isolation using wells MFS-FET and, a method of isolation of the channel region from the substrate can be considered. しかし,この方法では,ウエル形成及びウエルコンタクト配線のために記憶セル面積の増大が避けられない。 However, in this method, increase in the memory cell area is inevitable for the well formation and the well contact wires. これでは,記憶セルを1トランジスタで構成できるためセル面積が小さいというMFS This is, MFS that cell area because it can configure the memory cell 1 transistor is small
−FETを用いた強誘電体記憶装置の利点が損なわれる。 An advantage of the ferroelectric memory device using -FET is impaired. また,ウエル形成のために製造工程も複雑かつ長くなる。 In addition, it is complicated and long production process for the well formation.

【0008】また,半導体記憶装置に通常広く用いられているトレンチによる絶縁分離では,半導体基板とチャネルとの絶縁分離ができないため,上述したようにMF Further, in accordance with isolation trenches that are normally widely used in the semiconductor memory device, because it can not isolation between the semiconductor substrate and the channel, MF as described above
S−FETを記憶素子とする強誘電体記憶装置では,1 In the ferroelectric memory device that the S-FET and the storage device, 1
ビット毎の書込み及び消去をすることができない。 It is impossible to write and erase each bit.

【0009】このため,通常の半導体記憶装置のように,記憶セルを構成するMFS−FETを行列状に配置し,直交するワード線及びコラム線のそれぞれ一本を選択して一つの記憶セルに書込み及び消去をすることができる構造を有する強誘電体記憶装置を製造することは困難であった。 [0009] Therefore, as in the conventional semiconductor memory device, arranged MFS-FET constituting a memory cell in a matrix, each select a single one of the storage cells orthogonal word lines and the column lines it has been difficult to produce a ferroelectric memory device having a structure capable of writing and erasing.

【0010】 [0010]

【発明が解決しようとする課題】上述したように,従来の半導体基板にMFS−FETを形成した強誘電体記憶装置では,直交するワード線及びビット線のそれぞれ一本を駆動して,行列状に配置されたMFS−FETの一つにデータの書込み又は消去をするには,ウエルを形成しなければならず,素子面積が大きくなる及び製造工程が複雑になるという問題があった。 [0007] As described above, in the conventional semiconductor substrate ferroelectric memory device forming the MFS-FET, the drives each by one of the orthogonal word lines and bit lines, a matrix to write or erase data into one placed MFS-FET in, it is necessary to form a well, there is a problem that the element area is increased and the manufacturing process becomes complicated.

【0011】本発明は,MFS−FETをSOI(Semi [0011] The present invention is, the MFS-FET SOI (Semi
conductor on Insulator) 基板に形成してチャネル領域と基板との電気的接続を遮断することで,複数のMFS Formed in conductor on Insulator) substrate by interrupting the electrical connection between the channel region and the substrate, a plurality of MFS
−FETのゲート電極が接続されたワード線の一本と, One and word line to which the gate electrode is connected to -FET,
これと直交し複数のMFS−FETのチャネル領域が接続されたコラム線の一本とを選択することで,選択されたワード線とコラム線の交点に位置する一つのMFS− By this perpendicular to the channel region of the plurality of MFS-FET selects the one of the connected column line, one located at the intersection of the selected word line and the column line MFS-
FETのみの書込み及び消去を可能とした強誘電体記憶装置を提供することを目的とする。 And to provide the possibility and the ferroelectric memory device writing and erasing of FET only.

【0012】 [0012]

【課題を解決するための手段】図1は本発明の第一実施形態例FET構造図であり,図1(a)はMFS−FE Figure 1 [Means for Solving the Problems] is a first embodiment FET structure diagram of the present invention, FIG. 1 (a) MFS-FE
TのAB断面図を,図1(b)は平面図を,図1(c) The AB cross section T, then the FIG. 1 (b) a plan view, FIG. 1 (c)
はCD断面図を表している。 It represents a CD cross section. 図3は本発明の第二実施形態例FET断面図であり,二重ゲートMFS−FETの構造を表している。 Figure 3 is a second embodiment FET cross-sectional view of the present invention, represents the structure of the double gate MFS-FET. 図5及び図6はそれぞれ本発明の第三及び第四実施形態例配線図であり,強誘電体記憶装置に含まれるMFS−FETを行列状に配置した記憶部の一部を表している。 5 and 6 are the third and fourth embodiment the wiring diagram of the present invention, respectively, represent the part of the storage unit arranged to MFS-FET included in the ferroelectric memory device in a matrix form. 図7〜図10はそれぞれ本発明の第五〜第八実施形態例平面図であり,強誘電体記憶装置の記憶部のMFS−FETの配置と配線とを表している。 7 to 10 is the fifth-eighth embodiment plan view of the present invention, respectively, represent the strength and placement of the MFS-FET of the storage section of the dielectric storage device wiring and.

【0013】上述した課題を解決するために,本発明の第一の構成は,図1を参照して,強誘電体ゲート絶縁膜3を有する電界効果トランジスタを記憶素子とし,該トランジスタのゲート電極4とチャネル領域2a間に印加した電圧により該強誘電体ゲート絶縁膜3の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,該トランジスタは,主面が絶縁体1bからなる基板1の該主面上に設けられた島状の半導体層2に形成されたことを特徴として構成する。 [0013] In order to solve the above problems, a first aspect of the present invention, with reference to FIG. 1, a field effect transistor having a ferroelectric gate insulating film 3 and the memory device, the gate electrode of the transistor in the ferroelectric memory device 4 and is inverted by a voltage applied between the channel region 2a of the polarization direction of the ferroelectric gate insulating film 3 to write or erase data, said transistor, from the main surface an insulator 1b it was formed in the semiconductor layer 2 of the island-shaped provided on the major surface substrate 1 made be configured as characterized.

【0014】第二の構成は,図1及び図5を参照して, [0014] The second configuration, with reference to FIGS. 1 and 5,
第一の構成の強誘電体記憶装置において,該基板1上に該トランジスタT 11 〜T 42が行列状に配置された記憶部と,該記憶部の一行を構成する該トランジスタT 11 〜T In the ferroelectric memory device in a first configuration, the transistor T 11 through T constituting a storage unit in which the transistor T 11 through T 42 on the substrate 1 are arranged in a matrix form, a row of the storage unit
12 ,T 21 〜T 22 ,T 31 〜T 32 ,T 41 〜T 42のゲート電極4に接続され,各行毎に設けられたワード線WLと,該記憶部の一列を構成する該トランジスタT 11 〜T 41 ,T 12, T 21 ~T 22, T 31 is connected to the through T 32, the gate electrode 4 of the T 41 through T 42, a word line WL provided for each row, the transistor T 11 which constitutes a row of the storage unit ~T 41, T
12 〜T 42のソース領域に接続され,各列毎に設けられた第一のビット線BL 1と,該記憶部の一列を構成する該トランジスタT 11 〜T 41 ,T 12 〜T 42のドレイン領域2 12 is connected to the source region of the through T 42, a first bit line BL 1 which is provided for each column, the drain of the transistor T 11 ~T 41, T 12 ~T 42 constituting one row of the storage unit region 2
cに接続され,各列毎に設けられた第二のビット線BL Connected to c, a second bit line BL provided for each column
2と,該記憶部の一列を構成する該トランジスタT 11 2, the transistor T 11 forming one row of the memory unit -
41 ,T 12 〜T 42のチャネル領域2aに接続され,各列毎に設けられたコラム線CLと,選択された該ワード線WLを駆動するワード線駆動回路と,選択された列に設けられた該第一及び第二のビット線BL 1 ,BL 2を駆動し,該第一及び第二のビット線BL 1 ,BL 2間の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線CLに電圧を印加するコラム線駆動回路とを有することを特徴として構成する。 It is connected to the channel region 2a of the T 41, T 12 ~T 42, a column line CL which is provided for each column, and word line drive circuit for driving a selected said word line WL, and provided to a selected column driving the first and second bit lines BL 1, BL 2 that is, the bit line drive detection circuit for detecting the presence or absence of conduction between said first and second bit lines BL 1, BL 2, selected configured as characterized by having a column line driving circuit for applying a voltage to have been the column line CL.

【0015】第三の構成は,図1及び図6を参照して, [0015] The third configuration, with reference to FIGS. 1 and 6,
第一の構成の強誘電体記憶装置において,該基板1上に該トランジスタT 11 〜T 42を行列状に配置した記憶部と,該記憶部の一行を構成する該トランジスタT 11 〜T In the ferroelectric memory device in a first configuration, the transistor T 11 which constitutes a storage unit on the substrate 1 was placed the transistor T 11 ~T 42 in a matrix, a row of the storage unit ~T
12 ,T 21 〜T 22 ,T 31 〜T 32 ,T 41 〜T 42のゲート電極4を接続し,各行毎に設けられたワード線WLと,該記憶部の一列を構成する該トランジスタT 11 〜T 41 ,T 12 12, T 21 ~T 22, T 31 ~T 32, T 41 is connected to the gate electrode 4 through T 42, a word line WL provided for each row, the transistor T 11 which constitutes a row of the storage unit ~T 41, T 12
〜T 42を列ごとに直列接続する,各列毎に設けられたビット線BLと,該記憶部の一列を構成する該トランジスタT 11 〜T 41 ,T 12 〜T 42のチャネル領域2aを接続し,各列毎に設けられたコラム線CLと,選択された該ワード線WLを駆動するワード線駆動回路と,選択された該ビット線BLを駆動し,該ビット線BL両端間の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線CLに電圧を印加するコラム線駆動回路とを有することを特徴として構成する。 Connected in series to each column through T 42, connected to the bit lines BL provided, the channel region 2a of the transistor T 11 ~T 41, T 12 ~T 42 constituting one row of the memory unit for each column and a column line CL which is provided for each column, and word line drive circuit for driving a selected said word line WL, and to drive the bit line BL selected, conduction between the bit line BL at both ends a bit line driving detection circuit for detecting the presence or absence, configured as characterized by having a column line driving circuit for applying a voltage to the selected said column line CL.

【0016】第四の構成は,図7を参照して,強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該トランジスタのゲート電極とチャネル領域間に印加した電圧により該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,主面が絶縁体からなる基板の該主面上に設けられ,互いに平行に並設された複数の帯状の半導体層2と,複数の該半導体層2を横断して該基板上に設けられた互いに平行な複数のワード線WLと,該半導体層2又は該半導体層2に沿って帯状に延在する該半導体層2の一部領域からなり,該ワード線WL直下を第一導電型の領域からなる該チャネル領域2aとし,該ワード線WLの外側を第二導電型領域75からなる該トランジスタのソース領域2 The fourth configuration, referring to FIG. 7, the ferroelectric as a gate insulating film field effect transistor memory device having a ferroelectric by a voltage applied between the gate electrode and the channel region of the transistor in the ferroelectric memory device the polarization direction is reversed to write or erase data of the gate insulating film, the main surface is provided on the major surface of the substrate made of an insulating material, a plurality of strip which are arranged in parallel to each other and the semiconductor layer 2, a plurality of word lines WL parallel to each other provided a plurality of said semiconductor layer 2 on the transverse to the substrate, extends in a strip along the semiconductor layer 2 or the semiconductor layer 2 made a part region of the semiconductor layer 2, immediately below the word line WL and the channel region 2a consisting of the region of the first conductivity type, the source of the transistor comprising the outside of the word line WL from the second conductivity type regions 75 region 2 及びドレイン領域2cとするトランジスタ形成領域72と,一つの該トランジスタ形成領域72内に形成された該第二導電型領域75を一つ飛びに接続する第一のビット線BL 1と,一つの該トランジスタ形成領域72内に形成された該第二導電型領域75のうち,該第一のビット線BL 1に接続された該第二導電型領域75を除く残りの該第二導電型領域75を接続する第二のビット線BL 2と,該半導体層2に沿って併設され,一つの該トランジスタ形成領域内72に形成された該チャネル領域2aと接続するコラム線CLと,選択された該ワード線WLを駆動するワード線駆動回路と, And a transistor forming region 72 and drain region 2c, and the first bit line BL 1 to be connected to fly one said second conductivity type region 75 formed in one of said transistor forming region 72, one of the among of the second conductivity type region 75 formed in the transistor forming region 72, the remainder of the second conductivity type region 75 except for said second conductivity type region 75 connected to said first bit line BL 1 a second bit line BL 2 to be connected, the semiconductor layer 2 juxtaposed along the column line CL connected to the said channel region 2a formed in one of said transistor forming region 72, selected the word a word line drive circuit for driving the line WL,
選択された列に設けられた該第一及び第二のビット線B Said first provided to the selected row and a second bit line B
1 ,BL 2を駆動し,該第一及び第二のビット線BL L 1, to drive the BL 2, said first and second bit lines BL
1 ,BL 2間の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線CLに電圧を印加するコラム線駆動回路とを有することを特徴として構成する。 1, a bit line drive detection circuit for detecting the presence or absence of conduction between the BL 2, configured as characterized by having a column line driving circuit for applying a voltage to the selected said column line CL.

【0017】第五の構成は,図8を参照して,強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該トランジスタのゲート電極4とチャネル領域2 The fifth configuration, with reference to FIG. 8, the ferroelectric gate insulating film as a field effect transistor memory device having a gate electrode 4 and the channel region 2 of the transistor
a間に印加した電圧により該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,主面が絶縁体からなる基板の該主面上に設けられ,互いに平行に並設された複数の帯状の半導体層2と,複数の該半導体層2を横断して該基板上に設けられた互いに平行な複数のワード線WLと,該半導体層2又は該半導体層2に沿って帯状に延在する該半導体層2の一部領域からなり,かつ該ワード線WL直下を第一導電型の領域からなる該チャネル領域2aとし, In the ferroelectric memory device the polarization direction is reversed to write or erase data in the ferroelectric gate insulating film by a voltage applied between a, the main surface is provided on the major surface of the substrate made of an insulating material , a plurality of strip-shaped semiconductor layer 2 which are arranged in parallel to each other, a plurality of word lines WL parallel to each other provided a plurality of said semiconductor layer 2 on the transverse to the substrate, the semiconductor layer 2 or the consists partial region of the semiconductor layer 2 which extends in a strip along the semiconductor layer 2, and then with the channel region 2a made directly under the word line WL from the region of the first conductivity type,
該ワード線WLの外側を第二導電型領域75からなる該トランジスタのソース領域2b及びドレイン領域2cとするトランジスタ形成領域72と,該トランジスタ形成領域72内に形成された該第二導電型領域75のうち最外側の領域に接続するビット線と,該半導体層2に沿って併設され,一つの該トランジスタ形成領域72内に形成された該チャネル領域2aと接続するコラム線CL A transistor forming region 72 and source region 2b and the drain region 2c of the transistor comprising the outside of the word line WL from the second conductivity type region 75, wherein the second conductivity type region 75 formed in the transistor forming region 72 a bit line connected to the outermost regions of the, the semiconductor layer 2 juxtaposed along the column line connected to the said channel region 2a formed in one of said transistor forming region 72 CL
と,選択された該ワード線WLを駆動するワード線駆動回路と,選択されたビット線を駆動し,該ビット線両端間の導通の有無を検出するビット線駆動検出回路と,選択されたコラム線CLに電圧を印加するコラム線駆動回路とを有することを特徴として構成する。 When a word line driving circuit for driving the word line WL selected, and drives the selected bit line, the bit line drive detection circuit for detecting the presence or absence of conduction between the bit lines at both ends, selected column configured as characterized by having a column line driving circuit for applying a voltage to the line CL.

【0018】第六の構成は,図7及び図8を参照して, The sixth configuration is, with reference to FIGS. 7 and 8,
第四又は第五の構成の強誘電体記憶装置において,該コラム線は,該トランジスタ形成領域72に沿って延在する該半導体層2の一部領域からなり,一つの該トランジスタ形成領域72内に形成された該チャネル領域2aと接続する第一導電型領域73からなることを特徴とする強誘電体記憶装置。 In the ferroelectric memory device of the fourth or the fifth configuration, the column line, the transistor forming region 72 consists of a partial region of the semiconductor layer 2 extending along the one of the transistor forming region 72 ferroelectric memory device, comprising the first conductivity type regions 73 to be connected to the channel region 2a formed.

【0019】本発明の第七の構成は,図3を参照して, The seventh configuration of the present invention, with reference to FIG. 3,
強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,該トランジスタのチャネル領域2a,ソース領域2b及びドレイン領域2cは,主面が絶縁体9aからなる基板10の該主面上に設けられた島状の半導体層2に形成され,該トランジスタは,該半導体層2の上下に,それぞれ第一及び第二のゲート絶縁膜14,11を介在させて設けられた第一及び第二のゲート電極13, Strong a field effect transistor having a dielectric gate insulating film as a storage element, in the ferroelectric memory device was to write or erase data by inverting the polarization direction of the ferroelectric gate insulating film, the channel region 2a of the transistor, a source region 2b and the drain region 2c are principal surface is formed in an island-shaped semiconductor layer 2 provided on the major surface of the substrate 10 made of an insulating material 9a, the transistor is above and below the semiconductor layer 2, first and second gate electrodes 13 which are provided respectively by interposing the first and second gate insulating films 14 and 11,
12を有し,該第一及び該二のゲート絶縁膜14,11 Has 12, said first and said second gate insulating film 14 and 11
の少なくとも一方は該強誘電体ゲート絶縁膜であり,該強誘電体ゲート絶縁膜の分極方向の反転を,該第一のゲート電極13と該第二のゲート電極12との間に電圧を印加して行うことを特徴として構成する。 At least one of a ferroelectric gate insulating film, a voltage is applied between the reversal of the polarization direction of the ferroelectric gate insulating film, a gate electrode 13 and the said second gate electrode 12 of the first of configured as characterized in that in.

【0020】第八の構成は,図3,図5及び図6を参照して,第二又は第三の構成の強誘電体記憶装置において,該トランジスタT 11 〜T 42は,請求項1記載の強誘電記憶装置に用いられたトランジスタに代えて請求項6 The eighth configuration, with reference to FIGS. 3, 5 and 6, in the ferroelectric memory device of the second or third configuration, the transistor T 11 through T 42 are claim 1, wherein claim in place of transistors used in ferroelectric memory devices 6
記載の強誘電体記憶装置に用いられたトランジスタからなり,該ワード線WLは,第一のゲート電極13と接続し,該コラム線CLは,該チャネル領域に代えて該第二のゲート電極12と接続することを特徴として構成する。 When the ferroelectric memory device transistor used in the described, the word line WL is connected to the first gate electrode 13, the column line CL, the gate electrode 12 of the second in place of the channel region It constitutes a feature to connect with.

【0021】第九の構成は,図9を参照して,第八の構成の強誘電体記憶装置において,該基板の該主面上に, The ninth configuration, with reference to FIG. 9, in the ferroelectric memory device of the eighth structure, on the major surface of the substrate,
互いに平行に並設された複数の帯状の該半導体層2と, A plurality of band-shaped of the semiconductor layer 2 in parallel to parallel to each other,
複数の該半導体層2を横断して該基板上に設けられ,該トランジスタの該第一のゲート電極13をなす互いに平行な複数のワード線WLと,該半導体層2又は該半導体層2に沿って帯状に延在する該半導体層2の一部領域からなり,該ワード線WL直下を第一導電型の領域からなる該チャネル領域2aとし,該ワード線WLの外側を第二導電型領域75からなる該トランジスタのソース領域2b及びドレイン領域2cとするトランジスタ形成領域72と,一つの該トランジスタ形成領域72内に形成された該第二導電型領域75を一つ飛びに接続する第一のビット線BL 1と,該第一のビット線BL 1に接続された該第二導電型領域75を除く残りの該第二導電型領域75を接続する第二のビット線BL 2と,該半導体層2 Provided a plurality of said semiconductor layer 2 on a cross to the substrate, a plurality of word lines WL which are parallel to each other forming the gate electrode 13 wherein the first of said transistors, along the semiconductor layer 2 or the semiconductor layer 2 made a part region of the semiconductor layer 2 which extends in a band shape Te, a direct said word line WL and the channel region 2a consisting of the region of the first conductivity type, outside the second conductivity type regions of the word lines WL 75 the transistors forming region 72 and source region 2b and the drain region 2c of the transistor, the first bit to be connected to the fly one said second conductivity type region 75 formed in one of said transistor forming region 72 consisting of a line BL 1, the second bit line BL 2 for connecting the remainder of the second conductivity type region 75 except for said second conductivity type region 75 connected to said first bit line BL 1, the semiconductor layer 2
に沿って併設され,一つの該トランジスタ形成領域72 Juxtaposed along one of the transistor forming region 72
内に形成された該第二のゲート電極12と接続するコラム線CLと,選択された該ワード線WLを駆動するワード線駆動回路と,選択された列に設けられた該第一及び第二のビット線BL And column line CL connected to the said second gate electrode 12 formed within a word line drive circuit for driving a selected said word line WL, and the first and second provided to the selected column bit lines BL 1 ,BL 2を駆動し,該第一及び第二のビット線BL 1 ,BL 2の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線CLに電圧を印加するコラム線駆動回路とを有することを特徴として構成する。 1, to drive the BL 2, column lines for applying a bit line drive detection circuit for detecting the presence or absence of conduction of said first and second bit lines BL 1, BL 2, the voltage to the selected said column line CL configured as characterized by having a drive circuit.

【0022】第十の構成は,図10を参照して,第七の構成の強誘電体記憶装置において,該基板の該主面上に互いに平行に配置された複数の帯状の半導体層2と,複数の該半導体層2を横断して該基板上に設けられ,該トランジスタの第一のゲート電極13をなす互いに平行な複数のワード線WLと,該半導体層2又は該半導体層2 The tenth configuration, with reference to FIG. 10, in the ferroelectric memory device of the seventh arrangement, the semiconductor layer 2 of a plurality of strips arranged parallel to each other on the major surface of the substrate , across multiple of the semiconductor layer 2 formed on the substrate, a first plurality of word lines parallel to each other forming the gate electrode 13 of WL of the transistor, the semiconductor layer 2 or the semiconductor layer 2
に沿って帯状に延在する該半導体層2の一部領域からなり,かつ該ワード線WL直下を第一導電型の領域からなる該チャネル領域2aとし,該ワード線WLの外側を第二導電型領域75からなる該トランジスタの該ソース領域2b及び該ドレイン領域2cとするトランジスタ形成領域と,該トランジスタ形成領域72内に形成された該第二導電型領域75のうち最外側の領域に接続するビット線と,該半導体層2に沿って併設され,一つの該トランジスタ形成領域72内に形成された該第二のゲート電極12と接続するコラム線と,選択された該ワード線W Along consist partial region of the semiconductor layer 2 which extends in a band shape, and the right under the word line WL and the channel region 2a consisting of the region of the first conductivity type, the second conductive outer of the word lines WL a transistor forming region and the source region 2b and the drain region 2c of the transistor consisting -type region 75, connects to the outermost region of said second conductivity type region 75 formed in the transistor forming region 72 and the bit lines, juxtaposed along the semiconductor layer 2, a column line connected to one of said transistor forming region 72 wherein the second gate electrode 12 formed in, the word line W, which is selected
Lを駆動するワード線駆動回路と,選択された該ビット線を駆動し,該ビット線の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線CLに電圧を印加するコラム線駆動回路とを有することを特徴として構成する。 A word line driving circuit for driving L, and the to drive the bit line selected is applied and the bit line drive detection circuit for detecting the presence or absence of conduction of the bit line, the voltage to the selected said column line CL column configured as characterized by having a line drive circuit.

【0023】第十一の構成は,図9及び図10を参照して,第九又は第十の構成の強誘電体記憶装置において, The eleventh configuration, with reference to FIGS. 9 and 10, in the ferroelectric memory device of the ninth or tenth construction,
該半導体層2は,島状の該半導体層2に代えて基板上に形成された半導体層からなり,該トランジスタ形成領域72は,該半導体層2内に平行に並設された帯状の領域からなることを特徴として構成する。 The semiconductor layer 2 is made of a semiconductor layer formed on a substrate in place of the islands of the semiconductor layer 2, the transistor forming region 72, a strip-shaped regions which are arranged in parallel with the semiconductor layer 2 It made possible to configure as characterized.

【0024】本発明の第一の構成では,図1を参照して,記憶セルを構成するMFS−FETは,主面が絶縁された基板1上に形成した島状の半導体層2に形成される。 [0024] In a first configuration of the present invention, with reference to FIG. 1, MFS-FET constituting the memory cell, the main surface is formed on the island-like semiconductor layer 2 formed on the substrate 1 that is insulated that. 即ち,MFS−FETのソース,ドレイン及びチャネルは島状の半導体層2内に形成される。 That is, the source of the MFS-FET, drain and channel are formed in the island-like semiconductor layer 2. 従って,チャネル領域2aは基板から絶縁されており,また,他の島状の半導体層2に形成されたMFS−FETのチャネル領域からも絶縁分離されている。 Therefore, the channel region 2a are insulated from the substrate, also are insulated and separated from the channel region of the MFS-FET formed on the semiconductor layer 2 of the other islands. このため,第一の構成に係るMFS−FETのチャネル領域2aの電位は基板電位及び他の半導体層2に形成されたMFS−FETのチャネル領域の電位と独立しており,他の半導体層2に形成されたMFS−FETは相互に独立して書込み又は消去電圧をチャネル領域に印加することができる。 Therefore, the potential of the MFS-FET channel region 2a of the first configuration is independent of the potential of the channel region of the MFS-FET formed on the substrate potential and the other semiconductor layer 2, another semiconductor layer 2 MFS-FET formed can apply a write or erase voltage, independently of one another in the channel region. その結果,複数のMFS−FETのゲート電極が接続されたワード線と,ワード線と直交し複数のMFS−FETのチャネルが接続されたコラム線とを,各一本選択してその間に電圧を印加することで,その選択されたワード線とコラム線との両方に接続する一個のMFS−FETのみを書込み又は消去することができる。 As a result, a word line gate electrodes of the plurality of MFS-FET are connected, and a column line in which a channel is connected in the plurality of MFS-FET perpendicular to the word line, a voltage therebetween to select each one by applying to, it can be one of the MFS-FET only to write or erase to be connected to both the selected word line and the column line. なお,本発明に用いる基板1は少なくとも表面が絶縁されていれば足り,絶縁性の基板とすることもできる。 The substrate 1 used in the present invention is sufficient if at least the surface is insulated, it may be a substrate of insulating.

【0025】本発明の第二の構成及び第三の構成は,第一の構成に係るMFS−FETを記憶セルとして用いた強誘電体記憶装置に関する。 The second configuration and third configuration of the present invention relates to a ferroelectric memory device using MFS-FET according to the first configuration as the memory cell. 第二及び第三の構成では, In the second and third configuration,
図5及び図6を参照して,第一の構成に係るMFS−F Referring to FIGS. 5 and 6, MFS-F according to the first configuration
ETを行列状に配置した記憶部と,図外の周辺回路とが同一基板1上に集積されている。 A storage unit arranged to ET in a matrix, are integrated on the same substrate 1 and the peripheral circuit outside FIG. 記憶部のMFS−FE MFS-FE of the storage unit
T(T 11 〜T 42 )のゲート電極は行毎に一本のワード線WLに接続され,チャネル領域(図5及び図6中のコラム線CLに接続する矢印で表している。)は列毎に一本のコラム線CLに接続される。 The gate electrode of T (T 11 through T 42) is connected to a word line WL of one per row, (represented by the arrows connecting the column line CL in FIG. 5 and FIG. 6.) The channel region sequence It is connected to one column line CL for each.

【0026】従って,ワード線WLの一本とコラム線C [0026] Thus, one word line WL and the column line C
Lの一本とを選択し,その間に書込み又は消去電圧を印加することで,その交点に位置するMFS−FETのゲート電極とチャネル領域との間に書込み又は消去電圧が印加され,そのMFS−FETのゲート絶縁膜の誘電方位を書込み又は消去の方向に規制する。 Select a single L, by applying the write or erase voltage during the write or erase voltage is applied between the gate electrode and the channel region of the MFS-FET located the intersection, its MFS- regulating the dielectric orientation of the gate insulating film of the FET in the direction of the write or erase. その際,他のM At that time, other M
FS−FETは,ゲート電極とチャネル領域とに同時に電圧が印加されることがないため,書込み又は消去はなされず,書込み又は消去前の記憶がそのまま保持される。 FS-FET, there is no the same time the voltage between the gate electrode and the channel region is applied, writing or erasing is not performed, the writing or erasing the previous stored is maintained as it is.

【0027】この強誘電体記憶装置の読出は,以下に述べるEPROMに通常用いられる読出方法によりなすことができる。 The reading of the ferroelectric memory device can be made by conventional readout method used in EPROM described below. 第二の構成では,図5を参照して,列毎にソース領域を接続するビット線BL In a second configuration, with reference to FIG. 5, the bit line connecting the source region for each column BL 1とドレイン領域を接続するビット線BL 2とを設ける。 Providing one and the bit line BL 2 for connecting the drain region. 読出しは,ワード線WLの一本を選択しゲート電極に読出電圧を印加すると同時に,選択された列の2本のビット線BL 1 ,BL Reading, at the same time applying a read voltage to the gate electrode and select one word line WL, 2 bit lines BL 1, BL of the selected column
2間の電気抵抗を測定することにより,そのワード線W By measuring the electrical resistance between the two, the word line W
Lとその列の交点に位置するMFS−FETが書き込まれているか消去されているかを判別する。 L and MFS-FET is determined whether it is erased or written located at the intersection of that column. かかるワード線及びビット線の選択,駆動及び抵抗の測定は,通常のEPROMに用いられる図外のワード線駆動回路及び図外のビット線駆動検出回路により実現できる。 Selection of such word lines and bit lines, driving and measurement of the resistance can be realized by an unillustrated word line driver circuit and not shown in the bit line driving detecting circuit used in the conventional EPROM. なお,コラム線は図外のコラム線駆動回路により,コラム線の一本が選択され電圧が印加される。 Note that column line by an unillustrated column line driving circuit, a single column line is a voltage chosen is applied.

【0028】第三の構成では,各列を構成するMFS− [0028] In a third configuration, make up each column MFS-
FETは直列に接続され,その両端に位置するMFS− FET are connected in series, located at both ends MFS-
FETのソース及びドレインにビット線BLが接続されている。 Bit line BL is connected to the source and the drain of the FET. 通常のEPROMの読出と同様に,ワード線W Similar to the reading of the normal EPROM, the word line W
Lの一本を選択して駆動し,ビット線BLの両端の抵抗を測定することで書き込まれているか消去されているかを判別する。 Select one of L driven to determine whether the erased or written by measuring the resistance across the bit line BL.

【0029】第四の構成は,第二の構成の強誘電体記憶装置に関する。 The fourth configuration is directed to a ferroelectric memory device in a second configuration. 図7を参照して,本構成では島状の半導体層2は帯状をなし,複数の半導体層2が相互に平行に配置される。 Referring to FIG 7, the semiconductor layer 2 in this configuration island forms a strip, a plurality of semiconductor layers 2 are arranged parallel to each other. 各半導体層2は相互に絶縁されている。 Each of the semiconductor layers 2 are insulated from each other. この半導体層2を幅方向に2分して,その一方をトランジスタ形成領域72とする。 The semiconductor layer 2 by 2 minutes in the width direction and while the the transistor forming region 72. 即ち,このトランジスタ形成領域72は,半導体層2の長辺方向に沿って延びる領域として形成される。 That is, the transistor forming region 72 is formed as a region extending along the longitudinal direction of the semiconductor layer 2.

【0030】さらに,互いに平行な複数のワード線WL Furthermore, a plurality of parallel word lines from each other WL
が,この半導体層2を横切って設けられる。 There is provided across the semiconductor layer 2. このワード線WLは,トランジスタ形成領域72に形成されたMF The word lines WL are formed in the transistor forming region 72 MF
S−FETのゲート電極を構成する。 Forming the gate electrode of the S-FET. なお,ワード線W It should be noted that the word line W
Lと半導体層2との間には強誘電体のゲート絶縁膜が介在する。 The gate insulating film of the ferroelectric is interposed between the L and the semiconductor layer 2.

【0031】上記のトランジスタ形成領域72は,ワード線WL直下に形成された基板と同じ第一導電型のチャネル領域2aと,ワード線WLの両外側,即ちチャネル領域2aの外側に形成された第二導電型領域75とから構成される。 [0031] The transistor forming region 72 is first formed and the channel region 2a of the same first conductivity type as the substrate which is formed directly below the word line WL, the both outer sides of the word line WL, and that is outside the channel region 2a composed of second conductivity type region 75.. なお,この第二導電型領域75は,MFS Incidentally, the second conductivity type regions 75, MFS
−FETのソース領域2b及びドレイン領域2cとなる。 Become a source region 2b and the drain region 2c of -FET.

【0032】帯状の半導体層2を幅方向に2分した残りの領域は,基板と同じ導電型の第一導電型領域73を形成し,チャネル領域2aとオーミック接続するためのコンタクトの形成領域として利用される。 The remaining area was 2 minutes a strip of semiconductor layer 2 in the width direction, as the formation region of the contact to form a first conductivity type regions 73 of the same conductivity type as the substrate, to the channel region 2a ohmic connection It is used. なお,この第一導電型領域73は,チャネル領域2aとオーミック接続できるならば,その形状は如何なるものであってもよく,必ずしも半導体層2を2分した帯状の形状をなす領域である必要はなく,また,隣接するチャネル領域から絶縁されていても差支えない。 Incidentally, the first conductivity type regions 73, if the channel region 2a and may ohmic connection, the shape may be any one, necessarily the region forming the strip-like shape with the semiconductor layer 2 was 2 minutes without also no problem be insulated from adjacent the channel region.

【0033】本構成に係る記憶セル71は,ワード線W [0033] The configuration according storage cell 71, the word line W
Lをゲート電極となし,ゲート電極直下の領域をチャネル領域2a,その両側の第二導電型領域75をそれぞれソース領域2b及びドレイン領域2cとする一個のMF L gate electrode and without the region a channel region 2a directly below the gate electrode, one of the MF to second conductivity type regions 75 each source region 2b and the drain region 2c on both sides
S−FETを含む。 Including the S-FET. 互いに隣接する記憶セル71に形成されたMFS−FETは,ソース及びドレインの方向が互いに逆向きに配設されており,図7中の紙面の上方及び下方に隣接する2個のMFS−FETとソース領域2 MFS-FET formed in adjacent storage cells 71 to each other, the direction of the source and drain are disposed opposite to each other, and two MFS-FET adjacent to the upper and lower paper surface in FIG. 7 source region 2
b及びドレイン領域2cを共通にする。 B and drain region 2c in common. 第二導電型領域75は,ワード線WLにより区切られた領域としてトランジスタ形成領域72内に一列に配置され,その互いに隣接する第二導電型領域75はそれぞれソース領域2b Second conductivity type regions 75 are arranged in a row in the transistor forming region 72 as an area delimited by the word line WL, the second conductivity type regions 75, respectively a source region 2b adjacent to the mutually
及びドレイン領域2cとなる。 And the drain region 2c. 即ち,一列に配置された第二導電型領域75のうち一つ飛びの領域をソース領域2bとし,一つ飛びに残された残りの第二導電型領域7 That is, the second region of one jump of conductivity type region 75 and source region 2b, the rest remaining in the jumping one second conductivity type region 7 arranged in a row
5をドレイン領域2cとする。 5 and drain region 2c.

【0034】一つの半導体層2内のソース領域2b及びドレイン領域2cは,半導体層2と略平行に延在する2 The source region 2b and the drain region 2c of the one semiconductor layer 2 extends substantially parallel to the semiconductor layer 2 2
本のビット線BL 1 ,BL 2とコンタクトホール5a, Book bit lines BL 1, BL 2 and the contact hole 5a,
6aを通して接続される。 It is connected through 6a. 他方,一つの半導体層2内のチャネル領域2aは,半導体層2と略平行に延在するコラム線CLに第一導電型領域73上に設けられたコンタクトホール7aを通して接続される。 On the other hand, the channel region 2a of one semiconductor layer 2 is connected through a contact hole 7a provided on the first conductivity type region 73 to the column line CL extending substantially parallel to the semiconductor layer 2. これらのビット線BL 1 ,BL 2及びコラム線CLは,図5に示す回路のビット線BL 1 ,BL 2及びコラム線CLを構成する。 These bit lines BL 1, BL 2 and the column line CL constitutes the bit lines BL 1, BL 2 and the column line CL of the circuit shown in FIG.

【0035】この第四の構成の強誘電体記憶装置では, [0035] In the ferroelectric memory device in this fourth arrangement,
書込みは次の手順でなされる。 Writing is done in the following procedure. まず,書き込む列のMF First, the write column MF
S−FETのチャネル領域2aに接続された一本のコラム線CLを選択し,図外のコラム線駆動回路により書込み電圧を印加する。 Select one of the column lines CL connected to the channel region 2a of the S-FET, applying a write voltage by an unillustrated column line driving circuit. 一方,ワード線WLには,図外のワード線駆動回路によりデータ「1」又は「0」に応じた電圧を各ワード線WL毎に印加する。 On the other hand, the word line WL, the voltage applied to each word line WL in accordance with the data "1" or "0" by an unillustrated word line drive circuit. その結果,この選択された列のMFS−FETは,各ワード線WLの電圧に応じたデータ「1」又は「0」が書き込まれる。 As a result, MFS-FET of the selected column, each word line data "1" corresponding to the voltage of the WL or "0" is written. 選択されなかった列のMFS−FETのチャネル領域にはコラム線駆動回路から書込み電圧が印加されないから書込みがなされず,選択されなかった列のMFS−FETの書込み前のデータはそのまま保持される。 The channel region of the MFS-FET of the unselected columns not made write from the write voltage from the column line driving circuit is not applied, the write data before MFS-FET of the unselected column is held as it is. なお,一部のワード線WL,例えば一本のワード線WLのみを選択することもできる。 A part of the word line WL, and for example it can be selected only one word line WL. この場合,選択されないワード線には電圧が印加されないので,選択されなかったワード線に接続するMFS−FETには書込みがなされず,その書込み前のデータが保持される。 In this case, since the voltage to the word lines not selected is not applied, the writing is not made, the MFS-FET connected to the word lines not selected, the write previous data is held.

【0036】この構成の強誘電体記憶装置の読出は,通常のEPROMの読出と同様に,即ち第二の構成の強誘電体記憶装置の読出と同様にしてなされる。 The reading of the ferroelectric memory device in this configuration, like the reading of a normal EPROM, i.e. made in the same manner as the reading of the second ferroelectric memory device configurations. 本構成では,半導体層2を帯状に形成して絶縁分離することができるので,個々のトランジスタごとに分離する必要がなく製造が容易である。 In this configuration, it is possible to isolation by forming a semiconductor layer 2 in strip, is easy to manufacture without the need to isolate every individual transistors. また,その絶縁分離を溝によりなすことで,また同列中の記憶セルを接触して配置できるので,高密度の記憶素子を容易に製造することができる。 Further, the isolation in Nasukoto by grooves, also can be arranged in contact with the memory cells in the same column, it is possible to easily produce a high density of storage elements.

【0037】第五の構成は,第三の構成の強誘電体記憶装置に関する。 The fifth configuration is directed to a ferroelectric memory device in a third configuration. 本構成では上述した第四の構成と同様に,図8を参照して,複数の相互に絶縁された島状かつ帯状の半導体層2を相互に平行に配置し,この半導体層2を幅方向に2分してトランジスタ形成領域72と第一導電型領域73とする。 Similar to the fourth configuration described above in this configuration, with reference to FIG. 8, a plurality of mutually the semiconductor layer 2 of the island and strip insulated and arranged in parallel to each other, the width direction of this semiconductor layer 2 and 2 minutes and the transistor forming region 72 and the first conductivity type regions 73. また,半導体層2を横断する平行線をなす複数のワード線WLが設けられ,そのトランジスタ形成領域72上の部分はMFS−FETのゲート電極となる。 Further, a plurality of word lines WL are provided to form a parallel lines across the semiconductor layer 2, the portion on the transistor forming region 72 becomes a gate electrode of the MFS-FET. トランジスタ形成領域72は,ワード線W Transistor forming region 72, the word line W
L直下がチャネル領域2aを構成し,その外側は第二導電型領域75を構成する。 L directly below constitutes a channel region 2a, the outside thereof constitutes a second conductivity type regions 75. 以上は,第四の構成と同様である。 Above are the same as the fourth configuration.

【0038】本構成では,セル71を構成するMFS− [0038] In the present configuration, forming a cell 71 MFS-
FETは,ソース及びドレインの方向が同一になるように配置される。 FET, the direction of the source and drain are arranged to be identical. 例えば,図8を参照して,紙面の水平方向に延在するチャネル領域2aの上側の第二導電型領域75をドレイン領域2cとし,下側の第二導電型領域7 For example, with reference to FIG. 8, a second conductivity type regions 75 of the upper and the drain region 2c of the channel region 2a that extends to the plane of the horizontal direction, the second conductivity type region 7 of the lower
5をソース領域2bとする。 5 to the source region 2b. 従って,紙面の上下方向に隣接するMFS−FETとは,そのソース領域を上方のFETのドレイン領域と共用し,そのドレイン領域を下方のFETのソース領域として共用する。 Therefore, the MFS-FET adjacent to the plane of the vertical direction, share a source region and a drain region of the upper FET, share the drain region as a source region of the lower FET. その結果,トランジスタ形成領域72に形成されたMFS−FET As a result, MFS-FET formed in the transistor forming region 72
は,隣接するMFS−FETと互いのソースとドレインとが接続された直列接続回路を構成する。 Constitute a series circuit in which the adjacent MFS-FET and each other of the source and drain are connected. その直列接続回路の両端に図外のビット線が接続する。 Bit lines, not shown is connected across the series circuit. 他方,一つのトランジスタ形成領域72に形成されたMFS−FET On the other hand, MFS-FET, which is formed in one transistor forming region 72
のチャネル領域2aは,第一導電型領域73にオーミック接続するコラム線CLに接続される。 The channel region 2a is connected to a column line CL for ohmic contact to the first conductivity type regions 73. この第五の構成では,書込みは上述した第四の構成の記憶装置と同様になされる。 In the fifth configuration, the writing is done similarly to the storage device of the fourth configuration described above. また,一部のワード線WLのみを選択することもできることも同様である。 The same also may select only a portion of the word line WL. また読出は,通常のEP The reading, usually of the EP
ROMの読出と同様に,即ち第三の構成の強誘電体記憶装置の読出と同様にしてなされる。 Like the reading of ROM, i.e. it made in the same manner as the reading of the third ferroelectric memory device configurations.

【0039】本構成では,ビット線により各第二導電型領域を接続する必要がないので,構造が単純であり,製造が容易である。 [0039] In this configuration, it is not necessary to connect each second conductivity-type region by a bit line, the structure is simple, easy to manufacture. 第六の構成では,図7及び図8を参照して,第四又は第五の構成において,チャネル領域2a In the sixth configuration, with reference to FIGS. 7 and 8, in the fourth or the fifth configuration, the channel region 2a
を接続するコラム線CLを特別に設けることなく,第一導電型領域73をコラム線として利用する。 Without specially providing a column line CL connecting the utilizes a first conductivity type region 73 as a column line. 従って,コラム線及びコンタクト領域の形成が不要となり,素子の高密度配置及び製造工程の簡略化が容易である。 Therefore, formation of the column lines and the contact region is not required, it is easy to simplify the high-density arrangement and manufacturing process of the element.

【0040】本発明の第七の構成は,二重ゲートMFS The seventh structure of the present invention, a double-gate MFS
−FETを用いた強誘電体記憶装置に関する。 It relates to a ferroelectric memory device using -FET. 本構成に係るMFS−FETは,図3を参照して,絶縁性基板1 MFS-FET according to the present configuration, with reference to FIG. 3, the insulating substrate 1
0又は少なくとも表面が絶縁された基板10上に設けられた島状の半導体層2にチャネル領域2a,ソース領域2b,ドレイン領域2cが形成される。 0 or at least the surface shape of the islands provided on the substrate 10 that is insulated semiconductor layer 2 in the channel region 2a, a source region 2b, the drain region 2c is formed. このMFS−F The MFS-F
ETの2個のゲート電極12,13は,チャネル領域の上と下とに設けられる。 Two gate electrodes 12 and 13 of the ET are provided above and below the channel region. なお,これらのゲート電極1 Note that these gate electrodes 1
2,13とチャネル領域2aとの間に設けられた第一及び第二のゲート絶縁膜14,11は,その一方又は双方が強誘電体膜からなり,その分極方向によりデータを記憶する。 First and second gate insulating films 14, 11 provided between the 2,13 and the channel region 2a has one or both when the ferroelectric film, to store data by the polarization direction.

【0041】本構成に係るMFS−FETでは,第一及び第二のゲート電極13,12間に書込み又は消去電圧を印加することで,強誘電体からなる第一及び第二のゲート絶縁膜14,11の分極方向を規定し,記憶データの書込み又は消去がなされる。 [0041] In MFS-FET according to the present configuration, by applying a write or erase voltage between the first and second gate electrodes 13 and 12, strong first and second gate insulating film made of a dielectric 14 defines a polarization direction of 11, writing or erasing the stored data is made.

【0042】さらに,必要ならばソース及びドレイン電極5,6が設けられる。 [0042] Further, source and drain electrodes 5 and 6 are provided if necessary. これらの電極は,基板10と半導体層2との間を埋める層間絶縁膜8内に形成しても良く,また半導体層2の上方に形成することもできる。 These electrodes can be formed may be formed in the interlayer insulating film 8 filling the space between the substrate 10 and the semiconductor layer 2, also above the semiconductor layer 2.

【0043】本構成の強誘電体記憶装置では,データの書込み及び消去は,上述のように各MFS−FETに設けられた一対の第一及び第二のゲート電極13,12間に電圧を印加することでなされる。 [0043] In the ferroelectric memory device of this configuration, the writing and erasing data, the voltage is applied between the pair of first and second gate electrodes 13 and 12 provided in each MFS-FET as described above It is done by. この第一及び第二のゲート電極13,12は半導体層2及び基板から絶縁されているから,一つのMFS−FETを選択して書込み及び消去をすることができる。 The first and second gate electrodes 13 and 12 is because they are insulated from the semiconductor layer 2 and the substrate, it is possible to select one of the MFS-FET to the writing and erasing. なお,本構成のMFS− It should be noted that, in the present configuration MFS-
FETではチャネル領域2aが分離されていなくてもよく,その結果,第一の構成に係るMFS−FETよりも回路構成上の制約又は素子構造上の制約が少ない。 May not be the channel region 2a in the FET is separated, as a result, fewer restrictions on the constraints or element structure of the circuit configuration than MFS-FET according to the first configuration.

【0044】第八の構成は,第二又は第三の構成の強誘電体記憶装置の記憶素子を,第一の構成に係るMFS− The eighth configuration, the memory element of the ferroelectric memory device of the second or third configuration, according to the first configuration MFS-
FETに代えて第七の構成に係るMFS−FETに置き換えたものである。 It is replaced with a MFS-FET according to the seventh configuration in place of FET.

【0045】本構成では,図5及び図6を参照して,ワード線WLは,対をなす第一及び第二のゲート電極1 [0045] In this configuration, with reference to FIGS. 5 and 6, the word line WL, the first and second gate electrodes paired 1
3,12の一つに接続され,他方のゲート電極はワード線WLと直交するカラム線CLに接続される。 Connected to one of the 3 and 12, the other gate electrode is connected to the column line CL which is perpendicular to the word line WL. 他は第二又は第三の構成と同様である。 Others are the same as the second or third configuration. なお,上下何れのゲート電極をワード線又はカラム線に接続してもよい。 It is also possible to connect the upper and lower one of the gate electrode to a word line or column line.

【0046】第九の構成は,第四の構成の強誘電体記憶装置の記憶素子を,第一の構成に係るMFS−FETに代えて第七の構成に係るMFS−FETに置き換えたものである。 The ninth configuration, in which a memory element of a ferroelectric memory device of the fourth configuration was replaced by the MFS-FET according to the seventh configuration in place of the MFS-FET according to the first configuration is there.

【0047】本構成では,図9を参照して,半導体層2 [0047] In this configuration, with reference to FIG. 9, the semiconductor layer 2
は,基板上に基板から絶縁された帯状の半導体層2として形成される。 It is formed as the semiconductor layer 2 of the strip which is insulated from the substrate on the substrate. この半導体層2は,複数個が平行に配置される。 The semiconductor layer 2, a plurality are arranged in parallel. トランジスタ形成領域72は,半導体層2を幅方向に帯状に分割した領域に形成することも,或いは, Transistor forming region 72 is also formed in a region divided into strip-shaped semiconductor layer 2 in the width direction, or,
半導体層2を分割せず全体をトランジスタ形成領域72 Transistor forming region 72 across without dividing the semiconductor layer 2
とすることもできる。 It can also be a.

【0048】半導体層2を横切る互いに平行な複数のワード線WLを設け,ワード線WLがトランジスタ形成領域72を横切る部分を第一のゲート電極13とする。 [0048] The semiconductor layer 2 across parallel a plurality of word lines WL provided to a portion where the word line WL crossing the transistor forming region 72 and the first gate electrode 13. 第二のゲート電極12は,第一のゲート電極13とは半導体層2を挟み半導体層2の反対面に第一のゲート電極1 Second gate electrode 12 of the first gate electrode 1 and the first gate electrode 13 on the opposite surface of the semiconductor layer 2 sandwiched between the semiconductor layer 2
3と重ねて設けられる。 3 and Again is provided. MFS−FETは,これらの第一及び第二のゲート電極が設けられた領域を第一導電型のチャネル領域2aとし,チャネル領域2aの外側のトランジスタ形成領域を第二導電型領域75からなるソース領域2b及びドレイン領域2cとして形成される。 MFS-FET has a source of these first and second gate electrodes disposed region and the first conductivity type channel region 2a, becomes the outside of the transistor forming region of the channel region 2a from the second conductivity type regions 75 It is formed as a region 2b and the drain region 2c. ,
さらに一つのトランジスタ形成領域72に形成されたM M is further formed in one transistor forming region 72
FS−FETの第二のゲート電極12はコラム線CLにより共通に接続される。 Second gate electrode 12 of the FS-FET are connected in common by a column line CL. なお,ワード線WLとコラム線CLとは,何れを半導体層2の上面に置いてもよい。 Note that the word line WL and the column line CL, may be placed either on the upper surface of the semiconductor layer 2.

【0049】本構成に係るMFS−FETは,第四の構成の強誘電体記憶装置におけるMFS−FETの配置と同様に配置される。 The MFS-FET according to the present configuration is arranged similar to the arrangement of the MFS-FET in the ferroelectric memory device of the fourth configuration. 即ち,図9を参照して,MFS−F That is, referring to FIG. 9, MFS-F
ETは,紙面の上下方向に隣接するMFS−FETと, ET is a MFS-FET adjacent to the plane of the vertical direction,
それぞれソースとドレインとを共有するように互いに上下逆向きに配置される。 They are disposed vertically opposite to each other so as to share the source and drain, respectively. 従って,ソース領域2b及びドレイン領域2cをそれぞれ接続するビット線BL 1 ,B Accordingly, the bit lines respectively connected to a source region 2b and the drain region 2c BL 1, B
2も,第四の構成と同様に第二導電型領域75を一つ飛びに接続する。 L 2 is also connected a second conductivity type regions 75 to jump one similar to the fourth configuration.

【0050】第十の構成は,第五の構成の強誘電体記憶装置の記憶素子を,第一の構成に係るMFS−FETに代えて第七の構成に係るMFS−FETに置き換えたものである。 The tenth construction, in which a memory element of a ferroelectric memory device of the fifth configuration, by replacing the MFS-FET according to the seventh configuration in place of the MFS-FET according to the first configuration is there.

【0051】本構成では,図10を参照して,第九の構成と同様に,平行な複数の半導体層2を,基板から絶縁された帯状の半導体層2として形成し,この半導体層2 [0051] In this configuration, referring to FIG. 10, similarly to the ninth arrangement, a plurality of parallel semiconductor layers 2, formed as the semiconductor layer 2 of the strip which is insulated from the substrate, the semiconductor layer 2
を幅方向に帯状に分割した領域又は半導体層2全体をトランジスタ形成領域とする。 The divided areas or the entire semiconductor layer 2 in a strip to the transistor forming region in the width direction. さらに,ワード線WL及びびコラム線CL,第一及び第二のゲート電極13,12 Further, the word line WL and the fine column line CL, first and second gate electrodes 13 and 12
並びに第二導電型領域75も,第九の構成と同様である。 And second conductivity type regions 75 is also the same as the ninth configuration. 本構成では,第二導電型領域75は,図10を参照して,その領域75の紙面上方で接するMFS−FET In this configuration, the second conductivity type region 75, with reference to FIG. 10, MFS-FET in contact with the paper above the region 75
のソース領域2bと紙面下方で接するMFS−FETのドレイン領域2cとを兼用する。 Also it serves as a drain region 2c of the MFS-FET in contact with the source region 2b and the paper downward. 図外のビット線は,第五の構成と同様に,列の最外側のドレイン領域とソース領域に接続される。 Bit lines, not shown, like the fifth configuration, is connected to the outermost drain region and the source region of the column.

【0052】上述した第九又は第十の構成の説明では, [0052] In description of the ninth or tenth configuration described above,
本構成の半導体層2は絶縁された帯状の層としたが,第十一の構成のように,半導体層2を基板全面に形成し, The semiconductor layer 2 of the present arrangement was a strip of a layer that is insulated, as in the eleventh configuration, the semiconductor layer 2 is formed on the entire surface of the substrate,
トランジスタ形成領域72を帯状に形成することもできる。 It is also possible to form a transistor forming region 72 in a band shape. この構成では,全てのチャネル領域は同電位にあるが,書込み又は消去の電圧は2つのゲート電極間に印加され,直接チャネル領域には印加されないから,同時に2以上のMFS−FETが書込み又は消去されるという不都合は生じない。 In this configuration, all of the channel region is the same potential, the voltage of the write or erase is applied between the two gate electrodes, because not applied directly to the channel region, at the same time two or more MFS-FET writing or erasing It does not occur inconvenience that is. この構成では,半導体層2を島状に分割する必要がないので製造がより容易である。 In this configuration, manufacturing since there is no need to divide the semiconductor layer 2 into an island shape it is easier.

【0053】 [0053]

【発明の実施の形態】本発明の第一実施形態例は,第一の構成の強誘電体記憶装置に用いられるMFS−FET First embodiment of the embodiment of the present invention is, MFS-FET used in the ferroelectric memory device of the first configuration
の構造と製造方法とに関する。 Structure and on the manufacturing method of. なお,図2は本発明の第一実施形態例断面製造工程図であり,MFS−FETの製造工程途中の断面を表している。 Note that FIG. 2 is a first embodiment sectional manufacturing process diagram of the present invention, it represents the manufacturing process during the cross-section of the MFS-FET.

【0054】先ず,図2(a)を参照して,シリコン基板1a表面に絶縁体1b,例えば酸化膜を介在させて半導体層2が形成されたSOI(Semiconductor on Insul [0054] First, referring to FIG. 2 (a), the silicon substrate 1a surface insulator 1b, for example, an SOI oxide film is interposed in the semiconductor layer 2 is formed (Semiconductor on Insul
ator) 基板1の表面にゲート絶縁膜3を形成する。 ator) forming a gate insulating film 3 on the surface of the substrate 1. 半導体層2は,例えばシリコン層であり,その他の半導体, The semiconductor layer 2 is, for example, a silicon layer, other semiconductor,
例えばCdSとすることもできる。 For example, it may be a CdS. ゲート絶縁膜3は, The gate insulating film 3,
強誘電体からなり,例えばPZT若しくはBaTi It consists of a ferroelectric material, for example PZT or BaTi
3 ,又はTGS(Trigricine Sulfate) を用いることができる。 O 3, or TGS (Trigricine Sulfate) can be used. これらSOI基板の製造及びゲート絶縁膜の形成は周知の方法でなされる。 Formation of the production and the gate insulating film of the SOI substrate is done in a known manner.

【0055】次いで,ゲート絶縁膜3及び半導体層2を選択エッチングして,図2(a)及び図1(b)を参照して,矩形の島状の半導体層2を形成する。 [0055] Then, a gate insulating film 3 and the semiconductor layer 2 is selectively etched, with reference to FIGS. 2 (a) and 1 (b), a semiconductor layer 2 of a rectangular island shape. 次いで,図2(a)及び図1(b),(c)を参照して,ゲート電極材料を基板1上全面に堆積し,これを選択エッチングしてゲート電極4を形成する。 Then, FIGS. 2 (a) and 1 (b), with reference to (c), a gate electrode material is deposited on the entire surface of the substrate 1, which is selectively etched to form a gate electrode 4. なお,半導体層2上のゲート絶縁膜3は,ゲート電極4直下の部分を残して除去してもよく,また必要があれば半導体層2上に残してもよい。 Note that the gate insulating film 3 on the semiconductor layer 2 may be removed leaving a portion immediately below the gate electrode 4, or may be left on the semiconductor layer 2, if necessary.

【0056】次いで,基板1上全面にレジスト21を塗布し,トランジスタを形成する領域を画定する開口21 [0056] Then, an opening 21 defining a region of the resist 21 is coated on the entire surface of the substrate 1 to form a transistor
aを開設する。 To open a a. このトランジスタ形成領域は,例えば半導体層2をゲート電極を垂直に2分した一方の領域とし,2分した残りの領域はチャネル領域と接続するためのチャネルと同一導電型のチャネル接続領域となる。 The transistor forming region, for example, the semiconductor layer 2 and one of the areas of the gate electrode vertically and 2 minutes, the remaining regions 2 minutes is the channel of the same conductivity type of the channel connection region for connecting to the channel region. 次いで,レジスト21及びゲート電極4をマスクとして開口21a部に不純物をイオン注入し,ゲート電極の両外側にそれぞれソース領域2b及びドレイン領域2cを形成する。 Then, the resist 21 and the gate electrode 4 and impurity ions are implanted into the opening 21a portion as a mask, respectively on both outer sides of the gate electrode to form a source region 2b and the drain region 2c.

【0057】次いで,レジスト21を除去したのち,図2(d)及び図1(a)〜(c)を参照して,層間絶縁膜8を堆積し,この層間絶縁膜8にソース領域2b及びドレイン領域2c並びにチャネル接続領域2dとオーミック接続するためのコンタクトホール5a,6a,7a [0057] Next, after removing the resist 21, with reference to FIG. 2 (d) and FIG. 1 (a) ~ (c), an interlayer insulating film is deposited 8, the source region 2b and the interlayer insulating film 8 drain region 2c and the channel connecting region 2d and the contact hole 5a for ohmic connection, 6a, 7a
を開設する。 To open a. 次いで,図1を参照して,配線材料を堆積した後エッチングして,ソース電極5及びドレイン電極6,並びにチャネル接続領域にオーミック接続するコラム線を形成する。 Then, referring to FIG. 1, by etching after the deposition of the interconnection material, the source electrode 5 and drain electrode 6, and form a column line for ohmic contact to the channel connection region.

【0058】以上の工程によりMFS−FETを含む記憶セルが製造される。 [0058] a storage cell containing the MFS-FET by the above process is produced. さらに,記憶セル以外の回路,例えば周辺回路,及び必要な配線を通常の半導体記憶装置と同様にして形成することで,強誘電体記憶装置が製造される。 Moreover, circuits other than the memory cells, for example peripheral circuits, and the necessary wiring by forming in the same manner as an ordinary semiconductor memory device, the ferroelectric memory device is manufactured.

【0059】本発明の第二実施形態例は,第七の構成の強誘電体記憶装置の記憶セルを構成するMFS−FET Second embodiment of [0059] the present invention, MFS-FET constituting a memory cell of a ferroelectric memory device of the seventh arrangement
の構造と製造工程とに関する。 Structure and related to the manufacturing process of. なお,図4は本発明の第二実施形態例断面製造工程図であり,製造工程過程のM Incidentally, FIG. 4 is a second embodiment sectional manufacturing process diagram of the present invention, the production process process M
FS−FETの断面を表している。 It shows a sectional view of the FS-FET.

【0060】先ず,図4(a)を参照して,先に説明した第一実施形態例に係るMFS−FETが形成された基板1の表面(紙面の下方)に絶縁材9a,例えばシリコン酸化膜を平坦に堆積する。 [0060] First, referring to FIG. 4 (a), the insulating material 9a in MFS-FET is formed surface of the substrate 1 (the plane of downward) according to the first embodiment described above, for example, silicon oxide film is a flat deposition. このMFS−FETは,第一のゲート絶縁膜14及び第一のゲート電極13を有する。 The MFS-FET has a first gate insulating film 14 and first gate electrode 13. なお,基板1には,必要ならばソース電極5,ドレイン電極6及びコラム配線,その他の配線が形成されていてもよい。 Note that the substrate 1, a source electrode 5, if necessary, the drain electrode 6 and the column wiring, and other wiring may be formed.

【0061】次いで,図4(b)を参照して,基板1 [0061] Next, with reference to FIG. 4 (b), the substrate 1
を,表面に酸化膜9bが形成されたシリコン基板9に絶縁材9aと酸化膜9bとを密着させて加熱し,貼り合わせる。 And the silicon substrate 9 oxide film 9b formed on a surface thereof brought into close contact with the oxide film 9b and an insulating material 9a and heated, bonded. その後,基板1の裏面(紙面の上方)からの平面研削及び研磨により,シリコン基板1及びシリコン基板1表面の絶縁体1bを除去し,半導体層2を表出する。 Then, the surface grinding and polishing from the back surface of the substrate 1 (the plane of the upper), an insulator 1b of the silicon substrate 1 and the silicon substrate 1 is removed, and expose the semiconductor layer 2.

【0062】次いで,図5(c)を参照して,研磨面に第二のゲート絶縁膜11を堆積する。 [0062] Next, with reference to FIG. 5 (c), depositing a second gate insulating film 11 on the polished surface. この第二のゲート絶縁膜11は,第一のゲート絶縁膜14が強誘電体である場合は,必ずしも強誘電体である必要はない。 The second gate insulating film 11, if the first gate insulating film 14 is ferroelectric material, need not necessarily be ferroelectric. 即ち, In other words,
第一及び第二のゲート絶縁膜14,11の両方を強誘電体とするか,又は何れか一方を強誘電体とすればよい。 The first and second or both a ferroelectric gate insulating film 14, 11, or either one may be used as the ferroelectric.

【0063】次いで,図3を参照して,保護膜18を堆積して記憶セルを構成するMFS−FETを完成する。 [0063] Next, with reference to FIG. 3, to complete the MFS-FET constituting the memory cell protective film 18 deposited by.
この後,必要な配線を形成し,またソース電極5,ドレイン電極6及びコラム配線が形成されていない場合はこれらを形成して,強誘電体記憶装置が製造される。 Thereafter, to form the wiring required, also when the source electrode 5, the drain electrode 6 and the column wiring is not formed to form these, ferroelectric memory is manufactured.

【0064】本発明の第三及び第四実施形態例は,チャネル領域とゲート電極間に電圧を印加して書込みを行う第一実施形態例のMFS−FETを用いた強誘電体記憶装置に関する。 Third and fourth embodiment of the [0064] present invention relates to a ferroelectric memory device using MFS-FET of the first embodiment of writing a voltage is applied between the channel region and the gate electrode.

【0065】第三及び第四実施形態例では,図5及び図6を参照して,N×M個のMFS−FET(T 11 [0065] In the third and fourth embodiment, with reference to FIGS. 5 and 6, N × M pieces of MFS-FET (T 11 ~
NM )を基板上に行列状に並べて配置する。 T NM) to be arranged in a matrix on a substrate. これらのM These M
FS−FET(T 11 〜T NM )は,各行毎に設けられたワード線WLにより一行を構成するMFS−FET(T i1 FS-FET (T 11 ~T NM ) is, MFS-FET constituting one row by provided for each row word line WL (T i1
〜T iM :i=1,2,・・,N)のゲート電極が接続され,他方,ワード線WLと直交して各列ごとに設けられたコラム線CLにより一列を構成するMFS−FET ~T iM: i = 1,2, ·· , is connected to the gate electrode of the N), on the other hand, MFS-FET constituting one column by column lines CL provided for each column perpendicular to the word line WL
(T 1j 〜T Nj :j=1,2,・・,M)のチャネル領域が接続される。 (T 1j ~T Nj: j = 1,2, ··, M) a channel region of the are connected. なお,図5及び図6中の矢印はチャネル領域を表している。 Arrows in FIGS. 5 and 6 represent the channel region. MFS−FETは一つの島状の半導体層ごとに形成してもよく,また一列を構成するMFS MFS-FET may be formed for each one of the island-shaped semiconductor layer and constitute a row MFS
−FETを一つの島状の半導体層に設けることもできる。 -FET may be provided on one island-like semiconductor layers.

【0066】データ「1」の書込みは,選択したワード線WLに電源電圧「Vcc」を,選択したコラム線CLにアース電圧「Vss」を印加し,これら選択されたワード線と選択されたコラム線との交叉点に位置するMFS− [0066] writing data "1", column power supply voltage "Vcc" to the selected word line WL, applying a ground voltage "Vss" to the selected column line CL, and selected these selected word line located at the intersectional point between the line MFS-
FETの強誘電体ゲート絶縁膜の分極方向をチャネル領域からゲート電極方向に向けることでなされる。 It is done by directing the polarization direction of the ferroelectric gate insulating film of the FET from the channel region in the gate electrode direction. データ「0」の書込みは,選択したワード線WLにアース電圧「Vss」を,選択したコラム線CLに電源電圧「Vcc」 Writing data "0", the ground voltage "Vss" in the selected word line WL, the power supply voltage to the selected column line CL "Vcc"
を印加することで,選択されたMFS−FETのゲート絶縁膜の分極方向をチャネル領域方向に向けることでなされる。 By applying it is performed by directing the polarization direction of the gate insulating film of the selected MFS-FET in the channel region direction. なお,書込みのためにゲート電圧を電源電圧「Vcc」としたとき,MFS−FETのチャネルとソース及びドレイン間が順方向にバイアスされる。 Incidentally, when the gate voltage as the power supply voltage "Vcc" for writing, between the channels and the source and drain of the MFS-FET is forward biased. このため,書込みの間はビット線をフローテング状態にしてソース及びドレインから半導体層へ流れる電流を阻止することが好ましい。 Therefore, during the writing, it is preferable to block the current flowing from the source and drain to the bit line to the flow proboscis state to the semiconductor layer.

【0067】第三の実施形態例と第四実施形態例とは, [0067] The third embodiment and the fourth embodiment,
読出方法の違いに対応して,EPROMで周知のようにビット線の配置とMFS−FETの接続方法が異なる。 Corresponding to the difference in readout method, known connection arrangement and MFS-FET bit line as in EPROM is different.
読出は,既述したように,EPROMで通常用いられる周知の手法により,ゲート線とビット線とを選択して駆動し,ビット線から読出信号を検出して行う。 Reading, as described above, by well known techniques commonly used in EPROM, and select and drive the gate lines and the bit lines, performed by detecting a read signal from the bit line.

【0068】本発明の第五実施形態例は,上述した第三実施形態例の一例に関する。 Fifth embodiment of [0068] The present invention relates to one example of the third embodiment described above. この実施形態例では,図7 In this exemplary embodiment, FIG. 7
を参照して,先ずSOI基板上に,上面が強誘電体のゲート絶縁膜で覆われた長方形の帯状の形状を有する第一導電型の島状の半導体層2が列の個数だけ平行に配置される。 See, first on a SOI substrate, in parallel the semiconductor layer 2 island-shaped first conductivity type having a covered rectangular strip shape gate insulating film of the upper surface ferroelectric only the number of columns arranged It is. かかる半導体層2は,例えば,SOI基板に強誘電体膜を堆積し,その後半導体層を平行な溝により分離することで形成することができる。 Such semiconductor layer 2, for example, can be formed by depositing a ferroelectric film on the SOI substrate, and then separated by parallel grooves semiconductor layer. 他に,イオン注入又は素子分離帯を形成して絶縁分離することで島状の半導体層2を形成することもできる。 Alternatively, it is also possible to form the semiconductor layer 2 island by isolation form an ion implantation or isolation zone.

【0069】次いで,半導体層2と直交し,互いに平行なワード線WLを形成する。 [0069] Then, perpendicular to the semiconductor layer 2, to form a parallel word lines WL from each other. 次いで,基板全面に半導体層2及びワード線WLを覆いレジストを塗布し,そのレジストに半導体層2を幅方向に2分する開口を設ける。 Then, the resist covers the semiconductor layer 2 and the word line WL is applied to the entire surface of the substrate, an opening for 2 minutes semiconductor layer 2 in the width direction of the resist.
なお,この開口部と重なる半導体層2は,トランジスタ形成領域72となる。 Note that the semiconductor layer 2 which overlaps with the opening, the transistor forming region 72. この開口部に表出するワード線W Word lines W that exposed in the opening
L及びこのレジストをマスクとして,不純物をイオン注入し,この開口内のワード線WLの間に表出する第一導電型の半導体層2を第二導電型領域75に変換する。 As L and the mask of the resist, the impurity ions are implanted to convert the semiconductor layer 2 of a first conductivity type exposed between the word lines WL in the opening in the second conductivity type regions 75. その結果,ワード線WLをゲート電極,その直下の半導体層2を第一導電型のチャネル領域2aとし,かつ第二導電型領域75をソース領域2b及びドレイン領域2cとするMFS−FETが形成される。 As a result, the word line WL of the gate electrode, the semiconductor layer 2 immediately below the first conductivity type channel region 2a, and MFS-FET of the second conductivity type regions 75 and the source region 2b and the drain region 2c is formed that. なお,レジストマスクに覆われた半導体層2を2分した残りの部分は第一導電型領域73をなし,同一導電型のチャネルに電気的に接続する。 Incidentally, the remaining portion of the semiconductor layer 2 covered with the resist mask 2 minutes without the first conductivity type region 73, electrically connected to the same conductivity type channel.

【0070】次いで,レジストを除去し,基板全面に, [0070] Then, the resist is removed, the entire surface of the substrate,
例えばシリコン酸化膜からなる層間絶縁膜を堆積し,その層間絶縁膜にそれぞれ第一導電型領域73,ソース領域2b及びドレイン領域2cに接続するためのコンタクトホール7a,5a,6aを開設する。 For example an interlayer insulating film made of a silicon oxide film is deposited, the first conductivity type region 73 respectively to the interlayer insulating film, for connecting to the source region 2b and the drain region 2c contact hole 7a, 5a, to open a 6a. このソース領域2b及びドレイン領域2cに接続するためのコンタクトホール5a,6aは,第二導電型領域75を交互に一つ置きに接続するように設けられる。 A contact hole 5a for connecting to the source region 2b and the drain region 2c, 6a is provided so as to connect the second conductivity type region 75 every other alternately. 次いで,層間絶縁膜上に,コンタクトホール7aを通して第一導電型領域に接続するコラム線CL,コンタクトホール5aを通してソース領域2bを構成する第二導電型領域に接続するビット線BL 1 ,及びコンタクトホール5aを通してドレイン領域2cを構成する第二導電型領域に接続するビット線BL Then, an interlayer on the insulating film, the bit line BL 1, and a contact hole for connecting the second conductivity type region constituting the source region 2b through the column line CL, a contact hole 5a for connecting to the first conductivity type region through the contact hole 7a bit line BL to be connected to the second conductivity type region constituting the drain region 2c through 5a 2を形成する。 To form a 2. なお,コラム線CL及びビット線BL 1 ,BL 2は半導体層2上に配置することで,配線のための面積の増加を,コラム線CLによる増加に抑えることができる。 Incidentally, the column line CL and the bit lines BL 1, BL 2 is by placing on the semiconductor layer 2, an increase in the area for wiring can be suppressed to increase due to the column line CL.

【0071】さらに,周辺回路を通常のPROMと同様の製造工程により形成することで,強誘電体記憶装置が製造される。 [0071] Further, by forming the peripheral circuit by conventional PROM manufacturing step similar to the ferroelectric memory device is manufactured. 本実施形態例では,トランジスタを構成しない部分は,半導体層2を分離する部分と第一導電型領域73のみであるから,トランジスタを高密度に配した記憶装置とすることが容易である。 In the present embodiment, portions not constituting the transistor, since a portion separating the semiconductor layer 2 and the only first-conductivity-type region 73, it is easy to a storage device which arranged transistors in high density. また,絶縁分離は一つの半導体層2を帯状に分離すれば足りるから製造が容易である。 The insulating separation is easy to manufacture because it is sufficient to separate the one semiconductor layer 2 in a strip shape.

【0072】上記の第五実施形態例において,コラム線CLとして特別の配線を設けなくてもよい。 [0072] In a fifth embodiment described above may not be provided a special wiring as a column line CL. このとき, At this time,
一つの半導体層2内に形成された全てのMFS−FET All MFS-FET formed on a single semiconductor layer 2
のチャネル領域2aとオーミックに接続している第一導電型領域73を,コラム線として用いる。 Of the first conductivity type regions 73 are connected to the channel region 2a and the ohmic used as a column line. これにより, As a result,
コンタクトホール7a形成が不要となるから,第一導電型領域73の幅を狭くすることができ,面積をより小さくすることができる。 Since the contact hole 7a formed is not necessary, it is possible to narrow the width of the first conductivity type region 73, it is possible to further reduce the area.

【0073】本発明の第六実施形態例は,既述した第四実施形態例の一例に関し,既述の第一実施形態例のMF Sixth embodiment of [0073] The present invention relates to an example of the fourth embodiment that has been described above, MF of the first embodiment described above
S−FETを記憶素子とした例に関する。 Relates to an example in which the S-FET and the storage element. 本実施形態例では,図8を参照して,先ずSOI基板上に,第五実施例と同様に,上面が強誘電体のゲート絶縁膜で覆われた長方形の帯状の形状を有する第一導電型の島状の半導体層2を列の個数だけ平行に配置する。 In the present embodiment, with reference to FIG. 8, first, on the SOI substrate, like the fifth embodiment, the first conductive having a rectangular strip shape that has been covered with the gate insulating film of the upper surface ferroelectric the island-shaped semiconductor layer 2 of the type just the number of columns arranged in parallel. 次いで,ワード線WL,コラム線CL,トランジスタ形成領域72,第一導電型領域73,並びにソース領域2b及びドレイン領域2cとなる第二導電型領域75を,第五実施例と同様に形成する。 Then, the word line WL, the column line CL, transistor forming region 72, the first conductivity type region 73, and a second conductivity type regions 75 serving as the source region 2b and the drain region 2c, formed in the same manner as in the fifth embodiment. この実施例では,ビット線BLは列の端部に位置する第二導電型領域75と周辺回路を接続する配線として形成され,トランジスタが行列状に配置された記憶部内には延在しない。 In this embodiment, the bit line BL is formed as a wiring for connecting the second conductivity type region 75 and a peripheral circuit located at the end of the column, it does not extend into the storage portion of the transistor are arranged in a matrix. 従って,配線密度が低くなり製造が容易になる。 Therefore, wiring density is produced is facilitated lowered. なお,本実施形態例についても,第一導電型領域73をカラム線として代用し,記憶部の面積を縮小することができる。 Here, also for this embodiment, it is possible to the first conductivity type region 73 substitutes a column line, to reduce the area of ​​the storage unit. この場合,記憶部内の配線はワード線WLのみとなり,製造は一層容易になる。 In this case, the wiring in the storage unit is only the word line WL, and production becomes easier.

【0074】本発明の第七実施形態例は,第二実施形態例に係る2重ゲートを有するMFS−FETを記憶素子として用い,第三実施形態例と同様の回路構成を有する強誘電体記憶装置に関する。 Seventh embodiment of the [0074] present invention uses the MFS-FET having a double gate according to the second embodiment as a storage element, a ferroelectric memory having the same circuit configuration as the third embodiment apparatus on. なお,本実施形態例は,第三実施形態例とは書込み時にチャネル領域には電圧を印加せず,代わりにチャネルを挟む2つのゲート電極間に書込み電圧を印加する点が異なる。 The present embodiment differs from the third embodiment no voltage is applied to the channel region at the time of writing, the point of applying a write voltage between the two gate electrodes sandwiching the channel instead different.

【0075】図9を参照して,絶縁体膜を有するシリコン基板上に,互いに平行なワード線WLと,そのワード線WL上にシリコン酸化膜からなるゲート絶縁膜を介在させて第一導電型の半導体層2が設けられる。 [0075] With reference to FIG. 9, on a silicon substrate having an insulation film, parallel to the word lines WL from each other, the first conductivity type by a gate insulating film made of a silicon oxide film on the word line WL the semiconductor layer 2 is provided for. 半導体層2はワード線WLに直交する長方形の帯状の形状を有し,記憶部の列の個数だけ平行に設けられる。 The semiconductor layer 2 has a rectangular strip shape perpendicular to the word line WL, and is provided in parallel by the number of columns in the memory unit. ワード線WLは,半導体層2と交叉する部分が第一のゲート電極となる。 Word lines WL, the portion intersecting with the semiconductor layer 2 becomes the first gate electrode. ワード線と半導体層2とが交叉する部分には, The portion where word lines and the semiconductor layer 2 are crossing,
この第一のゲート電極上の半導体層2の部分を第一導電型のチャネル領域2aとし,チャネル領域2aの外側の半導体層2の部分を第二導電型領域75からなるソース領域2b及びドレイン領域2cとするMFS−FETが形成されている。 The portion of the semiconductor layer 2 on the first gate electrode and the first conductivity type channel region 2a, a source region 2b and the drain region becomes the outer portion of the semiconductor layer 2 in the channel region 2a from the second conductivity type regions 75 MFS-FET to 2c. かかるMFS−FETは,第二実施形態例で説明した方法により製造される。 Such MFS-FET is prepared by the method described in the second embodiment. なお,ここではコラム線CL及びビット線BL 1 ,BL 2は,半導体層2と基板との間には設けない。 Here, the column lines CL and the bit lines BL 1, BL 2 is not provided between the semiconductor layer 2 and the substrate.

【0076】次いで,基板表面を平坦に研磨して,半導体層2を表出し,その上に強誘電体ゲート絶縁膜を堆積する。 [0076] Then, the substrate surface is polished flat, the semiconductor layer 2 out table, depositing a ferroelectric gate insulating film thereon. 次いで,強誘電体ゲート絶縁膜上に第一のゲート電極13と重なる第二のゲート電極12,及び一つの半導体層2上に形成される第二のゲート電極12を接続し半導体層2に沿って延在するコラム線CLを形成する。 Then, connect the second gate electrode 12 formed on the second gate electrode 12, and one on the semiconductor layer 2 which overlaps with the first gate electrode 13 to the ferroelectric gate insulating film along the semiconductor layer 2 extending Te to form a column line CL.
なお,コラム線CLは,半導体層2の外側に配置してもよく,また次に説明するビット線の形成と同時に,層間絶縁膜を介在して半導体層2上に配置してもよい。 Incidentally, the column line CL, may be placed on the outside of the semiconductor layer 2, also then simultaneously with the formation of the bit lines to be described, may be disposed on the semiconductor layer 2 by interposing the interlayer insulating film.

【0077】次いで,層間絶縁膜を堆積し,その上にビット線BL 1 ,BL 2を形成する。 [0077] Then, an interlayer insulating film is deposited to form the bit lines BL 1, BL 2 thereon. このビット線は,コンタクトホール7a及び6aを通して,ソース領域b及びドレイン領域2cを構成する第二導電型領域75を一つ飛びに接続する。 The bit line through the contact hole 7a and 6a, connecting the second conductivity type region 75 constituting the source region b and the drain region 2c to fly one. 以下,周辺回路及びその他の配線を形成して,強誘電体装置が製造される。 Hereinafter, to form a peripheral circuit and other wiring, the ferroelectric device is manufactured.

【0078】本実施形態例では,半導体層2を2分してチャネルにオーミック接続する第一導電型領域を形成する必要がなく,イオン注入用マスクが簡単又は不要となる。 [0078] In this example embodiment, the semiconductor layer 2 2 minutes and there is no need to form a first conductivity type region ohmically connected to the channel, an ion implantation mask is simplified or unnecessary. また,上記の説明では半導体層2は記憶部の列ごとに分割して形成されたが,半導体層2を分割せず一個の半導体層に記憶部に含まれる全てのMFS−FETを形成することもできる。 Further, the semiconductor layer 2 in the above description has been formed by dividing each column of the storage unit, to form all of the MFS-FET included in the storage unit to one of the semiconductor layers without splitting the semiconductor layer 2 It can also be. これにより製造が一層容易になる。 Thus manufacturing becomes easier. 但し,トランジスタ形成領域72を帯状に画定するイオン注入用マスクは必要である。 However, the ion implantation mask to define the transistor forming region 72 in a band shape is required.

【0079】本発明の第八実施形態は,第二実施形態例に係る2重ゲートを有するMFS−FETを記憶素子として用い,第四実施形態例と同様の回路を構成した強誘電体記憶装置に関する。 [0079] eighth embodiment of the present invention uses the MFS-FET having a double gate according to the second embodiment as a storage element, a ferroelectric memory device in which a circuit similar to the fourth embodiment on. なお,本実施形態例は,第四実施形態例とは書込み時にチャネル領域には電圧を印加せず,代わりにチャネルを挟む2つのゲート電極間に書込み電圧を印加する点が異なる。 The present embodiment differs from the fourth embodiment no voltage is applied to the channel region at the time of writing, the point of applying a write voltage between the two gate electrodes sandwiching the channel instead different.

【0080】本実施形態例のMFS−FETを行列状に配した記憶部は,図10を参照して,ビット線BL 1 [0080] The storage section provided with MFS-FET in a matrix of the present embodiment, referring to FIG. 10, the bit lines BL 1,
BL 2を除き第七実施形態例と同様の構造を有する。 It has the same structure as the seventh embodiment except for the BL 2. 本実施形態例では,MFS−FETは,第六実施形態例と同様に隣接するFETの一方のソース及び他方のドレインが共通の第二導電型領域75に形成されるように配置される。 In the present embodiment, MFS-FET is arranged to one of the source and the other drain of the FET adjacent similarly to the sixth embodiment is formed in a common second conductivity type regions 75. また,最外側のソース領域及びドレイン領域にビット線が接続する点も同様である。 The bit line to the source region and the drain region of the outermost is the same point of connection.

【0081】本実施形態例では,記憶部内部にビット線を形成する必要がないので,高密度の記憶素子を容易に製造することができる。 [0081] In this embodiment, it is not necessary to form a bit line in an internal storage unit, it is possible to easily produce a high density of storage elements. なお,半導体層2を分割せずトランジスタ形成領域72を帯状に形成することもできる。 It is also possible to form a transistor forming region 72 without dividing the semiconductor layer 2 in a strip shape.

【0082】 [0082]

【発明の効果】上述したように,本発明によれば,一本のワード線にゲート電極が接続するMFS−FETは必ず互いにチャネル領域が絶縁分離されるので,一個のM [Effect of the Invention] As described above, according to the present invention, since the MFS-FET is always channel region to each other where the gate electrode is connected to one word line are insulated and separated, one of M
FS−FETのみ書込み消去をすることができる。 Only FS-FET can be a write erase. また,二重ゲート構造のMFS−FETを記憶素子とすることで,チャネルの電圧に依存することなく2つのゲートを選択して一個のMFS−FETのみ書込み消去をすくことができる。 Also, double the MFS-FET gate structure by a memory element, it is possible to comb the only writing erasing one of MFS-FET by selecting two gate without depending on voltage of the channel. 従って,,行列状に配置されたMFS Thus arranged in ,, matrix MFS
−FETの一個を選択して書き換えることができる強誘電体記憶装置を提供することができる。 It is possible to provide a ferroelectric memory device can be rewritten one selected and the -FET.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第一実施形態例FET構造図 First embodiment FET structure diagram of the present invention; FIG

【図2】 本発明の第一実施形態例断面製造工程図 [2] First embodiment sectional manufacturing process diagram of the present invention

【図3】 本発明の第二実施形態例FET断面図 Second embodiment FET cross-sectional view of the present invention; FIG

【図4】 本発明の第二実施形態例断面製造工程図 Second embodiment sectional manufacturing process diagram of the present invention; FIG

【図5】 本発明の第三実施形態例配線図 [5] Third Embodiment Example wiring diagram of the present invention

【図6】 本発明の第四実施形態例配線図 [6] Fourth embodiment the wiring diagram of the present invention

【図7】 本発明の第五実施形態例平面図 [7] Fifth embodiment a plan view of the present invention

【図8】 本発明の第六実施形態例平面図 [8] Sixth embodiment a plan view of the present invention

【図9】 本発明の第七実施形態例平面図 [9] Seventh embodiment a plan view of the present invention

【図10】 本発明の第八実施形態例平面図 [10] Eighth embodiment a plan view of the present invention

【符号の説明】 DESCRIPTION OF SYMBOLS

1,10 基板 1a シリコン基板 1b,9a 絶縁体 2 半導体層 2a チャネル領域 2b ソース領域 2c ドレイン領域 2d チャネル接続領域 3 ゲート絶縁膜 4 ゲート電極 5 ソース電極 5a,6a コンタクトホール 6 ドレイン電極 7,CL コラム線 8 層間絶縁膜 9b 酸化膜 11 第二のゲート絶縁膜 12 第二のゲート電極 13 第一のゲート電極 14 第一のゲート絶縁膜 18 保護膜 21 レジスト 21a 開口 71 セル 72 トランジスタ形成領域 73 第一導電型領域 75 第二導電型領域 BL,BL 1 ,BL 2ビット線 WL ワード線 T 11 〜T 42トランジスタ 1,10 substrate 1a silicon substrate 1b, 9a insulator 2 semiconductor layer 2a channel region 2b source region 2c drain region 2d channel connection region third gate insulating film 4 gate electrode 5 source electrode 5a, 6a contact hole 6 drain electrode 7, CL column line 8 interlayer insulating film 9b oxide film 11 and the second gate insulating film 12 second gate electrode 13 first gate electrode 14 first gate insulating film 18 protective film 21 resist 21a opening 71 cell 72 transistor forming region 73 first conductivity type region 75 the second conductivity type region BL, BL 1, BL 2 bit lines WL the word line T 11 through T 42 transistor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI H01L 29/786 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 6 identification symbol FI H01L 29/786

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該トランジスタのゲート電極とチャネル領域間に印加した電圧により該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,該トランジスタは,主面が絶縁体からなる基板の該主面上に設けられた島状の半導体層に形成されたことを特徴とする強誘電体記憶装置。 1. A field effect transistor having a ferroelectric gate insulating film as a storage element, by reversing the polarization direction of the ferroelectric gate insulating film by a voltage applied between the gate electrode and the channel region of the transistor data in the ferroelectric memory device for writing or erasing, the transistor is a ferroelectric, characterized in that the main surface is formed in an island-shaped semiconductor layer provided on the major surface of the substrate made of an insulating material Storage device.
  2. 【請求項2】 請求項1記載の強誘電体記憶装置において,該基板上に該トランジスタが行列状に配置された記憶部と,該記憶部の一行を構成する該トランジスタのゲート電極に接続され,各行毎に設けられたワード線と, 2. A ferroelectric memory device according to claim 1 wherein, is connected to the storage unit in which the transistors on the substrate are arranged in a matrix, the gate electrode of the transistor constituting the row of the storage unit a word line provided for each row,
    該記憶部の一列を構成する該トランジスタのソース領域に接続され,各列毎に設けられた第一のビット線と,該記憶部の一列を構成する該トランジスタのドレイン領域に接続され,各列毎に設けられた第二のビット線と,該記憶部の一列を構成する該トランジスタのチャネル領域に接続され,各列毎に設けられたコラム線と,選択された該ワード線を駆動するワード線駆動回路と,選択された列に設けられた該第一及び第二のビット線を駆動し, It is connected to the source region of the transistor constituting a row of the storage unit, a first bit line provided for each column is connected to the drain region of the transistor constituting a row of the storage unit, each column second bit lines are connected to the channel region of the transistor constituting a row of the storage unit, a column line provided for each column, the word for driving the word line selected provided for each and line driving circuit, the first and second bit lines provided in the selected column is driven,
    該第一及び第二のビット線間の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線に電圧を印加するコラム線駆動回路とを有することを特徴とする強誘電体記憶装置。 Ferroelectric, characterized in that it comprises a bit line driving detection circuit for detecting the presence or absence of conduction between said first and second bit lines, and a column line driving circuit for applying a voltage to the column lines selected Storage device.
  3. 【請求項3】 請求項1記載の強誘電体記憶装置において,該基板上に該トランジスタを行列状に配置した記憶部と,該記憶部の一行を構成する該トランジスタのゲート電極を接続し,各行毎に設けられたワード線と,該記憶部の一列を構成する該トランジスタを直列接続する, 3. A ferroelectric memory device according to claim 1, wherein, to connect a storage unit on the substrate placed the transistors in a matrix, the gate electrode of the transistor constituting the row of the storage unit, and word lines provided for each row, are connected in series to the transistors constituting the one row of the memory unit,
    各列毎に設けられたビット線と,該記憶部の一列を構成する該トランジスタのチャネル領域を接続し,各列毎に設けられたコラム線と,選択された該ワード線を駆動するワード線駆動回路と,選択された該ビット線を駆動し,該ビット線両端間の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線に電圧を印加するコラム線駆動回路とを有することを特徴とする強誘電体記憶装置。 A bit line provided for each column, the word line connected to the channel region of the transistor, for driving the column line provided for each column, the word line selected for constituting a row of the storage unit a drive circuit to drive the bit line selected, the bit line drive detection circuit for detecting the presence or absence of conduction between the bit lines at both ends, and a column line driving circuit for applying a voltage to the column lines selected the ferroelectric memory device characterized in that it has.
  4. 【請求項4】 強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該トランジスタのゲート電極とチャネル領域間に印加した電圧により該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,主面が絶縁体からなる基板の該主面上に設けられ,互いに平行に並設された複数の帯状の半導体層と,複数の該半導体層を横断して該基板上に設けられた互いに平行な複数のワード線と,該半導体層又は該半導体層に沿って帯状に延在する該半導体層の一部領域からなり,該ワード線直下を第一導電型の領域からなる該チャネル領域とし,該ワード線の外側を第二導電型領域からなる該トランジスタのソース領域及びドレイン領域とするトランジスタ形成領域と,一つの該トランジ 4. A field effect transistor having a ferroelectric gate insulating film as a storage element, by reversing the polarization direction of the ferroelectric gate insulating film by a voltage applied between the gate electrode and the channel region of the transistor data in the ferroelectric memory device for writing or erasing, the main surface is provided on the major surface of the substrate made of an insulating material, a plurality of strip-shaped semiconductor layer which are arranged in parallel to each other, a plurality of said semiconductor layer a plurality of word lines parallel to each other provided on the substrate across, made from a part region of the semiconductor layer extending in a band shape along the semiconductor layer or the semiconductor layer, immediately below the word line first and the channel region made of one conductivity type region, the transistor forming region and the source region and the drain region of the transistor comprising the outside of the word line from the second conductivity type region, one of the transitional スタ形成領域内に形成された該第二導電型領域を一つ飛びに接続する第一のビット線と, A first bit line connected to fly one said second conductivity type region formed in static formation region,
    一つの該トランジスタ形成領域内に形成された該第二導電型領域のうち,該第一のビット線に接続された該第二導電型領域を除く残りの該第二導電型領域を接続する第二のビット線と,該半導体層に沿って併設され,一つの該トランジスタ形成領域内に形成された該チャネル領域と接続するコラム線と,選択された該ワード線を駆動するワード線駆動回路と,選択された列に設けられた該第一及び第二のビット線を駆動し,該第一及び第二のビット線間の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線に電圧を印加するコラム線駆動回路とを有することを特徴とする強誘電体記憶装置。 Of one of the transistor forming region said second conductivity type formed in the region, the connecting remainder of the second conductivity type region excluding said second conductivity type region which is connected to said first bit line and second bit lines, juxtaposed along the semiconductor layer, and the column line connected to one of said transistor forming region formed the channel region in a word line drive circuit for driving the word line selected to drive the first and second bit lines provided in the selected column, the bit line drive detection circuit for detecting the presence or absence of conduction between said first and second bit lines, the selected said ferroelectric memory device characterized by having a column line driving circuit for applying a voltage to the column line.
  5. 【請求項5】 強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該トランジスタのゲート電極とチャネル領域間に印加した電圧により該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,主面が絶縁体からなる基板の該主面上に設けられ,互いに平行に並設された複数の帯状の半導体層と,複数の該半導体層を横断して該基板上に設けられた互いに平行な複数のワード線と,該半導体層又は該半導体層に沿って帯状に延在する該半導体層の一部領域からなり,かつ該ワード線直下を第一導電型の領域からなる該チャネル領域とし,該ワード線の外側を第二導電型領域からなる該トランジスタのソース領域及びドレイン領域とするトランジスタ形成領域と,該トランジス 5. The field effect transistor having a ferroelectric gate insulating film as a storage element, by reversing the polarization direction of the ferroelectric gate insulating film by a voltage applied between the gate electrode and the channel region of the transistor data in the ferroelectric memory device for writing or erasing, the main surface is provided on the major surface of the substrate made of an insulating material, a plurality of strip-shaped semiconductor layer which are arranged in parallel to each other, a plurality of said semiconductor layer a plurality of word lines parallel to each other provided on the substrate across, made from a part region of the semiconductor layer extending in a band shape along the semiconductor layer or the semiconductor layer, and immediately below the word line and said channel region comprising a region of the first conductivity type, a transistor forming region and the source region and the drain region of the transistor comprising the outside of the word line from the second conductivity type region, said transistor タ形成領域内に形成された該第二導電型領域のうち最外側の領域に接続するビット線と,該半導体層に沿って併設され,一つの該トランジスタ形成領域内に形成された該チャネル領域と接続するコラム線と,選択された該ワード線を駆動するワード線駆動回路と,選択されたビット線を駆動し,該ビット線両端間の導通の有無を検出するビット線駆動検出回路と,選択されたコラム線に電圧を印加するコラム線駆動回路とを有することを特徴とする強誘電体記憶装置。 A bit line connected to the outermost region of said second conductivity type region formed in data formation region, the semiconductor layer in juxtaposed along one of the transistors forming the channel region formed in a region a column line connected to a word line drive circuit for driving the word line selected to drive the selected bit line, the bit line drive detection circuit for detecting the presence or absence of conduction between the bit lines at both ends, ferroelectric memory device characterized by having a column line driving circuit for applying a voltage to the selected column line.
  6. 【請求項6】 請求項4又は5記載の強誘電体記憶装置において,該コラム線は,該トランジスタ形成領域に沿って延在する該半導体層の一部領域からなり,一つの該トランジスタ形成領域内に形成された該チャネル領域と接続する第一導電型領域からなることを特徴とする強誘電体記憶装置。 6. A ferroelectric memory device according to claim 4 or 5, wherein said column line is made a partial region of the semiconductor layer extending along the transistor forming region, one of said transistor formation region ferroelectric memory device, comprising the first conductivity type region connecting the formed said channel region within.
  7. 【請求項7】 強誘電体ゲート絶縁膜を有する電界効果トランジスタを記憶素子とし,該強誘電体ゲート絶縁膜の分極方向を反転させてデータを書込み又は消去する強誘電体記憶装置において,該トランジスタのチャネル領域,ソース領域及びドレイン領域は,主面が絶縁体からなる基板の該主面上に設けられた島状の半導体層に形成され,該トランジスタは,該半導体層の上下に,それぞれ第一及び第二のゲート絶縁膜を介在させて設けられた第一及び第二のゲート電極を有し,該第一及び該二のゲート絶縁膜の少なくとも一方は該強誘電体ゲート絶縁膜であり,該強誘電体ゲート絶縁膜の分極方向の反転を, 7. The field effect transistor having a ferroelectric gate insulating film as a storage element, in the ferroelectric memory device is inverted writing or erasing data the polarization direction of the ferroelectric gate insulating film, the transistor the channel region, the source and drain regions, the main surface is formed in an island-shaped semiconductor layer provided on the major surface of the substrate made of an insulating material, said transistor, and below the said semiconductor layer, the respective have first and second gate electrode provided with intervening first and second gate insulating film, at least one of said first and said second gate insulating film be a ferroelectric gate insulating film , inversion of the polarization direction of the ferroelectric gate insulating film,
    該第一のゲート電極と該第二のゲート電極との間に電圧を印加して行うことを特徴とする強誘電体記憶装置。 Ferroelectric memory device which is characterized in that by applying a voltage between said first gate electrode and said second gate electrode.
  8. 【請求項8】 請求項2又は3記載の強誘電体記憶装置において,該トランジスタは,請求項1記載の強誘電記憶装置に用いられたトランジスタに代えて請求項6記載の強誘電体記憶装置に用いられたトランジスタからなり,該ワード線は,第一のゲート電極と接続し,該コラム線は,該チャネル領域に代えて該第二のゲート電極と接続することを特徴とする強誘電体記憶装置。 8. The ferroelectric memory device according to claim 2 or 3, wherein the transistor is a ferroelectric memory device according to claim 6, wherein in place of the transistors used in the ferroelectric memory device according to claim 1, wherein consists transistor used in, the word line is connected to the first gate electrode, the column lines, ferroelectric, characterized in that connected to said second gate electrode in place of the channel region Storage device.
  9. 【請求項9】 請求項7記載の強誘電体記憶装置において,該基板の該主面上に,互いに平行に並設された複数の帯状の該半導体層と,複数の該半導体層を横断して該基板上に設けられ,該トランジスタの該第一のゲート電極をなす互いに平行な複数のワード線と,該半導体層又は該半導体層に沿って帯状に延在する該半導体層の一部領域からなり,該ワード線直下を第一導電型の領域からなる該チャネル領域とし,該ワード線の外側を第二導電型領域からなる該トランジスタのソース領域及びドレイン領域とするトランジスタ形成領域と,一つの該トランジスタ形成領域内に形成された該第二導電型領域を一つ飛びに接続する第一のビット線と,該第一のビット線に接続された該第二導電型領域を除く残りの該第二導電型領域を接続する第二 9. The ferroelectric memory device according to claim 7, wherein, on the major surface of the substrate, and traverses a plurality of strip of said semiconductor layer which are arranged in parallel to each other, a plurality of said semiconductor layer Te is provided on the substrate, a plurality of word lines parallel to each other forming the said first gate electrode of the transistor, a portion of the semiconductor layer extending in a band shape along the semiconductor layer or the semiconductor layer region consists, as said channel region comprising a direct said word lines from the region of the first conductivity type, a transistor forming region and the source region and the drain region of the transistor comprising the outside of the word line from the second conductivity type region, one one of the first bit line connected to fly one said transistors forming said second conductivity type region formed in the region, the remaining except for said second conductivity type region which is connected to said first bit line second connecting said second conductivity type region のビット線と,該半導体層に沿って併設され,一つの該トランジスタ形成領域内に形成された該第二のゲート電極と接続するコラム線と,選択された該ワード線を駆動するワード線駆動回路と,選択された列に設けられた該第一及び第二のビット線を駆動し, And bit lines, juxtaposed along the semiconductor layer, the word line drive that drives the column line connected to one of said transistor forming region said second gate electrode formed in, the word line selected and the drive circuit and the first and second bit lines provided in the selected column,
    該第一及び第二のビット線の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線に電圧を印加するコラム線駆動回路とを有することを特徴とする強誘電体記憶装置。 A bit line driving detection circuit for detecting the presence or absence of conduction of said first and second bit lines, the ferroelectric memory characterized by having a column line driving circuit for applying a voltage to the column lines selected apparatus.
  10. 【請求項10】 請求項7記載の強誘電体記憶装置において,該基板の該主面上に互いに平行に配置された複数の帯状の半導体層と,複数の該半導体層を横断して該基板上に設けられ,該トランジスタの第一のゲート電極をなす互いに平行な複数のワード線と,該半導体層又は該半導体層に沿って帯状に延在する該半導体層の一部領域からなり,かつ該ワード線直下を第一導電型の領域からなる該チャネル領域とし,該ワード線の外側を第二導電型領域からなる該トランジスタの該ソース領域及び該ドレイン領域とするトランジスタ形成領域と,該トランジスタ形成領域内に形成された該第二導電型領域のうち最外側の領域に接続するビット線と,該半導体層に沿って併設され,一つの該トランジスタ形成領域内に形成された該第二のゲート電 10. A ferroelectric memory device according to claim 7, wherein a plurality of strip-shaped semiconductor layer are arranged parallel to each other on the major surface of the substrate, across multiple of said semiconductor layer substrate provided in the upper, made from a part region of the first plurality of word lines parallel to each other forming a gate electrode of said semiconductor layer extending in a band shape along the semiconductor layer or the semiconductor layer of the transistor, and and said channel region comprising a direct said word lines from the region of the first conductivity type, a transistor forming region and said source region and said drain region of the transistor comprising the outside of the word line from the second conductivity type region, the transistor a bit line connected to the outermost region of the formed forming region said second conductivity type region, juxtaposed along the semiconductor layer, one of said transistor forming region said second formed in gate electrode 極と接続するコラム線と,選択された該ワード線を駆動するワード線駆動回路と,選択された該ビット線を駆動し,該ビット線の導通の有無を検出するビット線駆動検出回路と,選択された該コラム線に電圧を印加するコラム線駆動回路とを有することを特徴とする強誘電体記憶装置。 A column line plugged in pole, a word line drive circuit for driving the word line selected to drive the bit line selected, the bit line drive detection circuit for detecting the presence or absence of conduction of said bit lines, ferroelectric memory device characterized by having a column line driving circuit for applying a voltage to a selected said column line.
  11. 【請求項11】 請求項9又は10記載の強誘電体記憶装置において,該半導体層は,島状の該半導体層に代えて基板上に形成された半導体層からなり,該トランジスタ形成領域は,該半導体層内に平行に並設された帯状の領域からなることを特徴とする強誘電体記憶装置。 11. A ferroelectric memory device according to claim 9 or 10, wherein the semiconductor layer is made of a semiconductor layer formed on a substrate in place of the islands of the semiconductor layer, the transistor formation region, the ferroelectric memory device characterized by comprising the parallel juxtaposed strip regions in the semiconductor layer.
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