JPH0982891A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH0982891A
JPH0982891A JP23560695A JP23560695A JPH0982891A JP H0982891 A JPH0982891 A JP H0982891A JP 23560695 A JP23560695 A JP 23560695A JP 23560695 A JP23560695 A JP 23560695A JP H0982891 A JPH0982891 A JP H0982891A
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gate electrode
semiconductor device
formed
film
insulating film
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JP23560695A
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Japanese (ja)
Inventor
Tatsuya Oguro
Tamashiro Ono
Masanobu Saito
Takashi Yoshitomi
富 崇 吉
黒 達 也 大
野 瑞 城 小
藤 雅 伸 斎
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device, wherein the semiconductor device can be lessened in manufacturing cost, a substrate is not overetched, and a ground layer is not damaged as much as possible. SOLUTION: A semiconductor device is equipped with a FET provided with a side wall insulating film 8a formed on the side of a gate electrode provided onto a semiconductor substrate 2, a resistive element 6 formed on the semiconductor substrate 2, and a protective film 8b formed on the same layer with the side wall insulating film 8a covering the resistive element 6.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は抵抗素子とFETとを有する半導体装置及びその製造方法に関する。 The present invention relates to relates to a semiconductor device having a resistor element and a FET.

【0002】 [0002]

【従来の技術】一般にMOSFETの電流駆動能力を向上させるためにソース・ドレイン領域およびポリシリコンゲート電極にサリサイド工程が行われる。 BACKGROUND ART Generally, MOSFET source and drain regions and the polysilicon gate electrode to the salicide process in order to improve the current drive capability of the are performed. このようなMOSFETと、抵抗素子とを有する半導体装置を製造する場合には、サリサイド工程を行う際に、抵抗素子がサリサイド化されて抵抗値が下がるのを防止するために保護膜が必要であった。 And such MOSFET, in the case of manufacturing a semiconductor device having a resistance element, when performing salicide process, the resistance element is a required protective layer to prevent the resistance value is salicidation drops It was. これを図4を参照して説明する。 This will be explained with reference to FIG.

【0003】図4は従来の半導体装置の製造工程断面図である。 [0003] FIG. 4 is a cross sectional view of a manufacturing process of a conventional semiconductor device. まず、図4(a)に示すように半導体基板2上に素子分離酸化膜3を、例えばLOCOS(Local oxid First, an element isolation oxide film 3 on the semiconductor substrate 2 as shown in FIG. 4 (a), for example, LOCOS (Local oxid
ization of silicon)法を用いて素子分離酸化膜3を形成した後、ゲート絶縁膜4および多結晶シリコン膜5を順次形成し、パターニングすることによって素子領域上にはゲート絶縁膜4および多結晶シリコン膜5からなるゲート電極を形成するとともに素子分離領域上に多結晶シリコンからなる抵抗素子6を形成する。 After forming an isolation oxide film 3 by using ization of Silicon) method, sequentially forming a gate insulating film 4 and the polycrystalline silicon film 5, a gate insulating film 4 and the polycrystalline silicon on the device region by patterning forming a resistive element 6 made of polycrystalline silicon on the isolation region to form a gate electrode made of film 5. 続いて図4 Followed by Figure 4
(a)に示すようにゲート電極をマスクにして素子領域にイオン注入することによって比較的浅くて濃度が低いソース・ドレイン拡散層7を形成する。 Relatively shallow concentration by ion-implanting the element region using the gate electrode as a mask as shown in (a) forming a low source-drain diffusion layers 7.

【0004】次に図4(b)に示すように、例えばSi [0004] Next, as shown in FIG. 4 (b), for example, Si
またはSi からなる絶縁膜を基板全面に堆積し、異方性エッチング(例えばRIE法)を用いてパターニングすることによってゲート電極5および抵抗素子6の側面に各々側壁40を形成する。 The O 2 or Si 3 N of four insulating film is deposited on the entire surface of the substrate, each forming a side wall 40 on the sides of the gate electrode 5 and a resistance element 6 by patterning using an anisotropic etching (e.g., RIE method) . 続いて図4(b) Followed by Figure 4 (b)
に示すようにこの側壁40をマスクにして素子領域にイオン注入することによって拡散層7よりも深くて濃度が高い、ソース・ドレイン拡散層10を形成する。 Deep and density than the diffusion layer 7 by ion implantation in the device region by the sidewalls 40 as a mask as shown in high to form source-drain diffusion layer 10.

【0005】次に、図4(c)に示すように全面に例えばSiO またはSi からなる絶縁膜45を全面に堆積した後、図4(d)に示すように上記絶縁膜45 [0005] Then, after the entire surface, for example, SiO 2 or Si 3 N 4 insulation film 45 made of deposited over the entire surface as shown in FIG. 4 (c), the insulating film 45 as shown in FIG. 4 (d)
をパターニングすることによって抵抗素子6を覆うように絶縁膜45aを残す。 Leaving the insulating film 45a so as to cover the resistive element 6 by patterning. 続いてサリサイド工程を行い、 Then make a salicide process,
ゲート電極の多結晶シリコン膜5の表面およびソース・ Surface and the source of the polycrystalline silicon film 5 of the gate electrode,
ドレイン拡散層10の表面に、シリサイド膜50a,5 On the surface of the drain diffusion layer 10, the silicide film 50a, 5
0bを形成する(図4(d)参照)。 Forming a 0b (see Fig. 4 (d)).

【0006】 [0006]

【発明が解決しようとする課題】このようにサリサイド工程を行なうFETと、抵抗素子とを備えている半導体装置の従来の製造方法においては、抵抗素子6がサリサイド化するのを防止するため保護膜45aが必要である。 THE INVENTION Problems to be Solved] and FET performing Thus salicide process, in the conventional manufacturing method of a semiconductor device and a resistive element, protective for the resistance element 6 is prevented from salicide film 45a is required. そしてこの保護膜45aを形成するためには保護膜45aの成膜工程と、リソグラフィを用いた選択的なエッチング工程が必要であり、工程数が多くなって製造コストが高くなるという問題があった。 And the step of forming the protective film 45a in order to form the protective film 45a, requires selective etching process using a lithography, there is a problem that the number of steps is more turned to the production cost becomes high . また、保護膜45 In addition, the protective film 45
aのエッチング工程は、ソース・ドレイン拡散層7,1 a etching step, the source and drain diffusion layers 7,1
0をオーバーエッチングしたり、下地に損傷を与えるという問題を引き起こす。 0 or over-etching, cause the problem of damage to the base.

【0007】本発明は上記事情を考慮してなされたものであって、製造コストを可及的に低くできるとともに基板のオーバーエッチングや下地に損傷を与えることを可及的に防止することのできる半導体装置及びその製造方法を提供することを目的とする。 [0007] The present invention was made in view of these circumstances, can prevent the damage to over-etching and underlying substrate together with the manufacturing cost can be as low as possible as much as possible and to provide a semiconductor device and a manufacturing method thereof.

【0008】 [0008]

【課題を解決するための手段】本発明による半導体装置は、半導体基板上に形成されたゲート電極の側部に絶縁物からなる側壁膜が設けられたFETと、前記半導体基板上に形成された抵抗素子と、前記側壁膜と同一層からなる、前記抵抗素子を覆う保護膜と、を備えていることを特徴とする。 The semiconductor device according to the present invention SUMMARY OF THE INVENTION comprises a FET sidewall film is provided to the sides of the gate electrode formed on a semiconductor substrate made of an insulating material, formed on the semiconductor substrate a resistance element made of the same layer as the side wall film, characterized in that it and a protective film covering the resistive element.

【0009】また本発明による半導体装置の製造方法の第1の態様は、FETのゲート電極と抵抗素子とが形成された半導体基板の全面に絶縁膜を堆積する工程と、前記絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクにして異方性エッチングを用いて前記絶縁膜をパターニングすることによって前記ゲート電極の側部に側壁を形成するとともに前記抵抗素子を覆う保護膜を形成する工程と、を備えていることを特徴とする。 [0009] The first aspect of a method of manufacturing a semiconductor device according to the present invention includes the steps of depositing on the entire surface insulating film of a semiconductor substrate and is formed with the gate electrode resistance element FET, the resist on the insulating layer process to form a pattern, to form a protective film covering the resistive element to form a side wall on the side of the gate electrode by patterning the insulating film by anisotropic etching using the resist pattern as a mask characterized in that it comprises, when.

【0010】また本発明による半導体装置の製造方法の第2の態様は、nMOSトランジスタおよびpMOSトランジスタの各々のゲート電極と、抵抗素子とが形成された半導体基板の全面に絶縁膜を堆積し、異方性エッチングを用いて前記絶縁膜をパターニングすることによって前記nMOSトランジスタおよびpMOSトランジスタの各々のゲート電極の側部に側壁を形成する工程を備えている半導体装置の製造方法において、前記nMOS [0010] The second aspect of the manufacturing method of the semiconductor device according to the present invention, depositing a gate electrode of each of the nMOS transistor and the pMOS transistor, the entire surface insulating film of the semiconductor substrate and the resistance elements are formed, different the method of manufacturing a semiconductor device comprising a step of forming a side wall on the side of the gate electrode of each of the nMOS transistor and the pMOS transistor by patterning the insulating film by anisotropic etching, the nMOS
トランジスタのゲート電極の側壁と前記pMOSトランジスタのゲート電極の側壁とを別々に形成し、前記nM And a side wall of the gate electrode sidewall and the pMOS transistor of the gate electrode of the transistor is formed separately, the nM
OSトランジスタおよびpMOSトランジスタのうちの一方のトランジスタのゲート電極の側壁の形成の際に前記抵抗素子を覆う保護膜を形成することを特徴とする。 And forming a protective film covering the resistive element during the formation of the sidewalls of the gate electrode of one transistor of the OS transistors and pMOS transistors.

【0011】 [0011]

【発明の実施の形態】本発明による半導体装置の製造方法の第1の実施の形態を図1を参照して説明する。 The first embodiment of a method of manufacturing a semiconductor device according to the embodiment of the present invention will be described with reference to FIG. 図1 Figure 1
は第1の実施の形態の製造方法の製造工程を示す工程断面図である。 Are cross-sectional views showing manufacturing steps of the manufacturing method of the first embodiment. まず、図1(a)に示すように、半導体基板2上に例えばLOCOS法を用いて素子分離酸化膜3 First, FIG. 1 (a), a device isolation oxide film 3 by using on the semiconductor substrate 2, for example the LOCOS method
を形成した後、薄い絶縁膜4および多結晶シリコン膜5 After forming the thin insulating film 4 and the polycrystalline silicon film 5
を順次形成し、パターニングすることによって素子領域上にはゲート絶縁膜4および多結晶シリコンからなるゲート電極を形成し、素子分離領域3上には多結晶シリコンからなる抵抗素子6を形成する。 They were sequentially formed to form a gate electrode made of the gate insulating film 4 and the polycrystalline silicon on the device region by patterning, over the element isolation region 3 to form a resistive element 6 made of polycrystalline silicon. 続いて図1(a)に示すようにゲート電極5をマスクにして素子領域にイオン注入することによって比較的浅くて濃度が低いソース・ドレイン拡散層7を形成する。 Subsequently forming source and drain diffusion layers 7 are relatively shallow concentration lower by ion implantation in the device region by the gate electrode 5 as a mask as shown in FIG. 1 (a).

【0012】次に図1(b)に示すように例えばSiO [0012] Next, as shown in FIG. 1 (b) for example SiO
またはSi からなる絶縁膜を例えばCVD法を用いて基板全面に堆積する。 It is deposited on the entire surface of the substrate using, for example, the CVD method 2 or the insulating film made of Si 3 N 4. そしてこの絶縁膜上にフォトレジスト9を塗布し、パターニングすることによってMOSFET形成領域を除く抵抗素子6を覆う領域上にのみレジストパターン9を残す(図1(b)参照)。 And this on the insulating film is coated with a photoresist 9, leaving a resist pattern 9 only on the region covering the resistive element 6 excluding the MOSFET formation region by patterning (refer to Figure 1 (b)).

【0013】次に図1(c)に示すように上記レジストパターン9をマスクにして異方性エッチング(例えばR [0013] Next, a mask the resist pattern 9 as shown in FIG. 1 (c) anisotropically etching (e.g., R
IE)を行うことにより、ゲート電極5に側壁8aを形成するとともに抵抗素子6を覆う保護膜8bを形成する。 By performing IE), to form a protective film 8b covering the resistive element 6 to form a side wall 8a to the gate electrode 5. そしてレジストパターン9を除去した後、素子領域に不純物をイオン注入することによって拡散層7よりも深くて濃度の高いソース・ドレイン拡散層10を形成する(図1(c)参照)。 And after removing the resist pattern 9, forming the source and drain diffusion layers 10 of high deep concentration than the diffusion layer 7 by ion-implanting an impurity into the device region (see FIG. 1 (c)).

【0014】その後図1(d)に示すようにサリサイド工程を行い、ゲート電極の多結晶シリコン膜5の表面および拡散層7の表面にシリサイド金属膜12a,12b [0014] Thereafter Figure 1 performs a salicide process as shown in (d), the surface to the silicide metal film 12a of the surface and the diffusion layer 7 of polycrystalline silicon film 5 of the gate electrode, 12b
を形成する。 To form.

【0015】以上説明したように、本実施例の形態の製造方法によれば、抵抗素子6のサリサイド保護膜8bはMOSFETのゲート電極の側壁8aと同時に形成されるため、従来の場合に必要であった保護膜のみの形成のための成膜工程およびエッチング工程が不要となる。 [0015] As described above, according to the manufacturing method of the present embodiment, salicide protective film 8b of the resistance element 6 to be formed simultaneously with the sidewall 8a of the gate electrode of the MOSFET, required in the case of conventional there protective film only deposition process and the etching process for forming the becomes unnecessary. これにより従来の場合に比べて工程数を減らすことが可能となり製造コストを低くすることができる。 This makes it possible to reduce the possible and become manufacturing cost by reducing the number of steps as compared with the conventional case. またエッチング工程が減ることにより、基板のオーバーエッチングや下地に損傷を与える可能性を低くすることができる。 Further, by the etching process is reduced, it is possible to reduce the possibility of damage to the over-etching and underlying substrate.

【0016】次に本発明による半導体装置の製造方法の第2の実施の形態を図2を参照して説明する。 [0016] Next the second embodiment of the manufacturing method of the semiconductor device according to the present invention will be described with reference to FIG. 図2は第2の実施の形態の製造工程断面図である。 Figure 2 is a cross sectional view of a manufacturing process of the second embodiment. この実施の形態の製造方法は抵抗素子が拡散抵抗6Aである半導体装置の製造に用いられる。 The manufacturing method of this embodiment the resistance element is used in the manufacture of a semiconductor device is a diffused resistor 6A.

【0017】まず図2(a)に示すように半導体基板2 Firstly semiconductor substrate 2 as shown in FIG. 2 (a)
上に素子分離酸化膜を形成した後、薄い絶縁膜4および多結晶シリコン5を順次堆積し、パターニングすることによってゲート絶縁膜4および多結晶シリコン膜5からなるゲート電極を形成する。 After forming the element isolation oxide film above, the thin insulating film 4 and the polysilicon 5 are sequentially deposited to form a gate electrode made of the gate insulating film 4 and the polycrystalline silicon film 5 by patterning. 続いてゲート電極をマスクにしてイオン注入することによって比較的浅くて濃度の低いソース・ドレイン拡散層7を形成する(図2(a) Followed by the gate electrode as a mask to form source and drain diffusion layers 7 having a relatively low shallow concentration by ion implantation (FIGS. 2 (a)
参照)。 reference). その後、抵抗素子形成予定領域上に拡散抵抗6 Thereafter, diffusion resistance to the resistance element to be formed on the region 6
Aを形成する(図2(a)参照)。 Forming the A (see FIG. 2 (a)).

【0018】次に図2(b)に示すように基板2全面に例えばSiO またはSi からなる絶縁膜8を堆積した後、フォトレジスト9を塗布しパターニングすることによってMOSFET領域を除いた拡散抵抗6Aを覆う領域上にフォトレジストが残置するレジストパターン9を形成する。 [0018] Then after depositing an insulating film 8 made of the substrate 2 over the entire surface, for example, SiO 2 or Si 3 N 4 as shown in FIG. 2 (b), except for the MOSFET region by patterning a photoresist 9 the photoresist on the region covering the diffusion resistance 6A was to form a resist pattern 9 for leaving.

【0019】そして上記レジストパターンをマスクにして異方性エッチングを用いて絶縁膜8をエッチングすることによってゲート電極に側壁8aを形成するとともに拡散抵抗6Aを覆う防止膜8bを形成する(図2(c) [0019] and forms a barrier layer 8b covering the diffusion resistance 6A to form a side wall 8a to the gate electrode by etching the insulating film 8 by anisotropic etching using the resist pattern as a mask (FIG. 2 ( c)
参照)。 reference). 続いてレジストパターン9を除去した後、ゲート電極および側壁8aをマスクにして拡散層7よりも深くて濃度の高いソース・ドレイン拡散層10を形成する(図2(c)参照)。 Then after removing the resist pattern 9, and the gate electrode and the side wall 8a as a mask to form the source and drain diffusion layers 10 of high concentration deeper than the diffusion layer 7 (see FIG. 2 (c)).

【0020】その後、図2(d)に示すようにサリサイド工程を行い、ゲート電極の多結晶シリコン膜5の表面および拡散層の表面にシリサイド金属膜12a,12b [0020] Thereafter, salicide process as shown in FIG. 2 (d), the surface to the silicide metal film 12a of the surface and the diffusion layer of the polycrystalline silicon film 5 of the gate electrode, 12b
を形成する。 To form.

【0021】以上説明したように第2の実施の形態である製造方法も第1の実施の形態と同様の効果を奏する。 [0021] Also the production method according to a second embodiment as described above achieves the same effects as the first embodiment.

【0022】次に本発明による半導体装置の製造方法の第3の実施の形態を図3を参照して説明する。 [0022] Next a third embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. この実施の形態の製造方法はCMOSトランジスタと、抵抗素子と有する半導体装置に適用されるものであって、まず図3(a)に示すように、半導体基板22上に素子分離酸化膜23a,23bを形成した後、SiO からなる薄い絶縁膜および多結晶シリコン膜25を順次形成し、パターニングすることによって、nMOS形成予定領域上にゲート絶縁膜24および多結晶シリコン膜25aからなるゲート電極を、pMOS形成予定領域上にゲート絶縁膜24および多結晶シリコン膜25bからなるゲート電極を形成するとともに素子分離領域23b上に多結晶シリコンからなる抵抗素子26を形成する。 The manufacturing method of this embodiment is a CMOS transistor, there is applied to the semiconductor device having a resistive element, first, as shown in FIG. 3 (a), the element on the semiconductor substrate 22 separated oxide films 23a, 23b after forming the, sequentially forming a thin insulating film and the polycrystalline silicon film 25 made of SiO 2, by patterning, a gate electrode made of a gate insulating film 24 and the polycrystalline silicon film 25a in the nMOS forming scheduled region, forming the resistive element 26 made of polycrystalline silicon on the isolation region 23b to form a gate electrode made of a gate insulating film 24 and the polycrystalline silicon film 25b in the pMOS forming scheduled region. 続いてnM Then nM
OS形成予定領域にn型の不純物を、pMOS形成予定領域にp型の不純物を各々イオン注入することによって比較的浅くて濃度の低いソース・ドレイン拡散層27および28を各々形成する(図3(a)参照)。 The n-type impurity in the OS forming area, relatively shallow to form respective source and drain diffusion layers 27 and 28 of low concentration by each ion implantation of p-type impurity in the pMOS forming region (FIG. 3 ( a)).

【0023】次に図3(b)に示すように基板全面に例えばSiO またはSi からなる絶縁膜を堆積した後、基板全面にフォトレジストを塗布し、パターニングすることによってnMOS形成予定領域のみが露出するレジストパターン30を形成する。 [0023] Then after depositing an insulating film made of the entire surface of the substrate from SiO 2 or Si 3 N 4, for example, as shown in FIG. 3 (b), nMOS formation planned by the photoresist is applied on the whole surface of the substrate and patterned forming a resist pattern 30 that only the region is exposed. 続いてこのレジストパターン30をマスクにして異方性エッチング(例えばRIE法)を用いて絶縁膜をエッチングすることによってpMOS形成予定領域及び抵抗素子26を覆う領域に絶縁膜32をnMOS形成予定領域上のゲート電極に側壁29aを形成し、その後、このゲート電極および側壁29aをマスクにしてn型の不純物をnMOS形成予定領域にイオン注入することによって拡散層27よりも深くて濃度の高いソース・ドレイン拡散層31を形成する(図3(b)参照)。 Then the resist pattern 30 as a mask an anisotropic etching (e.g., RIE method) isolation region covering the pMOS forming region and the resistive element 26 by etching the insulating film by using the film 32 an nMOS formation planned region forming a side wall 29a to the gate electrode of then drain high deep concentration than the diffusion layer 27 by the gate electrode and the sidewall 29a as a mask ion implantation of an n-type impurity in the nMOS forming area forming a diffusion layer 31 (see Figure 3 (b)).

【0024】次にレジストパターン30を除去した後、 [0024] Next, after removing the resist pattern 30,
再度、基板全面にフォトレジストを塗布し、パターニングすることによってpMOS形成予定領域が露出するとともに抵抗素子26を覆う所定の領域上にレジストが残るようなレジストパターン32を形成する。 Again, a photoresist is applied to the whole surface of the substrate, pMOS formation region to form a resist pattern 32 such as resist remains on a predetermined region covering the resistive element 26 with exposed by patterning. 続いてこのレジストパターン32をマスクにして絶縁膜29を異方性エッチングを用いてエッチングすることによってpM Subsequently pM by etching using an anisotropic etching of the insulating film 29 using the resist pattern 32 as a mask
OS形成予定領域上のゲート電極に側壁29bを形成するとともに、抵抗素子26を覆う保護膜29cを形成する(図3(c)参照)。 To form a side wall 29b to the gate electrode of the OS formation region to form a protective film 29c covering the resistive element 26 (see Figure 3 (c)). その後ゲート電極および側壁2 Then the gate electrode and the sidewall 2
9bをマスクにしてpMOS形成予定領域にp型の不純物をイオン注入することによって拡散層28よりも深くて濃度の濃いソース・ドレイン拡散層33を形成する(図3(c)参照)。 9b to form a thick source and drain diffusion layer 33 of deep density than the diffusion layer 28 by ion implantation of p-type impurity in the pMOS forming region as a mask (see Figure 3 (c)).

【0025】そして図3(d)に示すようにレジストパターン32を除去した後、サリサイド工程を行い、nM [0025] Then, after the resist pattern 32 is removed as shown in FIG. 3 (d), carried out salicide process, nM
OSO、pMOS形成領域のゲート電極の多結晶シリコン膜25a,25bの表面および拡散層27,28の表面にシリサイド金属膜36a,36b,36c,36d OSO, polycrystalline silicon film 25a of a gate electrode of the pMOS forming region, 25b of the surface and the surface to the silicide metal film 36a of the diffusion layers 27,28, 36b, 36c, 36d
を形成する。 To form.

【0026】以上説明したように第3の実施の形態の製造方法によればpMOSトランジスタのゲート電極の側壁29bの形成時に抵抗素子26の保護膜29cを同時に形成することが可能となり、従来の場合に必要であった保護膜のみの形成のための成膜工程およびエッチング工程が不要となる。 The above, according as described manufacturing method of the third embodiment it is possible to simultaneously form a protective film 29c of the resistance element 26 during the formation of the side wall 29b of the gate electrode of the pMOS transistor, the conventional deposition process and the etching process for forming the only protective film which was required becomes unnecessary. これにより従来の場合に比べて工程数を減らすことが可能となり製造コストを低くすることができる。 This makes it possible to reduce the possible and become manufacturing cost by reducing the number of steps as compared with the conventional case.

【0027】またエッチング工程が減ることにより、基板のオーバーエッチングや下地に負傷を与える可能性を低くすることができる。 [0027] Also, by etching process is reduced, it is possible to reduce the possibility of giving injury to the over-etching and underlying substrate.

【0028】なお上記実施の形態においては抵抗素子2 [0028] In the above embodiment the resistance element 2
6の保護膜29cはpMOSトランジスタのゲート電極の側壁29bの形成時に形成したが、nMOSトランジスタのゲート電極の側壁29aの形成時に形成しても良い。 6 protective layer 29c of was formed during the formation of the side wall 29b of the gate electrode of the pMOS transistor, it may be formed during the formation of the side wall 29a of the gate electrode of the nMOS transistor.

【0029】本発明は、上記実施の形態に限られない。 [0029] The present invention is not limited to the above embodiment.
抵抗素子の保護膜が、FETの製造工程において側壁形成後の工程により影響を受けるものであれば、本発明の方法は適用できる。 Protective film resistance elements, as long as it is affected by the process of the rear side wall forming in the manufacturing process of the FET, the method of the present invention can be applied. 例えば、抵抗素子は多結晶シリコン膜や、シリコン基板の他にシリコン膜や化合物半導体基板等でもよい。 For example, the resistance element and the polycrystalline silicon film, in addition to be a silicon film or a compound semiconductor substrate such as a silicon substrate.

【0030】 [0030]

【発明の効果】以上述べたように本発明によれば、製造コストを低減することができるとともに、基板のオーバーエッチングや下地に負傷を与えることを防止することができる。 According to the present invention as described above, according to the present invention, it is possible to reduce the manufacturing cost, it is possible to prevent giving injury to over-etching or the underlying substrate.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による半導体装置の製造方法の第1の実施の形態の製造工程断面図。 Manufacturing process sectional views of a first embodiment of a method of manufacturing a semiconductor device according to the invention; FIG.

【図2】本発明による半導体装置の製造方法の第2の実施の形態の製造工程断面図。 Manufacturing process sectional views of a second embodiment of a method of manufacturing a semiconductor device according to the invention, FIG.

【図3】本発明による半導体装置の製造方法の第3の実施の形態の製造工程断面図。 Third manufacturing process sectional views of an embodiment of the method of manufacturing a semiconductor device according to the invention, FIG.

【図4】従来の半導体装置の製造工程断面図。 [4] Production process sectional view of a conventional semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

2 半導体基板 3 素子分離酸化膜 4 ゲート絶縁膜 5 多結晶シリコン膜(ゲート電極) 6 抵抗素子(多結晶シリコン膜) 6A 抵抗素子(拡散抵抗) 7 ソース・ドレイン拡散層 8 絶縁膜 8a 側壁 8b 保護膜 9 レジストパターン 10 ソース・ドレイン拡散層 12a シリサイド金属膜 12b シリサイド金属膜 22 半導体基板 23a,23b 素子分離酸化膜 24 ゲート絶縁膜 25a,25b 多結晶シリコン膜(ゲート電極) 26 抵抗素子 27 ソース・ドレイン拡散層(nMOS) 28 ソース・ドレイン拡散層(pMOS) 29 絶縁膜 29a,29b 側壁 29c 保護膜 30 レジストパターン 31 ソース・ドレイン拡散層(nMOS) 32 レジストパターン 33 ソース・ドレイン拡散層(pMOS) 36a,36b, 2 semiconductor substrate 3 element isolation oxide film 4 gate insulating film 5 polycrystalline silicon film (gate electrode) 6 resistance element (polycrystalline silicon film) 6A resistive element (diffused resistor) 7 the source-drain diffusion layer 8 dielectric film 8a sidewall 8b Protection film 9 resist pattern 10 source and drain diffusion layers 12a silicide metal film 12b silicide metal film 22 a semiconductor substrate 23a, 23b isolation oxide film 24 gate insulating film 25a, 25b polycrystalline silicon film (gate electrode) 26 resistive elements 27 source and drain diffusion layer (nMOS) 28 source-drain diffusion layer (pMOS) 29 insulating film 29a, 29b side wall 29c protective film 30 a resist pattern 31 source-drain diffusion layer (nMOS) 32 resist pattern 33 source-drain diffusion layer (pMOS) 36a, 36b, 6c,36d シリサイド金属膜 6c, 36d silicide metal film

フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/336 (72)発明者 吉 富 崇 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 Of the front page Continued (51) Int.Cl. 6 in the identification symbol Agency Docket No. FI technology display place H01L 21/336 (72) inventor Tomi Yoshi Takashi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba Research in the development Center

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板上に形成されたゲート電極の側部に絶縁物からなる側壁膜が設けられたFETと、 前記半導体基板上に形成された抵抗素子と、 前記側壁膜と同一層からなる、前記抵抗素子を覆う保護膜と、 を備えていることを特徴とする半導体装置。 And 1. A FET side wall film made from the side to the insulating material of the gate electrode formed on a semiconductor substrate is provided, a resistive element formed in said semiconductor substrate, from the side wall film of the same layer comprising, a semiconductor device characterized by being provided with a protective film covering the resistive element.
  2. 【請求項2】FETのゲート電極と抵抗素子とが形成された半導体基板の全面に絶縁膜を堆積する工程と、 前記絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクにして異方性エッチングを用いて前記絶縁膜をパターニングすることによって前記ゲート電極の側部に側壁を形成するとともに前記抵抗素子を覆う保護膜を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 2. A process for depositing on the entire surface insulating film of the semiconductor substrate where the gate electrode and the resistive elements are formed of FET, the resist pattern is formed on the insulating film, anisotropic using the resist pattern as a mask by patterning the insulating film by the sexual etching of a semiconductor device characterized by comprising a step of forming a protective film covering the resistive element to form a side wall on the side of the gate electrode Production method.
  3. 【請求項3】nMOSトランジスタ及びpMOSトランジスタの各々のゲート電極と、抵抗素子とが形成された半導体基板の全面に絶縁膜を堆積し、異方性エッチングを用いて前記絶縁膜をパターニングすることによって前記nMOSトランジスタおよびpMOSトランジスタの各々のゲート電極の側部に側壁を形成する工程を備えている半導体装置の製造方法において、 前記nMOSトランジスタのゲート電極の側壁と前記p A gate electrode of each of the 3. nMOS transistor and the pMOS transistor, the entire surface insulating film of the semiconductor substrate and the resistance elements are formed by the deposition, by patterning the insulating film by anisotropic etching the method of manufacturing a semiconductor device comprising a step of forming a side wall on the side of the gate electrode of each of the nMOS transistor and the pMOS transistor, wherein the side walls of the gate electrode of the nMOS transistor p
    MOSトランジスタのゲート電極の側壁とを別々に形成し、前記nMOSトランジスタおよびpMOSトランジスタのうちの一方のトランジスタのゲート電極の側壁の形成の際に前記抵抗素子を覆う保護膜を形成することを特徴とする半導体装置の製造方法。 And a side wall of the gate electrode of the MOS transistor separately formed, and characterized by forming a protective film covering the resistive element during the formation of the sidewalls of the gate electrode of one transistor of said nMOS transistor and the pMOS transistor the method of manufacturing a semiconductor device to be.
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* Cited by examiner, † Cited by third party
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