JPH096749A - デジタル信号処理プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 電源遮断後のレジスタのイニシャライズ処理
に要する時間を軽減したデジタル信号処理プロセッサ
（ＤＳＰ）を得る。 【構成】 ＤＳＰ２０は、データレジスタ１０４のデー
タに演算処理を加えてデータレジスタに戻す演算ユニッ
ト１０１、データメモリ１０３や演算ユニットの各ブロ
ックの状態を監視して各ブロックに制御信号を供給する
アドレスレジスタ１０５や演算制御レジスタ３２１等を
含む制御ユニット１０２、Ｘ，Ｙアドレスバス３１１，
３１２、Ｘ，Ｙデータバス３１３，３１４、バス制御ユ
ニット３０１等からなる。制御ユニットの一部のレジス
タは、フラッシュＥＥＰＲＯＭで構成する。フラッシュ
セルの書込みに必要な多サイクルの間、他の処理を停止
させるためのストール信号を発行するように、バス制御
ユニットに対してストール強制発行信号を出力するフラ
ッシュレジスタ書込検出回路３３０を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号処理プロセ
ッサに係り、特に少なくとも１つのレジスタが、電気的
に書替えできると共に電源を落としても内容を保持可能
なフラッシュＥＥＰＲＯＭで構成されたデジタル信号処
理プロセッサに関する。

【０００２】

【従来の技術】従来の代表的なデジタル信号処理プロセ
ッサの構成を図１に示す。図１は、デジタル信号処理プ
ロセッサの要部を示すブロック回路図である。図１にお
いて参照符号１０はデジタル信号処理プロセッサを示
し、このデジタル信号処理プロセッサ１０は、データレ
ジスタ１０４及び演算器１０６などからなる演算ユニッ
ト１０１と、アドレスレジスタ１０５、演算制御レジス
タ１２１、エラーマスクレジスタ１２２、エラーステー
タスレジスタ１２３などの制御レジスタからなる制御ユ
ニット１０２と、データメモリ１０３と、アドレスバス
１１１と、データバス１１３とから少なくとも構成され
る。

【０００３】このような構成のデジタル信号処理プロセ
ッサ１０の各部は、次のように動作する。アドレスレジ
スタ１０５からアドレスバス１１１にアドレスデータが
書き込まれると、これに対応してデータメモリ１０３は
アドレスバス１１１によりアクセスされたアドレスの内
容をデータバス１１３に書き出すか、またはデータバス
１１３からアクセスされたアドレスにデータを読み込
む。これと同期してデータレジスタ１０４にはデータバ
ス１１３の内容が書き込まれるか、またはデータバス１
１３にデータレジスタ１０４の内容が書き出される。演
算ユニット１０１は、データレジスタ１０４のデータを
演算器１０６で演算処理してデータレジスタ１０４に戻
す。制御ユニット１０２は、データメモリ１０３と演算
ユニット１０１の各ブロックの状態を観測しながら各ブ
ロックに制御信号を供給する。尚、制御ユニット１０２
には、図示していないが、アドレスレジスタ１０５以外
にも多くの制御レジスタが含まれ、プログラム制御によ
る処理の融通性を実現している。この種のデジタル信号
処理プロセッサについては、例えば、電子情報通信学会
誌Ｖｏｌ．７２，Ｎｏ．７の第７５７〜７６５頁（１９
８９年７月）等に開示されている。

【０００４】上記構成の中でレジスタ１０４，１０５，
１２１等は電気的に書替える要求が発生するので、通常
図２に示すようなＳＲＡＭセルで構成されている。ＳＲ
ＡＭセルは入力ゲート２０１と、出力ゲート２０２と、
４個のＭＯＳトランジスタからなるデータを保持するた
めのフリップフロップ２０３とで構成されている。

【０００５】ＳＲＡＭセルは電気的に高速に書替え可能
であるため、ＣＭＯＳＬＳＩ内では幅広く使用されてい
るが、ＳＲＡＭセルは電源を落とすと記憶内容が消失す
る。従って、電源遮断後に処理を再開する場合、処理を
再開する前にレジスタのイニシャライズ処理、すなわち
各レジスタに必要なデータを一語づつ再設定する処理が
必要である。

【０００６】一方、電気的に書替え可能な不揮発性の記
憶素子として、フラッシュＥＥＰＲＯＭが知られてい
る。このフラッシュＥＥＰＲＯＭを用いてレジスタを構
成できれば、電源が落ちてもレジスタのイニシャライズ
処理を行なうことなく、電源復旧後直ちに処理が再開可
能なデジタル信号処理プロセッサを実現することができ
る。更に、フラッシュＥＥＰＲＯＭはデータ保持部分を
１トランジスタ／１セルで構成できるため、データ保持
部分に４トランジスタ／１セルを必要とするＳＲＡＭセ
ルよりも高集積度のレジスタを実現できることになる。

【０００７】しかしながら、フラッシュＥＥＰＲＯＭ
は、読み出しはＳＲＡＭセルと同程度に高速に実現でき
るものの、書替えに際して、以前に書かれていたデータ
を消去する動作が必要であるため、この消去及び再書込
み動作に多くの時間を必要とする難点がある。通常、レ
ジスタはプログラムの１実行サイクル内に読み出しまた
は書き込みを行わなくてはならない。このため、フラッ
シュＥＥＰＲＯＭをレジスタに用いることはできなかっ
た。

【０００８】現在、フラッシュＥＥＰＲＯＭをＬＳＩ上
に集積化したマイクロコンピュータとしては、例えば１
９９４年７月発行の日立評論（Ｖｏｌ．７６，Ｎｏ．
７）の第１３〜１６頁に記載されたものがある。しか
し、このマイクロコンピュータにおいては、メモリの一
部の領域をフラッシュＥＥＰＲＯＭで構成しているだけ
で、レジスタをフラッシュＥＥＰＲＯＭで構成してはい
ない。また、フラッシュＥＥＰＲＯＭの消去及び再書込
みは、マイクロコンピュータ本来のプログラム処理の中
で行うのではなく、一旦プログラム処理を終了して、マ
イクロコンピュータ外部からの設定に基づき、消去及び
再書込みのみを専従で実行している。これは、フラッシ
ュＥＥＰＲＯＭの消去及び再書込みに、プログラムの１
実行サイクルとは桁違いの長い時間が必要となっている
ためである。

【０００９】ところで、先に述べた従来のデジタル信号
処理プロセッサ１０におけるレジスタに関し、データレ
ジスタ１０４、アドレスレジスタ１０５、演算制御レジ
スタ１２１等の全てのレジスタが信号処理プログラムの
１実行サイクル内に書き込みを行わなくてはならないわ
けではない。データレジスタ、アドレスレジスタ、およ
び制御レジスタの一部はプログラムの１実行サイクル内
に読み出しまたは書き込みを完了することが必須である
が、制御レジスタの中には消去及び再書込みをプログラ
ムの１実行サイクル内に完了することが必須ではないも
のも含まれている。

【００１０】例えば、図１における演算制御レジスタ１
２１は、演算ユニット１０１内の演算器１０６に対する
オーバーフロープロテクション等の実行の有無を制御す
る。また、エラーマスクレジスタ１２２は、演算ユニッ
ト１０１内の演算器１０６においてオーバーフロー等の
エラーが発生した場合に、エラーステータスレジスタ１
２３の対応するビットにその発生を登録するのをビット
対応で制御する。これらのレジスタは書替えが頻繁では
ないため、適当なプログラムの実行制御手段を提供でき
れば、書替えに多サイクルを充当することが可能であ
る。

【００１１】

【発明が解決しようとする課題】そこで、本発明の目的
は、一部のレジスタを不揮発性のフラッシュＥＥＰＲＯ
Ｍで構成すると共に、電源遮断後のレジスタのイニシャ
ライズ処理に要する時間を軽減するために、フラッシュ
ＥＥＰＲＯＭの消去及び再書込みに必要な多サイクルの
充当を可能にする適当なプログラムの実行制御手段を有
したデジタル信号処理プロセッサを提供することにあ
る。

【００１２】また、本発明の別の目的は、一部のレジス
タをフラッシュＥＥＰＲＯＭで構成することにより、レ
ジスタの集積度を上げたデジタル信号処理プロセッサを
提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るデジタル信号処理プロセッサは、演算
部と制御部とメモリとこれらを接続するバスとを含むデ
ジタル信号処理プロセッサにおいて、制御部内の複数の
レジスタの少なくとも１つのレジスタを、フラッシュＥ
ＥＰＲＯＭで構成すると共に、該フラッシュＥＥＰＲＯ
Ｍで構成されたレジスタの書込み実行中は、該レジスタ
のデータ書込み動作以外の信号処理動作を停止させるプ
ログラム実行制御手段を備えたことを特徴とするもので
ある。

【００１４】ここで、前記プログラム実行制御手段は、
前記複数のレジスタから前記バスを介してアクセスされ
るアドレスが競合した際にレジスタのアクセスの動作順
序を整理するための動作停止信号であるストール信号を
発行するストール信号発行回路と、前記フラッシュＥＥ
ＰＲＯＭで構成されたレジスタの書込みアクセス及び終
了を検出するフラッシュレジスタ書込検出回路とから構
成され、前記書込み動作中にフラッシュレジスタ書込検
出回路が、前記ストール信号発行回路に対してストール
信号を発行するようにストール強制発行信号を出力する
ものである。

【００１５】或いは、前記メモリが複数の領域に分割さ
れていて前記バスが複数本から成る場合、すなわち図３
に示すようにデータメモリ１０３が複数のページに分割
されてＸアドレスバスとＹアドレスバスの複数本のバス
から成る場合、前記プログラム実行制御手段は、複数本
のバスが指し示すアドレスが競合した際に競合したバス
からのアクセスの動作順序を整理するための動作停止信
号であるストール信号を発行するバス制御ユニット３０
１と、前記フラッシュＥＥＰＲＯＭで構成されたレジス
タの書込みアクセス及び終了を検出するフラッシュレジ
スタ書込検出回路３３０とから構成され、前記書込み動
作中にフラッシュレジスタ書込検出回路３３０が、前記
バス制御ユニット３０１に対してストール信号を発行す
るようにストール強制発行信号３３１を出力するもので
ある。

【００１６】また、前記フラッシュレジスタ書込検出回
路は、データ書込み指定された制御部内のレジスタに対
する内部アドレスが、前記フラッシュＥＥＰＲＯＭで構
成されたレジスタの内部アドレスと一致した際にその書
込みデータを取り込むと共に前記ストール強制発行信号
を出力し、所定時間経過後に前記フラッシュＥＥＰＲＯ
Ｍで構成されたレジスタの書込み検証を行い、検証成功
の場合に前記ストール強制発行信号を停止し、検証不成
功の場合に取り込まれた書込みデータを用いて該レジス
タに対して再度書込みを行なうと共に前記ストール強制
発行信号を送出し続けるように構成すれば好適である。

【００１７】更に、前記フラッシュＥＥＰＲＯＭで構成
するレジスタは、書込みが頻繁ではない演算制御レジス
タ、エラーマスクレジスタ、エラーステータスレジスタ
の少なくともいずれか１つとすれば好適である。

【００１８】

【作用】本発明に係るデジタル信号処理プロセッサによ
れば、制御部内の複数のレジスタの少なくとも１つのレ
ジスタを、フラッシュＥＥＰＲＯＭで構成すると共に、
該フラッシュＥＥＰＲＯＭで構成されたレジスタの書込
み実行中は、該レジスタのデータ書込み動作以外の信号
処理動作を停止させるプログラム実行制御手段を備えた
ことにより、電源遮断時のイニシャライズ処理に要する
時間を軽減できると共に、通常動作時にはフラッシュＥ
ＥＰＲＯＭで構成するレジスタの書込み時にプログラム
を一旦終了させること無く一時停止させた状態で書込む
ことが可能となる。

【００１９】前記プログラム実行制御手段のストール信
号発行回路は、通常動作時には、前記複数のレジスタか
ら前記バスを介してアクセスされるアドレスが競合した
際にレジスタのアクセスの動作順序を整理するための動
作停止信号であるストール信号を発行し、前記フラッシ
ュＥＥＰＲＯＭで構成されたレジスタの書込み時には、
フラッシュレジスタ書込検出回路からのストール強制発
行信号により、ストール信号を発行して前記フラッシュ
ＥＥＰＲＯＭで構成されたレジスタの書込み動作以外の
信号処理を停止させる。

【００２０】或いは、前記メモリが複数の領域に分割さ
れていて前記バスが複数本から成る場合、すなわち図３
に示すようにデータメモリ１０３が複数のページに分割
されてＸアドレスバスとＹアドレスバスの複数本のバス
から成る場合、前記プログラム実行制御手段のストール
信号発行回路は、複数本のバスが指し示すアドレスが競
合した際に競合したバスからのアクセスの動作順序を整
理するバス制御ユニットを兼用することができる。

【００２１】また、前記フラッシュレジスタ書込検出回
路は、制御部内のデータ書込み指定されたレジスタに対
する内部アドレスを監視し、指定された内部アドレス
が、前記フラッシュＥＥＰＲＯＭで構成されたレジスタ
に割り当てられた内部アドレスと一致した際には、その
書込みデータを取り込むと共に前記ストール強制発行信
号をストール信号発行回路またはバス制御ユニットへ送
出して、前記フラッシュＥＥＰＲＯＭで構成されたレジ
スタの書込み動作以外のプログラム信号処理を一時停止
させる。そして、所定時間経過後すなわちフラッシュＥ
ＥＰＲＯＭの１回の書込みサイクル（消去−書き込み）
に要する時間経過後に前記フラッシュＥＥＰＲＯＭで構
成されたレジスタの書込み検証を行い、検証成功の場合
には前記ストール強制発行信号を停止して他の信号処理
動作を再開させ、検証不成功の場合には前記ストール強
制発行信号を送出し続けて他の信号処理動作を停止させ
たままにすると共に、取り込んだ前記書込みデータを用
いて該レジスタに対して再度書込みを行なうように動作
する。

【００２２】更に、前記フラッシュＥＥＰＲＯＭで構成
するレジスタを、書込みが頻繁ではない演算制御レジス
タ、エラーマスクレジスタ、エラーステータスレジスタ
の少なくともいずれか１つとすることにより、フラッシ
ュＥＥＰＲＯＭの書込みに必要な多サイクルを充当する
ことができ、プログラムを一旦終了させて書込みせず
に、プログラムの一時停止だけで書込みを行うことがで
きる。

【００２３】尚、デジタル信号処理プロセッサにおい
て、ストール信号は、複数のアドレスバスの指し示すア
ドレスが競合した場合に、それらの動作順序を整理する
働きを有するものである。例えば、デジタル信号処理プ
ロセッサが演算器の有効活用のためＸ，Ｙという２つの
バスを保有する場合、データメモリはＸ，Ｙ両アドレス
バスからのアクセスを許容するために複数の領域（ペー
ジ）に分割されるのが一般的であり、Ｘ，Ｙ両アドレス
バスが同一のページ内のアドレスを指し示した場合に、
第１サイクルにおいてＸアドレスバスの指し示すデータ
の転送を行い、第２サイクルにおいてＹアドレスバスの
指し示すデータの転送を行うようにデジタル信号処理プ
ロセッサ各構成要素の制御がなされる。すなわち、この
場合第１サイクルの途中から第２サイクルの途中までの
間、ストール信号が発行され、各ブロックがこのストー
ル信号を検出して第２サイクルにおいて上記データ転送
以外の動作が停止される。

【００２４】

【実施例】次に、本発明に係るデジタル信号処理プロセ
ッサの実施例につき、添付図面を参照しながら以下詳細
に説明する。

【００２５】図３は、本発明に係るデジタル信号処理プ
ロセッサの一実施例を示す要部ブロック図である。尚、
同図において図１に示した従来の構成部分と同一の構成
部分については、同一の参照符号を付して説明する。本
実施例のデジタル信号処理プロセッサ２０は、データレ
ジスタ１０４及び演算器１０６などからなる演算ユニッ
ト１０１と、アドレスレジスタ１０５、演算制御レジス
タ３２１、エラーマスクレジスタ３２２、エラーステー
タスレジスタ３２３などの制御レジスタ及びフラッシュ
レジスタ書込検出回路３３０からなる制御ユニット１０
２と、バス制御ユニット３０１と、データメモリ１０３
と、Ｘアドレスバス３１１と、Ｙアドレスバス３１２
と、Ｘデータバス３１３と、Ｙデータバス３１４とから
少なくとも構成される。なお、データメモリ１０３は、
Ｘアドレスバス３１１とＹアドレスバス３１２の両アド
レスバスからのアクセスを許容するために、複数のペー
ジに分割されている。

【００２６】このように構成されるデジタル信号処理プ
ロセッサ２０の各部は、次のように動作する。アドレス
レジスタ１０５からＸアドレスバス３１１，Ｙアドレス
バス３１２にアドレスデータが書き込まれると、これに
対応してデータメモリ１０３は、Ｘアドレスバス３１１
によりアクセスされたアドレスの内容をＸデータバス３
１３に、Ｙアドレスバス３１２によりアクセスされたア
ドレスの内容をＹデータバス３１４にそれぞれ書き出す
か、またはＸデータバス３１３，Ｙデータバス３１４か
らアクセスされたアドレスにデータを読み込む。これと
同期してデータレジスタ１０４にはＸデータバス３１
３，Ｙデータバス３１４の内容が書き込まれるか、また
はＸデータバス３１３，Ｙデータバス３１４にデータレ
ジスタ１０４の内容が書き出される。演算ユニット１０
１は、データレジスタ１０４のデータを演算器１０６で
演算処理してデータレジスタ１０４に戻す。制御ユニッ
ト１０２は、データメモリ１０３と演算ユニット１０１
の各ブロックの状態を観測しながら各ブロックに制御信
号を供給する。

【００２７】また、フラッシュレジスタ書込検出回路３
３０は、制御回路内のフラッシュＥＥＰＲＯＭで構成さ
れたレジスタの内部アドレスバスを常に監視し、書込み
アクセスされた内部アドレスがフラッシュＥＥＰＲＯＭ
で構成されたレジスタに割り当てられた内部アドレスと
一致した場合、すなわちフラッシュＥＥＰＲＯＭで構成
されたレジスタが書込み駆動された場合に、書込みデー
タを取り込むと共にバス制御ユニット３０１に対してス
トール強制発行信号３３１を送信する。そして、フラッ
シュＥＥＰＲＯＭの消去−書込みに必要な一定時間経過
後、検証動作を行い、書込みが終了していればストール
強制発行信号３３１の出力を停止し、検証不成功の場合
にはストール強制発行信号３３１を出力し続けると共
に、取り込んだ書込みデータを用いてそのレジスタの再
書込みを行うように動作する。

【００２８】なお、制御ユニット１０２にはアドレスレ
ジスタ１０５以外にも下記の制御レジスタが含まれ、プ
ログラム制御による処理の融通性を実現している。演算
制御レジスタ３２１は、演算ユニット１０１内の演算器
１０６に対するオーバーフロープロテクション等の実行
の有無を制御する。エラーマスクレジスタ３２２は、演
算ユニット１０１内の演算器１０６においてオーバーフ
ロー等のエラーが発生した場合に、エラーステータスレ
ジスタ３２３の対応するビットにその発生を登録するの
をビット対応で制御する。本実施例では、演算制御レジ
スタ３２１及びエラーマスクレジスタ３２２にフラッシ
ュＥＥＰＲＯＭが適用されている。

【００２９】ここで、図４にフラッシュＥＥＰＲＯＭが
適用されているレジスタの一構成例を示す。同図におい
て参照符号４０１はフラッシュセルを示し、各フラッシ
ュセル４０１のドレイン端子４０２はそれぞれＰＭＯＳ
４０３を介して各ビット線４０４に接続されると共に、
ソース端子４０５はそれぞれＮＭＯＳ４０６を介して共
通ソース端子４０７に接続されている。また、各ＰＭＯ
Ｓ４０３のゲート端子同士、各フラッシュセル４０１の
ゲート端子同士、及び各ＮＭＯＳ４０６のゲート端子同
士はそれぞれ共通に接続され、それぞれのゲート端子同
士には制御入力ＳＧ１、ワード入力Ｗ、制御入力ＳＧ２
が加えられる。これらの入力は、それぞれワード毎に共
通に印加されている。各ビット線４０４の入出力値Ｄｉ
（ここでは、一例としてｉ＝０〜１５）は、ビット線毎
に異なる。また、各共通ソース端子４０７には共通ソー
ス信号Ｓが印加されている。更に、各フラッシュセル４
０１の基板端子４０９同士は基板電源電極４０８に共通
接続され、この基板電源電極４０８には基板入力Ｖｗが
印加されている。

【００３０】レジスタを構成するフラッシュセル４０１
の動作は、(i)消去、(ii)書き込み、(iii)読み出しの３
つの動作モードからなる。ここで、これらの各動作に対
する制御入力ＳＧ１、ワード入力Ｗ、制御入力ＳＧ２、
ビット選出力値Ｄｉ、共通ソース入力Ｓ、および基板入
力Ｖｗの各電圧変化の状態を、図５に示す。

【００３１】(i) 消去：消去は、共通ソース入力Ｓ及び
基板入力Ｖｗを負電位（図５の例では−４Ｖ）とした状
態で、制御入力ＳＧ１，ＳＧ２を正電位（図５の例では
３Ｖ）にしてＰＭＯＳ４０３をオフし、ＮＭＯＳをオン
することにより、フラッシュセル４０１のソース端子４
０５を負電位に、ドレイン端子４０２を開放状態とし、
更にワード入力Ｗに正電位（図５の例では１２Ｖ）を印
加することにより行なう。この時ワード入力Ｗが０電位
であれば消去は行なわれない。

【００３２】(ii)書き込み：書き込みは、ワード入力Ｗ
を負電位（図５の例では−１０Ｖ）、基板入力Ｖｗを０
電位、ビット線Ｄｉに“１”／“０”入力（図５の例で
はそれぞれ４Ｖ／０Ｖに対応）を設定した状態で、制御
入力ＳＧ１を０電位にしてＰＭＯＳをオン、制御入力Ｓ
Ｇ２を０電位にしてＮＭＯＳをオフすることにより、フ
ラッシュセル４０１のソース端子４０５を開放状態と
し、ドレイン端子４０２にビット線設定電位Ｄｉを印加
することにより行う。この時、ビット線入力Ｄｉが正電
位（図５の例では４Ｖ）であれば“１”が書き込まれ、
０電位であれば“０”が書き込まれる。

【００３３】(iii) 読み出し：読み出しは、ワード入力
Ｗを正電位（図５の例では３Ｖ）、基板入力Ｖｗを０電
位、共通ソース入力Ｓを０電位とし、ビット線Ｄｉに正
電圧（図５の例では１Ｖ）を印加した状態で、制御入力
ＳＧ１を０電位にしてＰＭＯＳをオン、制御入力ＳＧ２
を正電位（図５の例では３Ｖ）にしてＮＭＯＳをオンと
することにより、フラッシュセル４０１のソース端子４
０５を０電位とし、ドレイン端子４０２にビット線正電
位Ｄｉを印加することにより行う。この時、フラッシュ
セル４０１に“１”が書き込まれていればビット線４０
４から共通ソース端子４０７に電流が流れるが、“０”
が書き込まれていれば電流が流れない。

【００３４】尚、フラッシュセルで構成したレジスタに
データを書き込む場合には、先ず書き込みに先だって
(i)の消去動作を行い、次いで(ii)の書き込み動作を行
ってから、(iii)の読み出し動作を行って書き込みデー
タと一致しているか検証し、一致していなければ(ii)の
書き込み動作を再び行い、(iii)の読み出し動作により
再度検証するという消去−書き込み−検証の一連の動作
を行う必要がある。

【００３５】一方、図３においてバス制御ユニット３０
１は、Ｘアドレスバス３１１とＹアドレスバス３１２の
指し示すアドレスが競合した場合に、それらの動作順序
を整理する働きを有する。データメモリ１０３は、Ｘ，
Ｙ両アドレスバス３１１，３１２からのアクセスを許容
するために複数の領域（ページ）に分割されている。
Ｘ，Ｙ両アドレスバス３１１，３１２が同一のページ内
のアドレスを指し示した場合、すなわち競合した場合、
プログラム実行サイクルの第１サイクルにおいてＸアド
レスバス３１１の指し示すデータの転送を行い、第２サ
イクルにおいてＹアドレスバス３１２の指し示すデータ
の転送をそれぞれ行う。この間バス制御ユニット３０１
は第１サイクルの途中から第２サイクルの途中にかけて
ストール信号を発行し、演算ユニット１０１、制御ユニ
ット１０２、およびデータメモリ１０３の各ブロックは
このストール信号を検出して第２サイクルにおいて上記
データ転送以外の動作を停止させる。これにより、演算
ユニット１０１、制御ユニット１０２、およびデータメ
モリ１０３の各ブロックの動作とバスにおけるデータ転
送の進行との同期が保たれる。

【００３６】本実施例のデジタル信号処理プロセッサ２
０では、このバス制御ユニット３０１を、フラッシュセ
ルを使用する制御レジスタの消去／書き込み期間に対し
てもストール信号を発行するようにし、フラッシュセル
で構成されたレジスタの消去／書き込みのためのデータ
転送以外の動作を停止するようにしている。

【００３７】図６に、本実施例のデジタル信号処理プロ
セッサ２０におけるデータメモリ１０３、レジスタ１０
４，１０５及びこれらを接続するバス３１１〜３１４の
動作タイミング図を示す。１クロックサイクル内をｔ
０，ｔ１，ｔ２，ｔ３の４区間に分割するとすると、Ｘ
アドレスバス３１１またはＹアドレスバス３１２の内容
はバス制御ユニット３０１によりｔ３タイミングで変更
される。これに伴い、データメモリ１０３はアクセスさ
れたアドレスの内容をＸデータバス３１３またはＹデー
タバス３１４にｔ１タイミングにおいて出力する。Ｘデ
ータバス３１３またはＹデータバス３１４はｔ０〜ｔ１
タイミングにおいてプリチャージされており、ｔ１タイ
ミングにて目的値に変化した後、次のサイクルのｔ０タ
イミングまでその値を保持する。同様にデータレジスタ
１０４とアドレスレジスタ１０５の内容はｔ２タイミン
グで変更される。

【００３８】ここで、Ｘアドレスバス３１１とＹアドレ
スバス３１２のそれぞれ指し示すページが第１サイクル
において競合した場合の、各バスの動作タイミング図を
図７に示す。この場合、第１サイクルのｔ１タイミング
から第２サイクルのｔ１タイミングまでストール信号が
持続し、第１サイクルにおいてＸデータバス３１３を介
したデータ転送が、第２サイクルにおいてＹデータバス
３１４を介したデータ転送が連続して行われる。このス
トール信号を各ブロックが検出することにより、第２サ
イクルにおいて上記データ転送に関わる動作以外は全て
停止される。尚、このストール信号は、バス制御ユニッ
ト３０１がＸアドレスバス３１１とＹアドレスバス３１
２のアドレスの競合を検出することにより発行される。

【００３９】次に、本実施例のデジタル信号処理プロセ
ッサ２０の、フラッシュＥＥＰＲＯＭにより構成された
レジスタがアクセスされた場合の動作タイミング図を、
図８に示す。同図において、参照符号８０１で示した期
間は、フラッシュＥＥＰＲＯＭ以外で構成された通常の
レジスタがアクセスされているサイクルである。また、
参照符号８０２で示した期間はフラッシュＥＥＰＲＯＭ
で構成されたレジスタが書き込みアクセスされているサ
イクルであり、８０３で示した期間はフラッシュＥＥＰ
ＲＯＭで構成されたレジスタが読み出しアクセスされて
いるサイクルである。

【００４０】フラッシュＥＥＰＲＯＭで構成されたレジ
スタが書き込みアクセスされると、前述したように先
ず、レジスタの内容が消去される。続いて、レジスタに
必要なデータが書き込まれる。更に続いて、レジスタの
内容が読み出され、書き込まれているべき値と一致する
か検証が行われる。検証の結果、両者が一致すれば書き
込み動作は完了する。以上の消去−書き込み−検証の一
連の処理サイクルの間、ストール信号８０４が発行され
ており、上記フラッシュＥＥＰＲＯＭで構成されたレジ
スタの消去、書き込み、検証以外のデジタル信号処理プ
ロセッサ２０内の全動作は停止する。なお、フラッシュ
ＥＥＰＲＯＭで構成されたレジスタが、読み出しのみの
アクセスがなされているサイクルにおいては、フラッシ
ュＥＥＰＲＯＭ以外の通常のレジスタがアクセスされて
いるサイクルと全く動作は同様である。

【００４１】次に、第１回目の消去−書き込み−検証の
一連のサイクルにおいて、検証時に読み出された値が書
き込まれているべき値と一致しない場合の動作タイミン
グを、図９に示す。第１回目の検証不成功後、引き続い
て第２回目の消去−書き込み−検証の一連の処理が行わ
れるが、この時、消去−書き込みには第１回目よりも長
い時間がかけられる。この間、バス制御ユニット３０１
はストール信号を継続して発行し続ける。このストール
信号の継続は、フラッシュＥＥＰＲＯＭで構成された演
算制御レジスタ３２１またはエラーマスクレジスタ３２
２が書き込みアクセスされると、フラッシュレジスタ書
込検出回路３３０がこれを検出し、バス制御ユニット３
０１に対してストール強制発行信号３３１を出力するこ
とにより、行うことができる。

【００４２】ここで、図１０に、本実施例のデジタル信
号処理プロセッサ２０で使用可能なフラッシュＥＥＰＲ
ＯＭを用いた制御レジスタの別の構成例を示す。同図に
おいて、図４に示したレジスタの構成部分と同一構成部
分には同一の参照符号を付して、その詳細な説明は省略
する。すなわち、図１０の制御レジスタは、フラッシュ
セル４０１がｎワードあり、ワード入力Ｗｊ（ｊ＝０〜
ｎ−１）により第ｊワードを選択できる構成となってい
いる点が図４に示したレジスタの構成と相違する。この
ように構成される制御レジスタは、動作モード、使用中
のタスクに基づき異なるワードを選択できる。この選択
切り替えは瞬時に実行可能であるため、レジスタの退
避、再書き込みといった手間をかけずに動作モードの変
更が可能になるという利点がある。

【００４３】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、例
えば、実施例では複数本のバスによりアクセスされるア
ドレスが競合した際にアクセスの動作順序を整理するア
ドレス制御ユニットの発行するストール信号を用いる場
合ついて示したが、１つのバスを介して複数のレジスタ
からアクセスされるアドレスが競合した際にレジスタの
アクセスの動作順序を整理するための動作停止信号を出
力する回路の信号を用いても同様に実行でき、本発明の
精神を逸脱しない範囲内において種々の設計変更をなし
得ることは勿論である。

【００４４】

【発明の効果】前述した実施例から明らかなように、本
発明によれば、フラッシュＥＥＰＲＯＭを適用したレジ
スタの消去及び再書込みに必要な多サイクルの間、プロ
グラムの進行を停止させるプログラム実行制御手段とし
て、複数のアドレスバスがデータメモリの同一のページ
内のアドレスを差し示した場合に各バスからのアクセス
を順序付けて制御するために、バス制御ユニットが発行
するストール信号を用いるように構成したことにより、
デジタル信号処理プロセサの一部のレジスタを不揮発性
のフラッシュＥＥＰＲＯＭで構成しても、ハードウェア
の増加を最小限に抑えることができる。

【００４５】また、デジタル信号処理プロセッサの一部
のレジスタを不揮発性のフラッシュＥＥＰＲＯＭで構成
することにより、電源遮断後のレジスタのイニシャライ
ズ処理に要する時間を軽減することが可能になる。

【００４６】更に、デジタル信号処理プロセッサの一部
のレジスタをフラッシュＥＥＰＲＯＭで構成することに
より、その分、より集積度を上げることができる。

【図面の簡単な説明】

【図１】従来の代表的なデジタル信号処理プロセッサの
構成を示す要部ブロック回路図である。

【図２】ＳＲＡＭセルを用いた従来のレジスタの構成図
である。

【図３】本発明に係るデジタル信号処理プロセッサの構
成の一実施例を示す要部ブロック回路図である。

【図４】図３に示したデジタル信号処理プロセッサのフ
ラッシュＥＥＰＲＯＭで構成したレジスタの一例を示す
要部回路図である。

【図５】図４に示したフラッシュＥＥＰＲＯＭで構成し
たレジスタの消去、書き込み、読み出し動作時の各端子
の印加電圧状態を示す電圧波形図である。

【図６】図３に示したデジタル信号処理プロセッサにお
けるデータメモリ、レジスタ及びこれらを接続するバス
の動作タイミングを示す図である。

【図７】図３に示したデジタル信号処理プロセッサにお
けるＸアドレスバスとＹアドレスバスの指し示すページ
が競合した場合の各バスの動作タイミングを示す図であ
る。

【図８】図３に示したデジタル信号処理プロセッサのフ
ラッシュＥＥＰＲＯＭで構成したレジスタが書込みアク
セスされた場合の動作タイミングを示す図である。

【図９】図８に示した書込みアクセスの検証動作で検証
不成功の場合の再書込み動作の動作タイミングを示す図
である。

【図１０】図３に示したデジタル信号処理プロセッサの
フラッシュＥＥＰＲＯＭで構成したレジスタの別の例を
示す要部回路図である。

【符号の説明】

２０…デジタル信号処理プロセッサ、 １０１…演算ユニット、 １０２…制御ユニット、 １０３…データメモリ、 １０４…データレジスタ、 １０５…アドレスレジスタ、 １０６…演算器、 ３０１…バス制御ユニット、 ３１１…Ｘアドレスバス、 ３１２…Ｙアドレスバス、 ３１３…Ｘデータバス、 ３１４…Ｙデータバス、 ３２１…演算制御レジスタ、 ３２２…エラーマスクレジスタ、 ３２３…エラーステータスレジスタ、 ３３０…フラッシュレジスタ書込検出回路、 ３３１…ストール強制発行信号、 ４０１…フラッシュセル、 ４０２…フラッシュセルのドレイン端子、 ４０３…ＰＭＯＳ、 ４０４…ビット線、 ４０５…フラッシュセルのソース端子、 ４０６…ＮＭＯＳ、 ４０７…共通ソース端子、 ４０８…基板電極端子、 ４０９…フラッシュセルの基板端子、 ８０４…ストール信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】演算部と制御部とメモリとこれらを接続す
   るバスとを含むデジタル信号処理プロセッサにおいて、
   制御部内の複数のレジスタの少なくとも１つのレジスタ
   を、フラッシュＥＥＰＲＯＭで構成すると共に、該フラ
   ッシュＥＥＰＲＯＭで構成されたレジスタの書込み実行
   中は、該レジスタのデータ書込み動作以外の信号処理動
   作を停止させるプログラム実行制御手段を備えたことを
   特徴とするデジタル信号処理プロセッサ。
2. 【請求項２】前記プログラム実行制御手段は、前記複数
   のレジスタから前記バスを介してアクセスされるアドレ
   スが競合した際にレジスタのアクセスの動作順序を整理
   するための動作停止信号であるストール信号を発行する
   ストール信号発行回路と、前記フラッシュＥＥＰＲＯＭ
   で構成されたレジスタの書込みアクセス及び終了を検出
   するフラッシュレジスタ書込検出回路とから構成され、
   前記書込み動作中にフラッシュレジスタ書込検出回路
   が、前記ストール信号発行回路に対してストール信号を
   発行するようにストール強制発行信号を出力して成る請
   求項１記載のデジタル信号処理プロセッサ。
3. 【請求項３】前記メモリが複数の領域に分割されていて
   前記バスが複数本から成る場合、前記プログラム実行制
   御手段は、複数本のバスが指し示すアドレスが競合した
   際に競合したバスからのアクセスの動作順序を整理する
   ための動作停止信号であるストール信号を発行するバス
   制御ユニットと、前記フラッシュＥＥＰＲＯＭで構成さ
   れたレジスタの書込みアクセス及び終了を検出するフラ
   ッシュレジスタ書込検出回路とから構成され、前記書込
   み動作中にフラッシュレジスタ書込検出回路が、前記バ
   ス制御ユニットに対してストール信号を発行するように
   ストール強制発行信号を出力して成る請求項１記載のデ
   ジタル信号処理プロセッサ。
4. 【請求項４】前記フラッシュレジスタ書込検出回路は、
   データ書込み指定された制御部内のレジスタに対する内
   部アドレスが、前記フラッシュＥＥＰＲＯＭで構成され
   たレジスタの内部アドレスと一致した際にその書込みデ
   ータを取り込むと共に前記ストール強制発行信号を出力
   し、所定時間経過後に前記フラッシュＥＥＰＲＯＭで構
   成されたレジスタの書込み検証を行い、検証成功の場合
   に前記ストール強制発行信号を停止し、検証不成功の場
   合に取り込まれた書込みデータを用いて該レジスタに対
   して再度書込みを行なうと共に前記ストール強制発行信
   号を出力し続けるように構成されて成る請求項２または
   請求項３記載のデジタル信号処理プロセッサ。
5. 【請求項５】前記フラッシュＥＥＰＲＯＭで構成するレ
   ジスタは、書込みが頻繁ではない演算制御レジスタ、エ
   ラーマスクレジスタ、エラーステータスレジスタの少な
   くともいずれか１つである請求項１〜４のいずれか１項
   に記載のデジタル信号処理プロセッサ。