JPH0936340A - Thin film semiconductor device - Google Patents

Thin film semiconductor device

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JPH0936340A
JPH0936340A JP7180277A JP18027795A JPH0936340A JP H0936340 A JPH0936340 A JP H0936340A JP 7180277 A JP7180277 A JP 7180277A JP 18027795 A JP18027795 A JP 18027795A JP H0936340 A JPH0936340 A JP H0936340A
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JP
Japan
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gate electrode
layer
formed
film
impurity diffusion
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Withdrawn
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JP7180277A
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Japanese (ja)
Inventor
Yasumasa Miyamoto
Atsushi Sakurai
育昌 宮本
淳 櫻井
Original Assignee
Fuji Xerox Co Ltd
富士ゼロックス株式会社
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To prevent the delay of operation speed of a TFT, by diffusing impurities into a first and second impurity diffusion layers by using a gate electrode as a mask.
SOLUTION: A photodetection element 110 consists of a pair of upper and lower electrodes formed on an insulating substrate 1. An active element 120 consists of a semiconductor film 16a formed on the insulating substrate 1, a gate insulating layer 4, and a gate electrode 5. The semiconductor film 16a formed below the gate electrode 5 consists of a first impurity diffusion layer 3a inside the gate electrode 5, a second impurity diffusion layer 3b outside the gate electrode 5, and an operating layer 2 just under the gate electrode 5. The first and the second impurity diffusion layers 3a and 3b are formed by diffusing impurities into the semiconductor film 16a by using the gate electrode 5 as a mask. The operating layer 2 is masked by the electrode 5 and impurities are not diffused in the layer 2. When the active element 120 formed in this manner is viewed from above, the photodetection element 110 is surrounded by the gate electrode 5 and the impurity diffusion layers 3a, 3b sandwiching the gate electrode 5.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、同一基板上に受光素子と能動素子とが形成された薄膜半導体装置に関する。 The present invention relates to relates to a thin film semiconductor device and a light receiving element and the active element are formed on the same substrate.

【0002】 [0002]

【従来の技術】従来、一次元ラインセンサ、二次元センサ等の密着型イメージセンサとして、水素化非晶質シリコン(a−Si:H)薄膜トランジスタ(TFT)等の能動素子と、a−Si:Hフォトダイオード(PD)等の受光素子とを組み合わせた薄膜半導体装置が広く用いられている。 Conventionally, one-dimensional line sensor, a contact image sensor such as a two-dimensional sensor, hydrogenated amorphous silicon (a-Si: H) and active elements such as thin film transistors (TFT), a-Si: H photodiode (PD) thin film semiconductor device that combines the light receiving element or the like is widely used.

【0003】この薄膜半導体装置は、通常のガラス基板上に形成することが可能なため材料費の点で有利であるが、更にその製造コストを低減させると共に、この薄膜半導体装置の性能、特に解像度を一層向上させるための研究が鋭意続けられている。 [0003] The thin film semiconductor device is advantageous in terms of material costs because it is possible to form a normal glass substrate, together with further reducing its manufacturing cost, performance of the thin film semiconductor device, in particular the resolution research is continuing intensively for the further improved. この薄膜半導体装置を製造するには、他の処理工程に比べて1回当たりの処理コストが著しく高いフォトリソグラフィ法を複数回使用する必要があり、コスト低減上のネックとなっている。 The thin-film semiconductor device to be manufactured, it is necessary to use a plurality of times the processing cost is remarkably high photolithography per one compared to other processing steps, it has become a bottleneck in cost reduction.

【0004】従って、薄膜半導体装置の製造コストを低減するためにはフォトリソグラフィ法の使用回数を減少させる必要がある。 [0004] Therefore, in order to reduce the cost of manufacturing the thin film semiconductor device, it is necessary to reduce the number of uses of photolithography. そこで、フォトリソグラフィ法の使用回数を減少させる方法として、例えば、特開昭64− As a method of reducing the number of uses of photolithography, for example, JP 64
50558号公報には、次のような構造のイメージセンサ及びその製造方法が開示されている。 The 50558 discloses an image sensor and a manufacturing method thereof with the following structure is disclosed.

【0005】図27は、上記公報に示された従来のイメージセンサの縦断面図である。 [0005] Figure 27 is a longitudinal sectional view of a conventional image sensor shown in the above publication. 図27に示すように、このイメージセンサ200には、同一の絶縁性基板1上に順スタガ型のTFT領域21と、PD領域22とが組み合わされて形成されている。 As shown in FIG. 27, this image sensor 200, the same insulating substrate 1 staggered TFT region 21 on the PD region 22 are combined to form. このように組み合わされたTFT領域21及びPD領域22が絶縁性基板上に複数組配列され、更に、これら複数組のTFT領域21及びPD領域22を接続するゲート配線マトリクス23及びデータ配線マトリクス24が備えられて1台のイメージセンサ装置が構成されている。 Thus TFT region 21 and the PD region 22 combined are a plurality of sets arranged on an insulating substrate, further, the gate wiring matrix 23 and the data line matrix 24 for connecting the plurality of sets of the TFT region 21 and the PD region 22 provided is in the image sensor apparatus of one is formed.

【0006】TFT領域21は、絶縁性基板1上に形成されたp型a−Si:H層26と、a−Si:H層27 [0006] TFT region 21, p-type a-Si is formed on the insulating substrate 1: H layer 26, a-Si: H layer 27
と、n型a−Si:H層28と、個別電極31と、絶縁膜30と、ゲート電極5とから構成されている。 When, n-type a-Si: H-layer 28, the individual electrode 31, an insulating film 30, and a gate electrode 5. PD領域22は、絶縁性基板1上に形成された下部電極6と、 PD region 22 includes a lower electrode 6 formed on the insulating substrate 1,
p型a−Si:H層26と、a−Si:H層27と、n p-type a-Si: H-layer 26, a-Si: H-layer 27, n
型a−Si:H層28と、透明電極9と、絶縁膜30とから構成されている。 Type a-Si: H-layer 28, a transparent electrode 9, and an insulating film 30.

【0007】このp型a−Si:H層26、a−Si: [0007] The p-type a-Si: H layer 26, a-Si:
H層27、及びn型a−Si:H層28の3層がそれぞれ、P層、I層、及びN層と呼ばれる、いわゆるPIN H layer 27, and n-type a-Si: 3-layer H layer 28, respectively, P layers, called I layer, and an N layer, so-called PIN
型のPDを構成している。 Constitute the type of PD. このイメージセンサ200には、これらTFT領域21及びPD領域22以外に、配線下部電極25及び配線上部電極29から成るゲート配線マトリクス23と、個別電極31に接続する配線上部電極29とが備えられている。 The image sensor 200, in addition to these TFT region 21 and the PD region 22, the gate wiring matrix 23 consisting of the wiring lower electrode 25 and the wiring upper electrode 29, provided with a wiring upper electrode 29 to be connected to the individual electrodes 31 there.

【0008】これらTFT領域21、PD領域22、ゲート配線マトリクス23、及びデータ配線マトリクス2 [0008] These TFT region 21, PD region 22, the gate wiring matrix 23, and the data line matrix 2
4の全ての領域を覆うようにパシベーション膜14が形成されている。 Passivation film 14 so as to cover all areas of 4 is formed. このように構成されたイメージセンサ2 The image sensor 2 thus constructed
00の動作について説明する。 00 of the operation will be explained. 所定のバイアスが印加された、p型a−Si:H層26、a−Si:H層27、 Predetermined bias is applied, p-type a-Si: H layer 26, a-Si: H layer 27,
及びn型a−Si:H層28より成るPIN層に上方から光が照射されると、このPIN層を挟む透明電極9と下部電極6との間に、光電効果による電圧が発生し、その電圧がTFT領域21に転送され、TFT領域21で増幅されてゲート配線マトリクス23及びデータ配線マトリクス24を経て出力される。 And n-type a-Si: When light from above to the PIN layer made of H layer 28 is irradiated, between the transparent electrode 9 and the lower electrode 6 sandwiching the PIN layer, the voltage due to the photoelectric effect occurs, that voltage is transferred to the TFT region 21, is amplified by the TFT region 21 is output through the gate wiring matrix 23 and the data line matrix 24.

【0009】次に、このイメージセンサ200の製造方法について説明する。 [0009] Next, a method for manufacturing the image sensor 200. 図28〜図31は、図27に示したイメージセンサ200の製造方法の主要工程図である。 28 to FIG. 31, a major process diagram of the method of manufacturing the image sensor 200 shown in FIG. 27. 先ず、絶縁性基板1上に導電膜を着膜し、フォトリソグラフィ法を用いてその導電膜をパターニングして、 First, film deposited a conductive film on an insulating substrate 1, and patterning the conductive film by a photolithography method,
図28に示すように、ゲート配線マトリクス23(図2 As shown in FIG. 28, the gate wiring matrix 23 (FIG. 2
7参照)用の配線下部電極25及びPD領域22(図2 Wiring lower electrode 25 of the 7 reference) and for the PD region 22 (FIG. 2
7参照)用の下部電極6を形成する。 7 refer) to form the lower electrode 6 for.

【0010】次に、絶縁性基板1全面にp型a−Si: [0010] Next, p-type a-Si on the insulating substrate 1 entirely:
H層26、a−Si:H層27、n型a−Si:H層2 H layer 26, a-Si: H layer 27, n-type a-Si: H layer 2
8、及び透明導電膜を順次堆積し、フォトリソグラフィ法により透明導電膜とn型a−Si:H層28とをパターニングして、図29に示すように、PD領域22(図27参照)の上部電極となる透明電極9と、データ配線マトリクス(図27参照)用の個別電極31とを形成する。 8, and the transparent conductive layer were sequentially deposited, transparent conductive film by photolithography and an n-type a-Si: by patterning the H layer 28, as shown in FIG. 29, PD region 22 (see FIG. 27) a transparent electrode 9 serving as an upper electrode, forming the individual electrodes 31 for data wirings matrix (see Figure 27).

【0011】次に、絶縁性基板1全面に絶縁膜30を堆積し、フォトリソグラフィ法により絶縁膜30をパターニングして、図30に示すように、ゲート配線マトリクス23の配線上部電極29(図27参照)用のコンタクトホール38とデータ配線マトリクス24の配線上部電極29(図27参照)用のコンタクトホール39との双方を形成する。 [0011] Next, depositing an insulating substrate 1 over the entire surface insulating film 30, by patterning the insulating film 30 by photolithography, as shown in FIG. 30, the wiring upper electrode 29 of the gate interconnection matrix 23 (FIG. 27 wiring upper electrode 29 of the contact hole 38 and the data line matrix 24 for reference) (to form both a contact hole 39 for reference Figure 27).

【0012】次に、絶縁性基板1全面に導電膜を堆積し、フォトリソグラフィ法によりその導電膜をパターニングして、図31に示すように、TFT領域21(図2 [0012] Next, the insulating substrate 1 is deposited on the entire surface of the conductive film, and patterning the conductive film by photolithography, as shown in FIG. 31, TFT region 21 (FIG. 2
7参照)用のゲート電極5と、ゲート配線マトリクス2 A gate electrode 5 of the 7 reference) for the gate wiring matrix 2
3(図27参照)用及びデータ配線マトリクス24(図27参照)用の配線上部電極29とを形成する。 3 to form the wiring upper electrode 29 for (Figure 27 reference) and for the data lines matrix 24 (see FIG. 27). 更に、 In addition,
絶縁性基板1全面にパシベーション膜14を着膜することにより、図27に示すイメージセンサ200が完成する。 By-deposit the passivation film 14 on the insulating substrate 1 entirely, the image sensor 200 shown in FIG. 27 is completed.

【0013】上記の製造方法によれば、それまでは6〜 According to the manufacturing method described above, 6 until it
9回程度であったフォトリソグラフィ法の使用回数を、 The number of times of use of the photolithography method was about 9 times,
4回という少ない使用回数まで減少させることができるので、製造コストの点では大幅に改善することができる。 It is possible to reduce to a few uses of 4 times, in terms of production cost can be significantly improved.

【0014】 [0014]

【発明が解決しようとする課題】しかしながら、こうして製造されたイメージセンサ200(図27参照)のT [SUMMARY OF THE INVENTION However, thus T of the image sensor 200 that is manufactured (see FIG. 27)
FTは、ゲート電極5と、ソース・ドレイン領域、即ちn型a−Si:H層28とが自己整合的に形成されておらず、ゲート電極5と、ソース・ドレイン領域とが互いにオーバーラップした構造として形成されている。 FT includes a gate electrode 5, source and drain regions, i.e., n-type a-Si: the H layer 28 is not formed in a self-aligned manner, the gate electrode 5, and the source and drain regions overlap with each other It is formed as a structure. ゲート電極とソース・ドレイン領域とがオーバーラップしていると、この両者間に寄生容量が発生し、更に、アライメントずれにより複数のTFT間で寄生容量がばらつくためTFTの動作速度が遅延するという問題が発生することがある。 When the gate electrode and the source and drain regions are overlapped, parasitic capacitance is generated between the two further problem that the operation speed of the TFT for parasitic capacitance varies among a plurality of TFT is delayed by misalignment there may be generated. また、ゲート電極とソース・ドレイン領域とがオーバーラップしていると、フィードスルーにより実効ゲート電圧が低下しPDからの電荷転送が不良となり残像が発生し易い。 Further, when the gate electrode and the source and drain regions are overlapped, residual image charge transfer becomes poor from the effective gate voltage drops PD is generated by the feed-through easily.

【0015】また、上記の製造方法においては、フォトリソグラフィ法の使用回数を減少させるためにTFT領域21とPD領域22とを共通のPIN層上に形成しているので、TFT領域21とPD領域22との間にリーク電流が発生し、画像の階調を十分確保することができなくなるという問題を生じ易い。 [0015] In the above manufacturing method, since the form the TFT region 21 and the PD region 22 in order to reduce the number of times of use of the photolithography method on a common PIN layer, TFT region 21 and the PD region leakage current is generated between the 22, prone to a problem that the gradation of an image can not be sufficiently secured. 本発明は、上記の事情に鑑み、製造コストが低く、且つ、性能の優れた薄膜半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, the production cost is low, and aims to provide an excellent thin film semiconductor device performance.

【0016】 [0016]

【課題を解決するための手段】上記の目的を達成する本発明の薄膜半導体装置は、絶縁性基板上に形成された、 To achieve the above object, according to the solution to thin film semiconductor device of the present invention was formed on an insulating substrate,
受光層が上下一対の電極で挟まれて成る受光素子と、その受光素子を環状に取り巻くゲート電極、及びそのゲート電極の下部に形成された半導体膜を有する能動素子とを備え、上記半導体膜が、上記ゲート電極をマスクとして不純物が拡散された、上記ゲート電極より内側の、上記一対の電極のうちの下部電極と接する第1の不純物拡散層、及び上記ゲート電極より外側の、上記受光素子を取り巻く第2の不純物拡散層と、上記ゲート電極により不純物の拡散を免れた、そのゲート電極直下の動作層とを有することを特徴とする。 Comprising a light receiving element for receiving layer is formed by being sandwiched between the pair of upper and lower electrodes, the gate electrode surrounding the light receiving elements in a ring, and an active element having a semiconductor film formed under the gate electrode, the semiconductor film , impurities using the gate electrode as a mask is diffused, the inner than the gate electrode, the first impurity diffusion layer in contact with the lower electrode of the pair of electrodes, and the outer than the gate electrode, the light-receiving element a second impurity diffusion layer surrounds, escaped the diffusion of impurities by the gate electrode, and having an operation layer immediately below the gate electrode.

【0017】 [0017]

【発明の実施の形態】本発明の薄膜半導体装置は、上記のように、ゲート電極をマスクとして第1及び第2の不純物拡散層に不純物が拡散されたものである。 Thin film semiconductor device of the present invention DETAILED DESCRIPTION OF THE INVENTION As described above, impurities in the first and second impurity diffusion layers of the gate electrode as a mask is one that was diffused. 即ち、ゲート電極と、第1及び第2の不純物拡散層、即ちソース・ドレイン領域とが自己整合的に形成されている。 That is, a gate electrode, first and second impurity diffusion layers, that is, the source-drain regions are formed in a self-aligned manner. その結果、ゲート電極とソース・ドレイン領域との間の寄生容量は極めて僅かであり、また、複数のTFTについての寄生容量のばらつきも極めて小さいため、TFTの動作速度の遅延が防止される。 As a result, the parasitic capacitance between the gate electrode and the source and drain regions are very small, also because variations in the parasitic capacitance is extremely small for a plurality of TFT, the delay in the operation speed of the TFT is prevented. また、ゲート電極とソース・ドレイン領域とが自己整合的に形成されているため、 Further, since the gate electrode and the source and drain regions are formed in a self-aligned manner,
フィードスルーの発生が防止され、PDからの電荷転送が不良となることがなく、残像の発生が防止される。 Generation of the feed-through is prevented, without becomes poor charge transfer from PD, occurrence of an afterimage can be prevented.

【0018】また、上記のように、受光素子を環状に取り巻いて能動素子のゲート電極が形成されており、そのゲート電極の下部に形成された半導体膜は、第1の不純物拡散層と第2の不純物拡散層とが動作層によって平面的に完全に分離されているため、第1の不純物拡散層と第2の不純物拡散層との間、即ちソース・ドレイン領域相互間のリーク電流が防止される。 Further, as described above, the light receiving elements are formed the gate electrode of the active element surrounding the annular, semiconductor film formed under the gate electrode, a first impurity diffusion layer and the second since the impurity diffusion layer are planarly completely separated by the active layer, between the first impurity diffusion layer and the second impurity diffusion layers, that is, the leakage current between the source and drain regions each other is prevented that. また、上記のように、受光素子(PD)と能動素子(TFT)とが絶縁性基板上に別々に形成されているため、TFTとPDとの間のリーク電流が小さい。 Further, as described above, the light receiving element and (PD) and the active elements (TFT) are separately formed on an insulating substrate, is small leakage current between the TFT and the PD. このようにリーク電流が減少することにより、画像の階調を十分確保することができる。 By thus leak current is reduced, the tone of the image can be sufficiently secured.

【0019】更に、本発明の薄膜半導体装置は上記のように構成されているので、後述のように、フォトリソグラフィ法の使用回数を、例えば4回で済ますこともできる。 Furthermore, since the thin film semiconductor device of the present invention is constructed as described above, as described below, it can also be dispensed the number of times of use of the photolithography method, for example, 4 times. このように、本発明によれば、前述の引例公報と同様、低コストで薄膜半導体装置を製造することが可能であり、しかも、性能のより優れた薄膜半導体装置を得ることができる。 Thus, according to the present invention, similar to the references the aforementioned publication, it is possible to produce a thin film semiconductor device at a low cost, moreover, it is possible to obtain a better thin film semiconductor device performance.

【0020】 [0020]

【実施例】以下、本発明の実施例について図面を参照しながら説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings embodiments of the present invention. 図1は、本発明の薄膜半導体装置の第1の実施例の平面図、図2は、図1の矢印A−A'方向から見た縦断面図である。 Figure 1 is a plan view of a first embodiment of a thin film semiconductor device of the present invention, FIG. 2 is a longitudinal sectional view seen from an arrow A-A 'direction in FIG. 1. 図1及び図2に示すように、 As shown in FIGS. 1 and 2,
本発明の第1の実施例の薄膜半導体装置100は、ガラス等の絶縁部材から成る絶縁性基板1上に、平面形状が方形に形成された、PDとして作動する受光素子110 Thin film semiconductor device 100 of the first embodiment of the present invention, on the insulating substrate 1 made of an insulating member such as glass, the planar shape is formed into a square, the light-receiving element operates as a PD 110
と、受光素子110を取り巻く環状に形成された、TF If, which is formed in an annular shape surrounding the light receiving element 110, TF
Tとして作動する能動素子120とが組み合わされて形成されている。 An active element 120 to operate is formed by combining a T. このように組み合わされた受光素子11 Thus combined light receiving element 11
0及び能動素子120が絶縁性基板1上に複数組配列されて1台のイメージセンサ装置が構成される。 0 and the image sensor device active element 120 is one with a plurality of sets arranged on the insulating substrate 1 is formed.

【0021】受光素子110は、絶縁性基板1上に形成された上下一対の電極、即ち透明電極9及び下部電極6 The light receiving element 110, a pair of upper and lower electrodes formed on the insulating substrate 1, i.e., the transparent electrode 9 and the lower electrode 6
と、これら一対の電極で挟まれた受光層8及びオーミック層7とから構成されている。 When, and a sandwiched receiving layer 8 and the ohmic layer 7 for in the pair of electrodes. 更に、受光素子110には、透明電極9にバイアス電圧を印加するためのバイアス配線13が備えられている。 Further, the light receiving element 110, the bias line 13 for applying a bias voltage to the transparent electrode 9 is provided. 能動素子120は、絶縁性基板1上に形成されたa−Si:Hの半導体膜16a Active element 120 is formed on the insulating substrate 1 a-Si: H semiconductor film 16a
と、半導体膜16a上に形成されたゲート絶縁膜4と、 When a gate insulating film 4 formed on the semiconductor film 16a,
ゲート絶縁膜4上に形成されたゲート電極5とから構成されている。 And a gate insulating film 4 is formed on the gate electrode 5.

【0022】能動素子120の半導体膜16aは、ゲート電極5をマスクとして半導体膜16a中に不純物が拡散された、ゲート電極5より内側の第1の不純物拡散層3a、及びゲート電極5より外側の第2の不純物拡散層3bと、ゲート電極5によりマスクされて不純物の拡散を免れた、ゲート電極5直下の動作層2とから成る。 The semiconductor film 16a of the active element 120 is an impurity into the semiconductor film 16a using the gate electrode 5 as a mask is diffused, the first impurity diffusion layer 3a of the inner side of the gate electrode 5, and the gate electrode 5 outside the a second impurity diffusion layer 3b, is masked by escaped the diffusion of impurities by the gate electrode 5, made of the operation layer 2 which directly under the gate electrode 5. 動作層の両側の2つの不純物拡散層3a,3bはTFTのソース・ドレイン領域として作動する。 Two impurity diffusion layers 3a on both sides of the active layer, 3b operates as a source-drain region of the TFT.

【0023】このように形成された能動素子120を上方から見ると、図1に示すように、ゲート電極5とゲート電極5を挟む不純物拡散層3a,3b(それぞれの一部がゲート絶縁膜4の蔭に隠れている)とが、ストライプ状に受光素子110を取り巻いている。 [0023] Looking at the active element 120 thus formed from above, as shown in FIG. 1, the impurity diffusion layer 3a which sandwich the gate electrode 5 and the gate electrode 5, 3b (the respective portion of the gate insulating film 4 of hiding in shadow), but, surrounding the light receiving element 110 in stripes. 図2に示すように、ゲート絶縁膜4の、半導体膜16aと接する底面の幅W1は、半導体膜16a全体の幅W2より狭く形成されており、第1の不純物拡散層3aの、ゲート絶縁膜4に覆われていない周縁部3eの上に、受光素子110 As shown in FIG. 2, the gate insulating film 4, the width W1 of the bottom surface in contact with the semiconductor film 16a is narrower than the width W2 of the entire semiconductor film 16a, the first impurity diffusion layer 3a, the gate insulating film on the peripheral portion 3e that is not covered with the 4, the light receiving element 110
の下部電極6の周縁部6eが重なって接している。 In contact overlaps the peripheral edge portion 6e of the lower electrode 6. その結果、受光素子110の下部電極6と能動素子120の不純物拡散層3aとが電気的に接続されている。 As a result, the impurity diffusion layer 3a of the lower electrode 6 and the active element 120 of the light receiving element 110 are electrically connected.

【0024】更に、能動素子120には不純物拡散層3 Furthermore, the active element 120 impurity diffusion layer 3
bと接続するソース・ドレイン配線11と、ゲート電極5と接続するゲート配線12とが備えられている。 A drain line 11 to be connected is b, and the gate wiring 12 connected to the gate electrode 5 is provided. このように形成された受光素子110と能動素子120の上には層間絶縁膜10が被覆され、更にその上にはパシベーション層14が被覆されて薄膜半導体装置100が構成されている。 This is on top of the formed light-receiving element 110 and active element 120 to be coated interlayer insulating film 10 is further configured thin-film semiconductor device 100 passivation layer 14 is coated thereon.

【0025】このような薄膜半導体装置100に、上方から光が照射されると、受光素子110の受光層8とオーミック層7を挟む透明電極9及び下部電極6の間に光電効果による電圧が発生し、その電圧は能動素子120 [0025] Such thin film semiconductor device 100, when light from above is irradiated, the voltage due to the photoelectric effect between the transparent electrodes 9 and the lower electrode 6 that sandwich the light-receiving layer 8 and the ohmic layer 7 of the light receiving element 110 is generated and, its voltage active element 120
に転送され、能動素子120で増幅されてソース・ドレイン配線11及びゲート配線12を経て出力される。 Is transferred to and is amplified by the active element 120 is output via the source-drain wiring 11 and the gate wiring 12. このように構成された本実施例の薄膜半導体装置100では、能動素子120の不純物拡散層3a,3bはゲート電極5をマスクとして不純物が拡散されて自己整合的に形成されているため、ゲート電極5と不純物拡散層3 In the thus configured thin-film semiconductor device of this embodiment 100, the impurity diffusion layer 3a of the active device 120, 3b is the impurity is diffused is formed in a self-aligning manner using the gate electrode 5 as a mask, the gate electrode 5 and the impurity diffusion layers 3
a,3bとはオーバーラップしないので、この両者間には寄生容量が発生せず、また、ゲート電極5と不純物拡散層3a,3bとの間にアライメントのずれが無いので、複数のTFTの寄生容量どうしのばらつきが小さくなる。 a, does not overlap with 3b, this is between them without parasitic capacitance occurs, also, the gate electrode 5 and the impurity diffusion layers 3a, since misalignment is not between 3b, a plurality of TFT parasitic variations of each other capacity decreases. そのため、TFTの動作速度の遅延が生じたり、 For this reason, or cause delay in operation speed of the TFT,
残像が発生したりすることが防止される。 Thereby preventing the residual image or generated.

【0026】また、能動素子120のソース領域またはドレイン領域として作動する、不純物拡散層3aと不純物拡散層3bは、環状に形成された動作層2の内側と外側にそれぞれ形成されているため、ソース領域とドレイン領域は平面的に完全に分離されている。 Further, operates as a source region or a drain region of the active element 120, the impurity diffusion layer 3a and the impurity diffusion layer 3b are formed respectively inside and outside the operating layer 2 formed in an annular shape, the source region and the drain region are planarly completely separated. そのため、ソース領域とドレイン領域との間にはリーク電流は生じない。 Therefore, no leakage current generated between the source region and the drain region. また、本実施例の薄膜半導体装置100の能動素子120と受光素子110は、前述の特開昭64−505 Further, the active element 120 and the light receiving element 110 of the thin film semiconductor device 100 of this embodiment, the above-mentioned JP 64-505
58号公報(図27参照)のように、TFTとPDとが共通の半導体層上に形成されてはおらず、能動素子12 As 58 JP (see FIG. 27), Orazu the TFT and the PD is formed on a common semiconductor layer, the active element 12
0と受光素子110は絶縁性基板1上に別々に形成されているため、能動素子120と受光素子110との間のリーク電流も少ない。 0 and the light receiving element 110 because it is formed separately on the insulating substrate 1, leakage current is small between the active element 120 and the light receiving element 110. このようにリーク電流の少い薄膜半導体装置を例えばイメージセンサに応用した場合、従来より残像が少なく、画像の階調が十分に確保できるイメージセンサを得ることができる。 Thus when applied to less thin film semiconductor device leakage current, for example, in an image sensor, it is possible to image retention than conventional reduced to obtain an image sensor tone image can be sufficiently secured.

【0027】次に、上記第1の実施例の薄膜半導体装置100の製造方法について説明する。 Next, a method for manufacturing a thin film semiconductor device 100 of the first embodiment. 図3〜図8は、本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 FIGS. 3-8 is a major process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention. 先ず、絶縁性基板1上に、プラズマCV First, on the insulating substrate 1, the plasma CV
D(Chemical VaporDepositio D (Chemical VaporDepositio
n)法によりa−Siを約50nm堆積して半導体膜1 Semiconductor film 1 by approximately 50nm deposited a-Si by n) method
6を形成し、次に、プラズマCVD法により酸化シリコンを約100nm堆積して絶縁膜4aを形成し、更に、 6 is formed, then about 100nm is deposited a silicon oxide to form an insulating film 4a by a plasma CVD method, further,
スパッタリング法によりTaを約300nm着膜して導電膜17を形成する。 And about 300nm-deposit the Ta to form a conductive film 17 by sputtering.

【0028】次に、絶縁性基板1全面にレジスト膜を形成した後、フォトリソグラフィ法によりレジスト膜をパターニングして、図3に示すように、レジスト層15を形成する。 Next, after forming the insulating substrate 1 over the entire surface resist film, by patterning the resist film by photolithography, as shown in FIG. 3, a resist layer 15. レジスト層15は、図2の不純物拡散層3 Resist layer 15, the impurity diffusion layer 3 in FIG. 2
a、動作層2、及び不純物拡散層3bのそれぞれの幅を合計した幅W2を有し、中央に方形の空所を有する広幅の環状に形成する。 a, operation layer 2, and has a width W2 which is the sum of the width of each of the impurity diffusion layer 3b, formed on the wide annular having a void square in the center.

【0029】次に、ドライエッチング法により、導電膜17、絶縁膜4a、及び半導体膜16のうちの、レジスト層15に覆われていない部分の導電膜17、絶縁膜4 Next, by dry etching, the conductive film 17, the insulating film 4a, and of the semiconductor film 16, the portion of the conductive film 17 not covered with the resist layer 15, the insulating film 4
a、及び半導体膜16を除去することにより、レジスト層15と同一の平面形状を有する、半導体膜16a、ゲート絶縁膜4、及び導電膜17を形成する。 a, and by removing the semiconductor film 16 have the same planar shape as the resist layer 15, the semiconductor film 16a, the gate insulating film 4, and a conductive film 17. 次に、ウエットエッチング法により、導電膜17のエッチング速度をゲート絶縁膜4のエッチング速度よりも高くして、導電膜17とゲート絶縁膜4をサイドエッチングする。 Next, by wet etching, the etching rate of the conductive film 17 to be higher than the etching rate of the gate insulating film 4, the conductive film 17 and the gate insulating film 4 is side-etched. こうすることにより、半導体膜16a上に半導体膜16a By doing so, the semiconductor film 16a on the semiconductor film 16a
の幅W2より狭い幅W1を有するゲート絶縁膜4が形成され、更にそのゲート絶縁膜4上にゲート絶縁膜4より幅の狭いゲート電極5が形成される。 Is a gate insulating film 4 having a narrower width W1 than the width W2 of the formation, further narrow the gate electrode 5 in width than the gate insulating film 4 on the gate insulating film 4 is formed. ここで、導電膜1 Here, the conductive film 1
7のサイドエッチングの深さにより、ゲート電極5の幅が決定され、この幅が、次の工程で形成される動作層2 The depth of 7 of the side etching is determined the width of the gate electrode 5, the width of the operation layer 2 to be formed in the next step
(図4参照)の幅を決定することとなる。 And thus to determine the width (see FIG. 4).

【0030】次に、レジスト層15を剥離し、イオンドーピング法により、ゲート電極5をマスクとして上方より半導体膜16aにP等の不純物イオンを導入することにより、図4に示すように、一対の不純物拡散層3a, Next, removing the resist layer 15 by an ion doping method, by introducing impurity ions such as P in the semiconductor film 16a from above the gate electrode 5 as a mask, as shown in FIG. 4, a pair impurity diffusion layers 3a,
3bを形成する。 3b to the formation. それと同時に、マスクであるゲート電極5の直下には、不純物の拡散を免れた動作層2が形成される。 At the same time, directly under the gate electrode 5 is a mask, the active layer 2 spared diffusion of impurity is formed.

【0031】このように、ゲート電極5をマスクとして不純物イオンを導入して不純物拡散層3a,3bを自己整合的に形成することにより、ゲート電極5と不純物拡散層3a,3bとのオーバーラップを殆ど無くすことができ、オーバーラップに起因する寄生容量の発生及び複数のTFTの寄生容量どうしのばらつきを大幅に低減することができる。 [0031] Thus, the impurity diffusion layer 3a by introducing impurity ions using the gate electrode 5 as a mask to self-aligned manner to 3b, gate electrode 5 and the impurity diffusion layers 3a, overlap and 3b it can be eliminated almost the variation of the parasitic capacitance to each other generation and a plurality of TFT parasitic capacitance caused by the overlap may be reduced significantly.

【0032】次に、図5に示すように、スパッタリング法により絶縁性基板1の全面にTi膜6aを約200n [0032] Next, as shown in FIG. 5, about the Ti film 6a on the whole surface of the insulating substrate 1 by sputtering 200n
m着膜し、次に、プラズマCVD法によりn+a−S m Chakumakushi, then by a plasma CVD method n + a-S
i:H層7aとa−Si:H層8aを堆積し、更に、スパッタリング法により透明導電膜18を着膜する。 i: H layer 7a and a-Si: H layer 8a is deposited, further-deposit the transparent conductive film 18 by sputtering. 次に、図6に示すように、フォトリソグラフィ法を用いて、透明導電膜18、a−Si:H層8a、n+a−S Next, as shown in FIG. 6, by a photolithography method, the transparent conductive film 18, a-Si: H layer 8a, n + a-S
i:H層7a、及びTi膜6aをエッチングして、透明電極9、受光層8、オーミック層7、及び下部電極6にパターニングする。 i: H layer 7a, and a Ti film 6a is etched, the transparent electrode 9, the light-receiving layer 8, the ohmic layer 7, and is patterned on the lower electrode 6.

【0033】この工程においては、下部電極6の周縁部6eが不純物拡散層3aの周縁部3eの上に重なるように下部電極6がパターニングされる。 [0033] In this step, the peripheral edge portion 6e of the lower electrode 6 is the lower electrode 6 is patterned to overlie the periphery 3e of the impurity diffusion layer 3a. 次に、図7に示すように、酸化シリコンを絶縁性基板1の全面に約1μm Next, as shown in FIG. 7, approximately 1μm silicon oxide on the whole surface of the insulating substrate 1
堆積して層間絶縁膜10を形成する。 Deposited to form the interlayer insulating film 10. 次に、フォトリソグラフィ法によりゲート配線用のコンタクトホール3 Next, the contact hole 3 for the gate wiring by photolithography
5、ソース・ドレイン配線用のコンタクトホール36、 5, the contact hole 36 for the source and drain lines,
及びバイアス配線用のコンタクトホール37を形成し、 And a contact hole 37 for the bias line,
スパッタリング法により約1μmのAl−Cuを着膜し、フォトリソグラフィ法によりパターニングして、図8に示すように、ソース・ドレイン配線11、ゲート配線12、及びバイアス配線13を形成する。 To-deposit an Al-Cu of about 1μm by sputtering, and patterned by photolithography, as shown in FIG. 8, to form source-drain wiring 11, the gate wiring 12 and the bias line 13,.

【0034】更に、プラズマCVD法により酸化シリコンを絶縁性基板1の全面に約1μm堆積してパシべーション膜14を形成することにより、図1及び図2に示す薄膜半導体装置100が完成する。 Furthermore, by forming the Shon film 14 base Pasi by approximately 1μm depositing a silicon oxide on the whole surface of the insulating substrate 1 by the plasma CVD method, a thin film semiconductor device 100 shown in FIGS. 1 and 2 is completed. 本実施例においては、フォトリソグラフィ法は4回しか使用されないので、薄膜半導体装置100を低コストで製造することができる。 In this embodiment, since photolithography is not used or only four times, it is possible to manufacture a thin film semiconductor device 100 at low cost.

【0035】なお、薄膜半導体装置の製造方法は上記の例に限定されるものではない。 [0035] Incidentally, the method of manufacturing a thin film semiconductor device is not intended to be limited to the above example. 例えば、半導体膜16a For example, the semiconductor film 16a
の堆積はプラズマCVD法に限定されるものではなく、 The deposition is not limited to the plasma CVD method,
LPCVD(Low Pressure Chemic LPCVD (Low Pressure Chemic
al Vapor Deposition)法、ECR al Vapor Deposition) method, ECR
(Electron Cyclotron Reson (Electron Cyclotron Reson
ance)−CVD法、スパッタリング法、蒸着法等の方法を用いることができる。 ance) -CVD, sputtering, it is possible to use a method of vapor deposition or the like.

【0036】また、半導体膜16の材質は、a−Si: [0036] In addition, the material of the semiconductor film 16, a-Si:
Hに限定されるものではなく、例えば多結晶シリコンや微結晶シリコン等を用いてもよい。 Is not limited to H, it may be used, for example polycrystalline silicon and microcrystalline silicon. また、a−SiをエキシマレーザやArレーザ、電子線、赤外線ランプ等によりアニールして半導体膜としてもよい。 Further, an excimer laser or Ar laser of a-Si, an electron beam, may be a semiconductor film is annealed by an infrared lamp or the like. また、ゲート絶縁膜4等の絶縁膜は、酸化シリコンの他、例えば窒化シリコン、酸化窒化シリコン、SOG等でもよい。 The insulating film such as a gate insulating film 4, in addition to silicon oxide, for example silicon nitride, silicon oxynitride, or a SOG or the like. また、絶縁膜の成膜方法としては、LPCVD法、ECR Further, as a method for forming the insulating film, LPCVD method, ECR
−CVD法、スパッタリング法、蒸着法、スピンコート法等、使用材料に適した処理方法を用いることができる。 -CVD, sputtering, vapor deposition, spin coating or the like, can be used processing method suitable for the materials used.

【0037】また、ゲート電極5用の導電材料としては、Ti、W、Cr、Mo、Al、Cu等の金属材料、 Further, as the conductive material for the gate electrode 5, Ti, W, Cr, Mo, Al, a metal material such as Cu,
およびそれらの合金材料、及びそれらの珪化材料等でもよい。 And their alloy materials, and may be in their silicide materials. また、導電材料の着膜方法としては、その使用材料に適した処理方法を用いることができる。 As the film deposition method of the conductive material, it is possible to use a processing method suitable for the materials used. また、能動素子120の半導体膜16aへの不純物の導入にはプラズマ処理、イオン注入等、いずれの方法を用いてもよい。 Further, plasma treatment to introduce impurities into the semiconductor film 16a of the active element 120, such as ion implantation, any method may be used.

【0038】また、半導体膜16aへの不純物導入の際に、不純物の導入深さを制御し、オフセット領域及び低濃度不純物領域をゲート電極5に覆われずにゲート絶縁膜4に覆われている半導体膜に形成することにより、オフセットTFTもしくはLDD(Lightly Do Further, when the impurity introduced into the semiconductor film 16a, and controlling the introduction depth of the impurity, is covered with the gate insulating film 4 not covered with offset regions and the low concentration impurity region with the gate electrode 5 by forming the semiconductor film, the offset TFT or LDD (Lightly Do
ped Drain)TFTを形成してもよい。 ped Drain) may form a TFT. 特に、 In particular,
能動素子120の半導体膜16aとして多結晶シリコンを用いる場合は、このような構造のTFTとすることによりリーク電流を更に低減することができるのでこのような構造とすることが好ましい。 In the case of using a polycrystalline silicon as a semiconductor film 16a of the active element 120, it is possible to further reduce the leakage current by the TFT having such a structure that such a structure preferable.

【0039】また、受光素子110は、a−Si:Hのみを用いたショットキー型のPDに限定されるものではなく、従来広く用いられているようなp型a−Si: Further, the light receiving element 110, a-Si: H only is not limited to a Schottky PD using, as conventionally used widely p-type a-Si:
H、a−Si:H、n型a−Si:Hを積層したPIN H, a-Si: H, n-type a-Si: PIN obtained by laminating a H
型のPDでもよく、その他の積層型のPDでもよい。 Well any type of PD, may be other laminated type of PD. また、PDと他の素子とが積層されたものでもよい。 It is also intended to PD and the other elements are stacked. また、ゲート配線12、ソース・ドレイン配線11を、絶縁性基板1上に能動素子120とほぼ同一の形状に形成し、これらを互いに接続することによって配線マトリクスを形成するようにしてもよい。 Further, the gate wiring 12, the source-drain wires 11, substantially formed in the same shape as the active element 120 on the insulating substrate 1, may be formed a wiring matrix by connecting them to each other.

【0040】図9は、上記第1の実施例の薄膜半導体装置の平面形状の変形例を示す平面図である。 [0040] Figure 9 is a plan view showing a modified example of the planar shape of the thin film semiconductor device of the first embodiment. 上記の第1 The above first
の実施例においては、図1に示すように薄膜半導体装置の受光素子110は方形の平面形状に形成され、能動素子120は受光素子110を取り巻く方形の環状の平面形状に形成されているが、受光素子110及び能動素子120の平面形状は方形のみに限定されるものではなく、円形でも、楕円形でも、あるいは多角形でもよい。 In embodiments, the light receiving element 110 of the thin film semiconductor device as shown in FIG. 1 is formed in a rectangular planar shape, but the active element 120 is formed in a planar shape of a square annular surrounding the light receiving element 110, the planar shape of the light receiving elements 110 and active element 120 is not intended to be limited to a square, be circular, also oval, or a polygonal.
また、図1に示すような形状以外に、レイアウト設計上もしくは製造工程上の事情に応じて、図9(a)〜図9 In addition to the shape shown in FIG. 1, in accordance with the circumstances on the layout design or manufacturing process, FIG. 9 (a) ~ 9
(c)に示すように、種々の形状に形成することができる。 (C), the can be formed into various shapes.

【0041】図9(a)は、受光素子の透明電極9が円形で、それを取り巻く能動素子の不純物拡散層3a,3 [0041] FIG. 9 (a), a transparent electrode 9 is circular light receiving element, the impurity diffusion layers 3a, 3 of the active element surrounding it
b、ゲート絶縁膜4、及びゲート電極5が円環状に形成された例を示しているが、これらの平面形状は楕円形の環状に形成されてもよい。 b, the gate insulating film 4, and the gate electrode 5 is an example that is formed in an annular shape, these planar shape may be formed in an oval ring. また、図9(b)に示すように、隣り合う2つの円環状の不純物拡散層3bどうしが互いに接合された形状に形成してもよい。 Further, as shown in FIG. 9 (b), it may be formed on and if the impurity diffusion layer 3b of the two annular adjacent joined together shape. また、図9 In addition, FIG. 9
(b)では、2つの能動素子のゲート電極5は互いに分離されているが、ゲート電極5のサイドエッチング条件を調整することにより2つのゲート電極5どうしが直接接合された形状に形成してもよい。 (B), the although the gate electrode 5 of the two active elements are separated from each other, it is formed in a shape of two and if the gate electrode 5 is joined directly by adjusting the side etching conditions of the gate electrode 5 good.

【0042】また、図9(c)に示すように、能動素子の外側の不純物拡散層3bから側方に張り出した引出し領域3cを設け、引出し領域3cとソース・ドレイン配線11とをコンタクトさせる構造としてもよい。 Further, as shown in FIG. 9 (c), the structure from the outside of the impurity diffusion layer 3b of the active element the extraction region 3c which projects laterally provided, to contact the lead-out area 3c and the source and drain lines 11 it may be. 次に、 next,
本発明の第2の実施例について説明する。 A description will be given of a second embodiment of the present invention. 図10は、本発明の薄膜半導体装置の第2の実施例の縦断面図である。 Figure 10 is a longitudinal sectional view of a second embodiment of a thin film semiconductor device of the present invention. なお、この第2の実施例の薄膜半導体装置は、前記の第1の実施例の平面図(図1)と同様の平面形状を有しているため、平面図については、図1を参照して説明する。 In this second embodiment the thin film semiconductor device, because it has the same planar shape as the plan view of a first embodiment of the (Fig. 1), the plan view, with reference to FIG. 1 It described Te.

【0043】図10及び図1に示すように、薄膜半導体装置100は、中央に形成された受光素子110と受光素子110を取り巻く環状に形成された能動素子120 As shown in FIG. 10 and FIG. 1, a thin film semiconductor device 100 includes a light receiving element 110 formed in the center is formed in an annular shape surrounding the light receiving element 110 active element 120
とから構成されている。 It is composed of a. 受光素子110は、絶縁性基板1上に形成された上下一対の電極、即ち透明電極9及び下部電極6と、これら一対の電極で挟まれた受光層8及びオーミック層7とから構成されている。 The light receiving element 110 is composed of a pair of upper and lower electrodes formed on the insulating substrate 1, i.e., a transparent electrode 9 and the lower electrode 6, the light-receiving layer sandwiched between the pair of electrodes 8 and the ohmic layer 7 for . 更に、受光素子110には透明電極9にバイアス電圧を印加するためのバイアス配線13が備えられている。 Further, the light receiving element 110 is provided with the bias line 13 for applying a bias voltage to the transparent electrode 9.

【0044】能動素子120は、絶縁性基板1上に形成された遮光膜19と、その遮光膜19上に形成されたバッファ層20と、バッファ層20上に形成されたa−S The active element 120 includes a light-shielding film 19 formed on the insulating substrate 1, a buffer layer 20 formed thereon the light blocking film 19, a-S formed on the buffer layer 20
i:Hの半導体膜16aと、半導体膜16a上に形成された半導体膜16aの幅W2よりも狭い幅W1を有するゲート絶縁膜4と、ゲート絶縁膜4上に形成されたゲート絶縁膜4より狭い幅を有するゲート電極5とから構成されている。 i: a semiconductor film 16a of H, a gate insulating film 4 having a width W1 than the width W2 of the semiconductor film 16a formed on the semiconductor film 16a, the gate insulating film 4 formed on the gate insulating film 4 and a gate electrode 5 and having a narrow width.

【0045】能動素子120の半導体膜16aは、ゲート電極5をマスクとして半導体膜16a中に不純物が拡散された、ゲート電極5より内側の第1の不純物拡散層3a、及びゲート電極5より外側の第2の不純物拡散層3bと、ゲート電極5によりマスクされて不純物の拡散を免れた、ゲート電極5直下の動作層2とから成る。 The semiconductor film 16a of the active element 120 is an impurity into the semiconductor film 16a using the gate electrode 5 as a mask is diffused, the first impurity diffusion layer 3a of the inner side of the gate electrode 5, and the gate electrode 5 outside the a second impurity diffusion layer 3b, is masked by escaped the diffusion of impurities by the gate electrode 5, made of the operation layer 2 which directly under the gate electrode 5. 動作層の両側の2つの不純物拡散層3a,3bはTFTのソース・ドレイン領域として作動する。 Two impurity diffusion layers 3a on both sides of the active layer, 3b operates as a source-drain region of the TFT.

【0046】このように形成された能動素子120を上方から見ると、図1に示すように、ゲート電極5とゲート電極5を挟む不純物拡散層3a,3b(それぞれの一部がゲート絶縁膜4の蔭に隠れている)とが、ストライプ状に受光素子110を取り巻いている。 [0046] Looking at the active element 120 thus formed from above, as shown in FIG. 1, the impurity diffusion layer 3a which sandwich the gate electrode 5 and the gate electrode 5, 3b (the respective portion of the gate insulating film 4 of hiding in shadow), but, surrounding the light receiving element 110 in stripes. 図10に示すように、ゲート絶縁膜4の、半導体膜16aと接する底面の幅W1は、半導体膜16a全体の幅W2より狭く形成されており、第1の不純物拡散層3aの、ゲート絶縁膜4に覆われていない周縁部3eの上に、受光素子11 As shown in FIG. 10, the gate insulating film 4, the width W1 of the bottom surface in contact with the semiconductor film 16a is narrower than the width W2 of the entire semiconductor film 16a, the first impurity diffusion layer 3a, the gate insulating film on the peripheral portion 3e that is not covered with the 4, the light receiving element 11
0の下部電極6の周縁部6eが重なって接している。 Periphery 6e of the lower electrode 6 of 0 is in contact overlap. その結果、受光素子110の下部電極6と能動素子120 As a result, the lower electrode 6 and the active element 120 of the light receiving element 110
の不純物拡散層3aとが電気的に接続されている。 And the impurity diffusion layer 3a of are electrically connected.

【0047】更に、能動素子120には不純物拡散層3 [0047] Further, the active element 120 impurity diffusion layer 3
bと接続するソース・ドレイン配線11と、ゲート電極5と接続するゲート配線12とが備えられている。 A drain line 11 to be connected is b, and the gate wiring 12 connected to the gate electrode 5 is provided. このように形成された受光素子110と能動素子120の上には層間絶縁膜10が被覆され、更にその上にはパシベーション層14が被覆されて薄膜半導体装置100が構成されている。 This is on top of the formed light-receiving element 110 and active element 120 to be coated interlayer insulating film 10 is further configured thin-film semiconductor device 100 passivation layer 14 is coated thereon.

【0048】このように構成された本実施例の薄膜半導体装置100では、第1の実施例におけると同様、ゲート電極5と不純物拡散層3a,3bとが自己整合的に形成されているため、ゲート電極5と不純物拡散層3a, [0048] In thus configured thin film semiconductor device of this embodiment 100, as in the first embodiment, since the gate electrode 5 and the impurity diffusion layers 3a, and the 3b are formed in a self-aligned manner, the gate electrode 5 and the impurity diffusion layers 3a,
3bとの間には寄生容量が発生せず、また、複数のTF Parasitic capacitance is not generated between the 3b, also, a plurality of TF
T間の寄生容量のばらつきも発生しない。 It does not occur variations in parasitic capacitance between the T. 従って、TF Thus, TF
Tの動作速度の遅延が生じたり、残像が発生したりすることが防止される。 T or cause the operation speed of the delay, an afterimage is prevented or generated.

【0049】また、第1の実施例におけると同様、TF [0049] Also, as in the first embodiment, TF
Tのソース領域またはドレイン領域とが平面的に完全に分離されているため、ソース領域とドレイン領域との間にリーク電流が流れることがない。 Since the T source region or the drain region of the are planarly completely separated, never leak current flows between the source region and the drain region. また、TFTとPD In addition, TFT and PD
とが独立に形成されているので、TFTとPDとの間のリーク電流も少なくなる。 Since bets are formed independently, even less leakage current between the TFT and the PD. このようにリーク電流の少ない薄膜半導体装置100を、例えばイメージセンサに応用した場合、従来より残像が少なく、画像の階調が十分に確保できるイメージセンサを得ることができる。 Thus the low leakage current thin film semiconductor device 100, for example, when applied to the image sensor, it is possible to image retention than conventional reduced to obtain an image sensor tone image can be sufficiently secured.

【0050】その上に、本実施例の薄膜半導体装置10 [0050] thereon, a thin film semiconductor device of the present embodiment 10
0には、能動素子120の半導体膜16aの下部に遮光膜19及びバッファ層20が形成されているので、動作層2の光劣化やリーク電流の増大を防ぐことができ、更に信頼性の高いイメージセンサを得ることができる。 The 0, since the light shielding in the lower part of the semiconductor film 16a film 19 and the buffer layer 20 of the active element 120 is formed, it is possible to prevent an increase in light deterioration and leakage current of the operating layer 2, more reliable it is possible to obtain an image sensor. 次に、上記第2の実施例の薄膜半導体装置の製造方法について説明する。 Next, a method for manufacturing a thin film semiconductor device of the second embodiment.

【0051】図11〜図16は、本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 [0051] FIGS. 11 to 16 is the primary process chart of a manufacturing method of the second embodiment of the thin film semiconductor device of the present invention. 先ず、絶縁性基板1上に、スパッタリング法によりTaを約100nm堆積し遮光膜19を形成し、次に、プラズマCVD法により酸化シリコンを約100nm堆積しバッファ層20を形成し、次に、プラズマCVD法によりa−Siを約50nm堆積し半導体膜16を形成し、更に、プラズマCVD法により酸化シリコンを約100n First, on the insulating substrate 1, and about 100nm depositing Ta to form a light-shielding film 19 by a sputtering method, then, about 100nm is deposited a silicon oxide to form the buffer layer 20 by a plasma CVD method, then the plasma about 50nm deposited a-Si by CVD method to form a semiconductor film 16, further, about a silicon oxide by a plasma CVD method 100n
m堆積し絶縁膜4aを形成し、更に、スパッタリング法によりTaを約300nm着膜して導電膜17を形成する。 m deposited to form an insulating film 4a, further, a conductive film 17 is about 300nm-deposit the Ta by sputtering.

【0052】次に、絶縁性基板1全面にレジスト膜を形成した後、フォトリソグラフィ法によりレジスト膜をパターニングして、図11に示すように、レジスト層15 Next, after forming the insulating substrate 1 over the entire surface resist film, by patterning the resist film by photolithography, as shown in FIG. 11, the resist layer 15
を形成する。 To form. レジスト層15の平面形状は、図10の不純物拡散層3aの内側の輪郭線から不純物拡散層3bの外側の輪郭線までの幅16wを有する広幅の環状に形成する。 The planar shape of the resist layer 15 is formed on the wide annular having a width 16w from inside the outline of the impurity diffusion layer 3a of Figure 10 to the outer contour of the impurity diffusion layer 3b.

【0053】次に、ドライエッチング法により、導電膜17、絶縁膜4a、及び半導体膜16のうちの、レジスト層15で覆われていない部分の導電膜17、絶縁膜4 Next, by dry etching, the conductive film 17, the insulating film 4a, and of the semiconductor film 16, the portion of the conductive film 17 which is not covered with the resist layer 15, the insulating film 4
a、及び半導体膜16を除去し、レジスト層15と同一の平面形状を有する、半導体膜16a、ゲート絶縁膜4、及び導電膜17を形成する。 a, and the semiconductor film 16 is removed, have the same planar shape as the resist layer 15, the semiconductor film 16a, the gate insulating film 4, and a conductive film 17. 次に、ウエットエッチング法により、導電膜17のエッチング速度をゲート絶縁膜4のエッチング速度よりも高くして導電膜17とゲート絶縁膜4をサイドエッチングする。 Next, by wet etching, the conductive film 17 and the gate insulating film 4 to be higher than the etching rate of the etching rate of the gate insulating film 4 of the conductive film 17 to side etching. こうすることにより、半導体膜16a上に半導体膜16aの幅W2より狭い幅W1を有するゲート絶縁膜4が形成され、更にそのゲート絶縁膜4上にゲート絶縁膜4より幅の狭いゲート電極5が形成される。 By doing so, the semiconductor film 16a on the gate insulating film 4 having a narrower width W1 than the width W2 of the semiconductor film 16a on is formed, a narrow gate electrode 5 in width than the gate insulating film 4 on the gate insulating film 4 further It is formed. ここで、導電膜17のサイドエッチングの深さにより、ゲート電極5の幅が決定され、 Here, the depth of the side etching of the conductive film 17, the width of the gate electrode 5 is determined,
この幅が、次の工程で形成される動作層2(図12参照)の幅を決定することとなる。 The width, thus determining the width of the active layer 2 (see FIG. 12) formed in the next step.

【0054】次に、レジスト層15を剥離し、イオンドーピング法により、ゲート電極5をマスクとして上方より半導体膜16aにP等の不純物イオンを導入することにより、図12に示すように、一対の不純物拡散層3 Next, removing the resist layer 15 by an ion doping method, by introducing impurity ions such as P in the semiconductor film 16a from above the gate electrode 5 as a mask, as shown in FIG. 12, a pair impurity diffusion layer 3
a,3bを形成する。 a, to form a 3b. それと同時に、マスクであるゲート電極5の直下には不純物の拡散を免れた動作層2が形成される。 At the same time, directly below the gate electrode 5 is a mask operation layer 2 spared diffusion of impurity is formed.

【0055】このように、ゲート電極5をマスクとして不純物イオンを導入して不純物拡散層3a,3bを自己整合的に形成することにより、ゲート電極5と不純物拡散層3a,3bとのオーバーラップを殆ど無くすことができ、オーバーラップに起因する寄生容量の発生及び複数のTFTの寄生容量どうしのばらつきを大幅に低減することができる。 [0055] Thus, the impurity diffusion layer 3a by introducing impurity ions using the gate electrode 5 as a mask to self-aligned manner to 3b, gate electrode 5 and the impurity diffusion layers 3a, overlap and 3b it can be eliminated almost the variation of the parasitic capacitance to each other generation and a plurality of TFT parasitic capacitance caused by the overlap may be reduced significantly.

【0056】次に、図13に示すように、スパッタリング法により絶縁性基板1の全面にTi膜6aを約200 Next, as shown in FIG. 13, about 200 Ti film 6a on the whole surface of the insulating substrate 1 by sputtering
nm着膜し、次に、プラズマCVD法によりn+a−S nm Chakumakushi, then by a plasma CVD method n + a-S
i:H層7aとa−Si:H層8aを堆積し、更に、スパッタリング法により透明導電膜18を着膜する。 i: H layer 7a and a-Si: H layer 8a is deposited, further-deposit the transparent conductive film 18 by sputtering. 次に、図14に示すように、フォトリソグラフィ法を用いて、透明導電膜18、a−Si:H層8a、n+a−S Next, as shown in FIG. 14, by using a photolithography method, the transparent conductive film 18, a-Si: H layer 8a, n + a-S
i:H層7a、及びTi膜6aをエッチングして、透明電極9、受光層8、オーミック層7、及び下部電極6にパターニングする。 i: H layer 7a, and a Ti film 6a is etched, the transparent electrode 9, the light-receiving layer 8, the ohmic layer 7, and is patterned on the lower electrode 6.

【0057】この工程においては、下部電極6の周縁部6eが不純物拡散層3aの周縁部3eの上に重なるように下部電極6がパターニングされる。 [0057] In this step, the peripheral edge portion 6e of the lower electrode 6 is the lower electrode 6 is patterned to overlie the periphery 3e of the impurity diffusion layer 3a. 次に、図15に示すように、酸化シリコンを絶縁性基板1の全面に約1μ Next, as shown in FIG. 15, about the silicon oxide on the whole surface of the insulating substrate 1 1 [mu]
m堆積して層間絶縁膜10を形成する。 And m is deposited to form the interlayer insulating film 10. 次に、フォトリソグラフィ法によりゲート配線用のコンタクトホール3 Next, the contact hole 3 for the gate wiring by photolithography
5、ソース・ドレイン配線用のコンタクトホール36、 5, the contact hole 36 for the source and drain lines,
及びバイアス配線用のコンタクトホール37を形成し、 And a contact hole 37 for the bias line,
スパッタリング法により約1μmのAl−Cuを着膜し、フォトリソグラフィ法によりパターニングして、図16に示すように、ソース・ドレイン配線11、ゲート配線12、及びバイアス配線13を形成する。 To-deposit an Al-Cu of about 1μm by sputtering, and patterned by photolithography, as shown in FIG. 16, to form source-drain wiring 11, the gate wiring 12 and the bias line 13,.

【0058】更に、プラズマCVD法により酸化シリコンを絶縁性基板1の全面に約1μm堆積して、パシべーション膜14を形成することにより、図10に示す薄膜半導体装置100が完成する。 [0058] Further, a silicon oxide by a plasma CVD method to about 1μm is deposited on the whole surface of the insulating substrate 1, by forming a Pashibe Shon film 14, a thin film semiconductor device 100 shown in FIG. 10 is completed. 本実施例においては、フォトリソグラフィ法は4回しか使用されないので、薄膜半導体装置100を低コストで製造することができる。 In this embodiment, since photolithography is not used or only four times, it is possible to manufacture a thin film semiconductor device 100 at low cost.

【0059】次に、本発明の第3の実施例について説明する。 Next, a description will be given of a third embodiment of the present invention. 図17は、本発明の薄膜半導体装置の第3の実施例の平面図、図18は、図17の矢印A−A'方向から見た縦断面図である。 Figure 17 is a plan view of a third embodiment of a thin film semiconductor device of the present invention, FIG. 18 is a longitudinal sectional view seen from an arrow A-A 'direction in FIG. 17. 図17及び図18に示すように、 As shown in FIGS. 17 and 18,
薄膜半導体装置100は、方形に形成された、PDとして作動する受光素子110を中心として、受光素子11 Thin film semiconductor device 100, formed in a square, around the light-receiving element 110 that operates as a PD, the light receiving element 11
0を取り巻く環状に形成された、TFTとして作動する能動素子120と、更に能動素子120を取り巻く環状に形成された、各素子領域を電気的に分離するための素子分離領域130とから構成されている。 0 is formed in an annular shape surrounding the, the active element 120 to operate as a TFT, is configured further formed in an annular shape surrounding the active element 120, the element isolation region 130. for electrically isolating the element regions there.

【0060】これらの受光素子110、能動素子12 [0060] These light receiving elements 110, the active element 12
0、及び素子分離領域130は、ガラス等の絶縁部材から成る絶縁性基板1上に形成されている。 0 and the element isolation region 130, is formed on the insulating substrate 1 made of an insulating member such as glass. 能動素子12 Active element 12
0は、絶縁性基板1上に形成されたa−Si:Hから成る半導体膜16aと、半導体膜16a上に形成されたゲート絶縁膜4と、ゲート絶縁膜4上に形成されたゲート電極5とから成るTFTとして形成されている。 0, a-Si is formed on the insulating substrate 1: a semiconductor film 16a consisting of H, the semiconductor membrane 16a on the gate insulating film 4 formed, a gate electrode formed on the gate insulating film 4 5 It is formed as a TFT comprising a.

【0061】半導体膜16aは絶縁性基板1上の全面に形成されており、能動素子120の領域の半導体膜16 [0061] The semiconductor film 16a is formed on the entire surface of the insulating substrate 1, the semiconductor film in a region of the active device 120 16
aは、動作層2と不純物拡散領域3aと不純物拡散領域3bの3つの領域から成る。 a consists of three regions of the active layer 2 and the impurity diffusion region 3a and the impurity diffusion region 3b. 不純物拡散層3a,3b Impurity diffusion layers 3a, 3b
は、ゲート電極5をマスクとして半導体膜16a中に不純物が拡散されて自己整合的に形成され、TFTのソース・ドレイン領域として作動する。 The impurity is diffused is formed in a self-aligned manner in the semiconductor film 16a using the gate electrode 5 as a mask, to operate as the source and drain regions of the TFT. また、ゲート電極5 Further, the gate electrode 5
直下の半導体膜16aは、ゲート電極5によりマスクされて不純物の拡散を免れた結果、TFTの動作層2として形成されている。 The semiconductor film 16a immediately below, the results are masked escaped the diffusion of impurities by the gate electrode 5 is formed as an operating layer 2 of the TFT. 更に、能動素子120には不純物拡散層3bと接続するソース・ドレイン配線11と、ゲート電極5と接続するゲート配線12とが備えられている。 Further, the active element 120 and the source and drain wires 11 to be connected to the impurity diffusion layer 3b, and the gate wiring 12 connected to the gate electrode 5 is provided.

【0062】受光素子110は、上記不純物拡散層3a [0062] the light-receiving element 110, the impurity diffusion layer 3a
上に形成された上下一対の電極、即ち透明電極9及び下部電極6と、これら一対の電極で挟まれた受光層8及びオーミック層7とを備えている。 A pair of upper and lower electrodes formed on the upper, i.e. the transparent electrode 9 and the lower electrode 6, and a light-receiving layer 8 and the ohmic layer 7 is sandwiched by the pair of electrodes. 更に、受光素子110 Further, the light receiving element 110
には透明電極9にバイアス電圧を印加するためのバイアス配線13が備えられている。 The bias wiring 13 for applying a bias voltage to the transparent electrodes 9 are provided in the. 図18に示すように、ゲート絶縁膜4の、半導体膜16aと接する底面の幅W1 As shown in FIG. 18, the gate insulating film 4, the width of the bottom surface in contact with the semiconductor film 16a W1
は、動作層2の幅W3より広く形成されている。 Is wider than the width W3 of the operation layer 2. 不純物拡散層3aのうち、ゲート絶縁膜4に覆われていない領域上に受光素子110の下部電極6が形成されており、 Of the impurity diffusion layers 3a, the lower electrode 6 of the light receiving element 110 in a region which is not covered with the gate insulating film 4 is formed,
その結果、受光素子110の下部電極6と能動素子12 As a result, the lower electrode 6 and the active element 12 of the light receiving element 110
0の不純物拡散層3aとが電気的に接続されている。 0 and the impurity diffusion layer 3a of are electrically connected.

【0063】素子分離領域130は、絶縁性基板1上に形成された半導体膜16aと、この半導体膜16a上に形成された素子分離絶縁膜43と、この素子分離絶縁膜43の上に形成された素子分離電極44とから成る。 [0063] isolation region 130, the semiconductor film 16a formed on the insulating substrate 1, an element isolation insulating film 43 formed on the semiconductor film 16a, is formed on the element isolation insulating film 43 It consists element isolation electrode 44. 素子分離領域130の半導体膜16aは、不純物拡散層3 The semiconductor film 16a in the element isolation region 130, the impurity diffusion layer 3
bと、高抵抗領域41と、低抵抗領域42との3つの領域から成る。 And b, or the high-resistance region 41, consists of three regions of the low-resistance region 42.

【0064】このうち不純物拡散層3bは上記の能動素子120の不純物拡散層3a,3bの形成工程において、素子分離電極44をマスクとして半導体膜16aに不純物が拡散される際に同時に形成される。 [0064] Among the impurity diffusion layer 3b is an impurity diffusion layer 3a of the active device 120, in the step of forming the 3b, are simultaneously formed when the impurity into the semiconductor film 16a is diffused isolation electrode 44 as a mask. それと共に、素子分離電極44の直下には素子分離電極44によりマスクされて不純物の拡散を免れた結果、高抵抗領域41が形成される。 At the same time, the results are masked escaped impurity diffusion by the element isolation electrode 44 is directly below the isolation electrode 44, the high resistance region 41 is formed.

【0065】更に、これら受光素子110、能動素子1 [0065] Further, these light-receiving elements 110, the active device 1
20、及び素子分離領域130を覆うように層間絶縁膜10、及びパシベーション膜14が形成されて、薄膜半導体装置100が構成される。 20, and the interlayer insulating film 10 to cover the isolation region 130, and the passivation film 14 is formed, a thin film semiconductor device 100 is configured. なお、第3の実施例では、図17に示すように、受光素子110、能動素子1 In the third embodiment, as shown in FIG. 17, the light receiving element 110, the active device 1
20、及び素子分離領域130はそれぞれ方形の平面形状に形成されているが、これら各素子、及び各領域の平面形状は方形のみに限定されるものではなく、例えば円形、楕円形、または多角形等どのような平面形状でもよい。 20, and the isolation region 130 are respectively formed in a plane shape of a square, planar shape of each of these elements, and each region is not limited only to rectangular, for example circular, oval, or polygonal etc. may be any planar shape.

【0066】このように、前記第1の実施例におけると同様、ゲート電極5と不純物拡散層3a,3bとが自己整合的に形成されているため、ゲート電極5と不純物拡散層3a,3bとの間に寄生容量の発生及び複数のTF [0066] Thus, as in the first embodiment, since the gate electrode 5 and the impurity diffusion layers 3a, and the 3b are formed in a self-aligned manner, the gate electrode 5 and the impurity diffusion layers 3a, and 3b generation and a plurality of TF parasitic capacitance between the
Tの寄生容量どうしのばらつきも発生しない。 The variation of the parasitic capacitance each other of T does not occur. 従って、 Therefore,
TFTの動作速度の遅延が生じたり、残像が発生したりすることが防止される。 Or delay occurs in the operating speed of the TFT, an afterimage is prevented or generated.

【0067】また、第1の実施例におけると同様、TF [0067] Also, as in the first embodiment, TF
Tのソース領域とドレイン領域とが平面的に完全に分離されているため、ソース領域とドレイン領域との間にリーク電流が流れることがない。 Since the T source region and a drain region of the are planarly completely separated, never leak current flows between the source region and the drain region. また、素子分離電極44 Further, the isolation electrode 44
にゼロバイアスを印加し、高抵抗領域41をゼロバイアス状態に保つことにより、不純物拡散層3bから高抵抗領域41を介して低抵抗領域42に流れ込むリーク電流を更に低減させることができる。 A zero bias is applied, by keeping the high-resistance region 41 in a zero bias state, it is possible to further reduce the leakage current flowing from the impurity diffusion layer 3b through the high resistance region 41 in the low-resistance region 42. また、TFTを動作させるためのバイアスと逆のバイアスを素子分離電極44 Further, element bias and reverse bias for operating the TFT separate electrodes 44
に印加し、素子分離領域130を強いオフ状態にすることによりリーク電流を抑えることも可能である。 Is applied to, it is possible to suppress the leakage current by the element isolation region 130 in the strong off state.

【0068】このようにリーク電流の少ない薄膜半導体装置を、例えばイメージセンサに応用した場合、従来のイメージセンサより残像が少なく、画像の階調が十分に確保できるイメージセンサを得ることができる。 [0068] In this way the small thin film semiconductor device leakage current, for example, when applied to the image sensor, it is possible to afterimage than conventional image sensor is small, to obtain an image sensor tone image can be sufficiently secured. また、 Also,
本実施例の薄膜半導体装置100では、不純物拡散層3 In the thin film semiconductor device 100 of this embodiment, the impurity diffusion layer 3
bの外側に高抵抗領域41が形成されているため、隣り合う能動素子120どうしが完全に分離されている。 Since the high resistance region 41 on the outside of b is formed, it is how the active element 120 adjacent are completely separated. このような高抵抗領域41が設けられているため、第1及び第2の実施例のように、フォトリソグラフィ法により半導体膜16をパターニングする(図3〜図4及び図1 Since such a high resistance region 41 is provided, as in the first and second embodiments, patterning the semiconductor film 16 by photolithography (FIGS. 3-4 and FIG. 1
1〜図12)ことにより隣り合う能動素子120どうしを分離する必要がなくなり、フォトリソグラフィ法の使用回数を減少させることができる。 1 to FIG. 12) eliminates the need to separate and how active element 120 adjacent by, it is possible to reduce the number of uses of photolithography.

【0069】次に、本発明の第3の実施例の薄膜半導体装置の製造方法について説明する。 Next, a method for manufacturing the third embodiment of the thin film semiconductor device of the present invention. 図19〜図26は、 FIGS. 19 to 26,
第3の実施例の薄膜半導体装置の製造方法の主要工程の縦断面図または平面図である。 It is a longitudinal sectional view or a plan view of the main steps of a manufacturing method of a third embodiment of a thin film semiconductor device. 先ず、絶縁性基板1上にプラズマCVD法によりa−Siを約50nm堆積して半導体膜16を形成し、次に、プラズマCVD法により酸化シリコンを約100nm堆積して絶縁膜4aを形成し、更に、スパッタリング法によりTaを約300nm First, approximately 50nm deposited a-Si to form a semiconductor film 16 by plasma CVD method on the insulating substrate 1, then about 100nm is deposited a silicon oxide to form an insulating film 4a by a plasma CVD method, In addition, about 300nm the Ta by sputtering
着膜して導電膜17を形成する。 -Deposit to form a conductive film 17.

【0070】次に、絶縁性基板1全面にレジスト膜を形成した後、フォトリソグラフィ法によりレジスト膜をパターニングして、図19及び図20に示すように、レジスト層15a,15bを形成する。 Next, after forming the insulating substrate 1 over the entire surface resist film, by patterning the resist film by photolithography, as shown in FIGS. 19 and 20 to form a resist layer 15a, and 15b. なお、図19は、図20の矢印A−A'方向から見た断面図である。 Incidentally, FIG. 19 is a sectional view seen from the arrow A-A 'direction in FIG. 20. レジスト層15a,15bは、図20に示すように、内側の環(レジスト層15a)と外側の環(レジスト層15b) Resist layer 15a, 15b, as shown in FIG. 20, an inner ring (resist layer 15a) outside the ring (resist layer 15b)
とから成る2重の環状の平面形状に形成される。 It is formed on the double annular planar shape consisting of. なお、 It should be noted that,
外側のレジスト層15bはその環の一部が環の外側に延びて図示しない他の素子のレジスト層15bに接続する形状に形成される。 Outer resist layer 15b is formed in a shape that connects to the resist layer 15b of the other element part of the ring is not shown extending to the outside of the ring.

【0071】次に、ウエットエッチング法により、導電膜17のエッチング速度を絶縁膜4aのエッチング速度よりも高くして導電膜17と絶縁膜4aをサイドエッチングする。 Next, by wet etching, the conductive film 17 to the etching rate to be higher than the etching rate of the insulating film 4a of the conductive film 17 insulating film 4a to side etching. こうすることにより、内側のレジスト層15 Thereby, the inside of the resist layer 15
a直下の半導体膜16上にレジスト層15aと同じ幅のゲート絶縁膜4が形成され、更にそのゲート絶縁膜4上にゲート絶縁膜4より幅の狭いゲート電極5が形成される。 The gate insulating film 4 on the semiconductor film 16 of the same width as the resist layer 15a immediately below a is formed, further the gate insulating film 4 narrow gate electrode 5 in width than the gate insulating film 4 on are formed. 一方、外側のレジスト層15b直下の半導体膜16 On the other hand, the semiconductor film 16 immediately below the outer resist layer 15b
上にはレジスト層15bと同じ幅の素子分離絶縁膜43 Isolation insulating the same width as the resist layer 15b in the upper film 43
が形成され、更にその素子分離絶縁膜43上に素子分離絶縁膜43より幅の狭い環状の素子分離電極44が形成される。 There is formed, further narrow annular isolation electrode 44 width than the element isolation insulating film 43 thereon isolation insulating film 43 is formed. なお、素子分離絶縁膜43及び素子分離電極4 Incidentally, the element isolation insulating film 43 and the isolation electrode 4
4は、上記のレジスト層15bと同様、その環の一部が環の外側に延びて図示しない他の素子の素子分離電極4 4, the isolation electrode 4 other elements not similar to the resist layer 15b described above, a part of the ring is shown extending outwardly of the ring
4に接続する形状に形成される。 4 is formed in a shape to be connected to.

【0072】次に、図21に示すように、レジスト層1 Next, as shown in FIG. 21, resist layer 1
5a,15bを剥離した後、イオンドーピング法により、ゲート電極5及び素子分離電極44をマスクとして上方より半導体膜16にP等の不純物イオンを導入することにより、図22に示すように、不純物拡散層3a、 5a, after removing the 15b, by an ion doping method, by introducing impurity ions such as P in the semiconductor film 16 from above the gate electrode 5 and the isolation electrode 44 as a mask, as shown in FIG. 22, the impurity diffusion layer 3a,
不純物拡散層3b、及び低抵抗領域42を形成する。 Impurity diffusion layer 3b, and form a low-resistance region 42. それと共に、マスクであるゲート電極5及び素子分離電極44の直下には不純物の拡散を免れた動作層2及び高抵抗領域41がそれぞれ形成される。 At the same time, the operating layer 2 and the high resistance region 41 escaped diffusion of impurities directly under the gate electrode 5 and the isolation electrode 44 is a mask are formed. 次に、図23に示すように、スパッタリング法によりTiを約200nm着膜しTi膜6aを形成し、次に、プラズマCVD法によりn+a−Si:H層7a、及びa−Si:H層8aを堆積し、更にスパッタリング法により透明導電膜18を着膜する。 Next, as shown in FIG. 23, a Ti form from approximately 200nm Chakumakushi Ti film 6a by the sputtering method, then, by plasma CVD n + a-Si: H layer 7a, and a-Si: H layer 8a depositing a further film deposition of the transparent conductive film 18 by a sputtering method.

【0073】次に、図24に示すように、フォトリソグラフィ法を用いて、透明導電膜18、a−Si:H層8、n+a−Si:H層7、及びTi膜6aをエッチングして、透明電極9、受光層8、オーミック層7、及び下部電極6にをパターニングする。 [0073] Next, as shown in FIG. 24, by using a photolithography method, the transparent conductive film 18, a-Si: H layer 8, n + a-Si: with H layer 7, and a Ti film 6a are etched, transparent electrodes 9, the light-receiving layer 8, the ohmic layer 7, and patterning the lower electrode 6 fold. 次に、図25に示すように、酸化シリコンを絶縁性基板1の全面に約1μm Next, as shown in FIG. 25, approximately 1μm silicon oxide on the whole surface of the insulating substrate 1
堆積して層間絶縁膜10を形成する。 Deposited to form the interlayer insulating film 10.

【0074】次に、フォトリソグラフィ法によりゲート配線用のコンタクトホール35、ソース・ドレイン配線用のコンタクトホール36、及びバイアス配線用のコンタクトホール37を形成し、スパッタリング法により約1μmのAl−Cuを着膜し、フォトリソグラフィ法によりパターニングして、図26に示すように、ソース・ [0074] Next, a contact hole 35 for the gate wiring by photolithography, the contact hole 36 for the source and drain lines, and a contact hole 37 for the bias line, the Al-Cu of about 1μm by sputtering Chakumakushi, it is patterned by photolithography, as shown in FIG. 26, the source
ドレイン配線11、ゲート配線12、及びバイアス配線13を形成する。 The drain wiring 11, the gate wiring 12 and the bias line 13,.

【0075】更に、プラズマCVD法により酸化シリコンを絶縁性基板1の全面に約1μm堆積してパシべーション膜14を形成することにより、図18に示す薄膜半導体装置100が完成する。 [0075] Further, by forming the Shon film 14 base Pasi by approximately 1μm depositing a silicon oxide on the whole surface of the insulating substrate 1 by the plasma CVD method, a thin film semiconductor device 100 shown in FIG. 18 is completed. 上記の第3の実施例の製造方法においては、フォトリソグラフィ法は4回しか使用されないので、薄膜半導体装置100を低コストで製造することができる。 In the production method of the third embodiment described above, since photolithography is not used or only four times, it is possible to manufacture a thin film semiconductor device 100 at low cost.

【0076】 [0076]

【発明の効果】以上説明したように、本発明の薄膜半導体装置によれば、製造コストが低く、且つ、性能の優れた薄膜半導体装置を得ることができる。 As described in the foregoing, according to the thin-film semiconductor device of the present invention, the production cost is low, and it is possible to obtain an excellent thin film semiconductor device performance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の薄膜半導体装置の第1の実施例の平面図である。 1 is a plan view of a first embodiment of a thin film semiconductor device of the present invention.

【図2】図1の矢印A−A'方向から見た縦断面図である。 2 is a longitudinal sectional view seen from an arrow A-A 'direction in FIG. 1.

【図3】本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 3 is a main process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention.

【図4】本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 It is a major process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention; FIG.

【図5】本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 5 is a main process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention.

【図6】本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 6 is a main process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention.

【図7】本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 7 is a main process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention.

【図8】本発明の薄膜半導体装置の第1の実施例の製造方法の主要工程図である。 8 is a main process chart of a manufacturing method of the first embodiment of the thin film semiconductor device of the present invention.

【図9】本発明の第1の実施例の薄膜半導体装置の平面形状の変形例を示す平面図である。 9 is a plan view showing a modified example of the planar shape of the thin film semiconductor device of the first embodiment of the present invention.

【図10】本発明の薄膜半導体装置の第2の実施例の縦断面図である。 10 is a longitudinal sectional view of a second embodiment of a thin film semiconductor device of the present invention.

【図11】本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 11 is a main process diagram of a method of manufacturing a thin film semiconductor device of the second embodiment of the present invention.

【図12】本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 It is a major process diagram of a method of manufacturing a thin film semiconductor device of the second embodiment of the present invention; FIG.

【図13】本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 13 is a main process diagram of a method of manufacturing a thin film semiconductor device of the second embodiment of the present invention.

【図14】本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 14 is a main process diagram of a method of manufacturing a thin film semiconductor device of the second embodiment of the present invention.

【図15】本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 It is a major process diagram of a method of manufacturing a thin film semiconductor device of the second embodiment of the present invention; FIG.

【図16】本発明の第2の実施例の薄膜半導体装置の製造方法の主要工程図である。 16 is a main process diagram of a method of manufacturing a thin film semiconductor device of the second embodiment of the present invention.

【図17】本発明の第3の実施例の薄膜半導体装置の平面図である。 17 is a plan view of a thin film semiconductor device of the third embodiment of the present invention.

【図18】図17の矢印A−A'方向から見た縦断面図である。 18 is a longitudinal sectional view seen from an arrow A-A 'direction in FIG. 17.

【図19】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程の平面図である。 19 is a plan view of the main steps of a manufacturing method of a third embodiment of a thin film semiconductor device of the present invention.

【図20】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 FIG. 20 is a main process chart of a manufacturing method of the third embodiment of the thin film semiconductor device of the present invention.

【図21】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 21 is a main process chart of a manufacturing method of the third embodiment of the thin film semiconductor device of the present invention.

【図22】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 22 is a main process chart of a manufacturing method of the third embodiment of the thin film semiconductor device of the present invention.

【図23】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 FIG. 23 is a main process chart of a manufacturing method of the third embodiment of the thin film semiconductor device of the present invention.

【図24】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 It is a major process diagram of a method of manufacturing a thin film semiconductor device of the third embodiment of FIG. 24 the present invention.

【図25】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 FIG. 25 is a main process chart of a manufacturing method of the third embodiment of the thin film semiconductor device of the present invention.

【図26】本発明の第3の実施例の薄膜半導体装置の製造方法の主要工程図である。 26 is a main process chart of a manufacturing method of the third embodiment of the thin film semiconductor device of the present invention.

【図27】従来のイメージセンサの縦断面図の一例である。 Figure 27 is an example of a longitudinal sectional view of a conventional image sensor.

【図28】従来のイメージセンサの製造方法の主要工程図である。 28 is a main process chart of a manufacturing method of a conventional image sensor.

【図29】従来のイメージセンサの製造方法の主要工程図である。 29 is a main process chart of a manufacturing method of a conventional image sensor.

【図30】従来のイメージセンサの製造方法の主要工程図である。 FIG. 30 is a main process chart of a manufacturing method of a conventional image sensor.

【図31】従来のイメージセンサの製造方法の主要工程図である。 31 is a main process chart of a manufacturing method of a conventional image sensor.

【符号の説明】 1 絶縁性基板 2 動作層 3,3a,3b 不純物拡散層 3e 周縁部 4 ゲート絶縁膜 4a 絶縁膜 5 ゲート電極 6 下部電極 6a Ti膜 6e 周縁部 7 オーミック層 7a n+a−Si:H層 8 受光層 8a a−Si:H層 9 透明電極 10 層間絶縁膜 11 ソース・ドレイン配線 12 ゲート配線 13 バイアス配線 14 パシベーション膜 15,15a,15b レジスト層 16,16a 半導体膜 17 導電膜 18 透明導電膜 19 遮光膜 20 バッファ層 21 TFT領域 22 PD領域 23 ゲート配線マトリクス 24 データ配線マトリクス 25 配線下部電極 26 p型a−Si:H層 27 a−Si:H層 28 n型a−Si:H層 29 配線上部電極 30 絶縁膜 31 個別電極 32 導電膜 33 絶縁膜 34 透明 [Reference Numerals] 1 insulating substrate 2 operation layer 3, 3a, 3b the impurity diffusion layer 3e periphery fourth gate insulating film 4a insulating film 5 gate electrode 6 lower electrode 6a Ti film 6e periphery 7 ohmic layer 7a n + a-Si: H layer 8 light-receiving layer 8a a-Si: H layer 9 transparent electrode 10 interlayer insulating film 11 source and drain lines 12 gate wiring 13 bias line 14 passivation film 15, 15a, 15b resist layer 16,16a semiconductor film 17 conductive film 18 transparent conductive 19 light shielding film 20 buffer layer 21 TFT region 22 PD region 23 gate interconnection matrix 24 data lines matrix 25 interconnect the lower electrode 26 p-type a-Si: H layer 27 a-Si: H layer 28 n-type a-Si: H layer 29 interconnect the upper electrode 30 insulating film 31 individual electrode 32 conductive 33 insulating film 34 transparent 電膜 35,36,37,38,39 コンタクトホール 41 高抵抗領域 42 低抵抗領域 43 素子分離絶縁膜 44 素子分離電極 100 薄膜半導体装置 110 受光素子 120 能動素子 130 素子分離領域 200 イメージセンサ Film 35,36,37,38,39 contact hole 41 a high resistance region 42 low-resistance region 43 the element isolation insulating film 44 isolation electrode 100 a thin film semiconductor device 110 the light receiving element 120 active devices 130 isolation regions 200 image sensor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 31/10 A G ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion H01L 31/10 a G

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁性基板上に形成された、受光層が上下一対の電極で挟まれて成る受光素子と、 該受光素子を環状に取り巻くゲート電極、及び該ゲート電極の下部に形成された半導体膜を有する能動素子とを備え、 該半導体膜が、前記ゲート電極をマスクとして不純物が拡散された、前記ゲート電極より内側の、前記一対の電極のうちの下部電極と接する第1の不純物拡散層、及び前記ゲート電極より外側の、前記受光素子を取り巻く第2の不純物拡散層と、前記ゲート電極により不純物の拡散を免れた、該ゲート電極直下の動作層とを有することを特徴とする薄膜半導体装置。 1. A formed on an insulating substrate, which is formed in the lower portion of the light receiving elements receiving layer is formed by being sandwiched between the pair of upper and lower electrodes, the gate electrode surrounding the light receiving elements in an annular, and said gate electrode and an active element having a semiconductor film, the semiconductor film, an impurity of the gate electrode as a mask is diffused, inner than the gate electrode, the first impurity diffusion in contact with the lower electrode of the pair of electrodes thin film and the layer, and said outer than the gate electrode, the second impurity diffusion layer surrounding the light receiving elements, escaped diffusion of impurities by said gate electrode, characterized by having an operation layer immediately below the gate electrode semiconductor device.
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